JPH07231417A - 画像処理装置 - Google Patents

Abstract

(57)【要約】 【目的】画像処理装置に映像信号を複数画素置きにサン
プリングする機能を付加することにより、高速動作を要
するサンプリング回路を用いることなく通常の映像信号
の他に高精細静止映像信号のサンプリング処理を可能に
する。 【構成】映像信号の水平同期信号に基づいてＰＬＬ回路
８により再生された画素クロックを、直接ＡＤコンバ−
タ２のサンプリングクロックに用いる手段と、画素クロ
ックを分周したクロックをＡＤコンバ−タ２のサンプリ
ングクロックに用いて映像信号を複数画素置きにサンプ
リングする手段とを設け、入力映像信号の周波数の高低
に応じて前記２つの手段をスイッチ１２で切り替える。 【効果】サンプリング回路の動作速度を上げることな
く、通常の映像信号の他に周波数の高い高精細映像信号
をサンプリング処理が可能となる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、イ−・ダブリュ−・エ
ス（ＥＷＳ，Engineering Work Station）などの高精細
映像信号やエイチ・ディ−・ティ−・ブイ（ＨＤＴＶ，
HighDefinition Televison）やエヌ・ティ−・エス・シ
−（ＮＴＳＣ，NationalTelevision Systems Commite
e）などの映像信号を処理してディスプレイに表示する
画像処理装置に係り、特に、映像信号からデ−タを形成
するサンプリング回路において、複数あるサンプリング
方法を切り替えて、高精細静止画映像信号と動画映像信
号の両方を処理できる画像処理回路に関する。

【０００２】

【従来の技術】従来の画像処理回路は画素クロックを用
いて映像信号をＡＤ変換するために、映像信号の周波数
が高くなるにつれて、ＡＤコンバ−タやメモリ制御回路
などの動作速度は高速になっていた。従来は周波数の高
い信号をサンプリングする場合、ＡＤ変換器の動作速度
を下げるために、特開昭６１−１５７０２９号公報に開
示されたような複数のフィ−ルドで信号をサンプリング
する方法や、特開昭６３−１２５０２０号公報に開示さ
れたような複数個のＡＤコンバ−タを用いて信号をサン
プリングする方法などを使用する工夫がなされていた。
また高精細静止画映像の処理を可能にしたビデオプリン
タが、特開平２−６７８８３号公報に記載されている。

【０００３】また特開平４−３２３９７３号公報では、
ＴＶカメラ等の画像入力装置において、高精細静止画映
像と動画映像等のフォーマットの異なる画像信号を１つ
の機器で取り扱う装置が開示されているが、複数の映像
を取り扱う手段は撮像部分で動画と高精細静止画とを切
り替えるものである。

【０００４】

【発明が解決しようとする課題】上記従来技術では、静
止画映像信号の入力を前提としているために、動画映像
信号の入力には対応できなかった。動画映像信号の入力
に対応するためには、周波数の高い高精細静止画映像信
号を入力するために、高速ＡＤコンバ−タや高速動作を
要する信号処理回路が必要であった。このため、高速動
作を行うための回路素子の消費電力の増大や、イ−・シ
−・エル（ＥＣＬ）のような高速デバイスの使用などに
伴う回路規模の増大などという問題があった。

【０００５】従来の、画素クロックを直接ＡＤコンバ−
タのサンプリングクロックに用いて画素毎にサンプリン
グを行っていた方式では、周波数の高い高精細静止画映
像信号の場合、サンプリング回路は高速動作を要求され
た。また複数のフィ−ルドで信号をサンプリングする方
式や複数のＡＤコンバ−タを用いて信号をサンプリング
する方式の場合、周波数の高い高精細静止画映像信号を
処理できても、周波数の低い動画映像信号を処理するこ
とはできなかった。さらに複数のＡＤコンバ−タを用い
て信号をサンプリングする方式の場合には、それぞれの
ＡＤコンバ−タが異なる特性を有しているため、画像の
質の劣化を避けることができなかった。

【０００６】本発明の目的は、動画映像用の比較的低速
なＡＤコンバ−タを用いて、動画映像信号のサンプリン
グ以外に周波数の高い高精細静止画映像信号をサンプリ
ングして画像処理が行なえる画像処理回路の提供と、動
作速度の低減による画像処理回路の低電力化にある。

【０００７】さらに、従来の画像処理装置と同様、メモ
リの動作可能周波数が映像信号の画素クロックの周波数
よりも低い場合も考慮し、ディジタル変換後の映像信号
を並列信号に変換してメモリの動作周波数を下げて処理
する場合においても、前記目的を達成することができる
画像処理回路を提供することである。

【０００８】

【課題を解決するための手段】上記目的を解決するため
に、映像信号をサンプリング、ＡＤ変換してメモリに記
録し、メモリから画像デ−タを読み出し、画像処理等を
行ない、ＤＡ変換する画像処理回路において、映像信号
の水平同期信号に基づいて画素クロックを再生するピ−
・エル・エル（ＰＬＬ，Phase Locked Loop）回路の後
段に、画素クロックを分周する分周器と、垂直同期信号
毎に分周クロックの位相をシフトする移相器とを設け、
画素クロックの周波数の高低に応じて、画素クロックを
分周した分周クロックの位相を所定量だけシフトしたク
ロックか、ＰＬＬ回路からの画素クロックのいずれかを
サンプリング回路の動作クロックとして選択する手段を
設ける。すなわち入力側クロック生成回路には、入力映
像信号の画素クロックを周波数に応じて分周する手段
と、垂直同期信号毎に分周クロックの位相をシフトさせ
る手段と、どのクロックをサンプリング回路の動作クロ
ックとして使用するかを選択する手段とを設ける。

【０００９】またメモリは複数のフィ−ルド分の容量を
複数個に分けて用意し、高精細静止画映像信号を複数フ
ィ−ルドに分けてサンプリングした場合に、フィ−ルド
毎に別々のメモリに分けて画像デ−タを記録し、画像デ
−タを取り込んだ画素順に、それぞれのメモリから取り
出し、並直列変換して入力信号と同じ映像信号を得る手
段を設ける。また１フィ−ルドでサンプリングを行なう
場合には、フィ−ルドメモリにサンプリングされたデ−
タを記録し、記録された順に、メモリからデ−タを取り
出す。ＤＡコンバ−タには入力信号の画素クロックで動
作できる高速のＤＡコンバ−タを用いる。

【００１０】また、メモリの動作可能速度がディジタル
変換後の映像信号の画素クロックの速度よりも小さい場
合に対応するために、映像信号をｎ相に並列変換処理す
る直並列変換部と、並列変換後の画像データを並び替え
るスイッチとをＡＤ変換部の後段に設けてメモリを２ｎ
相で並列動作させる。この際、書込制御回路には、直並
列変換部後のｎ相の映像信号を２ｎ相あるメモリにｎ相
ずつ書き込む手段を設ける。

【００１１】

【作用】本発明では、映像信号の周波数の高低に応じて
映像信号を画素毎にサンプリングする手段と、画素クロ
ックを分周して用い、一定画素間隔でサンプリングする
手段との両方の手段を設けたため、周波数が低い動画映
像信号の入力の場合には、従来と同様に画像毎にサンプ
リング処理を行い、周波数が高い高精細静止画映像信号
の入力の場合でも、サンプリング回路を高速動作させる
ことなくサンプリング処理が可能となる。すなわち、高
精細静止画映像信号の入力の場合、ＰＬＬ回路からの画
素クロックを分周し、その分周クロックをサンプリング
クロックにすることでＡＤコンバ−タの動作速度を遅く
できるのである。その結果、ＥＣＬ等の高速デバイスの
使用頻度が少なくなり、回路の低電力化にもつながる。
さらに垂直同期信号毎にサンプリング周波数の位相をず
らす機能のはたらきにより、フィ−ルド毎に映像信号の
サンプリング位置をずらせるため、複数フィ−ルドで全
画素のサンプリングが可能となる。また元の画像の映像
順になるようにメモリから読み出されたデ−タを並び変
え、入力信号の周波数で動作できるＤＡコンバ−タを用
いることで、入力画像に対し画質を劣化させることなく
出力することが可能となる。

【００１２】また、上記効果に加えて、メモリの動作可
能周波数がサンプリングされる入力画素クロックの周波
数よりも低い場合でも、ＡＤ変換後に２ｎ相の並列処理
でメモリを制御する画像処理回路において、直並列変換
部で画像データをｎ相に変換する処理を行ない、メモリ
から読み出されるデータを常に２ｎ相にすることで、本
発明の異なる複数のサンプリング手段に関係なく単一の
並直列変換処理をすることができる。

【００１３】

【実施例】本発明の第１の実施例を図１を用いて説明す
る。

【００１４】図１は実施例を説明するための拡大信号処
理を行う画像処理回路のブロック図である。画像処理回
路１は、アナログ信号をディジタル信号に変換するＡＤ
変換部２と、映像信号のメモリへの書込みを選択するメ
モリ選択スイッチ３と、ｎ個のフィ−ルドメモリからな
るメモリ部４と、並列信号を直列信号に変換する並直列
変換部５と、ディジタル信号をアナログ信号に変換する
ＤＡ変換部６と、映像信号２０から水平同期信号２１及
び垂直同期信号２２を取り出す同期分離回路７と、画素
クロック２３を再生するＰＬＬ回路８と、水平同期信号
２１に基づいて画素クロック２３をｎ分周する分周器１
７と、分周器１７から再生される分周クロック２４の位
相を３６０／ｎだけシフトする移相器１８と、画素クロ
ック２３の周波数に従ってサンプリングクロックを切り
替えるスイッチ１２と、ＰＬＬ回路８と分周器１７と移
相器１８とスイッチ１２とからなる入力側クロック生成
回路９と、メモリへのデ−タの書き込みを制御する書込
制御回路１０と、メモリの画像デ−タの読み出しを制御
する読出制御回路１１と、出力側水平同期信号２７から
出力用画素クロック２９を再生するＰＬＬ回路１４と、
出力用画素クロック２９をｎ分周する分周器１５と、出
力用画素クロック２９の周波数に従ってサンプリングク
ロックを切り替えるスイッチ１３と、ＰＬＬ回路１４と
分周器１５とスイッチ１３とからなる出力側クロック生
成回路１９と、各部制御回路の命令を行うシステムコン
トローラ１６とから構成される。ここで、スイッチ１２
と１３は、入力映像信号の画素クロックの周波数がＡＤ
コンバータの動作クロックの周波数よりも低い場合に端
子ａを、動作クロックの周波数よりも高い場合に端子ｂ
を選択するものである。また、入力信号は、映像信号２
０、映像出力用ディスプレイの水平同期信号２７及び垂
直同期信号２８である。

【００１５】次に図１の動作について説明する。

【００１６】まず、入力信号源から入力され同期分離回
路７で同期分離された水平同期信号２１から、ＰＬＬ回
路８において映像信号の画素クロック２３を再生する。
この画素クロック２３は、直接スイッチ１２に連結され
るものと、分周器１７と移相器１８とを介してスイッチ
１２に連結されるものとに分かれる。サブサンプリング
用クロック生成回路９は、画素クロック２３をｎ分周
（ただしｎは整数）し、垂直同期信号２２毎に位相を３
６０／ｎずつずらす処理を行う。スイッチ１２は、入力
信号源の画素クロック２３の周波数がＡＤコンバ−タの
動作可能周波数よりも低い場合、端子ａを選択して画素
クロック２３を、入力信号源の画素クロック２３の周波
数がＡＤコンバータの動作可能周波数よりも高い場合、
端子ｂを選択して分周クロック２４を出力する。スイッ
チ１２で選択されたサンプリングクロック２５はＡＤ変
換部２のサンプリングクロック及び書込制御回路１０の
動作クロックとして用いられる。ＡＤ変換部２でＡＤ変
換された画像データ２６は、スイッチ３でフィールド毎
にメモリ１、メモリ２、・・・、メモリｎの順にメモリ
部４のメモリを選択し、書き込まれる。

【００１７】入力映像信号の画素クロック２３の周波数
がＡＤコンバータの動作可能周波数よりも高い場合に
は、サンプリングクロック２５は画素クロック２３を分
周した分周クロック２４であるため、図２に示すよう
に、画面３６ではメモリに取り込まれる画像データ、す
なわちサンプリングされる画素３４は、サンプリングさ
れない画素３５に対してｎ画素置きになる。しかし、図
３に示すように、フィールド毎に分周クロック２４の位
相をシフトしているので、ｎフィールド後には１画面分
の画像データがサンプリングされるわけである。

【００１８】一方、出力側動作については、出力側水平
同期信号２７からＰＬＬ回路１４によって再生される出
力用画素クロック２９は、ＤＡ変換部６のサンプリング
クロック及び並直列変換部５の動作クロックとして用い
られる。また、出力用画素クロック２９はスイッチ１３
に直接入力されるものと、分周器１５を介してスイッチ
１３に入力されるものとに分かれる。ここで、分周器１
５は出力用画素クロック２９をｎ分周するものである。
またスイッチ１３では、入力信号源の画素クロック２３
の周波数がＡＤコンバータの動作可能周波数よりも低い
場合、端子ａを選択して出力用画素クロック２９を、逆
に高い場合は端子ｂを選択して分周クロック３０を出力
する。スイッチ１３から出力されたクロックをメモリの
読出クロック３１として用い、読出クロック３１は読出
制御回路１１に入力される。

【００１９】メモリからのデータの読み出しの際には、
入力映像信号２０の周波数の高低に応じて、以下のよう
な２通りの読出方法を使い分けて読出制御が行なわれ
る。

【００２０】入力映像信号２０の周波数がＡＤコンバー
タの動作可能周波数よりも低い場合、メモリの読み出し
はメモリにデータが書き込まれた順に、つまり、メモリ
１、メモリ２、・・・、メモリｎと出力用垂直同期信号
毎に順々に行われる。読み出された画像データ３２はＤ
Ａ変換部６でアナログ信号に変換されて出力される。こ
こで画像デ−タ３２を読み出すときの画素クロックは読
出クロック３１である。

【００２１】一方、入力映像信号２０の画素クロックが
ＡＤコンバータの動作可能クロックよりも高い場合に
は、ｎ個のメモリを読出クロック３１によって同相で読
み出し、読み出された画像データは並直列変換部５に入
力される。この際、各メモリに複数画素置きに取り込ま
れた画素を入力映像信号の画素の順に並び替える処理を
する。並直列変換部５で並び替えられた画像データをＤ
Ａ変換部６でアナログ信号に変換して出力信号３３とし
て出力する。ここで、ＤＡ変換部６は入力映像信号２０
の画素クロックで動作可能なものを用い、入力映像信号
と同等の映像出力を可能とする。

【００２２】以上の実施例の流れをまとめると図４のよ
うになる。

【００２３】原画像３７の映像信号の画素クロックがＡ
Ｄコンバ−タの動作クロックよりも遅い場合（ダイレク
トサンプリングの場合）は、画素クロックを直接ＡＤコ
ンバ−タのサンプリングクロックに用いるので、メモリ
内の画素デ−タ３８のように順次デ−タが入る。一方、
原画像３７の映像信号の画素クロックの速度がＡＤコン
バ−タの動作速度よりも速い場合（サブサンプリングの
場合）は、複数画素置きにサンプリングする方法を取
り、各メモリ内の画素デ−タ３９から４２のように間引
かれたものになる。したがって、前者の場合はメモリか
ら順次直接デ−タを読み出して表示映像４３を表示する
が、後者の場合ではメモリから複数のデ−タを同時に読
み出し、並直列変換を行なうことで画像デ−タを元の映
像信号の順序に変換して、表示映像４３を表示する。

【００２４】次に第２の実施例を図５を用いて説明す
る。

【００２５】図５はＲＧＢ３色の映像信号を１色ずつ３
フィ−ルドでサンプリングする画像処理回路のブロック
図、図６は図５の各ＡＤ変換部の回路図、図７は図５の
メモリ部の回路図である。

【００２６】本実施例の画像処理回路は、水平同期信号
２１から映像信号の画素クロック２３を生成するＰＬＬ
回路８と、ＲＧＢ（赤、緑、青）３色用の映像信号を切
り替えるスイッチャ４４Ｒ、４４Ｇ、４４Ｂと、スイッ
チャ４４Ｒ、４４Ｇ、４４Ｂで選択された映像信号をサ
ンプリングするＲＧＢ３色用のＡＤ変換部４５Ｒ、４５
Ｇ、４５Ｂと、ＡＤ変換部４５Ｒ、４５Ｇ、４５Ｂでデ
ィジタル化された画像データのメモリへの書き込みをメ
モリ４７Ｒ、４７Ｇ、４７Ｂから選択するスイッチャ４
６と、画像データを取り込むメモリ部４７Ｒ、４７Ｇ、
４７Ｂと、メモリ部４７Ｒ、４７Ｂ、４７Ｂの書き込み
を制御する書込制御回路１０と、メモリ部４７Ｒ、４７
Ｇ、４７Ｂからの読み出しを制御する読出制御回路１１
と、出力用水平同期信号２７から出力用画素クロック２
９を生成するＰＬＬ回路１４と、ＰＬＬ回路１４で生成
された画素クロック２９を３分周する分周器１５−１
と、ＰＬＬ回路１４からの画素クロック２９か分周器１
５−１からの分周クロック３０かを選択するスイッチ１
３と、ＰＬＬ回路１４で生成された画素クロック２９で
メモリから読み出された画像データをアナログ信号に変
換するＲＧＢ３色用のＤＡ変換部６Ｒ、６Ｇ、６Ｂと、
各ブロックの制御を行うシステムコントローラ１６とか
ら構成される。また、図６はＡＤ変換部４５Ｒ、４５
Ｇ、４５Ｂを示し、クロックを３分周する分周器５０
と、分周器５０で３分周された画素クロックの位相を１
２０度ずつずらす移相器５１と、画素クロック２３と分
周ロック２４−１とを切り替えるスイッチャ４９と、Ａ
Ｄコンバータ４８とからなる。図７はメモリ部４７の内
部の構成図を示し、３系統のメモリ４７−１、４７−
２、４７−３と、３相の並列データを直列に変換する並
直列変換部５２とから構成される。

【００２７】次に、動作について説明する。

【００２８】本画像処理装置においては、入力映像信号
の画素クロックの周波数とＡＤコンバータの動作可能周
波数との関係で画像データのサンプリング方法が異な
る。

【００２９】入力信号の画素クロックの周波数がＡＤコ
ンバ−タの最大動作周波数よりも高い場合、スイッチャ
４４Ｒ、４４Ｇ、４４ＢはＲＧＢ３色のうち同じ１色を
選択し、各ＡＤ変換部４５Ｒ、４５Ｇ、４５Ｂにその色
の映像信号を出力する。また、映像信号の水平同期信号
２１を基にＰＬＬ回路８により再生された画素クロック
２３は、各ＡＤ変換部に入力される。その際、各ＡＤ変
換部のスイッチャ４９では端子ｂを選択し、画素クロッ
ク２３を分周器５０で３分周し、分周器５０で分周され
た３分周クロックを、ＡＤ変換部４５Ｒでは０度、ＡＤ
変換部４５Ｇでは１２０度、ＡＤ変換部４５Ｂでは２４
０度と異なる位相にずらして、各ＡＤコンバータのサン
プリングクロックとして用いている。ここで図８に示す
ように、各ＡＤ変換部のＡＤコンバ−タ４８でのサンプ
リングクロック２５は２５−Ｒ、２５−Ｇ、２５−Ｂと
それぞれずらした位相を有しているため、全体のサンプ
リングとしての分解能を各ＡＤコンバ−タの３倍のデ−
タの分解能とすることができる。ただし、本サンプリン
グ方法では１フィ−ルド時間内にＲＧＢのうち１色分の
サンプリングしか行えないため、３色入力するのに３フ
ィ−ルド時間かかる。画像デ−タのメモリへの書き込み
については、各ＡＤコンバ−タの後段にあるスイッチャ
４６によりフィ−ルド単位でＲＧＢ用のメモリ部を垂直
同期信号毎に４７Ｒ、４７Ｇ、４７Ｂと順々に選択し、
各ＡＤコンバ−タでサンプリングしたデ−タを選択され
たメモリ部内の複数のメモリに別々に記録する。たとえ
ば、スイッチャ４６がメモリ部４７Ｒを選択した場合を
図７において説明すると、ＡＤ変換部４５Ｒのデ−タ２
５−１はメモリ４７−１に、ＡＤ変換部４５Ｇのデ−タ
２５−２はメモリ４７−２に、ＡＤ変換部４５Ｂのデ−
タ２５−３はメモリ４７−３にそれぞれ書き込まれる。
すなわち、１つのメモリ部には同一色のデ−タが入る。
そして、メモリに３色分の映像デ−タが揃った時点で、
メモリ部４７Ｒ、４７Ｇ、４７Ｂの画像データを同時に
読み出す。その際、メモリに書き込まれたデ−タをアド
レス順に取り出し、並直列変換部５２で直列の映像信号
の順序に並べ換える。このようにして読み出されたＲＧ
Ｂの画像データはＲＧＢそれぞれのＤＡ変換部６Ｒ、６
Ｇ、６Ｂでアナログ変換され、映像出力される。

【００３０】一方、画素クロックの速度がＡＤ変換部４
５の動作クロックの速度よりも遅い場合は、各スイッチ
ャ４４Ｒ、４４Ｇ、４４Ｂは各ＡＤ変換部４５Ｒ、４５
Ｇ、４５Ｂに入力される映像信号がそれぞれ別の色の映
像信号となるように映像信号のＲＧＢを選択し、各映像
信号はそれぞれ各ＡＤ変換部に入力される。また、各Ａ
Ｄ変換部内のスイッチャ４９は端子ａを選択し、ＡＤコ
ンバ−タ４８のサンプリングクロックに映像信号の画素
クロック２３を使用し、映像信号のサンプリング、ＡＤ
変換を行なう。このように３色同時にサンプリングされ
た画像デ−タは、スイッチャ４６でＲＧＢ用のそれぞれ
のメモリ部４７Ｒ、４７Ｇ、４７Ｂが選択され書き込ま
れる。すなわち、ＡＤ変換部４５Ｒでサンプリングされ
た画像データはメモリ部４７Ｒに、ＡＤ変換部４５Ｇで
サンプリングされた画像データはメモリ部４７Ｇに、Ａ
Ｄ変換部４５Ｂでサンプリングされた画像データはメモ
リ部４７Ｂにそれぞれ書き込まれる。メモリからの読み
出しでは各メモリ部から同時に画像デ−タが読み出さ
れ、各ＤＡコンバ−タ６Ｒ、６Ｇ、６Ｂでアナログ信号
に変換され出力される。

【００３１】以上二つの実施例に加えて、ＡＤ変換後に
直並列変換順回路を設けてメモリへの書き込みクロック
をさらに遅くする処理や、メモリ書き込み後に拡大縮小
等の画像処理を行なう回路を設けて処理してもよい。

【００３２】本発明の第３の実施例を図９を用いて説明
する。本実施例はＡＤ変換後の映像信号を４相の並列画
像データとして処理する場合の画像処理装置である。

【００３３】図９は本発明の第３の実施例を示す回路構
成図で、本画像処理装置は、実施例１と同様の入力側ク
ロック生成回路９と、ＡＤ変換部２と、ディジタル信号
を２相に並列変換する直並列変換部５３と、４相に並列
に動作するメモリ部５４と、メモリへの書き込みを制御
する書込制御回路１０と、メモリからの読み出しを制御
する読出制御回路１１と、２つの信号線を入れ替えるス
イッチ部５５と、４相の並列信号を直列に変換する並直
列変換部５６と、ディジタル信号をアナログ信号に変換
するＤＡ変換部６と、読み出しクロック２９を生成する
出力側クロック生成回路１９とから構成される。ここ
で、入力側クロック生成回路９と出力側クロック生成回
路１９とは本実施例では実施例１のｎの値を２として使
用している。また、図１０は本実施例のメモリ部分の具
体的な構成図であり、５９乃至６２からなる４相のフィ
ールドメモリ５４と、メモリのデータを入れ替えるスイ
ッチ部５５とからなる。スイッチ部５５は端子ａを選択
したときにデータの入れ替えを行わず、端子ｂを選択し
たときにのみデータの入れ替えを行うものである。

【００３４】次に実施例３の画像処理装置の動作につい
て説明する。

【００３５】本実施例では入力側クロック生成回路９の
分周器１７及び移相器１８のｎの値を２としてあるの
で、入力側クロック生成回路９の出力クロック２５は、
以下のようになる。すなわち、映像信号２０の画素クロ
ック２３の周波数が本画像処理装置のＡＤコンバータの
動作可能周波数よりも低い場合には画素クロック２３
が、逆に、映像信号２０の画素クロック２３の周波数が
ＡＤコンバータの動作周波数よりも高い場合には２分周
クロック２４が出力される。ここで、２分周クロック２
４は垂直同期信号２２毎に位相が半周期ずつずれるよう
に出力される。このように選択される出力クロック２５
をＡＤ変換部２のサンプリングクロックとして用いる。
本実施例では、ＡＤ変換部２でサンプリングした画像デ
ータをさらに並列処理してメモリ部の動作を低減する。
ここでは、ＡＤ変換部２でディジタル変換した映像信号
を直並列変換部５３で２相に並列変換し、映像信号のメ
モリ部の動作クロック周波数を画素クロック２３の１／
２にして処理する。この直並列変換した映像信号をメモ
リ部４に２相ずつ書き込むが、その書き込み方法を１フ
ィールドでサンプリングする場合と２フィールドでサン
プリングする場合とについて、図１１および図１２を用
いて説明する。

【００３６】まず、１フィールドで映像信号を取り込ん
だ場合のメモリへの画像取り込み方法について説明す
る。図１１は１フィールドで映像信号を取り込んだ場合
の説明図である。図１１の数字は画素を示し、上段が奇
数フィールド目の画素を、下段が偶数フィールド目の画
素を示している。メモリに入力される画素は直並列変換
部５３で変換された１と２、３と４、５と６、・・・と
いう並列の２相の入力データ５７で、最初のクロックで
メモリ５９とメモリ６０に画素１と２を、次のクロック
ではメモリ６１とメモリ６２に画素３と４を、さらに次
のクロックではメモリ５９とメモリ６０に画素５と６
を、・・・というように交互に巡回してメモリに書き込
む。このようにすることで、２相で入力する映像信号は
メモリ部で４相の並列データに変換される。そして、メ
モリからのデータの読み出しはメモリ５９からメモリ６
２の４つのメモリから、それぞれのデ−タを同時に読み
出し、４相の画像データがスイッチ部５５に入力され
る。このスイッチ部５５では図１０に示すスイッチ端子
ａを選択し、データの入れ替えを行わない。その後、並
列の４相の出力データ５８は、図９の並直列変換部５６
で４相から１相に直列変換され、ＤＡ変換部６でアナロ
グ出力される。

【００３７】一方、映像信号を２フィールドかけて取り
込む場合、ＡＤ変換した画像は１画素置きに間引かれて
サンプリングされるので、直並列変換後の並列の２相の
入力データ５７は、奇数フィールドでは１と３、５と
７、９と１１・・・、偶数フィールドでは２と４、６と
８、１０と１２、・・・というようになる。図１２に画
像データの流れを示し、上段の数字は奇数フィールド目
の画素を、下段が偶数フィールド目の画素を示してい
る。書込制御回路１０（図示せず）は奇数フィールドで
はメモリ５９とメモリ６０に並列データ１と３、５と
７、・・・というように書き込み、偶数フィールドでは
メモリ６１とメモリ６２に画像デ−タ２と４、６と８、
１０と１２、・・・を書き込む。一方、メモリの読出制
御回路１１（図示せず）は、このように入力された画像
データを、読出クロックでメモリ１からメモリ４の４つ
のメモリから同時に読み出し、スイッチ部５５で２相目
と３相目の画像データ、すなわちメモリ６０とメモリ６
１の画像データの順番を入れ替えて出力する。この際の
読出クロックは、出力クロック２４の４分周クロックで
ある。スイッチ部５５で２相目と３相目を入れ替えて出
力した画像データは、図９のＤＡ変換部６でアナログ信
号に変換されて出力される。このように、メモリの書き
込みを２相並列データとしてメモリに書き込み、メモリ
部で４相の画像データに変換し、また、メモリの外部に
データ入れ替えスイッチを設けることで、１フィールド
で取り込む場合と２フィールドで取り込む場合とでも、
メモリ構成と並直列変換回路の構成、すなわちメモリの
数を同一にすることができる。従って、第１の実施例の
２つのサンプリング方法において、メモリの読み出し時
の回路が簡素化でき、かつメモリの動作クロックを低減
することができる点で大きなメリットがある。

【００３８】つぎに、第４の実施例を図１３を用いて説
明する。

【００３９】図１３は本発明の第４の実施例を示す画像
処理装置である。この画像処理装置は、入力側クロック
生成回路９と、ＡＤ変換部２と、ディジタル信号を２相
に並列変換する直並列変換部５３と、データの入れ替え
を行うスイッチ部５と、メモリ部５４と、メモリ部５４
へのデータの書き込みを制御する書込制御回路１０と、
メモリからのデータの読み出しを制御する読出制御回路
１１と、４相の並列信号を直列に変換する並直列変換部
５６と、ディジタル信号をアナログ信号に変換するＤＡ
変換部６と、出力用水平同期信号２７から出力用画素ク
ロック２９を生成する出力側クロック生成回路１９とか
ら構成される画像処理装置である。また、メモリ部５４
及びスイッチ部５５の詳細な構成を図１４に示す。図１
４は、メモリ５９からメモリ６２と、データの入れ替え
を行うスイッチ部５５とからなる。スイッチ部５５は実
施例３と同様、端子ａを選択した場合にデータの入れ替
えを行わず、端子ｂを選択した場合にのみデータの入れ
替えを行うものである。

【００４０】次に第４の実施例の動作について説明す
る。

【００４１】第３の実施例と同様、映像信号の水平同期
信号２１と画素クロック２３に基づいて入力側クロック
生成回路９から出力されるクロック２５をＡＤ変換部２
及び書き込み制御回路１０等の動作クロックとして用い
る。また、ＡＤ変換部２でディジタル変換した映像信号
を直並列変換部５３で２相に変換し、メモリ部５４に２
相ずつ書き込む。ここまでの動作は第３の実施例と同じ
である。第３の実施例と異なる点はメモリ部５４に映像
信号を書き込むときにデータの順番について入れ替え操
作を行う点である。すなわち、データ入れ替えスイッチ
がメモリの前段に設けられ、メモリの読み出し時でのデ
ータの入れ替え操作を不要とすることが特徴なのであ
る。

【００４２】スイッチ部５５及びメモリ部５４の動作は
以下のようである。１フィールドで画像データを取り込
む場合では、スイッチ部５５はデータの入れ替えを行わ
ないようにスイッチを選択する。すなわち、スイッチ部
５５は端子ａを選択する。また、２フィールドかけて画
像データを取り込むときは、スイッチ部５５はデータの
入れ替えを行うようにスイッチを選択する。すなわち、
スイッチ部５５は端子ｂを選択する。

【００４３】メモリへのデータの流れの状態を図１５及
び図１６に示す。図１５は１フィールドで画像を取り込
む場合の画像データの流れを示し、図１６は２フィール
ドで画像を取り込む場合の画像データの流れを示す。ま
た、それぞれの回路は図１４に示したものと同じ構成で
ある。まず、１フィールドで映像信号を取り込む場合、
図１５に示すように、入力される画素は１と２、３と
４、５と６、・・・となり、また、すべてのスイッチは
端子ａを選択しているため、画像データの入れ替えは行
われない。また、このように２相で入力したデータを、
最初のクロックでメモリ５９とメモリ６０、次のクロッ
クでメモリ６１とメモリ６２、さらに次のクロックでメ
モリ５９とメモリ６０、・・・というように書込クロッ
ク毎にメモリ５９と６０、メモリ６１と６２を交互に選
択して書き込むよう制御する。ここで、書込クロックは
並列クロックの１／２である。このようにすることで、
２相の映像信号はメモリ部で４相に並列変換される。ま
た、メモリからのデータの読み出しは読出制御回路１０
によりメモリ５９から６２の４つのメモリを４相同時に
読み出すようにし、読み出した４相の画素データを並直
列変換部５６で４相から１相に変換して、ＤＡ変換部６
でアナログ出力する。

【００４４】一方、映像信号を２フィールドかけて取り
込む場合、スイッチ部５５は常に端子ｂを選択する。従
って図１６に示すように、最初のフィールドでは、２相
に並列変換された１と３、５と７、９と１１・・・の画
素は、メモリ部中のメモリ５９とメモリ６０にそれぞれ
書き込まれる。また、次のフィールドでの画素入力は２
と４、６と８、１０と１２、・・・となり、メモリでは
メモリ６１とメモリ６２に書き込まれる。従って、図１
６に示すように画素データがメモリ５９からメモリ６２
まで順序よく書き込まれる。このように入力されたデー
タを、読出制御回路１１によって最初の読出クロックで
メモリ５９からメモリ６２の４つのメモリから同時に読
み出す。このようにして読み出された４相の並列画像信
号を並直列変換部５６で１相に直列変換して、ＤＡ変換
部６でアナログ信号に変換し出力する。この場合も実施
例１と同様、２つのサンプリング方法によらずメモリか
らのデータが常に４相となり、並直列変換が単一の処理
で済む。

【００４５】以上実施例３と４では、４相で処理する画
像処理装置の例を示したが、４相を２ｎ相、２相をｎ相
として一般的な高次相についても処理手段は同様であ
る。

【００４６】次に第５の実施例を図１７を用いて説明す
る。第５の実施例の画像処理回路は、ＡＤ変換部２と、
入力側クロック生成回路９と、メモリ部６３と、ＤＡ変
換部６と、読み出し側ＰＬＬ回路１４（図示せず）と、
メモリの書き込みを制御する書き込み制御回路１０と、
メモリの読み出しを制御する読出制御回路１１とから構
成されており、メモリ部６３、書込制御回路１０、読出
制御回路１１以外の各部分の動作は前述の実施例と同じ
である。本実施例は、メモリ部の制御に特徴を有する。

【００４７】本実施例のメモリ部６３の動作について説
明する。本実施例では、実施例１の第１の手段、すなわ
ち画素毎に画像データを取り込む場合であるが、図１８
の３８に示す実施例１と同様にしてメモリに順次画像デ
−タを書き込む。一方、第２の手段、すなわち複数画素
置きに複数のフィールドで画像データを取り込む場合で
は、メモリへの画像デ−タの書き込み制御によって複数
アドレス置きになるようにしてデータを書き込み、結果
としてフィールド毎に書き込みアドレスを変えて画像デ
−タが書き込まれるようにする。すなわち、図１８には
４フィールドで１画面を取り込む場合のメモリ内の画素
データ６４を示しているが、このように書き込みアドレ
スをフィールド毎にずらすことによって、メモリに書き
込まれた画像データをメモリのアドレス順に読み出すこ
とができるので、メモリのアドレス上で画像デ−タを原
画に復元することができる。またこの場合に、実施例３
や４のようにＡＤ変換後に並列変換して処理しても同様
な処理ができることは言うまでもない。

【００４８】さらに第１から第５の実施例において、映
像信号の周波数の判別回路や、動画静止画の判別回路を
設けて、１フィールドで画像を取り込む手段にするか、
複数フィールドかけて画像を取り込む手段にするかを自
動的に選択する方法もある。動画静止画判別回路及び映
像信号の周波数判別回路については本発明には特に関わ
る部分がないので、ここでは割愛する。

【００４９】

【発明の効果】本発明によれば、画像を画像処理回路に
おいて処理する際に、映像信号を複数画素置きに間引い
てサンプリングし、複数のフィ−ルドで１画面を作成す
る手段と、入力信号の周波数の高低に応じてサンプリン
グ方法を切り換える手段とを設けたことで、通常の映像
信号の他に周波数が高速である高精細映像信号のサンプ
リングとその画像処理とを可能にする。

【図面の簡単な説明】

【図１】本発明の第１の実施例を示す回路ブロック図で
ある。

【図２】サンプリング方法の説明図である。

【図３】図１の動作説明図である。

【図４】本発明の動作説明図である。

【図５】本発明の第２の実施例を示す回路ブロック図で
ある。

【図６】図５の一部の詳細説明図である。

【図７】図５の一部の詳細説明図である。

【図８】図５の動作説明図である。

【図９】本発明の第３の実施例を示した画像処理装置の
構成図である。

【図１０】第３の実施例のメモリ部とスイッチ部の詳細
な構成図である。

【図１１】第３の実施例の１フィールドで画像を取り込
んだ場合の画像データの流れを示す図である。

【図１２】第３の実施例の２フィールドで画像を取り込
んだ場合の画像データの流れを示す図である。

【図１３】本発明の第４の実施例を示した画像処理装置
の構成図である。

【図１４】第４の実施例のメモリとスイッチ部の詳細な
構成図である。

【図１５】第４の実施例の１フィールドで画像を取り込
んだ場合の画像データの流れを示す図である。

【図１６】第４の実施例の２フィールドで画像を取り込
んだ場合の画像データの流れを示す図である。

【図１７】本発明の第５の実施例の画像処理回路の構成
図である。

【図１８】第５の実施例のメモリの動作図である。

【符号の説明】

２…ＡＤ変換部、４…メモリ部、５…並直列変換部、６
…ＤＡ変換部、８…ＰＬＬ回路、９…入力側クロック生
成回路、１０…書込制御回路、１１…読出制御回路、１
２〜１３…クロック選択用スイッチ、１５…出力側分周
器、１６…システムコントローラ、１７…入力側分周
器、１８…移相器、１９…出力側クロック生成回路、２
０…入力映像信号、２１…入力側水平同期信号、２２…
入力側垂直同期信号、２３…画素クロック、２４…分周
クロック、２５…サンプリングクロック、２５−１…１
フィ−ルド目のサンプリングクロック、２５−２…２フ
ィ−ルド目のサンプリングクロック、２５−３…３フィ
−ルド目のサンプリングクロック、２５−４…４フィ−
ルド目のサンプリングクロック、２５−Ｒ…Ｒ(赤)のＡ
Ｄコンバ−タのサンプリングクロック、２５−Ｇ…Ｇ
(緑)のＡＤコンバ−タのサンプリングクロック、２５−
Ｂ…Ｂ(青)のＡＤコンバ−タのサンプリングクロック、
２６…サンプリングデータ、２７…出力側水平同期信
号、２８…出力側垂直同期信号、２９…出力用画素クロ
ック、３０…出力用分周クロック、３１…読み出しクロ
ック、３２…出力データ、３３…出力映像信号、３４…
サンプリングされる画素、３５…サンプリングされない
画素、３６…画面、３７…原画像、３８〜４２…メモリ
内の画素デ−タ、４３…表示映像、４４Ｒ、Ｇ、Ｂ…ス
イッチャ、４５Ｒ，Ｇ，Ｂ…ＡＤ変換部、４６…スイッ
チャ、４７Ｒ，Ｇ，Ｂ…メモリ部、４７−１〜４７−３
…メモリ、４８…ＡＤコンバータ、４９…クロック選択
用スイッチ、５０…分周器、５１…移相器、５２…３相
の並列データを直列にする並直列変換部、５３…直並列
変換部、５４…メモリ部、５５…データ入れ替えスイッ
チ部、５６…並直列変換部、５７…２相の入力データ、
５８…４相の出力データ、５９〜６２…フィールドメモ
リ、６３…メモリ部、６４…メモリ内の画素データ。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 井上 文夫 神奈川県横浜市戸塚区吉田町292番地株式 会社日立製作所生産技術研究所内 (72)発明者 荻野 正規 神奈川県横浜市戸塚区戸塚町216番地株式 会社日立製作所情報映像事業部内 (72)発明者 岩永 正朗 神奈川県横浜市戸塚区戸塚町216番地株式 会社日立製作所情報映像事業部内 (72)発明者 山本 清 神奈川県横浜市戸塚区戸塚町216番地株式 会社日立製作所情報映像事業部内 (72)発明者 江渡 正容 千葉県茂原市早野3300番地株式会社日立製 作所電子デバイス事業部内

Claims (18)

【特許請求の範囲】
1. 【請求項１】入力映像信号をＡＤ変換してメモリに記録
   する手段と、該メモリの内容を読み出して画像処理を行
   う手段と、前記画像処理された入力映像信号をＤＡ変換
   してディスプレイに表示する手段を有する画像処理装置
   において、 前記入力映像信号の水平同期信号に基づいて、画素クロ
   ックを再生するＰＬＬ回路と、 該ＰＬＬ回路から出力された前記画素クロックをＡＤ変
   換部に入力する第１のクロック手段と、 前記ＰＬＬ回路から出力された前記画素クロックを分周
   し、前記画素クロックによって垂直同期信号毎に前記分
   周されたクロックの位相をシフトし、該シフトされたク
   ロックをＡＤ変換部に入力する第２のクロック手段と、 前記第１のクロック手段か前記第２のクロック手段かを
   入力映像信号の周波数に応じて切り替えて、前記第１の
   クロック手段または前記第２のクロック手段で選択され
   たクロックを前記ＡＤ変換部のサンプリングクロックと
   して出力する切り替え手段とを備えることを特徴とする
   画像処理装置。
2. 【請求項２】前記第２のクロック手段が、前記ＰＬＬ回
   路から出力された前記画素クロックを３分周する手段
   と、該分周されたクロックの位相を１２０度ずつシフト
   して３つの異なる位相の分周クロックを生成する手段
   と、該分周クロックをＲＧＢ用の３種類のＡＤ変換部の
   サンプリングクロックとして出力する手段とを有し、 前記切り替え手段が、前記第２のクロック手段を選択し
   たときに前記ＲＧＢ用の３種類のＡＤ変換部は、それぞ
   れ各フィールドで同一色の映像信号をサンプリングし、
   ３フィールド時間で３色分の映像信号をサンプリングす
   ることを特徴とする請求項１記載の画像処理装置。
3. 【請求項３】前記ＡＤ変換部の後段に複数のメモリを有
   し、該複数のメモリにサンプリングされた画像信号をフ
   ィールド毎に別々に書き込む手段と、 前記切り替え手段が前記第１のクロック手段を選択した
   場合に、前記複数のメモリから読み出されたデータを前
   記ＤＡ変換部に直接出力する第１の出力手段と、 前記切り替え手段が前記第２のクロック手段を選択した
   場合に、前記複数のメモリから読み出されたデータを並
   直列変換して元の映像信号の順に並べ替えた後に前記Ｄ
   Ａ変換部に出力する第２の出力手段とを備えることを特
   徴とする請求項１記載の画像処理装置。
4. 【請求項４】前記切り替え手段が前記第２のクロック手
   段を選択した場合に、さらに、ＡＤ変換部でＡＤ変換さ
   れた画像データをメモリ内に複数アドレス置きに書き込
   む手段と、複数フィールドによって１画面分のデータを
   取り込む手段とを備えることを特徴とする請求項１記載
   の画像処理装置。
5. 【請求項５】前記切り替え手段は、前記入力映像信号が
   動画映像信号の場合に第１のクロック手段を選択し、前
   記入力映像信号が静止画映像信号の場合に第２のクロッ
   ク手段を選択することを特徴とする請求項１記載の画像
   処理装置。
6. 【請求項６】請求項１記載の画像処理装置を映像拡大分
   配装置として備えることを特徴とする複数のディスプレ
   イで画面を表示するマルチ画面表示システムの映像拡大
   分配装置。
7. 【請求項７】入力映像信号をＡＤ変換してメモリに記録
   する手段と、該メモリの内容を読み出して画像処理を行
   う手段と、前記画像処理された入力映像信号をＤＡ変換
   してディスプレイに表示する手段を有する画像処理装置
   において、 前記入力映像信号の水平同期信号に基づいて、画素クロ
   ックを再生するＰＬＬ回路と、 該ＰＬＬ回路から出力された前記画素クロックをＡＤ変
   換部に入力する第１のクロック手段と、 前記ＰＬＬ回路から出力された前記画素クロックを分周
   し、前記画素クロックによって垂直同期信号毎に前記分
   周されたクロックの位相をシフトし、該シフトされたク
   ロックをＡＤ変換部に入力する第２のクロック手段と、 前記第１のクロック手段か前記第２のクロック手段かを
   入力映像信号の周波数に応じて切り替えて、前記第１の
   クロック手段または前記第２のクロック手段で選択され
   たクロックを前記ＡＤ変換部のサンプリングクロックと
   して出力する切り替え手段と、 前記ＡＤ変換部の後段に、ＡＤ変換された画像データを
   直並列変換する手段とを備えることを特徴とする画像処
   理装置。
8. 【請求項８】前記直並列変換手段が、前記ＡＤ変換され
   た画像データをｎ相の並列データに変換し、 該ｎ相の並列データを２ｎ相で並列処理するメモリにｎ
   相ずつ書き込むように制御する書込制御手段と、 前記メモリにｎ相ずつ書き込まれたデ−タを２ｎ相で読
   み出すように制御する読出制御手段と、 該読み出された２ｎ相の並列データの順番を入れ替える
   スイッチ手段と、 前記順番を入れ替えられた２ｎ相の並列データを直列デ
   ータに変換する並直列変換手段とを備えることを特徴と
   する請求項７記載の画像処理装置。
9. 【請求項９】前記直並列変換手段が、前記ＡＤ変換され
   た画像データをｎ相の並列データに変換し、 該ｎ相の並列データの順番を入れ替えるスイッチ手段
   と、 前記順番を入れ替えられたｎ相の並列データをｎ相ずつ
   メモリに書き込むように制御する書込制御手段と、 前記メモリにｎ相ずつ書き込まれたデータを２ｎ相で並
   列に読み出すように制御する読出制御手段と、 前記読み出された２ｎ相のデータを直列データに変換す
   る並直列変換手段とを備えることを特徴とする請求項７
   記載の画像処理装置。
10. 【請求項１０】請求項７記載の画像処理装置を映像拡大
    分配装置として備えることを特徴とする複数のディスプ
    レイで画面を表示するマルチ画面表示システムの映像拡
    大分配装置。
11. 【請求項１１】入力映像信号をＡＤ変換してメモリに記
    録する手段と、該メモリの内容を読み出して画像処理を
    行う手段と、前記画像処理された入力映像信号をＤＡ変
    換してディスプレイに表示する手段を有する画像処理装
    置において、 前記入力映像信号の水平同期信号に基づいて、画素クロ
    ックを再生するＰＬＬ回路と、 該ＰＬＬ回路から出力された前記画素クロックをＡＤ変
    換部に入力する第１のクロック手段と、 前記ＰＬＬ回路から出力された前記画素クロックを分周
    し、前記画素クロックによって垂直同期信号毎に前記分
    周されたクロックの位相をシフトし、該シフトされたク
    ロックをＡＤ変換部に入力する第２のクロック手段と、 前記第１のクロック手段か前記第２のクロック手段かを
    入力映像信号の周波数に応じて切り替えて、前記第１の
    クロック手段または前記第２のクロック手段で選択され
    たクロックを前記ＡＤ変換部のサンプリングクロックと
    して出力する第１の切り替え手段と、 前記ＡＤ変換部の後段に、ＡＤ変換された画像データを
    直並列変換する手段と、 出力映像信号の水平同期信号に基づいてＰＬＬ回路によ
    って出力される出力用画素クロックか、該出力用画素ク
    ロックをｎ分周した後のクロックかを切り替えて、前記
    ＤＡ変換部にサンプリングクロックを出力する第２の切
    り替え手段とを備えることを特徴とする画像処理装置。
12. 【請求項１２】前記第２の切り替え手段が、前記メモリ
    の動作可能周波数に応じて前記ＤＡ変換部に出力するサ
    ンプリングクロックを切り替えることを特徴とする請求
    項１１記載の画像処理装置。
13. 【請求項１３】前記第２の切り替え手段は、前記入力信
    号の周波数が前記メモリの動作可能周波数よりも低い場
    合に前記出力用画素クロックを選択し、前記入力信号の
    周波数が前記メモリの動作可能周波数よりも高い場合に
    前記出力用画素クロックをｎ分周した後のクロックを選
    択することを特徴とする請求項１１記載の画像処理装
    置。
14. 【請求項１４】入力映像信号をＡＤ変換してメモリに記
    録する手段と、該メモリの内容を読み出して画像処理を
    行う手段と、前記画像処理された入力映像信号をＤＡ変
    換してディスプレイに表示する手段を有する画像処理装
    置において、 前記入力信号の周波数に応じて、前記ＡＤ変換部に入力
    されるクロックを少なくとも２種のクロックの中から選
    択する切り替え手段を備えることを特徴とする画像処理
    装置。
15. 【請求項１５】前記切り替え手段が、２種のクロックの
    いずれかを選択する手段であることを特徴とする請求項
    １４記載の画像処理装置。
16. 【請求項１６】前記切り替え手段が、前記メモリの動作
    可能周波数に応じて前記ＡＤ変換部に出力するクロック
    を切り替えることを特徴とする請求項１４記載の画像処
    理装置。
17. 【請求項１７】前記切り替え手段が、前記入力映像信号
    の画素クロックか前記入力信号の画素クロックを分周及
    び位相シフトした後のクロックのいずれかを選択する手
    段であることを特徴とする請求項１４記載の画像処理装
    置。
18. 【請求項１８】前記切り替え手段は、前記入力信号の周
    波数が前記メモリの動作可能周波数よりも低い場合に前
    記入力信号の画素クロックを選択し、前記入力信号の周
    波数が前記メモリの動作可能周波数よりも高い場合に前
    記入力信号の画素クロックを分周及び位相シフトした後
    のクロックを選択することを特徴とする請求項１４記載
    の画像処理装置。