JP2738286B2 - 画像処理装置および方法並びにコンピュータシステム - Google Patents
画像処理装置および方法並びにコンピュータシステムInfo
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- JP2738286B2 JP2738286B2 JP5346530A JP34653093A JP2738286B2 JP 2738286 B2 JP2738286 B2 JP 2738286B2 JP 5346530 A JP5346530 A JP 5346530A JP 34653093 A JP34653093 A JP 34653093A JP 2738286 B2 JP2738286 B2 JP 2738286B2
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Description
【0001】
【産業上の利用分野】本発明は、パーソナルコンピュー
タなどに使用される画像処理装置および方法、並びに、
この画像処理装置を備えたコンピュータシステムに関す
る。
タなどに使用される画像処理装置および方法、並びに、
この画像処理装置を備えたコンピュータシステムに関す
る。
【0002】
【従来の技術】従来、パソコンのモニタ画面上に所定の
サイズ、所定の位置にテレビの映像をスーパーインポー
ズすることによりテレビを観ながらパソコンを操作でき
る画像処理装置があった。
サイズ、所定の位置にテレビの映像をスーパーインポー
ズすることによりテレビを観ながらパソコンを操作でき
る画像処理装置があった。
【0003】図21は従来の映像処理装置のブロック構
成図である。図21において、100は第1の映像信号
VS1を第1の同期信号SS1と第1の輝度信号LS1
とに分離する映像デコーダ、200は第1の輝度信号L
S1をデジタル変換するアナログデジタルコンバータ
(以下、ADCという)、300はデジタル変換した第
1の輝度信号LS1を記憶する映像メモリ、340は映
像メモリ300への第1の輝度信号LS1の書き込みを
制御する書込制御部、350は映像メモリ300からの
第1の輝度信号LS1の読み出しを制御する読出制御
部、400は映像メモリ300から読み出した第1の輝
度信号LS1をアナログ変換するデジタルアナログコン
バータ(以下、DACという)、600はCPU制御
部、630はマルチプレクサ、640は第3の映像信号
VS3を第3の同期信号SS3と第3の輝度信号LS3
とに分離する映像デーコダ部、500は第1の輝度信号
LS1と第3の輝度信号LS3とミキシングして第4の
輝度信号LS4を出力するミキシング制御部である。
成図である。図21において、100は第1の映像信号
VS1を第1の同期信号SS1と第1の輝度信号LS1
とに分離する映像デコーダ、200は第1の輝度信号L
S1をデジタル変換するアナログデジタルコンバータ
(以下、ADCという)、300はデジタル変換した第
1の輝度信号LS1を記憶する映像メモリ、340は映
像メモリ300への第1の輝度信号LS1の書き込みを
制御する書込制御部、350は映像メモリ300からの
第1の輝度信号LS1の読み出しを制御する読出制御
部、400は映像メモリ300から読み出した第1の輝
度信号LS1をアナログ変換するデジタルアナログコン
バータ(以下、DACという)、600はCPU制御
部、630はマルチプレクサ、640は第3の映像信号
VS3を第3の同期信号SS3と第3の輝度信号LS3
とに分離する映像デーコダ部、500は第1の輝度信号
LS1と第3の輝度信号LS3とミキシングして第4の
輝度信号LS4を出力するミキシング制御部である。
【0004】この従来の映像処理回路は映像デコーダ1
00が映像信号VS1を同期信号SS1と輝度信号LS
1とに分離し、ADC200が輝度信号LS1をデジタ
ル変換して、映像メモリ300に書き込む。このとき、
書込制御部340が同期信号SS1に基づいて、ADC
200及び映像メモリ300の動作を制御するタイミン
グクロックを出力する。なお、CPU制御部600が出
力する第2の輝度信号LS2も映像メモリ300に書き
込むことができる。
00が映像信号VS1を同期信号SS1と輝度信号LS
1とに分離し、ADC200が輝度信号LS1をデジタ
ル変換して、映像メモリ300に書き込む。このとき、
書込制御部340が同期信号SS1に基づいて、ADC
200及び映像メモリ300の動作を制御するタイミン
グクロックを出力する。なお、CPU制御部600が出
力する第2の輝度信号LS2も映像メモリ300に書き
込むことができる。
【0005】又、読込制御部350が映像メモリ300
に書き込まれた第1の輝度信号LS1(又は第2の輝度
信号LS2)はマルチプレクサ630を介して読み出
し、DAC400が映像メモリ300から読み出した第
1の輝度信号LS1をアナログ変換して、ミキシング制
御部500が第1の輝度信号LS1と第3の輝度信号L
S3とミキシングして、第3の輝度信号LS3に対応す
る画像内に第1の輝度信号LS1に対応する画像をスー
パーインポーズした第4の輝度信号LS4を出力する。
に書き込まれた第1の輝度信号LS1(又は第2の輝度
信号LS2)はマルチプレクサ630を介して読み出
し、DAC400が映像メモリ300から読み出した第
1の輝度信号LS1をアナログ変換して、ミキシング制
御部500が第1の輝度信号LS1と第3の輝度信号L
S3とミキシングして、第3の輝度信号LS3に対応す
る画像内に第1の輝度信号LS1に対応する画像をスー
パーインポーズした第4の輝度信号LS4を出力する。
【0006】又、画像静止するときはCPU620が映
像デコーダ部100の動作を監視しており、映像デコ−
ダ部100が垂直同期信号を出力すると、CPU620
が映像信号中の垂直ブランキング期間中にADC200
によるデジタイズ制御を停止させる。なお、画像静止す
るときも第3の輝度信号LS3に対応する画像内に第1
の輝度信号LS1に対応する画像をスーパーインポーズ
した第4の輝度信号LS4を得られる。さらに、第1の
輝度信号LS1に対応する画像上に文字、特殊形状をス
ーパーインポーズするときは、CPU制御部600が映
像メモリ300に文字、特殊形状データを書き込む。
像デコーダ部100の動作を監視しており、映像デコ−
ダ部100が垂直同期信号を出力すると、CPU620
が映像信号中の垂直ブランキング期間中にADC200
によるデジタイズ制御を停止させる。なお、画像静止す
るときも第3の輝度信号LS3に対応する画像内に第1
の輝度信号LS1に対応する画像をスーパーインポーズ
した第4の輝度信号LS4を得られる。さらに、第1の
輝度信号LS1に対応する画像上に文字、特殊形状をス
ーパーインポーズするときは、CPU制御部600が映
像メモリ300に文字、特殊形状データを書き込む。
【0007】
【発明が解決しようとする課題】ところで、図21に示
した従来の映像処理装置は、今後発展する映像のスマー
ト化に対応した任意の解像度による表示、任意のアスペ
クト比変換、任意の位置への表示制御、スーパーインポ
ーズ等のマルチ目的仕様には全くと言ってよい程対応で
きないという問題点があった。
した従来の映像処理装置は、今後発展する映像のスマー
ト化に対応した任意の解像度による表示、任意のアスペ
クト比変換、任意の位置への表示制御、スーパーインポ
ーズ等のマルチ目的仕様には全くと言ってよい程対応で
きないという問題点があった。
【0008】又、マルチ目的仕様にするためには、現在
民間放送局等が用いているテレビ放送機器のように、数
百〜数千万円相当の機器になってしまう。このため、民
生機器水準の機器にするためには根本的な技術改革が必
要であるという問題点があった。
民間放送局等が用いているテレビ放送機器のように、数
百〜数千万円相当の機器になってしまう。このため、民
生機器水準の機器にするためには根本的な技術改革が必
要であるという問題点があった。
【0009】又、一般に映像メモリ300はダイナミッ
クメモリにより構成されていたので、リフレッシュが必
要であった。このため、映像メモリ300をリフレッシ
ュするためのクロック信号を映像メモリ300のシリア
ルポートに加えていた。このクロック信号は例えば10
(MHZ)以上の周波数である。そこで、マルチプレク
サ630側のシリアル出力のクロック数100(KH
z)から数(MHz)の場合、DAC400側以外の前
記シリアル出力より、10(MHZ)以上を供給しなけ
ればならない。DAC400側以外の前記シリアル出力
には出力目的でない単なるリフレッシュ用のクロックを
送らねばならない。
クメモリにより構成されていたので、リフレッシュが必
要であった。このため、映像メモリ300をリフレッシ
ュするためのクロック信号を映像メモリ300のシリア
ルポートに加えていた。このクロック信号は例えば10
(MHZ)以上の周波数である。そこで、マルチプレク
サ630側のシリアル出力のクロック数100(KH
z)から数(MHz)の場合、DAC400側以外の前
記シリアル出力より、10(MHZ)以上を供給しなけ
ればならない。DAC400側以外の前記シリアル出力
には出力目的でない単なるリフレッシュ用のクロックを
送らねばならない。
【0010】映像メモリ300の映像データをCPU制
御部600により読み出したいとすると、マルチプレク
サ630を切り換えて映像データをCPU制御部600
が読出すこととなり、その間DAC400には映像デー
タが送られないため、第3の輝度信号LS3にDAC4
00からの映像がスーパーインポーズされても、ブラン
キングされた状態で第4の輝度信号LS4になってしま
うという問題点があった。
御部600により読み出したいとすると、マルチプレク
サ630を切り換えて映像データをCPU制御部600
が読出すこととなり、その間DAC400には映像デー
タが送られないため、第3の輝度信号LS3にDAC4
00からの映像がスーパーインポーズされても、ブラン
キングされた状態で第4の輝度信号LS4になってしま
うという問題点があった。
【0011】又、DAC400側以外の前記シリアル出
力より常時10(MHZ)以上の動作で、CPU制御部
600の読込みを行なうことも、CPUでは不可能であ
るという問題点があった。
力より常時10(MHZ)以上の動作で、CPU制御部
600の読込みを行なうことも、CPUでは不可能であ
るという問題点があった。
【0012】又、画像静止するときは、CPU制御部6
00は垂直同期信号VS1を監視する必要があるので、
最悪の場合CPU制御部600は数10mSの待ち時間
を必要とするという問題点があった。
00は垂直同期信号VS1を監視する必要があるので、
最悪の場合CPU制御部600は数10mSの待ち時間
を必要とするという問題点があった。
【0013】又、CPU制御部600がデジタル・シグ
ナル・プロセッサ(DSPという)等の高速ICを備え
ていても、文字、特殊形状を書き換える時間が数10
(us)以上かかってしまう。
ナル・プロセッサ(DSPという)等の高速ICを備え
ていても、文字、特殊形状を書き換える時間が数10
(us)以上かかってしまう。
【0014】又、第3の輝度信号LS3が動画に対応す
る信号である場合等は、第3の輝度信号LS3のコマ数
を減らし、CPU620が映像メモリ300の記憶内容
を書き換える時間が必要である。
る信号である場合等は、第3の輝度信号LS3のコマ数
を減らし、CPU620が映像メモリ300の記憶内容
を書き換える時間が必要である。
【0015】さらに、第3の輝度信号LS3に文字、特
殊形状等の上下、左右方向のスクロール等は不可能であ
った。
殊形状等の上下、左右方向のスクロール等は不可能であ
った。
【0016】本発明は上記問題点の少なくとも一部を解
決するためになされたもので、動画を含む複数の映像を
合成しつつ表示することを目的とする。
決するためになされたもので、動画を含む複数の映像を
合成しつつ表示することを目的とする。
【0017】
【課題を解決するための手段および作用】上述の課題を
解決するため、請求項1に記載された発明は、表示デバ
イスに複数の画像を合成した画像を表示する方法であっ
て、第1の画像を表わす第1の画像信号を受け取る工程
と、第1の同期信号に同期して、前記第1の画像信号を
映像メモリに格納する工程と、前記表示デバイスに与え
られる第2の同期信号に同期して、前記映像メモリから
前記第1の画像信号を非整数を含む任意の倍率で拡大・
縮小しつつ読み出す工程と、前記第2の同期信号に同期
して、前記映像メモリから読み出された前記第1の画像
信号と表示制御部から与えられた第2の画像信号とを含
む複数の画像信号の中から1つを切り換えつつ選択する
ことによって、前記第1と第2の画像信号で表わされる
画像の合成画像を表わす第3の画像信号を生成する工程
と、前記第3の画像信号と前記第2の同期信号とを前記
表示デバイスに供給することによって、前記合成画像を
前記表示デバイスに表示させる工程と、を備え、前記第
1の画像信号を読み出す工程は、前記第2の同期信号に
含まれる水平同期信号の周波数と前記映像メモリに与え
られる読出ラインアドレスの更新周波数との相対関係を
調整することによって前記第1の画像信号を垂直方向に
任意の倍率で拡大・縮小する工程を備える。
解決するため、請求項1に記載された発明は、表示デバ
イスに複数の画像を合成した画像を表示する方法であっ
て、第1の画像を表わす第1の画像信号を受け取る工程
と、第1の同期信号に同期して、前記第1の画像信号を
映像メモリに格納する工程と、前記表示デバイスに与え
られる第2の同期信号に同期して、前記映像メモリから
前記第1の画像信号を非整数を含む任意の倍率で拡大・
縮小しつつ読み出す工程と、前記第2の同期信号に同期
して、前記映像メモリから読み出された前記第1の画像
信号と表示制御部から与えられた第2の画像信号とを含
む複数の画像信号の中から1つを切り換えつつ選択する
ことによって、前記第1と第2の画像信号で表わされる
画像の合成画像を表わす第3の画像信号を生成する工程
と、前記第3の画像信号と前記第2の同期信号とを前記
表示デバイスに供給することによって、前記合成画像を
前記表示デバイスに表示させる工程と、を備え、前記第
1の画像信号を読み出す工程は、前記第2の同期信号に
含まれる水平同期信号の周波数と前記映像メモリに与え
られる読出ラインアドレスの更新周波数との相対関係を
調整することによって前記第1の画像信号を垂直方向に
任意の倍率で拡大・縮小する工程を備える。
【0018】第1の画像信号を映像メモリに一旦格納し
た後に、表示デバイスに供給される第2の同期信号に同
期して第1の画像信号を映像メモリから読み出すので、
この第1の画像信号と第2の画像信号とを、第2の同期
信号に同期して切換えつつ選択することができる。この
結果、第1と第2の画像信号で表わされる画像を合成し
た画像を表わす第3の画像信号を容易に得ることがで
き、また、この第3の画像信号を用いて、合成画像を表
示デバイスに表示することができる。また、上記の方法
によれば、映像メモリから第1の画像信号を読み出す際
に、非整数を含む任意の倍率で拡大・縮小しつつ読み出
すので、合成画像内において、第1の画像信号で表され
る画像を、任意の倍率で表示することができる。特に、
垂直方向の倍率は、第2の同期信号に含まれる水平同期
信号の周波数と映像メモリに与えられる読出ラインアド
レスの更新周波数との相対関係によって任意の値に容易
に調整することができる。なお、「非整数を含む任意の
倍率」とは、拡大の際には整数倍に限らず非整数倍の拡
大率で拡大できることを意味し、また、縮小の際には整
数分の1以外の縮小率(例えばM/N倍(M,Nは1以
外の整数))で縮小できることを意味する。また、「読
出ラインアドレスの更新周波数」とは、読出ラインアド
レスが1ずつ更新されると考えた時の周波数である。例
えば、読出ラインアドレスが0,1,2…と1ずつ増加
する時には、その増加の周期の逆数が更新周波数に相当
し、読出ラインアドレスが0,2,4…と2ずつ増加す
る時には、その増加の周期の逆数の2倍が更新周波数に
相当する。
た後に、表示デバイスに供給される第2の同期信号に同
期して第1の画像信号を映像メモリから読み出すので、
この第1の画像信号と第2の画像信号とを、第2の同期
信号に同期して切換えつつ選択することができる。この
結果、第1と第2の画像信号で表わされる画像を合成し
た画像を表わす第3の画像信号を容易に得ることがで
き、また、この第3の画像信号を用いて、合成画像を表
示デバイスに表示することができる。また、上記の方法
によれば、映像メモリから第1の画像信号を読み出す際
に、非整数を含む任意の倍率で拡大・縮小しつつ読み出
すので、合成画像内において、第1の画像信号で表され
る画像を、任意の倍率で表示することができる。特に、
垂直方向の倍率は、第2の同期信号に含まれる水平同期
信号の周波数と映像メモリに与えられる読出ラインアド
レスの更新周波数との相対関係によって任意の値に容易
に調整することができる。なお、「非整数を含む任意の
倍率」とは、拡大の際には整数倍に限らず非整数倍の拡
大率で拡大できることを意味し、また、縮小の際には整
数分の1以外の縮小率(例えばM/N倍(M,Nは1以
外の整数))で縮小できることを意味する。また、「読
出ラインアドレスの更新周波数」とは、読出ラインアド
レスが1ずつ更新されると考えた時の周波数である。例
えば、読出ラインアドレスが0,1,2…と1ずつ増加
する時には、その増加の周期の逆数が更新周波数に相当
し、読出ラインアドレスが0,2,4…と2ずつ増加す
る時には、その増加の周期の逆数の2倍が更新周波数に
相当する。
【0019】請求項2に記載された画像処理方法では、
前記第1の画像信号を前記映像メモリに格納する工程
は、前記第1の画像をスケーリングする工程、を備え
る。
前記第1の画像信号を前記映像メモリに格納する工程
は、前記第1の画像をスケーリングする工程、を備え
る。
【0020】こうすれば、第1の画像をスケーリングし
つつ、第1の画像信号を映像メモリに書き込むことがで
きる。
つつ、第1の画像信号を映像メモリに書き込むことがで
きる。
【0021】請求項3に記載された発明は、表示デバイ
スに複数の画像を合成した画像を表示する装置であっ
て、第1の画像を表わす第1の画像信号と第1の同期信
号とを受け取る手段と、前記第1の画像信号を格納する
ための映像メモリと、前記第1の同期信号に同期して、
前記映像メモリへの前記第1の画像信号の書込みを制御
する第1のコントローラと、前記表示デバイスに与えら
れる第2の同期信号に同期して、前記映像メモリから前
記第1の画像信号を非整数を含む任意の倍率で拡大・縮
小しつつ読み出す動作を制御する第2のコントローラ
と、前記第2の同期信号に同期して、前記映像メモリか
ら読み出された前記第1の画像信号と表示制御部から与
えられた第2の画像信号とを含む複数の画像信号の中か
ら1つを切り換えつつ選択することによって、前記第1
と第2の画像信号で表わされる画像の合成画像を表わす
第3の画像信号を生成し、前記第3の画像信号を前記表
示デバイスに供給するビデオスイッチと、を備え、前記
第2のコントローラは、前記第2の同期信号に含まれる
水平同期信号の周波数と前記映像メモリに与えられる読
出ラインアドレスの更新周波数との相対関係を調整する
ことによって前記第1の画像信号を垂直方向に任意の倍
率で拡大・縮小する手段を備える。
スに複数の画像を合成した画像を表示する装置であっ
て、第1の画像を表わす第1の画像信号と第1の同期信
号とを受け取る手段と、前記第1の画像信号を格納する
ための映像メモリと、前記第1の同期信号に同期して、
前記映像メモリへの前記第1の画像信号の書込みを制御
する第1のコントローラと、前記表示デバイスに与えら
れる第2の同期信号に同期して、前記映像メモリから前
記第1の画像信号を非整数を含む任意の倍率で拡大・縮
小しつつ読み出す動作を制御する第2のコントローラ
と、前記第2の同期信号に同期して、前記映像メモリか
ら読み出された前記第1の画像信号と表示制御部から与
えられた第2の画像信号とを含む複数の画像信号の中か
ら1つを切り換えつつ選択することによって、前記第1
と第2の画像信号で表わされる画像の合成画像を表わす
第3の画像信号を生成し、前記第3の画像信号を前記表
示デバイスに供給するビデオスイッチと、を備え、前記
第2のコントローラは、前記第2の同期信号に含まれる
水平同期信号の周波数と前記映像メモリに与えられる読
出ラインアドレスの更新周波数との相対関係を調整する
ことによって前記第1の画像信号を垂直方向に任意の倍
率で拡大・縮小する手段を備える。
【0022】第1のコントローラが第1の画像信号を映
像メモリに一旦格納した後に、第2のコントローラが表
示デバイスに供給される第2の同期信号に同期して第1
の画像信号を映像メモリから読み出す。ビデオスイッチ
は、この第1の画像信号と第2の画像信号とを、第2の
同期信号に同期して切換えつつ選択することができ、こ
の結果、第1と第2の画像信号で表わされる画像を合成
した画像を表わす第3の画像信号を作成することがで
き。そして、第3の画像信号と第2の同期信号とを表示
デバイスに供給すれば、合成画像を表示デバイスに表示
することができる。
像メモリに一旦格納した後に、第2のコントローラが表
示デバイスに供給される第2の同期信号に同期して第1
の画像信号を映像メモリから読み出す。ビデオスイッチ
は、この第1の画像信号と第2の画像信号とを、第2の
同期信号に同期して切換えつつ選択することができ、こ
の結果、第1と第2の画像信号で表わされる画像を合成
した画像を表わす第3の画像信号を作成することがで
き。そして、第3の画像信号と第2の同期信号とを表示
デバイスに供給すれば、合成画像を表示デバイスに表示
することができる。
【0023】また、第1の画像を非整数を含む任意の倍
率で拡大または縮小しつつ、第1の画像信号を映像メモ
リから読み出して、合成画像中に表示することができ
る。特に、垂直方向の倍率は、第2の同期信号に含まれ
る水平同期信号の周波数と映像メモリに与えられる読出
ラインアドレスの更新周波数との相対関係によって任意
の値に容易に調整することができる。
率で拡大または縮小しつつ、第1の画像信号を映像メモ
リから読み出して、合成画像中に表示することができ
る。特に、垂直方向の倍率は、第2の同期信号に含まれ
る水平同期信号の周波数と映像メモリに与えられる読出
ラインアドレスの更新周波数との相対関係によって任意
の値に容易に調整することができる。
【0024】請求項4に記載された画像処理装置では、
前記第1のコントローラは、前記第1の画像をスケーリ
ングする手段、を備える。
前記第1のコントローラは、前記第1の画像をスケーリ
ングする手段、を備える。
【0025】請求項5に記載された方法は、表示デバイ
スに複数の画像を合成した画像を表示する方法であっ
て、第1の画像を表わす第1のアナログ画像信号と第1
の同期信号とを受け取る工程と、前記第1の同期信号に
同期して、前記第1のアナログ画像信号をA−D変換す
ることによって第1のデジタル画像信号を生成する工程
と、前記第1の同期信号に同期して、前記第1のデジタ
ル画像信号を映像メモリに格納する工程と、前記表示デ
バイスに与えられる第2の同期信号に同期して、前記映
像メモリから前記第1のデジタル画像信号を非整数を含
む任意の倍率で拡大・縮小しつつ読み出す工程と、前記
第2の同期信号に同期して、前記映像メモリから読み出
された前記第1のデジタル画像信号をD−A変換するこ
とによって第2のアナログ画像信号を生成する工程と、
前記第2の同期信号に同期して、前記第2のアナログ画
像信号と表示制御部から与えられた第3のアナログ画像
信号とを含む複数のアナログ画像信号の中から1つを切
り換えつつ選択することによって、前記第2と第3のア
ナログ画像信号で表わされる画像の合成画像を表わす第
4のアナログ画像信号を生成する工程と、前記第4のア
ナログ画像信号と前記第2の同期信号とを前記表示デバ
イスに供給することによって、前記合成画像を前記表示
デバイスに表示させる工程と、を備え、前記第1のデジ
タル画像信号を読み出す工程は、前記第2の同期信号に
含まれる水平同期信号の周波数と前記映像メモリに与え
られる読出ラインアドレスの更新周波数との相対関係を
調整することによって前記第1のデジタル画像信号を垂
直方向に任意の倍率で拡大・縮小する工程を備える。
スに複数の画像を合成した画像を表示する方法であっ
て、第1の画像を表わす第1のアナログ画像信号と第1
の同期信号とを受け取る工程と、前記第1の同期信号に
同期して、前記第1のアナログ画像信号をA−D変換す
ることによって第1のデジタル画像信号を生成する工程
と、前記第1の同期信号に同期して、前記第1のデジタ
ル画像信号を映像メモリに格納する工程と、前記表示デ
バイスに与えられる第2の同期信号に同期して、前記映
像メモリから前記第1のデジタル画像信号を非整数を含
む任意の倍率で拡大・縮小しつつ読み出す工程と、前記
第2の同期信号に同期して、前記映像メモリから読み出
された前記第1のデジタル画像信号をD−A変換するこ
とによって第2のアナログ画像信号を生成する工程と、
前記第2の同期信号に同期して、前記第2のアナログ画
像信号と表示制御部から与えられた第3のアナログ画像
信号とを含む複数のアナログ画像信号の中から1つを切
り換えつつ選択することによって、前記第2と第3のア
ナログ画像信号で表わされる画像の合成画像を表わす第
4のアナログ画像信号を生成する工程と、前記第4のア
ナログ画像信号と前記第2の同期信号とを前記表示デバ
イスに供給することによって、前記合成画像を前記表示
デバイスに表示させる工程と、を備え、前記第1のデジ
タル画像信号を読み出す工程は、前記第2の同期信号に
含まれる水平同期信号の周波数と前記映像メモリに与え
られる読出ラインアドレスの更新周波数との相対関係を
調整することによって前記第1のデジタル画像信号を垂
直方向に任意の倍率で拡大・縮小する工程を備える。
【0026】請求項6に記載された画像処理方法では、
前記第1のデジタル画像信号を前記映像メモリに格納す
る工程は、前記第1の画像をスケーリングする工程、を
備える。
前記第1のデジタル画像信号を前記映像メモリに格納す
る工程は、前記第1の画像をスケーリングする工程、を
備える。
【0027】請求項7に記載された発明は、表示デバイ
スに複数の画像を合成した画像を表示する装置であっ
て、第1の画像を表わす第1のアナログ画像信号と第1
の同期信号とを受け取る手段と、前記第1のアナログ画
像信号をA−D変換することによって第1のデジタル画
像信号を生成するA−D変換器と、前記第1のデジタル
画像信号を格納するための映像メモリと、前記第1の同
期信号に同期して、前記映像メモリへの前記第1のデジ
タル画像信号の書込みを制御する第1のコントローラ
と、前記表示デバイスに与えられる第2の同期信号に同
期して、前記映像メモリから前記第1のデジタル画像信
号を非整数を含む任意の倍率で拡大・縮小しつつ読み出
す動作を制御する第2のコントローラと、前記映像メモ
リから読み出された前記第1のデジタル画像信号をD−
A変換することによって第2のアナログ画像信号を生成
するD−A変換器と、前記第2の同期信号に同期して、
前記第2のアナログ画像信号と表示制御部から与えられ
た第3のアナログ画像信号とを含む複数のアナログ画像
信号の中から1つを切り換えつつ選択することによっ
て、前記第2と第3のアナログ画像信号で表わされる画
像の合成画像を表わす第4のアナログ画像信号を生成
し、前記第4のアナログ画像信号を前記表示デバイスに
供給するビデオスイッチと、を備え、前記第2のコント
ローラは、前記第2の同期信号に含まれる水平同期信号
の周波数と前記映像メモリに与えられる読出ラインアド
レスの更新周波数との相対関係を調整することによって
前記第1のデジタル画像信号を垂直方向に任意の倍率で
拡大・縮小する手段を備える。
スに複数の画像を合成した画像を表示する装置であっ
て、第1の画像を表わす第1のアナログ画像信号と第1
の同期信号とを受け取る手段と、前記第1のアナログ画
像信号をA−D変換することによって第1のデジタル画
像信号を生成するA−D変換器と、前記第1のデジタル
画像信号を格納するための映像メモリと、前記第1の同
期信号に同期して、前記映像メモリへの前記第1のデジ
タル画像信号の書込みを制御する第1のコントローラ
と、前記表示デバイスに与えられる第2の同期信号に同
期して、前記映像メモリから前記第1のデジタル画像信
号を非整数を含む任意の倍率で拡大・縮小しつつ読み出
す動作を制御する第2のコントローラと、前記映像メモ
リから読み出された前記第1のデジタル画像信号をD−
A変換することによって第2のアナログ画像信号を生成
するD−A変換器と、前記第2の同期信号に同期して、
前記第2のアナログ画像信号と表示制御部から与えられ
た第3のアナログ画像信号とを含む複数のアナログ画像
信号の中から1つを切り換えつつ選択することによっ
て、前記第2と第3のアナログ画像信号で表わされる画
像の合成画像を表わす第4のアナログ画像信号を生成
し、前記第4のアナログ画像信号を前記表示デバイスに
供給するビデオスイッチと、を備え、前記第2のコント
ローラは、前記第2の同期信号に含まれる水平同期信号
の周波数と前記映像メモリに与えられる読出ラインアド
レスの更新周波数との相対関係を調整することによって
前記第1のデジタル画像信号を垂直方向に任意の倍率で
拡大・縮小する手段を備える。
【0028】請求項8に記載された画像処理方法では、
前記第1のコントローラは、前記第1の画像をスケーリ
ングする手段を備える。
前記第1のコントローラは、前記第1の画像をスケーリ
ングする手段を備える。
【0029】請求項9に記載された発明は、コンピュー
タシステムであって、 表示デバイスを制御する表示制御
部と、第1の画像を表わす第1の画像信号と第1の同期
信号とを受け取る手段と、前記第1の画像信号を格納す
るための映像メモリと、前記第1の同期信号に同期し
て、前記映像メモリへの前記第1の画像信号の書込みを
制御する第1のコントローラと、前記表示デバイスに与
えられる第2の同期信号に同期して、前記映像メモリか
ら前記第1の画像信号をスケーリングしつつ読み出す動
作を制御する第2のコントローラと、前記第2の同期信
号に同期して、前記映像メモリから読み出された前記第
1の画像信号と前記表示制御部から与えられた第2の画
像信号とを含む複数の画像信号の中から1つを切り換え
つつ選択することによって、前記第1と第2の画像信号
で表わされる画像の合成画像を表わす第3の画像信号を
生成し、前記第3の画像信号を前記表示デバイスに供給
するビデオスイッチと、を備え、前記第2のコントロー
ラは、前記第2の同期信号に含まれる水平同期信号の周
波数と前記映像メモリに与えられる読出ラインアドレス
の更新周波数との相対関係を調整することによって前記
第1の画像信号を垂直方向に任意の倍率で拡大・縮小す
る手段を備える。
タシステムであって、 表示デバイスを制御する表示制御
部と、第1の画像を表わす第1の画像信号と第1の同期
信号とを受け取る手段と、前記第1の画像信号を格納す
るための映像メモリと、前記第1の同期信号に同期し
て、前記映像メモリへの前記第1の画像信号の書込みを
制御する第1のコントローラと、前記表示デバイスに与
えられる第2の同期信号に同期して、前記映像メモリか
ら前記第1の画像信号をスケーリングしつつ読み出す動
作を制御する第2のコントローラと、前記第2の同期信
号に同期して、前記映像メモリから読み出された前記第
1の画像信号と前記表示制御部から与えられた第2の画
像信号とを含む複数の画像信号の中から1つを切り換え
つつ選択することによって、前記第1と第2の画像信号
で表わされる画像の合成画像を表わす第3の画像信号を
生成し、前記第3の画像信号を前記表示デバイスに供給
するビデオスイッチと、を備え、前記第2のコントロー
ラは、前記第2の同期信号に含まれる水平同期信号の周
波数と前記映像メモリに与えられる読出ラインアドレス
の更新周波数との相対関係を調整することによって前記
第1の画像信号を垂直方向に任意の倍率で拡大・縮小す
る手段を備える。
【0030】請求項10に記載された発明は、コンピュ
ータシステムであって、 表示デバイスを制御する表示制
御部と、第1の画像を表わす第1のアナログ画像信号と
第1の同期信号とを受け取る手段と、前記第1のアナロ
グ画像信号をA−D変換することによって第1のデジタ
ル画像信号を生成するA−D変換器と、前記第1のデジ
タル画像信号を格納するための映像メモリと、前記第1
の同期信号に同期して、前記映像メモリへの前記第1の
デジタル画像信号の書込みを制御する第1のコントロー
ラと、前記表示デバイスに与えられる第2の同期信号に
同期して、前記映像メモリから前記第1のデジタル画像
信号を非整数を含む任意の倍率で拡大・縮小しつつ読み
出す動作を制御する第2のコントローラと、前記映像メ
モリから読み出された前記第1のデジタル画像信号をD
−A変換することによって第2のアナログ画像信号を生
成するD−A変換器と、前記第2の同期信号に同期し
て、前記第2のアナログ画像信号と前記表示制御部から
与えられた第3のアナログ画像信号とを含む複数のアナ
ログ画像信号の中から1つを切り換えつつ選択すること
によって、前記第2と第3のアナログ画像信号で表わさ
れる画像の合成画像を表わす第4のアナログ画像信号を
生成し、前記第4のアナログ画像信号を前記表示デバイ
スに供給するビデオスイッチと、を備え、前記第2のコ
ントローラは、前記第2の同期信号に含まれる水平同期
信号の周波数と前記映像メモリに与えられる読出ライン
アドレスの更新周波数との相対関係を調整することによ
って前記第1のデジタル画像信号を垂直方向に任意の倍
率で拡大・縮小する手段を備える。
ータシステムであって、 表示デバイスを制御する表示制
御部と、第1の画像を表わす第1のアナログ画像信号と
第1の同期信号とを受け取る手段と、前記第1のアナロ
グ画像信号をA−D変換することによって第1のデジタ
ル画像信号を生成するA−D変換器と、前記第1のデジ
タル画像信号を格納するための映像メモリと、前記第1
の同期信号に同期して、前記映像メモリへの前記第1の
デジタル画像信号の書込みを制御する第1のコントロー
ラと、前記表示デバイスに与えられる第2の同期信号に
同期して、前記映像メモリから前記第1のデジタル画像
信号を非整数を含む任意の倍率で拡大・縮小しつつ読み
出す動作を制御する第2のコントローラと、前記映像メ
モリから読み出された前記第1のデジタル画像信号をD
−A変換することによって第2のアナログ画像信号を生
成するD−A変換器と、前記第2の同期信号に同期し
て、前記第2のアナログ画像信号と前記表示制御部から
与えられた第3のアナログ画像信号とを含む複数のアナ
ログ画像信号の中から1つを切り換えつつ選択すること
によって、前記第2と第3のアナログ画像信号で表わさ
れる画像の合成画像を表わす第4のアナログ画像信号を
生成し、前記第4のアナログ画像信号を前記表示デバイ
スに供給するビデオスイッチと、を備え、前記第2のコ
ントローラは、前記第2の同期信号に含まれる水平同期
信号の周波数と前記映像メモリに与えられる読出ライン
アドレスの更新周波数との相対関係を調整することによ
って前記第1のデジタル画像信号を垂直方向に任意の倍
率で拡大・縮小する手段を備える。
【0031】
【実施例】以下、本発明の一実施例を添付図面を参照し
て詳細に説明する。図1は本発明の一実施例に係る画像
処理装置の概略的なブロック構成図である。図1におい
て、100はチューナ(図示せず)からのコンポジット
映像信号VSTV又はVTR等の外部機器(図示せず)
からのコンポジット映像信号VSEX(以下、単にコン
ポジット映像信号VSTVという)を、輝度信号(コン
ポーネント映像信号)LSTVと同期信号SSTVとに
分離する映像デコーダ、200は輝度信号LSTVをデ
ジタル信号化するADC制御部、300はデジタル信号
化した輝度信号LSADを記憶する3ポート映像メモリ
制御部、400は3ポート映像メモリ制御部300が記
憶している輝度信号LSMEMを読み出して、アナログ
信号化するDAC制御部、500は3ポート映像メモリ
制御部300から読み出し、アナログ信号化した輝度信
号LSMEMとパーソナルコンピュータ、ワークステー
ション、端末及びゲーム機等(以下、パソコンという)
(図示せず)出力した輝度信号LSPCとをミキシング
して、輝度信号LSPCに対応する画像内に輝度信号L
STVに対応する画像をスーパーインポーズした輝度信
号LSMONを出力する映像ミキシング制御部、600
は映像デコーダ100、ADC制御部200、3ポート
映像メモリ300、DAC制御部400及び映像ミキシ
ング制御部500に、データバス610を介して制御デ
ータを出力するCPU制御部であり、また、輝度信号L
SPCは、CPU制御部600の管理下にある。CPU
制御部600が出力する制御データは目的に応じた輝度
信号LSMONを得るためのデータであり、CPU制御
部600が管理している。
て詳細に説明する。図1は本発明の一実施例に係る画像
処理装置の概略的なブロック構成図である。図1におい
て、100はチューナ(図示せず)からのコンポジット
映像信号VSTV又はVTR等の外部機器(図示せず)
からのコンポジット映像信号VSEX(以下、単にコン
ポジット映像信号VSTVという)を、輝度信号(コン
ポーネント映像信号)LSTVと同期信号SSTVとに
分離する映像デコーダ、200は輝度信号LSTVをデ
ジタル信号化するADC制御部、300はデジタル信号
化した輝度信号LSADを記憶する3ポート映像メモリ
制御部、400は3ポート映像メモリ制御部300が記
憶している輝度信号LSMEMを読み出して、アナログ
信号化するDAC制御部、500は3ポート映像メモリ
制御部300から読み出し、アナログ信号化した輝度信
号LSMEMとパーソナルコンピュータ、ワークステー
ション、端末及びゲーム機等(以下、パソコンという)
(図示せず)出力した輝度信号LSPCとをミキシング
して、輝度信号LSPCに対応する画像内に輝度信号L
STVに対応する画像をスーパーインポーズした輝度信
号LSMONを出力する映像ミキシング制御部、600
は映像デコーダ100、ADC制御部200、3ポート
映像メモリ300、DAC制御部400及び映像ミキシ
ング制御部500に、データバス610を介して制御デ
ータを出力するCPU制御部であり、また、輝度信号L
SPCは、CPU制御部600の管理下にある。CPU
制御部600が出力する制御データは目的に応じた輝度
信号LSMONを得るためのデータであり、CPU制御
部600が管理している。
【0032】次に、図2は図1に示した画像処理装置の
外観図である。図2において、700はパソコン本体、
701はパソコンモニタ、702はキーボード、703
はマウス、704は本発明の実施例としての画像処理装
置の主要部を実現した拡張スロットカード、705はパ
ソコン本体700と拡張スロットカード704とを接続
する本体間映像ケーブル、706はパソコンモニタ70
1と拡張スロットカード704とを接続するモニタ間映
像ケーブル、710はチューナ、711はアンテナであ
る。
外観図である。図2において、700はパソコン本体、
701はパソコンモニタ、702はキーボード、703
はマウス、704は本発明の実施例としての画像処理装
置の主要部を実現した拡張スロットカード、705はパ
ソコン本体700と拡張スロットカード704とを接続
する本体間映像ケーブル、706はパソコンモニタ70
1と拡張スロットカード704とを接続するモニタ間映
像ケーブル、710はチューナ、711はアンテナであ
る。
【0033】この画像処理装置はパソコン本体700と
パソコンモニタ701との間に拡張スロットカード70
4を設けた構成になっている。拡張スロットカード70
4はチューナ710を接続して図3に示すようにパソコ
ン本体700の拡張スロット(図示せず)に挿入する。
パソコンモニタ701との間に拡張スロットカード70
4を設けた構成になっている。拡張スロットカード70
4はチューナ710を接続して図3に示すようにパソコ
ン本体700の拡張スロット(図示せず)に挿入する。
【0034】チューナ710が出力する輝度信号LST
Vに対応する画像は、キーボード702又はマウス70
3の操作により、パソコンモニタ701が表示する輝度
信号LSPCに対応する画像の任意の位置に、任意の大
きさで、任意のタイミングで輝度信号LSPCに対応す
る画像とともに表示される。
Vに対応する画像は、キーボード702又はマウス70
3の操作により、パソコンモニタ701が表示する輝度
信号LSPCに対応する画像の任意の位置に、任意の大
きさで、任意のタイミングで輝度信号LSPCに対応す
る画像とともに表示される。
【0035】次に、図4は図1に示した映像処理回路の
主要部の詳細なブロック回路ずである。図4において、
101はVTR等が出力する音声信号ASEXを入力す
る音声信号端子、110は音声信号端子101から入力
される音声信号ASEXとチューナ710から入力され
る音声信号ASTVとを選択出力する音声信号選択回路
(以降の説明では、音声信号ASTVが選択されたこと
とする)、120は音声信号ASTVの音量を制御する
音量制御回路、102は選択した音声信号ASTVをパ
ソコンモニタ701の音声信号ASMONとして出力す
る音声信号端子、103はVTR等が出力するコンポジ
ット映像信号VSEXを入力する映像信号端子、130
は映像信号端子103から入力されるコンポジット映像
信号VSEXとチューナ710から入力されるコンポジ
ット映像信号VSTVとを選択出力する映像信号選択回
路(以降の説明では、コンポジット映像信号VSTVが
選択されたこととする)、140は選択出力されたコン
ポジット映像信号VSTVを、輝度信号(コンポーネン
ト映像信号)LSTVと同期信号SSTVとに分離する
映像信号デコーダである。
主要部の詳細なブロック回路ずである。図4において、
101はVTR等が出力する音声信号ASEXを入力す
る音声信号端子、110は音声信号端子101から入力
される音声信号ASEXとチューナ710から入力され
る音声信号ASTVとを選択出力する音声信号選択回路
(以降の説明では、音声信号ASTVが選択されたこと
とする)、120は音声信号ASTVの音量を制御する
音量制御回路、102は選択した音声信号ASTVをパ
ソコンモニタ701の音声信号ASMONとして出力す
る音声信号端子、103はVTR等が出力するコンポジ
ット映像信号VSEXを入力する映像信号端子、130
は映像信号端子103から入力されるコンポジット映像
信号VSEXとチューナ710から入力されるコンポジ
ット映像信号VSTVとを選択出力する映像信号選択回
路(以降の説明では、コンポジット映像信号VSTVが
選択されたこととする)、140は選択出力されたコン
ポジット映像信号VSTVを、輝度信号(コンポーネン
ト映像信号)LSTVと同期信号SSTVとに分離する
映像信号デコーダである。
【0036】又、210は輝度信号LSTVをデジタル
変換するADC、220は同期信号SSTVに基づいて
ADC210、映像メモリ310を制御するデジタイズ
制御部である。
変換するADC、220は同期信号SSTVに基づいて
ADC210、映像メモリ310を制御するデジタイズ
制御部である。
【0037】又、310は1つの書込ポートと2つの読
出ポートを有する3ポート映像メモリ、320はADC
210が出力する輝度信号LSTV又はパソコン(図示
せず)が映像メモリ310に対して出力する輝度信号W
LSPCを選択出力する映像データ選択回路、330は
デジタイズ制御部220が映像メモリ310に対して出
力する映像メモリ制御信号WETV又は書込制御部34
0が出力する映像メモリ制御信号WEPCを選択出力す
る映像メモリ制御信号選択回路、340はパソコンが出
力する輝度信号WLSPCの3ポート映像メモリ310
への書き込みを制御する書込制御部、350は読込制御
部、360は3ポート映像メモリ310が記憶している
輝度信号LSMEM内の水平方向1ライン分を記憶する
先入れ先出し方式のFIFOメモリ、370は3ポート
映像メモリ310からの輝度信号LSMEMの読出しを
制御するFIFO読込制御部である。
出ポートを有する3ポート映像メモリ、320はADC
210が出力する輝度信号LSTV又はパソコン(図示
せず)が映像メモリ310に対して出力する輝度信号W
LSPCを選択出力する映像データ選択回路、330は
デジタイズ制御部220が映像メモリ310に対して出
力する映像メモリ制御信号WETV又は書込制御部34
0が出力する映像メモリ制御信号WEPCを選択出力す
る映像メモリ制御信号選択回路、340はパソコンが出
力する輝度信号WLSPCの3ポート映像メモリ310
への書き込みを制御する書込制御部、350は読込制御
部、360は3ポート映像メモリ310が記憶している
輝度信号LSMEM内の水平方向1ライン分を記憶する
先入れ先出し方式のFIFOメモリ、370は3ポート
映像メモリ310からの輝度信号LSMEMの読出しを
制御するFIFO読込制御部である。
【0038】又、410はDAC、420はパソコンが
出力する水平同期信号HSPC及び垂直同期信号VSP
Cを入力し、3ポート映像メモリ310、DAC41
0、AND回路530を制御するスーパーインポーズ制
御部、510はパソコンからの輝度信号LSPC又は3
ポート映像メモリ310からの輝度信号LSMEMのい
ずれか一方を、パソコンモニタの輝度信号LSMONと
して出力するビデオスイッチ、520はミキシング制御
部、540は基準電圧Vrとパソコンからの輝度信号L
SPCとを比較する電圧比較器、620はパソコン本体
内のCPUである。
出力する水平同期信号HSPC及び垂直同期信号VSP
Cを入力し、3ポート映像メモリ310、DAC41
0、AND回路530を制御するスーパーインポーズ制
御部、510はパソコンからの輝度信号LSPC又は3
ポート映像メモリ310からの輝度信号LSMEMのい
ずれか一方を、パソコンモニタの輝度信号LSMONと
して出力するビデオスイッチ、520はミキシング制御
部、540は基準電圧Vrとパソコンからの輝度信号L
SPCとを比較する電圧比較器、620はパソコン本体
内のCPUである。
【0039】次に、図5はチューナ710と拡張スロッ
トカード704との接続図である。図5において、71
2はチューナ710の電源、選局信号等の制御信号をチ
ューナ710に出力し、チューナ710から音声信号A
STV,映像信号VSTVを 入力するチューナ制御コネ
クタ、713はVTR等の外部機器(図示せず)が出力
する音声信号ASEXを拡張スロットカード704に入
力する入力コネクタ、714はVTR等の外部機器(図
示せず)が出力する映像信号VSEXを拡張スロットカ
ード704に入力する入力コネクタである。
トカード704との接続図である。図5において、71
2はチューナ710の電源、選局信号等の制御信号をチ
ューナ710に出力し、チューナ710から音声信号A
STV,映像信号VSTVを 入力するチューナ制御コネ
クタ、713はVTR等の外部機器(図示せず)が出力
する音声信号ASEXを拡張スロットカード704に入
力する入力コネクタ、714はVTR等の外部機器(図
示せず)が出力する映像信号VSEXを拡張スロットカ
ード704に入力する入力コネクタである。
【0040】なお、音声信号ASMONは出力コネクタ
715に接続されたプラグ716を介してヘッドホン7
17又はスピーカー(図示せず)等に出力することがで
きる。
715に接続されたプラグ716を介してヘッドホン7
17又はスピーカー(図示せず)等に出力することがで
きる。
【0041】チューナ710はアンテナ711及びアン
テナ端子(図示せず)から受信した信号のうち、特定の
チャンネルの音声信号ASTV及び映像信号VSTVを
出力コネクタ712を介して音声信号選択回路110及
び映像信号選択回路130にそれぞれ出力する。この場
合、選局はCPU620の制御により行なわれる。
テナ端子(図示せず)から受信した信号のうち、特定の
チャンネルの音声信号ASTV及び映像信号VSTVを
出力コネクタ712を介して音声信号選択回路110及
び映像信号選択回路130にそれぞれ出力する。この場
合、選局はCPU620の制御により行なわれる。
【0042】又、ビデオデッキ、レーザディスク等の映
像機器(図示せず)から音声信号ASEX及び映像信号
VSEXも、音声信号選択回路110及び映像信号選択
回路130にそれぞれ出力される。
像機器(図示せず)から音声信号ASEX及び映像信号
VSEXも、音声信号選択回路110及び映像信号選択
回路130にそれぞれ出力される。
【0043】音声信号選択回路110はCPU620の
制御により、音声信号ASTV又はASEXを選択し
て、音量制御回路120に出力する。音声制御回路12
0はCPU620により制御され、音声信号選択回路1
10が出力する音声信号ASTVを増幅して、パソコン
モニタケーブル間の音声信号ASMONとして音声信号
端子102に出力する。又、音声信号ASMONは出力
コネクタ715にも出力される。又、映像信号選択回路
130はCPU620の制御により、映像信号VSTV
又はVSEXを選択して、映像信号デコーダ140に出
力する。705は、パソコンが出力する輝度信号LSP
C,水平同期信号HSPC,垂直同期信号VSPCを入
力する入力コネクタである。706は、パソコンモニタ
701へ輝度信号LSMON,水平同期信号HSPC,
垂直同期信号VSPCを出力する出力コネクタである。
制御により、音声信号ASTV又はASEXを選択し
て、音量制御回路120に出力する。音声制御回路12
0はCPU620により制御され、音声信号選択回路1
10が出力する音声信号ASTVを増幅して、パソコン
モニタケーブル間の音声信号ASMONとして音声信号
端子102に出力する。又、音声信号ASMONは出力
コネクタ715にも出力される。又、映像信号選択回路
130はCPU620の制御により、映像信号VSTV
又はVSEXを選択して、映像信号デコーダ140に出
力する。705は、パソコンが出力する輝度信号LSP
C,水平同期信号HSPC,垂直同期信号VSPCを入
力する入力コネクタである。706は、パソコンモニタ
701へ輝度信号LSMON,水平同期信号HSPC,
垂直同期信号VSPCを出力する出力コネクタである。
【0044】次に、図6は本画像処理装置の操作説明図
であり、パソコンモニタ701の表示画面内に表示した
チューナ710から得た映像信号に対応する画像を縮小
して右上に移動させているところを示す。マウス703
によりマウスカーソル301が示すチューナ710、ビ
デオ映像領域の決定を行なって、マウススイッチを行な
う。
であり、パソコンモニタ701の表示画面内に表示した
チューナ710から得た映像信号に対応する画像を縮小
して右上に移動させているところを示す。マウス703
によりマウスカーソル301が示すチューナ710、ビ
デオ映像領域の決定を行なって、マウススイッチを行な
う。
【0045】次に、図7は本発明のアプリケーションソ
フトウェアを使用して、パソコンのOSであるMS−D
OS(登録商標)を用いたOS内デバイスドライバ(フ
ロントプロセッサ)として組込んだ状態のメモリマップ
である。この組み込みによりOS上でどのようなアプリ
ケーションソフトウェアが動作していても、簡単にキー
ボード操作とマウス操作により、アプリケーションソフ
トウェアを稼動し、テレビジョン又はビデオデッキから
の映像を好みの位置、好みのサイズで容易に見ることが
できる。
フトウェアを使用して、パソコンのOSであるMS−D
OS(登録商標)を用いたOS内デバイスドライバ(フ
ロントプロセッサ)として組込んだ状態のメモリマップ
である。この組み込みによりOS上でどのようなアプリ
ケーションソフトウェアが動作していても、簡単にキー
ボード操作とマウス操作により、アプリケーションソフ
トウェアを稼動し、テレビジョン又はビデオデッキから
の映像を好みの位置、好みのサイズで容易に見ることが
できる。
【0046】次に、映像信号デコーダ140は映像信号
選択回路130が出力する映像信号VSTVを輝度信号
LSTV及び同期信号SSTVに分離して、ADC21
0及びデジタイズ制御部220に出力する。なお、同期
信号SSTVは垂直同期信号VSSTV及び水平同期信
号HSSTVからなる。
選択回路130が出力する映像信号VSTVを輝度信号
LSTV及び同期信号SSTVに分離して、ADC21
0及びデジタイズ制御部220に出力する。なお、同期
信号SSTVは垂直同期信号VSSTV及び水平同期信
号HSSTVからなる。
【0047】ADC210は映像信号デコーダ140が
出力する輝度信号LSTVをデジタイズ制御部220が
出力するクロック信号CKADにより、デジタル信号に
変換して、映像データ選択部320を介して3ポート映
像メモリ310に出力する。
出力する輝度信号LSTVをデジタイズ制御部220が
出力するクロック信号CKADにより、デジタル信号に
変換して、映像データ選択部320を介して3ポート映
像メモリ310に出力する。
【0048】又、デジタイズ制御部220はADC21
0にクロック信号CKADを出力するとともに、映像メ
モリ制御信号選択部330を介して3ポート映像メモリ
310に書込制御信号WETVを出力する。従って、3
ポート映像メモリ310はCPU620により制御され
た条件において、更新された輝度信号LSTVを記憶す
ることになる。
0にクロック信号CKADを出力するとともに、映像メ
モリ制御信号選択部330を介して3ポート映像メモリ
310に書込制御信号WETVを出力する。従って、3
ポート映像メモリ310はCPU620により制御され
た条件において、更新された輝度信号LSTVを記憶す
ることになる。
【0049】次に、図8は図4に示したデジタイズ制御
部220及びその周辺回路のブロック回路図である。な
お、映像メモリ制御信号選択部330は除いてある。本
実施例では、3ポート映像メモリ310として、例えば
ソニー社製CXK1206又は富士通社製MB81C1
501を用いている。なお、3ポート映像メモリ310
の読込ポートのみを用いて説明する。ソニー社製のデー
タシート71215−STの21頁から26頁までに特
性タイミングチャートが記載されている。
部220及びその周辺回路のブロック回路図である。な
お、映像メモリ制御信号選択部330は除いてある。本
実施例では、3ポート映像メモリ310として、例えば
ソニー社製CXK1206又は富士通社製MB81C1
501を用いている。なお、3ポート映像メモリ310
の読込ポートのみを用いて説明する。ソニー社製のデー
タシート71215−STの21頁から26頁までに特
性タイミングチャートが記載されている。
【0050】3ポート映像メモリ310は960行(C
OLUMN)×306列(ROW)*4ビット構成であ
る。従って、一有効水平走査期間を960で量子化でき
る。又、3ポート映像メモリ310のアクセスは行をブ
ロック単位、列をライン単位で行なう。
OLUMN)×306列(ROW)*4ビット構成であ
る。従って、一有効水平走査期間を960で量子化でき
る。又、3ポート映像メモリ310のアクセスは行をブ
ロック単位、列をライン単位で行なう。
【0051】3ポート映像メモリ310において、DI
N0〜DIN3は輝度信号LSADを入力するデータ入
力、ADD0〜ADD3は水平方向のアドレス入力、C
KW0はポート0の水平書込クロック信号、INC0は
ポート0のラインインクリメント、HCLR0はポート
0の水平クリア、VCLR0はポート0の垂直クリア、
WE(負論理)はポート0のライトイネーブル(書込許
可)の各信号である。これらの信号CKW0、VCLR
0、HCLR0、INC0、WE(負論理)、ADD
0、DIN0〜DIN3により制御される輝度信号LS
ADは、4ビット、即ち16階調のグレーの映像信号で
ある。
N0〜DIN3は輝度信号LSADを入力するデータ入
力、ADD0〜ADD3は水平方向のアドレス入力、C
KW0はポート0の水平書込クロック信号、INC0は
ポート0のラインインクリメント、HCLR0はポート
0の水平クリア、VCLR0はポート0の垂直クリア、
WE(負論理)はポート0のライトイネーブル(書込許
可)の各信号である。これらの信号CKW0、VCLR
0、HCLR0、INC0、WE(負論理)、ADD
0、DIN0〜DIN3により制御される輝度信号LS
ADは、4ビット、即ち16階調のグレーの映像信号で
ある。
【0052】なお、4ビット以上及びカラーの輝度信号
も複数の3ポート映像メモリ310を並列に接続するこ
とにより、同様に取り扱えることは言うまでもない。
も複数の3ポート映像メモリ310を並列に接続するこ
とにより、同様に取り扱えることは言うまでもない。
【0053】図8において、140は映像信号VSTV
を水平同期信号HSSTV、垂直同期信号VSSTV及
び輝度信号LSTVに分離して出力する映像信号デコー
ダ、221は水平書込ドットクロック信号HWDCK及
び基本同期信号BSYNCを出力する水平ドットクロッ
ク発生器、222は水平書込開始信号HWS及びHCL
R0信号を出力する水平書込開始カウンタ、223は水
平書込回数信号HWTを出力する水平書込回数カウン
タ、224は垂直書込ラインクロック信号VWLCKを
出力する垂直書込ラインクロック発生器、225は垂直
書込開始信号VWSを出力する垂直書込開始カウンタ、
226は垂直書込回数信号VWTを出力する垂直書込回
数カウンタ、227は3ポート映像メモリ310の垂直
方向の書込位置を指定する垂直書込オフセット信号VW
OFT及びポート0ラインインクリメントINC0を出
力する垂直書込オフセットカウンタ、228は垂直書込
ラインクロック信号VWLCKと垂直書込オフセット信
号VWOFTをポート0ラインインクリメント信号IN
C0として出力するOR回路、229は水平書込ドット
クロック信号HWDCK、水平書込開始信号HWS、水
平書込回数信号HWTの反転出力、垂直書込開始信号V
WS及び垂直書込回数信号VWTの反転出力の論理積を
とり、書込許可信号WENBLを出力するAND回路、
230は垂直同期信号VSSTV、HCLR0信号、O
R回路228の出力信号及びAND回路229が出力す
る書込許可信号WENBLのOR−NOTをとり、ポー
ト0ライトイネーブル信号WEを出力するNOR回路で
ある。
を水平同期信号HSSTV、垂直同期信号VSSTV及
び輝度信号LSTVに分離して出力する映像信号デコー
ダ、221は水平書込ドットクロック信号HWDCK及
び基本同期信号BSYNCを出力する水平ドットクロッ
ク発生器、222は水平書込開始信号HWS及びHCL
R0信号を出力する水平書込開始カウンタ、223は水
平書込回数信号HWTを出力する水平書込回数カウン
タ、224は垂直書込ラインクロック信号VWLCKを
出力する垂直書込ラインクロック発生器、225は垂直
書込開始信号VWSを出力する垂直書込開始カウンタ、
226は垂直書込回数信号VWTを出力する垂直書込回
数カウンタ、227は3ポート映像メモリ310の垂直
方向の書込位置を指定する垂直書込オフセット信号VW
OFT及びポート0ラインインクリメントINC0を出
力する垂直書込オフセットカウンタ、228は垂直書込
ラインクロック信号VWLCKと垂直書込オフセット信
号VWOFTをポート0ラインインクリメント信号IN
C0として出力するOR回路、229は水平書込ドット
クロック信号HWDCK、水平書込開始信号HWS、水
平書込回数信号HWTの反転出力、垂直書込開始信号V
WS及び垂直書込回数信号VWTの反転出力の論理積を
とり、書込許可信号WENBLを出力するAND回路、
230は垂直同期信号VSSTV、HCLR0信号、O
R回路228の出力信号及びAND回路229が出力す
る書込許可信号WENBLのOR−NOTをとり、ポー
ト0ライトイネーブル信号WEを出力するNOR回路で
ある。
【0054】なお、カラーのときは、輝度信号LSTV
はR、G及びBの各輝度信号RLSTV、GLSTV、
BLSTVとなる。
はR、G及びBの各輝度信号RLSTV、GLSTV、
BLSTVとなる。
【0055】映像信号デコーダ140は映像信号選択回
路130が出力する映像信号VSTVを水平同期信号H
SSTV、垂直同期信号VSSTV及び輝度信号LST
Vに分離する。水平同期信号HSSTVはドットクロッ
ク発生器221、水平書込開始カウンタ222、水平書
込回数カウンタ223及び垂直書込開始カウンタ225
に出力される。又、垂直同期信号VSSTVはAND回
路810を経由し、垂直書込ラインクロック発生器22
4、垂直書込開始カウンタ225、垂直書込回数カウン
タ226、垂直書込オフセットカウンタ227、3ポー
ト映像メモリ310のポート0垂直クリア端子VCLR
0及びNOR回路230に出力される。さらに、輝度信
号LSTVはADC210に出力される。
路130が出力する映像信号VSTVを水平同期信号H
SSTV、垂直同期信号VSSTV及び輝度信号LST
Vに分離する。水平同期信号HSSTVはドットクロッ
ク発生器221、水平書込開始カウンタ222、水平書
込回数カウンタ223及び垂直書込開始カウンタ225
に出力される。又、垂直同期信号VSSTVはAND回
路810を経由し、垂直書込ラインクロック発生器22
4、垂直書込開始カウンタ225、垂直書込回数カウン
タ226、垂直書込オフセットカウンタ227、3ポー
ト映像メモリ310のポート0垂直クリア端子VCLR
0及びNOR回路230に出力される。さらに、輝度信
号LSTVはADC210に出力される。
【0056】ADC210はクロック信号CKADとし
て入力される水平書込ドットクロック信号HWDCKに
より、輝度信号LSTVをデジタル変換して、デジタル
変換した輝度信号LSADを3ポート映像メモリ310
に出力する。
て入力される水平書込ドットクロック信号HWDCKに
より、輝度信号LSTVをデジタル変換して、デジタル
変換した輝度信号LSADを3ポート映像メモリ310
に出力する。
【0057】ドットクロック発生器221は水平同期信
号HSSTVに同期した、即ち水平同期信号HSSTV
の周期63.5μsに対して、1/N(Nは正整数)の
周期の水平書込ドットクロック信号HWDCKを発生す
る。この水平書込ドットクロック信号HWDCKはAD
C210、水平書込開始カウンタ222、水平書込回数
カウンタ223及びAND回路229に出力される。
号HSSTVに同期した、即ち水平同期信号HSSTV
の周期63.5μsに対して、1/N(Nは正整数)の
周期の水平書込ドットクロック信号HWDCKを発生す
る。この水平書込ドットクロック信号HWDCKはAD
C210、水平書込開始カウンタ222、水平書込回数
カウンタ223及びAND回路229に出力される。
【0058】3ポート映像メモリ310アドレスプリセ
ットのブロック単位を60ドット、映像信号VSTVの
一有効水平走査期間を50(μs)とした場合、水平書
込ドットクロック信号HWDCKの周波数は、 60(ドット)/50・10-6(S)=1.2(MHz) になる。
ットのブロック単位を60ドット、映像信号VSTVの
一有効水平走査期間を50(μs)とした場合、水平書
込ドットクロック信号HWDCKの周波数は、 60(ドット)/50・10-6(S)=1.2(MHz) になる。
【0059】この水平書込ドットクロック信号HWDC
Kにより一有効水平走査期間を60ドットで量子化でき
ることになる。従って、3ポート映像メモリ310は6
0ドットを1ブロックとして、16ブロック(960ド
ット)により構成されているので、 1.2(MHz)×16(ブロック)=19.2(MHz) により一有効水平走査期間の輝度信号LSTVをブロッ
ク単位で書き込める。このように、水平書込ドットクロ
ック発生器221はブロックBの値に基づく周波数の水
平書込ドットクロック信号HWDCKを出力する。な
お、ブロックBの値はCPU620が設定できる。
Kにより一有効水平走査期間を60ドットで量子化でき
ることになる。従って、3ポート映像メモリ310は6
0ドットを1ブロックとして、16ブロック(960ド
ット)により構成されているので、 1.2(MHz)×16(ブロック)=19.2(MHz) により一有効水平走査期間の輝度信号LSTVをブロッ
ク単位で書き込める。このように、水平書込ドットクロ
ック発生器221はブロックBの値に基づく周波数の水
平書込ドットクロック信号HWDCKを出力する。な
お、ブロックBの値はCPU620が設定できる。
【0060】又、水平書込ドットクロック発生器221
は3ポート映像メモリ310のポート0シフト信号端子
CKW0(3ポ−ト映像メモリ310の水平方向の書込
アドレスをドット単位でインクリメントする信号)のク
ロックとして用いられる基本同期信号BSYNCを発生
する。
は3ポート映像メモリ310のポート0シフト信号端子
CKW0(3ポ−ト映像メモリ310の水平方向の書込
アドレスをドット単位でインクリメントする信号)のク
ロックとして用いられる基本同期信号BSYNCを発生
する。
【0061】従って、輝度信号LSTVをデジタル変換
するクロック信号CKADの周期が3ポート映像メモリ
310の水平方向の書込アドレスをドット単位でインク
リメントする基本同期信号BSYNCの周期が1/2の
ときは、輝度信号LSTVに対応する映像は標準解像度
になる。更に、クロック信号CKADの周期が基本同期
信号BSYNCの周期よりも小さいときは、輝度信号L
STVに対応する映像は縮小解像度とされることにな
る。基本同期信号BSYNCは各制御回路に対して基本
的な同期をとる信号であり、水平書込開始カウンタ22
2、水平書込回数カウンタ223、垂直書込ラインクロ
ック発生器224、垂直書込開始カウンタ225、垂直
書込回数カウンタ226、垂直オフセットカウンタ22
7及び3ポート映像メモリ310のポート0シフト信号
端子CKW0に出力される。
するクロック信号CKADの周期が3ポート映像メモリ
310の水平方向の書込アドレスをドット単位でインク
リメントする基本同期信号BSYNCの周期が1/2の
ときは、輝度信号LSTVに対応する映像は標準解像度
になる。更に、クロック信号CKADの周期が基本同期
信号BSYNCの周期よりも小さいときは、輝度信号L
STVに対応する映像は縮小解像度とされることにな
る。基本同期信号BSYNCは各制御回路に対して基本
的な同期をとる信号であり、水平書込開始カウンタ22
2、水平書込回数カウンタ223、垂直書込ラインクロ
ック発生器224、垂直書込開始カウンタ225、垂直
書込回数カウンタ226、垂直オフセットカウンタ22
7及び3ポート映像メモリ310のポート0シフト信号
端子CKW0に出力される。
【0062】垂直書込ラインクロック発生器224は垂
直同期信号VSSTVに同期し、垂直同期信号VSST
Vの周波数のM倍の周波数の垂直書込ラインクロック信
号VWLCKを垂直書込回数カウンタ226及びOR回
路230に出力する。なお、Mの値はCPU620が設
定できる。Mの値はドットクロック発生器221に適合
した縦横比に基づいて定める。
直同期信号VSSTVに同期し、垂直同期信号VSST
Vの周波数のM倍の周波数の垂直書込ラインクロック信
号VWLCKを垂直書込回数カウンタ226及びOR回
路230に出力する。なお、Mの値はCPU620が設
定できる。Mの値はドットクロック発生器221に適合
した縦横比に基づいて定める。
【0063】水平書込開始カウンタ222は水平同期信
号HSSTVよりリセットされ、水平書込ドットクロッ
ク信号HWDCKのクロック数をカウントし、映像信号
VSTVの有効水平走査期間中のS1クロック目から、
輝度信号LSTVの量子化を許可する水平書込開始信号
HWSを出力する。
号HSSTVよりリセットされ、水平書込ドットクロッ
ク信号HWDCKのクロック数をカウントし、映像信号
VSTVの有効水平走査期間中のS1クロック目から、
輝度信号LSTVの量子化を許可する水平書込開始信号
HWSを出力する。
【0064】水平書込開始信号HWSの出力とともに、
水平書込開始カウンタ222は3ポート映像メモリ31
0にポート0水平クリア信号HCLR0を1クロック出
力する。水平書込回数カウンタ223は水平同期信号H
SSTVによりリセットされ、水平書込開始信号HWS
が出力されると、水平書込ドットクロック信号HWDC
Kのクロックのカウントを開始し、映像信号VSTVの
有効水平走査期間をE1クロック間だけ、輝度信号LS
TVの量子化を許可する水平書込回数信号HWTを出力
する。従って、水平書込回数カウンタ223は有効水平
走査期間を制御することになる。
水平書込開始カウンタ222は3ポート映像メモリ31
0にポート0水平クリア信号HCLR0を1クロック出
力する。水平書込回数カウンタ223は水平同期信号H
SSTVによりリセットされ、水平書込開始信号HWS
が出力されると、水平書込ドットクロック信号HWDC
Kのクロックのカウントを開始し、映像信号VSTVの
有効水平走査期間をE1クロック間だけ、輝度信号LS
TVの量子化を許可する水平書込回数信号HWTを出力
する。従って、水平書込回数カウンタ223は有効水平
走査期間を制御することになる。
【0065】垂直書込開始カウンタ225は垂直同期信
号VSSTVよりリセットされ、水平同期信号HSST
Vのクロック数をカウントし、映像信号VSTVの垂直
有効走査期間中のS2クロック目から、有効水平走査の
輝度信号LSTVの量子化を許可する垂直書込開始信号
VWSを出力する。
号VSSTVよりリセットされ、水平同期信号HSST
Vのクロック数をカウントし、映像信号VSTVの垂直
有効走査期間中のS2クロック目から、有効水平走査の
輝度信号LSTVの量子化を許可する垂直書込開始信号
VWSを出力する。
【0066】垂直書込回数カウンタ226は垂直同期信
号VSSTVによりリセットされ、垂直書込開始信号V
WSが出力されると、垂直書込ラインクロック信号VW
LCKのクロックのカウントを開始し、映像信号VST
Vの垂直有効走査期間内をE2クロック間、輝度信号L
STVの量子化を許可する垂直書込回数信号VWTを出
力する。従って、垂直書込回数カウンタ226は垂直有
効走査期間を制御することになる。
号VSSTVによりリセットされ、垂直書込開始信号V
WSが出力されると、垂直書込ラインクロック信号VW
LCKのクロックのカウントを開始し、映像信号VST
Vの垂直有効走査期間内をE2クロック間、輝度信号L
STVの量子化を許可する垂直書込回数信号VWTを出
力する。従って、垂直書込回数カウンタ226は垂直有
効走査期間を制御することになる。
【0067】3ポート映像メモリ310の表示画面に対
する水平方向の書込位置、即ちCOLUMN方向の書込
位置は、アドレス・プリセットモードにより、量子化し
た輝度信号LSADの60ビットを1ブロックとして、
ブロック指定して行なう。又、ブロック指定はアドレス
入力信号ADD0〜ADD3によって16段階で行な
う。アドレス入力信号ADD0〜ADD3はCPU62
0が設定できる。3ポート映像メモリ310の表示画面
に対する垂直方向の書込位置は垂直書込オフセットカウ
ンタ227により設定する。
する水平方向の書込位置、即ちCOLUMN方向の書込
位置は、アドレス・プリセットモードにより、量子化し
た輝度信号LSADの60ビットを1ブロックとして、
ブロック指定して行なう。又、ブロック指定はアドレス
入力信号ADD0〜ADD3によって16段階で行な
う。アドレス入力信号ADD0〜ADD3はCPU62
0が設定できる。3ポート映像メモリ310の表示画面
に対する垂直方向の書込位置は垂直書込オフセットカウ
ンタ227により設定する。
【0068】垂直書込オフセットカウンタ227は垂直
同期信号VSSTVによりリセットされ、基本同期信号
BSYNCに同期しながら3ポート映像メモリ310の
垂直方向の書込位置をオフセットする垂直書込オフセッ
ト信号VWOFT及びラインインクリメント信号INC
0をS3クロック出力し、3ポート映像メモリ310の
垂直方向の書込位置を制御する。
同期信号VSSTVによりリセットされ、基本同期信号
BSYNCに同期しながら3ポート映像メモリ310の
垂直方向の書込位置をオフセットする垂直書込オフセッ
ト信号VWOFT及びラインインクリメント信号INC
0をS3クロック出力し、3ポート映像メモリ310の
垂直方向の書込位置を制御する。
【0069】なお、S1の値、E1の値、S2の値、E
2の値、S3の値はCPU620が設定する。
2の値、S3の値はCPU620が設定する。
【0070】次に、図8に示したデジタイズ制御部22
0及びその周辺回路の動作について、図9のタイミング
チャートを参照して説明する。
0及びその周辺回路の動作について、図9のタイミング
チャートを参照して説明する。
【0071】(1)垂直同期信号VSSTVがハイレベ
ル『H』になると(図9(a)参照)、垂直書込開始カ
ウンタ225、垂直書込回数カウンタ226及び垂直書
込オフセットカウンタ227がリセットされ、垂直書込
開始信号VWS及び垂直書込回数信号VWTがロ−レベ
ル『L』になる(図9(d)及び(e)参照)。
ル『H』になると(図9(a)参照)、垂直書込開始カ
ウンタ225、垂直書込回数カウンタ226及び垂直書
込オフセットカウンタ227がリセットされ、垂直書込
開始信号VWS及び垂直書込回数信号VWTがロ−レベ
ル『L』になる(図9(d)及び(e)参照)。
【0072】(2)垂直書込オフセットカウンタ227
は基本同期信号BSYNCを垂直書込オフセット信号V
WOFTとしてS3クロック分だけ出力する(図9
(h)参照)。垂直書込オフセット信号VWOFTがO
R回路228を介しての出力により、3ポート映像メモ
リ310のポート0ラインインクリメント信号端子IN
C0に出力され、3ポート映像メモリ310は垂直方向
のアドレスがS3回インクリメントされることになる。
は基本同期信号BSYNCを垂直書込オフセット信号V
WOFTとしてS3クロック分だけ出力する(図9
(h)参照)。垂直書込オフセット信号VWOFTがO
R回路228を介しての出力により、3ポート映像メモ
リ310のポート0ラインインクリメント信号端子IN
C0に出力され、3ポート映像メモリ310は垂直方向
のアドレスがS3回インクリメントされることになる。
【0073】(3)一方、垂直書込開始カウンタ225
は水平同期信号VSSTVのクロック数がS2になる
と、垂直書込開始信号VWSをハイレベル『H』にし
て、垂直有効走査期間にわたり量子化を許可する(図9
(d)参照)。
は水平同期信号VSSTVのクロック数がS2になる
と、垂直書込開始信号VWSをハイレベル『H』にし
て、垂直有効走査期間にわたり量子化を許可する(図9
(d)参照)。
【0074】(4)垂直書込オフセット信号VWOFT
のクロックを得た3ポート映像メモリ310は垂直書込
がオフセットされ、水平同期信号HSSTVがハイレベ
ル『H』になると(図9(j)参照)、水平書込開始カ
ウンタ222及び水平書込回数カウンタ223がリセッ
トされ、水平書込開始信号HWS及び水平書込回数信号
HWTをローレベル『L』にする(図9(n)及び
(o)参照)。又、ドットクロック発生器221は水平
書込ドットクロック信号HWDCKを出力する(図9
(m)参照)。水平書込ドットクロック信号HWDCK
の出力により、ADC210は水平書込ドットクロック
信号HWDCKをサンプリングホールド信号及びデータ
ラッチ信号として動作し、輝度信号LSTVをサンプリ
ングする。
のクロックを得た3ポート映像メモリ310は垂直書込
がオフセットされ、水平同期信号HSSTVがハイレベ
ル『H』になると(図9(j)参照)、水平書込開始カ
ウンタ222及び水平書込回数カウンタ223がリセッ
トされ、水平書込開始信号HWS及び水平書込回数信号
HWTをローレベル『L』にする(図9(n)及び
(o)参照)。又、ドットクロック発生器221は水平
書込ドットクロック信号HWDCKを出力する(図9
(m)参照)。水平書込ドットクロック信号HWDCK
の出力により、ADC210は水平書込ドットクロック
信号HWDCKをサンプリングホールド信号及びデータ
ラッチ信号として動作し、輝度信号LSTVをサンプリ
ングする。
【0075】水平書込開始カウンタ222は水平書込ド
ットクロック信号HWDCKのクロック数をカウント
し、そのカウント値がS1になると、水平書込開始信号
HWSをハイレベル『H』にして、有効水平走査期間の
量子化を許可する(図9(n)参照)。これと同時に、
水平書込開始カウンタ222は3ポート映像メモリ31
0のポート0水平クリア信号HCLR0を1クロック出
力して、書き込み準備をする。このとき、AND回路2
29はハイレベル『H』の水平書込開始信号HWS、反
転入力されるローレベル『L』の水平書込回数信号HW
T、ハイレベル『H』の垂直書込開始信号VWS及び反
転入力されるローレベル『L』の垂直書込回数信号VW
Tの論理積条件をとり、水平書込ドットクロック信号H
WDCKを書込許可信号WENBLとして、NOR回路
230に出力することになる。
ットクロック信号HWDCKのクロック数をカウント
し、そのカウント値がS1になると、水平書込開始信号
HWSをハイレベル『H』にして、有効水平走査期間の
量子化を許可する(図9(n)参照)。これと同時に、
水平書込開始カウンタ222は3ポート映像メモリ31
0のポート0水平クリア信号HCLR0を1クロック出
力して、書き込み準備をする。このとき、AND回路2
29はハイレベル『H』の水平書込開始信号HWS、反
転入力されるローレベル『L』の水平書込回数信号HW
T、ハイレベル『H』の垂直書込開始信号VWS及び反
転入力されるローレベル『L』の垂直書込回数信号VW
Tの論理積条件をとり、水平書込ドットクロック信号H
WDCKを書込許可信号WENBLとして、NOR回路
230に出力することになる。
【0076】さらに、NOR回路230はハイレベル
『H』のポート0水平クリア信号HCLR0、ハイレベ
ル『H』の垂直同期信号VSSTV、ハイレベル『H』
の垂直書込オフセット信号VWOFT又は垂直書込ライ
ンクロック信号VWLCK及び書込許可信号WENBL
のNOT−OR条件をとり、3ポート映像メモリ310
のライトイネーブル信号端子WEにライトイネーブル信
号WEとして出力する。3ポート映像メモリ310はラ
イトイネーブル信号WEの出力によりADC210が出
力する輝度信号LSADを書き込む。
『H』のポート0水平クリア信号HCLR0、ハイレベ
ル『H』の垂直同期信号VSSTV、ハイレベル『H』
の垂直書込オフセット信号VWOFT又は垂直書込ライ
ンクロック信号VWLCK及び書込許可信号WENBL
のNOT−OR条件をとり、3ポート映像メモリ310
のライトイネーブル信号端子WEにライトイネーブル信
号WEとして出力する。3ポート映像メモリ310はラ
イトイネーブル信号WEの出力によりADC210が出
力する輝度信号LSADを書き込む。
【0077】同時に、水平書込回数カウンタ223は水
平書込ドットクロック信号HWDCKのクロック数をカ
ウントし、そのカウント値がE1になるまで、輝度信号
LSADの書き込みを許可する。カウント値がE1にな
ると、水平書込回数カウンタ223は水平書込回数信号
HWTをハイレベル『H』にし書込を禁止する(図9
(o)参照)。
平書込ドットクロック信号HWDCKのクロック数をカ
ウントし、そのカウント値がE1になるまで、輝度信号
LSADの書き込みを許可する。カウント値がE1にな
ると、水平書込回数カウンタ223は水平書込回数信号
HWTをハイレベル『H』にし書込を禁止する(図9
(o)参照)。
【0078】輝度信号LSADを書き込んでいる間に、
垂直書込ラインクロック発生器224が垂直書込ライン
クロック信号VWLCKを出力するまでの間は、同一の
垂直方向のライトアドレスに対して、水平方向の書込が
行われる。
垂直書込ラインクロック発生器224が垂直書込ライン
クロック信号VWLCKを出力するまでの間は、同一の
垂直方向のライトアドレスに対して、水平方向の書込が
行われる。
【0079】垂直書込ラインクロック発生器224が垂
直書込ラインクロック信号VWLCKを、3ポート映像
メモリ310のポート0ラインインクリメントINC0
信号として出力すると、3ポート映像メモリ310の垂
直方向の書込ラインアドレスが1進む。
直書込ラインクロック信号VWLCKを、3ポート映像
メモリ310のポート0ラインインクリメントINC0
信号として出力すると、3ポート映像メモリ310の垂
直方向の書込ラインアドレスが1進む。
【0080】垂直書込回数カウンタ226に垂直書込ラ
インクロック発生器224から出力される垂直書込ライ
ンクロック信号VWLCKのクロック数がE2になる
と、垂直書込回数カウンタ226は垂直書込回数信号V
WTをハイレベル『H』にして、垂直有効走査期間に対
し、3ポート映像メモリ310の書込を停止する(図9
(e)参照)。この書込の停止は次に垂直同期信号VS
STVがハイベル『H』になるまで続く。
インクロック発生器224から出力される垂直書込ライ
ンクロック信号VWLCKのクロック数がE2になる
と、垂直書込回数カウンタ226は垂直書込回数信号V
WTをハイレベル『H』にして、垂直有効走査期間に対
し、3ポート映像メモリ310の書込を停止する(図9
(e)参照)。この書込の停止は次に垂直同期信号VS
STVがハイベル『H』になるまで続く。
【0081】上述したように本実施例では、信号の単純
な流れに対して、ADC210及び3ポート映像メモリ
310に出力する制御信号を制御することにより、従来
は、容易でなかったスマート映像を実現できる。
な流れに対して、ADC210及び3ポート映像メモリ
310に出力する制御信号を制御することにより、従来
は、容易でなかったスマート映像を実現できる。
【0082】なお、上述動作はハイレベル『H』をアク
テイブ論理としたが、ローレベル『L』をアクティブ論
理としても同じである。第8図に示すデジタイズ制御部
内の各要素221〜227における設定値と、デジタイ
ズ制御部における処理内容との関係をまとめると、以下
のようになる。水平書込ドットクロック発生器221の
設定値は、A/D変換器210に与えられるドットクロ
ック信号CKADの周波数を調整し、この結果、ドット
クロック信号CKADと映像メモリ310における水平
アドレスの更新周波数(すなわち基本同期信号BSYN
Cの周波数)との相対関係を調整して、書き込まれる画
像信号で表される画像の水平方向の拡大・縮小倍率を決
定する。垂直書込ラインクロック発生器224の設定値
は、同様に、書き込まれる画像信号で表される画像の垂
直方向の縮小倍率を決定する。水平書込開始カウンタ2
22の設定値は、入力される画像信号の各ライン上のど
の位置から映像メモリ310に書き込みを開始するかを
規定し、水平書込回数カウンタ223の設定値は、書き
込みを開始してから何ドット分の画像信号を映像メモリ
310に書き込むかを規定する。同様に、垂直書込開始
カウンタ225の設定値は、入力される画像信号の垂直
方向のどの位置から映像メモリ310に書き込みを開始
するかを規定し、垂直書込回数カウンタ226の設定値
は、書き込みを開始してから何ライン分の画像信号を映
像メモリ310に書き込むかを規定する。垂直書込オフ
セットカウンタ227は、映像メモリ310における書
込アドレス範囲の垂直方向の開始位置を規定する。な
お、書込アドレス範囲の垂直方向の終了位置は、この垂
直書込オフセットカウンタ227の設定値と、垂直書込
回数カウンタ226の設定値とで規定される。映像メモ
リ310における書込アドレス範囲の水平方向の開始位
置は、CPU620によって与えられるアドレス入力A
DD0〜ADD3によって規定される。書込アドレス範
囲の水平方向の終了位置は、このアドレス入力ADD0
〜ADD3の値と、水平書込回数カウンタ223の設定
値とで規定される。なお、これらの各要素221〜22
7は、バス610を介してCPU620に接続されてお
り、これらの各要素における設定値とアドレス入力AD
D0〜ADD3の値とは、デジタイズ制御部内の処理内
容に応じてCPU620によって任意に設定可能 であ
る。
テイブ論理としたが、ローレベル『L』をアクティブ論
理としても同じである。第8図に示すデジタイズ制御部
内の各要素221〜227における設定値と、デジタイ
ズ制御部における処理内容との関係をまとめると、以下
のようになる。水平書込ドットクロック発生器221の
設定値は、A/D変換器210に与えられるドットクロ
ック信号CKADの周波数を調整し、この結果、ドット
クロック信号CKADと映像メモリ310における水平
アドレスの更新周波数(すなわち基本同期信号BSYN
Cの周波数)との相対関係を調整して、書き込まれる画
像信号で表される画像の水平方向の拡大・縮小倍率を決
定する。垂直書込ラインクロック発生器224の設定値
は、同様に、書き込まれる画像信号で表される画像の垂
直方向の縮小倍率を決定する。水平書込開始カウンタ2
22の設定値は、入力される画像信号の各ライン上のど
の位置から映像メモリ310に書き込みを開始するかを
規定し、水平書込回数カウンタ223の設定値は、書き
込みを開始してから何ドット分の画像信号を映像メモリ
310に書き込むかを規定する。同様に、垂直書込開始
カウンタ225の設定値は、入力される画像信号の垂直
方向のどの位置から映像メモリ310に書き込みを開始
するかを規定し、垂直書込回数カウンタ226の設定値
は、書き込みを開始してから何ライン分の画像信号を映
像メモリ310に書き込むかを規定する。垂直書込オフ
セットカウンタ227は、映像メモリ310における書
込アドレス範囲の垂直方向の開始位置を規定する。な
お、書込アドレス範囲の垂直方向の終了位置は、この垂
直書込オフセットカウンタ227の設定値と、垂直書込
回数カウンタ226の設定値とで規定される。映像メモ
リ310における書込アドレス範囲の水平方向の開始位
置は、CPU620によって与えられるアドレス入力A
DD0〜ADD3によって規定される。書込アドレス範
囲の水平方向の終了位置は、このアドレス入力ADD0
〜ADD3の値と、水平書込回数カウンタ223の設定
値とで規定される。なお、これらの各要素221〜22
7は、バス610を介してCPU620に接続されてお
り、これらの各要素における設定値とアドレス入力AD
D0〜ADD3の値とは、デジタイズ制御部内の処理内
容に応じてCPU620によって任意に設定可能 であ
る。
【0083】本実施例により、映像信号VSTVの任意
の解像度、任意のアスペクト比、任意の領域のウインド
ウ表示及びマルチストロボ静止画等の映像テクニック
を、CPU620により容易に操作でき、かつ民生機器
向けの低価格化の実現が容易であるため、今後普及する
パソコンテレビ、インテリジェンス端末、テレビ電話、
スマートテレビ等の映像機器の他映像を用いた監視カメ
ラからに対する領域指定監視システム等も用いられ、今
後映像と結び付く機器にはなくてはならない。
の解像度、任意のアスペクト比、任意の領域のウインド
ウ表示及びマルチストロボ静止画等の映像テクニック
を、CPU620により容易に操作でき、かつ民生機器
向けの低価格化の実現が容易であるため、今後普及する
パソコンテレビ、インテリジェンス端末、テレビ電話、
スマートテレビ等の映像機器の他映像を用いた監視カメ
ラからに対する領域指定監視システム等も用いられ、今
後映像と結び付く機器にはなくてはならない。
【0084】3ポート映像メモリ310へCPU620
が映像デ−タを書き込む場合には、以下の動作をする。
まず、CPU620は書込制御部340の切換制御信号
CCを制御して、映像データ選択部320及び映像メモ
リ制御信号選択部330を切り換える。この切り換えに
より、3ポート映像メモリ310はデジタイズ制御部2
20が出力する書込制御信号WETVでなく、書込制御
部340が出力する書込制御信号WEPCが入力される
ことになる。
が映像デ−タを書き込む場合には、以下の動作をする。
まず、CPU620は書込制御部340の切換制御信号
CCを制御して、映像データ選択部320及び映像メモ
リ制御信号選択部330を切り換える。この切り換えに
より、3ポート映像メモリ310はデジタイズ制御部2
20が出力する書込制御信号WETVでなく、書込制御
部340が出力する書込制御信号WEPCが入力される
ことになる。
【0085】CPU620が出力する輝度信号WLSP
Cは書込制御部340及び映像データ選択部320を介
して3ポート映像メモリ310に入力される。3ポート
映像メモリ310は書込制御部340が出力する書込制
御信号WEP Cにより、この輝度信号WLSPCが書き
込まれる。
Cは書込制御部340及び映像データ選択部320を介
して3ポート映像メモリ310に入力される。3ポート
映像メモリ310は書込制御部340が出力する書込制
御信号WEP Cにより、この輝度信号WLSPCが書き
込まれる。
【0086】次に、映像メモリ310内から映像データ
をCPU620が読み出す場合には、3ポート映像メモ
リ310はDMA転送により輝度信号がCPU620に
転送される。図10はこのDMA転送に関わる3ポート
映像メモリ310、FIFOメモリ360、FIFO読
込制御部370及びその周辺回路のブロック回路図であ
る。なお、FIFOメモリ360は3ポート映像メモリ
310の水平方向の1ライン分と同じ又はそれ以上の記
憶容量を有していればよい。
をCPU620が読み出す場合には、3ポート映像メモ
リ310はDMA転送により輝度信号がCPU620に
転送される。図10はこのDMA転送に関わる3ポート
映像メモリ310、FIFOメモリ360、FIFO読
込制御部370及びその周辺回路のブロック回路図であ
る。なお、FIFOメモリ360は3ポート映像メモリ
310の水平方向の1ライン分と同じ又はそれ以上の記
憶容量を有していればよい。
【0087】次に、CPU620が3ポート映像メモリ
310の記憶している輝度信号LSMEMをDMA転送
により読み出すときの動作について説明する。まず、C
PU620に制御されている読込制御部350は3ポー
ト映像メモリ310から読み出す走査線のオフセット値
である走査線情報を3ポート映像メモリ310に出力す
る。
310の記憶している輝度信号LSMEMをDMA転送
により読み出すときの動作について説明する。まず、C
PU620に制御されている読込制御部350は3ポー
ト映像メモリ310から読み出す走査線のオフセット値
である走査線情報を3ポート映像メモリ310に出力す
る。
【0088】FIFO読込制御部370は指定された走
査線の輝度データLSMEMを3ポート映像メモリ31
0をダイレクト・メモリ・アクセス(以下、DMAとい
う)して、輝度信号LSMEMを非同期I/OであるF
IFOメモリ360の入力ポートに転送する。CPU6
20は、FIFOメモリ360に転送された輝度信号L
SMEMをFIFOメモリ360の出力ポートから読込
制御部350及びCPUバス610を介して読み込む。
査線の輝度データLSMEMを3ポート映像メモリ31
0をダイレクト・メモリ・アクセス(以下、DMAとい
う)して、輝度信号LSMEMを非同期I/OであるF
IFOメモリ360の入力ポートに転送する。CPU6
20は、FIFOメモリ360に転送された輝度信号L
SMEMをFIFOメモリ360の出力ポートから読込
制御部350及びCPUバス610を介して読み込む。
【0089】なお、本実施例ではパソコン本体とパソコ
ンモニタとが分離された状態において説明したが、当然
これらはパソコンとパソコンモニタが一体においても実
施できる。
ンモニタとが分離された状態において説明したが、当然
これらはパソコンとパソコンモニタが一体においても実
施できる。
【0090】次に、図10に示したDMA回路の動作に
ついて、図11のタイミングチャートを参照して説明す
る。
ついて、図11のタイミングチャートを参照して説明す
る。
【0091】(1)FIFO読込制御部370が3ポー
ト映像メモリ310の水平方向のアドレスをリセットす
る水平クリア信号HCLR2を3ポート映像メモリ31
0に出力すると(図11(b)参照)、3ポート映像メ
モリ310が水平方向の0番地にセットされる。又、水
平クリア信号HCLR2の出力と同時にFIFO読込制
御部370がFIFOメモリ360の入力部のアドレス
のリセット信号FWR(水平クリア信号HCLR2をN
OT回路372が反転した信号)をFIFOメモリ36
0に出力すると(図11(d)参照)、FIFOメモリ
360の書込アドレスが0番地にセットされる。
ト映像メモリ310の水平方向のアドレスをリセットす
る水平クリア信号HCLR2を3ポート映像メモリ31
0に出力すると(図11(b)参照)、3ポート映像メ
モリ310が水平方向の0番地にセットされる。又、水
平クリア信号HCLR2の出力と同時にFIFO読込制
御部370がFIFOメモリ360の入力部のアドレス
のリセット信号FWR(水平クリア信号HCLR2をN
OT回路372が反転した信号)をFIFOメモリ36
0に出力すると(図11(d)参照)、FIFOメモリ
360の書込アドレスが0番地にセットされる。
【0092】(2)3ポート映像メモリ310のセット
後、FIFO読込制御部370の出力するクロック信号
CLKが立上る度毎に(図11(a)参照)、3ポート
映像メモリ310が輝度信号LSMEMをデータバス3
71を介して出力し(図11(c)参照)、FIFOメ
モリ360が読み込む。
後、FIFO読込制御部370の出力するクロック信号
CLKが立上る度毎に(図11(a)参照)、3ポート
映像メモリ310が輝度信号LSMEMをデータバス3
71を介して出力し(図11(c)参照)、FIFOメ
モリ360が読み込む。
【0093】(3)クロック信号CLKが立下がる度毎
に(第11図(a)参照)、3ポート映像メモリ310
のアドレス及びFIFOメモリ360のアドレスが1ず
つインクリメントされ、3ポート映像メモリ310から
の輝度信号LSMEMの読み出し及びFIFOメモリ3
60への輝度信号LSMEMの書き込みが繰り返して実
行される。
に(第11図(a)参照)、3ポート映像メモリ310
のアドレス及びFIFOメモリ360のアドレスが1ず
つインクリメントされ、3ポート映像メモリ310から
の輝度信号LSMEMの読み出し及びFIFOメモリ3
60への輝度信号LSMEMの書き込みが繰り返して実
行される。
【0094】(4)輝度信号LSMEMの読み出し及び
書き込みによるDMA転送が水平1ライン分行われる
と、FIFO読込制御部370が水平クリア信号HCL
R2及びFRR信号を出力し、3ポート映像メモリ31
0及びFIFOメモリ360のアドレスを0番地にセッ
トし、上述した動作を繰り返す。この場合、FIFO読
込制御部370の出力するクロック信号CLKは3ポー
ト映像メモリ310の読み出し条件の仕様上から10M
Hz以上の周波数であるため、3ポート映像メモリ31
0のリフレッシュタイミングとして使用する。
書き込みによるDMA転送が水平1ライン分行われる
と、FIFO読込制御部370が水平クリア信号HCL
R2及びFRR信号を出力し、3ポート映像メモリ31
0及びFIFOメモリ360のアドレスを0番地にセッ
トし、上述した動作を繰り返す。この場合、FIFO読
込制御部370の出力するクロック信号CLKは3ポー
ト映像メモリ310の読み出し条件の仕様上から10M
Hz以上の周波数であるため、3ポート映像メモリ31
0のリフレッシュタイミングとして使用する。
【0095】次に、図12は3ポート映像メモリ310
の輝度信号を記憶したFIFOメモリ360のアドレス
を所定の番地にセットして、FIFOメモリ360から
輝度信号LSFIFOを読み出すオフセット回路の回路
図である。このオフセット回路の動作について図13の
タイミングチャートを参照して説明する。
の輝度信号を記憶したFIFOメモリ360のアドレス
を所定の番地にセットして、FIFOメモリ360から
輝度信号LSFIFOを読み出すオフセット回路の回路
図である。このオフセット回路の動作について図13の
タイミングチャートを参照して説明する。
【0096】(1)CPU620はCPUバス610を
介して読込制御部350にFIFOメモリ360の読出
オフセット値Nをセットする。
介して読込制御部350にFIFOメモリ360の読出
オフセット値Nをセットする。
【0097】(2)CPU620がハイレベル『H』の
FIFO読込メモリリセット信号PRを出力すると(図
13(b)参照)、FIFO読込制御部350内のカウ
ンタ及びFIFOメモリ360内の読出アドレスが0番
地にセットされる。又、FIFO読込メモリリセツト信
号RRの出力により、読込制御部350内のクロックを
スタートさせるFIFO読込オフセット許可信号CST
及びクロックを停止させるFIFO読込オフセット終了
信号CENDがローレベル『L』になり、CPU620
がFIFOメモリ360及びFIFO読込制御部350
にクロック信号CLKをNクロック分出力する。
FIFO読込メモリリセット信号PRを出力すると(図
13(b)参照)、FIFO読込制御部350内のカウ
ンタ及びFIFOメモリ360内の読出アドレスが0番
地にセットされる。又、FIFO読込メモリリセツト信
号RRの出力により、読込制御部350内のクロックを
スタートさせるFIFO読込オフセット許可信号CST
及びクロックを停止させるFIFO読込オフセット終了
信号CENDがローレベル『L』になり、CPU620
がFIFOメモリ360及びFIFO読込制御部350
にクロック信号CLKをNクロック分出力する。
【0098】(3)FIFO読込制御部350はクロッ
ク信号CLKがNクロック分出力された後(図13
(a)参照)、FIFO読込オフセット終了信号CEN
Dをハイレベル『H』にし(図13(d)参照)、FI
F0メモリ360及びFIFO読込制御部350に対す
るクロック信号CLKの出力を停止させる。このとき、
FIFOメモリ360はその出力部にN番地の輝度信号
LSFIFOをDATA信号として出力する。又、FI
FO読込オフセット終了信号CENDはCPU620に
対しても出力され、CPU620はチップセレクト・読
込信号RD/CSのハイレベル『H』により、DATA
信号を読み込む。
ク信号CLKがNクロック分出力された後(図13
(a)参照)、FIFO読込オフセット終了信号CEN
Dをハイレベル『H』にし(図13(d)参照)、FI
F0メモリ360及びFIFO読込制御部350に対す
るクロック信号CLKの出力を停止させる。このとき、
FIFOメモリ360はその出力部にN番地の輝度信号
LSFIFOをDATA信号として出力する。又、FI
FO読込オフセット終了信号CENDはCPU620に
対しても出力され、CPU620はチップセレクト・読
込信号RD/CSのハイレベル『H』により、DATA
信号を読み込む。
【0099】(4)チップセレクト・読込信号RD/C
Sがローレベル『L』になると、FIFOメモリ360
のアドレスが1だけインクリメントされる。クロック信
号CLKは周波数が10MHz以上と非常に高いので、
CPU620はFIFOメモリ360の任意の領域の輝
度信号LSFIFOの読み込みを非常に効率良く行なう
ことができる。
Sがローレベル『L』になると、FIFOメモリ360
のアドレスが1だけインクリメントされる。クロック信
号CLKは周波数が10MHz以上と非常に高いので、
CPU620はFIFOメモリ360の任意の領域の輝
度信号LSFIFOの読み込みを非常に効率良く行なう
ことができる。
【0100】上述したように3ポート映像メモリ310
の出力部を10(MHz)以上で動作させることができ
るので、クロック信号CLKを3ポート映像メモリ31
0特有のダイナミックメモリのリフレッシュタイミング
として使用できる。 従って、これらは今後期待される映
像機器となり得るパソコンTV、インテリジェンス端
末、TV電話等の機器に応用できる。
の出力部を10(MHz)以上で動作させることができ
るので、クロック信号CLKを3ポート映像メモリ31
0特有のダイナミックメモリのリフレッシュタイミング
として使用できる。 従って、これらは今後期待される映
像機器となり得るパソコンTV、インテリジェンス端
末、TV電話等の機器に応用できる。
【0101】なお、図13に示したタイミングチャート
の論理は、説明上一例であり、これに限るものではな
い。
の論理は、説明上一例であり、これに限るものではな
い。
【0102】なお、本実施例ではパソコン本体とパソコ
ンモニタとが分離された状態において、輝度データの転
送を説明したが、パソコンとパソコンモニタが一体であ
る装置の場合においてもできる。
ンモニタとが分離された状態において、輝度データの転
送を説明したが、パソコンとパソコンモニタが一体であ
る装置の場合においてもできる。
【0103】次に、スーパーインポーズ制御部420は
CPU620により制御された条件に基づいて、3ポー
ト映像メモリ310及びDAC410に読出制御信号及
びクロック信号CKDAとビデオスイッチ510の制御
信号を出力する。3ポート映像メモリ310は読出制御
信号RETVにより、更新されている輝度信号LSME
Mが読み出される。DAC410は3ポート映像メモリ
310から読み出された輝度信号LSMEMをアナログ
信号LSDAに変換してビデオスイッチ510に出力す
る。
CPU620により制御された条件に基づいて、3ポー
ト映像メモリ310及びDAC410に読出制御信号及
びクロック信号CKDAとビデオスイッチ510の制御
信号を出力する。3ポート映像メモリ310は読出制御
信号RETVにより、更新されている輝度信号LSME
Mが読み出される。DAC410は3ポート映像メモリ
310から読み出された輝度信号LSMEMをアナログ
信号LSDAに変換してビデオスイッチ510に出力す
る。
【0104】AND回路530はスーパーインポーズ制
御部420が出力するスーパーインポーズ許可信号とC
PU620により制御されているミキシング制御部52
0が出力する多重スーパーインポーズ許可信号のAND
条件をとる。
御部420が出力するスーパーインポーズ許可信号とC
PU620により制御されているミキシング制御部52
0が出力する多重スーパーインポーズ許可信号のAND
条件をとる。
【0105】ビデオスイッチ510はAND回路530
の出力信号に基づいてスイッチング制御され、DAC4
10が出力する輝度信号LSDAをパソコン本体側輝度
信号LSPCにスーパーインポーズして、パソコンモニ
タ輝度信号LSMONとして出力する。
の出力信号に基づいてスイッチング制御され、DAC4
10が出力する輝度信号LSDAをパソコン本体側輝度
信号LSPCにスーパーインポーズして、パソコンモニ
タ輝度信号LSMONとして出力する。
【0106】次に、図14は図4に示したスーパーイン
ポーズ制御420及びその部の周辺回路のブロック回路
図である。なお、AND回路530は除いてある。又、
3ポート映像メモリ310は上述したソニー社製CXK
1206又は富士通社製MB81C1501であり、3
つの入出力ポートのうち、読出ポートを使用する。ソニ
−社製CXK1206のデータシート番号71215−
STの27頁〜31頁までにタイミングチャートが記載
されている。使用ポートは2頁のリードポート1を用い
る。
ポーズ制御420及びその部の周辺回路のブロック回路
図である。なお、AND回路530は除いてある。又、
3ポート映像メモリ310は上述したソニー社製CXK
1206又は富士通社製MB81C1501であり、3
つの入出力ポートのうち、読出ポートを使用する。ソニ
−社製CXK1206のデータシート番号71215−
STの27頁〜31頁までにタイミングチャートが記載
されている。使用ポートは2頁のリードポート1を用い
る。
【0107】3ポート映像メモリ310はメモリ駆動ク
ロック信号HDCKがポート1シフト信号CKR1に、
メモリ垂直/水平リセット信号MRSTがポート1垂直
クリアVCLR1に、水平方向リセット信号HRSTが
ポート1水平クリアHCLR1に、垂直オフセット信号
VROFT又は垂直ラインクロック信号VRLCKがポ
ート1ラインインクリメントINC1に、ポート1出力
イネーブルRE1(負論理)がポート1出力イネーブル
RE1(負論理)にそれぞれ入力される。
ロック信号HDCKがポート1シフト信号CKR1に、
メモリ垂直/水平リセット信号MRSTがポート1垂直
クリアVCLR1に、水平方向リセット信号HRSTが
ポート1水平クリアHCLR1に、垂直オフセット信号
VROFT又は垂直ラインクロック信号VRLCKがポ
ート1ラインインクリメントINC1に、ポート1出力
イネーブルRE1(負論理)がポート1出力イネーブル
RE1(負論理)にそれぞれ入力される。
【0108】又、輝度信号LSMEMがポート1データ
出力DO10〜DO13から読み出される。これらのポ
ート1シフト信号CKR1、ポート1垂直クリアVCL
R1、ポート1水平クリア信号HCLR1、ポート1ラ
インインクリメント信号INCL、ポート1出力イネー
ブルRE1(負論理)、ポート1データ出力DO10〜
D013により、読出制御される輝度信号LSMEM
は、4ビット、即ち16階調の白黒色の輝度信号であ
る。なお、4ビット以上又はカラーの輝度信号も同様に
取り替えることは言うまでもない。
出力DO10〜DO13から読み出される。これらのポ
ート1シフト信号CKR1、ポート1垂直クリアVCL
R1、ポート1水平クリア信号HCLR1、ポート1ラ
インインクリメント信号INCL、ポート1出力イネー
ブルRE1(負論理)、ポート1データ出力DO10〜
D013により、読出制御される輝度信号LSMEM
は、4ビット、即ち16階調の白黒色の輝度信号であ
る。なお、4ビット以上又はカラーの輝度信号も同様に
取り替えることは言うまでもない。
【0109】図14において、310は輝度信号LSM
EMを記憶している3ポート映像メモリ、410は輝度
信号LSMEMをアナログ変換して輝度信号LSDAを
出力するDAC、510は切換信号入力端子に入力され
る切換信号CNTにより、A点又はB点の入力を、コモ
ン点C点から出力するビデオスイッチ、620は輝度信
号LSPC、水平同期信号HSPC及び垂直同期信号V
SPCを出力するパソコンのCPU、610はCPUバ
ス、421は水平基準読出ドットクロック信号HBDC
Kを出力する水平基準読出ドットクロック発生器、42
2は水平読出開始A信号HRSA及び水平読出方向リセ
ット信号HRSTを出力する水平読出開始カウンタ、4
23は水平読出開始B信号HRSBを出力する水平64
クロックカウンタ、424は水平読出回数信号HRTを
出力する水平読出回数カウンタ、425は水平読出ドッ
トクロック信号HDDAを出力する水平読出ドットクロ
ック発生器、426は水平基準読出ドットクロック発生
器421のカウント数をCPU620により任意に設定
できる機能を有しており、垂直読出オフセット信号VR
OFTを出力するメモリ垂直読出オフセットカウンタ、
427は垂直ブランキング終了信号VBEを出力する垂
直ブランキング数カウンタ、428は垂直読出開始信号
VRSを出力する垂直読出開始カウンタ、429は垂直
読出回数信号VRTを出力する垂直読出回数カウンタ、
430は垂直読出ラインクロック信号VRLCKを出力
する垂直読出ラインクロック発生器、431はスーパー
インポーズ許可信号SENBLを出力するAND回路、
432は垂直読出オフセット信号VROFTと垂直読出
ラインインクリメント信号VRLCKをポート1ライン
インクリメントINC1として出力するOR回路、43
3はリードイネーブル信号RE1を出力するNOR回
路、434、435はトライステート回路、436はイ
ンバータ回路である。
EMを記憶している3ポート映像メモリ、410は輝度
信号LSMEMをアナログ変換して輝度信号LSDAを
出力するDAC、510は切換信号入力端子に入力され
る切換信号CNTにより、A点又はB点の入力を、コモ
ン点C点から出力するビデオスイッチ、620は輝度信
号LSPC、水平同期信号HSPC及び垂直同期信号V
SPCを出力するパソコンのCPU、610はCPUバ
ス、421は水平基準読出ドットクロック信号HBDC
Kを出力する水平基準読出ドットクロック発生器、42
2は水平読出開始A信号HRSA及び水平読出方向リセ
ット信号HRSTを出力する水平読出開始カウンタ、4
23は水平読出開始B信号HRSBを出力する水平64
クロックカウンタ、424は水平読出回数信号HRTを
出力する水平読出回数カウンタ、425は水平読出ドッ
トクロック信号HDDAを出力する水平読出ドットクロ
ック発生器、426は水平基準読出ドットクロック発生
器421のカウント数をCPU620により任意に設定
できる機能を有しており、垂直読出オフセット信号VR
OFTを出力するメモリ垂直読出オフセットカウンタ、
427は垂直ブランキング終了信号VBEを出力する垂
直ブランキング数カウンタ、428は垂直読出開始信号
VRSを出力する垂直読出開始カウンタ、429は垂直
読出回数信号VRTを出力する垂直読出回数カウンタ、
430は垂直読出ラインクロック信号VRLCKを出力
する垂直読出ラインクロック発生器、431はスーパー
インポーズ許可信号SENBLを出力するAND回路、
432は垂直読出オフセット信号VROFTと垂直読出
ラインインクリメント信号VRLCKをポート1ライン
インクリメントINC1として出力するOR回路、43
3はリードイネーブル信号RE1を出力するNOR回
路、434、435はトライステート回路、436はイ
ンバータ回路である。
【0110】パソコンが出力する輝度信号LSPCは、
ビデオスイッチ510のA点に入力される。又、水平同
期信号HSPCは水平基準読出ドットクロック発生器4
21、水平読出開始カウンタ422、水平64クロック
カウンタ423、水平読出回数カウンタ424、水平読
出ドットクロック発生器425、垂直ブランキング数カ
ウンタ427、垂直読出開始カウン428、垂直読出回
数カウンタ429、垂直読出ラインクロック発生器43
0及びパソコンモニタ(図示せず)にそれぞれ入力され
る。
ビデオスイッチ510のA点に入力される。又、水平同
期信号HSPCは水平基準読出ドットクロック発生器4
21、水平読出開始カウンタ422、水平64クロック
カウンタ423、水平読出回数カウンタ424、水平読
出ドットクロック発生器425、垂直ブランキング数カ
ウンタ427、垂直読出開始カウン428、垂直読出回
数カウンタ429、垂直読出ラインクロック発生器43
0及びパソコンモニタ(図示せず)にそれぞれ入力され
る。
【0111】水平読出開始カウンタ422、水平64ク
ロックカウンタ423及び水平読出回数カウンタ424
は水平同期信号HSPCによりそのカウント値がそれぞ
れリセットされる。
ロックカウンタ423及び水平読出回数カウンタ424
は水平同期信号HSPCによりそのカウント値がそれぞ
れリセットされる。
【0112】さらに、垂直同期信号VSPCは3ポート
映像メモリ310のポート1垂直クリアVCLR1、N
OR回路433、垂直読出オフセットカウンタ426、
垂直ブランキング数カウンタ427、垂直読出開始カウ
ンタ428、垂直読出回数カウンタ429、垂直読出ラ
インクロック発生器430及びパソコンモニタにそれぞ
れ入力される。
映像メモリ310のポート1垂直クリアVCLR1、N
OR回路433、垂直読出オフセットカウンタ426、
垂直ブランキング数カウンタ427、垂直読出開始カウ
ンタ428、垂直読出回数カウンタ429、垂直読出ラ
インクロック発生器430及びパソコンモニタにそれぞ
れ入力される。
【0113】垂直読出オフセットカウンタ426、垂直
ブランキング数カウンタ427、垂直読出開始カウンタ
428、垂直読出回数カウンタ429は垂直同期信号V
SPCによりそのカウント値がそれぞれリセットされ
る。
ブランキング数カウンタ427、垂直読出開始カウンタ
428、垂直読出回数カウンタ429は垂直同期信号V
SPCによりそのカウント値がそれぞれリセットされ
る。
【0114】水平基準読出ドットクロック発生器421
は、水平同期信号HSPCに同期し、垂直同期信号HS
PCの数100倍の周波数の信号を出力するPLL回路
により構成されており、パソコンモニタの水平ドットク
ロック信号に対応した水平基準読出ドットクロック信号
HBDCKを出力する。
は、水平同期信号HSPCに同期し、垂直同期信号HS
PCの数100倍の周波数の信号を出力するPLL回路
により構成されており、パソコンモニタの水平ドットク
ロック信号に対応した水平基準読出ドットクロック信号
HBDCKを出力する。
【0115】水平基準読出ドットクロック信号HBDC
Kは水平読出開始カウンタ422、水平64クロックカ
ウンタ423、水平読出回数カウンタ424、垂直読出
オフセットカウンタ426及びトライステート回路43
5を介して3ポート映像メモリ310のクロック信号H
DCKとして3ポート映像メモリ310のポート1シフ
ト信号端子CKR1に出力される。
Kは水平読出開始カウンタ422、水平64クロックカ
ウンタ423、水平読出回数カウンタ424、垂直読出
オフセットカウンタ426及びトライステート回路43
5を介して3ポート映像メモリ310のクロック信号H
DCKとして3ポート映像メモリ310のポート1シフ
ト信号端子CKR1に出力される。
【0116】水平読出ドットクロック発生器425は水
平同期信号HSPCに同期し、水平同期信号HSPCの
周波数のN1倍の周波数の信号を出力するPLL回路に
より構成されており、水平読出ドットクロック信号HD
DAを出力する。
平同期信号HSPCに同期し、水平同期信号HSPCの
周波数のN1倍の周波数の信号を出力するPLL回路に
より構成されており、水平読出ドットクロック信号HD
DAを出力する。
【0117】水平読出ドットクロック信号HDDAはト
ライステート回路434を介して3ポート映像メモリ3
10のクロック信号HDCKとして3ポート映像メモリ
310のポート1シフト信号端子CKR1及びDAC4
10に出力され、輝度信号LSMEMの読出クロック信
号及びDAC410の変換クロック信号として用いられ
る。
ライステート回路434を介して3ポート映像メモリ3
10のクロック信号HDCKとして3ポート映像メモリ
310のポート1シフト信号端子CKR1及びDAC4
10に出力され、輝度信号LSMEMの読出クロック信
号及びDAC410の変換クロック信号として用いられ
る。
【0118】垂直読出ラインクロック発生器430は垂
直同期信号VSPCに同期し、垂直同期信号VSPCの
周波数のN2倍の周波数の信号を出力するPLL回路に
より構成されており、垂直読出ラインクロック信号VR
LCKを出力する。
直同期信号VSPCに同期し、垂直同期信号VSPCの
周波数のN2倍の周波数の信号を出力するPLL回路に
より構成されており、垂直読出ラインクロック信号VR
LCKを出力する。
【0119】垂直読出ラインクロック信号VRLCKは
3ポート映像メモリ310のクロック信号HDCKと同
期しており、OR回路432を介して3ポート映像メモ
リ310の垂直方向のアドレスであるラインアドレスを
進めるポート1ラインインクリメント1NC1及びOR
回路432、NOR回路433を介してポート1出力イ
ネーブルRE1(負論理)に出力される。
3ポート映像メモリ310のクロック信号HDCKと同
期しており、OR回路432を介して3ポート映像メモ
リ310の垂直方向のアドレスであるラインアドレスを
進めるポート1ラインインクリメント1NC1及びOR
回路432、NOR回路433を介してポート1出力イ
ネーブルRE1(負論理)に出力される。
【0120】垂直読出ラインクロック信号VRLCKは
3ポート映像メモリ310のクロック信号HDCKと同
期しており、OR回路432を介して3ポート映像メモ
リ310の垂直方向のアドレスであるラインアドレスを
進めるポート1ラインインクリメント1NC1及びOR
回路432、NOR回路433を介してポート1出力イ
ネーブルRE1(負論理)に出力される。
3ポート映像メモリ310のクロック信号HDCKと同
期しており、OR回路432を介して3ポート映像メモ
リ310の垂直方向のアドレスであるラインアドレスを
進めるポート1ラインインクリメント1NC1及びOR
回路432、NOR回路433を介してポート1出力イ
ネーブルRE1(負論理)に出力される。
【0121】これら水平基準読出ドットクロック信号H
BDCK、水平読出ドットクロック信号HDDA及び垂
直読出ラインクロック信号VRLCKにより、スーパー
インポーズ回路420の基本的なタイミングを得る。
BDCK、水平読出ドットクロック信号HDDA及び垂
直読出ラインクロック信号VRLCKにより、スーパー
インポーズ回路420の基本的なタイミングを得る。
【0122】垂直読出オフセットカウンタ426は3ポ
ート映像メモリ310の読出開始オフセット点を決める
ため、垂直同期信号VSPCによりカウント値がリセッ
トされた後に、水平基準読出ドットクロック発生器42
1が出力する水平基準読出ドットクロック信号HBDC
Kに同期しながら、3ポート映像メモリ310の垂直方
向のラインアドレスを加算する垂直オフセット信号VR
OFTを出力する。
ート映像メモリ310の読出開始オフセット点を決める
ため、垂直同期信号VSPCによりカウント値がリセッ
トされた後に、水平基準読出ドットクロック発生器42
1が出力する水平基準読出ドットクロック信号HBDC
Kに同期しながら、3ポート映像メモリ310の垂直方
向のラインアドレスを加算する垂直オフセット信号VR
OFTを出力する。
【0123】垂直ブランキング数カウンタ427は輝度
信号LSPCの垂直バックポーチ領域を削除させるため
のカウンタが水平同期信号HSPCのクロック数をカウ
ントし、垂直バックポーチ領域を過ぎると垂直ブランキ
ング終了信号VBEを出力する。
信号LSPCの垂直バックポーチ領域を削除させるため
のカウンタが水平同期信号HSPCのクロック数をカウ
ントし、垂直バックポーチ領域を過ぎると垂直ブランキ
ング終了信号VBEを出力する。
【0124】垂直読出開始カウンタ428は垂直ブラン
キング数カウンタ427が出力する許可信号である垂直
ブランキング終了信号VBEの出力により、水平同期信
号HSPCのクロック数をカウントし、3ポート映像メ
モリ310からの垂直方向に対する読出開始許可信号で
ある垂直読出開始信号VRSを出力する。
キング数カウンタ427が出力する許可信号である垂直
ブランキング終了信号VBEの出力により、水平同期信
号HSPCのクロック数をカウントし、3ポート映像メ
モリ310からの垂直方向に対する読出開始許可信号で
ある垂直読出開始信号VRSを出力する。
【0125】垂直読出回数カウンタ429は垂直読出開
始カウンタ428が出力する許可信号である輝度信号V
RSの出力により、水平同期信号HSPCのクロック数
をカウントし、3ポート映像メモリ310からの垂直方
向に対する読出期間である垂直読出回数信号VRTを出
力する。
始カウンタ428が出力する許可信号である輝度信号V
RSの出力により、水平同期信号HSPCのクロック数
をカウントし、3ポート映像メモリ310からの垂直方
向に対する読出期間である垂直読出回数信号VRTを出
力する。
【0126】垂直読出オフセットカウンタ426、垂直
ブランキング数カウンタ427、垂直読出開始カウンタ
428及び垂直読出回数カウンタ429により、3ポ−
ト映像メモリ310の垂直制御をする。
ブランキング数カウンタ427、垂直読出開始カウンタ
428及び垂直読出回数カウンタ429により、3ポ−
ト映像メモリ310の垂直制御をする。
【0127】なお、垂直読出オフセットカウンタ426
がカウントする水平基準読出ドットクロック信号HBD
CKのクロック数、垂直ブランキング数カウンタ427
がカウントする水平同期信号HSPCのクロック数、垂
直読出開始カウンタ428がカウントする水平同期信号
HSPCのクロック数及び垂直読出回数カウンタ429
がカウントする水平同期信号HSPCのクロック数はC
PU620がそれぞれの任意の値に設定できる。
がカウントする水平基準読出ドットクロック信号HBD
CKのクロック数、垂直ブランキング数カウンタ427
がカウントする水平同期信号HSPCのクロック数、垂
直読出開始カウンタ428がカウントする水平同期信号
HSPCのクロック数及び垂直読出回数カウンタ429
がカウントする水平同期信号HSPCのクロック数はC
PU620がそれぞれの任意の値に設定できる。
【0128】又、水平読出開始カウンタ422は水平基
準読出ドットクロック発生器421が出力する水平基準
読出ドットクロック信号HBDCKのクロック数をカウ
ントし、3ポート映像メモリ310の水平方向に対する
読出開始許可信号である水平読出開始A信号HRSAを
出力する。
準読出ドットクロック発生器421が出力する水平基準
読出ドットクロック信号HBDCKのクロック数をカウ
ントし、3ポート映像メモリ310の水平方向に対する
読出開始許可信号である水平読出開始A信号HRSAを
出力する。
【0129】水平64クロックカウンタ423は水平読
出開始カウンタ422が出力する許可信号である水平読
出開始A信号HRSAの出力により、水平基準読出ドッ
トクロック発生器421が出力する基準ドットクロック
信号HBDCKのクロック数をカウントし、そのカウン
ト値が3ポート映像メモリ310の読出時の特性である
64クロックになると、水平読出開始B信号HRSBを
出力する。
出開始カウンタ422が出力する許可信号である水平読
出開始A信号HRSAの出力により、水平基準読出ドッ
トクロック発生器421が出力する基準ドットクロック
信号HBDCKのクロック数をカウントし、そのカウン
ト値が3ポート映像メモリ310の読出時の特性である
64クロックになると、水平読出開始B信号HRSBを
出力する。
【0130】水平読出回数カウンタ424は水平基準読
出ドットクロック発生器421が出力する基準ドットク
ロック信号HBDCKのクロック数をカウントし、3ポ
ート映像メモリ310の水平方向に対する読出期間の許
可信号である水平読出回数信号HRTを出力する。
出ドットクロック発生器421が出力する基準ドットク
ロック信号HBDCKのクロック数をカウントし、3ポ
ート映像メモリ310の水平方向に対する読出期間の許
可信号である水平読出回数信号HRTを出力する。
【0131】水平読出開始カウンタ422、水平64ク
ロックカウンタ423及び水平読出回数カウンタ424
により、3ポート映像メモリ310の水平制御をする。
ロックカウンタ423及び水平読出回数カウンタ424
により、3ポート映像メモリ310の水平制御をする。
【0132】なお、水平読出開始カウンタ422がカウ
ントする水平基準読出ドットクロック信号HBDCK
のクロック数、水平読出回数カウンタ424がカウント
する基準ドットクロック信号HBDCKのクロック数は
CPU620がそれぞれ任意の値に設定できる。第14
図に示すスーパーインポーズ制御部内の各要素421〜
430における設定値と、スーパーインポーズ制御部に
おける処理内容との関係をまとめると、以下のようにな
る。水平読出ドットクロック発生器425の設定値は、
D/A変換器410に与えられるドットクロック信号H
DDAの周波数を調整し、この結果、ドットクロック信
号HDDAと映像メモリ310における水平アドレスの
更新周波数(すなわち水平基準ドットクロック信号HB
DCKの周波数)との相対関係を調整して、読み出され
る画像信号で表される画像の水平方向の拡大・縮小倍率
を決定する。垂直読出ラインクロック発生器430の設
定値は、同様に、読み出される画像信号で表される画像
の垂直方向の拡大・縮小倍率を決定する。水平読出開始
カウンタ422の設定値は、読み出され画像信号が表示
装置の各ライン上のどの位置から表示されるかを規定
し、水平読出回数カウンタ424の設定値は、読み出し
を開始してから何ドット分の画像信号を映像メモリ31
0から読み出して表示するかを規定する。同様に、垂直
読出開始カウンタ428の設定値は、読み出される画像
信号が表示装置の垂直方向のどの位置から表示されるか
を規定し、垂直読出回数カウンタ429の設定値は、読
み出しを開始してから何ライン分の画像信号を映像メモ
リ310から読み出して表示するかを規定する。垂直読
出オフセットカウンタ426は、映像メモリ310にお
ける読出アドレス範囲の垂直方向の開始位置を規定す
る。なお、読出アドレス範囲の垂直方向の終了位置は、
この垂直読出オフセットカウンタ426の設定値と、垂
直読出回数カウンタ429の設定値とで規定される。映
像メモリ310における読出アドレス範囲の水平方向の
開始位置は、CPU620によって与えられるアドレス
入力ADD0〜ADD3によって規定される。読出アド
レス範囲の水平方向の終了位置は、このアドレス入力A
DD0〜ADD3の値と、水平読出回数カウンタ424
の設定値とで規定される。なお、これらの各要素42
2,424〜426,428 〜430は、バス610を
介してCPU620に接続されており、これらの各要素
における設定値とアドレス入力ADD0〜ADD3の値
とは、スーパーインポーズ制御部内の処理内容に応じて
CPU620によって任意に設定可能である。
ントする水平基準読出ドットクロック信号HBDCK
のクロック数、水平読出回数カウンタ424がカウント
する基準ドットクロック信号HBDCKのクロック数は
CPU620がそれぞれ任意の値に設定できる。第14
図に示すスーパーインポーズ制御部内の各要素421〜
430における設定値と、スーパーインポーズ制御部に
おける処理内容との関係をまとめると、以下のようにな
る。水平読出ドットクロック発生器425の設定値は、
D/A変換器410に与えられるドットクロック信号H
DDAの周波数を調整し、この結果、ドットクロック信
号HDDAと映像メモリ310における水平アドレスの
更新周波数(すなわち水平基準ドットクロック信号HB
DCKの周波数)との相対関係を調整して、読み出され
る画像信号で表される画像の水平方向の拡大・縮小倍率
を決定する。垂直読出ラインクロック発生器430の設
定値は、同様に、読み出される画像信号で表される画像
の垂直方向の拡大・縮小倍率を決定する。水平読出開始
カウンタ422の設定値は、読み出され画像信号が表示
装置の各ライン上のどの位置から表示されるかを規定
し、水平読出回数カウンタ424の設定値は、読み出し
を開始してから何ドット分の画像信号を映像メモリ31
0から読み出して表示するかを規定する。同様に、垂直
読出開始カウンタ428の設定値は、読み出される画像
信号が表示装置の垂直方向のどの位置から表示されるか
を規定し、垂直読出回数カウンタ429の設定値は、読
み出しを開始してから何ライン分の画像信号を映像メモ
リ310から読み出して表示するかを規定する。垂直読
出オフセットカウンタ426は、映像メモリ310にお
ける読出アドレス範囲の垂直方向の開始位置を規定す
る。なお、読出アドレス範囲の垂直方向の終了位置は、
この垂直読出オフセットカウンタ426の設定値と、垂
直読出回数カウンタ429の設定値とで規定される。映
像メモリ310における読出アドレス範囲の水平方向の
開始位置は、CPU620によって与えられるアドレス
入力ADD0〜ADD3によって規定される。読出アド
レス範囲の水平方向の終了位置は、このアドレス入力A
DD0〜ADD3の値と、水平読出回数カウンタ424
の設定値とで規定される。なお、これらの各要素42
2,424〜426,428 〜430は、バス610を
介してCPU620に接続されており、これらの各要素
における設定値とアドレス入力ADD0〜ADD3の値
とは、スーパーインポーズ制御部内の処理内容に応じて
CPU620によって任意に設定可能である。
【0133】次に、スーパーインポーズ制御部420の
動作について、図15、図16、図17及び図18を参
照して説明する。なお、図15は3ポート映像メモリ3
10の垂直方向の読出許可のタイミングチャートであ
り、図16は3ポート映像メモリ310の垂直オフセッ
トのタイミングチャートであり、図17は3ポート映像
メモリ310の水平方向の読出許可のタイミングチャー
トであり、図18は3ポート映像メモリ310の水平方
向の読み出しのタイミングチャートである。
動作について、図15、図16、図17及び図18を参
照して説明する。なお、図15は3ポート映像メモリ3
10の垂直方向の読出許可のタイミングチャートであ
り、図16は3ポート映像メモリ310の垂直オフセッ
トのタイミングチャートであり、図17は3ポート映像
メモリ310の水平方向の読出許可のタイミングチャー
トであり、図18は3ポート映像メモリ310の水平方
向の読み出しのタイミングチャートである。
【0134】まず、3ポート映像メモリ310の垂直方
向の読出許可について、図15を参照して説明する。垂
直同期信号VSPCがハイレベル『H』になると(図1
5(a)参照)、垂直ブラッキング数カウンタ427、
垂直読出開始カウンタ428及び垂直読出回数カウンタ
429がリセットされ、垂直ブランキング終了信号VB
E、垂直読出開始信号VRS及び垂直読出回数信号VR
Tがそれぞれロ−レベル『L』になり、(図15
(d)、(e)、(f)、参照)、垂直ブランキング数
カウンタ427が水平同期信号HSPCのクロック数を
カウントし、垂直バックポーチ領域を過ぎると垂直ブラ
ンキング終了信号VBEをハイレベル『H』にする(図
15(d)参照)。
向の読出許可について、図15を参照して説明する。垂
直同期信号VSPCがハイレベル『H』になると(図1
5(a)参照)、垂直ブラッキング数カウンタ427、
垂直読出開始カウンタ428及び垂直読出回数カウンタ
429がリセットされ、垂直ブランキング終了信号VB
E、垂直読出開始信号VRS及び垂直読出回数信号VR
Tがそれぞれロ−レベル『L』になり、(図15
(d)、(e)、(f)、参照)、垂直ブランキング数
カウンタ427が水平同期信号HSPCのクロック数を
カウントし、垂直バックポーチ領域を過ぎると垂直ブラ
ンキング終了信号VBEをハイレベル『H』にする(図
15(d)参照)。
【0135】垂直ブランキング終了信号VBEがハイレ
ベル『H』になると、垂直読出開始カウンタ428が水
平同期信号HSPCのクロック数のカウントを開始す
る。垂直読出開始カウンタ428がCPU620の設定
した値をカウントすると、垂直読出開始信号VRSをハ
イレベル『H』にする(図15(e)参照)。
ベル『H』になると、垂直読出開始カウンタ428が水
平同期信号HSPCのクロック数のカウントを開始す
る。垂直読出開始カウンタ428がCPU620の設定
した値をカウントすると、垂直読出開始信号VRSをハ
イレベル『H』にする(図15(e)参照)。
【0136】垂直読出開始信号VRSがハイレベル
『H』になると、3ポート映像メモリ310が垂直方向
に対してて、輝度信号LSMEMの読み出しの開始が許
可されたことになるので、垂直読出回数カウンタ429
が水平同期信号HSPCのクロック数のカウントを開始
する。垂直読出回数カウンタ429がCPU620の設
定した値をカウントすると、垂直読出回数信号VRTを
ハイレベル『H』にする(図15(f)参照)。
『H』になると、3ポート映像メモリ310が垂直方向
に対してて、輝度信号LSMEMの読み出しの開始が許
可されたことになるので、垂直読出回数カウンタ429
が水平同期信号HSPCのクロック数のカウントを開始
する。垂直読出回数カウンタ429がCPU620の設
定した値をカウントすると、垂直読出回数信号VRTを
ハイレベル『H』にする(図15(f)参照)。
【0137】AND回路431は水平読出開始B信号H
RSBがハイレベル『H』、水平読出回数信号HRTが
ローレベル『L』であるときは、垂直読出開始信号VR
Sがハイレベル『H』であり、垂直読出回数信号VRT
がローレベル『L』である期間だけ、ハイレベル『H』
のスーパーインポーズ許可信号SENBLを出力する。
従って、3ポート映像メモリ310は水平方向の読出許
可に基づいて輝度信号LSMEMが読み出される。
RSBがハイレベル『H』、水平読出回数信号HRTが
ローレベル『L』であるときは、垂直読出開始信号VR
Sがハイレベル『H』であり、垂直読出回数信号VRT
がローレベル『L』である期間だけ、ハイレベル『H』
のスーパーインポーズ許可信号SENBLを出力する。
従って、3ポート映像メモリ310は水平方向の読出許
可に基づいて輝度信号LSMEMが読み出される。
【0138】次に、3ポート映像メモリ310の垂直オ
フセットについて、図16を参照して説明する。垂直同
期信号VSPCがハイレベル『H』になると(図16
(a)参照)、垂直読出オフセットカウンタ426がリ
セットされ、基準ドットクロック信号HBDCKのクロ
ック数のカウントを開始する。
フセットについて、図16を参照して説明する。垂直同
期信号VSPCがハイレベル『H』になると(図16
(a)参照)、垂直読出オフセットカウンタ426がリ
セットされ、基準ドットクロック信号HBDCKのクロ
ック数のカウントを開始する。
【0139】垂直読出オフセットカウンタ426がCP
U620の設定した値をカウントしながら、垂直読出オ
フセット信号VROFTをOR回路432を介して3ポ
−ト映像メモリ310のポート1ラインインクリメント
INC1に出力し(図16(c)参照)、3ポート映像
メモリ310の垂直ラインのオフセットをする。
U620の設定した値をカウントしながら、垂直読出オ
フセット信号VROFTをOR回路432を介して3ポ
−ト映像メモリ310のポート1ラインインクリメント
INC1に出力し(図16(c)参照)、3ポート映像
メモリ310の垂直ラインのオフセットをする。
【0140】そのとき、NOR回路433に垂直同期信
号VSPC及び垂直読出オフセット信号VROFTが入
力されているので、リードイネーブル信号RE1(負論
理)も3ポート映像メモリ310のリードイネーブルR
E1(負論理)に出力される。
号VSPC及び垂直読出オフセット信号VROFTが入
力されているので、リードイネーブル信号RE1(負論
理)も3ポート映像メモリ310のリードイネーブルR
E1(負論理)に出力される。
【0141】次に、3ポート映像メモリ310の水平方
向の読出し許可について、図17を参照して説明する。
水平同期信号HSPCが出力されると、水平読出開始カ
ウンタ422、水平64クロックカウンタ423及び水
平読出回数カウンタ424がリセットされ、水平読出開
始A信号HRSA、水平読出開始B信号HRSB及び水
平読出回数信号HRTがローレベル『L』になる(図1
7(d)、(e)、(f)、参照)。
向の読出し許可について、図17を参照して説明する。
水平同期信号HSPCが出力されると、水平読出開始カ
ウンタ422、水平64クロックカウンタ423及び水
平読出回数カウンタ424がリセットされ、水平読出開
始A信号HRSA、水平読出開始B信号HRSB及び水
平読出回数信号HRTがローレベル『L』になる(図1
7(d)、(e)、(f)、参照)。
【0142】水平読出開始カウンタ422は水平基準読
出ドットクロック発生器421が出力する基準ドットク
ロック信号HBDCKのクロック数をカウント(図17
(c)参照)し、そのカウント値がCPU620の設定
した値になると、水平読出開始A信号HRSAをハイレ
ベル『H』にする(図17(d)参照)。
出ドットクロック発生器421が出力する基準ドットク
ロック信号HBDCKのクロック数をカウント(図17
(c)参照)し、そのカウント値がCPU620の設定
した値になると、水平読出開始A信号HRSAをハイレ
ベル『H』にする(図17(d)参照)。
【0143】水平読出開始A信号HRSAがハイレベル
『H』になると、水平64クロックカウンタ423が基
準ドットクロック信号HBDCKのクロック数のカウン
トを開始し、そのカウント値が64になると、水平読出
開始B信号HRSBをハイレベル『H』にする(図17
(e)参照)。なお、水平64クロックカウンタ423
は3ポート映像メモリ310の特性上生じるもので、6
4に限る訳ではない。
『H』になると、水平64クロックカウンタ423が基
準ドットクロック信号HBDCKのクロック数のカウン
トを開始し、そのカウント値が64になると、水平読出
開始B信号HRSBをハイレベル『H』にする(図17
(e)参照)。なお、水平64クロックカウンタ423
は3ポート映像メモリ310の特性上生じるもので、6
4に限る訳ではない。
【0144】水平読出開始B信号HRSBがハイレベル
『H』になると、3ポート映像メモリ310の水平方向
の読出が許可されたことになり、水平読出回数カウンタ
424は基準ドットクロック信号HBDCKのクロック
数のカウントを開始し、そのカウント値がCPU620
の設定した値になると、水平読出回数信号HRTをハイ
レベル『H』にする(図17(f)参照)。
『H』になると、3ポート映像メモリ310の水平方向
の読出が許可されたことになり、水平読出回数カウンタ
424は基準ドットクロック信号HBDCKのクロック
数のカウントを開始し、そのカウント値がCPU620
の設定した値になると、水平読出回数信号HRTをハイ
レベル『H』にする(図17(f)参照)。
【0145】AND回路431は垂直読出開始信号VR
Sがハイレベル『H』であり、垂直読出回数信号VRT
がローレベル『L』であるときは、水平読出開始B信号
HRSBがハイレベル『H』であり、水平読出回数信号
HRTがローレベル『L』である期間だけ、ハイレベル
『H』のスーパーインポーズ許可信号SENBLを出力
する。従って、3ポート映像メモリ310は垂直方向の
読出許可に基づいて、輝度信号LSMEMが読み出され
る。
Sがハイレベル『H』であり、垂直読出回数信号VRT
がローレベル『L』であるときは、水平読出開始B信号
HRSBがハイレベル『H』であり、水平読出回数信号
HRTがローレベル『L』である期間だけ、ハイレベル
『H』のスーパーインポーズ許可信号SENBLを出力
する。従って、3ポート映像メモリ310は垂直方向の
読出許可に基づいて、輝度信号LSMEMが読み出され
る。
【0146】次に、3ポート映像メモリ310の水平方
向の読み出しについて、図18を参照して説明する。ス
ーパーインポーズ許可信号SENBLがハイレベル
『H』となり(図18(c)参照)、水平読出ドットク
ロック発生器425が出力する水平読出ドットクロック
信号HDDAのクロックに基づいて(図18(b)参
照)、3ポート映像メモリ310からの輝度信号LSM
EMの読み出し及びDAC410のアナログ変換が行わ
れたときのリードイネーブル信号RE1も示したもので
ある。
向の読み出しについて、図18を参照して説明する。ス
ーパーインポーズ許可信号SENBLがハイレベル
『H』となり(図18(c)参照)、水平読出ドットク
ロック発生器425が出力する水平読出ドットクロック
信号HDDAのクロックに基づいて(図18(b)参
照)、3ポート映像メモリ310からの輝度信号LSM
EMの読み出し及びDAC410のアナログ変換が行わ
れたときのリードイネーブル信号RE1も示したもので
ある。
【0147】パソコンの輝度信号LSPCはビデオスイ
ッチ510のA点に入力される。又、3ポート映像メモ
リ310から読み出され、DAC410がアナログ変換
した輝度信号LSDAはビデオスイッチ510のB点に
入力される。ビデオスイッチ510の切り換えにより、
ビデオスイッチ510の出力である輝度信号LSMON
は、パソコンが出力する輝度信号LSPCに対応する画
像の中に、アナログ変換した輝度信号LSDAに対応す
る画像をスーパーインポーズした画像に対応する輝度信
号LSMOMとして出力される。なお、輝度信号LSM
ONの出力とともに、水平同期信号HSPC及び垂直同
期信号VSPCもパソコンモニタに出力される。
ッチ510のA点に入力される。又、3ポート映像メモ
リ310から読み出され、DAC410がアナログ変換
した輝度信号LSDAはビデオスイッチ510のB点に
入力される。ビデオスイッチ510の切り換えにより、
ビデオスイッチ510の出力である輝度信号LSMON
は、パソコンが出力する輝度信号LSPCに対応する画
像の中に、アナログ変換した輝度信号LSDAに対応す
る画像をスーパーインポーズした画像に対応する輝度信
号LSMOMとして出力される。なお、輝度信号LSM
ONの出力とともに、水平同期信号HSPC及び垂直同
期信号VSPCもパソコンモニタに出力される。
【0148】なお、上述したタイミングチャートは、一
例であり、各信号が正論理又は負論理であっても上述し
た動作をすることができる。
例であり、各信号が正論理又は負論理であっても上述し
た動作をすることができる。
【0149】又、図14においては、ハイレベル『H』
のスーパーインポーズ許可信号SENBLがNOT回路
436を介してトライスレート回路434に出力されて
いるときは、トライステート回路434が動作して、水
平読出ドットクロック信号HDDAを駆逐クロック信号
HDCKとして出力し、スーパーインポーズ許可信号S
ENBLがローレベル『L』のときは、トライステート
回路435が動作して、基準ドットクロック信号HBD
CKを駆動クロック信号HDCKとして出力している。
以上により、映像メモリ310から読み出された輝度信
号LSMEMの映像を、輝度信号LSPCで表わされる
映像内の任意の位置に任意のサイズでスーパーインポー
ズできる。
のスーパーインポーズ許可信号SENBLがNOT回路
436を介してトライスレート回路434に出力されて
いるときは、トライステート回路434が動作して、水
平読出ドットクロック信号HDDAを駆逐クロック信号
HDCKとして出力し、スーパーインポーズ許可信号S
ENBLがローレベル『L』のときは、トライステート
回路435が動作して、基準ドットクロック信号HBD
CKを駆動クロック信号HDCKとして出力している。
以上により、映像メモリ310から読み出された輝度信
号LSMEMの映像を、輝度信号LSPCで表わされる
映像内の任意の位置に任意のサイズでスーパーインポー
ズできる。
【0150】本発明によれば、インテリジェント端末
機、民生用のテレビにスーパーインポーズ制御部420
を用いることにより、テレビ電話、インタ−フォン等の
映像を容易にスーパーインポーズできるため、モニタな
しのテレビ電話、インターフォンが実現でき、当然パソ
コンテレビとして、ワープロを操作しながら同一モニタ
上で野球中継を楽しめたり、CAIによるリアルな映像
による教育、VDT作業者に対するストレス予防対策、
又コンピュータ上により動画による監視システム等、映
像がコンピュータ内で自由に制御されることにより新し
いソフト的コンピュータ化実現の一歩とも伝える。
機、民生用のテレビにスーパーインポーズ制御部420
を用いることにより、テレビ電話、インタ−フォン等の
映像を容易にスーパーインポーズできるため、モニタな
しのテレビ電話、インターフォンが実現でき、当然パソ
コンテレビとして、ワープロを操作しながら同一モニタ
上で野球中継を楽しめたり、CAIによるリアルな映像
による教育、VDT作業者に対するストレス予防対策、
又コンピュータ上により動画による監視システム等、映
像がコンピュータ内で自由に制御されることにより新し
いソフト的コンピュータ化実現の一歩とも伝える。
【0151】次に、図19は輝度信号を多重スーパーイ
ンポーズする回路のブロック図である。パソコンが出力
した輝度信号LSPCはビテオスイッチ510及び電圧
比較器540に出力される。電圧比較器540は輝度信
号LSPCが基準電圧Vrより大きいときはハイレベル
『H』、小さいときはローレベル『L』の比較信号CO
MPをNAND回路450に出力する。又、スーパーイ
ンポーズ制御部420は比較信号COMPを有効にする
許可信号CENBLをNAND回路450に出力する。
ンポーズする回路のブロック図である。パソコンが出力
した輝度信号LSPCはビテオスイッチ510及び電圧
比較器540に出力される。電圧比較器540は輝度信
号LSPCが基準電圧Vrより大きいときはハイレベル
『H』、小さいときはローレベル『L』の比較信号CO
MPをNAND回路450に出力する。又、スーパーイ
ンポーズ制御部420は比較信号COMPを有効にする
許可信号CENBLをNAND回路450に出力する。
【0152】NAND回路450は比較信号COMPが
ハイレベル『H』、許可信号CENBLがハイレベル
『H』のときにのみ、ローレベル『L』の許可信号NE
NBLを出力する。
ハイレベル『H』、許可信号CENBLがハイレベル
『H』のときにのみ、ローレベル『L』の許可信号NE
NBLを出力する。
【0153】AND回路451は3ポート映像メモリ3
10から読み出され、DAC410により変換された輝
度信号LSDAを輝度信号LSPCにスーパーインポー
ズさせることを許可する許可信号SENBL、輝度信号
LSPCに輝度信号LSDAをスーパーインポーズする
ことを許可する許可信号SSENBL及びNAND回路
450が出力する許可信号NENBLが入力される。
10から読み出され、DAC410により変換された輝
度信号LSDAを輝度信号LSPCにスーパーインポー
ズさせることを許可する許可信号SENBL、輝度信号
LSPCに輝度信号LSDAをスーパーインポーズする
ことを許可する許可信号SSENBL及びNAND回路
450が出力する許可信号NENBLが入力される。
【0154】ビデオスイッチ510は輝度信号LSPC
内に映像信号LSDAを、AND回路451が出力する
切換信号CNTによりスーパーインポーズさせる。輝度
信号LSPC内に輝度信号LSDAをスーパーインポー
ズしているときに、輝度信号LSPCのレベルが発生す
ると、電圧比較器450の出力信号COMPがハイレベ
ル『H』になる。このとき、スーパーインポーズ制御部
420が許可信号CENBLをNAND回路450にハ
イレベル『H』を出力していると、NAND回路450
がローレベル『L』の許可信号NENBLを出力し、A
ND回路451が出力する切換信号CNTが輝度信号L
SPCのレベル期間だけローレベル『L』となる。従っ
て、輝度信号LSDA内でさらに輝度信号LSPCがパ
ソコンモニタの輝度信号LSMON上でスーパーインポ
ーズされることになる。
内に映像信号LSDAを、AND回路451が出力する
切換信号CNTによりスーパーインポーズさせる。輝度
信号LSPC内に輝度信号LSDAをスーパーインポー
ズしているときに、輝度信号LSPCのレベルが発生す
ると、電圧比較器450の出力信号COMPがハイレベ
ル『H』になる。このとき、スーパーインポーズ制御部
420が許可信号CENBLをNAND回路450にハ
イレベル『H』を出力していると、NAND回路450
がローレベル『L』の許可信号NENBLを出力し、A
ND回路451が出力する切換信号CNTが輝度信号L
SPCのレベル期間だけローレベル『L』となる。従っ
て、輝度信号LSDA内でさらに輝度信号LSPCがパ
ソコンモニタの輝度信号LSMON上でスーパーインポ
ーズされることになる。
【0155】図20は図19の動作を示すタイミングチ
ャートである。なお、許可信号SENBLと許可信号C
ENBLはハイレベル『H』とする。これらにより得ら
れたパソコンモニタの輝度信号LSMON(図20
(i)参照)は、輝度信号LSPC(図20(a)参
照)に輝度信号(図20(b)参照)LSDAがスーパ
ーインポーズされ、輝度信号LSDAの走査中、輝度信
号LSPCで作成された文字、特殊形状を映像信号LS
DA内へさらにスーパーインポーズさせたことになる。
ャートである。なお、許可信号SENBLと許可信号C
ENBLはハイレベル『H』とする。これらにより得ら
れたパソコンモニタの輝度信号LSMON(図20
(i)参照)は、輝度信号LSPC(図20(a)参
照)に輝度信号(図20(b)参照)LSDAがスーパ
ーインポーズされ、輝度信号LSDAの走査中、輝度信
号LSPCで作成された文字、特殊形状を映像信号LS
DA内へさらにスーパーインポーズさせたことになる。
【0156】なお、上述した動作は正論理又は負論理に
拘らず成立することは言うまでもない。又、AND回路
451及びNAND回路450はOR回路、AND回
路、マルチプレクサ、アナログスイッチ等のスイッチ機
能を有する全てにおいても容易に実現・応用できる容易
な回路である。例えば、NAND回路450をAND回
路にすれば、出力信号COMPがハイレベル『H』の期
間のみ輝度信号LSDAをスーパーインポーズできる。
拘らず成立することは言うまでもない。又、AND回路
451及びNAND回路450はOR回路、AND回
路、マルチプレクサ、アナログスイッチ等のスイッチ機
能を有する全てにおいても容易に実現・応用できる容易
な回路である。例えば、NAND回路450をAND回
路にすれば、出力信号COMPがハイレベル『H』の期
間のみ輝度信号LSDAをスーパーインポーズできる。
【0157】輝度信号LSPCに輝度信号LSDAをス
ーパーインポーズさせることは一般的であるが、さらに
輝度信号LSPC内に輝度信号LSPCをスーパーイン
ポーズさせることは非常に時間を要し、まして、輝度信
号LSDAが動画の場合等は不可能であった。しかし、
本発明のように輝度信号LSDA内で表示させたい文
字、特殊形状を輝度信号LSDAの同一位置において輝
度信号LSPCに出力し、輝度信号LSPCのレベルの
部分のみ、輝度信号LSDAのスーパーインポーズを解
除させるだけで、従来、輝度信号LSDAの動画におい
ても問題なく、又非常に容易な回路で実現できるため、
今後の映像処理回路において必要不可欠である。
ーパーインポーズさせることは一般的であるが、さらに
輝度信号LSPC内に輝度信号LSPCをスーパーイン
ポーズさせることは非常に時間を要し、まして、輝度信
号LSDAが動画の場合等は不可能であった。しかし、
本発明のように輝度信号LSDA内で表示させたい文
字、特殊形状を輝度信号LSDAの同一位置において輝
度信号LSPCに出力し、輝度信号LSPCのレベルの
部分のみ、輝度信号LSDAのスーパーインポーズを解
除させるだけで、従来、輝度信号LSDAの動画におい
ても問題なく、又非常に容易な回路で実現できるため、
今後の映像処理回路において必要不可欠である。
【0158】
【発明の効果】以上説明したように本発明によれば、動
画を含む複数の映像を合成しつつ表示することができる
という効果がある。
画を含む複数の映像を合成しつつ表示することができる
という効果がある。
【図1】本発明の一実施例に係る画像処理装置の概略的
なブロック構成図。
なブロック構成図。
【図2】図1に示した画像処理装置の外観図。
【図3】図2に示した拡張スロットカードわ内蔵したパ
ソコン本体の外観図。
ソコン本体の外観図。
【図4】図1に示した画像処理装置の主要部の詳細なブ
ロック回路図。
ロック回路図。
【図5】図2に示した拡張スロットカードとチューナと
の接続図。
の接続図。
【図6】図1に示した画像処理装置の操作説明図。
【図7】メモリマップ。
【図8】図4に示したデジタイズ制御部及びその周辺回
路の回路図。
路の回路図。
【図9】図4に示したデジタイズ制御部及びその周辺回
路の動作を示すタイミングチャート。
路の動作を示すタイミングチャート。
【図10】図10は図4に示したDMA回路の回路図。
【図11】図10に示したDMA回路の動作を示すタイ
ミングチャート。
ミングチャート。
【図12】オフセット回路の回路図。
【図13】図12に示したオフセット回路の動作を示す
タイミングチャート。
タイミングチャート。
【図14】図4に示したスーパーインポーズ制御部及び
その周辺回路の回路図。
その周辺回路の回路図。
【図15】スーパーインポーズ制御部及びその周辺回路
の動作を示すタイミングチャート。
の動作を示すタイミングチャート。
【図16】スーパーインポーズ制御部及びその周辺回路
の動作を示すタイミングチャート。
の動作を示すタイミングチャート。
【図17】スーパーインポーズ制御部及びその周辺回路
の動作を示すタイミングチャート。
の動作を示すタイミングチャート。
【図18】スーパーインポーズ制御部及びその周辺回路
の動作を示すタイミングチャート。
の動作を示すタイミングチャート。
【図19】多重スーパーインポーズ制御部の回路図。
【図20】図19に示した多重スーパーインポーズ制御
部の動作を示すタイミングチャート。
部の動作を示すタイミングチャート。
【図21】従来の画像処理装置のブロック構成図。
100・・・映像デコーダ 101・・・音声信号端子 102・・・音声信号端子 103・・・映像信号端子 110・・・音声信号選択回路 120・・・音量制御回路 130・・・映像信号選択回路 140・・・映像信号デコーダ 200・・・ADC制御部 210・・・ADC 220・・・デジタイズ制御部 221・・・水平書込ドットクロック発生器 222・・・水平書込開始カウンタ 223・・・水平書込回数カウンタ 224・・・垂直書込ラインクロック発生器 225・・・垂直書込開始カウンタ 226・・・垂直書込開始カウンタ 227・・・垂直書込オフセットカウンタ 228・・・NOA回路 229・・・AND回路 230・・・OR回路 300・・・3ポート映像メモリ制御部 310・・・3ポート映像メモリ 320・・・映像データ制御回路、 330・・・映像メモリ制御信号選択回路 340・・・書込制御部360 ・・・FIFOメモリ370 ・・・FIFO読込制御部350 ・・・読込制御部 400・・・DAC制御部 410・・・DAC 420・・・スーパーインポーズ制御部 421・・・水平基準読出ドットクロック発生器 422・・・水平読出開始カウンタ 423・・・水平64クロックカウンタ 424・・・水平読出回数カウンタ 425・・・水平読出ドットクロック発生器 426・・・垂直読出オフセットカウンタ 427・・・垂直ブラッキング数カウンタ 428・・・垂直読出開始カウンタ 429・・・垂直読出回数カウンタ 430・・・垂直読出ラインクロック発生器 431・・・AND回路 432・・・OR回路 433・・・NOR回路 434、435・・・トライステート回路 436・・・インバ−タ回路 450・・・NAND回路 451・・・AND回路 500・・・映像ミキシング制御部 510・・・ビデオスイッチ 520・・・ミキシング制御部 530・・・AND回路 540・・・電圧比較器 600・・・CPU制御部 610・・・データバス(CPUバス) 620・・・CPU 700・・・パソコン本体 701・・・パソコンモニタ 702・・・キーボード 703・・・マウス 704・・・拡張スロットカード 705・・・本体間映像ケーブル 706・・・モニタ間映像ケーブル 710・・・チューナ 711・・・アンテナ 712・・・チューナ制御コネクタ 713、714、715・・・出力コネクタ 716・・・プラグ 717・・・ヘッドホン、 VSTV・・・チューナの映像信号 LSTV・・・チューナの輝度信号 SSTV・・チューナの同期信号 HSTV・・チューナの水平同期信号 VSTV・・・チューナの水平同期信号 ASTV・・チューナの音声信号 VSEX・・VTRの映像信号 ASEX・・・VTRの音声信号 DIN0、DIN1、DIN2、DIN3・・・ポート
0データ入力 ADD0、ADD1、ADD2・・アドレス入力 INC0・・ポート0ラインインクリメント HCLR0・・・ポート0水平クリア VCLR0・・・ポート0垂直クリア WE(負論理)・・・ポ−ト0ライトイネーブル LSMEM・・・メモリの輝度信号 CKR1・・・ポート1シフト信号 VCLR1・・・ポート1垂直クリア HCLR1・・・ポート1水平クリア INC1・・・ポート1ラインインクリメント RE1(負論理)・・・ポート1出力イネーブル D010、D011、D012、D013・・ポート1
データ出力 LSPC・・PCの輝度信号 HSPC・・・PCの水平同期信号 VSPC・・PCの垂直同期信号 ASMON・・・モニタの音声信号 VSMON・・・モニタの映像信号 LSMON・・・モニタの輝度信号 WETV、WEPC・・・映像メモリ制御信号 Vr・・基準電圧 HDCK・・水平書込ドットクロック信号 HWS・・・水平書込開始信号 HWT・・・水平書込回数信号 VWS・・・垂直書込開始信号 VWT・・・垂直書込回数信号 WENBL・・・書込許可信号 VWLCK・・・垂直書込ラインクロック信号 VWOFT・・・垂直書込オフセット信号 WE・・・ライトイネーブル信号 BSYNC・・基本同期信号 CC・・・書込制御回路の切換制御信号 HBDCK・・・水平基準読出ドットクロック信号 HRSA・・水平読出開始A信号 HRST・・メモリ水平方向リセット信号 HRSB・・・水平読出開始B信号 HRT・・水平読出回数信号 HDDA・・・水平読出ドットクロック信号 VROFT・・・垂直読出オフセット信号 VBE・・垂直ブランツキング終了信号 VRS・・垂直読出開始信号 VRT・・・垂直読出回数信号 VRLCK・・・垂直読出ラインクロック信号 SENBL・・・スーパーインポーズ許可信号 LSDA・・輝度信号 HDCK・・メモリ駆動クロック信号 MRST・・・メモリ垂直/水平リセット信号 HRSP・・水平同期信号 VSPC・・垂直同期信号 SENBL・・・許可信号 SSENBL・・・許可信号、 CENBL・・・許可信号 COMP・・・比較信号 NENBL・・・許可信号 CNT・・・切換信号
0データ入力 ADD0、ADD1、ADD2・・アドレス入力 INC0・・ポート0ラインインクリメント HCLR0・・・ポート0水平クリア VCLR0・・・ポート0垂直クリア WE(負論理)・・・ポ−ト0ライトイネーブル LSMEM・・・メモリの輝度信号 CKR1・・・ポート1シフト信号 VCLR1・・・ポート1垂直クリア HCLR1・・・ポート1水平クリア INC1・・・ポート1ラインインクリメント RE1(負論理)・・・ポート1出力イネーブル D010、D011、D012、D013・・ポート1
データ出力 LSPC・・PCの輝度信号 HSPC・・・PCの水平同期信号 VSPC・・PCの垂直同期信号 ASMON・・・モニタの音声信号 VSMON・・・モニタの映像信号 LSMON・・・モニタの輝度信号 WETV、WEPC・・・映像メモリ制御信号 Vr・・基準電圧 HDCK・・水平書込ドットクロック信号 HWS・・・水平書込開始信号 HWT・・・水平書込回数信号 VWS・・・垂直書込開始信号 VWT・・・垂直書込回数信号 WENBL・・・書込許可信号 VWLCK・・・垂直書込ラインクロック信号 VWOFT・・・垂直書込オフセット信号 WE・・・ライトイネーブル信号 BSYNC・・基本同期信号 CC・・・書込制御回路の切換制御信号 HBDCK・・・水平基準読出ドットクロック信号 HRSA・・水平読出開始A信号 HRST・・メモリ水平方向リセット信号 HRSB・・・水平読出開始B信号 HRT・・水平読出回数信号 HDDA・・・水平読出ドットクロック信号 VROFT・・・垂直読出オフセット信号 VBE・・垂直ブランツキング終了信号 VRS・・垂直読出開始信号 VRT・・・垂直読出回数信号 VRLCK・・・垂直読出ラインクロック信号 SENBL・・・スーパーインポーズ許可信号 LSDA・・輝度信号 HDCK・・メモリ駆動クロック信号 MRST・・・メモリ垂直/水平リセット信号 HRSP・・水平同期信号 VSPC・・垂直同期信号 SENBL・・・許可信号 SSENBL・・・許可信号、 CENBL・・・許可信号 COMP・・・比較信号 NENBL・・・許可信号 CNT・・・切換信号
───────────────────────────────────────────────────── フロントページの続き (31)優先権主張番号 特願昭63−331876 (32)優先日 昭63(1988)12月28日 (33)優先権主張国 日本(JP) (31)優先権主張番号 特願昭63−331878 (32)優先日 昭63(1988)12月28日 (33)優先権主張国 日本(JP) (31)優先権主張番号 特願平1−28430 (32)優先日 平1(1989)2月7日 (33)優先権主張国 日本(JP)
Claims (10)
- 【請求項1】 表示デバイスに複数の画像を合成した画
像を表示する方法であって、第 1の画像を表わす第1の画像信号を受け取る工程と、 第1の同期信号に同期して、前記第1の画像信号を映像
メモリに格納する工程と、前記表示デバイスに与えられる 第2の同期信号に同期し
て、前記映像メモリから前記第1の画像信号を非整数を
含む任意の倍率で拡大・縮小しつつ読み出す工程と、 前記第2の同期信号に同期して、前記映像メモリから読
み出された前記第1の画像信号と表示制御部から与えら
れた第2の画像信号とを含む複数の画像信号の中から1
つを切り換えつつ選択することによって、前記第1と第
2の画像信号で表わされる画像の合成画像を表わす第3
の画像信号を生成する工程と、 前記第3の画像信号と前記第2の同期信号とを前記表示
デバイスに供給することによって、前記合成画像を前記
表示デバイスに表示させる工程と、 を備え、 前記第1の画像信号を読み出す工程は、前記第2の同期
信号に含まれる水平同期信号の周波数と前記映像メモリ
に与えられる読出ラインアドレスの更新周波数との相対
関係を調整することによって前記第1の画像信号を垂直
方向に任意の倍率で拡大・縮小する工程を備える、 画像処理方法。 - 【請求項2】 請求項1記載の画像処理方法であって、 前記第1の画像信号を前記映像メモリに格納する工程
は、前記第1の画像をスケーリングする工程、を備える
画像処理方法。 - 【請求項3】 表示デバイスに複数の画像を合成した画
像を表示する装置であって、第 1の画像を表わす第1の画像信号と第1の同期信号と
を受け取る手段と、 前記第1の画像信号を格納するための映像メモリと、 前記第1の同期信号に同期して、前記映像メモリへの前
記第1の画像信号の書込みを制御する第1のコントロー
ラと、前記表示デバイスに与えられる 第2の同期信号に同期し
て、前記映像メモリから前記第1の画像信号を非整数を
含む任意の倍率で拡大・縮小しつつ読み出す動作を制御
する第2のコントローラと、 前記第2の同期信号に同期して、前記映像メモリから読
み出された前記第1の画像信号と表示制御部から与えら
れた第2の画像信号とを含む複数の画像信号の中から1
つを切り換えつつ選択することによって、前記第1と第
2の画像信号で表わされる画像の合成画像を表わす第3
の画像信号を生成し、前記第3の画像信号を前記表示デ
バイスに供給するビデオスイッチと、 を備え、 前記第2のコントローラは、前記第2の同期信号に含ま
れる水平同期信号の周波数と前記映像メモリに与えられ
る読出ラインアドレスの更新周波数との相対関係を調整
することによって前記第1の画像信号を垂直方向に任意
の倍率で拡大・縮小する手段を備える、 画像処理装置。 - 【請求項4】 請求項3記載の画像処理装置であって、 前記第1のコントローラは、前記第1の画像をスケーリ
ングする手段、を備える画像処理装置。 - 【請求項5】 表示デバイスに複数の画像を合成した画
像を表示する方法であって、第 1の画像を表わす第1のアナログ画像信号と第1の同
期信号とを受け取る工程と、 前記第1の同期信号に同期して、前記第1のアナログ画
像信号をA−D変換することによって第1のデジタル画
像信号を生成する工程と、 前記第1の同期信号に同期して、前記第1のデジタル画
像信号を映像メモリに格納する工程と、前記表示デバイスに与えられる 第2の同期信号に同期し
て、前記画像メモリから前記第1のデジタル画像信号を
非整数を含む任意の倍率で拡大・縮小しつつ読み出す工
程と、 前記第2の同期信号に同期して、前記映像メモリから読
み出された前記第1のデジタル画像信号をD−A変換す
ることによって第2のアナログ画像信号を生成する工程
と、 前記第2の同期信号に同期して、前記第2のアナログ画
像信号と表示制御部から与えられた第3のアナログ画像
信号とを含む複数のアナログ画像信号の中から1つを切
り換えつつ選択することによって、前記第2と第3のア
ナログ画像信号で表わされる画像の合成画像を表わす第
4のアナログ画像信号を生成する工程と、 前記第4のアナログ画像信号と前記第2の同期信号とを
前記表示デバイスに供給することによって、前記合成画
像を前記表示デバイスに表示させる工程と、 を備え、 前記第1のデジタル画像信号を読み出す工程は、前記第
2の同期信号に含まれる水平同期信号の周波数と前記映
像メモリに与えられる読出ラインアドレスの更新周波数
との相対関係を調整することによって前記第1のデジタ
ル画像信号を垂直方向に任意の倍率で拡大・縮小する工
程を備える、 画像処理方法。 - 【請求項6】 請求項5記載の画像処理方法であって、 前記第1のデジタル画像信号を前記映像メモリに格納す
る工程は、前記第1の画像をスケーリングする工程、を
備える画像処理方法。 - 【請求項7】 表示デバイスに複数の画像を合成した画
像を表示する装置であって、第 1の画像を表わす第1のアナログ画像信号と第1の同
期信号とを受け取る手段と、 前記第1のアナログ画像信号をA−D変換することによ
って第1のデジタル画像信号を生成するA−D変換器
と、 前記第1のデジタル画像信号を格納するための映像メモ
リと、 前記第1の同期信号に同期して、前記映像メモリへの前
記第1のデジタル画像信号の書込みを制御する第1のコ
ントローラと、前記表示デバイスに与えられる 第2の同期信号に同期し
て、前記映像メモリから前記第1のデジタル画像信号を
非整数を含む任意の倍率で拡大・縮小しつつ読み出す動
作を制御する第2のコントローラと、 前記映像メモリから読み出された前記第1のデジタル画
像信号をD−A変換することによって第2のアナログ画
像信号を生成するD−A変換器と、 前記第2の同期信号に同期して、前記第2のアナログ画
像信号と表示制御部から与えられた第3のアナログ画像
信号とを含む複数のアナログ画像信号の中から1つを切
り換えつつ選択することによって、前記第2と第3のア
ナログ画像信号で表わされる画像の合成画像を表わす第
4のアナログ画像信号を生成し、前記第4のアナログ画
像信号を前記表示デバイスに供給するビデオスイッチ
と、 を備え、 前記第2のコントローラは、前記第2の同期信号に含ま
れる水平同期信号の周波数と前記映像メモリに与えられ
る読出ラインアドレスの更新周波数との相対関係を調整
することによって前記第1のデジタル画像信号を垂直方
向に任意の倍率で拡大・縮小する手段を備える、 画像処理装置。 - 【請求項8】 請求項7記載の画像処理方法であって、 前記第1のコントローラは、前記第1の画像をスケーリ
ングする手段を備える画像処理方法。 - 【請求項9】 コンピュータシステムであって、 表示デバイスを制御する表示制御部と、第 1の画像を表わす第1の画像信号と第1の同期信号と
を受け取る手段と、 前記第1の画像信号を格納するための映像メモリと、 前記第1の同期信号に同期して、前記映像メモリへの前
記第1の画像信号の書込みを制御する第1のコントロー
ラと、前記表示デバイスに与えられる 第2の同期信号に同期し
て、前記映像メモリから前記第1の画像信号をスケーリ
ングしつつ読み出す動作を制御する第2のコントローラ
と、 前記第2の同期信号に同期して、前記映像メモリから読
み出された前記第1の画像信号と前記表示制御部から与
えられた第2の画像信号とを含む複数の画像信号の中か
ら1つを切り換えつつ選択することによって、前記第1
と第2の画像信号で表わされる画像の合成画像を表わす
第3の画像信号を生成し、前記第3の画像信号を前記表
示デバイスに供給するビデオスイッチと、 を備え、 前記第2のコントローラは、前記第2の同期信号に含ま
れる水平同期信号の周波数と前記映像メモリに与えられ
る読出ラインアドレスの更新周波数との相対関係を調整
することによって前記第1の画像信号を垂直方向に任意
の倍率で拡大・縮小する手段を備える、 コンピュータシステム。 - 【請求項10】 コンピュータシステムであって、 表示デバイスを制御する表示制御部と、第 1の画像を表わす第1のアナログ画像信号と第1の同
期信号とを受け取る手段と、 前記第1のアナログ画像信号をA−D変換することによ
って第1のデジタル画像信号を生成するA−D変換器
と、 前記第1のデジタル画像信号を格納するための映像メモ
リと、 前記第1の同期信号に同期して、前記映像メモリへの前
記第1のデジタル画像信号の書込みを制御する第1のコ
ントローラと、前記表示デバイスに与えられる 第2の同期信号に同期し
て、前記映像メモリから前記第1のデジタル画像信号を
非整数を含む任意の倍率で拡大・縮小しつつ読み出す動
作を制御する第2のコントローラと、 前記映像メモリから読み出された前記第1のデジタル画
像信号をD−A変換することによって第2のアナログ画
像信号を生成するD−A変換器と、 前記第2の同期信号に同期して、前記第2のアナログ画
像信号と前記表示制御部から与えられた第3のアナログ
画像信号とを含む複数のアナログ画像信号の中から1つ
を切り換えつつ選択することによって、前記第2と第3
のアナログ画像信号で表わされる画像の合成画像を表わ
す第4のアナログ画像信号を生成し、前記第4のアナロ
グ画像信号を前記表示デバイスに供給するビデオスイッ
チと、 を備え、 前記第2のコントローラは、前記第2の同期信号に含ま
れる水平同期信号の周波数と前記映像メモリに与えられ
る読出ラインアドレスの更新周波数との相対関係を調整
することによって前記第1のデジタル画像信号を垂直方
向に任意の倍率で拡大・縮小する手段を備える、 コンピュータシステム。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5346530A JP2738286B2 (ja) | 1988-07-13 | 1993-12-22 | 画像処理装置および方法並びにコンピュータシステム |
Applications Claiming Priority (13)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP17594888 | 1988-07-13 | ||
JP33187888 | 1988-12-28 | ||
JP33187688 | 1988-12-28 | ||
JP33187488 | 1988-12-28 | ||
JP33187588 | 1988-12-28 | ||
JP63-175948 | 1989-02-07 | ||
JP63-331874 | 1989-02-07 | ||
JP63-331875 | 1989-02-07 | ||
JP2843089 | 1989-02-07 | ||
JP63-331876 | 1989-02-07 | ||
JP1-28430 | 1989-02-07 | ||
JP63-331878 | 1989-02-07 | ||
JP5346530A JP2738286B2 (ja) | 1988-07-13 | 1993-12-22 | 画像処理装置および方法並びにコンピュータシステム |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1145274A Division JP2748562B2 (ja) | 1988-07-13 | 1989-06-09 | 画像処理装置 |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP7212689A Division JP2738356B2 (ja) | 1988-07-13 | 1995-07-27 | コンピュータシステム |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH07131707A JPH07131707A (ja) | 1995-05-19 |
JP2738286B2 true JP2738286B2 (ja) | 1998-04-08 |
Family
ID=27564177
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP5346530A Expired - Lifetime JP2738286B2 (ja) | 1988-07-13 | 1993-12-22 | 画像処理装置および方法並びにコンピュータシステム |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2738286B2 (ja) |
Family Cites Families (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4134128A (en) * | 1976-03-19 | 1979-01-09 | Rca Corporation | Television picture size altering apparatus |
JPS5595369U (ja) * | 1978-12-26 | 1980-07-02 | ||
JPS58160983A (ja) * | 1982-03-18 | 1983-09-24 | 横河電機株式会社 | Crt表示装置 |
JPS60172091A (ja) * | 1984-02-17 | 1985-09-05 | ソニー株式会社 | カラ−表示装置 |
JPS60206383A (ja) * | 1984-03-30 | 1985-10-17 | Matsushita Electric Ind Co Ltd | テレビジヨン受像機 |
JPS61131976A (ja) * | 1984-11-30 | 1986-06-19 | Pioneer Electronic Corp | 画像処理装置 |
JPS61245775A (ja) * | 1985-04-24 | 1986-11-01 | Nec Corp | デジタル特殊効果装置の水平アドレス発生回路 |
JPS62104383A (ja) * | 1985-10-31 | 1987-05-14 | Nec Corp | マルチム−ブ画像効果装置 |
JPS63123284A (ja) * | 1986-11-12 | 1988-05-27 | Sharp Corp | テレビジヨン受像機 |
-
1993
- 1993-12-22 JP JP5346530A patent/JP2738286B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH07131707A (ja) | 1995-05-19 |
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