JP2568932B2

JP2568932B2 - 映像処理装置

Info

Publication number: JP2568932B2
Application number: JP2165968A
Authority: JP
Inventors: 啓佐敏竹内
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 1990-06-25
Filing date: 1990-06-25
Publication date: 1997-01-08
Anticipated expiration: 2012-01-08
Also published as: JPH0456892A

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、一つの映像画面上の一部に他の映像画面を
重畳する映像処理装置に関するものであり、特に、映像
メモリ内の映像データを水平方向に拡大・縮小させると
きに揺れのない映像を得ることができる映像処理装置に
関するものである。

〔従来の技術〕

いわゆるパーソナルコンピュータ（パソコン）の分野
では、パソコン映像中にテレビ映像などを重ねて表示す
るピクチャーインピクチャーと呼ばれる画像処理が行わ
れるようになってきた。すなわち、パソコンとパソコン
モニタとの間に介在し、パソコン映像信号の他に外部か
らの映像信号、特に、一般的な2:1インターレース映像
信号を映像メモリに取り込んで、パソコン映像画面の一
部にこの映像メモリより読み出した映像信号を合成して
表示する映像処理装置が開発されつつある。

〔発明が解決しようとする課題〕

ところで、前述した映像メモリ上の読み出し先頭位置
までの画素アドレスの歩進は表示位置を決定させる第１
クロック信号が印加される。また映像メモリの先頭位置
からの画素アドレスの歩進による読み出しは、水平方向
の拡大・縮小表示させる第２クロック信号が印加され
る。

従来より、第１クロック信号から第２クロック信号に
切り替わる際、つまり各フィールドの水平同期信号の足
り上がりにおける映像メモリの先頭より読み出し先頭位
置まで画素アドレスを歩進させ、読み出し先頭位置より
映像信号を読み出す際に、映像画面の水平方向にふらつ
きが生じることがあった。この原因は、位相の異なった
第１クロック信号と第２クロック信号によりクロック発
生器のPLL部にジッタと呼ばれるロック不安定領域が存
在し、このジッタによって１クロック余分にパルスが発
生するためであった。この映像画面のふらつきは、映像
が比較的速い動きをする場合には、人間の目が動きにご
まされてあまり気にならないが、画面の動きが静止して
いる場合やゆくり変化する場合には煩わしく感じる。

本発明の課題は、このような問題点を解消することに
ある。

〔課題を解決するための手段〕

上記課題を解決するために、本発明の映像処理装置
は、第１映像信号の輝度信号をデジタル輝度信号に変換
するA/D変換手段と、このA/D変換手段からのデジタル輝
度信号を記憶する映像記憶手段と、この映像記憶手段か
らデジタル輝度信号を読み出す読出手段と、第２映像信
号の輝度信号を読出手段から読み出された輝度信号に部
分的に置き換えるミキシング手段と、第２映像信号によ
る画面中に読出手段から読み出された輝度信号により画
面をどのように挿入するかを示す指令に基づいて各手段
を制御する制御手段とを備えた映像処理装置において、
制御手段は水平方向の読出開始基準位置を読出開始信号
のタイミング制御に基づいて任意に設定することができ
るものであり、映像記憶手段からの水平ラインのドット
読み出しにおいて、映像記憶手段へ与えるドットクロッ
ク信号を読出開始基準位置またはそこから所定ドット係
数した位置で第１クロック信号から第２クロック信号に
切り替えるものであることを特徴とする。

〔作用〕

本発明に係る映像処理装置であれば、映像メモリ内の
歩進と読み出しに最適なクロック信号である第１クロッ
ク信号と第２クロック信号をそれぞれ映像メモリに与え
ているので、任意の設定した映像メモリの読み出し開始
時の映像メモリに与えられる第２クロック信号を、ジッ
タの影響を受けないタイミングで発生させることができ
る。

〔実施例〕

第１図は本発明の一実施例である映像処理装置のブロ
ック図であり、第２図はその映像処理装置とパソコンお
よびパソコンモニタとの接続関係を示すブロック図であ
る。

映像処理装置１は、パーソナルコンピュータ２から到
来するパソコン映像信号３（RGB輝度信号および垂直・
水平同期信号）と、映像入力端子４から到来するNTSC複
合映像信号５とを入力する。そして、映像処理装置１は
これら２つの映像信号を合成し、パソコン映像信号３の
画面６の中にNTSC複合映像信号５の画面７を挿入した映
像信号８をパソコンモニタ９に出力する。画面７を画面
６の中にどのように挿入するかは、パーソナルコンピュ
ータ２からの指令10に基づいて行われる。NTSC複合映像
信号５は、図示省略したTVチューナやビデオデッキなど
から映像入力端子４に与えられる。

つぎに、映像処理装置１の内部構成を説明する。映像
信号デコーダ21は、映像入力端子４からのNTSC複合映像
信号を入力し、この映像信号からRGB輝度信号および水
平・垂直同期信号を抽出する。A/D変換器（ADC）22は、
映像信号デコーダ21から到来するRGB輝度信号23を、デ
ジタイズ制御部24からのクロック信号CKADのタイミング
でデジタルRGB輝度信号25に変換する。映像メモリ26は9
60行×306列×４ビット構成になっており、これがＲ、
Ｇ、Ｂの各色に対してそれぞれ設けられている。

デジタイズ制御部24は、ADC22にクロック信号CKADを
出力すると共に、映像メモリ26に書込制御信号WETVを出
力する。クロック信号CKADは映像信号デコーダ21からの
水平同期信号に同期した信号であり、水平同期信号の周
期（例えば63.5μｓ）の1/N（Ｎは正の整数）の周期を
持つ。書込制御信号WETVは、ADC22から到来するデジタ
ルRGB輝度信号25の書き込みを許可する信号である。書
込制御信号WETVの具体的な形態は、映像メモリ26の仕様
によって異なるが、一般的には複数の制御信号の集合と
なる。たとえば、映像メモリ26の記憶画面における画素
アドレスを指定あるいは歩進させる信号、映像メモリ26
の画面における画素単位での書き込みを許可する制御信
号、映像メモリ26の記憶画面上における所望の領域のみ
に書き込みを許可する無制御信号、NTSC複合映像信号５
の画面における水平方向について所望の領域のみの書き
込みを許可する制御信号、同じく垂直方向について所望
の領域のみの書き込みを許可する制御信号などから構成
される。これらの制御信号は、すべてデジタイズ制御部
24の内部で作成される書込基本同期信号を係数し、係数
結果が設定値に達したときに信号レベルを変化させるこ
とにより作成されるものである。これらの設定値はパー
ソナルコンピュータ２からの指令に基づいて調整可能と
なっている。これらの設定値を適当に選択することによ
り、解像度やアスペクト比などを任意に特定することが
可能となる。つまりNTSC複合映像信号５を映像メモリ26
へ、任意に水平・垂直方向に縮小させて書き込むことが
できる。また、各制御信号作成のための計数は、NTSC複
合映像信号５の垂直同期信号毎にリセットされる。した
がって、NTSC複合映像信号５のようにフィールド毎に垂
直同期信号が挿入されている2:1インターレース映像信
号の書き込みは、フィールド単位で行われる。

スーパーインポーズ制御部31は、映像メモリ26に格納
された映像データの読出制御を行う。このスーパーイン
ポーズ制御部31は、パーソナルコンピュータ２から指令
された条件に基づいて、映像メモリ26へ読出制御信号を
送出し、D/A変換器（DAC）32へクロック信号CKDAを送出
し、ビデオスイッチ34へスーパーインポーズ許可信号42
を送出する。スーパーインポーズ制御部31による映像デ
ータの読み出しは、デジタイズ制御部24による書き込み
とは完全に独立して行われる。スーパーインポーズ制御
部31の内部構成は第３図と共に後述する。

DAC32は、映像メモリ26から読み出されたデジタルRGB
輝度信号40を、クロック信号CKDAのタイミングでサンプ
リングしアナログRGB輝度信号41に変換する。

ビデオスイッチ34は、スーパーインポーズ許可信号42
に基づいてスイッチング制御され、DAC32から出力され
るアナログRGB輝度信号を入力端子35から到来するパソ
コン映像信号３のRGB輝度信号にスーパーインポーズ
し、新たなRGB輝度信号44として出力する。

映像信号出力端子38は、ビデオスイッチ34からのRGB
輝度信号44と、映像信号入力端子35からの水平・垂直同
期信号とを出力する端子であり、この出力端子38からの
映像信号８（RGB輝度信号および同期信号）はパソコン
モニタ９に与えられる。

ここで、スーパーインポーズ制御部31について詳述す
る。第３図は第１図に示したスーパーインポーズ制御部
31及びその周辺回路のブロック回路図である。ここに示
される映像メモリ26は、ソニー社製CXK1206であり、そ
のデータシート番号71215−STの第27頁〜第31頁には、
読出ポートに係るタイミングチャートが記載されてい
る。使用するポートは上記データシート第２頁のリード
ポート１である。

映像メモリ26では、メモリ駆動クロック信号HDCKがポ
ート１シフト信号端子CKR1に、メモリ垂直／水平リセッ
ト信号MRSTがポート１垂直クリア端子VCLR1に、水平方
向リセット信号HRSTがポート１水平クリア端子HCLR1
に、垂直オフセット信号VROFT又は垂直ラインクロック
信号VRLCKがポート１ラインインクリメント端子INC1
に、ポート１を制御する信号VINC,MRST,HRSTとSENBLが
ポート１出力イネーブル端子RE1（負論理）にそれぞれ
与えられる。又、アナログRGB信号LSMEM（R,C,B中の１
データがそれぞれ）がポート１データ出力DO₁₀〜DO₁₃か
ら読み出される。

上記各端子に対応するポート１シフト信号CKR1、ポー
ト１垂直クリアVCLR1、ポート１水平クリア信号HCLR1、
ポート１ラインインクリメント信号INC1、ポート１出力
イネーブルRE1（負論理）により、読出制御されるアナ
ログRGB信号LSMEMは、R,G,B毎に例えば４ビットで、そ
れぞれポート１データ出力DO₁₀〜DO₁₃より出力される。

ビデオスイッチ34は切換信号入力端子に入力される切
換信号CNT（＝スーパーインポーズ許可信号42）によ
り、Ａ端子又はＢ端子の入力をＣ端子から出力する。具
体的には、切換信号CNTがハイレベル『Ｈ』のときにＢ
端子の入力を、ローレベル『Ｌ』のときにＡ端子の入力
を、それぞれＣ端子から出力する。

CPUバス610は、パーソナルコンピュータ２に接続され
ている。符号421は水平基準読出ドットクロック信号HBD
CKを出力する水平基準読出ドットクロック発生器を示
し、422は水平読出開始Ａ信号HRSA及び水平読出方向リ
セット信号HRSTを出力する水平読出開始カウンタを示
し、423は水平基準開始Ｂ信号HSBを出力する水平64クロ
ックカウンタを示し、424は水平読出回数信号HRTを出力
する水平読出回数カウンタを示し、425は水平読出ドッ
トクロック信号HDDAを出力する水平読出ドットクロック
発生器を示す。

またメモリ垂直読出オフセットカウンタ426は水平基
準読出ドットクロック発生器421のカウント数をパーソ
ナルコンピュータ２から任意に設定できる機能を有して
おり、垂直読出オフセット信号VROFTを出力する。垂直
ブランキング数カウンタ427は垂直ブランキング終了信
号VBEを出力し、垂直読出開始カウンタ428を垂直読出開
始信号VRSを出力し、垂直読出回数カウンタ429は垂直読
出回数信号VRTを出力し、垂直読出ラインクロック発生
器430は垂直読出ラインクロック信号VRLCKを出力する。
AND回路431はスーパーインポーズ許可信号SENBLを出力
し、OR回路432は垂直読出オフセット信号又は垂直読出
ラインインクリメント信号VRLCKのいずれかを、ポート
ラインインクリメント信号INC1として出力し、NOR回路4
33はリードイネーブルRE1信号を出力する。また、符号4
34,435はトライステート回路、436はインバータ回路を
示す。

映像入力端子35の一部をなす色入力端子506から到来
するアナログRGB輝度信号はビデオスイッチ34のＡ端子
に与えられる。入力端子35の一部を成す同期端子507か
ら到来する水平同期信号HSPCは、水平基準読出ドットク
ロック発生器421、水平読出開始カウンタ422、水平64ク
ロックカウンタ423、水平読出回数カウンタ424、垂直読
出オフセットカウンタ426、垂直ブランキング数カウン
タ427、垂直読出開始カウンタ428、垂直読出回数カウン
タ429、垂直読出ラインクロック発生器430に与えられる
と共に、出力端子38の一部を成す同期信号端子490、491
へそれぞれ送出される。また、入力端子35の一部を成す
同期端子508から到来する垂直同期信号VSPCは、映像メ
モリ26、垂直オフセットカウンタ426、垂直ブラッキン
グ数カウンタ427、垂直読出開始カウンタ428、垂直読出
回数カウンタ429、垂直読出ラインクロック発生器430に
与えられると共に、出力端子38の一部をなす同期信号端
子491へ送出される。

水平読出開始カウンタ422、水平64クロックカウンタ4
23及び水平読出回路カウンタ424は、水平同期信号HSPC
によりそのカウント値がそれぞれリセットされる。垂直
読出オフセットカウンタ426、垂直ブラッキング数カウ
ント427、垂直読出開始カウンタ428および垂直読出回数
カウンタ429は、垂直同期信号VSPCによりそのカウント
値がそれぞれリセットされる。

水平基準読出ドットクロック発生器421より発生され
た信号HBDCKは、水平読出開始カウンタ422、水平64クロ
ックカウンタ423、水平読出回数カウンタ424、垂直読出
オフセットカウンタ426に与えられると共に、トライス
テート回路435を介して映像メモリ26のクロック信号HDC
Kとして、映像メモリ26のポート１シフト信号端子CKR1
に送出される。

また、水平読出ドットクロック発生器425は水平読出
開始Ｂ信号HRSBに同期し、水平読出開始Ｂ信号HRSBの周
波数N₂倍の周波数の信号を出力するPLL回路により構成
されており、水平読出ドットクロック信号HDDAを出力す
る。PLL回路を含めた水平読出部分の構成を第４図に示
す。このPLL回路は、電圧制御発振器（VCO）の信号を基
準クロック信号に同期させて、安定なクロック信号を生
成させる回路である。この水平読出ドットクロック発生
器425で発生した水平読出ドットクロック信号HDDAは、
トライステート回路434を介して映像メモリ26のクロッ
ク信号HDCKとして映像メモリ26のポート１シウト信号端
子CKR1及びDAC32へ与えられ、ディジタルRGB輝度信号LS
MEMの読出クロック信号及びDAC32の変換クロック信号と
して用いられる。

更に、垂直読出ラインクロック発生器430は垂直同期
信号VSPCに同期し、垂直同期信号VSPCの周波数のN₃倍の
周波数の信号を出力するPLL回路により構成されてお
り、垂直読出ラインクロック信号VRLCKを出力する。こ
の垂直読出ラインクロック発生器430から発生した垂直
読出ラインクロック信号VRLCKは、映像メモリ26のクロ
ック信号HDCKと同期しており、OR回路432を介して映像
メモリ26の垂直方向のアドレスであるラインアドレスを
進めるポート１ラインインクリメント端子INC1に与えら
れると共に、OR回路432、NOR回路433を介してポート１
出力イネーブルRE1端子（負論理）へ与えられる。

スーパーインポーズ制御部31は、これら水平基準読出
ドットクロック信号HBDCK、水平読出ドットクロック信
号HDDA及び垂直読出ラインクロック信号VRLCKにより、
基本的なタイミングを得ている。

また、垂直読出オフセットカウンタ426は映像メモリ2
6の読出開始オフセット点を決めるため、垂直同期信号V
SPCによりカウント値がリセットされた後に、水平基準
読出ドットクロック発生器421から出力される水平基準
読出ドットクロック信号HBDCKに同期しながら、映像メ
モリ26の垂直方向のラインアドレスを歩進する垂直オフ
セット信号VROFTをOR回路432へ送出する。

更に、垂直ブランキング数カウンタ427にはアナログR
GB輝度信号LSPCの垂直バックポーチ領域を削除させるた
めのカウンタ（図示せず）がある。このカウンタは水平
同期HSPのクロック数をカウントし、垂直バックポーチ
領域を過ぎると垂直ブラッキング終了信号VBEを垂直読
出開始カウンタ428へ出力する。垂直読出開始カウンタ4
28は垂直ブランキング数カウンタ427から送出される許
可信号（垂直ブランキング終了信号VBE）を受けて、水
平同期信号HSPCのクロック数をカウントし、映像メモリ
26からの垂直方向に対する読出開始許可信号（垂直読出
開始信号）をVRS垂直読出回数カウンタ429へ出力する。
垂直読出回数カウンタ429は垂直読出開始カウンタ428か
ら送出される許可信号（制御信号VRS）を受けて、水平
同期信号HSPCのクロック数をカウントし、映像メモリ26
からの垂直方向に対する読出期間を示す信号、すなわち
垂直読出回数信号VRTをAND回路431へ出力する。

そして、以上に説明した垂直読出オフセットカウンタ
426、垂直ブランキング数カウンタ427、垂直読出開始カ
ウンタ428、垂直読出回数カウンタ429及び垂直読出ライ
ンクロック発生器430により、映像メモリ26に対する垂
直方向の読出し制御が行われる。

なお、垂直読出オフセットカウンタ426がカウントす
る水平基準読出ドットクロック信号HBDCKのクロック
数、垂直読出開始カウンタ428がカウントする水平同期
信号HSPCのクロック数及び垂直読出回数カウンタ429が
カウントする水平同期信号HSPCのクロック数は、パーソ
ナルコンピュータ２の命令によりそれぞれ所要の値が設
定される。

一方、水平読出開始カウンタ422は、水平基準読出ド
ットクロック発生器421から送出される水平基準読出ド
ットクロック信号HBDCKのクロック数をカウントし、映
像メモリ26の水平方向に対する読出開始許可信号（水平
読出開始Ａ信号HRSA）を水平64クロックカウンタ423へ
送出する。水平64クロックカウンタ423は水平読出開始
カウンタ422から送出される許可信号（水平読出開始Ａ
信号HRSA）を受けて、水平基準読出ドットクロック発生
器421から出力される水平基準読出ドットクロック信号H
BDCKNCクロック数をカウントする。そして、そのカウン
ト値が映像メモリ26の読出時の特性である64クロックに
なると、水平読出開始Ｂ信号HRSBを水平読出回数カウン
タ424、水平読出ドットクロック発生器425及びAND回路4
31へ出力する。水平読出回数カウンタ424は水平基準読
出ドットクロック発生器421から送出される水平基準読
出ドットクロック信号HBDCKのクロック数をカウント
し、映像メモリ26の水平方向に対する読出期間の許可信
号（水平読出回数信号HRT）をAND回路431へ送出する。

かくして、水平読出開始カウンタ422、水平64クロッ
クカウンタ423及び水平読出回数カウンタ424により、映
像メモリ26に対する水平方向の読出制御が行われる。な
お、水平読出開始カウンタ422がカウントする水平基準
読出ドットクロック信号HBDCKのクロック数、水平読出
回路カウンタ424がカウントする基準ドットクロック信
号HBDCKのクロック数は、パーソナルコンピュータ２に
よりそれぞれ所要の値に設定される。

次に、スーパーインポーズ制御部31の動作について、
第５図、第６図、第７図を参照して説明する。なお、第
５図は映像メモリ26の垂直方向の読出許可のタイミング
チャートであり、第６図は映像メモリ26の垂直オフセッ
トのタイミングチャートであり、第７図は映像メモリ26
の水平方向の読出許可のタイミングチャートであり、第
８図は映像メモリ26の水平方向の読み出しのタイミング
チャートである。

まず、映像メモリ26の垂直方向の読出許可について、
第５図を参照して説明する。

垂直同期信号VSPCがハイレベル『Ｈ』になると（第５
図（ａ）参照）、垂直ブラッキング数カウンタ427、垂
直読出開始カウンタ428及び垂直読出回数カウンタ429が
リセットされ、垂直ブラッキング終了信号VBE、垂直読
出開始信号VRS及び垂直読出回数信号VRTがそれぞれロー
レベル『Ｌ』になり（第５図（ｄ），（ｅ），（ｆ）参
照）、垂直ブラッキング数カウンタ427が水平同期信号H
SPCのクロック数をカウントし、垂直バックポーチ領域
を過ぎると垂直ブラッキング終了信号VBEをハイレベル
『Ｈ』にする（第５図（ｄ）参照）。垂直ブラッキング
終了信号VBEがハイレベル『Ｈ』になると、垂直読出開
始カウンタ428が水平同期信号HSPCのクロック数のカウ
ントを開始する。そして、垂直読出開始カウンタ428が
パーソナルコンピュータ２の設定した値をカウントする
と、垂直読出開始信号VRSをハイレベル『Ｈ』にする
（第５図（ｅ）参照）。垂直読出開始信号VRSがハイレ
ベル『Ｈ』になると、映像メモリ26の垂直方向に対し
て、ディジタルRGB信号LSMEMの読み出しの開始が許可さ
れたことになるので、垂直読出回数カウンタ429が水平
同期信号HSPCのクロック数のカウントを開始する。垂直
読出回路カウンタ429がパーソナルコンピュータ２によ
り設定された値をカウントすると、垂直読出回数信号VR
Tをハイレベル『Ｈ』にする（第５図（ｆ）参照）。

垂直読出開始信号VRSがハイレベル『Ｈ』であり、か
つ垂直読出回数信号VRTがローレベル『Ｌ』である期間
において、水平読出開始Ｂ信号HRSBがハイレベル
『Ｈ』、水平読出回数信号HRTがローレベル『Ｌ』であ
れば、AND回路431からハイレベル『Ｈ』のスーパーイン
ポーズ許可信号SENBLが出力される。従って、映像メモ
リ26では、この間の垂直方向の読出許可に基づいてディ
ジタルRGB信号LSMEMの読み出しが行われる。

次に、映像メモリ26の垂直オフセットについて、第６
図を参照して説明する。

垂直同期信号VSPCがハイレベル『Ｈ』になると（第６
図（ａ）参照）、垂直読出オフセットカウンタ426はリ
セットされた後、水平基準読出ドットクロック信号HBDC
Kのクロック数のカウントを開始する。この垂直読出オ
フセットカウンタ426がパーソナルコンピュータ２の設
定した値をカウントしながら、垂直読出オフセット信号
VROFTをOR回路432を介して映像メモリ26のポート１ライ
ンインクリメントINC1に与え（第６図（ｃ）参照）、映
像メモリ26の垂直方向の読出アドレス値をオフセットす
る。

そのとき、NOR回路433に垂直同期信号VSPC及び垂直読
出オフセット信号VROFTが与えられているので、リード
イネーブル信号RE1（負論理）が映像メモリ26のリード
イネーブル端子RE1（負論理）に与えられ、読出し可と
される。そして、パーソナルコンピュータ２により設定
された値をカウントすると垂直オフセットがなされるた
め、垂直読出オフセットカウンタ426は垂直読出オフセ
ット信号VROFTの出力を次の垂直同期信号VSPCの到来ま
で停止する。

次に、映像メモリ26の水平方向の読出し許可につい
て、第７図を参照して説明する。

水平同期信号HSPCが出力されると、水平読出開始カウ
ンタ422、水平64クロックカウンタ423及び水平読出回数
カウンタ424がリセットされ、水平読出開始開始Ａ信号H
RSA、水平読出開始開始Ｂ信号HRSB及び水平読出回数信
号HRTがローレベル『Ｌ』になる（第７図（ｄ），
（ｅ），（ｆ）参照）。そして、水平読出開始カウンタ
422は水平基準読出ドットクロック発生器421が出力する
水平基準読出ドットクロック信号HBDCKのクロック数を
カウントし、そのカウント値がパーソナルコンピュータ
２によって設定した値になると、水平読出開始Ａ信号HR
SAをハイレベル『Ｈ』にする（第７図（ｄ）参照）。水
平読出開始Ａ信号HRSAがハイレベル『Ｈ』となると、水
平64クロックカウンタ423が基準読出ドットクロック信
号HBDCKのクロック数をカウントし、そのカウント値が6
4になると、水平読出開始Ｂ信号HRSBをハイレベル
『Ｈ』にする（第７図（ｅ）参照）。なお、水平64クロ
ックカウンタ423は映像メモリ26の特性上、「64」のカ
ウント値で水平読出開始Ｂ信号HRSBのハイレベル『Ｈ』
を生じるもので、64に限る訳ではない。

上記水平読出開始Ｂ信号HRSBがハイレベル『Ｈ』にな
ると、映像メモリ26の水平方向の読出が許可されたこと
になり、また、水平読出回数カウンタ424は水平基準読
出ドットクロック信号HBDCKのクロック数のカウントを
開始する。そしてそのカウント値がパーソナルコンピュ
ータ２によって設定した値になると、水平読出回数信号
HRTをハイレベル『Ｈ』にする（第７図（ｆ）参照）。
さらに、水平読出ドットクロック発生器425は水平読出
開始Ｂ信号HRSBに同期し、水平読出ドットクロック信号
HDDAを出力する。垂直読出開始信号VRSがハイレベル
『Ｈ』、垂直読出回数信号VRTがローレベル『Ｌ』であ
るときに、水平読出開始Ｂ信号HRSBがハイレベル『Ｈ』
であり、かつ水平読出回数信号HRTがローレベル『Ｌ』
である期間だけ、水平読乱回数信号HRTを受けるAND回路
431からは、ハイレベル『Ｈ』のスーパーインポーズ許
可信号信号SENBLが出力される。従って、映像メモリ26
では、この間の垂直方向の読出許可に基づいて、ディジ
タルRGB信号LSMEMが読み出される。

次に、映像メモリ26の水平方向の読み出しについて、
第８図〜第11図を参照して説明する。映像メモリ26には
駆動クロック信号HDCKが与えられるが、この駆動クロッ
ク信号HDCKは水平基準読出ドットクロック信号HBDCK
（第８図（ｅ）参照）と水平読出ドットクロック信号HD
DA（第８図（ｆ）参照）から生成される。つまり、スー
パーインポーズ許可信号SENBLがローレベル『Ｌ』のと
きは、トライステート回路435が動作して、水平基準読
出ドットクロック信号HBDCKが駆動クロック信号HDCKと
して映像メモリ26に与えられる（第８図（ｄ）、
（ｅ）、（ｇ）参照）。また、スーパーインポーズ許可
信号SENBLがハイレベル『Ｈ』になると、水平読出ドッ
トクロック信号HDDAが駆動クロック信号HDCKとして映像
メモリ26に与えられる（第８図（ｄ）、（ｆ）、（ｇ）
参照。このときに、映像メモリ26からのディジタル信号
LSMEMの読み出し及びDAC32のアナログ変換が行われる。

この内容を詳細に説明すると、スーパーインポーズ許
可信号SENBLがローレベル『Ｌ』のときは、映像メモリ2
6からの読み出しは行われず、垂直読出オフセット点ま
でのアドレスの歩進や、スーパーインポーズが行われな
い水平／垂直領域のディジタルRGB信号のいわば読み飛
しが行われる。この場合はメモリ内だけの動作なので、
水平基準読出ドットクロック信号HBDCKが駆動クロック
信号HDCKとして映像メモリ26に与えられる。一方、スー
パーインポーズ許可信号SENBLがハイレベル『Ｈ』のと
きは、映像メモリ26からの読み出しが行われる。つま
り、映像メモリ26内のデータ読出しに際して、駆動クロ
ック信号HDCKが、水平基準読出ドットクロック信号HBDC
Kより低い周波数の場合は拡大読出しされ、反対に、高
い周波数の場合は縮小読出しされ、また同一の周波数の
場合は（１対１）の読出しが行われ、その結果、映像メ
モリ26内の映像データは、駆動クロック信号HDCKを基準
として拡大表示、縮小表示、あるいは（１対１）表示が
行える。

ところで、従来の画像処理装置では映像メモリ26に与
えられるクロック信号が水平基準読出ドットクロックHB
DCKから、水平読出ドットクロックHDDAに切り替わるタ
イミングの、水平読出ドットクロックHDDAの状態は一定
でなかった。この理由は以下の通りである。

水平基準読出ドットクロックHBDCKから水平読出ドッ
トクロックHDDAに切り替わるタイミングは、スーパーイ
ンポーズ許可信号SENBLによって与えられるが、この信
号は水平基準開始Ｂ信号HRSBがハイレベル『Ｈ』となる
タイミングと同期している。そして、この水平基準開始
Ｂ信号HRSBは水平基準開始Ａ信号HRSAがハイレベル
『Ｈ』となった時点から64クロック経過後にハイレベル
『Ｈ』となる。さらに、この水平基準開始Ａ信号HRSAが
ハイレベル『Ｈ』となるタイミングは、パーソナルコン
ピュータ２で水平読出開始カウンタ422の設定値を書き
替えることによって自在に変更できる。スーパーインポ
ーズ許可信号SENBLはこのような可変信号である水平基
準開始Ａ信号HRSAに間接的に同期しているため、スーパ
ーインポーズ許可信号SENBLがハイレベル『Ｈ』となる
タイミングも可変になる。これに対して水平読出ドット
クロックHDDAは水平同期信号HSPCと同期した一定周期を
持つ信号である。そのため、スーパーインポーズ許可信
号SENBLがハイレベル『Ｈ』になるタイミングにおける
水平読出ドットクロックHDDAの状態は確定的なものでは
なかった。スーパーインポーズ許可信号SENBLがハイレ
ベル『Ｈ』になるタイミングにおける水平読出ドットク
ロックHDDAの状態が不確定であると、前述したジッタの
影響を受けて、駆動クロック信号HDCKに余分なパルスが
発生する場合がある。以下にこの問題について説明す
る。

まず、映像メモリ26に与えられるクロック信号が水平
基準読出ドットクロックHBDCKから、水平読出ドットク
ロックHDDAに切り替わるタイミングでの水平読出ドット
クロックHDDAの状態は、第９図に示す４つ状態が考えら
れる。第１状態は切り替わる前後でハイレベル『Ｈ』を
維持した状態である（第９図（ｃ）参照）。そして第２
状態は切り替わる前後でローレベル『Ｌ』を維持した状
態である（第９図（ｄ）参照）。また第３状態は切り替
わるタイミングでハイレベル『Ｈ』からローレベル
『Ｌ』に変化する状態である（第９図（ｅ）参照）。さ
らに第４状態は切り替わるタイミングでローレベル
『Ｌ』からハイレベル『Ｈ』に変化する状態である（第
９図（ｆ）参照）。駆動クロック信号HDCKは、水平基準
読出ドットクロックHBDCKと水平読出ドットクロックHDD
Aとが合成された信号である（第９図（ｇ）、（ｈ）、
（ｉ）、（ｊ）参照）。

この第３状態の場合にジッタによる影響を受ける。つ
まり、第３状態ではジッタの影響がなければ、スーパー
インポーズ許可信号SENBLがハイレベル『Ｈ』となるタ
イミングと水平読出ドットクロックHDDAがハイレベル
『Ｈ』からローレベル『Ｌ』に変化するタイミングは一
致するが（第10図（ｃ）参照）、ジッタの影響を受ける
と後ろに信号がずれるか（第10図（ｄ）参照）、または
前に信号がずれる（第10図（ｅ）参照）。このずれによ
って、駆動クロック信号HDCKもずれを含んだ信号になる
（第10図（ｆ）、（ｇ）、（ｈ）参照）。そして、ジッ
タの影響で後ろに信号がずれた場合は、ジッタの影響が
ない場合又はジッタの影響で前に信号がずれた場合に比
べて、１パルス余分なクロック信号が発生してしまう。
このために、従来の映像処理装置では部分的な画像の乱
れが発生していた。

本実施例はこの余分なパルスが発生しないよう工夫し
たものである。つまり、スーパーインポーズ許可信号SE
NBLがハイレベル『Ｈ』になるタイミングと同じタイミ
ングで水平読出ドットクロックHDDAを発生させることに
よって、常に第４状態の信号（第９図（ｆ）参照）を維
持させようというものである。そして映像メモリには、
第４状態の駆動クロック信号HDCKが印加される（第９図
（ｊ）参照）。このタイミングであれば、たとえジッタ
が発生しても余分なパルスは発生しない。この理由は以
下の通りである。

駆動クロック信号HDCKが第４状態を維持した場合も、
第３状態と同様、ジッタの影響で信号が後ろにずれた
り、または前にずれたりする。この場合の駆動クロック
信号HDCKは、第３状態と同様、ずれを含んだ信号になる
が、クロック信号のパルス幅が変わるだけで、パルス数
自体が変わることはない（第11図（ｆ）、（ｇ）、
（ｈ）参照）。つまり、常に第４状態が維持できれば、
たとえジッタが発生しても余分なパルスが発生すること
がなく、鮮明な画像が得られる。なお、本実施例では第
４状態を保持させることによって従来からの問題を解消
したが、第１状態または第２状態を保持させても、同様
な効果が得られる。

さらに、上述したタイミングチャートは、一例であ
り、例えば各信号が正論理又は負論理であっても上述し
た動作をすることができる。

次に、映像メモリ26から読み出され後の本実施例の動
作について説明する。

前述のように色入力端子506から到来するアナログRGB
信号LSPCはビデオスイッチ34のＡ点に入力される。又、
映像メモリ26から読み出され、DAC32によりアナログ変
換されたアナログRGB信号LSDAはビデオスイッチ34のＢ
点に入力されている。従って、スーパーインポーズ許可
信号SENBLによるビデオスイッチ34の切り換えにより、
ビデオスイッチ34の出力であるアナログRGB信号LSMON
は、色入力端子506から到来するアナログRGB信号LSPCに
対応する画像の中に、アナログ変換されたRGB信号LSDA
に対応する画像をスーパーインポーズした画像に対応す
る信号LSMONとして、出力端子505から出力される。ま
た、アナログRGB信号LSMONの出力とともに、水平同期信
号及び垂直同期信号VSPCも出力端子38（出力端子505を
含む）から出力される。なお、上述したタイミングチャ
ートは、一例であり、各信号が正論理又は負論理であっ
ても上述した動作をすることができる。

又、第３図の構成から判るように、ハイレベル『Ｈ』
のスーパーインポーズ許可信号SENBLがNOT回路436を介
してトライステート回路434に出力されているときは、
トライステート回路434が動作して、水平読出ドットク
ロック信号HDDAが駆動クロック信号HDCKとして送出され
る。逆に、スーパーインポーズ許可信号SENBLがローレ
ベル『Ｌ』のときは、トライステート回路435が動作し
て、水平基準読出ドットクロック信号HBDCKが駆動クロ
ック信号HDCKとして映像メモリ26へ与えられている。す
なわち、スーパーインポーズ許可信号SENBLがハイレベ
ル『Ｈ』でスーパーインポーズが行われるときには、水
平読出ドットクロック発生器425から出力される水平読
出ドットクロックHDDAにより映像メモリ26がアクセスさ
れて、ディジタルRGB信号LSMEMの読出しが行われる。一
方、スーパーインポーズ許可信号SENBLがローレベル
『Ｌ』でスーパーインポーズが行われないときには、水
平基準読出ドットクロック発生器421から水平基準読出
ドットクロックHBDCKにより映像メモリ26がアクセスさ
れて、垂直読出オフセット点までのアドレスの歩進や、
スーパーインポーズが行われない水平／垂直領域のディ
ジタルRGB信号のいわば読み飛しが行われ、次のスーパ
ーインポーズ許可信号SENBLがハイレベル『Ｈ』となる
タイミングに備えることになる。

かかる動作により、第２図のパソコンモニタ９に示す
ようにパソコン映像信号による親画面６の中に外部から
の映像信号による子画面７を任意の拡大・縮小表示させ
た状態で任意の位置に挿入した複合画面を得ることがで
きる。

〔発明の効果〕

以上説明したように本発明の画像処理装置によれば、
ジッタによる影響を受けることなく、安定したクロック
信号を映像メモリに与えることができ、水平方向にふら
つきの生じない映像を提供することができる。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック図、第２図は
この実施例の適用例を示すブロック図、第３図はスーパ
ーインポーズ制御部の内部構成を示すブロック図、第４
図はスーパーインポーズ制御部の水平読出部分の内部構
成を示すブロック図、第５図から第９図はそれぞれスー
パーインポーズ制御部の動作を示す波形図、第10図は第
３状態のジッタの影響を示す波形図、第11図は第４状態
のジッタの影響を示す波形図である。１……映像処理装置、２……パーソナルコンピュータ、
３……パソコン映像信号、５……NTSC複合映像信号、６
……親画面、７……子画面、９……パソコンモニタ、21
……映像信号デコーダ、22……ADC、24……デジタイズ
制御部、26……映像メモリ、31……スーパーインポーズ
制御部、32……DAC、34……ビデオスイッチ、35……映
像入力端子、38……映像出力端子。

Claims

(57)【特許請求の範囲】

【請求項１】第１映像信号の輝度信号をデジタル輝度信
号に変換するA/D変換手段と、このA/D変換手段からのデジタル輝度信号を記憶する映
像記憶手段と、この映像記憶手段からデジタル輝度信号を読み出す読出
手段と、第２映像信号の輝度信号を前記読出手段から読み出され
た輝度信号に部分的に置き換えるミキシング手段と、前記第２映像信号による画面中に前記読出手段から読み
出された輝度信号により画面をどのように挿入するかを
示す指令に基づいて前記各手段を制御する制御手段とを
備えた映像処理装置において、前記制御手段は水平方向の読出開始基準位置を読出開始
信号のタイミング制御に基づいて任意に設定することが
できるものであり、前記映像記憶手段からの水平ラインのドット読み出しに
おいて、前記映像記憶手段へ与えるドットクロック信号
を前記読出開始基準位置またはそこから所定ドット計数
した位置で第１クロック信号から第２クロック信号に切
り替えるものであることを特徴とする映像処理装置。
【請求項２】請求項１記載の映像処理装置であって、水
平同期信号をクロック信号とする第１のPLL（フェーズ
ロックドループ）回路は前記第１クロック信号を出力
し、前記第１クロック信号を入力信号として任意のカウント
値に設定できるカウンタ回路を備え、前記カウンタ回路からの出力信号は前記読出開始信号に
同期した信号を基準位相信号となって、第２のPLL回路
の入力信号となっており、前記第２のPLL回路は出力信号として前記第２クロック
信号を生成していることを特徴とする映像処理装置。