JP3319120B2

JP3319120B2 - 同期型半導体記憶装置

Info

Publication number: JP3319120B2
Application number: JP02017394A
Authority: JP
Inventors: 義博竹前
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1994-02-17
Filing date: 1994-02-17
Publication date: 2002-08-26
Anticipated expiration: 2017-08-26
Also published as: JPH07230688A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、外部から供給される制
御信号及びアドレス信号を外部から供給されるクロック
信号に同期させて取り込む同期型半導体記憶装置に関す
る。

【０００２】

【従来の技術】従来、同期型半導体記憶装置として、た
とえば、ＳＤＲＡＭ（ＳynchronousＤynamic Ｒandom
Ａccess Ｍemory）が知られており、図１１は、その一
部分を示している。

【０００３】図１１中、１₁〜１₇、１_m、１_m+1は外部端
子（外部端子１₈〜１_m-1は図示を省略）であり、１₁は
クロック信号ＣＬＫが供給されるクロック信号入力端
子、１₂はチップ・セレクト信号／ＣＳが供給されるチ
ップ・セレクト信号入力端子である。

【０００４】また、１₃はロウアドレス・ストローブ信
号／ＲＡＳが供給されるロウアドレス・ストローブ信号
入力端子、１₄はコラムアドレス・ストローブ信号／Ｃ
ＡＳが入力されるコラムアドレス・ストローブ信号入力
端子である。

【０００５】また、１₅はライト・イネーブル信号／Ｗ
Ｅが供給されるライト・イネーブル信号入力端子、１₆
は出力マスク信号ＤＱＭが供給される出力マスク信号入
力端子である。

【０００６】また、１₇は最上位ビットのアドレス信号
Ａ_nが供給されるアドレス信号入力端子、１_mは最下位ビ
ットのアドレス信号Ａ₁が供給されるアドレス信号入力
端子、１_m+1は基準電圧ＶＲＥＦ、例えば、１.５Ｖが供
給される基準電圧入力端子である。

【０００７】また、２₁〜２₇、２_mは入力回路（入力回
路２₈〜２_m-1は図示を省略）、３₁〜３₆、３_m-1は入力
回路２₂〜２_mから出力される信号を入力回路２₁から出
力されるクロック信号ＣＬＫの立ち上がりエッジに同期
させてラッチするラッチ回路（ラッチ回路３₇〜３_m-2は
図示を省略）である。

【０００８】ここに、入力回路２₁〜２_mは同一の回路構
成とされており、入力回路２₁を代表して示せば、図１
２に示すように構成されている。

【０００９】図１２中、４は差動増幅回路であり、５は
電源電圧ＶＣＣ、たとえば、３Ｖを供給するＶＣＣ電源
線である。

【００１０】また、６、７は負荷をなすカレント・ミラ
ー回路を構成するエンハンスメント形のｐＭＯＳトラン
ジスタ、８、９は駆動トランジスタをなすエンハンスメ
ント形のｎＭＯＳトランジスタである。

【００１１】また、１０は抵抗素子として機能するエン
ハンスメント形のｎＭＯＳトランジスタ、１１〜１３は
波形整形用のインバータ（反転回路）であり、インバー
タ１３の出力端は、ラッチ回路３₁〜３_m-1のクロック信
号入力端に接続されている。

【００１２】この入力回路２₁においては、クロック信
号ＣＬＫ＝高レベル（以下、Ｈレベルという）の場合に
は、ｎＭＯＳトランジスタ８＝導通（以下、ＯＮとい
う）、ｎＭＯＳトランジスタ９＝非導通（以下、ＯＦＦ
という）となり、ノード１４の電圧＝低レベル（以下、
Ｌレベルという）となる。

【００１３】この結果、インバータ１１の出力＝Ｈレベ
ル、インバータ１２の出力＝Ｌレベル、インバータ１３
の出力＝Ｈレベルとなり、これがラッチ回路３₁〜３_m-1
のクロック信号入力端に供給される。

【００１４】これに対して、クロック信号ＣＬＫ＝Ｌレ
ベルの場合には、ｎＭＯＳトランジスタ８＝ＯＦＦ、ｎ
ＭＯＳトランジスタ９＝ＯＮとなり、ノード１４の電圧
＝Ｈレベルとなる。

【００１５】この結果、インバータ１１の出力＝Ｌレベ
ル、インバータ１２の出力＝Ｈレベル、インバータ１３
の出力＝Ｌレベルとなり、これがラッチ回路３₁〜３_m-1
のクロック信号入力端に供給される。

【００１６】

【発明が解決しようとする課題】この入力回路２₁の初
段回路をなす差動増幅回路４においては、抵抗素子とし
て機能するｎＭＯＳトランジスタ１０のゲートはＶＣＣ
電源線５に接続されているので、ｎＭＯＳトランジスタ
１０は常にＯＮ状態となり、差動増幅回路４には常に電
流が流れてしまう。

【００１７】また、前述したように、入力回路２₁〜２_m
は同一の回路構成とされており、入力回路２₂〜２_mも、
差動増幅回路４と同一の回路構成の差動増幅回路を初段
回路として設けており、これら差動増幅回路において
も、常に電流が流れてしまう。

【００１８】このように、図１１にその一部分を示す従
来のＳＤＲＡＭにおいては、入力回路２₁〜２_mの初段回
路をなす差動増幅回路に常に電流が流れてしまうため、
消費電力が大きく、これが問題となっていた。

【００１９】本発明は、かかる点に鑑み、外部から供給
される制御信号及びアドレス信号を外部から供給される
クロック信号に同期させて取り込む同期型半導体記憶装
置であって、入力回路部の消費電力の低減化を図ること
ができるようにした同期型半導体記憶装置を提供するこ
とを目的とする。

【００２０】

【課題を解決するための手段】本発明は、外部から供給
される制御信号及びアドレス信号を外部から供給される
クロック信号に同期させて取り込む同期型半導体記憶装
置において、前記制御信号のうち、チップの選択を指示
するチップ・セレクト信号以外の制御信号及び前記アド
レス信号を受け、入力制御信号により活性化される入力
回路と、該入力制御信号を出力する入力制御回路を有
し、該入力制御回路は、第１のコマンドが与えられたと
きは、前記チップ・セレクト信号が活性レベルに変化し
た場合に、前記入力回路を活性化する入力制御信号を出
力し、第２のコマンドが与えられたときは、常に前記入
力回路を活性化する入力制御信号を出力するというもの
である。

【００２１】

【作用】本発明によれば、入力制御回路は、第１のコマ
ンドが与えられたときは、チップ・セレクト信号が活性
レベルに変化した場合に、入力回路を活性化する入力制
御信号を出力するとされているので、入力回路は、常
時、活性状態とされることはない。

【００２２】

【実施例】以下、図１〜図１０を参照して、本発明の第
１参考例、第２参考例及び第１実施例、第２実施例につ
いて、本発明をＳＤＲＡＭに適用した場合を例にして説
明する。なお、図１、図４、図５において、図１１に対
応する部分には同一符号を付し、その重複説明は省略す
る。

【００２３】（第１参考例・・図１〜図３）図１は本発明の第１参考例の一部分を示す回路図であ
り、本参考例においては、チップ・セレクト信号／ＣＳ
用の入力回路２₂から出力されるチップ・セレクト信号
／ＣＳを反転してなる信号を差動増幅回路活性化信号φ
_Eとして出力するインバータ１９が設けられている。

【００２４】また、チップ・セレクト信号／ＣＳ以外の
制御信号／ＲＡＳ、／ＣＡＳ、／ＷＥ、ＤＱＭ及びアド
レス信号Ａ_n〜Ａ₁用の入力回路として、図１１に示す入
力回路２₃〜２_mの代わりに、インバータ１９から出力さ
れる差動増幅回路活性化信号φ_Eにより活性、非活性が
制御される入力回路２０₃〜２０_mが設けられている。

【００２５】その他の部分については、図１１に示す従
来のＳＤＲＡＭと同様に構成されている。

【００２６】入力回路２０₃〜２０_mは同一の回路構成と
されており、入力回路２０₃を代表して示せば、図２に
示すように構成されている。

【００２７】図２中、２１は差動増幅回路であり、２２
はＶＣＣ電源線、２３、２４は負荷をなすカレント・ミ
ラー回路を構成するエンハンスメント形のｐＭＯＳトラ
ンジスタである。

【００２８】また、２５、２６は駆動トランジスタをな
すエンハンスメント形のｎＭＯＳトランジスタ、２７は
抵抗素子として機能するエンハンスメント形のｎＭＯＳ
トランジスタである。

【００２９】このｎＭＯＳトランジスタ２７のゲート
は、インバータ１９の出力端に接続されており、差動増
幅回路活性化信号φ_EによってＯＮ、ＯＦＦが制御され
るように構成されている。

【００３０】また、２８〜３０は波形整形用のインバー
タであり、インバータ３０の出力端は、ラッチ回路３₂
のロウアドレス・ストローブ信号入力端に接続されてい
る。

【００３１】この入力回路２０₃においては、差動増幅
回路活性化信号φ_E＝Ｌレベルとされる場合には、ｎＭ
ＯＳトランジスタ２７＝ＯＦＦ状態となり、差動増幅回
路２１は非活性状態とされる。

【００３２】これに対して、差動増幅回路活性化信号φ
_E＝Ｈレベルとされる場合には、ｎＭＯＳトランジスタ
２７＝ＯＮ状態となり、差動増幅回路２１は活性状態と
される。

【００３３】この場合において、ロウアドレス・ストロ
ーブ信号／ＲＡＳ＝Ｈレベルの場合には、ｎＭＯＳトラ
ンジスタ２５＝ＯＮ、ｎＭＯＳトランジスタ２６＝ＯＦ
Ｆとなり、ノード３１の電圧＝Ｌレベルとなる。

【００３４】この結果、インバータ２８の出力＝Ｈレベ
ル、インバータ２９の出力＝Ｌレベル、インバータ３０
の出力＝Ｈレベルとなり、これがラッチ回路３₂のロウ
アドレス・ストローブ信号入力端に供給される。

【００３５】これに対して、ロウアドレス・ストローブ
信号／ＲＡＳ＝Ｌレベルの場合には、ｎＭＯＳトランジ
スタ２５＝ＯＦＦ、ｎＭＯＳトランジスタ２６＝ＯＮと
なり、ノード３１の電圧＝Ｈレベルとなる。

【００３６】この結果、インバータ２８の出力＝Ｌレベ
ル、インバータ２９の出力＝Ｈレベル、インバータ３０
の出力＝Ｌレベルとなり、これがラッチ回路３₂のロウ
アドレス・ストローブ信号入力端に供給される。

【００３７】このように構成された本参考例において
は、外部から供給されるチップ・セレクト信号／ＣＳ＝
Ｈレベルの場合には、入力回路２₂から出力されるチッ
プ・セレクト信号／ＣＳ＝Ｈレベル、差動増幅回路活性
化信号φ_E＝Ｌレベルとなり、入力回路２０₃〜２０_mの
初段回路をなす差動増幅回路は非活性状態とされる。

【００３８】これに対して、外部から供給されるチップ
・セレクト信号／ＣＳ＝Ｌレベルとされる場合には、入
力回路２₂から出力されるチップ・セレクト信号／ＣＳ
＝Ｌレベル、差動増幅回路活性化信号φ_E＝Ｈレベルと
なり、入力回路２０₃〜２０_mの初段回路をなす差動増幅
回路は活性状態とされる。

【００３９】ここに、チップ・セレクト信号／ＣＳがＨ
レベルからＬレベルに変化した場合、差動増幅回路活性
化信号φ_Eは、所定時間遅延して、ＬレベルからＨレベ
ルに変化するので、チップ・セレクト信号／ＣＳの入力
タイミングは、これを考慮して決定しなければならな
い。

【００４０】図３は、このチップ・セレクト信号／ＣＳ
の入力タイミングを説明するための波形図であり、図３
Ａはクロック信号ＣＬＫ、図３Ｂはチップ・セレクト信
号／ＣＳ、図３Ｃはチップ・セレクト信号／ＣＳ以外の
制御信号／ＲＡＳ、／ＣＡＳ、／ＷＥ、ＤＱＭ及びアド
レス信号Ａ_n〜Ａ₁を示している。

【００４１】即ち、本参考例においては、制御信号及び
アドレス信号に要求されるセット・アップ時間をｔ
_SETUP（例えば、２ｎｓ）とすれば、チップ・セレクト
信号／ＣＳのセット・アップ時間ｔ_SETUP-CSは、チップ
・セレクト信号／ＣＳがＨレベルからＬレベルに変化し
た後、入力回路２０₃〜２０_mの初段をなす差動増幅回路
が活性状態となるまでの時間を考慮して、セット・アッ
プ時間ｔ_SETUPより長い時間となるように設定される必
要がある。

【００４２】なお、図３において、ｔ_HOLDはホールド時
間（例えば、２ｎｓ）であり、チップ・セレクト信号／
ＣＳのホールド時間は、制御信号及びアドレス信号に要
求されるホールド時間ｔ_HOLDで足りる。

【００４３】以上のように、本参考例によれば、入力回
路２０₃〜２０_mは、チップ・セレクト信号／ＣＳがＬレ
ベルとされてから所定の遅延時間を経過した後、チップ
・セレクト信号／ＣＳがＨレベルとされてから所定の遅
延時間を経過するまでの期間のみ、活性状態とされ、そ
れ以外の期間は、非活性状態とされ、常時、活性状態と
されることはないので、入力回路部の消費電力の低減化
を図ることができる。

【００４４】（第２参考例・・図４）図４は本発明の第２参考例の一部分を示す回路図であ
り、本参考例は、第１参考例が設けているインバータ１
９からなる差動増幅回路活性化回路の代わりに、回路構
成の異なる差動増幅回路活性化回路３３を設け、その他
については、第１参考例と同様に構成したものである。

【００４５】差動増幅回路活性化回路３３において、３
４はチップ・セレクト信号／ＣＳ用の入力回路２₂から
出力されるチップ・セレクト信号／ＣＳを反転するイン
バータである。

【００４６】また、３５は制御信号及びアドレス信号か
らなるコマンド信号によってＨレベル又はＬレベルを記
憶し、Ｈレベル信号又はＬレベル信号を出力するように
設定される１ビット記憶回路である。

【００４７】また、３６はインバータ３４の出力と１ビ
ット記憶回路３５の出力とをＯＲ処理（論理和処理）し
てなる差動増幅回路活性化信号φ_Eを出力するＯＲ回路
（論理和回路）である。

【００４８】ここに、１ビット記憶回路３５の出力＝Ｌ
レベルとされる場合には、インバータ３４の出力が差動
増幅回路活性化信号φ_Eとして入力回路２０₃〜２０_mの
初段回路をなす差動増幅回路に供給される。

【００４９】したがって、この場合において、外部から
供給されるチップ・セレクト信号／ＣＳ＝Ｈレベルの場
合には、入力回路２₂から出力されるチップ・セレクト
信号／ＣＳ＝Ｈレベル、インバータ３４の出力＝Ｌレベ
ル、差動増幅回路活性化信号φ_E＝Ｌレベルとなり、入
力回路２０₃〜２０_mの初段回路をなす差動増幅回路は非
活性状態とされる。

【００５０】これに対して、外部から供給されるチップ
・セレクト信号／ＣＳ＝Ｌレベルとされる場合には、入
力回路２₂から出力されるチップ・セレクト信号／ＣＳ
＝Ｌレベル、インバータ３４の出力＝Ｈレベル、差動増
幅回路活性化信号φ_E＝Ｈレベルとなり、入力回路２０₃
〜２０_mの初段回路をなす差動増幅回路は活性状態とさ
れる。

【００５１】即ち、１ビット記憶回路３５の出力＝Ｌレ
ベルとされる場合には、本参考例は、図１に示す第１参
考例と同様に動作し、入力回路２０₃〜２０_mの初段回路
をなす差動増幅回路は、チップ・セレクト信号／ＣＳが
Ｌレベルとされてから所定の遅延時間を経過した後、チ
ップ・セレクト信号／ＣＳがＨレベルとされてから所定
の遅延時間を経過するまでの期間のみ、活性状態とさ
れ、それ以外の期間は、非活性状態とされる。

【００５２】これに対して、１ビット記憶回路３５の出
力＝Ｈレベルとされる場合には、ＯＲ回路３６の出力、
即ち、差動増幅回路活性化信号φ_E＝Ｈレベルに固定さ
れ、入力回路２０₃〜２０_mの初段回路をなす差動増幅回
路は、常時、活性状態とされ、本参考例は、図１１に示
す従来のＳＤＲＡＭと同様に動作する。

【００５３】したがって、本参考例によれば、１ビット
記憶回路３５の出力＝Ｌレベルと設定する場合には、第
１参考例の場合と同様に、入力回路部の消費電力の低減
化を図ることができる。

【００５４】なお、１ビット記憶回路３５は、所定のヒ
ューズの切断の有無や、所定の配線の有無や、所定のパ
ッドに対するボンディングの有無などにより、Ｈレベル
信号又はＬレベル信号を出力するように、製造工程にお
いて、その記憶内容を設定しても良い。

【００５５】（第１実施例・・図５〜図９）図５は本発明の第１実施例の一部分を示す回路図であ
り、本実施例は、第２参考例が設けている差動増幅回路
活性化回路３３の代わりに、回路構成の異なる差動増幅
回路活性化回路３８を設け、その他については、第２参
考例と同様に構成したものである。

【００５６】ここに、差動増幅回路活性化回路３８は、
図４に示す１ビット記憶回路３５の代わりに、回路構成
の異なる１ビット記憶回路３９を設け、その他について
は、図４に示す差動増幅回路活性化回路３３と同様に構
成したものである。

【００５７】この１ビット記憶回路３９は、ラッチ回路
３₂から出力されるロウアドレス・ストローブ信号／Ｒ
ＡＳ、ラッチ回路３₃から出力されるコラムアドレス・
ストローブ信号／ＣＡＳ、ラッチ回路３₄から出力され
るライト・イネーブル信号／ＷＥが供給される構成とさ
れており、具体的には、図６に示すように構成されてい
る。

【００５８】図６中、４０、４１はラッチ回路３₂から
出力されるロウアドレス・ストローブ信号／ＲＡＳを反
転するインバータ、４２はラッチ回路３₄から出力され
るライト・イネーブル信号／ＷＥを反転するインバータ
である。

【００５９】また、４３はインバータ４０の出力と、ラ
ッチ回路３₃から出力されるコラムアドレス・ストロー
ブ信号／ＣＡＳと、ラッチ回路３₄から出力されるライ
ト・イネーブル信号／ＷＥとをＮＡＮＤ処理（非論理積
処理）するＮＡＮＤ回路（非論理積回路）である。

【００６０】また、４４はインバータ４１、４２の出力
と、ラッチ回路３₃から出力されるコラムアドレス・ス
トローブ信号／ＣＡＳとをＡＮＤ処理（論理積処理）す
るＡＮＤ回路（論理積回路）である。

【００６１】また、４５はＶＣＣ電源線、４６はＮＡＮ
Ｄ回路４３の出力によってＯＮ、ＯＦＦが制御されるエ
ンハンスメント形のｐＭＯＳトランジスタ、４７はＡＮ
Ｄ回路４４の出力によってＯＮ、ＯＦＦが制御されるエ
ンハンスメント形のｎＭＯＳトランジスタである。

【００６２】また、４８はラッチ回路であり、４９、５
０はインバータ、５１は出力端をＯＲ回路３６に接続さ
れたインバータである。

【００６３】この１ビット記憶回路３９においては、図
７に示すように、ロウアドレス・ストローブ信号／ＲＡ
Ｓ＝Ｌレベル、コラムアドレス・ストローブ信号／ＣＡ
Ｓ＝Ｈレベル、ライト・イネーブル信号／ＷＥ＝Ｈレベ
ルとされた場合、即ち、アクティブ・コマンドが取り込
まれた場合、ＮＡＮＤ回路４３の出力＝Ｌレベル、ｐＭ
ＯＳトランジスタ４６＝ＯＮ、ＡＮＤ回路４４の出力＝
Ｌレベル、ｎＭＯＳトランジスタ４７＝ＯＦＦとされ
る。

【００６４】この結果、ラッチ回路４８は、インバータ
４９の出力＝Ｌレベル、インバータ５０の出力＝Ｈレベ
ルの状態に設定され、インバータ５１の出力＝Ｈレベル
とされる。

【００６５】したがって、この場合には、図５に示すＯ
Ｒ回路３６の出力、即ち、差動増幅回路活性化信号φ_E
はＨレベルとなり、入力回路２０₃〜２０_mの初段回路を
なす差動増幅回路は、常時、活性状態とされ、本実施例
は、図１１に示す従来のＳＤＲＡＭと同様に動作する。

【００６６】これに対して、図８に示すように、ロウア
ドレス・ストローブ信号／ＲＡＳ＝Ｌレベル、コラムア
ドレス・ストローブ信号／ＣＡＳ＝Ｈレベル、ライト・
イネーブル信号／ＷＥ＝Ｌレベルとされた場合、即ち、
プリチャージ・コマンドが取り込まれた場合には、ＮＡ
ＮＤ回路４３の出力＝Ｈレベル、ｐＭＯＳトランジスタ
４６＝ＯＦＦ、ＡＮＤ回路４４の出力＝Ｈレベル、ｎＭ
ＯＳトランジスタ４７＝ＯＮとされる。

【００６７】この結果、ラッチ回路４８は、インバータ
４９の出力＝Ｈレベル、インバータ５０の出力＝Ｌレベ
ルの状態に設定され、インバータ５１の出力＝Ｌレベル
とされ、図５に示すインバータ３４の出力が差動増幅回
路活性化信号φ_Eとして入力回路２０₃〜２０_mの初段回
路をなす差動増幅回路に供給される。

【００６８】したがって、この場合において、外部から
供給されるチップ・セレクト信号／ＣＳ＝Ｈレベルの場
合、入力回路２₂から出力されるチップ・セレクト信号
／ＣＳ＝Ｈレベル、差動増幅回路活性化信号φ_E＝Ｌレ
ベルとなり、入力回路２０₃〜２０_mの初段回路をなす差
動増幅回路は非活性状態とされる。

【００６９】これに対して、外部から供給されるチップ
・セレクト信号／ＣＳ＝Ｌレベルとされる場合には、入
力回路２₂から出力されるチップ・セレクト信号／ＣＳ
＝Ｌレベル、差動増幅回路活性化信号φ_E＝Ｈレベルと
なり、入力回路２０₃〜２０_mの初段回路をなす差動増幅
回路は活性状態とされる。

【００７０】なお、ロウアドレス・ストローブ信号／Ｒ
ＡＳ＝Ｌレベル、コラムアドレス・ストローブ信号／Ｃ
ＡＳ＝Ｈレベル、ライト・イネーブル信号／ＷＥ＝Ｈレ
ベル、又は、ロウアドレス・ストローブ信号／ＲＡＳ＝
Ｌレベル、コラムアドレス・ストローブ信号／ＣＡＳ＝
Ｈレベル、ライト・イネーブル信号／ＷＥ＝Ｌレベル以
外の場合、ＮＡＮＤ回路４３の出力＝Ｈレベル、ｐＭＯ
Ｓトランジスタ４６＝ＯＦＦ、ＡＮＤ回路４４の出力＝
Ｌレベル、ｎＭＯＳトランジスタ４７＝ＯＦＦとされ、
ラッチ回路４８は、前の状態を維持することになる。

【００７１】ここに、本実施例においては、電源投入
後、８回のオート・リフレッシュ・サイクルが設定され
るが、このオート・リフレッシュ・サイクルが終了する
と、自動的にプリチャージ動作に移行するようにされて
いる。

【００７２】したがって、電源投入後、ラッチ回路４８
は、インバータ４９の出力＝Ｈレベル、インバータ５０
の出力＝Ｌレベルの状態を維持し、インバータ５１の出
力＝Ｌレベルとされ、インバータ３４の出力が差動増幅
回路活性化信号φ_Eとして出力され、入力回路２０₃〜２
０_mを構成する差動増幅回路は非活性状態とされる。

【００７３】その後、アクティブ・コマンドが入力され
ると、チップ・セレクト信号／ＣＳ＝Ｌレベルに変化す
ることにより、入力回路２０₃〜２０_mの初段回路をなす
差動増幅回路は、活性化され、チップ・セレクト信号／
ＣＳ以外の制御信号／ＲＡＳ、／ＣＡＳ、／ＷＥ、ＤＱ
Ｍ及びアドレス信号Ａ_n〜Ａ₁が入力される。

【００７４】そして、アクティブ・コマンドが取り込ま
れると、図７に示すように、ラッチ回路４８は、インバ
ータ４９の出力＝Ｌレベル、インバータ５０の出力＝Ｈ
レベルの状態に設定され、インバータ５１の出力＝Ｈレ
ベルとされる。

【００７５】この結果、差動増幅回路活性化信号φ_E＝
Ｈレベルとされ、入力回路２０₃〜２０_mの初段回路をな
す差動増幅回路は、常時、活性状態とされ、本実施例
は、従来例と同様に動作するように設定される。

【００７６】その後、プリチャージ・コマンドが入力さ
れると、図８に示すように、ラッチ回路４８は、インバ
ータ４９の出力＝Ｈレベル、インバータ５０の出力＝Ｌ
レベルの状態に設定され、インバータ５１の出力＝Ｌレ
ベルとされる。

【００７７】この結果、インバータ３４の出力が差動増
幅回路活性化信号φ_Eとして入力回路２０₃〜２０_mの初
段回路をなす差動増幅回路に供給され、本実施例は、第
１参考例と同様に動作するように設定され、この状態
は、その後、アクティブ・コマンドが取り込まれるまで
維持される。

【００７８】ここに、アクティブ・コマンドが取り込ま
れる場合において、チップ・セレクト信号／ＣＳがＨレ
ベルからＬレベルに変化した場合、差動増幅回路活性化
信号φ_Eは、所定時間遅延して、ＬレベルからＨレベル
に変化する。

【００７９】したがって、アクティブ・コマンドを入力
する場合のチップ・セレクト信号／ＣＳの入力タイミン
グは、これを考慮して決定しなければならない。

【００８０】図９は、このアクティブ・コマンドを入力
する場合のチップ・セレクト信号／ＣＳの入力タイミン
グを説明するための波形図であり、図９Ａはクロック信
号ＣＬＫ、図９Ｂはチップ・セレクト信号／ＣＳ、図９
Ｃはチップ・セレクト信号／ＣＳ以外の制御信号／ＲＡ
Ｓ、／ＣＡＳ、／ＷＥ、ＤＱＭ及びアドレス信号Ａ_n〜
Ａ₁を示している。

【００８１】即ち、本実施例においては、制御信号及び
アドレス信号に要求されるセット・アップ時間をｔ
_SETUP（例えば、２ｎｓ）とすれば、アクティブ・コマ
ンドを入力する場合のチップ・セレクト信号／ＣＳのセ
ット・アップ時間ｔ_SETUP-CSは、チップ・セレクト信号
／ＣＳがＨレベルからＬレベルに変化した後、入力回路
２０₃〜２０_mの初段回路をなす差動増幅回路が活性状態
となるまでの時間を考慮して、セット・アップ時間ｔ
_SETUPより長い時間となるように設定される必要があ
る。

【００８２】但し、アクティブ・コマンドが取り込まれ
た後、プリチャージ・コマンドが取り込まれるまでは、
従来例の場合と同様に、入力回路２０₃〜２０_mの初段回
路をなす差動増幅回路は、常時、活性状態とされるの
で、この場合のチップ・セレクト信号／ＣＳのセット・
アップ時間ｔ_SETUP-CSは、セット・アップ時間ｔ_SETUP
と同一時間で足りる。

【００８３】なお、図９において、ｔ_HOLDはホールド時
間（例えば、２ｎｓ）であり、チップ・セレクト信号／
ＣＳのホールド時間は、制御信号及びアドレス信号に要
求されるホールド時間ｔ_HOLDで足りる。

【００８４】このように、本実施例においては、入力回
路２０₃〜２０_mの初段回路をなす差動増幅回路は、アク
ティブ・コマンドが入力されるに際して、チップ・セレ
クト信号／ＣＳがＬレベルに変化してから、プリチャー
ジ・コマンドが取り込まれるまでの間、活性状態とさ
れ、それ以外の期間は非活性状態とされ、常時、活性状
態とされることはないので、本実施例によっても、入力
回路部の消費電力の低減化を図ることができる。

【００８５】（第２実施例・・図１０）本発明の第２実施例は、図５に示す第１実施例が設けて
いる１ビット記憶回路３９の代わりに、図１０に示す１
ビット記憶回路を設け、その他については、第１実施例
と同様に構成するというものである。

【００８６】図１０に示す１ビット記憶回路は、ｎＭＯ
Ｓトランジスタ５３を設け、その他については、第１実
施例が設ける１ビット記憶回路３９と同様に構成したも
のである。

【００８７】ｎＭＯＳトランジスタ５３は、ドレインを
ラッチ回路４８の入力端、即ち、インバータ４９の入力
端に接続され、ソースを接地され、ゲートにオート（自
動）・プリチャージ移行信号φ_Pが供給されるように構
成されている。

【００８８】このオート・プリチャージ移行信号φ
_Pは、自動的にプリチャージ動作に移行する場合、たと
えば、書込み動作を行い、かつ、その後、自動的にプリ
チャージ動作を行うことを指示するライト・ウイズ・オ
ート・プリチャージ（write withauto-precharge)コマ
ンドに従ったプリチャージ動作に移行する場合、所定期
間、Ｈレベルとなり、それ以外は、Ｌレベルを維持する
信号であり、内部で生成されるものである。

【００８９】ここに、オート・プリチャージ移行信号φ
_P＝Ｌレベルの場合、ｎＭＯＳトランジスタ５３＝ＯＦ
Ｆとなり、オート・プリチャージ移行信号φ_P＝Ｈレベ
ルの場合には、ｎＭＯＳトランジスタ５３＝ＯＮとな
る。

【００９０】なお、本実施例においても、電源投入後、
８回のオート・リフレッシュ・サイクルが設定される
が、このオート・リフレッシュ・サイクルが終了する
と、自動的にプリチャージ動作に移行するようにされて
いる。

【００９１】したがって、電源投入後、ラッチ回路４８
は、インバータ４９の出力＝Ｈレベル、インバータ５０
の出力＝Ｌレベルの状態を維持し、インバータ５１の出
力＝Ｌレベルとされ、インバータ３４の出力が差動増幅
回路活性化信号φ_Eとして出力され、入力回路２０₃〜２
０_mを構成する差動増幅回路は非活性状態とされる。

【００９２】その後、アクティブ・コマンドが取り込ま
れると、ｐＭＯＳトランジスタ４６＝ＯＮ、ｎＭＯＳト
ランジスタ４７＝ＯＦＦとされ、ラッチ回路４８は、イ
ンバータ４９の出力＝Ｌレベル、インバータ５０の出力
＝Ｈレベルの状態に設定され、インバータ５１の出力＝
Ｈレベルとされる。

【００９３】この結果、差動増幅回路活性化信号φ_E＝
Ｈレベルとされ、入力回路２０₃〜２０_mの初段回路をな
す差動増幅回路は、常時、活性状態とされ、本実施例
は、従来例と同様に動作するように設定される。

【００９４】そして、その後、プリチャージ・コマンド
が入力されると、ｐＭＯＳトランジスタ４６＝ＯＦＦ、
ｎＭＯＳトランジスタ４７＝ＯＮとされ、インバータ４
９の出力＝Ｈレベル、インバータ５０の出力＝Ｌレベル
の状態に設定され、インバータ５１の出力＝Ｌレベルと
される。

【００９５】この結果、インバータ３４の出力が差動増
幅回路活性化信号φ_Eとして入力回路２０₃〜２０_mの初
段回路をなす差動増幅回路に供給され、本実施例は、第
１参考例と同様に動作するように設定され、この状態
は、その後、アクティブ・コマンドが取り込まれるまで
維持される。

【００９６】また、差動増幅回路活性化信号φ_E＝Ｈレ
ベルとされ、入力回路２０₃〜２０_mの初段回路をなす差
動増幅回路が活性状態とされた後、ライト・ウイズ・オ
ート・プリチャージ・コマンドに従ったプリチャージ動
作に移行すると、オート・プリチャージ移行信号φ_P＝
Ｈレベルとなり、ｎＭＯＳトランジスタ５３＝ＯＮとさ
れる。

【００９７】この結果、ラッチ回路４８は、インバータ
４９の出力＝Ｈレベル、インバータ５０の出力＝Ｌレベ
ルの状態に設定され、インバータ５１の出力＝Ｌレベル
とされる。

【００９８】したがって、この場合においても、インバ
ータ３４の出力が差動増幅回路活性化信号φ_Eとして入
力回路２０₃〜２０_mの初段回路をなす差動増幅回路に供
給され、本実施例は、第１参考例と同様に動作するよう
に設定され、この状態は、その後、アクティブ・コマン
ドが取り込まれるまで維持される。

【００９９】なお、アクティブ・コマンドが取り込まれ
る場合において、チップ・セレクト信号／ＣＳがＨレベ
ルからＬレベルに変化した場合には、差動増幅回路活性
化信号φ_Eは、所定時間遅延して、ＬレベルからＨレベ
ルに変化するので、アクティブ・コマンドを入力する場
合のチップ・セレクト信号／ＣＳの入力タイミングは、
これを考慮して決定しなければならないことは、第１実
施例の場合と同様である。

【０１００】ここに、本実施例においては、入力回路２
０₃〜２０_mの初段回路をなす差動増幅回路は、アクティ
ブ・コマンドが入力されるに際して、チップ・セレクト
信号／ＣＳがＬレベルに変化してから、プリチャージ・
コマンドが取り込まれるまでの間、又は、チップ・セレ
クト信号／ＣＳがＬレベルに変化してから、ライト・ウ
イズ・オート・プリチャージ・コマンドに従ったプリチ
ャージ動作に移行するまでの間、活性状態とされ、それ
以外の期間は非活性状態とされ、常時、活性状態とされ
ることはないので、本実施例によっても、入力回路部の
消費電力の低減化を図ることができる。

【０１０１】

【発明の効果】以上のように、本発明によれば、入力制
御回路は、第１のコマンドが与えられたときは、チップ
・セレクト信号が活性レベルに変化した場合に、入力回
路を活性化する入力制御信号を出力し、入力回路は、常
時、活性状態とされることはないので、入力回路部の消
費電力の低減化を図ることができる。

【図面の簡単な説明】

【図１】本発明の第１参考例の一部分を示す回路図であ
る。

【図２】本発明の第１参考例が設けている入力回路の１
つを示す回路図である。

【図３】本発明の第１参考例におけるチップ・セレクト
信号の入力タイミングを説明するための波形図である。

【図４】本発明の第２参考例の一部分を示す回路図であ
る。

【図５】本発明の第１実施例の一部分を示す回路図であ
る。

【図６】本発明の第１実施例が設けている差動増幅回路
活性化回路を構成する１ビット記憶回路を示す回路図で
ある。

【図７】本発明の第１実施例が設けている差動増幅回路
活性化回路を構成する１ビット記憶回路の動作を示す回
路図である。

【図８】本発明の第１実施例が設けている差動増幅回路
活性化回路を構成する１ビット記憶回路の動作を示す回
路図である。

【図９】本発明の第１実施例におけるチップ・セレクト
信号の入力タイミングを説明するための波形図である。

【図１０】本発明の第２実施例が設けている１ビット記
憶回路を示す回路図である。

【図１１】従来のＳＤＲＡＭの一例の一部分を示す回路
図である。

【図１２】図１１に示すＳＤＲＡＭが設けている入力回
路を示す回路図である。

【符号の説明】

（図１、図４、図５）１₁〜１₇、１_m、１_m+1 外部端子２₁、２₂、２０₃〜２０₇、２０_m 入力回路 φ_E 差動増幅回路活性化信号

Claims

(57)【特許請求の範囲】

【請求項１】外部から供給される制御信号及びアドレス
信号を外部から供給されるクロック信号に同期させて取
り込む同期型半導体記憶装置において、前記制御信号のうち、チップの選択を指示するチップ・
セレクト信号以外の制御信号及び前記アドレス信号を受
け、入力制御信号により活性化される入力回路と、該入力制御信号を出力する入力制御回路を有し、該入力制御回路は、第１のコマンドが与えられたとき
は、前記チップ・セレクト信号が活性レベルに変化した
場合に、前記入力回路を活性化する入力制御信号を出力
し、第２のコマンドが与えられたときは、常に前記入力
回路を活性化する入力制御信号を出力することを特徴と
する同期型半導体記憶装置。
【請求項２】外部から供給される制御信号及びアドレス
信号を外部から供給されるクロック信号に同期させて取
り込む同期型半導体記憶装置において、前記制御信号のうち、チップの選択を指示するチップ・
セレクト信号以外の制御信号及び前記アドレス信号を受
け、入力制御信号により活性化される入力回路と、該入力制御信号を出力する入力制御回路を有し、該入力制御信号は、メモリセル領域の活性化を指示する
アクティブ・コマンドが与えられるまでは、前記チップ
・セレクト信号が活性レベルに変化した場合に、前記入
力回路を活性化する入力制御信号を出力し、前記アクテ
ィブ・コマンドが与えられた後、前記メモリセル領域の
プリチャージを指示するプリチャージ・コマンドが与え
られるまでは、常に前記入力回路を活性化する入力制御
信号を出力することを特徴とする同期型半導体記憶装
置。
【請求項３】前記チップ・セレクト信号以外の制御信号
及びアドレス信号を受ける前記入力回路は、対応する外部入力信号を受ける第１のトランジスタと、該第１のトランジスタと電源との間に設けられ、前記入
力制御信号に制御され、前記第１のトランジスタと電源
との導通／非導通を制御する第２のトランジスタを有す
ることを特徴とする請求項１又は２記載の同期型半導体
記憶装置。
【請求項４】前記入力回路は、差動増幅回路であること
を特徴とする請求項３記載の同期型半導体記憶装置。
【請求項５】前記入力制御回路は、前記チップ・セレクト信号に対応して設けられている入
力回路から出力される信号を反転する反転回路と、外部から供給する所定のコマンドによって出力を高レベ
ル又は低レベルに固定される１ビット記憶回路と、前記反転回路の出力と前記１ビット記憶回路の出力とを
論理和処理する論理和回路とを備え、該論理和回路の出力を前記入力制御信号として出力する
ように構成されていることを特徴とする請求項１記載の
同期型半導体記憶装置。
【請求項６】前記入力制御回路は、前記チップ・セレクト信号に対応して設けられている入
力回路から出力される信号を反転する反転回路と、前記アクティブ・コマンドが取り込まれた後、前記プリ
チャージ・コマンドが取り込まれるまでは高レベル信号
を出力し、前記プリチャージ・コマンドが取り込まれた
後、前記アクティブ・コマンドが取り込まれるまでは低
レベル信号を出力する１ビット記憶回路と、前記反転回路の出力と前記１ビット記憶回路の出力とを
論理和処理する論理和回路とを備え、この論理和回路の出力を前記入力制御信号として出力す
るように構成されていることを特徴とする請求項２記載
の同期型半導体記憶装置。
【請求項７】前記入力制御回路は、前記メモリセル領域
が自動的にプリチャージ動作に移行した場合、前記チッ
プ・セレクト信号が活性レベルに変化した場合に、前記
入力回路を活性化する入力制御信号を出力するように構
成されていることを特徴とする請求項２記載の同期型半
導体記憶装置。
【請求項８】前記入力制御回路は、前記チップ・セレクト信号に対応して設けられている入
力回路から出力される信号を反転する反転回路と、前記アクティブ・コマンドが取り込まれた後、前記プリ
チャージ・コマンドが取り込まれるまで又は自動的にプ
リチャージ動作に移行するまでは高レベル信号を出力
し、前記プリチャージ・コマンドが取り込まれた後又は
自動的にプリチャージ動作に移行した後、前記アクティ
ブ・コマンドが取り込まれるまでは低レベル信号を出力
する１ビット記憶回路と、前記反転回路の出力と前記１ビット記憶回路の出力とを
論理和処理する論理和回路とを備え、この論理和回路の出力を前記入力制御信号として出力す
るように構成されていることを特徴とする請求項７記載
の同期型半導体記憶装置。