JP3319120B2 - 同期型半導体記憶装置 - Google Patents
同期型半導体記憶装置Info
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- JP3319120B2 JP3319120B2 JP02017394A JP2017394A JP3319120B2 JP 3319120 B2 JP3319120 B2 JP 3319120B2 JP 02017394 A JP02017394 A JP 02017394A JP 2017394 A JP2017394 A JP 2017394A JP 3319120 B2 JP3319120 B2 JP 3319120B2
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Description
御信号及びアドレス信号を外部から供給されるクロック
信号に同期させて取り込む同期型半導体記憶装置に関す
る。
とえば、SDRAM(SynchronousDynamic Random
Access Memory)が知られており、図11は、その一
部分を示している。
子(外部端子18〜1m-1は図示を省略)であり、11は
クロック信号CLKが供給されるクロック信号入力端
子、12はチップ・セレクト信号/CSが供給されるチ
ップ・セレクト信号入力端子である。
号/RASが供給されるロウアドレス・ストローブ信号
入力端子、14はコラムアドレス・ストローブ信号/C
ASが入力されるコラムアドレス・ストローブ信号入力
端子である。
Eが供給されるライト・イネーブル信号入力端子、16
は出力マスク信号DQMが供給される出力マスク信号入
力端子である。
Anが供給されるアドレス信号入力端子、1mは最下位ビ
ットのアドレス信号A1が供給されるアドレス信号入力
端子、1m+1は基準電圧VREF、例えば、1.5Vが供
給される基準電圧入力端子である。
路28〜2m-1は図示を省略)、31〜36、3m-1は入力
回路22〜2mから出力される信号を入力回路21から出
力されるクロック信号CLKの立ち上がりエッジに同期
させてラッチするラッチ回路(ラッチ回路37〜3m-2は
図示を省略)である。
成とされており、入力回路21を代表して示せば、図1
2に示すように構成されている。
電源電圧VCC、たとえば、3Vを供給するVCC電源
線である。
ー回路を構成するエンハンスメント形のpMOSトラン
ジスタ、8、9は駆動トランジスタをなすエンハンスメ
ント形のnMOSトランジスタである。
ハンスメント形のnMOSトランジスタ、11〜13は
波形整形用のインバータ(反転回路)であり、インバー
タ13の出力端は、ラッチ回路31〜3m-1のクロック信
号入力端に接続されている。
号CLK=高レベル(以下、Hレベルという)の場合に
は、nMOSトランジスタ8=導通(以下、ONとい
う)、nMOSトランジスタ9=非導通(以下、OFF
という)となり、ノード14の電圧=低レベル(以下、
Lレベルという)となる。
ル、インバータ12の出力=Lレベル、インバータ13
の出力=Hレベルとなり、これがラッチ回路31〜3m-1
のクロック信号入力端に供給される。
ベルの場合には、nMOSトランジスタ8=OFF、n
MOSトランジスタ9=ONとなり、ノード14の電圧
=Hレベルとなる。
ル、インバータ12の出力=Hレベル、インバータ13
の出力=Lレベルとなり、これがラッチ回路31〜3m-1
のクロック信号入力端に供給される。
段回路をなす差動増幅回路4においては、抵抗素子とし
て機能するnMOSトランジスタ10のゲートはVCC
電源線5に接続されているので、nMOSトランジスタ
10は常にON状態となり、差動増幅回路4には常に電
流が流れてしまう。
は同一の回路構成とされており、入力回路22〜2mも、
差動増幅回路4と同一の回路構成の差動増幅回路を初段
回路として設けており、これら差動増幅回路において
も、常に電流が流れてしまう。
来のSDRAMにおいては、入力回路21〜2mの初段回
路をなす差動増幅回路に常に電流が流れてしまうため、
消費電力が大きく、これが問題となっていた。
される制御信号及びアドレス信号を外部から供給される
クロック信号に同期させて取り込む同期型半導体記憶装
置であって、入力回路部の消費電力の低減化を図ること
ができるようにした同期型半導体記憶装置を提供するこ
とを目的とする。
される制御信号及びアドレス信号を外部から供給される
クロック信号に同期させて取り込む同期型半導体記憶装
置において、前記制御信号のうち、チップの選択を指示
するチップ・セレクト信号以外の制御信号及び前記アド
レス信号を受け、入力制御信号により活性化される入力
回路と、該入力制御信号を出力する入力制御回路を有
し、該入力制御回路は、第1のコマンドが与えられたと
きは、前記チップ・セレクト信号が活性レベルに変化し
た場合に、前記入力回路を活性化する入力制御信号を出
力し、第2のコマンドが与えられたときは、常に前記入
力回路を活性化する入力制御信号を出力するというもの
である。
ンドが与えられたときは、チッ プ・セレクト信号が活性
レベルに変化した場合に、入力回路を活性化する入力制
御信号を出力するとされているので、入力回路は、常
時、活性状態とされることはない。
1参考例、第2参考例及び第1実施例、第2実施例につ
いて、本発明をSDRAMに適用した場合を例にして説
明する。なお、図1、図4、図5において、図11に対
応する部分には同一符号を付し、その重複説明は省略す
る。
り、本参考例においては、チップ・セレクト信号/CS
用の入力回路22から出力されるチップ・セレクト信号
/CSを反転してなる信号を差動増幅回路活性化信号φ
Eとして出力するインバータ19が設けられている。
制御信号/RAS、/CAS、/WE、DQM及びアド
レス信号An〜A1用の入力回路として、図11に示す入
力回路23〜2mの代わりに、インバータ19から出力さ
れる差動増幅回路活性化信号φEにより活性、非活性が
制御される入力回路203〜20mが設けられている。
来のSDRAMと同様に構成されている。
されており、入力回路203を代表して示せば、図2に
示すように構成されている。
はVCC電源線、23、24は負荷をなすカレント・ミ
ラー回路を構成するエンハンスメント形のpMOSトラ
ンジスタである。
すエンハンスメント形のnMOSトランジスタ、27は
抵抗素子として機能するエンハンスメント形のnMOS
トランジスタである。
は、インバータ19の出力端に接続されており、差動増
幅回路活性化信号φEによってON、OFFが制御され
るように構成されている。
タであり、インバータ30の出力端は、ラッチ回路32
のロウアドレス・ストローブ信号入力端に接続されてい
る。
回路活性化信号φE=Lレベルとされる場合には、nM
OSトランジスタ27=OFF状態となり、差動増幅回
路21は非活性状態とされる。
E=Hレベルとされる場合には、nMOSトランジスタ
27=ON状態となり、差動増幅回路21は活性状態と
される。
ーブ信号/RAS=Hレベルの場合には、nMOSトラ
ンジスタ25=ON、nMOSトランジスタ26=OF
Fとなり、ノード31の電圧=Lレベルとなる。
ル、インバータ29の出力=Lレベル、インバータ30
の出力=Hレベルとなり、これがラッチ回路32のロウ
アドレス・ストローブ信号入力端に供給される。
信号/RAS=Lレベルの場合には、nMOSトランジ
スタ25=OFF、nMOSトランジスタ26=ONと
なり、ノード31の電圧=Hレベルとなる。
ル、インバータ29の出力=Hレベル、インバータ30
の出力=Lレベルとなり、これがラッチ回路32のロウ
アドレス・ストローブ信号入力端に供給される。
は、外部から供給されるチップ・セレクト信号/CS=
Hレベルの場合には、入力回路22から出力されるチッ
プ・セレクト信号/CS=Hレベル、差動増幅回路活性
化信号φE=Lレベルとなり、入力回路203〜20mの
初段回路をなす差動増幅回路は非活性状態とされる。
・セレクト信号/CS=Lレベルとされる場合には、入
力回路22から出力されるチップ・セレクト信号/CS
=Lレベル、差動増幅回路活性化信号φE=Hレベルと
なり、入力回路203〜20mの初段回路をなす差動増幅
回路は活性状態とされる。
レベルからLレベルに変化した場合、差動増幅回路活性
化信号φEは、所定時間遅延して、LレベルからHレベ
ルに変化するので、チップ・セレクト信号/CSの入力
タイミングは、これを考慮して決定しなければならな
い。
の入力タイミングを説明するための波形図であり、図3
Aはクロック信号CLK、図3Bはチップ・セレクト信
号/CS、図3Cはチップ・セレクト信号/CS以外の
制御信号/RAS、/CAS、/WE、DQM及びアド
レス信号An〜A1を示している。
アドレス信号に要求されるセット・アップ時間をt
SETUP(例えば、2ns)とすれば、チップ・セレクト
信号/CSのセット・アップ時間tSETUP-CSは、チップ
・セレクト信号/CSがHレベルからLレベルに変化し
た後、入力回路203〜20mの初段をなす差動増幅回路
が活性状態となるまでの時間を考慮して、セット・アッ
プ時間tSETUPより長い時間となるように設定される必
要がある。
間(例えば、2ns)であり、チップ・セレクト信号/
CSのホールド時間は、制御信号及びアドレス信号に要
求されるホールド時間tHOLDで足りる。
路203〜20mは、チップ・セレクト信号/CSがLレ
ベルとされてから所定の遅延時間を経過した後、チップ
・セレクト信号/CSがHレベルとされてから所定の遅
延時間を経過するまでの期間のみ、活性状態とされ、そ
れ以外の期間は、非活性状態とされ、常時、活性状態と
されることはないので、入力回路部の消費電力の低減化
を図ることができる。
り、本参考例は、第1参考例が設けているインバータ1
9からなる差動増幅回路活性化回路の代わりに、回路構
成の異なる差動増幅回路活性化回路33を設け、その他
については、第1参考例と同様に構成したものである。
4はチップ・セレクト信号/CS用の入力回路22から
出力されるチップ・セレクト信号/CSを反転するイン
バータである。
らなるコマンド信号によってHレベル又はLレベルを記
憶し、Hレベル信号又はLレベル信号を出力するように
設定される1ビット記憶回路である。
ット記憶回路35の出力とをOR処理(論理和処理)し
てなる差動増幅回路活性化信号φEを出力するOR回路
(論理和回路)である。
レベルとされる場合には、インバータ34の出力が差動
増幅回路活性化信号φEとして入力回路203〜20mの
初段回路をなす差動増幅回路に供給される。
供給されるチップ・セレクト信号/CS=Hレベルの場
合には、入力回路22から出力されるチップ・セレクト
信号/CS=Hレベル、インバータ34の出力=Lレベ
ル、差動増幅回路活性化信号φE=Lレベルとなり、入
力回路203〜20mの初段回路をなす差動増幅回路は非
活性状態とされる。
・セレクト信号/CS=Lレベルとされる場合には、入
力回路22から出力されるチップ・セレクト信号/CS
=Lレベル、インバータ34の出力=Hレベル、差動増
幅回路活性化信号φE=Hレベルとなり、入力回路203
〜20mの初段回路をなす差動増幅回路は活性状態とさ
れる。
ベルとされる場合には、本参考例は、図1に示す第1参
考例と同様に動作し、入力回路203〜20mの初段回路
をなす差動増幅回路は、チップ・セレクト信号/CSが
Lレベルとされてから所定の遅延時間を経過した後、チ
ップ・セレクト信号/CSがHレベルとされてから所定
の遅延時間を経過するまでの期間のみ、活性状態とさ
れ、それ以外の期間は、非活性状態とされる。
力=Hレベルとされる場合には、OR回路36の出力、
即ち、差動増幅回路活性化信号φE=Hレベルに固定さ
れ、入力回路203〜20mの初段回路をなす差動増幅回
路は、常時、活性状態とされ、本参考例は、図11に示
す従来のSDRAMと同様に動作する。
記憶回路35の出力=Lレベルと設定する場合には、第
1参考例の場合と同様に、入力回路部の消費電力の低減
化を図ることができる。
ューズの切断の有無や、所定の配線の有無や、所定のパ
ッドに対するボンディングの有無などにより、Hレベル
信号又はLレベル信号を出力するように、製造工程にお
いて、その記憶内容を設定しても良い。
り、本実施例は、第2参考例が設けている差動増幅回路
活性化回路33の代わりに、回路構成の異なる差動増幅
回路活性化回路38を設け、その他については、第2参
考例と同様に構成したものである。
図4に示す1ビット記憶回路35の代わりに、回路構成
の異なる1ビット記憶回路39を設け、その他について
は、図4に示す差動増幅回路活性化回路33と同様に構
成したものである。
32から出力されるロウアドレス・ストローブ信号/R
AS、ラッチ回路33から出力されるコラムアドレス・
ストローブ信号/CAS、ラッチ回路34から出力され
るライト・イネーブル信号/WEが供給される構成とさ
れており、具体的には、図6に示すように構成されてい
る。
出力されるロウアドレス・ストローブ信号/RASを反
転するインバータ、42はラッチ回路34から出力され
るライト・イネーブル信号/WEを反転するインバータ
である。
ッチ回路33から出力されるコラムアドレス・ストロー
ブ信号/CASと、ラッチ回路34から出力されるライ
ト・イネーブル信号/WEとをNAND処理(非論理積
処理)するNAND回路(非論理積回路)である。
と、ラッチ回路33から出力されるコラムアドレス・ス
トローブ信号/CASとをAND処理(論理積処理)す
るAND回路(論理積回路)である。
D回路43の出力によってON、OFFが制御されるエ
ンハンスメント形のpMOSトランジスタ、47はAN
D回路44の出力によってON、OFFが制御されるエ
ンハンスメント形のnMOSトランジスタである。
0はインバータ、51は出力端をOR回路36に接続さ
れたインバータである。
7に示すように、ロウアドレス・ストローブ信号/RA
S=Lレベル、コラムアドレス・ストローブ信号/CA
S=Hレベル、ライト・イネーブル信号/WE=Hレベ
ルとされた場合、即ち、アクティブ・コマンドが取り込
まれた場合、NAND回路43の出力=Lレベル、pM
OSトランジスタ46=ON、AND回路44の出力=
Lレベル、nMOSトランジスタ47=OFFとされ
る。
49の出力=Lレベル、インバータ50の出力=Hレベ
ルの状態に設定され、インバータ51の出力=Hレベル
とされる。
R回路36の出力、即ち、差動増幅回路活性化信号φE
はHレベルとなり、入力回路203〜20mの初段回路を
なす差動増幅回路は、常時、活性状態とされ、本実施例
は、図11に示す従来のSDRAMと同様に動作する。
ドレス・ストローブ信号/RAS=Lレベル、コラムア
ドレス・ストローブ信号/CAS=Hレベル、ライト・
イネーブル信号/WE=Lレベルとされた場合、即ち、
プリチャージ・コマンドが取り込まれた場合には、NA
ND回路43の出力=Hレベル、pMOSトランジスタ
46=OFF、AND回路44の出力=Hレベル、nM
OSトランジスタ47=ONとされる。
49の出力=Hレベル、インバータ50の出力=Lレベ
ルの状態に設定され、インバータ51の出力=Lレベル
とされ、図5に示すインバータ34の出力が差動増幅回
路活性化信号φEとして入力回路203〜20mの初段回
路をなす差動増幅回路に供給される。
供給されるチップ・セレクト信号/CS=Hレベルの場
合、入力回路22から出力されるチップ・セレクト信号
/CS=Hレベル、差動増幅回路活性化信号φE=Lレ
ベルとなり、入力回路203〜20mの初段回路をなす差
動増幅回路は非活性状態とされる。
・セレクト信号/CS=Lレベルとされる場合には、入
力回路22から出力されるチップ・セレクト信号/CS
=Lレベル、差動増幅回路活性化信号φE=Hレベルと
なり、入力回路203〜20mの初段回路をなす差動増幅
回路は活性状態とされる。
AS=Lレベル、コラムアドレス・ストローブ信号/C
AS=Hレベル、ライト・イネーブル信号/WE=Hレ
ベル、又は、ロウアドレス・ストローブ信号/RAS=
Lレベル、コラムアドレス・ストローブ信号/CAS=
Hレベル、ライト・イネーブル信号/WE=Lレベル以
外の場合、NAND回路43の出力=Hレベル、pMO
Sトランジスタ46=OFF、AND回路44の出力=
Lレベル、nMOSトランジスタ47=OFFとされ、
ラッチ回路48は、前の状態を維持することになる。
後、8回のオート・リフレッシュ・サイクルが設定され
るが、このオート・リフレッシュ・サイクルが終了する
と、自動的にプリチャージ動作に移行するようにされて
いる。
は、インバータ49の出力=Hレベル、インバータ50
の出力=Lレベルの状態を維持し、インバータ51の出
力=Lレベルとされ、インバータ34の出力が差動増幅
回路活性化信号φEとして出力され、入力回路203〜2
0mを構成する差動増幅回路は非活性状態とされる。
ると、チップ・セレクト信号/CS=Lレベルに変化す
ることにより、入力回路203〜20mの初段回路をなす
差動増幅回路は、活性化され、チップ・セレクト信号/
CS以外の制御信号/RAS、/CAS、/WE、DQ
M及びアドレス信号An〜A1が入力される。
れると、図7に示すように、ラッチ回路48は、インバ
ータ49の出力=Lレベル、インバータ50の出力=H
レベルの状態に設定され、インバータ51の出力=Hレ
ベルとされる。
Hレベルとされ、入力回路203〜20mの初段回路をな
す差動増幅回路は、常時、活性状態とされ、本実施例
は、従来例と同様に動作するように設定される。
れると、図8に示すように、ラッチ回路48は、インバ
ータ49の出力=Hレベル、インバータ50の出力=L
レベルの状態に設定され、インバータ51の出力=Lレ
ベルとされる。
幅回路活性化信号φEとして入力回路203〜20mの初
段回路をなす差動増幅回路に供給され、本実施例は、第
1参考例と同様に動作するように設定され、この状態
は、その後、アクティブ・コマンドが取り込まれるまで
維持される。
れる場合において、チップ・セレクト信号/CSがHレ
ベルからLレベルに変化した場合、差動増幅回路活性化
信号φEは、所定時間遅延して、LレベルからHレベル
に変化する。
する場合のチップ・セレクト信号/CSの入力タイミン
グは、これを考慮して決定しなければならない。
する場合のチップ・セレクト信号/CSの入力タイミン
グを説明するための波形図であり、図9Aはクロック信
号CLK、図9Bはチップ・セレクト信号/CS、図9
Cはチップ・セレクト信号/CS以外の制御信号/RA
S、/CAS、/WE、DQM及びアドレス信号An〜
A1を示している。
アドレス信号に要求されるセット・アップ時間をt
SETUP(例えば、2ns)とすれば、アクティブ・コマ
ンドを入力する場合のチップ・セレクト信号/CSのセ
ット・アップ時間tSETUP-CSは、チップ・セレクト信号
/CSがHレベルからLレベルに変化した後、入力回路
203〜20mの初段回路をなす差動増幅回路が活性状態
となるまでの時間を考慮して、セット・アップ時間t
SETUPより長い時間となるように設定される必要があ
る。
た後、プリチャージ・コマンドが取り込まれるまでは、
従来例の場合と同様に、入力回路203〜20mの初段回
路をなす差動増幅回路は、常時、活性状態とされるの
で、この場合のチップ・セレクト信号/CSのセット・
アップ時間tSETUP-CSは、セット・アップ時間tSETUP
と同一時間で足りる。
間(例えば、2ns)であり、チップ・セレクト信号/
CSのホールド時間は、制御信号及びアドレス信号に要
求されるホールド時間tHOLDで足りる。
路203〜20mの初段回路をなす差動増幅回路は、アク
ティブ・コマンドが入力されるに際して、チップ・セレ
クト信号/CSがLレベルに変化してから、プリチャー
ジ・コマンドが取り込まれるまでの間、活性状態とさ
れ、それ以外の期間は非活性状態とされ、常時、活性状
態とされることはないので、本実施例によっても、入力
回路部の消費電力の低減化を図ることができる。
いる1ビット記憶回路39の代わりに、図10に示す1
ビット記憶回路を設け、その他については、第1実施例
と同様に構成するというものである。
Sトランジスタ53を設け、その他については、第1実
施例が設ける1ビット記憶回路39と同様に構成したも
のである。
ラッチ回路48の入力端、即ち、インバータ49の入力
端に接続され、ソースを接地され、ゲートにオート(自
動)・プリチャージ移行信号φPが供給されるように構
成されている。
Pは、自動的にプリチャージ動作に移行する場合、たと
えば、書込み動作を行い、かつ、その後、自動的にプリ
チャージ動作を行うことを指示するライト・ウイズ・オ
ート・プリチャージ(write withauto-precharge)コマ
ンドに従ったプリチャージ動作に移行する場合、所定期
間、Hレベルとなり、それ以外は、Lレベルを維持する
信号であり、内部で生成されるものである。
P=Lレベルの場合、nMOSトランジスタ53=OF
Fとなり、オート・プリチャージ移行信号φP=Hレベ
ルの場合には、nMOSトランジスタ53=ONとな
る。
8回のオート・リフレッシュ・サイクルが設定される
が、このオート・リフレッシュ・サイクルが終了する
と、自動的にプリチャージ動作に移行するようにされて
いる。
は、インバータ49の出力=Hレベル、インバータ50
の出力=Lレベルの状態を維持し、インバータ51の出
力=Lレベルとされ、インバータ34の出力が差動増幅
回路活性化信号φEとして出力され、入力回路203〜2
0mを構成する差動増幅回路は非活性状態とされる。
れると、pMOSトランジスタ46=ON、nMOSト
ランジスタ47=OFFとされ、ラッチ回路48は、イ
ンバータ49の出力=Lレベル、インバータ50の出力
=Hレベルの状態に設定され、インバータ51の出力=
Hレベルとされる。
Hレベルとされ、入力回路203〜20mの初段回路をな
す差動増幅回路は、常時、活性状態とされ、本実施例
は、従来例と同様に動作するように設定される。
が入力されると、pMOSトランジスタ46=OFF、
nMOSトランジスタ47=ONとされ、インバータ4
9の出力=Hレベル、インバータ50の出力=Lレベル
の状態に設定され、インバータ51の出力=Lレベルと
される。
幅回路活性化信号φEとして入力回路203〜20mの初
段回路をなす差動増幅回路に供給され、本実施例は、第
1参考例と同様に動作するように設定され、この状態
は、その後、アクティブ・コマンドが取り込まれるまで
維持される。
ベルとされ、入力回路203〜20mの初段回路をなす差
動増幅回路が活性状態とされた後、ライト・ウイズ・オ
ート・プリチャージ・コマンドに従ったプリチャージ動
作に移行すると、オート・プリチャージ移行信号φP=
Hレベルとなり、nMOSトランジスタ53=ONとさ
れる。
49の出力=Hレベル、インバータ50の出力=Lレベ
ルの状態に設定され、インバータ51の出力=Lレベル
とされる。
ータ34の出力が差動増幅回路活性化信号φEとして入
力回路203〜20mの初段回路をなす差動増幅回路に供
給され、本実施例は、第1参考例と同様に動作するよう
に設定され、この状態は、その後、アクティブ・コマン
ドが取り込まれるまで維持される。
る場合において、チップ・セレクト信号/CSがHレベ
ルからLレベルに変化した場合には、差動増幅回路活性
化信号φEは、所定時間遅延して、LレベルからHレベ
ルに変化するので、アクティブ・コマンドを入力する場
合のチップ・セレクト信号/CSの入力タイミングは、
これを考慮して決定しなければならないことは、第1実
施例の場合と同様である。
03〜20mの初段回路をなす差動増幅回路は、アクティ
ブ・コマンドが入力されるに際して、チップ・セレクト
信号/CSがLレベルに変化してから、プリチャージ・
コマンドが取り込まれるまでの間、又は、チップ・セレ
クト信号/CSがLレベルに変化してから、ライト・ウ
イズ・オート・プリチャージ・コマンドに従ったプリチ
ャージ動作に移行するまでの間、活性状態とされ、それ
以外の期間は非活性状態とされ、常時、活性状態とされ
ることはないので、本実施例によっても、入力回路部の
消費電力の低減化を図ることができる。
御回路は、第1のコマンドが与えられたときは、チップ
・セレクト信号が活性レベルに変化した場合に、入力回
路を活性化する入力制御信号を出力し、入力回路は、常
時、活性状態とされることはないので、入力回路部の消
費電力の低減化を図ることができる。
る。
つを示す回路図である。
信号の入力タイミングを説明するための波形図である。
る。
る。
活性化回路を構成する1ビット記憶回路を示す回路図で
ある。
活性化回路を構成する1ビット記憶回路の動作を示す回
路図である。
活性化回路を構成する1ビット記憶回路の動作を示す回
路図である。
信号の入力タイミングを説明するための波形図である。
憶回路を示す回路図である。
図である。
路を示す回路図である。
Claims (8)
- 【請求項1】外部から供給される制御信号及びアドレス
信号を外部から供給されるクロック信号に同期させて取
り込む同期型半導体記憶装置において、 前記制御信号のうち、チップの選択を指示するチップ・
セレクト信号以外の制御信号及び前記アドレス信号を受
け、入力制御信号により活性化される入力回路と、 該入力制御信号を出力する入力制御回路を有し、 該入力制御回路は、第1のコマンドが与えられたとき
は、前記チップ・セレクト信号が活性レベルに変化した
場合に、前記入力回路を活性化する入力制御信号を出力
し、第2のコマンドが与えられたときは、常に前記入力
回路を活性化する入力制御信号を出力する ことを特徴と
する同期型半導体記憶装置。 - 【請求項2】外部から供給される制御信号及びアドレス
信号を外部から供給されるクロック信号に同期させて取
り込む同期型半導体記憶装置において、 前記制御信号のうち、チップの選択を指示するチップ・
セレクト信号以外の制御信号及び前記アドレス信号を受
け、入力制御信号により活性化される入力回路と、 該入力制御信号を出力する入力制御回路を有し、 該入力制御信号は、メモリセル領域の活性化を指示する
アクティブ・コマンドが与えられるまでは、前記チップ
・セレクト信号が活性レベルに変化した場合に、前記入
力回路を活性化する入力制御信号を出力し、前記アクテ
ィブ・コマンドが与えられた後、前記メモリセル領域の
プリチャージを指示するプリチャージ・コマンドが与え
られるまでは、常に前記入力回路を活性化する入力制御
信号を出力することを特徴とする 同期型半導体記憶装
置。 - 【請求項3】前記チップ・セレクト信号以外の制御信号
及びアドレス信号を受ける前記入力 回路は、 対応する外部入力信号を受ける第1のトランジスタと、 該第1のトランジスタと電源との間に設けられ、前記入
力制御信号に制御され、前記第1のトランジスタと電源
との導通/非導通を制御する第2のトランジスタを有す
ることを特徴とする請求項1又は2記載の 同期型半導体
記憶装置。 - 【請求項4】前記入力回路は、差動増幅回路であること
を特徴とする請求項3記載の同期型半導体記憶装置。 - 【請求項5】前記入力制御回路は、 前記チップ・セレクト信号に対応して設けられている入
力回路から出力される信号を反転する反転回路と、 外部から供給する所定のコマンドによって出力を高レベ
ル又は低レベルに固定される1ビット記憶回路と、 前記反転回路の出力と前記1ビット記憶回路の出力とを
論理和処理する論理和回路とを備え、 該論理和回路の出力を前記入力制御信号として出力する
ように構成されていることを特徴とする請求項1記載の
同期型半導体記憶装置。 - 【請求項6】前記入力制御回路は、 前記チップ・セレクト信号に対応して設けられている入
力回路から出力される信号を反転する反転回路と、 前記アクティブ・コマンドが取り込まれた後、前記プリ
チャージ・コマンドが取り込まれるまでは高レベル信号
を出力し、前記プリチャージ・コマンドが取り込まれた
後、前記アクティブ・コマンドが取り込まれるまでは低
レベル信号を出力する1ビット記憶回路と、 前記反転回路の出力と前記1ビット記憶回路の出力とを
論理和処理する論理和回路とを備え、 この論理和回路の出力を前記入力制御信号として出力す
るように構成されてい ることを特徴とする請求項2記載
の 同期型半導体記憶装置。 - 【請求項7】前記入力制御回路は、前記メモリセル領域
が自動的にプリチャージ動作に移行した場合、前記チッ
プ・セレクト信号が活性レベルに変化した場合に、前記
入力回路を活性化する入力制御信号を出力するように構
成されていることを特徴とする請求項2記載の同期型半
導体記憶装置。 - 【請求項8】前記入力制御回路は、 前記チップ・セレクト信号に対応して設けられている入
力回路から出力される信号を反転する反転回路と、 前記アクティブ・コマンドが取り込まれた後、前記プリ
チャージ・コマンドが取り込まれるまで又は自動的にプ
リチャージ動作に移行するまでは高レベル信号を出力
し、前記プリチャージ・コマンドが取り込まれた後又は
自動的にプリチャージ動作に移行した後、前記アクティ
ブ・コマンドが取り込まれるまでは低レベル信号を出力
する1ビット記憶回路と、 前記反転回路の出力と前記1ビット記憶回路の出力とを
論理和処理する論理和回路とを備え、 この論理和回路の出力を前記入力制御信号として出力す
るように構成されていることを特徴とする請求項7記載
の 同期型半導体記憶装置。
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