KR101143488B1 - 내부 클럭 주파수 제어 회로 및 이를 이용하는 반도체 메모리 장치 - Google Patents

내부 클럭 주파수 제어 회로 및 이를 이용하는 반도체 메모리 장치 Download PDF

Info

Publication number
KR101143488B1
KR101143488B1 KR1020100114410A KR20100114410A KR101143488B1 KR 101143488 B1 KR101143488 B1 KR 101143488B1 KR 1020100114410 A KR1020100114410 A KR 1020100114410A KR 20100114410 A KR20100114410 A KR 20100114410A KR 101143488 B1 KR101143488 B1 KR 101143488B1
Authority
KR
South Korea
Prior art keywords
clock
external
signal
command
mode register
Prior art date
Application number
KR1020100114410A
Other languages
English (en)
Inventor
구기봉
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020100114410A priority Critical patent/KR101143488B1/ko
Priority to US12/965,372 priority patent/US8237486B2/en
Priority to CN201110038944.4A priority patent/CN102467956B/zh
Priority to JP2011071341A priority patent/JP5795482B2/ja
Application granted granted Critical
Publication of KR101143488B1 publication Critical patent/KR101143488B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G11C7/222—Clock generating, synchronizing or distributing circuits within memory device

Landscapes

  • Dram (AREA)
  • Microcomputers (AREA)
  • Pulse Circuits (AREA)

Abstract

본 발명은 모드 레지스터 셋 제어 신호를 입력 받아 모드 레지스터 셋 신호를 출력하는 모드 레지스터 셋, 상기 모드 레지스터 셋 신호가 인에이블되고 외부 클럭과 동일한 주파수의 데이터 처리용 클럭의 기설정된 주기가 경과하면 인에이블 신호를 생성하는 지연부. 상기 인에이블 신호가 인에이블되면 외부에서 입력되는 동기 명령을 디코딩하여 분주 시작 신호를 생성하는 분주 명령 디코더, 및 상기 분주 시작 신호에 응답하여 상기 외부 클럭과 동일한 주파수의 선택 클럭을 출력하거나 상기 외부 클럭보다 주파수가 낮은 클럭을 상기 선택 클럭으로서 출력하는 분주 선택부를 포함한다.

Description

내부 클럭 주파수 제어 회로 및 이를 이용하는 반도체 메모리 장치{Internal Clock Frequency Controlling Circuit and Semiconductor Memory Apparatus Using the same}
본 발명은 반도체 집적 회로에 관한 것으로, 특히 클럭 주기 제어 회로 및 반도체 메모리 장치에 관한 것이다.
일반적으로 반도체 메모리 장치는 외부에서 입력되는 클럭에 동기되어 동작한다. 반도체 메모리 장치를 고속으로 동작시키기 위해 클럭의 주파수를 증가시키고 있다. 그러므로, 주파수가 높은 클럭에 동기되어 동작하기 위해 반도체 메모리 장치는 설계되고 있다.
반도체 메모리 장치는 기본적으로 외부에서 입력되는 클럭에 동기되어 데이터, 커맨드(command), 및 어드레스(address)를 입력 받는다. 클럭에 동기되어 입력되는 데이터, 커맨드, 및 어드레스는 클럭의 주파수가 증가될수록 데이터, 커맨드, 및 어드레스의 셋업(set-up)/홀드(hold) 마진(margin)이 감소될 수 밖에 없다. 그러므로, 반도체 메모리 장치의 정확한 동작을 위해서는 외부에서 입력되는 상기 신호들의 셋업/홀드 마진 확보가 필요하다.
본 발명은 상술한 문제점을 해결하기 위하여 안출된 것으로, 반도체 메모리 장치의 외부로부터 입력되는 커맨드(명령), 및 어드레스의 셋 업/홀드 마진을 증가시킬 수 있는 내부 클럭 주파수 제어 회로 및 이를 이용하는 반도체 메모리 장치를 제공한다.
본 발명의 실시예에 따른 내부 클럭 주파수 제어 회로는 모드 레지스터 셋 제어 신호를 입력 받아 모드 레지스터 셋 신호를 출력하는 모드 레지스터 셋, 상기 모드 레지스터 셋 신호가 인에이블되고 외부 클럭과 동일한 주파수의 데이터 처리용 클럭의 기설정된 주기가 경과하면 인에이블 신호를 생성하는 지연부. 상기 인에이블 신호가 인에이블되면 외부에서 입력되는 동기 명령을 디코딩하여 분주 시작 신호를 생성하는 분주 명령 디코더, 및 상기 분주 시작 신호에 응답하여 상기 외부 클럭과 동일한 주파수의 선택 클럭을 출력하거나 상기 외부 클럭보다 주파수가 낮은 클럭을 상기 선택 클럭으로서 출력하는 분주 선택부를 포함한다.
본 발명의 실시예에 따른 내부 클럭 주파수 제어 회로를 이용하는 반도체 메모리 장치는 모드 레지스터 셋 제어 신호, 및 동기 명령에 응답하여 외부 클럭과 동일한 주파수 또는 다른 주파수의 클럭을 선택 클럭으로서 출력하는 내부 클럭 주파수 제어 회로, 상기 외부 클럭과 동일한 주파수의 클럭에 응답하여 외부에서 입력되는 외부 데이터를 내부 데이터로서 출력하는 데이터 처리부 및 상기 선택 클럭에 응답하여 외부에서 입력되는 외부 명령 및 외부 어드레스를 내부 명령 및 내부 어드레스로서 출력하는 명령 어드레스 처리부를 포함한다.
본 발명에 따른 내부 클럭 주파수 제어 회로 및 이를 이용하는 반도체 메모리 장치는 외부로부터 입력되는 커맨드 및 어드레스를 외부 클럭의 주파수보다 낮은 주파수의 클럭에 응답하여 입력 받을 수 있어, 외부로부터 입력되는 신호의 셋 업/홀드 마진을 증가시킬 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 메모리 장치를 개략적으로 보여주는 구성도,
도 2는 도 1의 지연부를 개략적으로 보여주는 구성도,
도 3은 도 1의 분주 선택부를 개략적으로 보여주는 구성도,
도 4는 도 1에 따른 본 발명의 실시예의 타이밍도이다.
본 발명의 실시예에 따른 반도체 메모리 장치는 도 1에 도시된 바와 같이, 클럭 버퍼(10), 제 1 클럭 제어부(20), 제 2 클럭 제어부(30), 명령 어드레스 처리부(40), 데이터 처리부(50), 및 내부 클럭 주파수 제어 회로(100)를 포함한다.
상기 클럭 버퍼(10)는 외부 클럭(CLK_ext)을 버퍼링하여 내부 클럭(CLK_int)을 생성한다.
상기 제 1 클럭 제어부(20)는 상기 내부 클럭(CLK_int)을 입력 받아 데이터 처리용 클럭(CLK_data)을 생성한다. 예를 들어, 상기 제 1 클럭 제어부(20)는 반도체 메모리 장치의 동작에 따라 상기 내부 클럭(CLK_int)을 상기 데이터 처리용 클럭(CLK_data)으로서 출력하거나, 상기 데이터 처리용 클럭(CLK_data)을 특정 레벨로 고정시킨다. 더욱 자세히 설명하면, 상기 제 1 클럭 제어부(20)는 반도체 메모리 장치가 외부에서 데이터를 입력 받는 동작을 수행할 경우 상기 내부 클럭(CLK_int)을 상기 데이터 처리용 클럭(CLK_data)으로서 출력하거나, 반도체 메모리 장치가 외부에서 데이터를 입력 받는 동작을 수행하지 않을 경우 상기 데이터 처리용 클럭(CLK_data)을 특정 레벨로 고정시킨다.
상기 제 2 클럭 제어부(30)는 선택 클럭(CLK_sel)을 입력 받아 명령 어드레스 처리용 클럭(CLK_comadd)을 생성한다. 예를 들어, 상기 제 2 클럭 제어부(30)는 반도체 메모리 장치의 동작에 따라 상기 선택 클럭(CLK_sel)을 상기 명령 어드레스 처리용 클럭(CLK_comadd)으로서 출력하거나, 상기 명령 어드레스 처리용 클럭(CLK_comadd)을 특정 레벨로 고정시킨다. 더욱 자세히 설명하면, 상기 제 2 클럭 제어부(30)는 반도체 메모리 장치가 외부에서 명령 또는 어드레스를 입력 받는 동작을 수행할 경우 상기 선택 클럭(CLK_sel)을 상기 명령 어드레스 처리용 클럭(CLK_comadd)으로서 출력하거나, 반도체 메모리 장치가 외부에서 명령 또는 어드레스를 입력 받는 동작을 수행하지 않을 경우 상기 명령 어드레스 처리용 클럭(CLK_comadd)을 특정 레벨로 고정시킨다.
상기 명령 어드레스 처리부(40)는 상기 명령 어드레스 처리용 클럭(CLK_comadd)에 응답하여 외부에서 입력되는 외부 명령(command) 및 외부 어드레스(address)를 내부 명령(command_int) 및 내부 어드레스(address_int)로서 출력한다.
상기 데이터 처리부(50)는 상기 데이터 처리용 클럭(CLK_data)에 응답하여 외부에서 입력되는 외부 데이터(DATA)를 내부 데이터(DATA_int)로서 출력한다.
상기 내부 클럭 주파수 제어 회로(100)는 모드 레지스터 셋 제어 신호(MRS_ctrl), 및 동기 명령(SYNC)에 응답하여 상기 외부 클럭(CLK_ext)과 동일한 주파수의 클럭 또는 다른 주파수의 클럭을 상기 선택 클럭(CLK_sel)으로서 출력한다.
상기 내부 클럭 주파수 제어 회로(100)는 모드 레지스터 셋 제어 신호(MRS_ctrl) 및 동기 명령(SYNC)에 응답하여 외부 클럭(CLK_ext)과 동일한 주파수의 클럭 또는 다른 주파수의 클럭을 선택 클럭(CLK_sel)으로서 출력한다.
상기 내부 클럭 주파수 제어 회로(100)는 모드 레지스터 셋(110), 지연부(120), 분주 명령 디코더(130), 및 분주 클럭 선택부(140)를 포함한다.
상기 모드 레지스터 셋(110)는 상기 모드 레지스터 셋 제어 신호(MRS_ctrl)를 입력 받아 모드 레지스터 셋 신호(MRS_signal)를 출력한다. 예를 들어, 상기 모드 레지스터 셋(110)은 상기 모드 레지스터 셋 제어 신호(MRS_ctrl)에 응답하여 반도체 메모리 장치가 상기 외부 클럭(CLK_ext)의 반 주기 또는 기설정된 주기(예를 들어, 1주기)의 크기에 대응되는 펄스폭을 갖는 상기 외부 명령(command) 및 상기 외부 어드레스(address)를 입력 받을 지를 판별하여 상기 모드 레지스터 셋 신호(MRS_signal)를 인에이블시킨다.
상기 지연부(120)는 상기 모드 레지스터 셋 신호(MRS_signal)가 인에이블되고 상기 데이터 처리용 클럭(CLK_data)의 기설정된 주기(예를 들어, 4주기)가 경과하면 인에이블 신호(en_signal)를 인에이블시킨다. 예를 들어, 상기 지연부(120)는 상기 데이터 처리용 클럭(CLK_data)의 기설정된 주기가 경과하면 상기 모드 레지스터 셋 신호(MRS_signal)를 상기 인에이블 신호(en_signal)로서 출력한다.
상기 지연부(120)는 도 2에 도시된 바와 같이, 직렬로 연결된 제 1 내지 제 4 플립플롭(FF11, FF12, FF13, FF14)을 포함한다. 상기 제 1 내지 제 4 플립플롭(FF11~FF14) 각각은 상기 데이터 처리용 클럭(CLK_data)을 입력 받는다. 상기 제 1 내지 제 4 플립플롭(FF11~FF14)중 최초 플립플롭 즉, 상기 제 1 플립플롭(FF11)은 상기 모드 레지스터 셋 신호(MRS_signal)를 입력 받는다. 또한 상기 제 1 내지 제 4 플립플롭(FF11~FF14)중 최종 플립플록 즉, 상기 제 4 플립플롭(FF14)은 상기 인에이블 신호(en_signal)를 출력한다. 직렬로 4개의 플립플롭(FF11~FF14)이 상기 데이터 처리용 클럭(CLK_data)에 응답하여 상기 모드 레지스터 셋 신호(MRS_signal)를 쉬프팅시키므로, 상기 데이터 처리용 클럭(CLK_data)의 4주기가 경과하면 상기 모드 레지스터 셋 신호(MRS_signal)가 상기 인에이블 신호(en_signal)로서 출력된다.
상기 분주 명령 디코더(130)는 상기 인에이블 신호(en_signal)가 인에이블되면 상기 동기 명령(SYNC)을 디코딩하여 분주 시작 신호(DIV_start)를 생성한다. 예를 들어, 상기 분주 명령 디코더(130)는 상기 인에이블 신호(en_signal)가 인에이블되면 활성화되어 상기 동기 명령(SYNC)을 디코딩하고, 디코딩한 결과가 상기 내부 클럭(CLK_int)을 분주시키라는 명령이면 상기 분주 시작 신호(DIV_start)를 인에이블시킨다. 상기 동기 명령(SYNC)은 반도체 메모리 장치 외부의 컨트롤러에서 출력되는 칩 선택 신호(CS), 컬럼 어드레스 스트로브 신호(CAS, column address strobe), 로우 어드레스 스트로브 신호(RAS, row address strobe), 및 라이트 인에이블 신호(WE, write enable)를 포함하며, 예를 들어, 칩 선택 신호(CS)가 로우 레벨, 컬럼 어드레스 스트로브 신호(CAS)가 하이 레벨, 로우 어드레스 스트로브 신호(RAS)가 하이 레벨, 라이트 인에이블 신호(WE)가 하이 레벨일 경우, 반도체 메모리 장치는 동기 명령(SYNC)으로 인식한다.
상기 분주 선택부(140)는 상기 분주 시작 신호(DIV_start)에 응답하여 상기 내부 클럭(CLK_int)을 분주시켜 상기 선택 클럭(CLK_sel)으로서 출력하거나 상기 내부 클럭(CLK_int)을 상기 선택 클럭(CLK_sel)으로서 출력한다.
상기 분주 선택부(140)는 도 3에 도시된 바와 같이, 클럭 분주부(141), 및 클럭 선택부(142)를 포함한다.
상기 클럭 분주부(141)는 상기 내부 클럭(CLK_int)을 분주시켜(예를 들어, 2분주) 분주 클럭(CLK_div)을 생성한다.
상기 클럭 분주부(141)는 제 5 플립플롭(FF21), 및 인버터(IV21)를 포함한다. 상기 제 5 플립플롭(FF21)은 상기 내부 클럭(CLK_int)에 응답하여 입력단에 입력된 신호를 출력단으로 출력한다. 상기 인버터(IV21)는 상기 제 5 플립플롭(FF21)의 출력단 즉, 출력 신호를 입력 받아 반전시켜 상기 제 5 플립플롭(FF21)의 입력단 즉 입력 신호로서 출력한다. 이때, 상기 제 5 플립플롭(FF21)의 출력 신호가 상기 분주 클럭(CLK_div)이다.
상기 클럭 선택부(142)는 상기 분주 시작 신호(Div_start)에 응답하여 상기 내부 클럭(CLK_int) 또는 상기 분주 클럭(CLK_div)을 상기 선택 클럭(CLK_sel)으로서 출력한다. 예를 들어, 상기 클럭 선택부(142)는 상기 분주 시작 신호(Div_start)가 인에이블되면 상기 분주 클럭(CLK_div)을 상기 선택 클럭(CLK_sel)으로서 출력하고, 상기 분주 시작 신호(Div_start)가 디스에이블되면 상기 내부 클럭(CLK_int)을 상기 선택 클럭(CLK_sel)으로서 출력한다.
이와 같이 구성된 본 발명의 실시예에 따른 반도체 메모리 장치의 동작을 도 1 내지 도 3을 참조하여 설명하면 다음과 같다.
모드 레지스터 셋(110)은 반도체 메모리 장치의 동작에 관한 정보를 저장하는 회로로서, 일반적으로 사용되고 있다. 이러한 상기 모드 레지스터 셋(110)에 외부 클럭(CLK_ext)의 반주기에 해당하는 크기의 펄스폭을 갖는 외부 명령(command) 및 외부 어드레스(address)를 입력 받을 것인지, 또는 상기 외부 클럭(CLK_ext)의 한 주기에 해당하는 크기의 펄스폭를 갖는 상기 외부 명령(command) 및 외부 어드레스(address)를 입력 받을 것인지가 정보로 저장되어 있다.
이러한 상기 모드 레지스터 셋(110)에 상기 모드 레지스터 설정 제어 신호(MRS_ctrl)가 인에이블되어 입력되면, 상기 모드 레지스터 셋(110)은 모드 레지스터 셋 신호(MRS_signal)를 인에이블시킨다.
지연부(120)는 내부 클럭(CLK_int)과 동일한 주파수를 갖는 데이터 처리용 클럭(CLK_data)의 4주기가 경과하면 인에이블된 상기 모드 레지스터 셋 신호(MRS_signal)를 인에이블 신호(en_signal)로서 출력한다.
분주 명령 디코더(130)는 상기 인에이블 신호(en_signal)가 인에이블되면 활성화되어 동기 명령(SYNC)을 디코딩한다. 이때, 만약 상기 동기 명령(SYNC)이 상기 내부 클럭(CLK_int)을 분주시키라는 명령이면, 상기 분주 명령 디코더(130)는 분주 시작 신호(Div_start)를 인에이블시킨다.
분주 선택부(140)는 상기 내부 클럭(CLK_int)을 분주시켜 분주 클럭(CLK_div)을 생성하고, 상기 분주 시작 신호(Div_start)가 인에이블되면 상기 분주 클럭(CLK_div)을 선택 클럭(CLK_sel)으로서 출력하며, 상기 분주 시작 신호(Div_start)가 디스에이블되면 상기 내부 클럭(CLK_int)을 상기 선택 클럭(CLK_sel)으로서 출력한다.
상기 내부 클럭(CLK_int)은 제 1 클럭 제어부(20)에 입력되어 상기 데이터 처리용 클럭(CLK_data)으로서 데이터 처리부(50)에 출력된다.
상기 데이터 처리부(50)는 상기 데이터 처리용 클럭(CLK_data)에 응답하여 외부에서 입력되는 외부 데이터(DATA)를 입력 받아 내부 데이터(DATA_int)를 생성한다.
상기 선택 클럭(CLK_sel)은 제 2 클럭 제어부(30)에 입력되어 명령 어드레스 처리부(30)에 명령 어드레스 처리용 클럭(CLK_comadd)으로서 출력된다.
상기 명령 어드레스 처리부(30)는 상기 명령 어드레스 처리용 클럭(CLK_comadd)에 응답하여 외부 커맨드(command) 및 외부 어드레스(address)를 내부 커맨드(command_int) 및 외부 어드레스(address_int)로서 출력한다.
본 발명은 모드 레지스터 셋 제어 신호(MRS_ctrl) 및 동기 명령(SYNC)에 응답하여 내부 클럭(CLK_int)을 분주시키고, 분주된 클럭(CLK_div) 또는 내부 클럭(CLK_sel) 중 하나를 선택 클럭(CLK_sel)으로서 출력하며, 선택 클럭(CLK_sel)의 출력 타이밍을 결정한다. 선택 클럭(CLK_sel)은 명령 어드레스 처리용 클럭(CLK_comadd)으로서 이용된다.
본 발명은 외부 클럭(CLK_ext)과 동일한 주파수를 갖는 명령 어드레스 처리용 클럭(CLK_comadd)에 응답하여 외부 명령 및 외부 어드레스(command and address)를 입력 받아 내부 명령 및 내부 어드레스(command_int and address_int)로서 출력할 수 있다. 또한 본 발명은 외부 클럭(CLK_ext)보다 낮은 주파수의 클럭(외부 클럭(CLK_ext)을 분주시킨 분주 클럭(CLK_div)에 의해 생성된 명령 어드레스 처리용 클럭(CLK_comadd))에 응답하여 외부 명령 및 외부 어드레스(command and address)를 입력 받아 내부 명령 및 내부 어드레스(command_int and address_int)로서 출력할 수 있다.
한편, 본 발명은 외부 클럭(CLK_ext)과 동일한 주파수를 갖는 데이터 처리용 클럭(CLK_data)에 응답하여 외부 데이터(DATA)를 입력 받아 내부 데이터(DATA_int)로서 출력할 수 있다.
그러므로, 본 발명은 외부 데이터를 입력 받을 경우 외부 클럭과 동일한 주파수의 클럭을 이용하고, 외부 명령 및 어드레스를 입력 받을 경우 외부 클럭과 동일한 주파수 또는 외부 클럭보다 낮은 주파수의 클럭을 선택할 수 있다.
일반적인 반도체 메모리 장치는 외부에서 입력되는 외부 데이터, 외부 명령, 및 외부 어드레스를 외부 클럭의 라이징 타이밍에 입력 받고 외부 클럭의 폴링 타이밍에 내부 신호로서 출력한다. 그러므로, 일반적인 반도체 메모리 장치에 입력되는 외부 데이터, 외부 명령, 및 외부 어드레스의 크기는 외부 클럭의 반주기와 동일한 크기를 갖는다. 그러므로 외부 클럭의 주파수가 증가할수록 외부 데이터, 외부 명령, 및 외부 어드레스의 크기는 줄어들고, 이로 인해 일반적인 반도체 메모리 장치는 외부 클럭의 주파수가 증가할수록 외부 데이터, 외부 명령, 및 외부 어드레스에 대한 셋업(set-up)/홀드(hold) 마진(margin)이 감소한다.
본 발명은 외부 데이터를 외부 클럭과 동일한 주파수의 클럭에 응답하여 입력 받고, 외부 명령 및 외부 어드레스를 외부 클럭과 동일한 주파수의 클럭 또는 외부 클럭보다 낮은 주파수의 클럭에 응답하여 입력 받는다. 따라서, 본 발명은 외부 클럭의 반주기 크기인 외부 데이터를 입력 받고, 반도체 메모리 장치를 이용하는 사용자 또는 설정된 환경에 따라 외부 클럭의 반주기보다 큰 외부 명령 및 외부 어드레스를 입력 받을 수 있다. 본 발명은 도 4에 도시된 바와 같이, 종래 기술처럼 즉, (B)의 경우와 같이 외부 명령 및 외부 어드레스에 대한 셋업(set_up)/홀드(hold) 마진(margin)을 유지시킬 수도 있고, (A)의 경우와 같이 외부 명령 및 외부 어드레스에 대한 셋업/홀드 마진을 증가시킬 수 있다.
결국, 본 발명은 데이터 입력 속도는 종래와 동일하게 유지하면서도, 외부 명령 및 외부 어드레스의 셋업/홀드 마진을 증가시킬 수 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

Claims (17)

  1. 모드 레지스터 셋 제어 신호를 입력 받아 모드 레지스터 셋 신호를 출력하는 모드 레지스터 셋;
    상기 모드 레지스터 셋 신호가 인에이블되고 기설정된 주기가 경과하면 인에이블 신호를 생성하는 지연부;
    상기 인에이블 신호가 인에이블되면 외부에서 입력되는 동기 명령을 디코딩하여 분주 시작 신호를 생성하는 분주 명령 디코더; 및
    상기 분주 시작 신호에 응답하여 상기 외부 클럭과 동일한 주파수의 선택 클럭을 출력하거나 상기 외부 클럭보다 주파수가 낮은 클럭을 상기 선택 클럭으로서 출력하는 분주 선택부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 내부 클럭 주파수 제어 회로.
  2. 제 1 항에 있어서,
    상기 모드 레지스터 셋은
    상기 모드 레지스터 셋 제어 신호에 응답하여 반도체 메모리 장치가 상기 외부 클럭의 반 주기 크기에 대응되는 펄스폭을 갖는 외부 명령 및 외부 어드레스를 입력 받을지 또는 상기 외부 클럭의 한 주기 크기에 대응되는 펄스폭을 갖는 상기 외부 명령 및 외부 어드레스를 입력 받을지를 판별하는 것을 특징으로 하는 반도체 메모리 장치의 내부 클럭 주파수 제어 회로.
  3. 제 1 항에 있어서,
    상기 지연부는
    외부 클럭과 동일한 주파수의 데이터 처리용 클럭의 기설정된 주기가 경과하면 상기 모드 레지스터 셋 신호를 상기 인에이블 신호로서 출력하는 것을 특징으로 하는 반도체 메모리 장치의 내부 클럭 주파수 제어 회로.
  4. 제 3 항에 있어서,
    상기 지연부는
    복수개의 플립플롭이 직렬로 연결되고,
    각 플립플롭은 상기 데이터 처리용 클럭을 입력 받으며, 상기 직렬로 연결된 플립플롭 중 최초 플립플롭은 상기 모드 레지스터 셋 신호를 입력 받고, 최종 플립플롭은 상기 인에이블 신호를 출력하는 것을 특징으로 하는 반도체 메모리 장치의 내부 클럭 주파수 제어 회로.
  5. 제 1 항에 있어서,
    상기 분주 명령 디코더는
    상기 인에이블 신호가 인에이블되면 활성화되어 상기 동기 명령을 디코딩하고, 디코딩한 결과가 클럭을 분주시키라는 명령이면 상기 분주 시작 신호를 인에이블시키는 것을 특징으로 하는 반도체 메모리 장치의 내부 클럭 주파수 제어 회로.
  6. 제 1 항에 있어서,
    외부 클럭을 버퍼링하여 내부 클럭으로서 출력하는 클럭 버퍼, 및
    상기 내부 클럭을 입력 받아 데이터 처리용 클럭을 생성하는 클럭 제어부를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치의 내부 클럭 주파수 제어 회로.
  7. 제 6 항에 있어서,
    상기 분주 선택부는
    상기 내부 클럭을 분주시켜 분주 클럭을 생성하는 클럭 분주부, 및
    상기 분주 시작 신호에 응답하여 상기 내부 클럭 또는 상기 분주 클럭을 상기 선택 클럭으로서 출력하는 클럭 선택부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 내부 클럭 주파수 제어 회로.
  8. 모드 레지스터 셋 제어 신호, 및 동기 명령에 응답하여 외부 클럭과 동일한 주파수 또는 다른 주파수의 클럭을 선택 클럭으로서 출력하는 내부 클럭 주파수 제어 회로;
    상기 외부 클럭과 동일한 주파수의 클럭에 응답하여 외부에서 입력되는 외부 데이터를 내부 데이터로서 출력하는 데이터 처리부; 및
    상기 선택 클럭에 응답하여 외부에서 입력되는 외부 명령 및 외부 어드레스를 내부 명령 및 내부 어드레스로서 출력하는 명령 어드레스 처리부를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제 8 항에 있어서,
    상기 내부 클럭 주파수 제어 회로는
    상기 외부 클럭을 버퍼링하여 내부 클럭을 생성하는 클럭 버퍼,
    상기 내부 클럭을 입력 받아 상기 데이터 처리부에 입력되는 데이터 처리용 클럭을 생성하는 제 1 클럭 제어부, 및
    상기 선택 클럭을 입력 받아 상기 명령 어드레스 처리부에 입력되는 명령 어드레스 처리용 클럭을 생성하는 제 2 클럭 제어부를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  10. 제 9 항에 있어서,
    상기 데이터 처리부는
    상기 데이터 처리용 클럭에 응답하여 상기 외부 데이터를 상기 내부 데이터로서 출력하는 것을 특징으로 하는 반도체 메모리 장치.
  11. 제 9 항에 있어서,
    상기 명령 어드레스 처리부는
    상기 명령 어드레스 처리용 클럭에 응답하여 상기 외부 명령 및 외부 어드레스를 상기 내부 명령 및 내부 어드레스로서 출력하는 것을 특징으로 하는 반도체 메모리 장치.
  12. 제 9 항에 있어서,
    상기 내부 클럭 주파수 제어 회로는
    상기 모드 레지스터 셋 제어 신호를 입력 받아 모드 레지지스터 셋 신호를 출력하는 모드 레지스터 셋,
    상기 모드 레지스터 셋 신호가 인에이블되고 기설정된 주기가 경과하면 인에이블 신호를 인에이블시키는 지연부,
    상기 인에이블 신호가 인에이블되면 상기 동기 명령을 디코딩하여 분주 시작 신호를 생성하는 분주 명령 디코더, 및
    상기 분주 시작 신호에 응답하여 상기 내부 클럭을 분주시켜 상기 선택 클럭으로서 출력하거나 상기 내부 클럭을 상기 선택 클럭으로서 출력하는 분주 선택부를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  13. 제 12 항에 있어서,
    상기 모드 레지시터 셋은
    상기 모드 레지스터 셋 제어 신호에 응답하여 반도체 메모리 장치가 상기 외부 클럭의 반주기에 해당하는 크기의 펄스폭을 갖는 상기 외부 명령 및 외부 어드레스를 입력 받을 것인지 또는 기설정된 주기에 해당하는 크기의 펄스폭을 갖는 상기 외부 명령 및 외부 어드레스를 입력 받을 지를 판별하여 상기 모드 레지스터 셋 신호를 인에이블시키는 것을 특징으로 하는 반도체 메모리 장치.
  14. 제 12 항에 있어서,
    상기 지연부는
    상기 외부 클럭과 동일한 주파수의 데이터 처리용 클럭의 기설정된 주기가 경과하면 상기 모드 레지스터 셋 신호를 상기 인에이블 신호로서 출력하는 것을 특징으로 하는 반도체 메모리 장치.
  15. 제 14 항에 있어서,
    상기 지연부는
    복수개의 플립플롭이 직렬로 연결되고,
    각 플립플롭은 상기 데이터 처리용 클럭을 입력 받으며, 상기 직렬로 연결된 플립플롭 중 최초 플립플롭은 상기 모드 레지스터 셋 신호를 입력 받고, 최종 플립플롭은 상기 인에이블 신호를 출력하는 것을 특징으로 하는 반도체 메모리 장치.
  16. 제 12 항에 있어서,
    상기 분주 명령 디코더는
    상기 인에이블 신호가 인에이블되면 활성화되어 상기 동기 명령을 디코딩하고, 디코딩한 결과가 상기 내부 클럭을 분주시키라는 명령이면 상기 분주 시작 신호를 인에이블시키는 것을 특징으로 하는 반도체 메모리 장치.
  17. 제 12 항에 있어서,
    상기 분주 선택부는
    상기 내부 클럭을 분주시켜 분주 클럭을 생성하는 클럭 분주부, 및
    상기 분주 시작 신호에 응답하여 상기 내부 클럭 또는 상기 분주 클럭을 상기 선택 클럭으로서 출력하는 클럭 선택부를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
KR1020100114410A 2010-11-17 2010-11-17 내부 클럭 주파수 제어 회로 및 이를 이용하는 반도체 메모리 장치 KR101143488B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020100114410A KR101143488B1 (ko) 2010-11-17 2010-11-17 내부 클럭 주파수 제어 회로 및 이를 이용하는 반도체 메모리 장치
US12/965,372 US8237486B2 (en) 2010-11-17 2010-12-10 Clock control circuit and semiconductor memory apparatus using the same
CN201110038944.4A CN102467956B (zh) 2010-11-17 2011-02-16 时钟控制电路和使用时钟控制电路的半导体存储装置
JP2011071341A JP5795482B2 (ja) 2010-11-17 2011-03-29 内部クロック周波数制御回路及びこれを利用する半導体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020100114410A KR101143488B1 (ko) 2010-11-17 2010-11-17 내부 클럭 주파수 제어 회로 및 이를 이용하는 반도체 메모리 장치

Publications (1)

Publication Number Publication Date
KR101143488B1 true KR101143488B1 (ko) 2012-05-14

Family

ID=46047215

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020100114410A KR101143488B1 (ko) 2010-11-17 2010-11-17 내부 클럭 주파수 제어 회로 및 이를 이용하는 반도체 메모리 장치

Country Status (4)

Country Link
US (1) US8237486B2 (ko)
JP (1) JP5795482B2 (ko)
KR (1) KR101143488B1 (ko)
CN (1) CN102467956B (ko)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20130123932A (ko) * 2012-05-04 2013-11-13 에스케이하이닉스 주식회사 반도체 장치
CN109286390A (zh) * 2017-07-19 2019-01-29 爱思开海力士有限公司 半导体器件
US11048441B2 (en) 2019-05-31 2021-06-29 SK Hynix Inc. Semiconductor devices

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8942056B2 (en) 2011-02-23 2015-01-27 Rambus Inc. Protocol for memory power-mode control
KR102161083B1 (ko) * 2013-12-04 2020-10-05 에스케이하이닉스 주식회사 반도체 메모리 장치
KR102190962B1 (ko) * 2013-12-30 2020-12-14 삼성전자주식회사 코맨드 처리 회로 및 이를 포함하는 메모리 장치
CN106297874B (zh) * 2015-06-05 2019-06-21 台湾积体电路制造股份有限公司 时钟信号生成电路和方法、以及存储器
US10002651B2 (en) * 2016-10-06 2018-06-19 SK Hynix Inc. Semiconductor devices
US10269397B2 (en) * 2017-08-31 2019-04-23 Micron Technology, Inc. Apparatuses and methods for providing active and inactive clock signals
KR20190068094A (ko) * 2017-12-08 2019-06-18 삼성전자주식회사 반도체 메모리 장치 및 메모리 시스템
KR20190134037A (ko) * 2018-05-24 2019-12-04 에스케이하이닉스 주식회사 도메인 크로싱 기능을 갖는 반도체 장치
KR20200033691A (ko) * 2018-09-20 2020-03-30 에스케이하이닉스 주식회사 반도체장치
KR20200088650A (ko) * 2019-01-15 2020-07-23 에스케이하이닉스 주식회사 클럭 신호에 동기되는 신호 생성 회로 및 이를 이용하는 반도체 장치

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20040107706A (ko) * 2003-06-09 2004-12-23 삼성전자주식회사 레이턴시 회로를 구비하는 반도체 메모리 장치 및 그데이터 출력 제어 방법
KR20050041612A (ko) * 2003-10-31 2005-05-04 주식회사 하이닉스반도체 데이터 출력에 관한 동작마진이 향상된 메모리 장치

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3260483B2 (ja) * 1993-06-15 2002-02-25 エヌイーシーマイクロシステム株式会社 外部制御信号入力回路
JP3549751B2 (ja) * 1998-11-30 2004-08-04 富士通株式会社 半導体集積回路装置
JP2002082904A (ja) * 2000-09-08 2002-03-22 Hitachi Ltd 半導体集積回路装置
US6944091B2 (en) * 2002-07-10 2005-09-13 Samsung Electronics Co., Ltd. Latency control circuit and method of latency control
KR100626375B1 (ko) * 2003-07-21 2006-09-20 삼성전자주식회사 고주파로 동작하는 반도체 메모리 장치 및 모듈
US7142008B1 (en) * 2003-12-09 2006-11-28 Xilinx, Inc. Method and apparatus for clock division on a programmable logic device
CN100543871C (zh) * 2006-09-20 2009-09-23 南亚科技股份有限公司 具有频率检测器的延迟计数器及其延迟计数方法
JP2010182350A (ja) 2009-02-03 2010-08-19 Renesas Electronics Corp 半導体記憶装置

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20040107706A (ko) * 2003-06-09 2004-12-23 삼성전자주식회사 레이턴시 회로를 구비하는 반도체 메모리 장치 및 그데이터 출력 제어 방법
KR20050041612A (ko) * 2003-10-31 2005-05-04 주식회사 하이닉스반도체 데이터 출력에 관한 동작마진이 향상된 메모리 장치

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20130123932A (ko) * 2012-05-04 2013-11-13 에스케이하이닉스 주식회사 반도체 장치
KR101897050B1 (ko) 2012-05-04 2018-09-12 에스케이하이닉스 주식회사 반도체 장치
CN109286390A (zh) * 2017-07-19 2019-01-29 爱思开海力士有限公司 半导体器件
CN109286390B (zh) * 2017-07-19 2022-06-07 爱思开海力士有限公司 半导体器件
US11048441B2 (en) 2019-05-31 2021-06-29 SK Hynix Inc. Semiconductor devices

Also Published As

Publication number Publication date
CN102467956B (zh) 2015-05-13
US20120119809A1 (en) 2012-05-17
JP5795482B2 (ja) 2015-10-14
JP2012108863A (ja) 2012-06-07
CN102467956A (zh) 2012-05-23
US8237486B2 (en) 2012-08-07

Similar Documents

Publication Publication Date Title
KR101143488B1 (ko) 내부 클럭 주파수 제어 회로 및 이를 이용하는 반도체 메모리 장치
JP5687412B2 (ja) 半導体記憶装置及びそのリード待ち時間調整方法、メモリシステム、並びに半導体装置
US9851744B2 (en) Address and control signal training
WO2014129438A1 (ja) 半導体装置
KR20180005081A (ko) 커맨드 윈도우 발생부를 갖는 메모리 장치
KR101138832B1 (ko) 반도체 메모리 장치 및 그 동작방법
KR100857450B1 (ko) 반도체 메모리 장치의 출력 인에이블 신호 생성 회로 및방법
JP2009237678A (ja) メモリコントローラデバイス、メモリコントローラデバイスの制御方法およびデータ受信デバイス
JP2009117020A (ja) 半導体メモリ装置
KR20150064452A (ko) 내장형 셀프 테스트 회로 및 이를 포함한 반도체 장치
KR20130059911A (ko) 파이프 래치 제어회로 및 이를 활용한 반도체 집적회로
KR101092999B1 (ko) 반도체 메모리 장치 및 그 동작 방법
US9396774B1 (en) CAS latency setting circuit and semiconductor memory apparatus including the same
JP2987809B2 (ja) シンクロナスｄｒａｍのｃａｓ信号発生器
KR101575816B1 (ko) 반도체 메모리 장치 및 이 장치를 구비하는 메모리 시스템
KR20180065743A (ko) 반도체 장치
KR20140078155A (ko) 반도체 장치의 어드레스 입력 회로
US9043511B2 (en) Semiconductor memory device and operation method thereof
US20230266894A1 (en) Memory control apparatus, method for controlling memory control apparatus, and storage medium
KR100945815B1 (ko) 반도체 메모리 장치의 컬럼 선택 펄스 생성 회로
JP5919918B2 (ja) メモリ制御装置及びマスクタイミング制御方法
US20150302909A1 (en) Semiconductor memory apparatus and operating method of the same
KR20090063606A (ko) 어드레스 래치 클럭 제어장치
WO2014129386A1 (ja) コマンドｆｉｆｏ回路
KR100945794B1 (ko) 반도체 집적회로 및 그 어드레스/커맨드 처리방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20160321

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20170323

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20180326

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20190325

Year of fee payment: 8