JP2012216860A - 半導体装置 - Google Patents

Abstract

【課題】キャパシタの配列におけるデッドスペースをなるべくなくし、個々のキャパシタの形状をなるべく拡大した半導体装置を提供する。
【解決手段】半導体装置は、互いに隣接して平行に線状に延びる第１および第２トランスファーゲート２と、これらの間の間隙に配列され、それぞれ上方に延びる棒状の導電体からなる第１および第２ストレージノードコンタクト９と、第１の電極と第２の電極とが絶縁膜を介して対向配置されてなる第１キャパシタ１４と、第３の電極と第４の電極とが絶縁膜を介して対向配置されてなる第２キャパシタ１４とを備え、平面視において、第１の電極の第１トランスファーゲート側の一部のみに第１ストレージノードコンタクト９の上面が接続され、第３の電極の第２トランスファーゲート側の一部のみに第２ストレージノードコンタクト９の上面が接続されている。
【選択図】図２

Description

本発明は、半導体装置に関するものである。特にメモリセル部においてトランスファーゲートの上方に形成されるキャパシタの配列に関する。

図１１〜図１４を参照して、従来の半導体装置について説明する。図１１は、この半導体装置のメモリセル部の平面図である。ただし、各部の位置関係を説明するために本来各部の隙間を埋めている層間絶縁膜がすべて透明であると仮定したときに見える状態を示している。図１１においてビットライン６の中心線上で切断した場合の断面図、すなわち、ＸＩＩ−ＸＩＩ線に関する矢視断面図を図１２に示す。図１１においてキャパシタ１４の中心線上で切断した場合の断面図、すなわち、ＸＩＩＩ−ＸＩＩＩ線に関する矢視断面図を図１３に示す。シリコンウエハなどの半導体基板１の主表面上に盛り上がるようにトランスファーゲート２が互いに平行に線状に複数形成されている。これらトランスファーゲート２の間隙においては、各ビットライン６と一定間隔で接続されるようにそれぞれ導電体からなる下層コンタクト４ａが前記トランスファーゲート２の長手方向と平行に長軸を有する略楕円形に形成されている。図１２に示すように下層コンタクト４ａは、半導体基板１の主表面に電気的に接続されている。トランスファーゲート２の上側は層間絶縁膜３に覆われている。

図１２に示すように、下層コンタクト４ａにはビットラインコンタクト７が上方から電気的に接続されている。ビットラインコンタクト７とは、トランスファーゲート２の上方において水平方向に延びる導電体であるビットライン６と下層コンタクト４ａとを電気的に接続するためのものである。下層コンタクト４ａの上側でビットライン６の下側の部分は、層間絶縁膜５によって埋められている。ビットライン６の上側の部分は、層間絶縁膜８によって埋められている。

一方、図１３に示すように、トランスファーゲート２の上方において複数配列されているキャパシタ１４は、いわゆる凹型キャパシタである。すなわち、下端に底面を有し、上端が開口したカップ型のコンデンサである。水平面で切断したときの断面形状は、図１１に示したように、やや離れて互いに対向する２つの半円を平行な辺でつないだ形となっている。このカップ型形状に沿って、ストレージノード１１とセルプレート筒形部１２という２つの導電体部分が絶縁膜（図示省略）を介して接することでコンデンサを構成している。ストレージノード１１は、カップ型形状の外側を覆うものであり、トランスファーゲート２の間隙に形成された下層コンタクト４ｂに対してストレージノードコンタクト９によって電気的に接続されている。すなわち、下層コンタクトには、ビットラインコンタクト７が接続される下層コンタクト４ａと、ストレージノードコンタクト９が接続される下層コンタクト４ｂとの２種類がある。ストレージノードコンタクト９の上側でキャパシタ１４のない部分は、層間絶縁膜１０によって埋められている。層間絶縁膜１０の上面は、導電体であるセルプレート上面部１３が覆っている。セルプレート上面部１３は、セルプレート筒形部１２に接続されている。セルプレート上面部１３とストレージノード１１との間には絶縁膜（図示省略）が介在しており、絶縁されている。

このキャパシタ１４は、コンデンサであり、容量を大きくすることが望まれる。厚み（図１３における上下方向の距離）が一定の場合、容量を大きくするためには、キャパシタ１４の断面形状の拡大が望まれる。また、凹型キャパシタの場合、深さを幅で割った値としてのアスペクト比が大きくなりすぎると、キャパシタ１４内の電極材料の埋め込み不良が生じたり、エッチング形状が劣化したりするという問題もある。そういう意味からも断面形状の拡大が望まれる。

ところで、従来のキャパシタ１４の配列は、図１１に示したように、それぞれストレージノードコンタクト９の真上に、ストレージノードコンタクト９の中心とキャパシタ１４の中心とが一致するように配置されたものであったので、結果的に方陣状に整列したものになっていた。このキャパシタ１４の配列のみを抽出したものを、図１４に示す。

キャパシタ１４の断面形状を大きくすることについて、図１４の寸法ａ，ｂ，ｃ，ｄを参照して説明する。キャパシタ１４自体の配列が一定のまま個々のキャパシタ１４の大きさを拡大しようとする場合、ａとｂの２つのパラメータをそれぞれ大きくしていくことが理論上可能である。しかし、仮にａだけを長くし、ａ／ｂが極端に大きくなると、キャパシタ１４の加工が難しくなる。したがって、キャパシタ１４の形状を大きくする場合は、ａとｂとは共に大きくしていく必要がある。

一方、隣接するキャパシタ１４同士の間でコンデンサとして相互に影響を与え合わないためには、隣接するキャパシタ１４同士を隔てる層間絶縁膜１０の厚みは一定以上にしなければならない。ａとｂとを共に大きくしていく場合、最初に層間絶縁膜１０の薄さが問題となるのは、ｃではなくｄである。ｄの距離をある程度以上にしておかなければならないため、ａの拡大できる範囲にも限度があり、結局、図１１に示すように４つのキャパシタ１４に取り囲まれる位置にデッドスペース１５ができてしまう。

そこで、本発明では、キャパシタの配列におけるデッドスペースをなるべくなくし、個々のキャパシタの形状をなるべく拡大できる半導体装置を提供することを目的とする。

上記目的を達成するため、本発明に基づく半導体装置は、主表面を有する半導体基板と、前記主表面上に形成され、互いに隣接して平行に線状に延びる第１トランスファーゲートおよび第２トランスファーゲートと、前記第１トランスファーゲートと前記第２トランスファーゲートとの間の間隙に、前記主表面に電気的に接続して配列され、それぞれ上方に延びる棒状の導電体からなる第１ストレージノードコンタクトおよび第２ストレージノードコンタクトと、前記第１ストレージノードコンタクトの上面に接続される第１の電極と前記第１の電極に対して絶縁膜を介して対向して配置される第２の電極とからなる第１キャパシタと、前記第２ストレージノードコンタクトの上面に接続される第３の電極と前記第３の電極に対して絶縁膜を介して対向して配置される第４の電極とからなる第２キャパシタとを備え、平面視において、前記第１の電極の前記第１トランスファーゲート側の一部のみに前記第１ストレージノードコンタクトの上面が接続され、前記第３の電極の第２トランスファーゲート側の一部のみに前記第２ストレージノードコンタクトの上面が接続されている。

本発明に基づく実施の形態１における半導体装置のメモリセル部の平面図である。 図１におけるＩＩ−ＩＩ線に関する矢視断面図である。 本発明に基づく実施の形態１における半導体装置のキャパシタの配列の説明図である。 本発明に基づく実施の形態２における半導体装置のメモリセル部の断面図である。 本発明に基づく実施の形態３における半導体装置の製造方法の第１の工程の説明図である。 本発明に基づく実施の形態３における半導体装置の製造方法の第２の工程の説明図である。 本発明に基づく実施の形態３における半導体装置の製造方法の第３の工程の説明図である。 本発明に基づく実施の形態３における半導体装置の製造方法で用いる製版マスクパターンの説明図である。 本発明に基づく実施の形態３における半導体装置の製造方法の第４の工程の説明図である。 本発明に基づく実施の形態３における半導体装置の製造方法の第５の工程の説明図である。 従来技術に基づく半導体装置のメモリセル部の平面図である。 図１１におけるＸＩＩ−ＸＩＩ線に関する矢視断面図である。 図１１におけるＸＩＩＩ−ＸＩＩＩ線に関する矢視断面図である。 従来技術に基づく半導体装置のキャパシタの配列の説明図である。

（実施の形態１）
（構成）
図１、図２を参照して、本発明に基づく実施の形態１における半導体装置について説明する。図１は、この半導体装置のメモリセル部の平面図である。ただし、各部の位置関係を説明するために本来各部の隙間を埋めている層間絶縁膜がすべて透明であると仮定したときに見える状態を示している。図１においてキャパシタ１４の中心線上で切断した場合の断面図、すなわち、ＩＩ−ＩＩ線に関する矢視断面図を図２に示す。半導体基板１、トランスファーゲート２、層間絶縁膜３，５，８、下層コンタクト４ｂ、ストレージノードコンタクト９の構成は、図１３を参照して従来の半導体装置として説明したものの該当部分と同様である。図１においてビットライン６の中心線上で切断した場合の断面図は、図１２に示したものと同様であるので、説明を繰り返さない。

個々のキャパシタ１４の構造も、凹型キャパシタであり、従来の半導体装置について説明したものと同様であるので、説明を繰り返さない。ストレージノード１１が、下層コンタクト４ｂに対してストレージノードコンタクト９によって電気的に接続されているという点も同様である。

しかし、図１と図１１とを比較すればわかるように、個々のキャパシタ１４の断面形状や、キャパシタ１４とストレージノードコンタクト９との位置関係に関しては、この半導体装置では、従来の半導体装置と異なっている。

本実施の形態における半導体装置では、キャパシタ１４の断面形状は、図１１で示したような形状ではなく、略楕円形となっている。略楕円形の長軸は、トランスファーゲート２の長手方向と垂直な方向となっている。

また、この半導体装置では、キャパシタ１４の配列としては、略楕円形の長軸方向（図１における左右方向）に沿っては、複数のキャパシタ１４がトランスファーゲート２の１本分の幅とトランスファーゲート同士のなす間隙１本分の幅との和の２倍にほぼ相当するピッチで等間隔に並んだキャパシタ列を形成している。任意の１つのキャパシタ列を第１のキャパシタ列として注目したときには、他のキャパシタ列である第２のキャパシタ列が隣接して平行に配列され、第１のキャパシタ列と、第２のキャパシタ列とでは、キャパシタ１４の並ぶ位相がトランスファーゲート２の１本分の幅とトランスファーゲート２同士のなす間隙１本分の幅との和にほぼ相当する距離だけずれている。キャパシタ１４の配列がこのようになっていても、ストレージノードコンタクト９の配列は、従来と同じである。その結果、図１、図２に示すように、ストレージノードコンタクト９の中心と、キャパシタ１４の中心はそれぞれ略楕円形の長軸方向にずれた形になっている。しかも、そのずれ方は、トランスファーゲート２の長手方向（図１における上下方向）に沿って順に各キャパシタ列を見ていくと、１列ずつ交互に逆向きにキャパシタ１４の中心がずれた形となっている。

したがって、トランスファーゲート２同士に挟まれる任意の１本の間隙において並ぶ各下層コンタクト４ｂの上面に電気的に接続して並ぶストレージノードコンタクト９に注目したときには、上方から見て１つずつ交互に反対側の側方に略楕円形の中心がずれるようにキャパシタ１４が重なっているといえる。

図１からさらにキャパシタ１４の配列のみを抽出したものを、図３に示す。キャパシタ１４が上述のように略楕円形であって、上述のような１列ずつ交互にずらした配列となっていることにより、任意の１つのキャパシタを特定キャパシタとして注目したとき、周囲の他のキャパシタのうち長軸方向に対して斜め方向に隣接するキャパシタが、特定キャパシタに最も近接しているといえる。すなわち、図３におけるＣやＤよりもＬが最も近接した点となる。

（作用・効果）
キャパシタ１４を単純な方陣状ではなく、上述のような１列ずつずらした配列としたことによって、楕円形を拡大しようとした場合、楕円形の長軸と短軸とを同時に延ばしていったとしても、短軸の延びる先は、隣接するキャパシタ列においては、ちょうどキャパシタとキャパシタとの隙間に相当する。したがって、短軸を延ばすことができ、大きな楕円形を確保することができる。この場合、斜め方向に隣接するキャパシタとの間の距離、すなわち図３におけるＬの距離さえ、キャパシタ同士の間に必要な層間絶縁膜の最低値を下回らないようにしておけばよいので、この配列によれば、従来よりも大きな断面形状のキャパシタとすることができる。そして、従来に比べて、デッドスペースをより小さくすることができる。

なお、一般に、キャパシタとビットラインの配置関係には、ＣＯＢ（Capacitor On Bit-Line）方式とＣＵＢ（Capacitor Under Bit-Line）方式とがある。本実施の形態における半導体装置では、ビットライン６より、キャパシタ１４の方が上に積層されているＣＯＢ方式を採用している。逆に、キャパシタより、ビットラインの方が上に積層されているＣＵＢ方式の場合、ビットラインから下層コンタクトに接続しようとするビットラインコンタクトは、キャパシタの隙間を通りぬけて、下層コンタクトに接続する必要があった。従来のような方陣状に配列されたキャパシタの場合は、キャパシタ同士の間隙が広かったので、ＣＵＢ方式で、ビットラインコンタクトがキャパシタの間を通りぬけるように設計することは容易であったが、本実施の形態の半導体装置では、キャパシタ同士の間隙が狭くなるので、ＣＵＢ方式を採用する場合、不利となる。しかし、ＣＯＢ方式では、そのような問題はなく、キャパシタの配列を決めることができるので、ＣＯＢ方式で本発明を採用することがより好ましい。

（実施の形態２）
（構成）
本発明に基づく実施の形態２における半導体装置について説明する。実施の形態１の半導体装置では、キャパシタ１４は、凹型キャパシタであった。これに対して、本実施の形態における半導体装置では、キャパシタ１４ａが凸型キャパシタとなっている。平面図は、図１と同様である。図２に相当する断面で切った断面図を図４に示す。キャパシタ１４ａは、水平面で切断したときの断面形状は、略楕円形であり、中実の略楕円柱の形状をしている。内部は、導電体で満たされており、ストレージノード１１ａとなっている。外表面は、ストレージノード１１ａに対して、絶縁膜（図示省略）を介してセルプレート筒形部１２ａが覆っている。ストレージノード１１ａとセルプレート筒形部１２ａがこのように絶縁膜を介して対向することによってコンデンサを構成している。セルプレート筒形部１２ａは、セルプレート上面部１３に接続されている。ストレージノード１１ａとストレージノードコンタクト９との間は、電気的に接続されている。セルプレート筒形部１２ａとストレージノードコンタクト９との間は、絶縁されている。

なお、キャパシタが凹型キャパシタから凸型キャパシタに変わったという点以外の構成要素は、実施の形態１と同様である。

（作用・効果）
本実施の形態においても、実施の形態１と同様の効果が得られる。

（実施の形態３）
（製造方法）
本発明に基づく実施の形態３における半導体装置の製造方法について説明する。この半導体装置の製造方法は、実施の形態１で説明した半導体装置を製造するための方法である。まず、公知技術によって、図５に示す構造を形成する。この上面に層間絶縁膜１０を積層し、図６に示す構造を得る。図７に示すように、この上面の全面にレジスト１６を塗布し、製版マスクパターンを用いて、写真製版を行なう。このとき、製版マスクパターンは、図３に示したような楕円形状の配列されたパターンを用いる。ただし、製版マスクパターンとして個々のキャパシタに相当する楕円形状を作成するのが難しい場合は、楕円形状に代えて図８に示すような十字型形状であってもよい。十字型形状を設定する場合は、図８に示す、ｐ，ｑ，ｒ，ｓの各パラメータを適宜シミュレーションなどによって最適化して設定する。このような製版マスクパターンを用いて製版を行ない、レジスト１６からレジストパターン１８を形成する。この状態を図９に示す。レジストパターン１８をマスクとして、層間絶縁膜１０のエッチングを行ない、図１０に示す状態に至る。この後、レジストパターン１８を除去し、さらに、層間絶縁膜１０の凹部の内面に、ストレージノード１１、絶縁膜およびセルプレート筒形部１２を順に積層することでキャパシタ１４が完成し、図２に示した半導体装置を得ることができる。

（作用・効果）
上述のように、従来の半導体装置を製造する場合に比べて、製版マスクパターンを代えるだけで、本発明に基づく実施の形態１で説明した半導体装置を製造することができる。また、個々のキャパシタの断面形状は、略楕円形状になることを目指しているが、製版マスクパターンに設ける形状としては必ずしも楕円形状とできなくても、十字型形状であっても、実際には、写真製版時の露光のぼやけによって略楕円形状のレジストパターンを形成することができる。したがって、曲線図形の製版マスクパターンを作成できない場合であっても、直線のみで製版マスクパターンを構成することができる。

なお、今回開示した上記実施の形態はすべての点で例示であって制限的なものではない。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更を含むものである。

１ 半導体基板、２ トランスファーゲート、３ 第１の層間絶縁膜、４ａ，４ｂ 下層コンタクト、５ 第２の層間絶縁膜、６ ビットライン、７ ビットラインコンタクト、８ 第３の層間絶縁膜、９ ストレージノードコンタクト、１０ 第４の層間絶縁膜、１１，１１ａ ストレージノード、１２，１２ａ セルプレート筒形部、１３ セルプレート上面部、１４ キャパシタ、１５ デッドスペース、１６ レジスト、１８ レジストパターン。

Claims (5)

1. 主表面を有する半導体基板と、
   前記主表面上に形成され、互いに隣接して平行に線状に延びる第１トランスファーゲートおよび第２トランスファーゲートと、
   前記第１トランスファーゲートと前記第２トランスファーゲートとの間の間隙に、前記主表面に電気的に接続して配列され、それぞれ上方に延びる棒状の導電体からなる第１ストレージノードコンタクトおよび第２ストレージノードコンタクトと、
   前記第１ストレージノードコンタクトの上面に接続される第１の電極と前記第１の電極に対して絶縁膜を介して対向して配置される第２の電極とからなる第１キャパシタと、
   前記第２ストレージノードコンタクトの上面に接続される第３の電極と前記第３の電極に対して絶縁膜を介して対向して配置される第４の電極とからなる第２キャパシタとを備え、
   平面視において、前記第１の電極の前記第１トランスファーゲート側の一部のみに前記第１ストレージノードコンタクトの上面が接続され、前記第３の電極の第２トランスファーゲート側の一部のみに前記第２ストレージノードコンタクトの上面が接続されている、半導体装置。
2. 平面視において、前記第１トランスファーゲートの延在方向に、前記第１ストレージノードコンタクトと、前記第１ストレージノードコンタクトに隣接する前記第２ストレージノードコンタクトとが配置されている、請求項１に記載の半導体装置。
3. 前記第１のトランスファーゲートと前記第２のトランスファーゲートとの間の間隙に、前記主表面に電気的に接続し、上方に延びる棒状の導電体からなる第３ストレージノードコンタクトをさらに有し、
   平面視において、前記第１トランスファーゲートの延在方向に、前記第１ストレージノードコンタクト、前記第２ストレージノードコンタクト、第３ストレージノードコンタクトが並んで配置される、請求項１または２に記載の半導体装置。
4. 前記第３ストレージノードコンタクトの上面に接続される第５の電極と前記第５の電極に対して絶縁膜を介して対向して配置される第６の電極とからなる第３キャパシタをさらに備え、
   平面視において、前記第５の電極の第１トランスファーゲート側の一部のみに前記第３ストレージノードコンタクトの上面が接続されている、請求項３に記載の半導体装置。
5. 前記第１ストレージノードコンタクトおよび前記第２ストレージノードコンタクトの下面にそれぞれ接続され、前記第１トランスファーゲートと前記第２トランスファーゲートとの間の間隙に、前記主表面に電気的に接続するように導電体でそれぞれ形成された第１下層コンタクトおよび第２下層コンタクトを、さらに備える請求項１から４のいずれかに記載の半導体装置。

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