JPH0997882A - 半導体記憶装置及びその製造方法 - Google Patents
半導体記憶装置及びその製造方法Info
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- JPH0997882A JPH0997882A JP7262633A JP26263395A JPH0997882A JP H0997882 A JPH0997882 A JP H0997882A JP 7262633 A JP7262633 A JP 7262633A JP 26263395 A JP26263395 A JP 26263395A JP H0997882 A JPH0997882 A JP H0997882A
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- film
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
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- Semiconductor Memories (AREA)
- Semiconductor Integrated Circuits (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】
【課題】 ＣＯＢ型ＤＲＡＭセルの形成に際してキャパ
シタコンタクト及びビット線コンタクトのアスペクト比
を低減でき、かつ、合わせズレの影響を受けにくく、か
つ、余分な工程数の増加を招かないメモリセルの構造及
び製造方法を提供すること。 【解決手段】 ＣＯＢ型ＤＲＡＭセルにおいて、ＭＯＳ
トランジスタのソース・ドレインの一方上及び素子分離
用絶縁膜上に渡って層間絶縁膜に開口して形成された第
１のプラグと、ソース・ドレインの他方上に層間絶縁膜
に開口して形成された、第１のプラグと同一層にて形成
された第２のプラグと、層間絶縁膜上に形成され、第１
のプラグに接続されたビット線と、ビット線よりさらに
上に形成され、第２のプラグに接続された容量素子とを
具備する。
シタコンタクト及びビット線コンタクトのアスペクト比
を低減でき、かつ、合わせズレの影響を受けにくく、か
つ、余分な工程数の増加を招かないメモリセルの構造及
び製造方法を提供すること。 【解決手段】 ＣＯＢ型ＤＲＡＭセルにおいて、ＭＯＳ
トランジスタのソース・ドレインの一方上及び素子分離
用絶縁膜上に渡って層間絶縁膜に開口して形成された第
１のプラグと、ソース・ドレインの他方上に層間絶縁膜
に開口して形成された、第１のプラグと同一層にて形成
された第２のプラグと、層間絶縁膜上に形成され、第１
のプラグに接続されたビット線と、ビット線よりさらに
上に形成され、第２のプラグに接続された容量素子とを
具備する。
Description
【０００１】
【発明の属する技術分野】本発明はＤＲＡＭセルに関し
て、特にビット線を先に形成し、後からメモリセルキャ
パシタをビット線より上部に形成するＣＯＢ（Capacito
r Over Bit-line ）型メモリセルの製造方法に関する
て、特にビット線を先に形成し、後からメモリセルキャ
パシタをビット線より上部に形成するＣＯＢ（Capacito
r Over Bit-line ）型メモリセルの製造方法に関する
【０００２】
【従来の技術】半導体記憶装置、特にダイナミックＲＡ
Ｍは年々大規模集積化が進んでいる。それに伴って単位
記憶素子の占める面積がますます縮小傾向にあり、リー
ド・ライトに十分なメモリセルキャパシタ容量（２０ｆ
Ｆ以上）を得るためにセルの３次元化は必須であり、ト
レンチ型キャパシタ及びスタック型キャパシタを用いた
セル構造が一般化している。従来のスタック型キャパシ
タの製造方法として、例えば、M.Sakao et al.,"A CAPA
CITOR-OVER-BIT-LINE(COB) CELL WITH A HEMISPHERICAL
-GRAIN STORAGE NODEFOR 64Mb DRAMs",IEDM Technical
Digest,pp.655-658,1990 に記載のＣＯＢ(Capacitor Ov
er Bit-Line) 型メモリセルが提案されている。
Ｍは年々大規模集積化が進んでいる。それに伴って単位
記憶素子の占める面積がますます縮小傾向にあり、リー
ド・ライトに十分なメモリセルキャパシタ容量（２０ｆ
Ｆ以上）を得るためにセルの３次元化は必須であり、ト
レンチ型キャパシタ及びスタック型キャパシタを用いた
セル構造が一般化している。従来のスタック型キャパシ
タの製造方法として、例えば、M.Sakao et al.,"A CAPA
CITOR-OVER-BIT-LINE(COB) CELL WITH A HEMISPHERICAL
-GRAIN STORAGE NODEFOR 64Mb DRAMs",IEDM Technical
Digest,pp.655-658,1990 に記載のＣＯＢ(Capacitor Ov
er Bit-Line) 型メモリセルが提案されている。
【０００３】以下、図面を用いて詳細に説明する。図２
７にＣＯＢ型メモリセルの平面図を、図２８に図２７の
メモリセルの斜め上方からの俯瞰図を、図２９、３０、
３２にＣＯＢ型メモリセル製造の各工程における図２７
の切断線Ａ−Ａ’に沿う断面図を、図３１にＣＯＢ型メ
モリセル製造の一工程における図２７の切断線Ｂ−Ｂ’
に沿う断面図をそれぞれ示す。
７にＣＯＢ型メモリセルの平面図を、図２８に図２７の
メモリセルの斜め上方からの俯瞰図を、図２９、３０、
３２にＣＯＢ型メモリセル製造の各工程における図２７
の切断線Ａ−Ａ’に沿う断面図を、図３１にＣＯＢ型メ
モリセル製造の一工程における図２７の切断線Ｂ−Ｂ’
に沿う断面図をそれぞれ示す。
【０００４】まず、シリコン基板１１上にＬＯＣＯＳ法
を用いて素子分離酸化膜１３を形成し、同時に素子領域
１４が形成される。次に、ゲート酸化膜（図示せず）を
形成し、このゲート酸化膜上に上部及び側壁が酸化シリ
コン膜で覆われたポリシリコンゲート電極１９を形成す
る。次に、素子領域１４上に、ゲート電極１９に対して
自己整合的にコンタクトホールを開口し、ポリシリコン
膜を堆積してインターコネクト５０を形成する（図２
９）。
を用いて素子分離酸化膜１３を形成し、同時に素子領域
１４が形成される。次に、ゲート酸化膜（図示せず）を
形成し、このゲート酸化膜上に上部及び側壁が酸化シリ
コン膜で覆われたポリシリコンゲート電極１９を形成す
る。次に、素子領域１４上に、ゲート電極１９に対して
自己整合的にコンタクトホールを開口し、ポリシリコン
膜を堆積してインターコネクト５０を形成する（図２
９）。
【０００５】次に、第１の層間絶縁膜５１を全面に堆積
し、ビット線コンタクトパタン５２を用いて第１の層間
絶縁膜５１をパターニングしてビット線コンタクトホー
ル５３を形成し、ビット線コンタクトホール５３内部に
不純物を導入したポリシリコン５４を充填する。次に、
タングステンポリサイドを用いてビット線５５を形成す
る（図３０）。
し、ビット線コンタクトパタン５２を用いて第１の層間
絶縁膜５１をパターニングしてビット線コンタクトホー
ル５３を形成し、ビット線コンタクトホール５３内部に
不純物を導入したポリシリコン５４を充填する。次に、
タングステンポリサイドを用いてビット線５５を形成す
る（図３０）。
【０００６】次に、ビット線５５上の全面に第２の層間
絶縁膜５６を堆積し、平滑化する。次に、ストレージノ
ードコンタクト５７を開口し、インターコネクト５０と
接続するＨＳＧ(HemiSpherical-Grain) ストレージノー
ド５８を形成する（図３１）。
絶縁膜５６を堆積し、平滑化する。次に、ストレージノ
ードコンタクト５７を開口し、インターコネクト５０と
接続するＨＳＧ(HemiSpherical-Grain) ストレージノー
ド５８を形成する（図３１）。
【０００７】次に、全面に酸化シリコン薄膜及び窒化シ
リコン薄膜からなるキャパシタ絶縁膜（図示せず）を形
成し、次にポリシリコンを堆積してプレート電極５９を
形成する。次に、全面に第３の層間絶縁膜６０を堆積
し、メタル配線６１を形成する（図３２）。
リコン薄膜からなるキャパシタ絶縁膜（図示せず）を形
成し、次にポリシリコンを堆積してプレート電極５９を
形成する。次に、全面に第３の層間絶縁膜６０を堆積
し、メタル配線６１を形成する（図３２）。
【０００８】
【発明が解決しようとする課題】従来技術を用いたＤＲ
ＡＭメモリセルにおいて、以下の５つの問題点が上げら
れる。 (1) インターコネクト５０をビット線５５の下部に挿入
することによりビット線コンタクト５２の高さが増大
し、アスペクト比が増大する。
ＡＭメモリセルにおいて、以下の５つの問題点が上げら
れる。 (1) インターコネクト５０をビット線５５の下部に挿入
することによりビット線コンタクト５２の高さが増大
し、アスペクト比が増大する。
【０００９】(2) ビット線コンタクト５２がビット線か
ら拡散層まで達しており、そのためにビット線コンタク
トのアスペクト比が増大する。 (3) インターコネクト５０は隣接する素子領域のビット
線コンタクト６２と近接して形成されており、合わせズ
レによってインターコネクト５０とビット線コンタクト
内部のポリシリコン５４がショートする可能性がある。
ら拡散層まで達しており、そのためにビット線コンタク
トのアスペクト比が増大する。 (3) インターコネクト５０は隣接する素子領域のビット
線コンタクト６２と近接して形成されており、合わせズ
レによってインターコネクト５０とビット線コンタクト
内部のポリシリコン５４がショートする可能性がある。
【００１０】(4) ビット線コンタクト５２をゲート電極
１９に対して自己整合的に形成しておらず、ビット線と
ゲート電極のショートを引き起こす可能性がある。 (5) インターコネクト５０を形成するための新たなリソ
グラフィー工程を必要とし、工程数増加に結びつく。
１９に対して自己整合的に形成しておらず、ビット線と
ゲート電極のショートを引き起こす可能性がある。 (5) インターコネクト５０を形成するための新たなリソ
グラフィー工程を必要とし、工程数増加に結びつく。
【００１１】本発明の目的は、以上のような従来技術の
問題点をふまえて、ＣＯＢ型ＤＲＡＭセルの形成に際し
てキャパシタコンタクト及びビット線コンタクトのアス
ペクト比を低減でき、かつ、合わせズレの影響を受けに
くく、かつ、余分な工程数の増加を招かないメモリセル
の構造及び製造方法を提供することにある。
問題点をふまえて、ＣＯＢ型ＤＲＡＭセルの形成に際し
てキャパシタコンタクト及びビット線コンタクトのアス
ペクト比を低減でき、かつ、合わせズレの影響を受けに
くく、かつ、余分な工程数の増加を招かないメモリセル
の構造及び製造方法を提供することにある。
【００１２】
【課題を解決するための手段】以上のような目的を達成
するための本発明によるＣＯＢ型ＤＲＡＭセルは、半導
体基板と、半導体基板上に形成された素子領域を区画す
る素子分離酸化膜と、素子領域上に形成され、ゲート電
極がワード線に接続したデータ転送用のＭＯＳＦＥＴ
と、素子分離酸化膜及びＭＯＳＦＥＴを覆う第１の層間
絶縁膜と、素子領域及び素子分離酸化膜上に延在し、Ｍ
ＯＳＦＥＴの一方のソース／ドレイン拡散層に達する第
１のコンタクトホールと、素子領域上でＭＯＳＦＥＴの
他方のソース／ドレイン拡散層に達する第２のコンタク
トホールと、第１のコンタクトホールを充填する第１の
導電体プラグと、第２のコンタクトホールを充填する第
２の導電体プラグと、第１の層間絶縁膜と第１の導電体
プラグと第２の導電体プラグを覆う第２の層間絶縁膜
と、第２の層間絶縁膜に形成され、素子分離酸化膜の上
方で第１の導電体プラグに達するビット線コンタクトホ
ールと、ビット線コンタクトホールを充填する第３の導
電体プラグと、第２の層間絶縁膜及び第３の導電体プラ
グ上に形成されるビット線と、第２の層間絶縁膜及びビ
ット線上に形成された第３の層間絶縁膜と、第３の層間
絶縁膜及び第２の層間絶縁膜を貫通して形成され、第２
の導電体プラグに達するストレージノードコンタクト
と、第３の層間絶縁膜及びストレージノードコンタクト
上に順次形成されたストレージノード電極と、キャパシ
タ絶縁膜と、プレート電極とを具備するものである。
するための本発明によるＣＯＢ型ＤＲＡＭセルは、半導
体基板と、半導体基板上に形成された素子領域を区画す
る素子分離酸化膜と、素子領域上に形成され、ゲート電
極がワード線に接続したデータ転送用のＭＯＳＦＥＴ
と、素子分離酸化膜及びＭＯＳＦＥＴを覆う第１の層間
絶縁膜と、素子領域及び素子分離酸化膜上に延在し、Ｍ
ＯＳＦＥＴの一方のソース／ドレイン拡散層に達する第
１のコンタクトホールと、素子領域上でＭＯＳＦＥＴの
他方のソース／ドレイン拡散層に達する第２のコンタク
トホールと、第１のコンタクトホールを充填する第１の
導電体プラグと、第２のコンタクトホールを充填する第
２の導電体プラグと、第１の層間絶縁膜と第１の導電体
プラグと第２の導電体プラグを覆う第２の層間絶縁膜
と、第２の層間絶縁膜に形成され、素子分離酸化膜の上
方で第１の導電体プラグに達するビット線コンタクトホ
ールと、ビット線コンタクトホールを充填する第３の導
電体プラグと、第２の層間絶縁膜及び第３の導電体プラ
グ上に形成されるビット線と、第２の層間絶縁膜及びビ
ット線上に形成された第３の層間絶縁膜と、第３の層間
絶縁膜及び第２の層間絶縁膜を貫通して形成され、第２
の導電体プラグに達するストレージノードコンタクト
と、第３の層間絶縁膜及びストレージノードコンタクト
上に順次形成されたストレージノード電極と、キャパシ
タ絶縁膜と、プレート電極とを具備するものである。
【００１３】更に、本発明のＣＯＢ型ＤＲＡＭセルの製
造方法としては、半導体基板上に素子分離酸化膜を形成
する工程と、素子分離酸化膜によって区画された素子領
域上に、ゲート電極がワード線に接続したデータ転送用
のＭＯＳＦＥＴを形成する工程と、ＭＯＳＦＥＴ及び素
子分離酸化膜上に第１の層間絶縁膜を形成する工程と、
素子領域及び素子分離酸化膜上に延在し、ＭＯＳＦＥＴ
の一方のソース／ドレイン拡散層に達する第１のコンタ
クトホール及び素子領域上でＭＯＳＦＥＴの他方のソー
ス／ドレイン拡散層に達する第２のコンタクトホール
を、第１の層間絶縁膜に同時に形成する工程と、第１の
コンタクトホールを充填する第１の導電体プラグを形成
する工程と、第２のコンタクトホールを充填する第２の
導電体プラグを形成する工程と、第１の層間絶縁膜及び
第１の導電体プラグ及び第２の導電体プラグ上に第２の
層間絶縁膜を形成する工程と、第２の層間絶縁膜に、素
子分離酸化膜の上方で第１の導電体プラグに達するビッ
ト線コンタクトホールを形成する工程と、ビット線コン
タクトホールを第３の導電体プラグで充填する工程と、
第２の層間絶縁膜及び第３の導電体プラグ上にビット線
を形成する工程と、第２の層間絶縁膜及びビット線上に
第３の層間絶縁膜を形成する工程と、第３の層間絶縁膜
及び第２の層間絶縁膜を貫通して、第２の導電体プラグ
に達するストレージノードコンタクトを形成する工程
と、第３の層間絶縁膜及びストレージノードコンタクト
上にストレージノード電極、キャパシタ絶縁膜、プレー
ト電極を順次形成してキャパシタを形成する工程とを具
備することを特徴としている。
造方法としては、半導体基板上に素子分離酸化膜を形成
する工程と、素子分離酸化膜によって区画された素子領
域上に、ゲート電極がワード線に接続したデータ転送用
のＭＯＳＦＥＴを形成する工程と、ＭＯＳＦＥＴ及び素
子分離酸化膜上に第１の層間絶縁膜を形成する工程と、
素子領域及び素子分離酸化膜上に延在し、ＭＯＳＦＥＴ
の一方のソース／ドレイン拡散層に達する第１のコンタ
クトホール及び素子領域上でＭＯＳＦＥＴの他方のソー
ス／ドレイン拡散層に達する第２のコンタクトホール
を、第１の層間絶縁膜に同時に形成する工程と、第１の
コンタクトホールを充填する第１の導電体プラグを形成
する工程と、第２のコンタクトホールを充填する第２の
導電体プラグを形成する工程と、第１の層間絶縁膜及び
第１の導電体プラグ及び第２の導電体プラグ上に第２の
層間絶縁膜を形成する工程と、第２の層間絶縁膜に、素
子分離酸化膜の上方で第１の導電体プラグに達するビッ
ト線コンタクトホールを形成する工程と、ビット線コン
タクトホールを第３の導電体プラグで充填する工程と、
第２の層間絶縁膜及び第３の導電体プラグ上にビット線
を形成する工程と、第２の層間絶縁膜及びビット線上に
第３の層間絶縁膜を形成する工程と、第３の層間絶縁膜
及び第２の層間絶縁膜を貫通して、第２の導電体プラグ
に達するストレージノードコンタクトを形成する工程
と、第３の層間絶縁膜及びストレージノードコンタクト
上にストレージノード電極、キャパシタ絶縁膜、プレー
ト電極を順次形成してキャパシタを形成する工程とを具
備することを特徴としている。
【００１４】上述のごとく、ＣＯＢ型ＤＲＡＭセルにお
いて本発明を用いることにより、ソース及びドレイン上
に自己整合的にポリシリコンプラグを形成できる。この
ポリシリコンプラグ上にビット線コンタクト及びストレ
ージ電極コンタクトを形成することにより、両者のアス
ペクト比を共に低減させることができる。
いて本発明を用いることにより、ソース及びドレイン上
に自己整合的にポリシリコンプラグを形成できる。この
ポリシリコンプラグ上にビット線コンタクト及びストレ
ージ電極コンタクトを形成することにより、両者のアス
ペクト比を共に低減させることができる。
【００１５】更に、本発明のポリシリコンプラグはゲー
ト電極に対して自己整合的に形成されており、隣接する
素子領域上のコンタクトとショートしたり、ソース及び
ドレインのプラグ同士がショートするといったことは起
こり得ず、合わせズレに強いと言える。更に、本発明の
ポリシリコンプラグの形成は独立したリソグラフィー工
程を必要とせず、工程数を削減するという効果がある。
ト電極に対して自己整合的に形成されており、隣接する
素子領域上のコンタクトとショートしたり、ソース及び
ドレインのプラグ同士がショートするといったことは起
こり得ず、合わせズレに強いと言える。更に、本発明の
ポリシリコンプラグの形成は独立したリソグラフィー工
程を必要とせず、工程数を削減するという効果がある。
【００１６】
【発明の実施の形態】つづいて、本発明の最良の実施形
態を図１〜図２６を参照して説明する。図１は本発明の
半導体記憶装置の平面図である。すなわち、半導体基板
１１上に素子領域１４が素子分離酸化膜１３により区画
されている。複数のＭＯＳトランジスタのゲート電極に
相当するワード線１９は図中縦方向に延在しており、ビ
ット線３３は図中横方向に延在している。ビット線３３
よりさらに上の層には、ストレージキャパシタ４１が形
成されている。ビット線３３とＭＯＳトランジスタのソ
ース・ドレインとはプラグ２８にて接続されており、ス
トレージキャパシタ４１とＭＯＳトランジスタのソー
ス、ドレインとはプラグ２８と同層のプラグ（図示せ
ず）およびそのプラグに達するプラグ３６により接続さ
れている。
態を図１〜図２６を参照して説明する。図１は本発明の
半導体記憶装置の平面図である。すなわち、半導体基板
１１上に素子領域１４が素子分離酸化膜１３により区画
されている。複数のＭＯＳトランジスタのゲート電極に
相当するワード線１９は図中縦方向に延在しており、ビ
ット線３３は図中横方向に延在している。ビット線３３
よりさらに上の層には、ストレージキャパシタ４１が形
成されている。ビット線３３とＭＯＳトランジスタのソ
ース・ドレインとはプラグ２８にて接続されており、ス
トレージキャパシタ４１とＭＯＳトランジスタのソー
ス、ドレインとはプラグ２８と同層のプラグ（図示せ
ず）およびそのプラグに達するプラグ３６により接続さ
れている。
【００１７】続いて、本発明の製造工程を示す。半導体
基板１１上に、ＳＴＩ（Shallow Trench Isolation）技
術を用いて、図２の素子領域パタン１２を用いて素子分
離酸化膜１３を形成し、素子分離酸化膜１３によって区
画される素子領域１４が形成される。なお、図３、図４
はそれぞれ図２における切断線Ａ−Ａ' 、Ｃ−Ｃ' に沿
う断面図である。
基板１１上に、ＳＴＩ（Shallow Trench Isolation）技
術を用いて、図２の素子領域パタン１２を用いて素子分
離酸化膜１３を形成し、素子分離酸化膜１３によって区
画される素子領域１４が形成される。なお、図３、図４
はそれぞれ図２における切断線Ａ−Ａ' 、Ｃ−Ｃ' に沿
う断面図である。
【００１８】次に、素子領域１４上に６ｎｍ程度のゲー
ト酸化膜（図示せず）を形成し、５０ｎｍ程度のＰのド
ープされた第１のポリシリコン膜１５、１００ｎｍ程度
のタングステンシリサイド膜１６、１００ｎｍ程度の第
１の窒化シリコン膜１７を順次堆積する。次に図５に示
したゲート電極パタン１８を用いて第１の窒化シリコン
膜１７、タングステンシリサイド膜１６、Ｐのドープさ
れた第１のポリシリコン膜１５をパターニングし、ＭＯ
ＳＦＥＴのゲート電極１９を形成する。次に、Ａｓを例
えば20keV 、5E13cm-2程度イオン注入し、ソース・ドレ
イン拡散層領域２０を形成する。次に、３０ｎｍ程度の
第２の窒化シリコン膜２１を全面に堆積し、エッチバッ
ク法を用いて、ゲート電極１９の側壁部にサイドウォー
ルを形成する。なお、図６、図７はそれぞれ図５におけ
る切断線Ａ−Ａ' 、Ｃ−Ｃ' に沿う断面図である。
ト酸化膜（図示せず）を形成し、５０ｎｍ程度のＰのド
ープされた第１のポリシリコン膜１５、１００ｎｍ程度
のタングステンシリサイド膜１６、１００ｎｍ程度の第
１の窒化シリコン膜１７を順次堆積する。次に図５に示
したゲート電極パタン１８を用いて第１の窒化シリコン
膜１７、タングステンシリサイド膜１６、Ｐのドープさ
れた第１のポリシリコン膜１５をパターニングし、ＭＯ
ＳＦＥＴのゲート電極１９を形成する。次に、Ａｓを例
えば20keV 、5E13cm-2程度イオン注入し、ソース・ドレ
イン拡散層領域２０を形成する。次に、３０ｎｍ程度の
第２の窒化シリコン膜２１を全面に堆積し、エッチバッ
ク法を用いて、ゲート電極１９の側壁部にサイドウォー
ルを形成する。なお、図６、図７はそれぞれ図５におけ
る切断線Ａ−Ａ' 、Ｃ−Ｃ' に沿う断面図である。
【００１９】次に、図８、図９に示すように、全面に２
５０ｎｍ程度の第１のＢＰＳＧ膜２２を堆積し、第１の
窒化シリコン膜１７をストッパーとして、ＣＭＰ（Chem
icalMechanical Polishing ）法を用いて表面を平坦化
する。
５０ｎｍ程度の第１のＢＰＳＧ膜２２を堆積し、第１の
窒化シリコン膜１７をストッパーとして、ＣＭＰ（Chem
icalMechanical Polishing ）法を用いて表面を平坦化
する。
【００２０】次に、図１０のプラグパタン２４を用い
て、全面にフォトレジストマスク２３を形成した後、Ｂ
ＰＳＧ／ＳｉＮのエッチングレート比が２０以上の選択
ＲＩＥ(Reactive Ion Etching)技術を用いて、ゲート電
極に対して自己整合的に、第１のＢＰＳＧ膜２２をパタ
ーニングする。なお、図１１、図１２はそれぞれ図１０
における切断線Ａ−Ａ' 、Ｃ−Ｃ' に沿う断面図であ
る。
て、全面にフォトレジストマスク２３を形成した後、Ｂ
ＰＳＧ／ＳｉＮのエッチングレート比が２０以上の選択
ＲＩＥ(Reactive Ion Etching)技術を用いて、ゲート電
極に対して自己整合的に、第１のＢＰＳＧ膜２２をパタ
ーニングする。なお、図１１、図１２はそれぞれ図１０
における切断線Ａ−Ａ' 、Ｃ−Ｃ' に沿う断面図であ
る。
【００２１】次に、図１３、図１４に示すように、フォ
トレジストマスク２３を除去し、全面に２５０ｎｍ程度
のＰをドープした第２のポリシリコン膜２５を堆積し、
第１の窒化シリコン膜１７及び第１のＢＰＳＧ膜２２を
ストッパーとして、ＣＭＰ法を用いて表面を平坦化す
る。
トレジストマスク２３を除去し、全面に２５０ｎｍ程度
のＰをドープした第２のポリシリコン膜２５を堆積し、
第１の窒化シリコン膜１７及び第１のＢＰＳＧ膜２２を
ストッパーとして、ＣＭＰ法を用いて表面を平坦化す
る。
【００２２】次に、全面に１５０ｎｍ程度の第２のＢＰ
ＳＧ膜２６を堆積し、図１５に示すビット線コンタクト
パタン２７を用いて第２のＢＰＳＧ膜２６をパターニン
グし、ＣＶＤ法を用いて第２のＢＰＳＧ膜２６の開口部
に露出した第２のポリシリコン膜２５上に２００ｎｍ程
度の第１のタングステン膜２８を選択成長させる。次
に、第２のＢＰＳＧ膜２６をストッパーとして、ＣＭＰ
法を用いて第１のタングステン膜２８と第２のＢＰＳＧ
膜２６の上端が同じ高さになるまで平坦化する。なお、
図１６、図１７はそれぞれ図１５における切断線Ｂ−
Ｂ' 、Ｃ−Ｃ' に沿う断面図である。
ＳＧ膜２６を堆積し、図１５に示すビット線コンタクト
パタン２７を用いて第２のＢＰＳＧ膜２６をパターニン
グし、ＣＶＤ法を用いて第２のＢＰＳＧ膜２６の開口部
に露出した第２のポリシリコン膜２５上に２００ｎｍ程
度の第１のタングステン膜２８を選択成長させる。次
に、第２のＢＰＳＧ膜２６をストッパーとして、ＣＭＰ
法を用いて第１のタングステン膜２８と第２のＢＰＳＧ
膜２６の上端が同じ高さになるまで平坦化する。なお、
図１６、図１７はそれぞれ図１５における切断線Ｂ−
Ｂ' 、Ｃ−Ｃ' に沿う断面図である。
【００２３】次に、全面に２０ｎｍ程度のバリアメタル
（図示せず）、１００ｎｍ程度の第２のタングステン膜
２９、１５０ｎｍ程度の第３の窒化シリコン膜３０を順
次堆積し、図１８に示すビット線パタン３１を用いて、
第３の窒化シリコン膜３０、第２のタングステン膜２９
をパターニングし、ビット線３３を形成する。次に、全
面に３０ｎｍ程度の第４の窒化シリコン膜３２を堆積
し、エッチバック法を用いてビット線３３の側壁部にサ
イドウォールを形成する。なお、図１９、図２０はそれ
ぞれ図１８における切断線Ｂ−Ｂ' 、Ｃ−Ｃ' に沿う断
面図である。
（図示せず）、１００ｎｍ程度の第２のタングステン膜
２９、１５０ｎｍ程度の第３の窒化シリコン膜３０を順
次堆積し、図１８に示すビット線パタン３１を用いて、
第３の窒化シリコン膜３０、第２のタングステン膜２９
をパターニングし、ビット線３３を形成する。次に、全
面に３０ｎｍ程度の第４の窒化シリコン膜３２を堆積
し、エッチバック法を用いてビット線３３の側壁部にサ
イドウォールを形成する。なお、図１９、図２０はそれ
ぞれ図１８における切断線Ｂ−Ｂ' 、Ｃ−Ｃ' に沿う断
面図である。
【００２４】次に、４００ｎｍ程度の第３のＢＰＳＧ膜
３４を全面に堆積し、ＣＭＰ法を用いてビット線３３上
の第３のＢＰＳＧ膜３４が１５０ｎｍ程度の厚さになる
ように平坦化を行う。次に、ＢＰＳＧ／ＳｉＮのエッチ
ングレート比が２０以上の選択ＲＩＥ(Reactive Ion Et
ching)技術を用いて、図２１に示すストレージノードコ
ンタクトパタン３５を用いて、ビット線３３に対して自
己整合的に、第３のＢＰＳＧ膜３４、第２のＢＰＳＧ膜
２６をパターニングし、第３のＢＰＳＧ膜３４、第２の
ＢＰＳＧ膜２６の開口部に露出した第２のポリシリコン
膜２５上に、ＣＶＤ法を用いて５５０ｎｍ程度の第３の
タングステン膜３６を選択成長させる。次に、第３のＢ
ＰＳＧ膜３４をストッパーとして、ＣＭＰ法を用いて第
３のタングステン膜３６と第３のＢＰＳＧ膜３４が同じ
高さになるまで平坦化する。なお、図２２、図２３はそ
れぞれ図２１における切断線Ａ−Ａ' 、Ｃ−Ｃ' に沿う
断面図である。
３４を全面に堆積し、ＣＭＰ法を用いてビット線３３上
の第３のＢＰＳＧ膜３４が１５０ｎｍ程度の厚さになる
ように平坦化を行う。次に、ＢＰＳＧ／ＳｉＮのエッチ
ングレート比が２０以上の選択ＲＩＥ(Reactive Ion Et
ching)技術を用いて、図２１に示すストレージノードコ
ンタクトパタン３５を用いて、ビット線３３に対して自
己整合的に、第３のＢＰＳＧ膜３４、第２のＢＰＳＧ膜
２６をパターニングし、第３のＢＰＳＧ膜３４、第２の
ＢＰＳＧ膜２６の開口部に露出した第２のポリシリコン
膜２５上に、ＣＶＤ法を用いて５５０ｎｍ程度の第３の
タングステン膜３６を選択成長させる。次に、第３のＢ
ＰＳＧ膜３４をストッパーとして、ＣＭＰ法を用いて第
３のタングステン膜３６と第３のＢＰＳＧ膜３４が同じ
高さになるまで平坦化する。なお、図２２、図２３はそ
れぞれ図２１における切断線Ａ−Ａ' 、Ｃ−Ｃ' に沿う
断面図である。
【００２５】次に、全面に２００ｎｍ程度の第１の窒化
タングステン膜３７を堆積し、図２４に示すストレージ
ノードパタン３８を用いてパターニングする。次に酸化
膜換算で０．４ｎｍ程度のＢＳＴＯ膜３９、１００ｎｍ
程度の第２の窒化タングステン膜４０を全面に順次堆積
し、ストレージキャパシタ４１が完成する。なお、図２
５、図２６はそれぞれ図２４における切断線Ａ−Ａ' 、
Ｃ−Ｃ' に沿う断面図である。
タングステン膜３７を堆積し、図２４に示すストレージ
ノードパタン３８を用いてパターニングする。次に酸化
膜換算で０．４ｎｍ程度のＢＳＴＯ膜３９、１００ｎｍ
程度の第２の窒化タングステン膜４０を全面に順次堆積
し、ストレージキャパシタ４１が完成する。なお、図２
５、図２６はそれぞれ図２４における切断線Ａ−Ａ' 、
Ｃ−Ｃ' に沿う断面図である。
【００２６】次に、本発明の第２の実施例を以下に示
す。第２の実施例におけるビット線形成後のＣ−Ｃ' に
沿う断面図を図３３に示す。図３３は本発明の第１の実
施例における図２０に対応している。この構造は図１０
のプラグパタン２４の代わりに図３４に示すプラグパタ
ン４２を用いて、ゲート電極に対して自己整合的に第１
のＢＰＳＧ膜２２をパターンニングする。従って、第１
の実施例よりも小さなポリシリコンプラグを形成するこ
とができる。これによって、ビット線容量を低減するこ
とができる。また、コンタクトホールのパターンニング
に際し、開口部に露出したＳＴＩ素子分離酸化膜を例え
ば５０ｎｍ程度オーバーエッチングする。従って、ポリ
シリコンプラグと半導体基板は、基板表面のみならず、
基板側面でもコンタクトしているため、小さなプラグを
用いてもコンタクト抵抗を低減することができる。それ
以外の工程は、本発明の第１の実施例と同じであるの
で、ここでは省略する。
す。第２の実施例におけるビット線形成後のＣ−Ｃ' に
沿う断面図を図３３に示す。図３３は本発明の第１の実
施例における図２０に対応している。この構造は図１０
のプラグパタン２４の代わりに図３４に示すプラグパタ
ン４２を用いて、ゲート電極に対して自己整合的に第１
のＢＰＳＧ膜２２をパターンニングする。従って、第１
の実施例よりも小さなポリシリコンプラグを形成するこ
とができる。これによって、ビット線容量を低減するこ
とができる。また、コンタクトホールのパターンニング
に際し、開口部に露出したＳＴＩ素子分離酸化膜を例え
ば５０ｎｍ程度オーバーエッチングする。従って、ポリ
シリコンプラグと半導体基板は、基板表面のみならず、
基板側面でもコンタクトしているため、小さなプラグを
用いてもコンタクト抵抗を低減することができる。それ
以外の工程は、本発明の第１の実施例と同じであるの
で、ここでは省略する。
【００２７】次に、本発明の第３の実施例を以下に示
す。第３の実施例におけるビット線形成後のＣ−Ｃ' に
沿う断面図を図３５に示す。この図は本発明の第１の実
施例における図２０に対応している。ポリシリコンプラ
グを形成する第２のポリシリコン膜２５が、素子領域に
隣接した位置で素子分離酸化膜の一部を除去してそこに
埋め込まれている。この構造はＳＴＩ形成時にこの凹部
を形成し、その後、図１０のプラグパタンの代わりに図
３４に示すプラグパタン４２を用いることによって得ら
れる。なお、この凹部はＳＴＩ形成時に、特別な工程を
必要とせずに形成することができる。それ以外の工程は
本発明の第１の実施例と同じであるので、ここでは省略
する。
す。第３の実施例におけるビット線形成後のＣ−Ｃ' に
沿う断面図を図３５に示す。この図は本発明の第１の実
施例における図２０に対応している。ポリシリコンプラ
グを形成する第２のポリシリコン膜２５が、素子領域に
隣接した位置で素子分離酸化膜の一部を除去してそこに
埋め込まれている。この構造はＳＴＩ形成時にこの凹部
を形成し、その後、図１０のプラグパタンの代わりに図
３４に示すプラグパタン４２を用いることによって得ら
れる。なお、この凹部はＳＴＩ形成時に、特別な工程を
必要とせずに形成することができる。それ以外の工程は
本発明の第１の実施例と同じであるので、ここでは省略
する。
【００２８】上述のごとく、ＣＯＢ型ＤＲＡＭセルにお
いて本発明を用いることにより、ソース及びドレイン上
に自己整合的にポリシリコンプラグを形成できる。この
ポリシリコンプラグ上にビット線コンタクト及びストレ
ージ電極コンタクトを形成することにより、両者のアス
ペクト比を共に低減させることができる。
いて本発明を用いることにより、ソース及びドレイン上
に自己整合的にポリシリコンプラグを形成できる。この
ポリシリコンプラグ上にビット線コンタクト及びストレ
ージ電極コンタクトを形成することにより、両者のアス
ペクト比を共に低減させることができる。
【００２９】更に、本発明のポリシリコンプラグはゲー
ト電極に対して自己整合的に形成されており、隣接する
素子領域上のコンタクトとショートしたり、ソース及び
ドレインのプラグ同士がショートするといったことは起
こり得ず、合わせズレに強いと言える。
ト電極に対して自己整合的に形成されており、隣接する
素子領域上のコンタクトとショートしたり、ソース及び
ドレインのプラグ同士がショートするといったことは起
こり得ず、合わせズレに強いと言える。
【００３０】更に、本発明のポリシリコンプラグの形成
は独立したリソグラフィー工程を必要とせず、工程数を
削減するという効果がある。また、第２の実施例及び第
３の実施例を用いることによって、ビット線と素子領域
を接続するポリシリコンプラグを短くすることができ、
その分だけビット線容量を低減できるという効果があ
る。更に、ポリシリコンプラグと基板表面でコンタクト
しているため、コンタクト抵抗を下げることができる。
は独立したリソグラフィー工程を必要とせず、工程数を
削減するという効果がある。また、第２の実施例及び第
３の実施例を用いることによって、ビット線と素子領域
を接続するポリシリコンプラグを短くすることができ、
その分だけビット線容量を低減できるという効果があ
る。更に、ポリシリコンプラグと基板表面でコンタクト
しているため、コンタクト抵抗を下げることができる。
【００３１】更に、第３の実施例を用いることによっ
て、コンタクト低部において、素子領域との境界のみに
ポリシリコンプラグが埋め込まれ、それ以外の素子分離
領域には埋め込まれていないため、第２の実施例より更
にビット線容量を低減することができる。
て、コンタクト低部において、素子領域との境界のみに
ポリシリコンプラグが埋め込まれ、それ以外の素子分離
領域には埋め込まれていないため、第２の実施例より更
にビット線容量を低減することができる。
【００３２】
【発明の効果】本発明を用いることにより、ＣＯＢ型Ｄ
ＲＡＭセルの形成に際してキャパシタコンタクト及びビ
ット線コンタクトのアスペクト比を低減でき、かつ、合
わせズレの影響を受けにくく、かつ、余分な工程数の増
加を招かないメモリセルの構造及び製造方法を提供する
ことができる。
ＲＡＭセルの形成に際してキャパシタコンタクト及びビ
ット線コンタクトのアスペクト比を低減でき、かつ、合
わせズレの影響を受けにくく、かつ、余分な工程数の増
加を招かないメモリセルの構造及び製造方法を提供する
ことができる。
【図１】本発明の実施例を示す平面図である。
【図２】本発明の実施例の製造工程中の平面図である。
【図３】本発明の実施例の製造工程中の断面図である。
【図４】本発明の実施例の製造工程中の断面図である。
【図５】本発明の実施例の製造工程中の平面図である。
【図６】本発明の実施例の製造工程中の断面図である。
【図７】本発明の実施例の製造工程中の断面図である。
【図８】本発明の実施例の製造工程中の断面図である。
【図９】本発明の実施例の製造工程中の断面図である。
【図１０】本発明の実施例の製造工程中の平面図であ
る。
る。
【図１１】本発明の実施例の製造工程中の断面図であ
る。
る。
【図１２】本発明の実施例の製造工程中の断面図であ
る。
る。
【図１３】本発明の実施例の製造工程中の断面図であ
る。
る。
【図１４】本発明の実施例の製造工程中の断面図であ
る。
る。
【図１５】本発明の実施例の製造工程中の平面図であ
る。
る。
【図１６】本発明の実施例の製造工程中の断面図であ
る。
る。
【図１７】本発明の実施例の製造工程中の断面図であ
る。
る。
【図１８】本発明の実施例の製造工程中の平面図であ
る。
る。
【図１９】本発明の実施例の製造工程中の断面図であ
る。
る。
【図２０】本発明の実施例の製造工程中の断面図であ
る。
る。
【図２１】本発明の実施例の製造工程中の平面図であ
る。
る。
【図２２】本発明の実施例の製造工程中の断面図であ
る。
る。
【図２３】本発明の実施例の製造工程中の断面図であ
る。
る。
【図２４】本発明の実施例の製造工程中の平面図であ
る。
る。
【図２５】本発明の実施例の製造工程中の断面図であ
る。
る。
【図２６】本発明の実施例の製造工程中の断面図であ
る。
る。
【図２７】従来のＣＯＢセルの平面図である。
【図２８】従来のＣＯＢセルの斜視図である。
【図２９】従来のＣＯＢセルの製造工程中の断面図であ
る。
る。
【図３０】従来のＣＯＢセルの製造工程中の断面図であ
る。
る。
【図３１】従来のＣＯＢセルの製造工程中の断面図であ
る。
る。
【図３２】従来のＣＯＢセルの製造工程中の断面図であ
る。
る。
【図３３】本発明の実施例の製造工程中の断面図であ
る。
る。
【図３４】本発明の実施例の製造工程中の平面図であ
る。
る。
【図３５】本発明の実施例の製造工程中の断面図であ
る。
る。
１１・・・・・・半導体基板 １２・・・・・・素子領域パタン １３・・・・・・素子分離酸化膜 １４・・・・・・素子領域 １５・・・・・・第１のポリシリコン膜 １６・・・・・・タングステンシリサイド膜 １７・・・・・・第１の窒化シリコン膜 １８・・・・・・ゲート電極パタン １９・・・・・・ゲート電極 ２０・・・・・・ソース・ドレイン拡散層領域 ２１・・・・・・第２の窒化シリコン膜 ２２・・・・・・第１のＢＰＳＧ膜 ２３・・・・・・フォトレジストマスク ２４・・・・・・プラグパタン ２５・・・・・・第２のポリシリコン膜 ２６・・・・・・第２のＢＰＳＧ膜 ２７・・・・・・ビット線コンタクトパタン ２８・・・・・・第１のタングステン膜 ２９・・・・・・第２のタングステン膜 ３０・・・・・・第３の窒化シリコン膜 ３１・・・・・・ビット線パタン ３２・・・・・・第４の窒化シリコン膜 ３３・・・・・・ビット線 ３４・・・・・・第３のＢＰＳＧ膜 ３５・・・・・・ストレージノードコンタクトパタン ３６・・・・・・第３のタングステン膜 ３７・・・・・・第１の窒化タングステン膜 ３８・・・・・・ストレージノードパタン ３９・・・・・・ＢＳＴＯ膜 ４０・・・・・・第２の窒化タングステン膜 ４１・・・・・・ストレージキャパシタ ４２・・・・・・プラグパタン ５０・・・・・・インターコネクト ５１・・・・・・第１の層間絶縁膜 ５２・・・・・・ビット線コンタクト ５３・・・・・・ビット線コンタクトホール ５４・・・・・・不純物を導入したポリシリコン ５５・・・・・・ビット線 ５６・・・・・・第２の層間絶縁膜 ５７・・・・・・ストレージノードコンタクト ５８・・・・・・ＨＳＧストレージノード ５９・・・・・・プレート電極 ６０・・・・・・第３の層間絶縁膜 ６１・・・・・・メタル配線 ６２・・・・・・隣接する素子領域のビット線コンタクト
Claims (21)
- 【請求項１】半導体基板と、 前記半導体基板に形成された、素子領域を区画する素子
分離酸化膜と、 前記素子領域及び前記素子分離酸化膜上に形成された第
１の層間絶縁膜と、 前記第１の層間絶縁膜に形成され、前記素子領域及び前
記素子分離酸化膜上に延在し、前記半導体基板に達する
第１のコンタクトホールと、 前記素子領域と接続し、前記第１のコンタクトホールを
充填する第１の導電体膜と、 を具備することを特徴とする半導体記憶装置。 - 【請求項２】前記第１の層間絶縁膜及び第１の導電体膜
上に形成された第２の層間絶縁膜と、 前記第２の層間絶縁膜に形成され、前記素子分離酸化膜
の上方で前記第１の導電体膜に達する第２のコンタクト
ホールと、 前記第２のコンタクトホールを介して前記第１の導電体
膜と接続する配線層と、 を具備することを特徴とする請求項１記載の半導体記憶
装置。 - 【請求項３】前記第１の層間絶縁膜に形成され、前記素
子領域上で前記半導体基板に達する第３のコンタクトホ
ールと、 前記第３のコンタクトホールを充填する第２の導電体膜
と、 を具備することを特徴とする請求項２記載の半導体記憶
装置。 - 【請求項４】前記第１のコンタクトホールと前記第３の
コンタクトホールの間の前記素子領域上に形成されたゲ
ート絶縁膜と、前記ゲート絶縁膜及び前記素子分離酸化
膜上に延在するゲート電極と、 を具備することを特徴とする請求項３記載の半導体記憶
装置。 - 【請求項５】前記第２の層間絶縁膜及び前記配線層上に
形成された第３の層間絶縁膜と、 前記第３の層間絶縁膜及び第２の層間絶縁膜を貫通して
形成され、前記第２の導電体膜に達する第４のコンタク
トホールと、 前記第３の層間絶縁膜上に形成され、前記第４のコンタ
クトホールを介して前記第２の導電体膜と接続する第１
の電極と、 を具備することを特徴とする請求項４記載の半導体記憶
装置。 - 【請求項６】前記第１の電極上に形成されたキャパシタ
絶縁膜と、 前記キャパシタ絶縁膜上に形成された第２の電極と、 を具備することを特徴とする請求項５記載の半導体記憶
装置。 - 【請求項７】半導体基板と、 前記半導体基板上に形成された素子領域を区画する素子
分離酸化膜と、 前記素子領域上に形成され、ゲート電極がワード線に接
続したデータ転送用のＭＯＳＦＥＴと、 前記素子分離酸化膜及び前記ＭＯＳＦＥＴを覆う第１の
層間絶縁膜と、 前記第１の層間絶縁膜に形成され、前記素子領域及び前
記素子分離酸化膜上に延在し、前記ＭＯＳＦＥＴの一方
のソース／ドレイン拡散層に達する第１のコンタクトホ
ールと、 前記第１の層間絶縁膜に形成され、前記素子領域上で前
記ＭＯＳＦＥＴの他方のソース／ドレイン拡散層に達す
る第２のコンタクトホールと、 前記第１のコンタクトホールを充填する第１の導電体プ
ラグと、 前記第２のコンタクトホールを充填する第２の導電体プ
ラグと、 前記第１の層間絶縁膜と前記第１の導電体プラグと前記
第２の導電体プラグを覆う第２の層間絶縁膜と、 前記第２の層間絶縁膜に形成され、前記素子分離酸化膜
の上方で前記第１の導電体プラグに達するビット線コン
タクトホールと、 前記ビット線コンタクトホールを充填する第３の導電体
プラグと、 前記第２の層間絶縁膜及び前記第３の導電体プラグ上に
形成されるビット線と、 前記第２の層間絶縁膜及び前記ビット線上に形成された
第３の層間絶縁膜と、 前記第３の層間絶縁膜及び前記第２の層間絶縁膜を貫通
して形成され、前記第２の導電体プラグに達するストレ
ージノードコンタクトと、 前記第３の層間絶縁膜及び前記ストレージノードコンタ
クト上に順次形成されたストレージノード電極と、キャ
パシタ絶縁膜と、プレート電極と、 を具備することを特徴とする半導体記憶装置。 - 【請求項８】半導体基板上に素子領域を区画する素子分
離酸化膜を形成する工程と、 前記素子領域及び前記素子分離酸化膜上に第１の層間絶
縁膜を形成する工程と、 前記第１の層間絶縁膜に、前記素子領域及び前記素子分
離酸化膜上に延在し、前記半導体基板に達する第１のコ
ンタクトホールを形成する工程と、 前記第１のコンタクトホール内部に第１の導電体膜を充
填する工程と、 を具備することを特徴とする半導体記憶装置の製造方
法。 - 【請求項９】前記第１の層間絶縁膜及び第１の導電体膜
上に、第２の層間絶縁膜を形成する工程と、 前記第２の層間絶縁膜に、前記素子分離酸化膜の上方で
前記第１の導電体膜に達する第２のコンタクトホールを
形成する工程と、 前記第２の層間絶縁膜上に、前記第２のコンタクトホー
ルを介して第１の導電体膜と接続する配線層を形成する
工程と、 を具備することを特徴とする請求項８記載の半導体記憶
装置の製造方法。 - 【請求項１０】前記第１のコンタクトホールを形成する
際に、前記素子領域上で前記半導体基板に達する第３の
コンタクトホールを、同時に前記第１の層間絶縁膜に形
成する工程と、 前記第１のコンタクトホール内部を前記第１の導電体膜
で充填する際に、前記第３のコンタクトホール内部を前
記第２の導電体膜で同時に充填する工程と、 を具備することを特徴とする請求項９記載の半導体記憶
装置の製造方法。 - 【請求項１１】前記第１のコンタクトホールと前記第３
のコンタクトホールの間の前記素子領域上にゲート絶縁
膜を形成する工程と、 前記ゲート絶縁膜及び前記素子分離酸化膜上に延在する
ゲート電極を形成する工程を具備し、 前記第１のコンタクトホール及び前記第３のコンタクト
ホールは、前記ゲート電極に対して自己整合的に形成さ
れることを特徴とする請求項１０記載の半導体記憶装置
の製造方法。 - 【請求項１２】前記第２の層間絶縁膜及び前記配線層上
に第３の層間絶縁膜を形成する工程と、 前記第３の層間絶縁膜及び前記第２の層間絶縁膜を貫通
し、前記第２の導電体膜に達する第３のコンタクトホー
ルを、前記配線層に対して自己整合的に形成する工程
と、 前記第３の層間絶縁膜上に、前記第３のコンタクトホー
ルを介して第２の導電体膜と接続する第１の電極を形成
する工程と、 を具備することを特徴とする請求項１１記載の半導体記
憶装置の製造方法。 - 【請求項１３】前記第１の電極上にキャパシタ絶縁膜を
形成する工程と、 前記キャパシタ絶縁膜上に第２の電極を形成する工程
と、を具備することを特徴とする請求項１２記載の半導
体記憶装置の製造方法。 - 【請求項１４】半導体基板上に素子分離酸化膜を形成す
る工程と、 前記素子分離酸化膜によって区画された素子領域上に、
ゲート電極がワード線に接続したデータ転送用のＭＯＳ
ＦＥＴを形成する工程と、 前記ＭＯＳＦＥＴ及び前記素子分離酸化膜上に第１の層
間絶縁膜を形成する工程と、 前記素子領域及び前記素子分離酸化膜上に延在し、前記
ＭＯＳＦＥＴの一方のソース／ドレイン拡散層に達する
第１のコンタクトホール及び前記素子領域上で前記ＭＯ
ＳＦＥＴの他方のソース／ドレイン拡散層に達する第２
のコンタクトホールを、前記第１の層間絶縁膜に同時に
形成する工程と、 前記第１のコンタクトホールを充填する第１の導電体プ
ラグを形成する工程と、前記第２のコンタクトホールを
充填する第２の導電体プラグを形成する工程と、 前記第１の層間絶縁膜及び前記第１の導電体プラグ及び
前記第２の導電体プラグ上に第２の層間絶縁膜を形成す
る工程と、 前記第２の層間絶縁膜に、前記素子分離酸化膜の上方で
前記第１の導電体プラグに達するビット線コンタクトホ
ールを形成する工程と、 前記ビット線コンタクトホールを充填する第３の導電体
プラグを形成する工程と、 前記第２の層間絶縁膜及び前記第３の導電体プラグ上に
ビット線を形成する工程と、 前記第２の層間絶縁膜及び前記ビット線上に第３の層間
絶縁膜を形成する工程と、 前記第３の層間絶縁膜及び前記第２の層間絶縁膜を貫通
して、前記第２の導電体プラグに達するストレージノー
ドコンタクトを形成する工程と、 前記第３の層間絶縁膜及び前記ストレージノードコンタ
クト上にストレージノード電極、キャパシタ絶縁膜、プ
レート電極を順次形成してキャパシタを形成する工程
と、を具備することを特徴とする半導体記憶装置の製造
方法。 - 【請求項１５】前記第１の導電体プラグ及び第２の導電
体プラグを形成する工程は、導電体膜を全面に堆積する
工程と、導電体膜をケミカルメカニカルポリッシング法
を用いてエッチングする工程を含むことを特徴とする請
求項１４記載の半導体記憶装置の製造方法。 - 【請求項１６】前記導電体膜をケミカルメカニカルポリ
ッシング法を用いてエッチングする際に、ケミカルメカ
ニカルポリッシングのストッパーとなる絶縁膜を前記ゲ
ート電極の上部および側壁に形成する工程を具備するこ
とを特徴とした請求項１５記載の半導体記憶装置の製造
方法。 - 【請求項１７】半導体基板と、 前記半導体基板表面に形成され、複数の素子領域を区画
する素子分離用絶縁膜と、 前記素子領域内に形成されたＭＯＳトランジスタと、 前記ＭＯＳトランジスタ上に形成された第１の層間絶縁
膜と、 前記ＭＯＳトランジスタのソース・ドレインの一方上及
び前記素子分離用絶縁膜上に渡って前記第１の層間絶縁
膜に開口して形成された第１のプラグと、 前記ＭＯＳトランジスタのソース・ドレインの他方上に
前記第１の層間絶縁膜に開口して形成された、前記第１
のプラグと同一層にて形成された第２のプラグと、 前記第１の層間絶縁膜上に形成され、第１のプラグに接
続されたビット線と、 前記ビット線及び前記第１の層間絶縁膜上に形成された
第２の層間絶縁膜と、 前記第２の層間絶縁膜上に形成され、前記第２の層間絶
縁膜に形成された開口を介して前記第２のプラグに接続
された容量素子とから構成されるメモリセルを有するこ
とを特徴とする半導体記憶装置。 - 【請求項１８】前記半導体基板と前記第１の導電体プラ
グが、前記半導体基板の表面及び側面で接していること
を特徴とする請求項７記載の半導体記憶装置。 - 【請求項１９】前記第３の導電体プラグと前記第１の導
電体プラグが、前記第１の導電体プラグの上面及び側面
で接していることを特徴とする請求項１８記載の半導体
記憶装置。 - 【請求項２０】前記第１の導電体プラグの前記ゲート電
極に沿う方向の寸法が、前記素子領域の前記ゲート電極
に沿う方向の寸法とほぼ等しいことを特徴とする請求項
１８記載の半導体記憶装置。 - 【請求項２１】前記第１の導電体プラグが、素子分離領
域と前記素子領域との境界近傍においてのみ、前記素子
分離領域上で基板表面より深い位置まで延在しているこ
とを特徴とする請求項１８記載の半導体記憶装置。
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