JP3529473B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JP3529473B2 JP3529473B2 JP03407795A JP3407795A JP3529473B2 JP 3529473 B2 JP3529473 B2 JP 3529473B2 JP 03407795 A JP03407795 A JP 03407795A JP 3407795 A JP3407795 A JP 3407795A JP 3529473 B2 JP3529473 B2 JP 3529473B2
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- memory cells
- cell
- power supply
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- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Description
種類であるスタティックRAM(SRAM)のメモリセ
ルのレイアウトに関するものである。
積化が進み、これにともなってメモリセルの微細化が進
んでいる。メモリセルの高集積化及び微細化が進むにつ
れて、隣接してレイアウトされるメモリセルの相互干渉
を防止しながら、集積度を向上させることが必要となっ
ている。
レイのレイアウトの一例を示す。多数本のワード線WL
にはそれぞれ多数のメモリセルMCが列状に接続され、
各メモリセルMCにはそれぞれビット線BL,バーBL
が接続される。また、前記メモリセルMCには、それぞ
れ電源配線L1,L2から電源VDD及び電源Vssが供給
される。
前記ワード線WLはNチャネルMOSトランジスタで構
成されるトランスファーゲートTG1,TG2のゲート
端子に接続される。前記ビット線BL,バーBLは、前
記トランスファーゲートTG1,TG2を介してフリッ
プフロップ型のセル部に接続される。
スタで構成されるセルトランジスタTc1,Tc2と、抵抗
R1,R2とから構成される。そして、セルトランジス
タTc1のドレインが抵抗R1を介して電源VDDに接続さ
れるとともに、セルトランジスタTc2のゲートに接続さ
れ、かつトランスファーゲートTG1を介してビット線
BLに接続される。
抵抗R2を介して電源VDDに接続されるとともに、セル
トランジスタTc1のゲートに接続され、かつトランスフ
ァーゲートTG2を介してビット線・バーBLに接続さ
れる。
は、ロウアドレス信号に基づいて特定のワード線WLが
選択されると、当該ワード線が接続されるメモリセルM
CのトランスファーゲートTG1,TG2がオンされ
て、各ビット線BL,バーBLにセル情報が読みだされ
る。
特定のビット線BL,バーBLが選択されると、当該ビ
ット線BL,バーBLに読みだされたセル情報がデータ
バスに出力される。
トを図6に示す。同図において、実線はN型拡散領域、
破線はゲート電極、一点鎖線はコンタクトホール、二点
鎖線はワード線を示す。そして、A1,A2はセルトラ
ンジスタTc1,Tc2を構成するN型拡散領域、G1,G
2は前記N型拡散領域A1,A2の上層に形成されるゲ
ート配線であり、N型拡散領域A1,A2のドレイン領
域D1,D2はそれぞれコンタクトホールCHを介して
ゲート配線G1,G2に接続される。
領域D1,D2は、前記ゲート配線より上層に形成され
る抵抗配線(図示しない)にコンタクトホールを介して
接続され、その抵抗配線が電源VDD配線に接続される。
S1,S2は、コンタクトホールCHを介して上層の電
源Vss配線(図示しない)に接続される。前記N型拡散
領域A2の端部において、その上層にはワード線WLが
交差するように形成され、そのN型拡散領域A2とワー
ド線WLとでトランスファーゲートTG2が構成され
る。
ン・ソース領域DS2aが、コンタクトホールCHを介
してビット線・バーBLに接続される。N型拡散領域A
3の端部において、その上層には前記ワード線WLが交
差されてトランスファーゲートTG1が形成される。そ
して、そのトランスファーゲートTG1の一方のドレイ
ン・ソース領域DS1bがコンタクトホールCHを介し
て前記ゲート配線G2に接続され、他方のドレイン・ソ
ース領域DS1aがコンタクトホールCHを介してビッ
ト線BLに接続される。そして、このようなパターンが
繰り返されてメモリセルアレイが形成される。
では、セルトランジスタTc1,Tc2のソース領域は、そ
れぞれ隣接するメモリセルMCのセルトランジスタのソ
ース領域と共通となる。従って、図4に示すように列方
向に隣り合うメモリセルMCは、共通ノードNを介して
電源配線L2に接続される。
はN型拡散層で形成され、寄生抵抗r1が存在してい
る。前記各共通ノードNと電源配線L2とを接続する配
線にも、それぞれ寄生抵抗r2が存在する。
選択されると、当該ワード線WLに接続される多数のメ
モリセルMCが同時に動作する。このとき、隣り合うメ
モリセルMCからビット線BL,バーBLのプリチャー
ジ電荷がセルトランジスタから共通ノードNを介して電
源配線L2に流れると、寄生抵抗r2,r1により、各
共通ノードNの電位が上昇する。
ルトランジスタの負荷駆動能力を低下させ、セル情報の
読み出し速度を低下させたり、誤ったセル情報を読みだ
すことがある。
電源配線L2が接続される電源Vss端子に近いものほ
ど、各メモリセルMCから流れる電流が集中して流れ
る。従って、電源Vss端子に近い共通ノードNほど電位
が上昇し易く、上記のような不具合が生じやすい。
に、図7に示すSRAMでは2本のワード線WLを隣り
合う列のメモリセルMCに交互に接続するように交差さ
せている。
Lを選択しても、列方向に隣り合うメモリセルMCが同
時に選択されることはない。従って、列方向に隣り合う
メモリセルMCのセルトランジスタのソースを共通とし
ても前記従来例のような不具合は生じない。
のワード線WLを2層として、コンタクトホールを介し
て接続する必要がある。従って、ワード線の寄生容量及
び抵抗が増大して、動作速度が低下するとともに、コン
タクトホールをレイアウトするためのレイアウト面積が
増大して、高集積化の妨げとなる。
1列のメモリセルMCに対し、2本ずつのワード線WL
を配設して、各ワード線WLには列方向にひとつおきの
メモリセルMCを接続している。
Lを選択しても、列方向に隣り合うメモリセルMCが同
時に選択されることはない。従って、列方向に隣り合う
メモリセルMCのセルトランジスタのソースを共通とし
ても前記従来例のような不具合は生じない。
2本ずつのワード線WLをレイアウトする必要があるた
め、レイアウト面積が増大して、高集積化の妨げとな
る。この発明の目的は、高集積化を図りながら、安定し
た動作を確保し得る半導体記憶装置を提供することにあ
る。
明図である。すなわち、多数のワード線WLに沿ってそ
れぞれ列状に配設される多数のメモリセルMCが各ワー
ド線WLに接続され、前記メモリセルMCにはビット線
BLがそれぞれ接続され、前記メモリセルMCには高電
位側電源V1及び低電位側電源V2が供給される。同一
列の隣り合うメモリセルMCは共通ノードNを介して前
記低電位側電源V2に接続され、ワード線WL及びビッ
ト線BLを選択することにより特定のメモリセルMCが
選択されて、読み出し動作が行われる。前記各ワード線
WLは、他のワード線WLと交差することなく、隣り合
う列のメモリセルMCに交互に接続される。
ルが、ワード線上に位置する中心点を中心として点対称
状にレイアウトされる。請求項3では、前記メモリセル
は、セルトランジスタと抵抗とからなるフリップフロッ
プ型SRAMセルと、トラスファーゲートから構成さ
れ、前記隣り合うメモリセルのセルトランジスタのソー
スが共通ノードを介して低電位側電源に接続され、前記
ワード線が隣り合う列のメモリセルのトランスファーゲ
ートに交互に接続され、前記隣り合う列のメモリセル
は、ワード線上に位置する中心点を中心として点対称状
にレイアウトされる。
同一列のメモリセルMCが、一つおきに選択される。
を、ワード線上に位置する中心点を中心として点対称状
にレイアウトすると、ワード線を交差させることなく、
同ワード線が隣り合う列のメモリセルに交互に接続され
る。
高集積化が図られ、かつワード線が隣り合う列のメモリ
セルのトランスファーゲートに交互に接続される。
リセルアレイの一実施例を示す。前記従来例と同一構成
部分は同一符号を付して説明する。
L,バーBLが接続される。また、前記メモリセルMC
には、それぞれ電源配線L1,L2から電源VDD及び電
源Vssが供給され、隣り合うメモリセルMCは共通のノ
ードNを介して電源配線L2に接続される。
線WLは、1ビット毎に隣り合う列のメモリセルMCに
交互に接続される。前記各メモリセルMCの具体的構成
は、前記従来例と同一である。
アウトを図3に示す。同図において、A11,A12は
一つのメモリセルMCのセルトランジスタTc1,Tc2を
構成するN型拡散領域、G11,G12は前記N型拡散
領域A11,A12の上層に形成されるゲート配線であ
り、N型拡散領域A11,A12のドレイン領域D1
1,D12はそれぞれコンタクトホールCHを介してゲ
ート配線G11,G12に接続される。
イン領域D11,D12は、前記ゲート配線より上層に
形成される抵抗配線(図示しない)にコンタクトホール
を介して接続され、その抵抗配線が前記電源配線L1に
接続される。
領域S11,S12は、コンタクトホールCHを介して
上層の電源配線L2に接続される。前記N型拡散領域A
12の端部において、その上層にはワード線WLが交差
するように形成され、そのN型拡散領域A12とワード
線WLとでトランスファーゲートTG12が構成され
る。
イン・ソース領域DS12aが、コンタクトホールCH
を介してビット線・バーBLに接続される。N型拡散領
域A13の上層には前記ワード線WLが交差されてトラ
ンスファーゲートTG11が形成される。そして、その
トランスファーゲートTG11の一方のドレイン・ソー
ス領域DS11bがコンタクトホールCHを介して前記
ゲート配線G12に接続され、他方のドレイン・ソース
領域DS11aがコンタクトホールCHを介してビット
線BLに接続される。
セルトランジスタのソース領域は、ワード線WL方向に
隣り合うメモリセルMCのセルトランジスタのソース領
域と共通である。
リセルMCのトランスファーゲートが交互に接続され
る。そして、各メモリセルMCは、ワード線WL上に位
置する中心点Cを中心として点対称状にレイアウトされ
る。
選択されると、隣り合う列のメモリセルMCが一つおき
に選択される。すると、ワード線WL方向に隣り合うメ
モリセルMCのセルトランジスタのソース領域を共通ノ
ードNに接続しても、その隣り合うメモリセルMCが同
時に選択されることはない。
して、ワード線方向に隣り合うメモリセルMCの互いの
干渉を防止することができる。また、1本のワード線W
Lの選択に基づいて動作するメモリセルMCから電源V
ssに流れる電流は、2本の電源配線L2に分流されるの
で、メモリセルMCの各セルトランジスタのソース電位
の上昇を抑制することができる。
力を向上させて、メモリセルMCの動作速度を向上させ
ることができるとともに、誤ったセル情報の読み出しを
防止することができる。
1列のメモリセルMCに対し1本のワード線WLを設け
ればよいので、レイアウト面積の増大を防止することが
できる。
リップフロップ型SRAMセルでメモリセルを構成した
が、その他のSRAMセルを用いてもよい。上記実施例
から把握できる請求項以外の技術思想について、以下に
その効果とともに記載する。 (1)請求項3において、前記メモリセルは、二つのセ
ルトランジスタと二つの抵抗とからなるフリップフロッ
プ型SRAMセルと、トラスファーゲートから構成さ
れ、前記隣り合うメモリセルのセルトランジスタのソー
スを共通の拡散領域とし、その拡散領域を一つのコンタ
クトホールを介して低電位側電源配線に接続し、前記ワ
ード線を隣り合う列のメモリセルのトランスファーゲー
トのゲート電極として配線し、前記メモリセルは、ワー
ド線を中心として点対称状にレイアウトした。レイアウ
ト面積の増大を防止しながら、セルトランジスタのソー
スを共通の拡散領域としたメモリセルの同時選択を防止
することができる。
は、高集積化を妨げることなく、安定した動作を確保し
得る半導体記憶装置を提供することができる。
容量及び抵抗を増大させることなく、隣接するメモリセ
ルの動作による影響を防止し、低電位側電源配線に流れ
る電流を半減させてセルトランジスタのソースの電位を
安定させることにより、メモリセルの動作を安定させる
ことができる。
図である。
である。
Claims (3)
- 【請求項1】 多数のワード線に沿ってそれぞれ列状に
配設される多数のメモリセルを該ワード線に接続し、前
記メモリセルにはビット線をそれぞれ接続し、前記メモ
リセルには高電位側電源及び低電位側電源を供給すると
ともに、同一列の隣り合うメモリセルは共通ノードを介
して前記低電位側電源に接続し、ワード線及びビット線
を選択することにより特定のメモリセルを選択して、読
み出し動作を行う半導体記憶装置であって、 前記各ワード線は、他のワード線と交差することなく、
隣り合う列のメモリセルに交互に接続したことを特徴と
する半導体記憶装置。 - 【請求項2】 前記隣り合う列のメモリセルは、ワード
線上に位置する中心点を中心として点対称状にレイアウ
トされることを特徴とする請求項1記載の半導体記憶装
置。 - 【請求項3】 前記メモリセルは、セルトランジスタと
抵抗とからなるフリップフロップ型SRAMセルと、ト
ラスファーゲートから構成され、前記隣り合うメモリセ
ルのセルトランジスタのソースを共通ノードを介して低
電位側電源に接続し、前記ワード線を隣り合う列のメモ
リセルのトランスファーゲートに交互に接続し、前記隣
り合う列のメモリセルは、ワード線上に位置する中心点
を中心として点対称状にレイアウトしたことを特徴とす
る請求項1記載の半導体記憶装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP03407795A JP3529473B2 (ja) | 1995-02-22 | 1995-02-22 | 半導体記憶装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP03407795A JP3529473B2 (ja) | 1995-02-22 | 1995-02-22 | 半導体記憶装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH08235866A JPH08235866A (ja) | 1996-09-13 |
JP3529473B2 true JP3529473B2 (ja) | 2004-05-24 |
Family
ID=12404208
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP03407795A Expired - Lifetime JP3529473B2 (ja) | 1995-02-22 | 1995-02-22 | 半導体記憶装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3529473B2 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4073691B2 (ja) * | 2002-03-19 | 2008-04-09 | 株式会社ルネサステクノロジ | 半導体記憶装置 |
JP2007213699A (ja) * | 2006-02-09 | 2007-08-23 | Toshiba Corp | 半導体記憶装置 |
-
1995
- 1995-02-22 JP JP03407795A patent/JP3529473B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH08235866A (ja) | 1996-09-13 |
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