JP2643953B2 - 集積メモリ回路 - Google Patents
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- G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
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- G11C7/18—Bit line organisation; Bit line lay-out
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- Static Random-Access Memory (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】 (発明の属する技術分野) 本発明は複数の列内にメモリセルを配置し、前記各列
を2つのビットラインに接続し、該列のメモリセルに情
報を書込むため選択手段により該メモリセルを選択しう
るようにし、該選択手段はメモリセルに情報を供給する
ため該メモリセルをデータバスに接続した2つのビット
ラインに接続するとともに、該2つのビットラインの各
々を関連の負荷を介して第1電源端子に接続し、さらに
該データバスは第1ビットラインに信号を供給するライ
ンを有し、かつ第2ビットライン上に論理的補数信号を
発生させるため各列ごとにインバータ手段を配置するよ
う形成し、また列を選択するため該列内の第1ビットラ
インをデータバスに接続する如くしてなる集積メモリ回
路に関するものである。
を2つのビットラインに接続し、該列のメモリセルに情
報を書込むため選択手段により該メモリセルを選択しう
るようにし、該選択手段はメモリセルに情報を供給する
ため該メモリセルをデータバスに接続した2つのビット
ラインに接続するとともに、該2つのビットラインの各
々を関連の負荷を介して第1電源端子に接続し、さらに
該データバスは第1ビットラインに信号を供給するライ
ンを有し、かつ第2ビットライン上に論理的補数信号を
発生させるため各列ごとにインバータ手段を配置するよ
う形成し、また列を選択するため該列内の第1ビットラ
インをデータバスに接続する如くしてなる集積メモリ回
路に関するものである。
(従来の技術) この種メモリ回路に関しては米国特許(USP)第4,13
3,611号(9−1−1979)に記載されており、公知であ
る。前記特許明細書による回路配置においては、単一の
データ供給ライン上にあらわれる情報のビットを、非反
転信号がデータ供給ラインから第1および第2位相反転
増幅器を通って第1ビットライン上にあらわれ、非反転
信号が同じデータ供給ラインから第3位相反転増幅器を
通って反転形状で第2ビットライン上にあらわれるよう
な方法で選択された列のビットライン上にセットするよ
うにしている(第18c図)。また、この場合、3状態増
幅器として構成した第2および第3増幅器は列にアクセ
スするアクセスゲートとしても機能する。
3,611号(9−1−1979)に記載されており、公知であ
る。前記特許明細書による回路配置においては、単一の
データ供給ライン上にあらわれる情報のビットを、非反
転信号がデータ供給ラインから第1および第2位相反転
増幅器を通って第1ビットライン上にあらわれ、非反転
信号が同じデータ供給ラインから第3位相反転増幅器を
通って反転形状で第2ビットライン上にあらわれるよう
な方法で選択された列のビットライン上にセットするよ
うにしている(第18c図)。また、この場合、3状態増
幅器として構成した第2および第3増幅器は列にアクセ
スするアクセスゲートとしても機能する。
前記参照文献において、位相反転増幅器は少なくとも
2つのトランジスタを含み、3状態増幅器は少なくとも
4つのトランジスタを含むほか、前記各増幅器は電源供
給ラインに至る接続線を必要とする。これは単一データ
供給ラインと列の2つのビットラインに接続したメモリ
セルとの間に少なくとも10個のトランジスタおよび必要
な電源接続線が存在することを意味する。したがって、
メモリIC上の面積を節約するためには、データ供給ライ
ンとメモリセルの列間の構成素子の数を制限することが
望ましい。さらに、信頼性の理由で、電源ラインへの接
続点の数をできるだけ少なくすることが望ましい。従っ
て、レイアウトではこのような接続をできるだけ大きく
する必要がある。
2つのトランジスタを含み、3状態増幅器は少なくとも
4つのトランジスタを含むほか、前記各増幅器は電源供
給ラインに至る接続線を必要とする。これは単一データ
供給ラインと列の2つのビットラインに接続したメモリ
セルとの間に少なくとも10個のトランジスタおよび必要
な電源接続線が存在することを意味する。したがって、
メモリIC上の面積を節約するためには、データ供給ライ
ンとメモリセルの列間の構成素子の数を制限することが
望ましい。さらに、信頼性の理由で、電源ラインへの接
続点の数をできるだけ少なくすることが望ましい。従っ
て、レイアウトではこのような接続をできるだけ大きく
する必要がある。
本発明の目的は、書込みバスとビットライン間の選択
手段および接続手段をより小さい基板領域上で実現しう
るようにした集積メモリ回路を提供しようとするもので
ある。
手段および接続手段をより小さい基板領域上で実現しう
るようにした集積メモリ回路を提供しようとするもので
ある。
(発明の目的) 本発明による集積メモリ回路においては、インバータ
手段は1個の第1トランジスタと、第2ビットライン上
の負荷とを有し、第1トランジスタは、第2ビントライ
ンと第2電源端子間を接続する導電路を有しており、第
1トランジスタは、前記データバスに接続された制御電
極を有しており、この第1トランジスタは、第2ビット
ラインを通じてのみ第1電源端子に結合されることを特
徴とする集積メモリ回路に接続したことを特徴とする。
手段は1個の第1トランジスタと、第2ビットライン上
の負荷とを有し、第1トランジスタは、第2ビントライ
ンと第2電源端子間を接続する導電路を有しており、第
1トランジスタは、前記データバスに接続された制御電
極を有しており、この第1トランジスタは、第2ビット
ラインを通じてのみ第1電源端子に結合されることを特
徴とする集積メモリ回路に接続したことを特徴とする。
このように、本発明回路における列の選択は、既知の
列選択モードのトランスファトランジスタ(転送トラン
ジスタ)を介して行うようにしている。(特開昭60−12
9997号(11−7,1985)参照)。
列選択モードのトランスファトランジスタ(転送トラン
ジスタ)を介して行うようにしている。(特開昭60−12
9997号(11−7,1985)参照)。
(発明の効果) 本発明によるメモリ回路の利点は、アクセスゲートお
よびインバータ手段が列あたり3つのトランジスタおよ
び第2電源端子(VSS)への1つの接点を有するのみで
よいということである。これに反して、従来技術による
回路では、少なくとも10個のトランジスタと2つの電源
端子(VDDおよびVSS)への少なくとも2つの接点を使用
する必要がある。
よびインバータ手段が列あたり3つのトランジスタおよ
び第2電源端子(VSS)への1つの接点を有するのみで
よいということである。これに反して、従来技術による
回路では、少なくとも10個のトランジスタと2つの電源
端子(VDDおよびVSS)への少なくとも2つの接点を使用
する必要がある。
本発明回路配置の作動は負荷の列ごとの使用をベース
にしており、該負荷および第1トランジスタにより形成
されるインバータの一部として該負荷を介して第2ビッ
トラインを第1電源端子に接続している。
にしており、該負荷および第1トランジスタにより形成
されるインバータの一部として該負荷を介して第2ビッ
トラインを第1電源端子に接続している。
また、メモリセルの列とデータバス間の領域内にVDD
接点がないことにより、そこでのVDD電源ラインは省略
され、必要な基板領域をさらに縮小することができる。
接点がないことにより、そこでのVDD電源ラインは省略
され、必要な基板領域をさらに縮小することができる。
本発明メモリ回路の第1実施例によるときは、2つの
平行な列の1つを選択するため、関連の第2ビットライ
ンを双方の列に共通の第1トランジスタを介して第2電
源端子に接続したことを特徴とする。このように、1つ
の第2トランジスタおよびVSSへの1つの接点を共用す
ることにより必要とする基板領域をさらに縮小すること
ができる。
平行な列の1つを選択するため、関連の第2ビットライ
ンを双方の列に共通の第1トランジスタを介して第2電
源端子に接続したことを特徴とする。このように、1つ
の第2トランジスタおよびVSSへの1つの接点を共用す
ることにより必要とする基板領域をさらに縮小すること
ができる。
また、本発明メモリ回路の第2実施例によるときは、
メモリ回路のレイアウトにおける2つの平行な列に関し
て、該2つの列に属する列選択ラインと該2つの列のす
べてのメモリセルがある領域との間で第1の列の第1ビ
ットラインを第2の列の第2ビットラインと交差させる
ようにしたことを特徴とする。このように、列選択ライ
ンとメモリセルとの間の領域において列ごとに列選択手
段を実現しているため、対の列ごとに共通な領域上に選
択手段および第1トランジスタを対の列ごとに配置する
ことにより、使用する基板領域はさらに小さくなる。最
適な回路配置の場合は、該領域に選択手段および第1ト
ランジスタのほかビットラインも交錯させるようにし、
かつ双方の第1トランジスタの電源VSSへの接続用とし
て1つの共通な接続点を使用するようにしている。
メモリ回路のレイアウトにおける2つの平行な列に関し
て、該2つの列に属する列選択ラインと該2つの列のす
べてのメモリセルがある領域との間で第1の列の第1ビ
ットラインを第2の列の第2ビットラインと交差させる
ようにしたことを特徴とする。このように、列選択ライ
ンとメモリセルとの間の領域において列ごとに列選択手
段を実現しているため、対の列ごとに共通な領域上に選
択手段および第1トランジスタを対の列ごとに配置する
ことにより、使用する基板領域はさらに小さくなる。最
適な回路配置の場合は、該領域に選択手段および第1ト
ランジスタのほかビットラインも交錯させるようにし、
かつ双方の第1トランジスタの電源VSSへの接続用とし
て1つの共通な接続点を使用するようにしている。
本発明の他の実施例は、レイアウトにおいては2つの
平行な列に対してデータバスおよびVSSへの接続のため
単一の接点を共用することに関するもので、これらにこ
れらについては後述することにする。
平行な列に対してデータバスおよびVSSへの接続のため
単一の接点を共用することに関するもので、これらにこ
れらについては後述することにする。
(実施例) 以下図面により本発明を説明する。
第1図は従来技術によるメモリ回路の一部を示す。第
1図においては、図示を明瞭にするためメモリセルの列
(カラム)のうち1つのメモリセルCのみを示してあ
る。前記メモリセルCは行選択ラインRSにより、アクセ
ストランジスタ12および13を介してビットラインBLおよ
び▲▼に接続可能とし、前記ビットラインBLおよび
▲▼はそれぞれビットライン負荷17および18を介し
て電源端子VDDに接続されている。列選択ラインCSは、
3状態インバータにより形成したアクセスゲート14およ
び15を介して、ビットラインをデータバスD上の情報に
アクセスさせることを可能にする。セルC内に記憶しよ
うとする情報はビットラインBL上に導出される前に、ま
ず位相反転増幅器16を通り、次に3状態インバータ14を
通る。一方、反転形状でビットライン▲▼上にあら
われる情報は3状態インバータ15を通る。
1図においては、図示を明瞭にするためメモリセルの列
(カラム)のうち1つのメモリセルCのみを示してあ
る。前記メモリセルCは行選択ラインRSにより、アクセ
ストランジスタ12および13を介してビットラインBLおよ
び▲▼に接続可能とし、前記ビットラインBLおよび
▲▼はそれぞれビットライン負荷17および18を介し
て電源端子VDDに接続されている。列選択ラインCSは、
3状態インバータにより形成したアクセスゲート14およ
び15を介して、ビットラインをデータバスD上の情報に
アクセスさせることを可能にする。セルC内に記憶しよ
うとする情報はビットラインBL上に導出される前に、ま
ず位相反転増幅器16を通り、次に3状態インバータ14を
通る。一方、反転形状でビットライン▲▼上にあら
われる情報は3状態インバータ15を通る。
第2図は、本発明の原理によるメモリ回路の一部を示
す。この場合も、図示を明瞭にするため、メモリセルの
1つの列の1つのメモリセルCのみを示してある。図に
示すように、メモリセルCは、行選択ラインRSにより、
アクセストランジスタ22および23を介してビットライン
BLおよび▲▼に接続可能とし、前記ビットラインBL
および▲▼はPチャネルMOS形の小さい負荷トラン
ジスタ20および21を介して既知の方法で電源端子VDDに
接続し、前記負荷トランジスタ20,21の制御電極をそれ
ぞれ電源端子VSSに接続する。また、前記トランジスタ2
0および21と並列にこれらのトランジスタより大きい2
つのトランジスタ24および25を配置し、2つのビットラ
インBLおよび▲▼をトランジスタ26を介して相互に
接続する。トランジスタ24,25とトランジスタ26の双方
はそれらの制御電極にプレチャージ/等化信号(PCH/E
Q)を受信する。トランジスタ24,25および26は、2つの
ビットライン上に情報があらわれる前に、PCH/EQ信号の
制御のもとで、2つのビットラインを等電位に保持し、
ビットライン間の任意の電圧の差により情報がひずむこ
とを回避する働きをする。このように、トランジスタ2
4,25および26は被制御平衡手段を構成する。列選択ライ
ンCSはアクセストランジスタ27および28を介してビット
ラインをデータバス上の情報にアクセスさせることを可
能にする。また、列を選択するため、ビットラインBLを
トランジスタ28を介して直接データバスDに接続し、ビ
ットライン▲▼をトランジスタ27およびトランジス
タ29を介して電源端子VSSに接続し、前記トランジスタ2
9の制御電極をデータバスDに接続する。いま、データ
バスD上の信号が論理的高レベル信号で、列選択信号CS
も論理的高レベル信号の場合は、図に示す列が選択さ
れ、第1ビットラインBLはそのライン上で放電が生じな
いため高レベル状態に保持されるが、第2ビットライン
▲▼は、この場合導電状態にあるトランジスタ27お
よび29を介して放電されるので、第2ビットライン▲
▼上の信号は論理的低レベル信号となり始める。ま
た、データバスD上の信号が論理的低レベル信号で、列
選択信号csが論理的高レベル信号の場合は、ビットライ
ンBLはトランジスタ28を介して放電されるが、ビントラ
イン▲▼は、トランジスタ29のターンオフと負荷ト
ランジスタ20を介して▲▼が電源端子VDDに接続さ
れることにより高レベル信号を保持する。このようにフ
ィードされ、制御されるトランジスタ29および20はイン
バータを構成する。
す。この場合も、図示を明瞭にするため、メモリセルの
1つの列の1つのメモリセルCのみを示してある。図に
示すように、メモリセルCは、行選択ラインRSにより、
アクセストランジスタ22および23を介してビットライン
BLおよび▲▼に接続可能とし、前記ビットラインBL
および▲▼はPチャネルMOS形の小さい負荷トラン
ジスタ20および21を介して既知の方法で電源端子VDDに
接続し、前記負荷トランジスタ20,21の制御電極をそれ
ぞれ電源端子VSSに接続する。また、前記トランジスタ2
0および21と並列にこれらのトランジスタより大きい2
つのトランジスタ24および25を配置し、2つのビットラ
インBLおよび▲▼をトランジスタ26を介して相互に
接続する。トランジスタ24,25とトランジスタ26の双方
はそれらの制御電極にプレチャージ/等化信号(PCH/E
Q)を受信する。トランジスタ24,25および26は、2つの
ビットライン上に情報があらわれる前に、PCH/EQ信号の
制御のもとで、2つのビットラインを等電位に保持し、
ビットライン間の任意の電圧の差により情報がひずむこ
とを回避する働きをする。このように、トランジスタ2
4,25および26は被制御平衡手段を構成する。列選択ライ
ンCSはアクセストランジスタ27および28を介してビット
ラインをデータバス上の情報にアクセスさせることを可
能にする。また、列を選択するため、ビットラインBLを
トランジスタ28を介して直接データバスDに接続し、ビ
ットライン▲▼をトランジスタ27およびトランジス
タ29を介して電源端子VSSに接続し、前記トランジスタ2
9の制御電極をデータバスDに接続する。いま、データ
バスD上の信号が論理的高レベル信号で、列選択信号CS
も論理的高レベル信号の場合は、図に示す列が選択さ
れ、第1ビットラインBLはそのライン上で放電が生じな
いため高レベル状態に保持されるが、第2ビットライン
▲▼は、この場合導電状態にあるトランジスタ27お
よび29を介して放電されるので、第2ビットライン▲
▼上の信号は論理的低レベル信号となり始める。ま
た、データバスD上の信号が論理的低レベル信号で、列
選択信号csが論理的高レベル信号の場合は、ビットライ
ンBLはトランジスタ28を介して放電されるが、ビントラ
イン▲▼は、トランジスタ29のターンオフと負荷ト
ランジスタ20を介して▲▼が電源端子VDDに接続さ
れることにより高レベル信号を保持する。このようにフ
ィードされ、制御されるトランジスタ29および20はイン
バータを構成する。
第3図はメモリセルの2つの列が1つの共通な第1ト
ランジスタを有するような本発明回路配置の第1実施例
を示す。この場合には、図の複雑性を避けるため、2つ
の列に対して、第2図のトランジスタ27,28,29に対応す
るトランジスタおよびそれらの接続のみを図示してお
り、メモリセル、平衡手段、ビットラインロードおよび
VDDにおける接続については図示を省略してある。ただ
し、第1の列1のビットラインBL1,▲▼および第
2の列2のビットラインBL2,▲▼については図示
のとおりで、列1は列選択信号CS1により制御されるア
クセストランジスタ31および32を含み、列2は列選択信
号CS2により制御されるアクセストランジスタ33および3
4を含む。トランジスタ31および34はそれぞれビットラ
インBL1およびビットラインBL2をデータラインDに接続
する。また、トランジスタ32および33はビットライン▲
▼およびビットライン▲▼をそれぞれトラ
ンジスタ35を介して電源端子VSSに接続し、前記トラン
ジスタ35の制御電極にデータバスD上の信号を供給する
ようにする。この回路の作動は第2図示回路の作動に類
似であるが、この場合は第1トランジスタ35を共用して
いるため2つの列あたり1つのトランジスタが節約され
ることになる。
ランジスタを有するような本発明回路配置の第1実施例
を示す。この場合には、図の複雑性を避けるため、2つ
の列に対して、第2図のトランジスタ27,28,29に対応す
るトランジスタおよびそれらの接続のみを図示してお
り、メモリセル、平衡手段、ビットラインロードおよび
VDDにおける接続については図示を省略してある。ただ
し、第1の列1のビットラインBL1,▲▼および第
2の列2のビットラインBL2,▲▼については図示
のとおりで、列1は列選択信号CS1により制御されるア
クセストランジスタ31および32を含み、列2は列選択信
号CS2により制御されるアクセストランジスタ33および3
4を含む。トランジスタ31および34はそれぞれビットラ
インBL1およびビットラインBL2をデータラインDに接続
する。また、トランジスタ32および33はビットライン▲
▼およびビットライン▲▼をそれぞれトラ
ンジスタ35を介して電源端子VSSに接続し、前記トラン
ジスタ35の制御電極にデータバスD上の信号を供給する
ようにする。この回路の作動は第2図示回路の作動に類
似であるが、この場合は第1トランジスタ35を共用して
いるため2つの列あたり1つのトランジスタが節約され
ることになる。
第4図は本発明回路の第2実施例のレイアウトを示
す。この場合にも、これまでの図と同様に図の複雑さを
避けるため、アクセストランジスタ、第1トランジスタ
ならびにデータバスおよび列ごとの列選択信号への接続
のみを図示してある。
す。この場合にも、これまでの図と同様に図の複雑さを
避けるため、アクセストランジスタ、第1トランジスタ
ならびにデータバスおよび列ごとの列選択信号への接続
のみを図示してある。
この図には、2つの列1および2、ビットラインBL1,
▲▼およびBL2,▲▼、その上にビットライ
ン接続Mを有するデータバスD、列選択ラインCS1およ
びCS2、列選択ライン上のそれぞれの制御電極接点T,U,
W,Yおよびそれぞれのビットライン接点P,Q,R,Sを有する
アクセストランジスタ41,42,43および44、第1トランジ
スタ45および46ならびに前記第1トランジスタ45,46の
第2電源端子上の接続Mが示されている。このレイアウ
トにおいては、2つの列に共通な領域において、アクセ
ストランジスタ回路、接点に至るラインおよび接点それ
自体を2つの平行な列ごとに織り混ぜることにより、き
わめて有効に基板領域を使用しうるようにしている。各
列に対して、アクセストランジスタ、接点に至るライン
および接点それ自体のために別個の領域を保留するレイ
アウトと比べた場合のスペースの増加は、接点および接
点に至るラインを共用することにより、さらに大きな幅
のゆとりを生じた結果で、好ましい配置を実現するため
の充分な余裕を与える。これがため、図示レイアウトで
は2つのビットライン、この場合はBL1および▲
▼の交差Xを織込むようにしている。また、並列に多数
のビットの書込みまたは読出しを行うメモリの場合は、
1つの対の列のビットラインの負荷トランジスタを次の
対の列のアクセストランジスタおよび第1トランジスタ
の近傍の基板のスポットに位置させるよう対のメモリセ
ルの列を配置することにより基板領域を節約しており、
この場合には、読取り手段、書込み手段およびデータラ
インはチップ上に拡がる。このような回路配置は列の幅
のほぼ4倍の基板領域上の対のメモリセルの列ごとにア
クセストランジスタおよび第1トランジスタを実現でき
るという利点を与える。
▲▼およびBL2,▲▼、その上にビットライ
ン接続Mを有するデータバスD、列選択ラインCS1およ
びCS2、列選択ライン上のそれぞれの制御電極接点T,U,
W,Yおよびそれぞれのビットライン接点P,Q,R,Sを有する
アクセストランジスタ41,42,43および44、第1トランジ
スタ45および46ならびに前記第1トランジスタ45,46の
第2電源端子上の接続Mが示されている。このレイアウ
トにおいては、2つの列に共通な領域において、アクセ
ストランジスタ回路、接点に至るラインおよび接点それ
自体を2つの平行な列ごとに織り混ぜることにより、き
わめて有効に基板領域を使用しうるようにしている。各
列に対して、アクセストランジスタ、接点に至るライン
および接点それ自体のために別個の領域を保留するレイ
アウトと比べた場合のスペースの増加は、接点および接
点に至るラインを共用することにより、さらに大きな幅
のゆとりを生じた結果で、好ましい配置を実現するため
の充分な余裕を与える。これがため、図示レイアウトで
は2つのビットライン、この場合はBL1および▲
▼の交差Xを織込むようにしている。また、並列に多数
のビットの書込みまたは読出しを行うメモリの場合は、
1つの対の列のビットラインの負荷トランジスタを次の
対の列のアクセストランジスタおよび第1トランジスタ
の近傍の基板のスポットに位置させるよう対のメモリセ
ルの列を配置することにより基板領域を節約しており、
この場合には、読取り手段、書込み手段およびデータラ
インはチップ上に拡がる。このような回路配置は列の幅
のほぼ4倍の基板領域上の対のメモリセルの列ごとにア
クセストランジスタおよび第1トランジスタを実現でき
るという利点を与える。
第5図は第4図示回路配置のレイアウトを示すもの
で、対応する構成素子は第4図と同じ符号数字を用いて
表示してある。
で、対応する構成素子は第4図と同じ符号数字を用いて
表示してある。
図に示す回路配置は既知のCMOS2 メタリ層(CMOS−t
wo−metal−layer)技術により構成する。この場合に
は、第1および第2金属層(それぞれ灰色および白色で
図示)と拡散領域(破線で表示)間にポリシリコン ト
ラック(幅広の斜線で表示)を配置している。
wo−metal−layer)技術により構成する。この場合に
は、第1および第2金属層(それぞれ灰色および白色で
図示)と拡散領域(破線で表示)間にポリシリコン ト
ラック(幅広の斜線で表示)を配置している。
ポリシリコン トラックは第4図と同じ符号数字を有
する関連のアクセストランジスタおよび第1トランジス
タの制御電極を構成する。また、列選択ラインCS1,CS2
およびデータラインDを第1金属層内に配置し、ビット
ラインBL1,▲▼,BL2,▲▼および電源ライ
ンVSSを第2金属層内に配置する。また、拡散領域また
はポリシリコントラックから第2金属層ラインに至る接
点(それぞれM″,N,P,Q,R,SおよびM′)は第1金属層
条片を介して伸長する。
する関連のアクセストランジスタおよび第1トランジス
タの制御電極を構成する。また、列選択ラインCS1,CS2
およびデータラインDを第1金属層内に配置し、ビット
ラインBL1,▲▼,BL2,▲▼および電源ライ
ンVSSを第2金属層内に配置する。また、拡散領域また
はポリシリコントラックから第2金属層ラインに至る接
点(それぞれM″,N,P,Q,R,SおよびM′)は第1金属層
条片を介して伸長する。
2つの金属層間の接点は交差記号(例えば、M2,N2,P
2,Q2,R2,S2)により表示するようにし、またビットライ
ンBL2のビットライン▲▼との交差Xは第1金属
層条片を介して伸長するようにする。また、図示を明瞭
にするため、第5図のビットラインは下にある拡散領域
の所で中断させるようにしている。完全なレイアウトで
はそれぞれ列選択ラインCS1,CS2およびデータラインD
の近傍にそれらと並列に位置する残りの列選択ラインお
よびデータラインについては図示を省略してある。
2,Q2,R2,S2)により表示するようにし、またビットライ
ンBL2のビットライン▲▼との交差Xは第1金属
層条片を介して伸長するようにする。また、図示を明瞭
にするため、第5図のビットラインは下にある拡散領域
の所で中断させるようにしている。完全なレイアウトで
はそれぞれ列選択ラインCS1,CS2およびデータラインD
の近傍にそれらと並列に位置する残りの列選択ラインお
よびデータラインについては図示を省略してある。
このように複数のデータラインおよび列選択ラインが
存在することにより、拡散領域およびポリシリコントラ
ックを第1金属層ラインに有効に接続する接点Mは第2
金属層条片を介して伸長させるようにし、また同じ理由
により、ポリシリコントラック45および46を接点M′ま
で伸長させるようにしている。
存在することにより、拡散領域およびポリシリコントラ
ックを第1金属層ラインに有効に接続する接点Mは第2
金属層条片を介して伸長させるようにし、また同じ理由
により、ポリシリコントラック45および46を接点M′ま
で伸長させるようにしている。
第1図は従来技術による既知の回路配置を示す図、 第2図は本発明による原理回路を示す図、 第3図は2つの列間に共通の第1トランジスタを有する
本発明回路の第1実施例を示す図、 第4図は本発明回路の第2実施例を示す図、 第5図は第4図示実施例のレイアウトを示す図である。 1,2……列(カラム) 12,13,22,23,31〜34,41〜44……アクセストランジスタ 14,15……アクセスゲート 16……位相反転増幅器 17,18……ビットライン負荷 24〜29……トランジスタ 35,45,46……第1トランジスタ C……メモリセル D……データバス CS,CS1,CS2……列選択ライン RS……行選択ライン VDD,VSS……電源端子
本発明回路の第1実施例を示す図、 第4図は本発明回路の第2実施例を示す図、 第5図は第4図示実施例のレイアウトを示す図である。 1,2……列(カラム) 12,13,22,23,31〜34,41〜44……アクセストランジスタ 14,15……アクセスゲート 16……位相反転増幅器 17,18……ビットライン負荷 24〜29……トランジスタ 35,45,46……第1トランジスタ C……メモリセル D……データバス CS,CS1,CS2……列選択ライン RS……行選択ライン VDD,VSS……電源端子
Claims (4)
- 【請求項1】複数の列内にメモリセルを配置し、前記各
列を2つのビットラインに接続し、該列のメモリセルに
情報を書込むため選択手段により該メモリセルを選択し
うるようにし、該選択手段はメモリセルに情報を供給す
るため該メモリセルをデータバスに接続した2つのビッ
トラインに接続するとともに、該2つのビットラインの
各々を関連の負荷を介して第1電源端子に接続し、さら
に該データバスは第1ビットラインに信号を供給するラ
インを有し、かつ第2ビットライン上に論理的補数信号
を発生させるため各列ごとにインバータ手段を配置する
よう形成し、また列を選択するため該列内の第1ビット
ラインをデータバスに接続する如くしてなる集積メモリ
回路において、 前記インバータ手段は1個の第1トランジスタと、第2
ビットライン上の負荷とを有し、 第第1トランジスタは、第2ビントラインと第2電源端
子間を接続する導電路を有しており、 第1トランジスタは、前記データバスに接続された制御
電極を有しており、この第1トランジスタは、第2ビッ
トラインを通じてのみ第1電源端子に結合されることを
特徴とする集積メモリ回路。 - 【請求項2】2つの平行な列の1つを選択するため、関
連の第2ビットラインを双方の列に共通の第1トランジ
スタを介して第2電源端子に接続したことを特徴とする
特許請求の範囲第1項記載の集積メモリ回路。 - 【請求項3】メモリ回路のレイアウトにおける2つの平
行な列に関して、該2つの列に属する列選択ラインと該
2つの列のすべてのメモリセルが存在する領域との間で
第1の列の第1ビットラインを第2の列の第2ビットラ
インと交差させるようにしたことを特徴とする特許請求
の範囲第1項または第2項記載の集積メモリ回路。 - 【請求項4】メモリ回路のレイアウトにおいて、2つの
平行な列の1つを選択するため関連の第1ビットライン
を双方の列に共通の接点を介してデータバスに接続する
ようにしたことを特徴とする特許請求の範囲第1項ない
し第3項のいずれか1項に記載の集積メモリ回路。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
NL8602450A NL8602450A (nl) | 1986-09-29 | 1986-09-29 | Geintegreerde geheugenschakeling met een enkelvoudige-schrijfbus circuit. |
NL8602450 | 1986-09-29 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS63247992A JPS63247992A (ja) | 1988-10-14 |
JP2643953B2 true JP2643953B2 (ja) | 1997-08-25 |
Family
ID=19848608
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP62242431A Expired - Lifetime JP2643953B2 (ja) | 1986-09-29 | 1987-09-26 | 集積メモリ回路 |
Country Status (7)
Country | Link |
---|---|
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EP (1) | EP0270137B1 (ja) |
JP (1) | JP2643953B2 (ja) |
KR (1) | KR960000887B1 (ja) |
DE (1) | DE3777558D1 (ja) |
IE (1) | IE62419B1 (ja) |
NL (1) | NL8602450A (ja) |
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---|---|---|---|---|
IT1231902B (it) * | 1987-10-20 | 1992-01-15 | Sgs Microelettronica Spa | Memoria elettronica cmos di sola lettura a funzionamento statico |
KR910002034B1 (ko) * | 1988-07-21 | 1991-03-30 | 삼성전자 주식회사 | 다분할형 메모리 어레이의 충전등화회로 |
US4926387A (en) * | 1988-12-27 | 1990-05-15 | Intel Corporation | Memory timing circuit employing scaled-down models of bit lines using reduced number of memory cells |
KR920010345B1 (ko) * | 1990-06-30 | 1992-11-27 | 삼성전자 주식회사 | 선충전수단을 구비한 라이트 드라이버(write driver) |
US5155703A (en) * | 1990-07-06 | 1992-10-13 | Motorola, Inc. | Bicmos bit line load for a memory with improved reliability |
US5122986A (en) * | 1990-11-21 | 1992-06-16 | Micron Technology, Inc. | Two transistor dram cell |
JPH0660665A (ja) * | 1992-08-10 | 1994-03-04 | Nec Corp | 半導体スタティックramのビット線負荷回路 |
EP0622801A3 (en) * | 1993-03-31 | 1996-01-31 | Sgs Thomson Microelectronics | Hierarchical bit line memory architecture. |
US6750107B1 (en) | 1996-01-31 | 2004-06-15 | Micron Technology, Inc. | Method and apparatus for isolating a SRAM cell |
KR100600047B1 (ko) * | 2004-05-06 | 2006-07-13 | 주식회사 하이닉스반도체 | 반도체 메모리 장치 |
Family Cites Families (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3765002A (en) * | 1971-04-20 | 1973-10-09 | Siemens Ag | Accelerated bit-line discharge of a mosfet memory |
JPS5088944A (ja) * | 1973-12-10 | 1975-07-17 | ||
US4133611A (en) * | 1977-07-08 | 1979-01-09 | Xerox Corporation | Two-page interweaved random access memory configuration |
JPS55157194A (en) * | 1979-05-23 | 1980-12-06 | Fujitsu Ltd | Semiconductor memory device |
US4287571A (en) * | 1979-09-11 | 1981-09-01 | International Business Machines Corporation | High density transistor arrays |
JPS592997B2 (ja) * | 1980-05-22 | 1984-01-21 | 富士通株式会社 | スタテイツクメモリ |
US4355377A (en) * | 1980-06-30 | 1982-10-19 | Inmos Corporation | Asynchronously equillibrated and pre-charged static ram |
JPS6043296A (ja) * | 1983-08-17 | 1985-03-07 | Mitsubishi Electric Corp | 半導体記憶装置 |
JPS60154394A (ja) * | 1983-09-21 | 1985-08-14 | ソーン、イーエムアイ、ノース、アメリカ、インコーポレーテッド | 半導体メモリのビツト線負荷 |
US4715014A (en) * | 1985-10-29 | 1987-12-22 | Texas Instruments Incorporated | Modified three transistor EEPROM cell |
-
1986
- 1986-09-29 NL NL8602450A patent/NL8602450A/nl not_active Application Discontinuation
-
1987
- 1987-04-17 US US07/039,400 patent/US4823319A/en not_active Expired - Lifetime
- 1987-09-14 EP EP87201748A patent/EP0270137B1/en not_active Expired - Lifetime
- 1987-09-14 DE DE8787201748T patent/DE3777558D1/de not_active Expired - Lifetime
- 1987-09-26 JP JP62242431A patent/JP2643953B2/ja not_active Expired - Lifetime
- 1987-09-26 KR KR1019870010720A patent/KR960000887B1/ko not_active IP Right Cessation
- 1987-09-28 IE IE259887A patent/IE62419B1/en not_active IP Right Cessation
Also Published As
Publication number | Publication date |
---|---|
JPS63247992A (ja) | 1988-10-14 |
KR960000887B1 (ko) | 1996-01-13 |
US4823319A (en) | 1989-04-18 |
EP0270137A1 (en) | 1988-06-08 |
IE62419B1 (en) | 1995-01-25 |
DE3777558D1 (de) | 1992-04-23 |
NL8602450A (nl) | 1988-04-18 |
IE872598L (en) | 1988-03-29 |
KR880004485A (ko) | 1988-06-07 |
EP0270137B1 (en) | 1992-03-18 |
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