JP2643953B2 - 集積メモリ回路 - Google Patents

集積メモリ回路

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JP2643953B2
JP2643953B2 JP62242431A JP24243187A JP2643953B2 JP 2643953 B2 JP2643953 B2 JP 2643953B2 JP 62242431 A JP62242431 A JP 62242431A JP 24243187 A JP24243187 A JP 24243187A JP 2643953 B2 JP2643953 B2 JP 2643953B2
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Description

【発明の詳細な説明】 （発明の属する技術分野） 本発明は複数の列内にメモリセルを配置し、前記各列
を２つのビットラインに接続し、該列のメモリセルに情
報を書込むため選択手段により該メモリセルを選択しう
るようにし、該選択手段はメモリセルに情報を供給する
ため該メモリセルをデータバスに接続した２つのビット
ラインに接続するとともに、該２つのビットラインの各
々を関連の負荷を介して第１電源端子に接続し、さらに
該データバスは第１ビットラインに信号を供給するライ
ンを有し、かつ第２ビットライン上に論理的補数信号を
発生させるため各列ごとにインバータ手段を配置するよ
う形成し、また列を選択するため該列内の第１ビットラ
インをデータバスに接続する如くしてなる集積メモリ回
路に関するものである。
（従来の技術） この種メモリ回路に関しては米国特許（USP）第4,13
3,611号（９−１−1979）に記載されており、公知であ
る。前記特許明細書による回路配置においては、単一の
データ供給ライン上にあらわれる情報のビットを、非反
転信号がデータ供給ラインから第１および第２位相反転
増幅器を通って第１ビットライン上にあらわれ、非反転
信号が同じデータ供給ラインから第３位相反転増幅器を
通って反転形状で第２ビットライン上にあらわれるよう
な方法で選択された列のビットライン上にセットするよ
うにしている（第18c図）。また、この場合、３状態増
幅器として構成した第２および第３増幅器は列にアクセ
スするアクセスゲートとしても機能する。
前記参照文献において、位相反転増幅器は少なくとも
２つのトランジスタを含み、３状態増幅器は少なくとも
４つのトランジスタを含むほか、前記各増幅器は電源供
給ラインに至る接続線を必要とする。これは単一データ
供給ラインと列の２つのビットラインに接続したメモリ
セルとの間に少なくとも10個のトランジスタおよび必要
な電源接続線が存在することを意味する。したがって、
メモリIC上の面積を節約するためには、データ供給ライ
ンとメモリセルの列間の構成素子の数を制限することが
望ましい。さらに、信頼性の理由で、電源ラインへの接
続点の数をできるだけ少なくすることが望ましい。従っ
て、レイアウトではこのような接続をできるだけ大きく
する必要がある。
本発明の目的は、書込みバスとビットライン間の選択
手段および接続手段をより小さい基板領域上で実現しう
るようにした集積メモリ回路を提供しようとするもので
ある。
（発明の目的） 本発明による集積メモリ回路においては、インバータ
手段は１個の第１トランジスタと、第２ビットライン上
の負荷とを有し、第１トランジスタは、第２ビントライ
ンと第２電源端子間を接続する導電路を有しており、第
１トランジスタは、前記データバスに接続された制御電
極を有しており、この第１トランジスタは、第２ビット
ラインを通じてのみ第１電源端子に結合されることを特
徴とする集積メモリ回路に接続したことを特徴とする。
このように、本発明回路における列の選択は、既知の
列選択モードのトランスファトランジスタ（転送トラン
ジスタ）を介して行うようにしている。（特開昭60−12
9997号（11−7,1985）参照）。
（発明の効果） 本発明によるメモリ回路の利点は、アクセスゲートお
よびインバータ手段が列あたり３つのトランジスタおよ
び第２電源端子（VSS）への１つの接点を有するのみで
よいということである。これに反して、従来技術による
回路では、少なくとも10個のトランジスタと２つの電源
端子（VDDおよびVSS）への少なくとも２つの接点を使用
する必要がある。
本発明回路配置の作動は負荷の列ごとの使用をベース
にしており、該負荷および第１トランジスタにより形成
されるインバータの一部として該負荷を介して第２ビッ
トラインを第１電源端子に接続している。
また、メモリセルの列とデータバス間の領域内にVDD
接点がないことにより、そこでのVDD電源ラインは省略
され、必要な基板領域をさらに縮小することができる。
本発明メモリ回路の第１実施例によるときは、２つの
平行な列の１つを選択するため、関連の第２ビットライ
ンを双方の列に共通の第１トランジスタを介して第２電
源端子に接続したことを特徴とする。このように、１つ
の第２トランジスタおよびVSSへの１つの接点を共用す
ることにより必要とする基板領域をさらに縮小すること
ができる。
また、本発明メモリ回路の第２実施例によるときは、
メモリ回路のレイアウトにおける２つの平行な列に関し
て、該２つの列に属する列選択ラインと該２つの列のす
べてのメモリセルがある領域との間で第１の列の第１ビ
ットラインを第２の列の第２ビットラインと交差させる
ようにしたことを特徴とする。このように、列選択ライ
ンとメモリセルとの間の領域において列ごとに列選択手
段を実現しているため、対の列ごとに共通な領域上に選
択手段および第１トランジスタを対の列ごとに配置する
ことにより、使用する基板領域はさらに小さくなる。最
適な回路配置の場合は、該領域に選択手段および第１ト
ランジスタのほかビットラインも交錯させるようにし、
かつ双方の第１トランジスタの電源VSSへの接続用とし
て１つの共通な接続点を使用するようにしている。
本発明の他の実施例は、レイアウトにおいては２つの
平行な列に対してデータバスおよびVSSへの接続のため
単一の接点を共用することに関するもので、これらにこ
れらについては後述することにする。
（実施例） 以下図面により本発明を説明する。
第１図は従来技術によるメモリ回路の一部を示す。第
１図においては、図示を明瞭にするためメモリセルの列
（カラム）のうち１つのメモリセルＣのみを示してあ
る。前記メモリセルＣは行選択ラインRSにより、アクセ
ストランジスタ12および13を介してビットラインBLおよ
び▲▼に接続可能とし、前記ビットラインBLおよび
▲▼はそれぞれビットライン負荷17および18を介し
て電源端子VDDに接続されている。列選択ラインCSは、
３状態インバータにより形成したアクセスゲート14およ
び15を介して、ビットラインをデータバスＤ上の情報に
アクセスさせることを可能にする。セルＣ内に記憶しよ
うとする情報はビットラインBL上に導出される前に、ま
ず位相反転増幅器16を通り、次に３状態インバータ14を
通る。一方、反転形状でビットライン▲▼上にあら
われる情報は３状態インバータ15を通る。
第２図は、本発明の原理によるメモリ回路の一部を示
す。この場合も、図示を明瞭にするため、メモリセルの
１つの列の１つのメモリセルＣのみを示してある。図に
示すように、メモリセルＣは、行選択ラインRSにより、
アクセストランジスタ22および23を介してビットライン
BLおよび▲▼に接続可能とし、前記ビットラインBL
および▲▼はＰチャネルMOS形の小さい負荷トラン
ジスタ20および21を介して既知の方法で電源端子VDDに
接続し、前記負荷トランジスタ20,21の制御電極をそれ
ぞれ電源端子VSSに接続する。また、前記トランジスタ2
0および21と並列にこれらのトランジスタより大きい２
つのトランジスタ24および25を配置し、２つのビットラ
インBLおよび▲▼をトランジスタ26を介して相互に
接続する。トランジスタ24,25とトランジスタ26の双方
はそれらの制御電極にプレチャージ／等化信号（PCH/E
Q）を受信する。トランジスタ24,25および26は、２つの
ビットライン上に情報があらわれる前に、PCH/EQ信号の
制御のもとで、２つのビットラインを等電位に保持し、
ビットライン間の任意の電圧の差により情報がひずむこ
とを回避する働きをする。このように、トランジスタ2
4,25および26は被制御平衡手段を構成する。列選択ライ
ンCSはアクセストランジスタ27および28を介してビット
ラインをデータバス上の情報にアクセスさせることを可
能にする。また、列を選択するため、ビットラインBLを
トランジスタ28を介して直接データバスＤに接続し、ビ
ットライン▲▼をトランジスタ27およびトランジス
タ29を介して電源端子VSSに接続し、前記トランジスタ2
9の制御電極をデータバスＤに接続する。いま、データ
バスＤ上の信号が論理的高レベル信号で、列選択信号CS
も論理的高レベル信号の場合は、図に示す列が選択さ
れ、第１ビットラインBLはそのライン上で放電が生じな
いため高レベル状態に保持されるが、第２ビットライン
▲▼は、この場合導電状態にあるトランジスタ27お
よび29を介して放電されるので、第２ビットライン▲
▼上の信号は論理的低レベル信号となり始める。ま
た、データバスＤ上の信号が論理的低レベル信号で、列
選択信号csが論理的高レベル信号の場合は、ビットライ
ンBLはトランジスタ28を介して放電されるが、ビントラ
イン▲▼は、トランジスタ29のターンオフと負荷ト
ランジスタ20を介して▲▼が電源端子VDDに接続さ
れることにより高レベル信号を保持する。このようにフ
ィードされ、制御されるトランジスタ29および20はイン
バータを構成する。
第３図はメモリセルの２つの列が１つの共通な第１ト
ランジスタを有するような本発明回路配置の第１実施例
を示す。この場合には、図の複雑性を避けるため、２つ
の列に対して、第２図のトランジスタ27,28,29に対応す
るトランジスタおよびそれらの接続のみを図示してお
り、メモリセル、平衡手段、ビットラインロードおよび
VDDにおける接続については図示を省略してある。ただ
し、第１の列１のビットラインBL1,▲▼および第
２の列２のビットラインBL2,▲▼については図示
のとおりで、列１は列選択信号CS1により制御されるア
クセストランジスタ31および32を含み、列２は列選択信
号CS2により制御されるアクセストランジスタ33および3
4を含む。トランジスタ31および34はそれぞれビットラ
インBL1およびビットラインBL2をデータラインＤに接続
する。また、トランジスタ32および33はビットライン▲
▼およびビットライン▲▼をそれぞれトラ
ンジスタ35を介して電源端子VSSに接続し、前記トラン
ジスタ35の制御電極にデータバスＤ上の信号を供給する
ようにする。この回路の作動は第２図示回路の作動に類
似であるが、この場合は第１トランジスタ35を共用して
いるため２つの列あたり１つのトランジスタが節約され
ることになる。
第４図は本発明回路の第２実施例のレイアウトを示
す。この場合にも、これまでの図と同様に図の複雑さを
避けるため、アクセストランジスタ、第１トランジスタ
ならびにデータバスおよび列ごとの列選択信号への接続
のみを図示してある。
この図には、２つの列１および２、ビットラインBL1,
▲▼およびBL2,▲▼、その上にビットライ
ン接続Ｍを有するデータバスＤ、列選択ラインCS1およ
びCS2、列選択ライン上のそれぞれの制御電極接点T,U,
W,Yおよびそれぞれのビットライン接点P,Q,R,Sを有する
アクセストランジスタ41,42,43および44、第１トランジ
スタ45および46ならびに前記第１トランジスタ45,46の
第２電源端子上の接続Ｍが示されている。このレイアウ
トにおいては、２つの列に共通な領域において、アクセ
ストランジスタ回路、接点に至るラインおよび接点それ
自体を２つの平行な列ごとに織り混ぜることにより、き
わめて有効に基板領域を使用しうるようにしている。各
列に対して、アクセストランジスタ、接点に至るライン
および接点それ自体のために別個の領域を保留するレイ
アウトと比べた場合のスペースの増加は、接点および接
点に至るラインを共用することにより、さらに大きな幅
のゆとりを生じた結果で、好ましい配置を実現するため
の充分な余裕を与える。これがため、図示レイアウトで
は２つのビットライン、この場合はBL1および▲
▼の交差Ｘを織込むようにしている。また、並列に多数
のビットの書込みまたは読出しを行うメモリの場合は、
１つの対の列のビットラインの負荷トランジスタを次の
対の列のアクセストランジスタおよび第１トランジスタ
の近傍の基板のスポットに位置させるよう対のメモリセ
ルの列を配置することにより基板領域を節約しており、
この場合には、読取り手段、書込み手段およびデータラ
インはチップ上に拡がる。このような回路配置は列の幅
のほぼ４倍の基板領域上の対のメモリセルの列ごとにア
クセストランジスタおよび第１トランジスタを実現でき
るという利点を与える。
第５図は第４図示回路配置のレイアウトを示すもの
で、対応する構成素子は第４図と同じ符号数字を用いて
表示してある。
図に示す回路配置は既知のCMOS2 メタリ層（CMOS−t
wo−metal−layer）技術により構成する。この場合に
は、第１および第２金属層（それぞれ灰色および白色で
図示）と拡散領域（破線で表示）間にポリシリコン ト
ラック（幅広の斜線で表示）を配置している。
ポリシリコン トラックは第４図と同じ符号数字を有
する関連のアクセストランジスタおよび第１トランジス
タの制御電極を構成する。また、列選択ラインCS1,CS2
およびデータラインＤを第１金属層内に配置し、ビット
ラインBL1,▲▼,BL2,▲▼および電源ライ
ンVSSを第２金属層内に配置する。また、拡散領域また
はポリシリコントラックから第２金属層ラインに至る接
点（それぞれＭ″,N,P,Q,R,SおよびＭ′）は第１金属層
条片を介して伸長する。
２つの金属層間の接点は交差記号（例えば、M2,N2,P
2,Q2,R2,S2）により表示するようにし、またビットライ
ンBL2のビットライン▲▼との交差Ｘは第１金属
層条片を介して伸長するようにする。また、図示を明瞭
にするため、第５図のビットラインは下にある拡散領域
の所で中断させるようにしている。完全なレイアウトで
はそれぞれ列選択ラインCS1,CS2およびデータラインＤ
の近傍にそれらと並列に位置する残りの列選択ラインお
よびデータラインについては図示を省略してある。
このように複数のデータラインおよび列選択ラインが
存在することにより、拡散領域およびポリシリコントラ
ックを第１金属層ラインに有効に接続する接点Ｍは第２
金属層条片を介して伸長させるようにし、また同じ理由
により、ポリシリコントラック45および46を接点Ｍ′ま
で伸長させるようにしている。
【図面の簡単な説明】
第１図は従来技術による既知の回路配置を示す図、 第２図は本発明による原理回路を示す図、 第３図は２つの列間に共通の第１トランジスタを有する
本発明回路の第１実施例を示す図、 第４図は本発明回路の第２実施例を示す図、 第５図は第４図示実施例のレイアウトを示す図である。 1,2……列（カラム） 12,13,22,23,31〜34,41〜44……アクセストランジスタ 14,15……アクセスゲート 16……位相反転増幅器 17,18……ビットライン負荷 24〜29……トランジスタ 35,45,46……第１トランジスタ Ｃ……メモリセル Ｄ……データバス CS,CS1,CS2……列選択ライン RS……行選択ライン VDD,VSS……電源端子

Claims (4)

    (57)【特許請求の範囲】
  1. 【請求項１】複数の列内にメモリセルを配置し、前記各
    列を２つのビットラインに接続し、該列のメモリセルに
    情報を書込むため選択手段により該メモリセルを選択し
    うるようにし、該選択手段はメモリセルに情報を供給す
    るため該メモリセルをデータバスに接続した２つのビッ
    トラインに接続するとともに、該２つのビットラインの
    各々を関連の負荷を介して第１電源端子に接続し、さら
    に該データバスは第１ビットラインに信号を供給するラ
    インを有し、かつ第２ビットライン上に論理的補数信号
    を発生させるため各列ごとにインバータ手段を配置する
    よう形成し、また列を選択するため該列内の第１ビット
    ラインをデータバスに接続する如くしてなる集積メモリ
    回路において、 前記インバータ手段は１個の第１トランジスタと、第２
    ビットライン上の負荷とを有し、 第第１トランジスタは、第２ビントラインと第２電源端
    子間を接続する導電路を有しており、 第１トランジスタは、前記データバスに接続された制御
    電極を有しており、この第１トランジスタは、第２ビッ
    トラインを通じてのみ第１電源端子に結合されることを
    特徴とする集積メモリ回路。
  2. 【請求項２】２つの平行な列の１つを選択するため、関
    連の第２ビットラインを双方の列に共通の第１トランジ
    スタを介して第２電源端子に接続したことを特徴とする
    特許請求の範囲第１項記載の集積メモリ回路。
  3. 【請求項３】メモリ回路のレイアウトにおける２つの平
    行な列に関して、該２つの列に属する列選択ラインと該
    ２つの列のすべてのメモリセルが存在する領域との間で
    第１の列の第１ビットラインを第２の列の第２ビットラ
    インと交差させるようにしたことを特徴とする特許請求
    の範囲第１項または第２項記載の集積メモリ回路。
  4. 【請求項４】メモリ回路のレイアウトにおいて、２つの
    平行な列の１つを選択するため関連の第１ビットライン
    を双方の列に共通の接点を介してデータバスに接続する
    ようにしたことを特徴とする特許請求の範囲第１項ない
    し第３項のいずれか１項に記載の集積メモリ回路。
JP62242431A 1986-09-29 1987-09-26 集積メモリ回路 Expired - Lifetime JP2643953B2 (ja)

Applications Claiming Priority (2)

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NL8602450A NL8602450A (nl) 1986-09-29 1986-09-29 Geintegreerde geheugenschakeling met een enkelvoudige-schrijfbus circuit.
NL8602450 1986-09-29

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Publication Number Publication Date
JPS63247992A JPS63247992A (ja) 1988-10-14
JP2643953B2 true JP2643953B2 (ja) 1997-08-25

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US (1) US4823319A (ja)
EP (1) EP0270137B1 (ja)
JP (1) JP2643953B2 (ja)
KR (1) KR960000887B1 (ja)
DE (1) DE3777558D1 (ja)
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NL (1) NL8602450A (ja)

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