JPH10163346A - 半導体メモリのパワーライン配線構造 - Google Patents
半導体メモリのパワーライン配線構造Info
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Abstract
集積・高速化を実現する。 【解決手段】行方向へ延設されたメモリセルのゲート層
へストラッピング領域501で接続されるワードライン
WLを有する半導体メモリにおいて、ワードラインの終
端をセルアレイ領域303の途中に設けるとともに該セ
ルアレイ領域中のワードラインのない部分にワードライ
ンと同層のパワーライン100,110を列方向へ設け
たパワーライン配線構造とする。従来では周辺領域にあ
ったパワーラインがメモリセルアレイ領域中に配線され
るので、その分、メモリセルを多くして容量を増やした
り、あるいはチップサイズを縮小させることができる。
Description
係り、特に、SRAMに有効なパワーライン(電源線)
の配線構造に関する。
のためには、内部回路の構成のみならずパワーラインや
信号ラインなど配線設計も重要となってくる。すなわち
たとえば、2層配線の方が1層配線のものより高集積・
高速化に有利である。したがって、メタル層で形成され
るチップのパワーライン(又は信号ライン)の配線方法
によってもチップサイズは影響を受ける。
パワーラインの関係を図3の概略平面図に示す。この図
3の配線構造を容易に理解できるように、メモリセルの
構成とそのチップ上の平面配置を図1及び図2に示し説
明する。
シリコンなどからなる高抵抗の負荷素子R1,R2と、
Nチャネルの駆動MOSトランジスタQ3,Q4と、N
チャネルの伝達MOSトランジスタQ1,Q2と、から
構成される。その負荷素子R1,R2から電源電圧が印
加され、駆動トランジスタQ3,Q4のドレイン端子へ
提供される。この駆動トランジスタQ3,Q4のソース
端子は接地され、駆動トランジスタQ3のゲート端子は
負荷素子R2及び駆動トランジスタQ4の接続ノードN
2へ、一方、駆動トランジスタQ4のゲート端子は負荷
素子R1及び駆動トランジスタQ3の接続ノードN1へ
接続される。伝達トランジスタQ1はビットラインBL
とノードN1との間に、また伝達トランジスタQ2は相
補ビットラインバーBLとノードN2との間にチャネル
接続され、そして、その各ゲート端子はワードラインW
Lに接続される。
たがってノードN1とノードN2には相補的な電圧が発
生する。そして、ローデコーダに従うワードラインドラ
イバから読出電圧がワードラインWLに印加されて伝達
トランジスタQ1,Q2がオンすると、ノードN1,N
2の相補電圧によるデータがビットラインBL,バーB
Lへ伝達される。
素子と4つのトランジスタとからなる4トランジスタタ
イプのスタティックメモリセルで、128K×8のスロ
ーSRAMに多用されている。
2,Q3,Q4の配置を示してある。メモリセルアレイ
イ領域内に位置するこれらトランジスタは、シリコン基
板上の活性領域(アクティブ領域)10で図2の点Cに
対して対称配置される。一点鎖線で囲み斜線で示した活
性領域10の上部には、所定部分にポリシリコンのゲー
ト層12が形成される。各トランジスタに対応させて4
部分にパターニングされたゲートポリ層12は点線で示
されている。活性領域10中の領域10−N1にノード
N1が形成され、この部分に、伝達トランジスタQ1の
ドレイン端子Q1d及び駆動トランジスタQ3のドレイ
ン端子Q3dが形成される。また、活性領域10中の領
域10−N2にノードN2が形成され、この部分に、伝
達トランジスタQ2のドレイン端子及び駆動トランジス
タQ3のドレイン端子が形成される。
1のゲート層12の上部で第1メタル層として配線さ
れ、相補ビットラインバーBLは、伝達トランジスタQ
2のゲート層12の上部で第1メタル層として配線され
る。これらビットラインBL,バーBLは互いに平行に
延設される。ワードラインWLは、ビットラインBL,
バーBLと直交する方向へ延設され、第1メタル層上部
の第2メタル層として配線される。
ンは、周辺領域において図3に示すように配線される。
源電圧VCCと接地電圧VSSのパワーライン100,
110は第2メタル層として、セルアレイ領域を挟んで
両側に配線されている。メモリセルアレイ領域は、4つ
のアレイブロック303A,303B,303C,30
3Dをもつ。ローデコーダ302Aは片側2つのアレイ
ブロック303A,303Bの間に配置されており、ロ
ーデコーダ302Bは他方の2つのブロック303C,
303Dの間に配置されている。つまり、1つのローデ
コーダが2つのアレイブロック共通に用いられている。
BL1〜BLn−1,BLnは、セルアレイ領域上部の
第1メタル層として配線され、周辺領域に配線される第
2メタル層のパワーライン100,110と平行であ
る。そのビットラインBL0,BL1〜BLn−1,B
Lnの上部でビットラインと直交する第2メタル層とし
てワードラインWL0,WL1,WL2〜WLnが形成
されており、ストラッピング領域に形成のコンタクト3
01を通して下部のポリゲート層12へ接続される。こ
れによりローデコーダ302A,Bの出力について、行
方向最初のメモリセルと最後のメモリセルとの間の遅延
を抑制することができる。なお、図3中の符号105は
絶縁層、符号S1,S2はそれぞれ1つのセルアレイブ
ロックの行方向サイズ(幅)を示す。
は、ビットラインを第1メタル層として配置し、ワード
ライン及びパワーラインを第2メタル層として配線する
ので、1メタル層の構造に比べれば動作速度は速くな
る。しかしながら、両パワーラインが周辺領域に第2メ
タル層として配線されるので、集積性をよくすることは
難しい。すなわち、メモリセルアレイ領域とは別にして
周辺領域にパワーラインの配置面積を割り当てなければ
ならない。
積性も向上させられる半導体メモリの配線構造を提供す
る。そして、集積度を上げてチップサイズを縮小させな
がらなおかつパワーを十分に供給し得る配線構造とし、
メモリチップの信頼性を向上させるものである。
は、行方向へ延設されたメモリセル内の伝達トランジス
タのゲート層へストラッピング領域で接続されるメタル
ワードラインを有する半導体メモリにおいて、メタルワ
ードラインの終端をセルアレイ領域の途中に設けるとと
もに該セルアレイ領域中の前記メタルワードラインのな
い部分に前記メタルワードラインと同層のメタルパワー
ラインを列方向へ設けたパワーライン配線構造をもつこ
とを特徴とする。この場合のメタルワードラインは、伝
達トランジスタのゲート層の電気抵抗中心部分に設定し
たストラッピング領域で前記ゲート層へ接続するものと
するとよい。ビットラインはメタルワードライン及びメ
タルパワーラインの下層に設けるものとすることができ
る。
おいて、セルアレイ領域に第1メタル層として配線され
たビットラインと、ローデコーダから延びてセルアレイ
領域の途中に終端が設けられるとともにメモリセルのゲ
ート層へストラッピング領域で接続され、前記第1メタ
ル層とは異なる第2メタル層として配線されたワードラ
インと、セルアレイ領域内のワードラインのない部分に
ワードラインと直交する方向へ延設され、前記第2メタ
ル層として配線されたパワーラインと、を備えることを
特徴とする。その第2メタル層は第1メタル層よりも上
層とすることができる。
実施形態を説明する。
の関係を示す概略平面図であり、図5は図4のパワーラ
イン及びワードラインの部分拡大図である。なお、図4
において、メモリセルアレイ領域外に存在する周辺回路
はローデコーダを除いて図示していない。
A,303B,303C,303Dをもつメモリセルア
レイ領域は、チップの第1方向、図示では行方向の縁部
まで拡張され、メモリ容量が増やされている。そして、
接地電圧及VSSび電源電圧VCCを伝送するパワーラ
イン100,110は、セルアレイ領域内の両端部にそ
れぞれ対として配線される。パワーライン100,11
0は、入出力(I/O)用又は周辺回路用としての機能
ももたせることができ、VSSのパワーライン100と
VCCのパワーライン110とは同一層で離隔(電気的
絶縁)され、相互に列方向へ平行に延びている。ローデ
コーダ302A,302Bの配置は図3の場合と同様で
ある。
1,BLnは列方向へ平行に延設され、セルアレイ領域
の各ブロック上部でたとえば酸化膜の絶縁層を介した第
1メタル層として配線される。一方、ワードラインWL
0,WL1,WL2〜WLnは、その長さが図3のワー
ドラインよりも短い。すなわち、ワードラインWL0,
WL1,WL2〜WLnは、セルアレイ領域の中程まで
しか延設されておらず、終点のコンタクト501で下層
のゲート層へ接続するようにしてある。このワードライ
ンWL0,WL1,WL2〜WLnは、第1メタル層上
部に絶縁層を介した第2メタル層としてビットラインと
直交するように配線されている。そして、ワードライン
を設けないセルアレイ領域上部に、ワードラインから電
気的絶縁したパワーライン100,110をワードライ
ンと同層(第2メタル層)で列方向へ配線してある。
1,WL2〜WLnは、ストラッピング領域に形成され
る各コンタクト501を通してトランジスタのポリゲー
ト層12へ接続する。これについて図5を参照して詳し
く説明する。
コーダ302Aからアレイブロック303Aの最外郭ま
で行方向へ平行に延びている。なお、ポリゲート層12
は図2同様にパターニングされていることはもちろんで
ある。このポリゲート層12はビットラインBL0,B
L1〜BLn−1,BLnの下部に位置し、ポリシリコ
ン又は高融点金属とポリシリコンを反応させたポリサイ
ド層とされる。第2メタル層のワードラインに対するス
トラッピング領域に形成されたコンタクト501は、ロ
ーデコーダ302Aの縁を基準にして電気抵抗の中心
点、すなわちアレイブロック303Aの幅S1の2/3
となる地点付近である。本例の該地点は、1本のワード
ラインに256個のメモリセルが接続される場合のもの
である。この場合、アレイブロック303Aの残り1/
3の部分に、パワーライン100,110が列方向へ延
設されることになる。またもし、この残り1/3部分に
余裕があれば、他のたとえば信号ラインを形成してもよ
い。
03Aと対称位置にあるアレイブロック303Dにも適
用されいてる。
タル層として配線し、ワードライン及びパワーラインを
第2メタル層として配線するので、1層のメタル層の構
造に比べて動作速度は非常に速く、かつ、パワーライン
がメモリセルアレイ領域の上部に配線されるので、その
分、メモリセルを多くして容量を増やしたり、あるいは
チップサイズを縮小させることができる。したがって、
チップサイズを縮小させながら十分なパワーを供給可能
であり、信頼性向上に貢献する。
置関係を示した平面図。
平面図。
の拡大図。
Claims (6)
- 【請求項1】 行方向へ延設されたメモリセル内の伝達
トランジスタのゲート層へストラッピング領域で接続さ
れるメタルワードラインを有する半導体メモリにおい
て、 メタルワードラインの終端をセルアレイ領域の途中に設
けるとともに該セルアレイ領域中の前記メタルワードラ
インのない部分に前記メタルワードラインと同層のメタ
ルパワーラインを列方向へ設けたパワーライン配線構造
をもつことを特徴とする半導体メモリ。 - 【請求項2】 メタルワードラインは、伝達トランジス
タのゲート層の電気抵抗中心部分に設定したストラッピ
ング領域で前記ゲート層へ接続される請求項1記載の半
導体メモリ。 - 【請求項3】 ビットラインがメタルワードライン及び
メタルパワーラインの下層に設けてある請求項1又は請
求項2記載の半導体メモリ。 - 【請求項4】 メモリセルが高抵抗負荷及び4トランジ
スタタイプのスタティックセルである請求項1〜3のい
ずれか1項に記載の半導体メモリ。 - 【請求項5】 セルアレイ領域に第1メタル層として配
線されたビットラインと、ローデコーダから延びてセル
アレイ領域の途中に終端が設けられるとともにメモリセ
ルのゲート層へストラッピング領域で接続され、前記第
1メタル層とは異なる第2メタル層として配線されたワ
ードラインと、セルアレイ領域内のワードラインのない
部分にワードラインと直交する方向へ延設され、前記第
2メタル層として配線されたパワーラインと、を備える
ことを特徴とする半導体メモリ。 - 【請求項6】 第2メタル層が第1メタル層よりも上層
である請求項5記載の半導体メモリ。
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