JP2007213699A - 半導体記憶装置 - Google Patents

Abstract

【課題】 ＳＲＡＭセルをノイズの影響によるデータ破壊を防ぐとともに、低面積化することができる半導体記憶装置を提供する。
【解決手段】 書き込みトランスファゲートトランジスタ１０３、１０４及び読み出しトランスファゲートトランジスタ１０５、１０６を有する第1、第２のＳＲＡＭセルＳＣ００、ＳＣ０１において、第１のＳＲＡＭセルＳＣ００の読み出しゲートトランジスタ１０６は、第１のビット線ＢＬに接続され、第２のＳＲＡＭセルＳＣ０１の読み出しゲートトランジスタ１０６は、第２のビット線／ＢＬに接続されることを特徴とする。また、第1、第２のＳＲＡＭセルＳＣ００、ＳＣ０１のトランスファゲートトランジスタ１０６は、共通の読み出しワード線ＲＷＬに接続されることを特徴とする。
【選択図】 図１

Description

本発明は、半導体記憶装置に関するものである。

近年、ＳＲＡＭの大容量化、高速化に従い、ＳＲＡＭセルを構成するトランジスタも微細化、高速化がますます進んできている。

しかしながら、この微細化により、ＳＲＡＭセルを構成するトランジスタの特性のバラつきが大きくなり、ＳＲＡＭセルに発生するわずかなノイズでＳＲＡＭセルのデータが破壊されてしまうという問題が出てきた。この問題は、微細化に伴うＳＲＡＭセルを構成するトランジスタのリーク電流などに伴うノイズの影響が大きい。

この問題を解決するために、ノイズの影響をあまり受けないチャネル幅の大きいトランジスタを用いることも考えられるが、トランジスタのチャネル幅を大きくすると、ＳＲＡＭセルの面積が大きくなってしまい、微細化には適しないという問題点がある。

そこで、ＳＲＡＭセルの一般的な構成である６つのトランジスタに２つのトランジスタを追加した構成が提案されている（例えば、特許文献１参照。）。このＳＲＡＭセルは、従来のＳＲＡＭセルが有していたワード線及びビット線に代えて、書き込みワード線、読み出しワード線及び書き込みビット線及び読み出しビット線を有している。このように、書き込み動作と読み出し動作を分けて動作させる事により、チャネル幅の小さいトランジスタを用いても、ノイズの影響を受けにくくすることができる。また、チャネル幅の小さいトランジスタを用いることができるので、トランジスタの数が2つ増えても微細化による低面積化が進めることができた。

しかしながら、最近のさらなる微細化に伴い、書き込みワード線、読み出しワード線、書き込みビット線及び読み出しビット線の増加により、ＳＲＡＭセルの低面積化を進めることが困難になってきた。
特開２００２−７４９６５号公報（第５頁、図２）

本発明は、ＳＲＡＭセルをノイズの影響によるデータ破壊を防ぐとともに、低面積化することができる半導体記憶装置を提供することを目的とする。

本発明の一態様の半導体記憶装置は、第１のインバータと、入力端子が前記第１のインバータの出力端子に、出力端子が前記第１のインバータの入力端子に接続される第２のインバータと、ゲートが第１の書き込みワード線に、ソースが前記第１のインバータの出力端子に、ドレインが第１のビット線に接続される第１のトランジスタと、ゲートが前記第１の書き込みワード線に、ソースが前記第１のインバータの入力端子に、ドレインが第２のビット線に接続される第２のトランジスタと、ゲートが前記第１のインバータの入力端子に、ソースがグランドに接続される第３のトランジスタと、ゲートが読み出しワード線に、ソースが前記第３のトランジスタに接続される第４のトランジスタと、を有する第１のＳＲＡＭセルと、第３のインバータと、入力端子が前記第３のインバータの出力端子に、出力端子が前記第３のインバータの入力端子に接続される第４のインバータと、ゲートが第２の書き込みワード線に、ソースが前記第３のインバータの出力端子に、ドレインが第１のビット線に接続される第５のトランジスタと、ゲートが前記第２の書き込みワード線に、ソースが前記第３のインバータの入力端子に、ドレインが第２のビット線に接続される第６のトランジスタと、ゲートが前記第３のインバータの入力端子に、ソースがグランドに接続される第７のトランジスタと、ソースが前記第３のトランジスタに接続される第８のトランジスタと、を備える第２のＳＲＡＭセルと、を備え、前記第１のＳＲＡＭセルの前記第４のトランジスタのドレインは前記第１のビット線に接続され、前記第２のＳＲＡＭセルの前記第８のトランジスタのドレインは、前記第２のビット線に接続されることを特徴としている。

本発明によれば、ＳＲＡＭセルをノイズの影響によるデータ破壊を防ぐとともに、低面積化することができる。

以下、本発明の実施例について、図面を参照して説明する。

図１は、本発明の実施例１に係る半導体記憶装置であるＳＲＡＭセルの構成を示す回路図である。

図１に示すように、本実施例のＳＲＡＭセルは、第１のビット線ＢＬ及び第2のビット線／ＢＬを有し、お互いに平行に配列されたビット線対となっている。第１、第２のビット線ＢＬ、／ＢＬ間には、第１、第２のデータ記憶ノードｎ０１、ｎｂ０１を介して接続されたＳＲＡＭセルＳＣ００、ＳＣ０１が配列されている。

本実施例のＳＲＡＭセルＳＣ００は、ＰＭＯＳトランジスタとＮＭＯＳトランジスタからなる第１のインバータ１０１と第２のインバータ１０２、さらに、第１のインバータ１０１の出力ノードｎ０１と第1のビット線ＢＬとの間に接続された第１のトランスファゲートトランジスタ１０３と、第２のインバータ１０２の出力ノードｎｂ０１と第2のビット線／ＢＬとの間に接続された第２のトランスファゲートトランジスタ１０４と、第２のインバータ１０２の出力ノードｎｂ０１とビット線ＢＬとの間にグランドに接続された第３のトランスファゲートトランジスタ１０５と第４のトランスファゲートトランジスタ１０６が接続され、計８つのトランジスタで構成される。ここで、第１、第２、第３、第４のトランスファゲートトランジスタ１０３、１０４、１０５、１０６はＮＭＯＳトランジスタである。他のすべてのＳＲＡＭセルも同様に構成されている。

ＳＲＡＭセルＳＣ００のカラム方向には、書き込み専用の書き込みワード線ＷＷＬ（２ｎ＋１）が配列され、ＳＲＡＭセルＳＣ００のロウ方向に第１、第２のトランスファゲートトランジスタ１０３，１０４が接続されている。また、読み出し専用の読み出しワード線ＲＷＬ（ｎ）もカラム方向に配列され、ロウ方向に第４のトランスファゲートトランジスタ１０６と接続されている。

そして、ＳＲＡＭセルＳＣ０１は、ＳＲＡＭセルＳＣ００と同様、第１、第２のインバータ１０１、１０２及び第１、第２、第４のトランスファゲートトランジスタ１０３、１０４、１０６及びグランドに接続された第３のトランスファゲートトランジスタ１０５で構成されている。そのうち、第１、第２のトランスファゲートトランジスタ１０３、１０４は、書き込みワード線ＷＷＬ（２ｎ）に接続され、第４のトランスファゲートトランジスタ１０６は、ＳＲＡＭセルＳＣ００の第３のトランスファゲートトランジスタ１０５に接続している読み出しワード線ＲＷＬ（ｎ）に接続されている。つまり、ＳＲＡＭセルＳＣ００、ＳＣ０１の第４のトランスファゲートトランジスタ１０６は、共通の読み出しワード線ＲＷＬ（ｎ）に接続されていることになる。また、第４のトランスファゲートトランジスタ１０６は、ＳＲＡＭセルＳＣ００と異なり、第１のビット線ＢＬではなく、第２のビット線／ＢＬに接続されている。つまり、ＳＲＡＭセルＳＣ００、ＳＣ０１内のデータ読み出しにより、読み出しワード線ＲＷＬ（ｎ）が活性化すると、ＳＲＡＭセルＳＣ００、ＳＣ０１の第４のトランスファゲートトランジスタ１０６は、共にＯＮ状態になり、ＳＲＡＭセルＳＣ００内のデータは第１のビット線ＢＬに、ＳＲＡＭセルＳＣ０１内のデータは第２のビット線／ＢＬに読み出されることになる。

また、上記したように、ＳＲＡＭセルＳＣ００、ＳＣ０１は共通の読み出しワード線ＲＷＬを有し、読み出し用のトランスファゲートトランジスタ１０６は、ＳＲＡＭセルＳＣ００では第１のビット線ＢＬに接続され、ＳＲＡＭセルＳＣ０１では第２のビット線／ＢＬに接続される構造をとる。そのため、回路構造は、図１に示すように、ＳＲＡＭセルＳＣ００とＳＲＡＭセルＳＣ０１は、読み出しワード線ＲＷＬ（ｎ）のＣ点を中心に対して、ほぼ点対称の位置関係をとる。つまり、共有の読み出しワード線ＲＷＬ（ｎ）上のＣ点を中心に、第１、第２のインバータ１０１、１０２及び第１、第２、第３、第４のトランスファゲートトランジスタ１０３、１０４、１０５、１０６は、それぞれほぼ点対称の位置関係にある。

以上のように構成される本実施例のＳＲＡＭセルは、次のような読み出し回路により読み出される。図２は、その本発明の実施例１にかかるＳＲＡＭセルの読み出し回路の一例を示す回路図である。

図２に示すように、本実施例のＳＲＡＭセルの読み出し回路は、読み出し動作時に第１のビット線ＢＬ及び第２のビット線／ＢＬをプリチャージするプリチャージ回路２０１と、第１のビット線ＢＬ、第２のビット線／ＢＬに読み出されたデータを入力するインバータ２０２と、インバータ２０２から出力されたデータを入力するＭＵＸ２０３で構成される。

プリチャージ回路２０１は、プリチャージ信号ＢＬＰＲが入力されるインバータ２０４と、インバータ２０２から出力されたプリチャージ信号ＢＬＰＲの反転信号が入力されるＰＭＯＳトランジスタ２０５で構成されている。ＰＭＯＳトランジスタ２０５は、ドレインがＶＤＤに接続され、ソースが第１のビット線ＢＬに接続されている。第２のビット線／ＢＬの場合も同様の構成をしている。

インバータ２０２は、出力端子及び入力端子がＰＭＯＳトランジスタ２０６のゲート及びソースにそれぞれ接続されている。そして、ＰＭＯＳトランジスタのドレインがＶＤＤに接続されている。

ＭＵＸ２０３には、第１のビット線ＢＬ及び第２のビット線／ＢＬに読み出されたデータが、インバータ２０２を介して入力される。そのうち、第２のビット線／ＢＬに読み出されたデータは、インバータ２０２ともう一つのインバータ２０７を介してＭＵＸ２０３に入力される。ＭＵＸ２０３に入力された第１、第２のビット線ＢＬ、／ＢＬのデータは、読み出しアドレス信号Ｒａｄｄｒにより、第１のビット線ＢＬと第２のビット線／ＢＬどちらを読み出すか選択し、クロック信号ｃｌｋが入力されるタイミングで、選択されたビット線のデータがＳａｏｕｔから出力される。

以上より、ＳＲＡＭセルＳＣ００、ＳＣ０１から読み出されたデータのうち、読み出したいデータだけをＭＵＸ２０３により出力することができる。

次に、以上のように構成される本実施例のＳＲＡＭセルの読み出し動作の一例を、図１、図２を参照にしながら、以下に説明する。図３は、その本発明の実施例１に係るＳＲＡＭセルの読み出し動作を示すタイミングチャートである。書き込み動作については、従来のＳＲＡＭセルの書き込み動作と同様、第１、第２のビット線ＢＬ、／ＢＬに書き込みたいデータをプリチャージし、その後、書き込みワード線ＷＷＬを活性化状態にし、第１、第２のトランスファゲートトランジスタ１０３、１０４をＯＮ状態にすることにより、例えば、ＳＲＡＭセルＳＣ００の記憶ノードｎ０１、ｎｂ０１にデータを書き込むことができるので、図面を用いた説明は省略する。

まず、ＳＲＡＭセルＳＣ００、ＳＣ０１の記憶ノードに記憶されているデータは、一例として、ＳＣ００にはｌｏｗ（Ｌ）信号が記憶され、ＳＣ０１にはｈｉｇｈ（Ｈ）信号が記憶されていることとする。そして、読み出されるデータは、ＳＲＡＭセルＳＣ０１に記憶されているデータ、つまり、Ｈ信号が読み出されるものとする。

図３（ａ）に示すように、ＳＲＡＭセルＳＣ０１の読み出し動作は、まず、プリチャージ信号ＢＬＰＲをＨ状態にする。すると、図３（ｃ）及び図３（ｄ）に示すように、ＰＭＯＳトランジスタ２０５がＯＮ状態となり、第１、第２のビット線ＢＬ、／ＢＬは、Ｈ状態にプリチャージされる。

次に、第１、第２のビット線ＢＬ、／ＢＬのプリチャージが完了すると、プリチャージ信号ＢＬＰＲをＬ状態にして、プリチャージを終了し、図３（ｂ）に示すように、読み出しワード線ＲＷＬをＨ状態にし、読み出し動作を開始する。

このとき、読み出しワード線ＲＷＬは、ＳＲＡＭセルＳＣ００、ＳＣ０１で共通であるので、ＳＲＡＭセルＳＣ００、ＳＣ０１それぞれの第４のトランスファゲートトランジスタ１０６がＯＮ状態となり、それぞれの記憶ノードｎ０１、ｎｂ０１に記憶されているデータが第１、第２のビット線ＢＬ，／ＢＬに読み出される。つまり、図３（ｃ）に示すように、ＳＲＡＭセルＳＣ００からは、Ｌ状態が第１のビット線ＢＬに読み出されるので、第１のビット線ＢＬは、Ｈ状態からＬ状態へ遷移する。また、ＳＲＡＭセルＳＣ０１は、Ｈ状態が第２のビット線／ＢＬに読み出されるので、図３（ｄ）に示すように、第２のビット線／ＢＬは、Ｈ状態のままである。

次に、予め、図３（ｅ）に示すように、ＳＲＡＭセルＳＣ０１のデータが読み出される第２のビット線／ＢＬを読み出しアドレス信号Ｒａｄｄｒで選択（例えば、Ｌ信号を入力）しておけば、図３（ｆ）及び図３（ｇ）に示すように、ＭＵＸ２０３に入力されるクロック信号ｃｌｋのタイミングで、ＭＵＸ２０３からＨ信号の出力信号Ｓａｏｕｔが出力される。以上より、本実施例のＳＲＡＭセルの読み出し動作は終了する。

以上のように構成され、動作する本実施例のＳＲＡＭセルは、図４に示すようなレイアウトをとる。図４は、その本発明の実施例１に係るＳＲＡＭセルの構成を示すレイアウト図である。図１と同様の構成については、同一符号を附している。

図４を参照して、ＳＲＡＭセルＳＣ００のレイアウトを説明すると、ｐ型ウェル領域にｎ型ソース／ドレイン拡散層３０１が、ｎ型ウェル領域にｐ型ソース／ドレイン拡散層３０２が形成されている。ここで、ｐ型ウェル領域とｎ型ウェル領域は、絶縁層からなる素子分離領域により電気的に分離されている（図示しない）。

そして、このｎ型ソース／ドレイン拡散層３０１及びｐ型ソース／ドレイン拡散層３０２と直交するように、書き込みワード線ＷＷＬ（２ｎ＋１）及び読み出しワード線ＲＷＬが形成されている。

そして、この書き込みワード線ＷＷＬ（２ｎ＋１）上にあるＡ点を中心点として、第１のインバータ１０１と第２のインバータ１０２がほぼ点対称の位置関係にあり、第１のトランスファゲートトランジスタ１０３と第２のトランスファゲートトランジスタ１０４がほぼ点対称の位置関係をしている。

また、第３のトランスファゲートトランジスタ１０５及び第４のトランスファゲートトランジスタ１０６は、第１のトランスファゲートトランジスタ１０３及び第１のインバータ１０１をＢ−Ｂ′線を線対称に移動させた位置に形成される。読み出しワード線ＲＷＬも同様に、書き込みワード線ＷＷＬ（２ｎ＋１）をＢ−Ｂ′線を対称に移動させた位置に形成される。

ＳＲＡＭセルＳＣ０１は、ＳＲＡＭセルＳＣ００と同様のレイアウト構造をしているが、ＳＲＡＭセルＳＣ００とＳＲＡＭセルＳＣ０１との位置関係は、読み出しワード線ＲＷＬ上にあるＣ点を中心点として、ほぼ点対称のレイアウトをしている。つまり、ＳＲＡＭセルＳＣ００の第２、第３のトランスファゲートトランジスタ１０４、１０５と隣接する位置にＳＲＡＭセルＳＣ０１の第４のトランスファゲートトランジスタ１０６が形成されている。そして、読み出しワード線ＲＷＬを挟んで、第１、第２のインバータ１０１、１０２及び第１、第２、第３のトランスファゲートトランジスタ１０３、１０４、１０５が形成されている。

第１のビット線ＢＬは、ＳＲＡＭセルＳＣ００の第１のトランスファゲートトランジスタ１０３及び第４のトランスファゲートトランジスタ１０６、ＳＲＡＭセルＳＣ０１の第１のトランスファゲートトランジスタのｎ型ソース／ドレイン拡散層３０１とコンタクト４０１を介して接続される。そして、図示しないが、書き込みワード線ＷＷＬ及び書き込みワード線ＲＷＬに直交するように、第１のビット線ＢＬが設けられている。

第２のビット線／ＢＬは、ＳＲＡＭセルＳＣ００の第２のトランスファゲートトランジスタ１０４、ＳＲＡＭセルＳＣ０１の第２のトランスファゲートトランジスタ１０４及び第４のトランスファゲートトランジスタ１０６のｎ型ソース／ドレイン拡散層３０１とコンタクト４０２を介して接続される。そして、図示しないが、書き込みワード線ＷＷＬ及び書き込みワード線ＲＷＬに直交するように、第２のビット線／ＢＬが設けられている。

以上のような図４のＳＲＡＭセルのレイアウト構造は、従来、６つのトランジスタにより構成されるＳＲＡＭセルのレイアウト構成をそのまま用いることができる。つまり、従来の６つのトランジスタで構成されるＳＲＡＭセルは、図４を用いて説明すると、ワード線（ＷＷＬ）上のＡ点を中心にして点対称にゲートが形成され、図４に示すトランスファゲートトランジスタ１０３、１０４が、６ＴｒＳＲＡＭセルのトランスファゲートトランジスタを形成し、１０１、１０２がインバータを構成し、一つのＳＲＡＭセルを構成していた。そして、隣接するＳＲＡＭセルは、図４中のＢ−Ｂ′線を線対称にして折り返すようにゲート及びワード線が形成されており、図４に示すＳＲＡＭセルＳＣ００、ＳＣ０１の第３のトランスファゲートトランジスタ１０５がインバータを構成し、ＳＲＡＭセルＳＣ００、ＳＣ０１の第４のトランスファゲートトランジスタ１０６がトランスファゲートトランジスタを構成し、読み出しワード線ＲＷＬが隣接するＳＲＡＭセルのワード線を構成していた。

以上より、本発明の実施例１に係るＳＲＡＭセルは、８つのトランジスタで構成されるＳＲＡＭセルにおいて、隣接するＳＲＡＭセル同士が共通の読み出しワード線を有することにより、従来、ＳＲＡＭセルごとに有していた読み出しワード線の数を減らすことができ、ＳＲＡＭセルを低面積化することができる。また、ＳＲＡＭセル内のデータ読み出しを隣接するＳＲＡＭセル同士異なるビット線ＢＬ、／BLに読み出すことができ、読み出しビット線を追加する必要が無く、ＳＲＡＭセルをさらに低面積化することができる。

また、本実施例のＳＲＡＭセルのレイアウトを隣接するＳＲＡＭセル同士、点対称に配置することにより、従来の６つのトランジスタで構成されるＳＲＡＭセルのレイアウト構造をそのまま用いることができる。そのため、点対称の位置関係で構成した６つのトランジスタで構成されるＳＲＡＭセルの利点である長方形の形状だけからなる簡単なレイアウトでＳＲＡＭセルを構成することができ、微細化を進めることができる。また、ＳＲＡＭセルの構成を６つのトランジスタではなく、８つのトランジスタで構成することにより、ＳＲＡＭセルの微細化に伴うトランジスタのリーク電流などに伴うノイズによるデータ破壊を防ぐことができる。

なお、本発明は、上述したような各実施例に何ら限定されるものではなく、本発明の主旨を逸脱しない範囲内で種々変形して実施することができる。例えば、読み出しワード線ＲＷＬは、ＳＲＡＭセルＳＣ００、ＳＣ０１共通の読み出しワード線ＲＷＬを用いていたが、図５に示すように、ＳＲＡＭセルＳＣ００、ＳＣ０１間に２本の読み出しワード線を有していてもかまわない。

本発明の実施例１に係る半導体記憶装置であるＳＲＡＭセルの構成を示す回路図。 本発明の実施例１にかかるＳＲＡＭセルの読み出し回路の一例を示す回路図。 本発明の実施例１に係るＳＲＡＭセルの動作を示すタイミングチャート。 本発明の実施例１に係るＳＲＡＭセルの構成を示すレイアウト図。 本発明の実施例１に係る半導体記憶装置であるＳＲＡＭセルの構成を示す回路図。

符号の説明

１０１ 第１のインバータ
１０２ 第２のインバータ
１０３ 第１のトランスファゲートトランジスタ
１０４ 第２のトランスファゲートトランジスタ
１０５ 第３のトランスファゲートトランジスタ
１０６ 第４のトランスファゲートトランジスタ
２０１ プリチャージ回路
２０２、２０４、２０７ インバータ
２０３ ＭＵＸ
２０５、２０６ ＰＭＯＳトランジスタ
３０１ ｎ型ソース／ドレイン拡散層
３０２ ｐ型ソース／ドレイン拡散層
４０１、４０２ コンタクト
ＳＣ００、ＳＣ０１、… ＳＲＡＭセル
ＢＬ 第１のビット線
／ＢＬ 第２のビット線
ＲＢＬ（ｎ）、ＲＢＬ（２ｎ）、ＲＢＬ（２ｎ＋１） 読み出しワード線
ＷＷＬ（２ｎ）、ＷＷＬ（２ｎ＋１） 書き込みワード線
ｎ０１、ｎｂ０１ 記憶ノード

Claims (12)

1. 第１のインバータと、入力端子が前記第１のインバータの出力端子に、出力端子が前記第１のインバータの入力端子に接続される第２のインバータと、ゲートが第１の書き込みワード線に、ソースが前記第１のインバータの出力端子に、ドレインが第１のビット線に接続される第１のトランジスタと、ゲートが前記第１の書き込みワード線に、ソースが前記第１のインバータの入力端子に、ドレインが第２のビット線に接続される第２のトランジスタと、ゲートが前記第１のインバータの入力端子に、ソースがグランドに接続される第３のトランジスタと、ゲートが読み出しワード線に、ソースが前記第３のトランジスタに接続される第４のトランジスタと、を有する第１のＳＲＡＭセルと、
   第３のインバータと、入力端子が前記第３のインバータの出力端子に、出力端子が前記第３のインバータの入力端子に接続される第４のインバータと、ゲートが第２の書き込みワード線に、ソースが前記第３のインバータの出力端子に、ドレインが第１のビット線に接続される第５のトランジスタと、ゲートが前記第２の書き込みワード線に、ソースが前記第３のインバータの入力端子に、ドレインが第２のビット線に接続される第６のトランジスタと、ゲートが前記第３のインバータの入力端子に、ソースがグランドに接続される第７のトランジスタと、ソースが前記第３のトランジスタに接続される第８のトランジスタと、を備える第２のＳＲＡＭセルと、
   を備え、前記第１のＳＲＡＭセルの前記第４のトランジスタのドレインは前記第１のビット線に接続され、前記第２のＳＲＡＭセルの前記第８のトランジスタのドレインは、前記第２のビット線に接続されることを特徴とする半導体記憶装置。
2. 前記第８のトランジスタのゲートが前記読み出しワード線に接続されることを特徴とする請求項１記載の半導体記憶装置。
3. 読み出し時に、前記第１のＳＲＡＭセルのデータが前記第１のビット線に読み出され、前記第２のＳＲＡＭセルのデータが前記第２のビット線に読み出されることを特徴とする請求項１又は請求項２記載の半導体記憶装置。
4. 読み出し時に、前記第１のビット線及び前記第２のビット線に読み出されたデータのどちらか一方を選択し、一方の読み出しデータを出力する機能を有することを特徴とする請求項２又は請求項３記載の半導体記憶装置。
5. 前記第１のＳＲＡＭセルと前記第２のＳＲＡＭセルは、前記読み出しワード線を中心にして点対称の関係にあることを特徴とする請求項１乃至請求項４のいずれか１項に記載の半導体記憶装置。
6. 前記第１乃至前記第８のトランジスタ及び前記第１、前記第２のインバータのゲートは互いに平行に配置され、前記ゲートに直行するように前記第１乃至前記第８のトランジスタ及び前記第１、前記第２のインバータのソース／ドレイン領域が配置されることを特徴とする請求項１乃至請求項５のいずれか１項に記載の半導体記憶装置。
7. 前記第1の書き込みワード線、前記第2の書き込みワード線及び前記読み出しワード線と、前記第１乃至前記第８のトランジスタ及び前記第１、第２のインバータのゲートとが平行に配置されることを特徴とする請求項1乃至請求項６のいずれか1項に記載の半導体記憶装置。
8. 前記第1の書き込みワード線、前記第2の書き込みワード線及び前記読み出しワード線と、前記第1のビット線及び前記第2のビット線とが平行に配置されることを特徴とする請求項1乃至請求項７のいずれか1項に記載の半導体記憶装置。
9. 前記第1のトランジスタのゲートと前記第2のインバータのゲートとは前記第1の書き込みワード線方向に沿って、一直線上に並ぶように配置され、前記第1のトランジスタと前記第２のトランジスタ、前記第1のインバータと前記第2のインバータは、前記第1の書き込みワード線に対して点対称の関係にあることを特徴とする請求項1乃至請求項８のいずれか1項に記載の半導体記憶装置。
10. 前記第1のインバータと前記第3のトランジスタは、隣接するように配置され、前記第1のインバータ、前記第1のトランジスタ及び前記第1の書き込みワード線は、前記第３のトランジスタ、前記第4のトランジスタ及び前記読み出しワード線と線対称の関係にあることを特徴とする請求項1乃至請求項9のいずれか1項に記載の半導体記憶装置。
11. 前記第３のトランジスタのゲートと前記第８のトランジスタのゲートとは前記読み出しワード線方向に沿って、一直線上に並ぶように配置され、前記第３のトランジスタと前記第７のトランジスタ、前記第４のトランジスタと前記第８のトランジスタは、前記読み出しワード線に対して点対称の関係にあることを特徴とする請求項1乃至請求項１０のいずれか1項に記載の半導体記憶装置。
12. 前記第７のトランジスタと前記第3のインバータは、隣接するように配置され、前記第3のトランジスタ、前記第4のトランジスタ、前記第８のトランジスタ、前記第７のトランジスタ及び前記読み出しワード線は、前記第４のインバータ、前記第５のトランジスタ、前記第6のトランジスタ及び前記第2の書き込みワード線と線対称の関係にあることを特徴とする請求項1乃至請求項１１のいずれか1項に記載の半導体記憶装置。

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