JPH10200111A - Ｄｍｏｓトランジスタの製造方法 - Google Patents
Ｄｍｏｓトランジスタの製造方法Info
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- 238000004519 manufacturing process Methods 0.000 title claims description 32
- 238000000034 method Methods 0.000 claims abstract description 60
- 239000004065 semiconductor Substances 0.000 claims abstract description 51
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 49
- 229920005591 polysilicon Polymers 0.000 claims abstract description 49
- 239000000758 substrate Substances 0.000 claims abstract description 47
- 210000000746 body region Anatomy 0.000 claims abstract description 16
- 238000005468 ion implantation Methods 0.000 claims abstract description 10
- 230000003647 oxidation Effects 0.000 claims abstract description 4
- 238000007254 oxidation reaction Methods 0.000 claims abstract description 4
- 239000012535 impurity Substances 0.000 claims description 21
- 238000002955 isolation Methods 0.000 claims description 16
- RLOWWWKZYUNIDI-UHFFFAOYSA-N phosphinic chloride Chemical compound ClP=O RLOWWWKZYUNIDI-UHFFFAOYSA-N 0.000 claims description 16
- 239000002019 doping agent Substances 0.000 claims description 13
- 238000000059 patterning Methods 0.000 claims description 12
- 229920002120 photoresistant polymer Polymers 0.000 claims description 11
- 238000005530 etching Methods 0.000 claims description 9
- 150000002500 ions Chemical class 0.000 claims description 9
- 238000010438 heat treatment Methods 0.000 claims description 7
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 claims description 6
- 229910004298 SiO 2 Inorganic materials 0.000 claims description 6
- 229910052698 phosphorus Inorganic materials 0.000 claims description 6
- 239000011574 phosphorus Substances 0.000 claims description 6
- 230000001590 oxidative effect Effects 0.000 claims description 4
- 125000006850 spacer group Chemical group 0.000 claims description 3
- 230000015556 catabolic process Effects 0.000 abstract description 5
- 229910052581 Si3N4 Inorganic materials 0.000 description 13
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 13
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 12
- 238000009792 diffusion process Methods 0.000 description 12
- 229910052814 silicon oxide Inorganic materials 0.000 description 12
- 230000015572 biosynthetic process Effects 0.000 description 8
- 230000000873 masking effect Effects 0.000 description 5
- 238000000206 photolithography Methods 0.000 description 5
- 150000004767 nitrides Chemical class 0.000 description 4
- 238000009826 distribution Methods 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000010348 incorporation Methods 0.000 description 2
- 238000011282 treatment Methods 0.000 description 2
- 238000000151 deposition Methods 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- LIVNPJMFVYWSIS-UHFFFAOYSA-N silicon monoxide Chemical compound [Si-]#[O+] LIVNPJMFVYWSIS-UHFFFAOYSA-N 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
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- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66659—Lateral single gate silicon transistors with asymmetry in the channel direction, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
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- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823418—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
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- H01L29/1045—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with a non-uniform doping structure in the channel region surface the doping structure being parallel to the channel length, e.g. DMOS like
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Abstract
(57)【要約】
【課題】 耐圧特性などに優れた特性の素子の組み込み
を増加して、小型化し、かつ、特に、集積回路に対する
生産性の効率化を図る。 【解決手段】 半導体基板１０上に第１絶縁膜１４を形
成し、次に、第１絶縁膜１４上に順次ゲートポリシリコ
ン膜１６及び第２絶縁膜１８を形成する。更に、半導体
基板１０上に第２絶縁膜１８及びゲートポリシリコン膜
１６をパターニングしてソースウィンド１９ｂ及びドレ
インウィンド１９ａを形成する。次に、ボディ形成マス
ク２０を使用したイオン注入によってソースウィンド１
９ｂの半導体基板１０内に第１導電型ボディ領域２４を
形成する。更に、熱酸化工程を通じて第１絶縁膜１４が
露出した部分に相対的に厚い酸化膜を形成する。ソース
ウィンド１９ｂ及びドレインウインド１９ａを通じて半
導体基板１０内に第２導電型ソース領域３２及びドレイ
ン領域３０を形成する。
を増加して、小型化し、かつ、特に、集積回路に対する
生産性の効率化を図る。 【解決手段】 半導体基板１０上に第１絶縁膜１４を形
成し、次に、第１絶縁膜１４上に順次ゲートポリシリコ
ン膜１６及び第２絶縁膜１８を形成する。更に、半導体
基板１０上に第２絶縁膜１８及びゲートポリシリコン膜
１６をパターニングしてソースウィンド１９ｂ及びドレ
インウィンド１９ａを形成する。次に、ボディ形成マス
ク２０を使用したイオン注入によってソースウィンド１
９ｂの半導体基板１０内に第１導電型ボディ領域２４を
形成する。更に、熱酸化工程を通じて第１絶縁膜１４が
露出した部分に相対的に厚い酸化膜を形成する。ソース
ウィンド１９ｂ及びドレインウインド１９ａを通じて半
導体基板１０内に第２導電型ソース領域３２及びドレイ
ン領域３０を形成する。
Description
【０００１】
【発明の属する技術分野】本発明は二重拡散ＭＯＳ(dou
ble-diffused ＭＯＳ）トランジスタの製造方法に関
し、特に分離型構造や集積型構造における製造工程に適
用するＤＭＯＳトランジスタの製造方法に関する。
ble-diffused ＭＯＳ）トランジスタの製造方法に関
し、特に分離型構造や集積型構造における製造工程に適
用するＤＭＯＳトランジスタの製造方法に関する。
【０００２】
【従来の技術】今日の知能型パワーＩＣでは、アナログ
機能及びＶＬＳＩロジックを備えた高密度パワーデバイ
スが要求されている。ＤＭＯＳトランジスタは高電圧の
処理が可能なパワーデバイスとして極めて重要である。
このようなパワーデバイスとしての一つの長所は、単位
面積あたりで通電可能な電流が大きく、かつ、単位面積
あたりのイオン抵抗値（ＩＯＮ resistance)の低下であ
る。所定電圧に対して単位面積あたりのイオン抵抗値
は、モース素子のセル領域の低減によって、その減少が
可能である。
機能及びＶＬＳＩロジックを備えた高密度パワーデバイ
スが要求されている。ＤＭＯＳトランジスタは高電圧の
処理が可能なパワーデバイスとして極めて重要である。
このようなパワーデバイスとしての一つの長所は、単位
面積あたりで通電可能な電流が大きく、かつ、単位面積
あたりのイオン抵抗値（ＩＯＮ resistance)の低下であ
る。所定電圧に対して単位面積あたりのイオン抵抗値
は、モース素子のセル領域の低減によって、その減少が
可能である。
【０００３】パワートランジスタの分野において、それ
ぞれのゲート（電極）とソース（電極）を形成するポリ
シリコンとコンタク領域の連結幅は素子のセルピッチで
定義される。
ぞれのゲート（電極）とソース（電極）を形成するポリ
シリコンとコンタク領域の連結幅は素子のセルピッチで
定義される。
【０００４】また、ＤＭＯＳパワートランジスタにおい
て、ポリシリコン領域の幅を減少させる技術はＰ−ウェ
ル接合深さを減少させるものであり、最小接合深さは必
要な降伏電圧によって定義される。
て、ポリシリコン領域の幅を減少させる技術はＰ−ウェ
ル接合深さを減少させるものであり、最小接合深さは必
要な降伏電圧によって定義される。
【０００５】従来、ＬＤＭＯＳ（Lateral ＤＭＯＳ）素
子は、その単純性のためにＶＬＳＩ工程に極めて適合す
る。しかし、ＬＤＭＯＳ素子はＶＤＭＯＳ(Vertical Ｄ
ＭＯＳ）素子より劣るものとして、これまでは注目され
なかった。
子は、その単純性のためにＶＬＳＩ工程に極めて適合す
る。しかし、ＬＤＭＯＳ素子はＶＤＭＯＳ(Vertical Ｄ
ＭＯＳ）素子より劣るものとして、これまでは注目され
なかった。
【０００６】最近、優れた特定イオン抵抗値（Ｒｓｐ）
を有するＲＥＳＵＲＦ(Reduce Surface Field)）ＬＤＭ
ＯＳ素子が発表されたが、素子構造が複雑、かつ、使用
の多様性ない。例えば、ソース接地による構成に制限さ
れる不都合がある。
を有するＲＥＳＵＲＦ(Reduce Surface Field)）ＬＤＭ
ＯＳ素子が発表されたが、素子構造が複雑、かつ、使用
の多様性ない。例えば、ソース接地による構成に制限さ
れる不都合がある。
【０００７】これを具体的に説明する。分離型パワート
ランジスタやモノリシック集積回路の構成要素として使
用されてきた従来のＤＭＯＳトランジスタは、自己整合
製造順序(self-aligned fabrication sequence) で形成
されるため、半導体基板の領域上に固有領域を有してい
る。
ランジスタやモノリシック集積回路の構成要素として使
用されてきた従来のＤＭＯＳトランジスタは、自己整合
製造順序(self-aligned fabrication sequence) で形成
されるため、半導体基板の領域上に固有領域を有してい
る。
【０００８】チャネルボディ領域は、一般的にゲート形
成用マスクの開口部を通じて第１導電型ドーパント（Ｐ
又はＮ不純物）を注入して形成され、このときチャネル
ボディ領域はゲートとともに自己整合する。
成用マスクの開口部を通じて第１導電型ドーパント（Ｐ
又はＮ不純物）を注入して形成され、このときチャネル
ボディ領域はゲートとともに自己整合する。
【０００９】次に、ソース領域が開口部を通じてチャネ
ルボディ領域と相反する導電型のドーパントを注入して
形成される。この際、ソースはゲート及びチャネルボデ
ィ領域によって自己整合する。この結果、構造が極めて
小型化される。
ルボディ領域と相反する導電型のドーパントを注入して
形成される。この際、ソースはゲート及びチャネルボデ
ィ領域によって自己整合する。この結果、構造が極めて
小型化される。
【００１０】次に、従来のＤＭＯＳトランジスタの代表
的な製造方法について説明する。図４（Ａ），（Ｂ）は
従来のＤＭＯＳトランジスタの代表的な製造方法の要部
工程を説明するための図である。図４（Ａ）に示すよう
に、Ｐ型半導体基板１上に、周知のＬＯＣＯＳ(LOCal O
xidation of Silicon ) 工程を通じてフィルド酸化膜２
を形成する。そして、酸化膜４（ＳｉＯ2 ）を熱的に成
長させるかまたは、半導体基板１上に蒸着して形成す
る。この酸化膜４は生成されたＤＭＯＳ素子のゲート絶
縁膜として機能する。
的な製造方法について説明する。図４（Ａ），（Ｂ）は
従来のＤＭＯＳトランジスタの代表的な製造方法の要部
工程を説明するための図である。図４（Ａ）に示すよう
に、Ｐ型半導体基板１上に、周知のＬＯＣＯＳ(LOCal O
xidation of Silicon ) 工程を通じてフィルド酸化膜２
を形成する。そして、酸化膜４（ＳｉＯ2 ）を熱的に成
長させるかまたは、半導体基板１上に蒸着して形成す
る。この酸化膜４は生成されたＤＭＯＳ素子のゲート絶
縁膜として機能する。
【００１１】次に、酸化膜４上に約５，０００Åのポリ
シリコン膜を形成し、これを通常的なフォトリソグラフ
ィマスキング工程及びエッチング工程を通じてパターニ
ングする。この結果、一つ以上の導電型ゲート電極領域
５が残り、完成された際のＤＭＯＳ素子のゲートとして
機能する。また、基板上にフォトレジスト膜を形成し、
これをパターンニングしてボディ形成マスク６を形成す
る。
シリコン膜を形成し、これを通常的なフォトリソグラフ
ィマスキング工程及びエッチング工程を通じてパターニ
ングする。この結果、一つ以上の導電型ゲート電極領域
５が残り、完成された際のＤＭＯＳ素子のゲートとして
機能する。また、基板上にフォトレジスト膜を形成し、
これをパターンニングしてボディ形成マスク６を形成す
る。
【００１２】フォトリソグラフィマスキング工程及びエ
ッチング工程、そしてボロン(boron) などのようにＰ型
ドーパントソース７の拡散工程によって、図４（Ｂ）に
示すようにＰ型基板の表面内にＰ型領域（Ｐ型ボディ）
８を形成する。特に、ゲート電極領域５に導電性を与え
るために、ＰＯＣｌ3 ドーピング又はイオン注入工程後
に、高温処理工程を行う。
ッチング工程、そしてボロン(boron) などのようにＰ型
ドーパントソース７の拡散工程によって、図４（Ｂ）に
示すようにＰ型基板の表面内にＰ型領域（Ｐ型ボディ）
８を形成する。特に、ゲート電極領域５に導電性を与え
るために、ＰＯＣｌ3 ドーピング又はイオン注入工程後
に、高温処理工程を行う。
【００１３】イオン注入技術はＰ型ボディ８の形成に使
用される。また、Ｐ型ボディ数は分離型ＤＭＯＳ素子の
形成及びＤＭＯＳ素子が集積回路に用いられるか否かに
よって決定される。上記Ｐ型半導体物質でドーピングさ
れたＰ型ボディ８は、作成されたＤＭＯＳ素子のボディ
チャネルに該当する高導電性接触領域又は低抵抗接触領
域として使用される。
用される。また、Ｐ型ボディ数は分離型ＤＭＯＳ素子の
形成及びＤＭＯＳ素子が集積回路に用いられるか否かに
よって決定される。上記Ｐ型半導体物質でドーピングさ
れたＰ型ボディ８は、作成されたＤＭＯＳ素子のボディ
チャネルに該当する高導電性接触領域又は低抵抗接触領
域として使用される。
【００１４】
【発明が解決しようとする課題】このような上記従来例
にあって、ＰＯＣｌ3 ドーピング及び熱処理工程を適用
するＤＭＯＳ素子、特にパワー素子において以下の
（１），（２）の問題がある。 （１）Ｐ型ボディ８内のチャネル領域が不均一な不純物
濃度分布を有する。これはゲート電極領域５にＰＯＣｌ
3 ドーピング又はイオン注入工程後に、Ｐ型ボディ８を
形成するための高温熱処理工程の際に、ゲート電極領域
５の不純物が正しくない方向、すなわち、Ｐ型ボディ及
びｎ＋型ソース及びドレイン（電極）が形成される領域
に拡散されるためである。
にあって、ＰＯＣｌ3 ドーピング及び熱処理工程を適用
するＤＭＯＳ素子、特にパワー素子において以下の
（１），（２）の問題がある。 （１）Ｐ型ボディ８内のチャネル領域が不均一な不純物
濃度分布を有する。これはゲート電極領域５にＰＯＣｌ
3 ドーピング又はイオン注入工程後に、Ｐ型ボディ８を
形成するための高温熱処理工程の際に、ゲート電極領域
５の不純物が正しくない方向、すなわち、Ｐ型ボディ及
びｎ＋型ソース及びドレイン（電極）が形成される領域
に拡散されるためである。
【００１５】したがって、ドレイン領域の不純物濃度
が、他の領域の濃度より相対的かつ最も低下する。すな
わち、ドレイン領域に隣接したＰ型ボディの一部領域が
ドレイン領域に隣接しないＰ型ボディの他の一部領域に
比較して相対的に低い不純物濃度を有する。したがっ
て、完成したＤＭＯＳ素子のドレイン電圧が高くなる
と、チャネル領域に隣接したドレイン領域が空乏層とな
り、パンチスルー現象を起こす。
が、他の領域の濃度より相対的かつ最も低下する。すな
わち、ドレイン領域に隣接したＰ型ボディの一部領域が
ドレイン領域に隣接しないＰ型ボディの他の一部領域に
比較して相対的に低い不純物濃度を有する。したがっ
て、完成したＤＭＯＳ素子のドレイン電圧が高くなる
と、チャネル領域に隣接したドレイン領域が空乏層とな
り、パンチスルー現象を起こす。
【００１６】この結果、完成したＤＯＭＳ素子の電気的
特性、特に、耐圧が低下してしまう。この耐圧低下を解
決するためには、Ｐ型ボディとソース領域との間のチャ
ネル幅の増加が必要となる。しかし、この場合、ＤＭＯ
Ｓチップの大きさが増加してしまう。
特性、特に、耐圧が低下してしまう。この耐圧低下を解
決するためには、Ｐ型ボディとソース領域との間のチャ
ネル幅の増加が必要となる。しかし、この場合、ＤＭＯ
Ｓチップの大きさが増加してしまう。
【００１７】（２）ＰＯＣｌ3 及びＷＳｉx などのよう
なＮ型導電型ソース拡散によってゲートポリシリコンに
導電性を与えることに困難がある。これはゲートポリシ
リコンに導電型ソースを拡散させる前にＰ型不純物のド
ーピングによってＰ型ボディ８を形成する必要があるた
めである。この場合、導電型ゲートがＰＯＣｌ3 の拡散
よって形成されると、導電型ゲートの形成のために追加
のマスク層が必要になってしまう。
なＮ型導電型ソース拡散によってゲートポリシリコンに
導電性を与えることに困難がある。これはゲートポリシ
リコンに導電型ソースを拡散させる前にＰ型不純物のド
ーピングによってＰ型ボディ８を形成する必要があるた
めである。この場合、導電型ゲートがＰＯＣｌ3 の拡散
よって形成されると、導電型ゲートの形成のために追加
のマスク層が必要になってしまう。
【００１８】また、導電型ゲートを追加マスク層を使用
しないで形成しようとする場合、ＰＯＣｌ3 の拡散に代
えて不純物イオン注入が必要になる。このときイオン注
入を行うと、導電型ゲートの抵抗値が増加してしまう。
ＷＳｉx の拡散時の層に対するリフティング(lifting)
のような問題も発生する。
しないで形成しようとする場合、ＰＯＣｌ3 の拡散に代
えて不純物イオン注入が必要になる。このときイオン注
入を行うと、導電型ゲートの抵抗値が増加してしまう。
ＷＳｉx の拡散時の層に対するリフティング(lifting)
のような問題も発生する。
【００１９】これらの問題を解決するために、ゲート電
極領域形成前にＰ型ボディを形成するためのイオン注入
工程を採用すると、Ｐ型ボディ形成の間での誤整合が発
生する。特に、半導体装置が高集積化されることによっ
て、ＤＭＯＳ素子の各ゲート長が短くなるので誤整合は
特性上での問題となる。
極領域形成前にＰ型ボディを形成するためのイオン注入
工程を採用すると、Ｐ型ボディ形成の間での誤整合が発
生する。特に、半導体装置が高集積化されることによっ
て、ＤＭＯＳ素子の各ゲート長が短くなるので誤整合は
特性上での問題となる。
【００２０】更に、寄生動作を防止するためにチャネル
ボディ領域とソース領域との間にソース領域とボディ領
域を短絡させないで極めて低い抵抗値とともに電気的シ
ョートチャネルを形成する必要がある。すなわち、チャ
ネルボディ領域が低濃度にドーピングされており、半導
体領域に対する低い抵抗値の電気的コンタクは一般的に
高濃度にドーピングされた表面領域が必要である。した
がって、チャネルボディ領域とソース領域及びボディ領
域との優れた電気的接続を保証するためにチャネルボデ
ィ領域に補助の高濃度にドーピングされたコンタク領域
が必要になる。
ボディ領域とソース領域との間にソース領域とボディ領
域を短絡させないで極めて低い抵抗値とともに電気的シ
ョートチャネルを形成する必要がある。すなわち、チャ
ネルボディ領域が低濃度にドーピングされており、半導
体領域に対する低い抵抗値の電気的コンタクは一般的に
高濃度にドーピングされた表面領域が必要である。した
がって、チャネルボディ領域とソース領域及びボディ領
域との優れた電気的接続を保証するためにチャネルボデ
ィ領域に補助の高濃度にドーピングされたコンタク領域
が必要になる。
【００２１】この場合、高濃度にドーピングされたボデ
ィ領域は、一般的に自己整合しないためＤＭＯＳ素子の
全体的な大きさが増加してしまう。
ィ領域は、一般的に自己整合しないためＤＭＯＳ素子の
全体的な大きさが増加してしまう。
【００２２】また、強くドーピングされたボディコンタ
クト領域は他の二つの領域の形成前に形成される。次
に、ソース領域へのドーパント注入から強度にドーピン
グされたボディコンタク領域を保護するために、多少厚
いマスキング酸化膜パターン層を用いたマスキング酸化
膜パターンを、ゲートの上部及び下部、又は、ある一方
の絶縁膜から離れないでソース領域上の他のある酸化膜
とともにエッチングしたり、除去することは、誤差が大
きく、かつ、工程が複雑化し、優れた電気的特性が得ら
れる素子の組み込みが困難であり、結果的にコストが増
大化してしまう。
クト領域は他の二つの領域の形成前に形成される。次
に、ソース領域へのドーパント注入から強度にドーピン
グされたボディコンタク領域を保護するために、多少厚
いマスキング酸化膜パターン層を用いたマスキング酸化
膜パターンを、ゲートの上部及び下部、又は、ある一方
の絶縁膜から離れないでソース領域上の他のある酸化膜
とともにエッチングしたり、除去することは、誤差が大
きく、かつ、工程が複雑化し、優れた電気的特性が得ら
れる素子の組み込みが困難であり、結果的にコストが増
大化してしまう。
【００２３】このような問題を改善するために試験的に
多様な工程処理が試みられている。生産性が低下せずに
素子の大きさを縮小してチャネルボディとソースの電気
的ショートを改善できるＤＭＯＳ製造方法及び工程処理
が必要となる。
多様な工程処理が試みられている。生産性が低下せずに
素子の大きさを縮小してチャネルボディとソースの電気
的ショートを改善できるＤＭＯＳ製造方法及び工程処理
が必要となる。
【００２４】本発明は、このような従来の技術における
課題を解決するもので、ゲートの抵抗値を低減でき、優
れた素子の組み込みを増加できるＤＭＯＳトランジスタ
の製造方法の提供を目的としている。
課題を解決するもので、ゲートの抵抗値を低減でき、優
れた素子の組み込みを増加できるＤＭＯＳトランジスタ
の製造方法の提供を目的としている。
【００２５】また、本発明はソース領域とドレイン領域
とが同時に生成され、更に、導電性を有するゲートポリ
シリコンを同時に形成でき、その生産性が向上するＤＭ
ＯＳトランジスタの製造方法の提供を、他の目的として
いる。
とが同時に生成され、更に、導電性を有するゲートポリ
シリコンを同時に形成でき、その生産性が向上するＤＭ
ＯＳトランジスタの製造方法の提供を、他の目的として
いる。
【００２６】更に、本発明は、集積回路に対する効率的
な生産が可能なＤＭＯＳトランジスタの製造方法の提供
を、更に他の目的としている。
な生産が可能なＤＭＯＳトランジスタの製造方法の提供
を、更に他の目的としている。
【００２７】
【課題を解決するための手段】上記目的を達成するため
に、本発明のＤＭＯＳトランジスタの製造方法は、半導
体基板を準備する工程と、半導体基板上に第１絶縁膜を
形成する工程と、第１絶縁膜上に順次ゲートポリシリコ
ン膜及び第２絶縁膜を形成する工程と、半導体基板上に
第２絶縁膜及びゲートポリシリコン膜をパターニングし
てソースウィンド及びドレインウィンドを形成する工程
と、ボディ形成マスクを使用したイオン注入によってソ
ースウィンドの半導体基板内に第１導電型ボディ領域を
形成する工程と、熱酸化工程を通じて第１絶縁膜が露出
した部分に相対的に厚い酸化膜を形成する工程と、ソー
スウィンド及びドレインウィンドを通じて半導体基板内
に第２導電型ソース領域及びドレイン領域を形成する工
程とを有することを特徴とする。
に、本発明のＤＭＯＳトランジスタの製造方法は、半導
体基板を準備する工程と、半導体基板上に第１絶縁膜を
形成する工程と、第１絶縁膜上に順次ゲートポリシリコ
ン膜及び第２絶縁膜を形成する工程と、半導体基板上に
第２絶縁膜及びゲートポリシリコン膜をパターニングし
てソースウィンド及びドレインウィンドを形成する工程
と、ボディ形成マスクを使用したイオン注入によってソ
ースウィンドの半導体基板内に第１導電型ボディ領域を
形成する工程と、熱酸化工程を通じて第１絶縁膜が露出
した部分に相対的に厚い酸化膜を形成する工程と、ソー
スウィンド及びドレインウィンドを通じて半導体基板内
に第２導電型ソース領域及びドレイン領域を形成する工
程とを有することを特徴とする。
【００２８】また、本発明は前記ゲートポリシリコン膜
の両側壁にスペーサを形成する工程を更に有すること特
徴としている。
の両側壁にスペーサを形成する工程を更に有すること特
徴としている。
【００２９】更に、本発明はゲートポリシリコン膜をパ
ターンニングした後にゲートポリシリコン膜が導電性を
有するようにＰＯＣｌ3 をドーピングする工程を、更に
有することを特徴としている。
ターンニングした後にゲートポリシリコン膜が導電性を
有するようにＰＯＣｌ3 をドーピングする工程を、更に
有することを特徴としている。
【００３０】また、本発明は前記ＰＯＣｌ3 ドーピング
工程は、半導体基板の全体表面にＰＯＣｌ3 膜を形成す
る工程と、ＰＯＣｌ3 膜内のリン（Ｐ）をゲートポリシ
リコン膜内に拡散するための熱処理を行う工程とを有す
ることを特徴としている。
工程は、半導体基板の全体表面にＰＯＣｌ3 膜を形成す
る工程と、ＰＯＣｌ3 膜内のリン（Ｐ）をゲートポリシ
リコン膜内に拡散するための熱処理を行う工程とを有す
ることを特徴としている。
【００３１】更に、本発明は相対的に厚い酸化膜を通じ
て不純物が十分に注入されるように相対的に厚い酸化膜
を所定の厚さでエッチングする工程を、更に有すること
を特徴としている。
て不純物が十分に注入されるように相対的に厚い酸化膜
を所定の厚さでエッチングする工程を、更に有すること
を特徴としている。
【００３２】また、本発明は前記ソース領域及びドレイ
ン領域を形成する工程が、ゲートポリシリコン膜の両側
壁に側壁領域を形成する工程と、第１絶縁膜が露出した
一部分を熱的に酸化させてソース領域及びドレイン領域
上に相対的に厚い酸化膜を形成する工程と、ソース領域
及びドレイン領域を形成するための相対的に厚い酸化膜
を通じて半導体基板内に不純物イオンを拡散させる工程
とを有することを特徴としている。
ン領域を形成する工程が、ゲートポリシリコン膜の両側
壁に側壁領域を形成する工程と、第１絶縁膜が露出した
一部分を熱的に酸化させてソース領域及びドレイン領域
上に相対的に厚い酸化膜を形成する工程と、ソース領域
及びドレイン領域を形成するための相対的に厚い酸化膜
を通じて半導体基板内に不純物イオンを拡散させる工程
とを有することを特徴としている。
【００３３】更に、本発明は前記不純物イオンが、Ｎ型
ドーパントであることを特徴としている。
ドーパントであることを特徴としている。
【００３４】また、本発明は前記Ｎ型ドーパントが、Ｐ
ＯＣｌ3 のリン（Ｐ）であることを特徴とする。
ＯＣｌ3 のリン（Ｐ）であることを特徴とする。
【００３５】更に、本発明は前記Ｎ型ドーパントが、Ｗ
Ｓｉx であることを特徴とする。
Ｓｉx であることを特徴とする。
【００３６】また、本発明は前記第１絶縁膜が、ＳｉＯ
2 熱酸化膜であることを特徴としている。
2 熱酸化膜であることを特徴としている。
【００３７】更に、本発明は前記ゲートポリシリコン膜
パターンを形成する工程が、ゲートポリシリコン膜上に
第２絶縁膜を形成する工程と、ゲート形成マスクを形成
するために第２絶縁膜をパターニングする工程と、ゲー
ト形成マスクを使用してゲートポリシリコン膜をパター
ニングする工程とを有することを特徴としている。
パターンを形成する工程が、ゲートポリシリコン膜上に
第２絶縁膜を形成する工程と、ゲート形成マスクを形成
するために第２絶縁膜をパターニングする工程と、ゲー
ト形成マスクを使用してゲートポリシリコン膜をパター
ニングする工程とを有することを特徴としている。
【００３８】また、本発明は前記ボディ形成マスクが、
フォトレジストパタンで形成されることを特徴としてい
る。
フォトレジストパタンで形成されることを特徴としてい
る。
【００３９】更に、本発明は前記ボディ形成マスク形成
工程が、半導体基板上にフォトレジスト膜を形成する工
程と、ボディウィンド部分を定義してフォトレジスト膜
をパターニングする工程とを有することを特徴としてい
る。
工程が、半導体基板上にフォトレジスト膜を形成する工
程と、ボディウィンド部分を定義してフォトレジスト膜
をパターニングする工程とを有することを特徴としてい
る。
【００４０】また、本発明は前記第１絶縁膜を形成する
前に素子隔離領域を形成する工程を、更に有することを
特徴としている。
前に素子隔離領域を形成する工程を、更に有することを
特徴としている。
【００４１】更に、本発明は前記素子隔離領域が、絶縁
層であることを特徴としている。
層であることを特徴としている。
【００４２】また、本発明は前記絶縁層が、ＳｉＯ2 膜
であることを特徴としている。
であることを特徴としている。
【００４３】更に、本発明は前記素子隔離領域が、ＬＯ
ＣＯＳ工程で形成されることを特徴としている。
ＣＯＳ工程で形成されることを特徴としている。
【００４４】また、本発明はＤＭＯＳトランジスタの製
造方法において、Ｐ型半導体基板を準備する工程と、Ｐ
型半導体基板に第１絶縁膜を形成する工程と、第１絶縁
膜上にゲートポリシリコン膜及び第２絶縁膜を順次形成
する工程と、第２絶縁膜及びゲートポリシリコン膜をパ
ターニングしてソースウィンド及びドレインウィンドを
形成する工程と、ソースウィンドを通じてＰ型不純物を
注入してＰ型ボディ領域を形成する工程と、第１絶縁膜
が露出した部分を熱的に酸化させて相対的に厚い酸化膜
を形成する工程と、ソースウィンド及びドレインウィン
ドを通じて半導体基板内にＮ＋型不純物を注入して高濃
度にドーピングされたＮ＋型ソース領域及びドレイン領
域を形成する工程とを有することを特徴としている。
造方法において、Ｐ型半導体基板を準備する工程と、Ｐ
型半導体基板に第１絶縁膜を形成する工程と、第１絶縁
膜上にゲートポリシリコン膜及び第２絶縁膜を順次形成
する工程と、第２絶縁膜及びゲートポリシリコン膜をパ
ターニングしてソースウィンド及びドレインウィンドを
形成する工程と、ソースウィンドを通じてＰ型不純物を
注入してＰ型ボディ領域を形成する工程と、第１絶縁膜
が露出した部分を熱的に酸化させて相対的に厚い酸化膜
を形成する工程と、ソースウィンド及びドレインウィン
ドを通じて半導体基板内にＮ＋型不純物を注入して高濃
度にドーピングされたＮ＋型ソース領域及びドレイン領
域を形成する工程とを有することを特徴としている。
【００４５】このような本発明のＤＭＯＳトランジスタ
の製造方法では、均一な不純物濃度分布を有するＰ型ボ
ディのチャネル領域、ソース領域及びドレイン領域を形
成し、Ｐ型ボディの一部がドレイン領域と隣接したとこ
ろでの空乏層の発生が無くなる。
の製造方法では、均一な不純物濃度分布を有するＰ型ボ
ディのチャネル領域、ソース領域及びドレイン領域を形
成し、Ｐ型ボディの一部がドレイン領域と隣接したとこ
ろでの空乏層の発生が無くなる。
【００４６】したがって、完成したＤＭＯＳ素子に印加
されるドレイン電圧が高くなってチャネル領域に隣接し
たドレイン領域の空乏層の発生を防止できるようにな
り、そのパンチスルー効果に対する改善が図られる。
されるドレイン電圧が高くなってチャネル領域に隣接し
たドレイン領域の空乏層の発生を防止できるようにな
り、そのパンチスルー効果に対する改善が図られる。
【００４７】この結果、完成後のＤＭＯＳトランジスタ
の電気的特性が向上する。特に、耐圧特性が向上する。
また、ゲートの抵抗値が低減され、優れた特性の素子の
組み込みが増加して、その小型化が可能になる。かつ、
ソース領域、ドレイン領域及び導電性を有するゲートポ
リシリコンが同時に形成され、その生産性が向上する。
したがって、集積回路に対する効率的な生産性が得られ
る。
の電気的特性が向上する。特に、耐圧特性が向上する。
また、ゲートの抵抗値が低減され、優れた特性の素子の
組み込みが増加して、その小型化が可能になる。かつ、
ソース領域、ドレイン領域及び導電性を有するゲートポ
リシリコンが同時に形成され、その生産性が向上する。
したがって、集積回路に対する効率的な生産性が得られ
る。
【００４８】
【発明の実施の形態】次に、本発明のＤＭＯＳトランジ
スタの製造方法の実施の形態を添付図面を参照して詳細
に説明する。図１〜図３は本発明の実施の形態のＤＭＯ
Ｓトランジスタの製造方法の工程を示す図である。図１
（Ａ）において、まず、半導体基板１０上にシリコン酸
化膜である隔離領域１２を形成する。隔離領域１２はＤ
ＭＯＳ素子を電気的に互いに隔離する。一般的に、誘電
体であるシリコン酸化膜の隔離領域１２はＬＯＣＯＳの
ように周知の隔離工程によって形成される。
スタの製造方法の実施の形態を添付図面を参照して詳細
に説明する。図１〜図３は本発明の実施の形態のＤＭＯ
Ｓトランジスタの製造方法の工程を示す図である。図１
（Ａ）において、まず、半導体基板１０上にシリコン酸
化膜である隔離領域１２を形成する。隔離領域１２はＤ
ＭＯＳ素子を電気的に互いに隔離する。一般的に、誘電
体であるシリコン酸化膜の隔離領域１２はＬＯＣＯＳの
ように周知の隔離工程によって形成される。
【００４９】ここで半導体基板１０は抵抗値が約１０〜
２０オーム−ｃｍである。また、半導体基板１０の構造
は、本発明では必須のものではない。すなわち、半導体
基板１０上に半導体膜又はエピタキシャル蒸着膜が形成
されている場合もある。それぞれの半導体膜又はエピタ
キシャル蒸着膜は半導体基板１０のような導電性を有す
るが、半導体基板１０に比較して相対的に低い濃度を有
する。
２０オーム−ｃｍである。また、半導体基板１０の構造
は、本発明では必須のものではない。すなわち、半導体
基板１０上に半導体膜又はエピタキシャル蒸着膜が形成
されている場合もある。それぞれの半導体膜又はエピタ
キシャル蒸着膜は半導体基板１０のような導電性を有す
るが、半導体基板１０に比較して相対的に低い濃度を有
する。
【００５０】このような場合、半導体膜又はエピタキシ
ャル蒸着膜は隔離領域１２によって電気的に隔離でき
る。具体的には、半導体基板１０上の半導体膜を形成す
るためにエピタキシャル膜又はＮ型膜がＰ型基板上に蒸
着される。更に、隔離工程によってシリコン酸化膜であ
る隔離領域１２が形成される。
ャル蒸着膜は隔離領域１２によって電気的に隔離でき
る。具体的には、半導体基板１０上の半導体膜を形成す
るためにエピタキシャル膜又はＮ型膜がＰ型基板上に蒸
着される。更に、隔離工程によってシリコン酸化膜であ
る隔離領域１２が形成される。
【００５１】この結果、半導体膜の一部分が隔離領域１
２によって電気的に隔離される。上記の図１（Ａ）にお
いて、シリコン酸化膜１４を熱的に成長させるか、また
は、半導体基板１０上に蒸着する。このシリコン酸化膜
１４は、完成したＤＭＯＳトランジスタにおけるゲート
絶縁膜として利用される。続いて、シリコン酸化膜１４
上に厚さが約５０００Å程度のゲートポリシリコン膜１
６を蒸着する。次に、厚さが約２０００Åのシリコン窒
化膜（絶縁膜）１８をゲートポリシリコン膜１６上に形
成する。
２によって電気的に隔離される。上記の図１（Ａ）にお
いて、シリコン酸化膜１４を熱的に成長させるか、また
は、半導体基板１０上に蒸着する。このシリコン酸化膜
１４は、完成したＤＭＯＳトランジスタにおけるゲート
絶縁膜として利用される。続いて、シリコン酸化膜１４
上に厚さが約５０００Å程度のゲートポリシリコン膜１
６を蒸着する。次に、厚さが約２０００Åのシリコン窒
化膜（絶縁膜）１８をゲートポリシリコン膜１６上に形
成する。
【００５２】図１（Ｂ）において、一般的に使用される
フォトリソグラフィマスキング工程及びエッチング工程
の処理によってシリコン窒化膜１８をパターニングして
シリコン窒化膜パターン１８ａを形成する。この際、ゲ
ートポリシリコン膜１６上に二つ以上のシリコン窒化膜
パターン１８ａが形成される。
フォトリソグラフィマスキング工程及びエッチング工程
の処理によってシリコン窒化膜１８をパターニングして
シリコン窒化膜パターン１８ａを形成する。この際、ゲ
ートポリシリコン膜１６上に二つ以上のシリコン窒化膜
パターン１８ａが形成される。
【００５３】続いて、シリコン窒化膜パターン１８ａを
マスクに使用してゲートポリシリコン膜１６をエッチン
グし、シリコン窒化膜パターン１８ａの下部に、ポリシ
リコン膜パターン１６ａを形成する。このときシリコン
窒化膜パターン１８ａ及び、その下部のポリシリコン膜
パターン１６ａの間にドレインウィンド１９ａ及びソー
スウィンド１９ｂが形成される。
マスクに使用してゲートポリシリコン膜１６をエッチン
グし、シリコン窒化膜パターン１８ａの下部に、ポリシ
リコン膜パターン１６ａを形成する。このときシリコン
窒化膜パターン１８ａ及び、その下部のポリシリコン膜
パターン１６ａの間にドレインウィンド１９ａ及びソー
スウィンド１９ｂが形成される。
【００５４】図１（Ｃ）において、半導体基板１０上に
通常にフォトリソグラフィ工程を使用して、ソースウィ
ンド１９ｂのみがオープンするようにフォトレジスト膜
パタンであるボディ形成マスク２０を形成する。このボ
ディ形成マスク２０を使用してソースウィンド１９ｂを
通じてＰ型ドーパントをソースウィンド１９ｂの下部の
半導体基板１０内に注入する。Ｐ型ドーパントとしては
ボロン(boron) が適合し、また、ドーピングはシリコン
酸化膜１４を通じたイオン注入工程によって処理され
る。このドーピング後に、高温の熱処理工程によりＰ型
ドーパントを半導体基板１０内にドライブインして低濃
度でドーピングされたＰ型ボディ２４を形成する。
通常にフォトリソグラフィ工程を使用して、ソースウィ
ンド１９ｂのみがオープンするようにフォトレジスト膜
パタンであるボディ形成マスク２０を形成する。このボ
ディ形成マスク２０を使用してソースウィンド１９ｂを
通じてＰ型ドーパントをソースウィンド１９ｂの下部の
半導体基板１０内に注入する。Ｐ型ドーパントとしては
ボロン(boron) が適合し、また、ドーピングはシリコン
酸化膜１４を通じたイオン注入工程によって処理され
る。このドーピング後に、高温の熱処理工程によりＰ型
ドーパントを半導体基板１０内にドライブインして低濃
度でドーピングされたＰ型ボディ２４を形成する。
【００５５】ドライブイン拡散工程の間に、水平拡散に
よって低濃度にドーピングされたＰ型ボディ２４は、ド
ーピングされないシリコン窒化膜パターン１８ａの下部
のゲート絶縁膜（シリコン酸化膜１４）の下部まで拡張
される。この結果、本発明によるＮチャネルＤＭＯＳ素
子に対する最適のチャネル領域が形成される。
よって低濃度にドーピングされたＰ型ボディ２４は、ド
ーピングされないシリコン窒化膜パターン１８ａの下部
のゲート絶縁膜（シリコン酸化膜１４）の下部まで拡張
される。この結果、本発明によるＮチャネルＤＭＯＳ素
子に対する最適のチャネル領域が形成される。
【００５６】次に、図２（Ａ）及び図２（Ｂ）におい
て、ボディ形成マスク２０を除去した後、半導体基板１
０にＳｉ3 Ｎ4 窒化膜などの絶縁膜２６を形成する。そ
して、周知のドライエッチング工程を通じて絶縁膜２６
の一部をエッチングして、シリコン窒化膜パタン１８ａ
（ゲートポリシリコン層）の側壁に、その側壁絶縁膜
（又はスペーサ）２６ａを形成する。
て、ボディ形成マスク２０を除去した後、半導体基板１
０にＳｉ3 Ｎ4 窒化膜などの絶縁膜２６を形成する。そ
して、周知のドライエッチング工程を通じて絶縁膜２６
の一部をエッチングして、シリコン窒化膜パタン１８ａ
（ゲートポリシリコン層）の側壁に、その側壁絶縁膜
（又はスペーサ）２６ａを形成する。
【００５７】側壁絶縁膜（側壁領域）２６ａは典型的に
はＴＥＯＳ(tetraethoxysilane) を通じて形成された酸
化膜を使用するが、上記のように窒化膜を使用して形成
することも出来る。この際、シリコン窒化膜パタン１８
ａは、側壁絶縁膜２６ａの形成の間のマスクとして機能
する。また、シリコン酸化膜１４は側壁絶縁膜２６ａ形
成の間にエッチングの停止膜として機能する。
はＴＥＯＳ(tetraethoxysilane) を通じて形成された酸
化膜を使用するが、上記のように窒化膜を使用して形成
することも出来る。この際、シリコン窒化膜パタン１８
ａは、側壁絶縁膜２６ａの形成の間のマスクとして機能
する。また、シリコン酸化膜１４は側壁絶縁膜２６ａ形
成の間にエッチングの停止膜として機能する。
【００５８】図２（Ｃ）において、酸化処理を行い、シ
リコン酸化膜１４及び隔離領域１２の露出部分上にドラ
イブイン拡散工程の間に酸化膜２８を成長させる。シリ
コン窒化膜パターン１８ａと側壁絶縁膜２６ａとは酸化
膜２８の成長時にマスクとして機能する。この際、ポリ
シリコン膜パターン１６ａの両側の酸化膜がポリシリコ
ン膜パターン１６ａの下部のシリコン酸化膜１４（ゲー
ト絶縁膜）より相対的に厚く形成されているため、完成
された際のＤＭＯＳ素子の耐圧が増加する。
リコン酸化膜１４及び隔離領域１２の露出部分上にドラ
イブイン拡散工程の間に酸化膜２８を成長させる。シリ
コン窒化膜パターン１８ａと側壁絶縁膜２６ａとは酸化
膜２８の成長時にマスクとして機能する。この際、ポリ
シリコン膜パターン１６ａの両側の酸化膜がポリシリコ
ン膜パターン１６ａの下部のシリコン酸化膜１４（ゲー
ト絶縁膜）より相対的に厚く形成されているため、完成
された際のＤＭＯＳ素子の耐圧が増加する。
【００５９】図３（Ａ）において、シリコン窒化膜パタ
ーン１８ａ及び側壁絶縁膜２６ａを除去した後、半導体
基板上に図示しないＰＯＣｌ3 を形成し、ドライブイン
拡散熱処理を行う。ドライブイン拡散熱処理の間にＰＯ
Ｃｌ3 膜のＮ型不純物イオンであるリン（Ｐ）がゲート
ポリシリコン膜１６に拡散される。すなわち、ゲートポ
リシリコン膜１６が導電性を有するようになる。このと
き、ゲートポリシリコン膜１６を除去した領域は、厚い
酸化膜２８が形成されているのでリン（Ｐ）が基板内に
拡散することはない。
ーン１８ａ及び側壁絶縁膜２６ａを除去した後、半導体
基板上に図示しないＰＯＣｌ3 を形成し、ドライブイン
拡散熱処理を行う。ドライブイン拡散熱処理の間にＰＯ
Ｃｌ3 膜のＮ型不純物イオンであるリン（Ｐ）がゲート
ポリシリコン膜１６に拡散される。すなわち、ゲートポ
リシリコン膜１６が導電性を有するようになる。このと
き、ゲートポリシリコン膜１６を除去した領域は、厚い
酸化膜２８が形成されているのでリン（Ｐ）が基板内に
拡散することはない。
【００６０】次に、図３（Ｂ）において、フォトレジス
ト膜又は窒化膜を形成した後に、ソース領域及びドレイ
ン領域を定義してソース領域及びドレインウィンドを有
するフォトレジスト膜パターン２９を形成するためのフ
ォトリソグラフィ工程を実行する。そして、周知のエッ
チング工程によってエッチングポイント、すなわち、図
３（Ｂ）の点線の部分が露出するまで酸化膜２８の一部
をエッチング処理する。
ト膜又は窒化膜を形成した後に、ソース領域及びドレイ
ン領域を定義してソース領域及びドレインウィンドを有
するフォトレジスト膜パターン２９を形成するためのフ
ォトリソグラフィ工程を実行する。そして、周知のエッ
チング工程によってエッチングポイント、すなわち、図
３（Ｂ）の点線の部分が露出するまで酸化膜２８の一部
をエッチング処理する。
【００６１】続いて、高濃度にドーピングされたＮ＋ド
レイン領域３０及び高濃度にドーピングされたＮ＋ソー
ス領域３２を形成するために、ボディ形成マスク２９を
使用してＮ＋イオン注入工程を実行する。この後の一般
的な工程の処理を経てＤＭＯＳ素子が完成する。
レイン領域３０及び高濃度にドーピングされたＮ＋ソー
ス領域３２を形成するために、ボディ形成マスク２９を
使用してＮ＋イオン注入工程を実行する。この後の一般
的な工程の処理を経てＤＭＯＳ素子が完成する。
【００６２】図３（Ｃ）において、半導体基板１０に絶
縁膜を形成した後、これをドライエッチング工程を通じ
て選択的にエッチングする。この結果、ゲートポリシリ
コン膜１６の両側壁に側壁領域３４が形成される。この
側壁領域３４は一般的にＳｉＯ2 のような酸化膜又はＳ
ｉ3 Ｎ4 のような窒化膜で形成される。
縁膜を形成した後、これをドライエッチング工程を通じ
て選択的にエッチングする。この結果、ゲートポリシリ
コン膜１６の両側壁に側壁領域３４が形成される。この
側壁領域３４は一般的にＳｉＯ2 のような酸化膜又はＳ
ｉ3 Ｎ4 のような窒化膜で形成される。
【００６３】側壁領域３４の形成の間にドレイン領域３
０及びソース領域３２の酸化膜の厚さが薄くなる。次
に、Ｎ＋ソース領域３２上の酸化膜をコンタクウィンド
を形成するために部分的にエッチングする。Ｎ＋ソース
領域３２を通じて高濃度にドーピングされたＰ＋ボディ
コンタク領域３６を形成するために拡散工程を実行す
る。
０及びソース領域３２の酸化膜の厚さが薄くなる。次
に、Ｎ＋ソース領域３２上の酸化膜をコンタクウィンド
を形成するために部分的にエッチングする。Ｎ＋ソース
領域３２を通じて高濃度にドーピングされたＰ＋ボディ
コンタク領域３６を形成するために拡散工程を実行す
る。
【００６４】最後に導電膜４０ａを形成して、その完成
されたＤＭＯＳ構造が形成される。素子にＳｉＯ2 のよ
うな絶縁膜３８を蒸着し、ＤＭＯＳ素子と集積回路の他
の素子とを連結するために導電性コンタクと相互連結ラ
インを形成する。
されたＤＭＯＳ構造が形成される。素子にＳｉＯ2 のよ
うな絶縁膜３８を蒸着し、ＤＭＯＳ素子と集積回路の他
の素子とを連結するために導電性コンタクと相互連結ラ
インを形成する。
【００６５】なお、この実施の形態の工程は、特許請求
の範囲の要旨を逸脱しない範囲で、その変更が可能であ
る。
の範囲の要旨を逸脱しない範囲で、その変更が可能であ
る。
【００６６】
【発明の効果】以上の説明から明らかなように、本発明
のＤＭＯＳトランジスタの製造方法によれば、均一な不
純物濃度分布を有するＰ型ボディのチャネル領域、ソー
ス領域及びドレイン領域を形成し、Ｐ型ボディの一部が
ドレイン領域と隣接したところでの空乏層の発生が無く
なる。したがって、完成したＤＭＯＳ素子に印加される
ドレイン電圧が高くなってチャネル領域に隣接したドレ
イン領域の空乏層の発生を防止できるようになり、その
パンチスルー効果に対する改善が図られる。
のＤＭＯＳトランジスタの製造方法によれば、均一な不
純物濃度分布を有するＰ型ボディのチャネル領域、ソー
ス領域及びドレイン領域を形成し、Ｐ型ボディの一部が
ドレイン領域と隣接したところでの空乏層の発生が無く
なる。したがって、完成したＤＭＯＳ素子に印加される
ドレイン電圧が高くなってチャネル領域に隣接したドレ
イン領域の空乏層の発生を防止できるようになり、その
パンチスルー効果に対する改善が図られる。
【００６７】この結果、完成後のＤＭＯＳトランジスタ
の電気的特性が向上し、特に、耐圧特性が向上する。ま
た、ゲートの抵抗値が低減され、優れた特性の素子の組
み込みが増加して、その小型化が可能になるとともに、
ソース領域、ドレイン領域及び導電性を有するゲートポ
リシリコンが同時に形成され、その生産性が向上する。
したがって、集積回路に対する効率的な生産性が得られ
る。
の電気的特性が向上し、特に、耐圧特性が向上する。ま
た、ゲートの抵抗値が低減され、優れた特性の素子の組
み込みが増加して、その小型化が可能になるとともに、
ソース領域、ドレイン領域及び導電性を有するゲートポ
リシリコンが同時に形成され、その生産性が向上する。
したがって、集積回路に対する効率的な生産性が得られ
る。
【図１】本発明のＤＭＯＳトランジスタの製造方法の実
施の形態における工程別素子断面図。
施の形態における工程別素子断面図。
【図２】本発明のＤＭＯＳトランジスタの製造方法の実
施の形態における工程別素子断面図。
施の形態における工程別素子断面図。
【図３】本発明のＤＭＯＳトランジスタの製造方法の実
施の形態における工程別素子断面図。
施の形態における工程別素子断面図。
【図４】従来例のＤＭＯＳトランジスタの製造方法にお
ける要部工程を示す断面図。
ける要部工程を示す断面図。
１０ 半導体基板 １２ 隔離領域 １４ シリコン酸化膜 １６ ゲートポリシリコン膜 １８ シリコン窒化膜 １９ａ ドレインウィンド １９ｂ ソースウィンド ２０ ボディ形成マスク ２４ Ｐ型ボディ ２６ａ 側壁絶縁膜 ２８ 酸化膜 ２９ フォトレジスト膜パターン ３０ ドレイン領域 ３２ Ｎ＋ソース領域 ３４ 側壁領域 ３６ Ｐ＋ボディコンタクト領域 ３８ 絶縁膜 ４０ａ 導電膜
Claims (18)
- 【請求項１】 半導体基板を準備する工程と、 前記半導体基板上に第１絶縁膜を形成する工程と、 前記第１絶縁膜上に順次ゲートポリシリコン膜及び第２
絶縁膜を形成する工程と、 前記半導体基板上に前記第２絶縁膜及び前記ゲートポリ
シリコン膜をパターニングしてソースウィンド及びドレ
インウィンドを形成する工程と、 ボディ形成マスクを使用したイオン注入によって前記ソ
ースウィンドの前記半導体基板内に第１導電型ボディ領
域を形成する工程と、 熱酸化工程を通じて前記第１絶縁膜が露出した部分に相
対的に厚い酸化膜を形成する工程と、 前記ソースウィンド及び前記ドレインウィンドを通じて
前記半導体基板内に第２導電型ソース領域及びドレイン
領域を形成する工程と、を有することを特徴とするＤＭ
ＯＳトランジスタの製造方法。 - 【請求項２】 前記ゲートポリシリコン膜の両側壁にス
ペーサを形成する工程を、更に有することを特徴とする
請求項１に記載のＤＭＯＳトランジスタの製造方法。 - 【請求項３】 前記ゲートポリシリコン膜をパターニン
グした後にゲートポリシリコン膜が導電性を有するよう
にＰＯＣｌ3 をドーピングする工程を、更に有すること
を特徴とする請求項１に記載のＤＭＯＳトランジスタの
製造方法。 - 【請求項４】 前記ＰＯＣｌ3 ドーピング工程は、 前記半導体基板の全体表面にＰＯＣｌ3 膜を形成する工
程と、 前記ＰＯＣｌ3 膜内のリン（Ｐ）を前記ゲートポリシリ
コン膜内に拡散するための熱処理を行う工程と、を有す
ることを特徴とする請求項３に記載のＤＭＯＳトランジ
スタの製造方法。 - 【請求項５】 相対的に厚い酸化膜を通じて不純物が十
分に注入されるように前記相対的に厚い酸化膜を所定の
厚さでエッチングする工程を、更に有することを特徴と
する請求項３に記載のＤＭＯＳトランジスタの製造方
法。 - 【請求項６】 前記ソース領域及び前記ドレイン領域を
形成する工程は、 前記ゲートポリシリコン膜の両側壁に側壁領域を形成す
る工程と、 前記第１絶縁膜が露出した一部分を熱的に酸化させて前
記ソース領域及び前記ドレイン領域上に相対的に厚い酸
化膜を形成する工程と、 前記ソース領域及び前記ドレイン領域を形成するための
前記相対的に厚い酸化膜を通じて前記半導体基板内に不
純物イオンを拡散させる工程と、を有することを特徴と
する請求項１に記載のＤＭＯＳトランジスタの製造方
法。 - 【請求項７】 前記不純物イオンが、Ｎ型ドーパントで
あることを特徴とする請求項６に記載のＤＭＯＳトラン
ジスタの製造方法。 - 【請求項８】 前記Ｎ型ドーパントが、ＰＯＣｌ3 のリ
ン（Ｐ）であることを特徴とする請求項７に記載のＤＭ
ＯＳトランジスタの製造方法。 - 【請求項９】 前記Ｎ型ドーパントが、ＷＳｉx である
ことを特徴とする請求項７に記載のＤＭＯＳトランジス
タの製造方法。 - 【請求項１０】 前記第１絶縁膜が、ＳｉＯ2 熱酸化膜
であることを特徴とする請求項１に記載のＤＭＯＳトラ
ンジスタの製造方法。 - 【請求項１１】 前記ゲートポリシリコン膜パターンを
形成する工程は、 前記ゲートポリシリコン膜上に前記第２絶縁膜を形成す
る工程と、 ゲート形成マスクを形成するために前記第２絶縁膜をパ
ターニングする工程と、 ゲート形成マスクを使用して前記ゲートポリシリコン膜
をパターニングする工程と、を有することを特徴とする
請求項１に記載のＤＭＯＳトランジスタの製造方法。 - 【請求項１２】 前記ボディ形成マスクは、 フォトレジストパタンで形成されることを特徴とする請
求項１に記載のＤＭＯＳトランジスタの製造方法。 - 【請求項１３】 前記ボディ形成マスク形成工程は、 前記半導体基板上にフォトレジスト膜を形成する工程
と、 ボディウィンド部分を定義して前記フォトレジスト膜を
パターニングする工程と、を有することを特徴とする請
求項１に記載のＤＭＯＳトランジスタの製造方法。 - 【請求項１４】 前記第１絶縁膜を形成する前に素子隔
離領域を形成する工程を、更に有することを特徴する請
求項１に記載のＤＭＯＳトランジスタの製造方法。 - 【請求項１５】 前記素子隔離領域が、絶縁層であるこ
とを特徴とする請求項１４に記載のＤＭＯＳトランジス
タの製造方法。 - 【請求項１６】 前記絶縁層が、ＳｉＯ2 膜であること
を特徴とする請求項１５に記載のＤＭＯＳトランジスタ
の製造方法。 - 【請求項１７】 前記素子隔離領域が、ＬＯＣＯＳ工程
で形成されることを特徴とする請求項１４に記載のＤＭ
ＯＳトランジスタの製造方法。 - 【請求項１８】 ＤＭＯＳトランジスタの製造方法にお
いて、 Ｐ型半導体基板を準備する工程と、 前記Ｐ型半導体基板に第１絶縁膜を形成する工程と、 前記第１絶縁膜上にゲートポリシリコン膜及び第２絶縁
膜を順次形成する工程と、 前記第２絶縁膜及び前記ゲートポリシリコン膜をパター
ニングしてソースウィンド及びドレインウィンドを形成
する工程と、 前記ソースウィンドを通じてＰ型不純物を注入してＰ型
ボディ領域を形成する工程と、 前記第１絶縁膜が露出した部分を熱的に酸化させて相対
的に厚い酸化膜を形成する工程と、 前記ソースウィンド及び前記ドレインウィンドを通じて
前記半導体基板内にＮ＋型不純物を注入して高濃度にド
ーピングされたＮ＋型ソース領域及びドレイン領域を形
成する工程と、を有することを特徴とするＤＭＯＳトラ
ンジスタの製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1996P-74323 | 1996-12-28 | ||
| KR1019960074323A KR100204805B1 (ko) | 1996-12-28 | 1996-12-28 | 디엠오에스 트랜지스터 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10200111A true JPH10200111A (ja) | 1998-07-31 |
| JP4018780B2 JP4018780B2 (ja) | 2007-12-05 |
Family
ID=19491625
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19214997A Expired - Lifetime JP4018780B2 (ja) | 1996-12-28 | 1997-07-17 | Ｄｍｏｓトランジスタの製造方法 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US5970329A (ja) |
| EP (1) | EP0851507A3 (ja) |
| JP (1) | JP4018780B2 (ja) |
| KR (1) | KR100204805B1 (ja) |
| CN (1) | CN1109358C (ja) |
| TW (1) | TW323396B (ja) |
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| US10680080B2 (en) | 2018-06-14 | 2020-06-09 | Magnachip Semiconductor, Ltd. | Semiconductor device and method for manufacturing the same |
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-
1997
- 1997-04-07 TW TW086104375A patent/TW323396B/zh not_active IP Right Cessation
- 1997-04-09 EP EP97302440A patent/EP0851507A3/en not_active Withdrawn
- 1997-06-02 CN CN97111474A patent/CN1109358C/zh not_active Expired - Fee Related
- 1997-07-17 JP JP19214997A patent/JP4018780B2/ja not_active Expired - Lifetime
- 1997-10-14 US US08/950,324 patent/US5970329A/en not_active Expired - Lifetime
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|---|---|
| EP0851507A2 (en) | 1998-07-01 |
| CN1109358C (zh) | 2003-05-21 |
| CN1187028A (zh) | 1998-07-08 |
| EP0851507A3 (en) | 1999-05-19 |
| TW323396B (en) | 1997-12-21 |
| KR100204805B1 (ko) | 1999-06-15 |
| KR19980055115A (ko) | 1998-09-25 |
| JP4018780B2 (ja) | 2007-12-05 |
| US5970329A (en) | 1999-10-19 |
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Legal Events
| Date | Code | Title | Description |
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Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040623 |
|
| A131 | Notification of reasons for refusal |
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|
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| TRDD | Decision of grant or rejection written | ||
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|
| R150 | Certificate of patent or registration of utility model |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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