JP5194575B2 - 半導体装置の製造方法 - Google Patents

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Description

本発明は、半導体基体とヘテロ接合するヘテロ半導体領域を有する半導体装置の製造方法に関する。
従来技術として、Ｎ＋型炭化珪素基板上にＮ−型炭化珪素エピタキシャル領域が形成された半導体基体の一主面に、Ｎ−型多結晶シリコン領域が接するように形成された半導体装置がある（特許文献１参照）。当該半導体装置において、Ｎ−型炭化珪素エピタキシャル領域とＮ−型多結晶シリコン領域とはヘテロ接合している。また、Ｎ−型炭化珪素エピタキシャル領域とＮ＋型多結晶シリコン領域とのヘテロ接合部に隣接して、ゲート絶縁膜を介してゲート電極が形成されている。Ｎ−型多結晶シリコン領域は、層間絶縁膜に形成したソースコンタクトホールを介してソース電極に接続され、Ｎ＋型炭化珪素基板の裏面にはドレイン電極が形成されている。
上記のような構成の半導体装置は、ソース電極を接地し、ドレイン電極に所定の正の電位を印加した状態で、ゲート電極の電位を制御することで、スイッチとして機能する。つまり、ゲート電極を接地した状態では、Ｎ−型多結晶シリコン領域とＮ−型炭化珪素エピタキシャル領域とのヘテロ接合には逆バイアスが印加され、ドレイン電極とソース電極との間に電流は流れない。しかし、ゲート電極に所定の正電圧が印加された状態では、Ｎ−型多結晶シリコン領域とＮ−型炭化珪素エピタキシャル領域とのヘテロ接合界面にゲート電界が作用する。これから、ゲート酸化膜界面のヘテロ接合面がなすエネルギー障壁の厚さが薄くなるため、ドレイン電極とソース電極との間に電流が流れる。上記の半導体装置においては、電流の遮断・導通の制御チャネルとしてヘテロ接合部を用いるため、チャネル長がヘテロ障壁の厚み程度で機能することから、低抵抗の導通特性が得られる。このとき、ゲート絶縁膜を介してゲート電極が接するＮ−型多結晶シリコン領域とＮ−型炭化珪素エピタキシャル領域とのヘテロ接合界面に印加するゲート電界およびドレイン電界が高いほど、より低抵抗の導通が得られる。
特開２００３−３１８３９８号公報
しかしながら、上記の半導体装置では、ゲート電極とソースコンタクトホールを別々のマスク材を用いて形成しているため、ゲート電極とソース電極がショートしないように、ゲート電極とソースコンタクトホールの距離を各マスク材の合わせ精度を考慮して決める必要があった。そのため、ゲート電極とソースコンタクトホールの距離の狭小化には限界があるため、半導体装置の単位セルの微細化も限界があった。
本発明は、こうした問題に鑑みてなされたものであり、ゲート電極とソースコンタクトホールの距離を狭くすることで、微細化が可能な半導体装置の製造方法を提供することを目的とする。
上記目的達成のため、本発明は、半導体基体と、半導体基体にヘテロ接合するヘテロ半導体領域と、ヘテロ接合の接合部に接するようにゲート絶縁膜を介して形成されたゲート電極と、ヘテロ半導体領域と接続されたソース電極と、半導体基体と接続されたドレイン電極とを有する半導体装置の製造方法において、半導体基体の一主面上に所定の開口部を有するヘテロ半導体領域を形成し、ヘテロ半導体領域の上及び開口部の底面及び開口部の側面にゲート絶縁膜の基材であるゲート絶縁膜層を形成し、ゲート絶縁膜層の上にゲート電極の基材であるゲート電極層を形成し、ゲート電極層の上に層間絶縁膜の基材である層間絶縁膜層を形成し、層間絶縁膜層の上に所定のマスク材を形成し、前記マスク材を用いて選択的に層間絶縁膜層及びゲート電極層をエッチングして層間絶縁膜及びゲート電極を形成するとともに、ソースコンタクトホールを形成し、ゲート電極の側面表層部に絶縁領域を形成し、ソースコンタクトホール内のゲート絶縁膜層をエッチングすることでゲート絶縁膜を形成し、前記ヘテロ半導体領域の表面を露出させ、露出した表面にソース電極を形成することを特徴としている。
本発明により、ソース電極用のソースコンタクトホールとゲート電極とを所定のマスク材を用いてセルフアラインメントで形成する工程を有しているので、ゲート電極のパターニングとソースコンタクトホールの形成を同一のマスク材で同一工程で実現することができる。これから、ゲート電極とソースコンタクトホールの距離を狭くすることができ、半導体装置の微細化が可能となる。
以下に、本発明の第１乃至第５の実施形態に係る半導体装置の製造方法について、図１乃至図１２を参照して説明する。
（第１の実施形態）
第１の実施形態に係る半導体装置の製造方法により製造された半導体装置について図１を参照して説明する。図１は、本発明の第１の実施形態に係る半導体装置の製造方法により製造された半導体装置の構成を示す断面図である。図１に示す第１の実施形態に係る半導体装置では、電界効果トランジスタの単位セルを２つ対向して並べた構造を備えている。なお、実際には、上記電界効果トランジスタの単位セルが複数並列に配置接続されて１つのトランジスタを形成している。
図１に示す半導体装置は、半導体基体である基板領域１およびドリフト領域２を備えている。基板領域１は、炭化珪素のポリタイプが４ＨタイプのＮ型高濃度（Ｎ＋）の炭化珪素から形成されている。基板領域１の表面上に、Ｎ型低濃度（Ｎ−）の炭化珪素からなるＮ−型のドリフト領域２が形成されている。
図１に示す半導体装置は、更に、電界効果トランジスタの各セルに対応して、ドリフト領域２と基板領域１との接合面の対向面、すなわち、ドリフト領域２の表面の所定領域に形成されたヘテロ半導体領域３と、ドリフト領域２とヘテロ半導体領域３とのヘテロ接合部に接するように、ドリフト領域２の表面およびヘテロ半導体領域３の表面および側面に形成されたゲート絶縁膜４と、ゲート絶縁膜４に接して形成されたゲート電極５と、ヘテロ半導体領域３とドリフト領域２との接合面に対向するヘテロ半導体領域３の表面と直接接続されたソース電極６と、基板領域１の裏面で、電気的に低抵抗でオーミック接続されたドレイン電極７と、ソース電極５とゲート電極６を絶縁する層間絶縁膜８および絶縁領域９とを備えている。ここで、第１の実施形態のヘテロ半導体領域３は、ドリフト領域２と異なるバンドキャップ幅を有する半導体材料であるＮ型の多結晶シリコンから成り、ドリフト領域２とヘテロ接合している。そのため、ドリフト領域２とヘテロ半導体領域３とのヘテロ接合界面にはエネルギー障壁ΔＥｃが存在している。また、ゲート絶縁膜４は、シリコン酸化膜から形成される。
次に、第１の実施形態に係る半導体装置の製造方法について図２乃至図３を参照して説明する。図２乃至図３は、図１に示す半導体装置の製造工程を示す断面図である。まず、図２（１）に示すように、Ｎ＋型の基板領域１上にＮ−型のドリフト領域２をエピタキシャル成長させて、半導体基体を形成する。次に、半導体基体上に、例えばＬＰ−ＣＶＤ法で多結晶シリコン層５３を形成する。次に、多結晶シリコン層５３に、例えばイオン注入法でリンもしくはヒ素を不純物導入して、Ｎ型の多結晶シリコン層５３を形成する。次に、図２（２）に示すように、Ｎ型の多結晶シリコン層５３上に、例えばフォトリソグラフィにより所定のマスク材（図示なし）を形成し、フォトレジストからなるマスク材により開口された多結晶シリコン層５３の領域を、反応性イオンエッチング（ドライエッチング）によりエッチングして、ヘテロ半導体領域３を形成する。その後、所定のマスク材を除去する。
次に、図２（３）に示すように、ヘテロ半導体領域３および剥き出しになったドリフト領域２の表面上に、例えばＬＰ−ＣＶＤ法によってシリコン酸化膜からなるゲート絶縁膜層５４を形成した後、例えばＬＰ−ＣＶＤ法によって多結晶シリコンからなるゲート電極層５５を堆積する。次に、ゲート電極層５５に、例えばイオン注入法でリンもしくはヒ素を不純物導入して、Ｎ型のゲート電極層５５を形成する。更に、ゲート電極層５５をパターンニングして、ゲート電極５を形成する前に、ＣＶＤ法によって層間絶縁膜層５８を形成する。次に、図２（４）に示すように、層間絶縁膜層５８上に、例えばフォトリソグラフィにより、フォトレジストからなる所定のマスク材１０を形成する。次に、図３（５）に示すように、例えば反応性イオンエッチング（ドライエッチング）により、選択的に、層間絶縁膜層５８およびゲート電極層５５をエッチングしパターニングする。図３（５）に示す工程により、層間絶縁膜８が形成されるとともに、ゲート電極５がパターニングされる。同時に、ソース電極６用のソースコンタクトホール７０も形成される。次に、図３（６）に示すように、マスク材１０を除去した後、エッチングによって露出したゲート電極５の側面表層部を、例えば熱酸化法で酸化し、絶縁領域９を形成する。なお、熱酸化するゲート電極５の側面表層部の厚みは、ドライＯ２酸化法やＨ２Ｏ酸化法などの酸化方法の種類や温度、時間によって、緻密に制御することが可能であるため、少なくとも、ゲート電極５とソース電極６が絶縁性を保てる最低限度の厚みを容易に実現することができる。
次に、図３（７）に示すように、例えば反応性イオンエッチング（ドライエッチング）により、ゲート絶縁膜層５４をエッチングし、ヘテロ半導体領域３の表面を露出させるとともに、ゲート絶縁膜４を形成する。上記ゲート絶縁膜４をエッチングする工程において、絶縁領域９は層間絶縁膜８に上部を覆われているため、ドライエッチング法を用いると、ほとんど絶縁領域９はエッチングされず、図３（６）に示す工程で作成された厚みをほぼ維持することができる。また、第１の実施形態に係る半導体装置の製造方法では、絶縁領域９が熱酸化法で形成されたシリコン酸化膜からなり、層間絶縁膜８がＣＶＤ法で形成されたシリコン酸化膜からなるため、エッチングレートの違いから、ソースコンタクト部となる開口部が広くなるように、層間絶縁膜８に傾斜がつくように削れるため、後述するソース電極６のカバレッジ性が良くなるという利点も有する。最後に、図１に示したように、基板領域１の裏面側に、例えばチタン（Ｔｉ）、ニッケル（Ｎｉ）からなるドレイン電極７を形成する。順不同で、ヘテロ半導体領域３の露出面、ゲート絶縁膜４の側面、絶縁領域９の側面および層間絶縁膜８に接するように、例えばチタン（Ｔｉ）、アルミニウム（Ａｌ）からなるソース電極６を形成する。これにより、第１の実施形態に係る半導体装置を完成させる。
次に、図１に示した半導体装置における基本的な動作について説明する。図１の半導体装置では、例えばソース電極６を接地し、ドレイン電極７に正電位を印加し、ゲート電極５を例えば接地電位もしくは負電位とした場合、遮断状態を保持する。すなわち、ヘテロ半導体領域３とドリフト領域２とのヘテロ接合界面には、上述したように、伝導電子に対するエネルギー障壁ΔＥｃが形成されているため、ドレイン電極７からソース電極６に電流はほとんど流れない。一方、遮断状態から導通状態へと転じるべくゲート電極５に正電位を印加した場合、ゲート絶縁膜４を介して、ヘテロ半導体領域３およびドリフト領域２の表層部にゲート電界が及ぶ。当該ゲート電界により、ヘテロ半導体領域３およびドリフト領域２のヘテロ接合界面に、電子の蓄積層が形成される。すると、ヘテロ半導体領域３およびドリフト領域２の表層部においては自由電子が存在可能なポテンシャルとなり、ドリフト領域２側に伸びていたエネルギー障壁ΔＥｃが急峻になり、エネルギー障壁ΔＥｃの厚みが薄くなる。その結果、トンネル現象により電子電流が導通する。次に、導通状態から遮断状態に移行すべく、再びゲート電極５を接地電位とすると、ヘテロ半導体領域３およびドリフト領域２のヘテロ接合界面に形成されていた伝導電子の蓄積状態が解除され、エネルギー障壁ΔＥｃ中のトンネリングが止まる。そして、ヘテロ半導体領域３からドリフト領域２への伝導電子の流れが止まり、更にドリフト領域２中にあった伝導電子は基板領域１に流れ枯渇すると、ドリフト領域２側にはヘテロ接合部から空乏層が広がり遮断状態となる。
また、第１の実施形態においては、従来構造と同様に、例えばソース電極６を接地し、ドレイン電極７に負電位が印加された逆方向導通（還流動作）も可能である。例えばソース電極６およびゲート電極５を接地電位とし、ドレイン電極７に所定の負電位が印加されると、伝導電子に対するエネルギー障壁ΔＥｃは消滅し、ドリフト領域２側からヘテロ半導体領域３側に伝導電子が流れ、逆導通状態となる。このとき、正孔の注入はなく伝導電子のみで導通するため、逆導通状態から遮断状態に移行する際の逆回復電流による損失も小さい。なお、上述したゲート電極５を接地にせずに制御電極として使用する場合も可能である。
以上のように、第１の実施形態に係る半導体装置の製造方法では、ソース電極６用のソースコンタクトホール７０とゲート電極５をマスク材１０を用いてセルフアラインメントで形成する工程を有しているので、ゲート電極５のパターニングとソースコンタクトホール７０の形成を同一のマスク材１０で同一工程で実現することができる。これから、ゲート電極５とソースコンタクトホール７０の距離を狭くすることができる。
更に、ゲート電極５の側面表層部を熱酸化して、絶縁領域９を形成していることから、ドライＯ２酸化法やＨ２Ｏ酸化法などの酸化方法の種類や温度、時間によって、絶縁領域９の厚みを緻密に制御することが可能であるため、ゲート電極５とソース電極６が絶縁性を保てる最低限度の厚みで絶縁領域９を容易に作成することができる。
これから、従来の製造方法に比べて、電界効果トランジスタの単位セルを微細化できるため、電界効果トランジスタの複数のセルを集積化でき、よって、半導体装置を高い電流密度で駆動することができる。これから、半導体装置のオン抵抗を低減することができる。
更に、ゲート電極５の側面表層部を熱酸化して、絶縁領域９を形成していることから、ゲート電極５の両端に形成される絶縁領域９の各厚みは均一になり、絶縁性・信頼性などの半導体装置の基本性能が向上する。よって、電界効果トランジスタの単位セルが複数並列に配置接続されて構成されるトランジスタ自体の基本性能も向上する。
（第２の実施形態）
次に、第２の実施形態に係る半導体装置の製造方法について、第１の実施形態に係る半導体装置の製造方法と異なる点を中心に図４乃至図５を参照して説明する。また、第２の実施形態に係る半導体装置の製造方法により製造された半導体装置について、第１の実施形態に係る半導体装置と同様の構造には同じ番号を付し、説明を省略する。
まず、第２の実施形態に係る半導体装置の製造方法により製造された半導体装置について図４を参照して説明する。図４は、本発明の第２の実施形態に係る半導体装置の製造方法により製造された半導体装置の構成を示す断面図である。図４に示すように、第２の実施形態に係る半導体装置の構造は、第１の実施形態の半導体装置の構造と基本的には同じである。第２の実施形態の半導体装置が、第１の実施形態と異なる点は、ヘテロ半導体領域３の表面に形成されたゲート絶縁膜１８の厚みを、第1の実施形態と比較して、厚くしていることだけである。これにより、第１の実施形態と同様の効果を取得できる。更に、ゲート絶縁膜１８の厚みを厚くしているので、ゲート絶縁膜１８の絶縁性・信頼性をさらに向上できる。
次に、第２の実施形態に係る半導体装置の製造方法について図５を参照して説明する。図５は、図４に示す半導体装置の製造工程を示す断面図である。第２の実施形態に係る半導体装置の製造方法も、第１の実施形態の製造方法と、図２（４）に示す工程までまったく同じである。第２の実施形態では、次に、図５（１）に示すように、例えば反応性イオンエッチング（ドライエッチング）により、選択的に層間絶縁膜層５８、ゲート電極層５５およびゲート絶縁膜層５４をエッチングしパターニングする。図５（１）に示す工程により、層間絶縁膜８およびゲート絶縁膜４が形成されるとともに、ゲート電極５がパターニングされる。同時に、ソース電極６用のソースコンタクトホール７０も形成される。次に、図５（２）に示すように、マスク材１０を除去した後、エッチングによって露出したゲート電極５の側面表層部を、例えば熱酸化法で酸化し、絶縁領域９を形成する。第２の実施形態では、上記の図５（１）に示す工程で剥き出しになったヘテロ半導体領域３の表面から熱酸化が進むため、ヘテロ半導体領域３の表層部においても、ヘテロ半導体酸化領域１１が形成される。なお、第１の実施形態と同様に、熱酸化するゲート電極５の側面表層部の厚みは、ドライＯ２酸化法やＨ２Ｏ酸化法などの酸化方法の種類や温度、時間によって、緻密に制御することが可能であるため、少なくとも、ゲート電極５とソース電極６が絶縁性を保てる最低限度の厚みを容易に実現することができる。
次に、図５（３）に示すように、例えば、反応性イオンエッチング（ドライエッチング）により、ヘテロ半導体酸化領域１１をエッチングし、ヘテロ半導体領域３の表面を露出させるとともに、ゲート絶縁膜１８を形成する。すなわち、ゲート絶縁膜１８は、ゲート絶縁膜４とヘテロ半導体酸化領域１１からなる。図５（３）に示す工程において、ドライエッチング法を用いると、絶縁領域９は層間絶縁膜８に上部を覆われていることから、絶縁領域９はほとんどエッチングされず、図５（２）に示す工程で作成された厚みをほぼ維持することができる。また、第２の実施形態に係る半導体装置の製造方法では、絶縁領域９が熱酸化法で形成されたシリコン酸化膜からなり、層間絶縁膜８がＣＶＤ法で形成されたシリコン酸化膜からなるため、エッチングレートの違いから、ソースコンタクト部となる開口部が広くなるように、層間絶縁膜８に傾斜がつくように削れるため、後述するソース電極６のカバレッジ性が良くなるという利点も有する。最後に、図４に示すように、第１の実施形態と同様の工程で、ドレイン電極７を形成する。順不同で、ヘテロ半導体領域３の露出面、ゲート絶縁膜１８の側面、絶縁領域９の側面および層間絶縁膜８に接するように、ソース電極６を形成する。これにより、第２の実施形態に係る半導体装置を完成させる。
以上より、第２の実施形態に係る半導体装置の製造方法によれば、第１の実施形態と同様の効果を取得できると共に、ゲート絶縁膜１８の厚みを厚くすることができるため、ゲート絶縁膜１８の絶縁性・信頼性をさらに向上できるという効果を取得できる。
（第３の実施形態）
次に、第３の実施形態に係る半導体装置の製造方法について、第１の実施形態に係る半導体装置の製造方法と異なる点を中心に図６乃至図８を参照して説明する。また、第３の実施形態に係る半導体装置の製造方法により製造された半導体装置について、第１の実施形態に係る半導体装置と同様の構造には同じ番号を付し、説明を省略する。
まず、第３の実施形態に係る半導体装置の製造方法により製造された半導体装置について図６を参照して説明する。図６は、本発明の第３の実施形態に係る半導体装置の製造方法により製造された半導体装置の構成を示す断面図である。図６に示すように、第３の実施形態に係る半導体装置の構造は、第１の実施形態の半導体装置の構造と基本的には同じである。第３の実施形態の半導体装置が、第１の実施形態と異なる点は、ヘテロ半導体領域３の抵抗と比較して低い抵抗を持つソースコンタクト領域１２を、ソース電極６とへテロ半導体領域３の間に形成していることだけである。これにより、第１の実施形態と同様の効果を取得できる。更に、ソース電極６とへテロ半導体領域３が、ソースコンタクト領域１２を介して接続されるので、オン抵抗をより低減することができる。また、例えばドリフト領域２と反対導電型のＰ型もしくは不純物濃度をより低濃度としたＮ型のヘテロ半導体領域３とソース電極６を接続する場合でも、ソースコンタクト領域１２を介することで、ヘテロ半導体領域３とソース電極６が低抵抗でコンタクトが取れるという利点も有し、高い耐圧と低いオン抵抗を両立することも可能である。
次に、第３の実施形態に係る半導体装置の第１の製造方法について図７を参照して説明する。図７は、図６に示す半導体装置の第１の製造工程を示す断面図である。第３の実施形態に係る半導体装置の第１の製造方法も、第１の実施形態の製造方法と、図３（５）に示す工程までまったく同じである。第１の製造方法では、図７（１）に示すように、ヘテロ半導体領域３の表層部に、例えばイオン注入法でリンもしくはヒ素を不純物導入することで、不純物導入領域１３を形成する。なお、第１の製造方法では、選択的に不純物導入ができるという利点がある。次に、図７（２）に示すように、マスク材１０を除去した後、エッチングによって露出したゲート電極５の側面表層部を、例えば熱酸化法で酸化し、絶縁領域９を形成する。同時に、ヘテロ半導体領域３に形成された不純物導入領域１３も活性化され、ソースコンタクト領域１２が形成される。なお、第１の実施形態と同様に、熱酸化するゲート電極５の側面表層部の厚みは、ドライＯ２酸化法やＨ２Ｏ酸化法などの酸化方法の種類や温度、時間によって、緻密に制御することが可能であるため、少なくとも、ゲート電極５とソース電極６が絶縁性を保てる最低限度の厚みを容易に実現することができる。次に、図６に示すように、第１の実施形態と同様に、例えば、反応性イオンエッチング（ドライエッチング）により、ゲート絶縁膜層５４をエッチングし、ソースコンタクト領域１２の表面を露出させるとともに、ゲート絶縁膜４を形成する。更に、第１の実施形態と同様の工程でドレイン電極７を形成する。順不同で、ソースコンタクト領域１２の表面、ゲート絶縁膜４の側面、絶縁領域９の側面および層間絶縁膜８に接するように、ソース電極６を形成する。これにより、第３の実施形態に係る半導体装置を完成させる。
また、第３の実施形態に係る半導体装置は、図８に示す第２の製造方法によっても製造可能である。図８は、図６に示す半導体装置の第２の製造工程を示す断面図である。第２の製造方法も、第１の実施形態の製造方法と、図３（７）に示す工程までまったく同じである。第２の製造方法では、図８に示すように、ヘテロ半導体領域３の表層部に、例えばイオン注入法でリンもしくはヒ素を不純物導入することで、不純物導入領域１３を形成する。次に、不純物導入領域１３を活性化して、ソースコンタクト領域１２を形成する。次に、第１の実施形態と同様の工程でドレイン電極７を形成する。順不同で、ソースコンタクト領域１２の表面、ゲート絶縁膜４の側面、絶縁領域９の側面および層間絶縁膜８に接するように、ソース電極６を形成する。これにより、第３の実施形態に係る半導体装置を完成させる。
以上より、第３の実施形態に係る半導体装置の第１または第２の製造方法により、ソース電極６とへテロ半導体領域３の間に、ソースコンタクト領域１２を形成することができる。
以上のように、第３の実施形態に係る半導体装置の製造方法によれば、第１の実施形態と同様の効果を取得できると共に、ソース電極６とヘテロ半導体領域３が、ソースコンタクト領域１２を介して接続されるので、オン抵抗をより低減することができる。また、例えばドリフト領域２と反対導電型のＰ型もしくは不純物濃度をより低濃度としたＮ型のヘテロ半導体領域３とソース電極６を接続する場合でも、ソースコンタクト領域１２を介することで、ヘテロ半導体領域３とソース電極６が低抵抗でコンタクトが取れるという利点も有し、高い耐圧と低いオン抵抗を両立することも可能である。
（第４の実施形態）
次に、第４の実施形態に係る半導体装置の製造方法について、第２の実施形態に係る半導体装置の製造方法と異なる点を中心に図９乃至図１０を参照して説明する。また、第４の実施形態に係る半導体装置の製造方法により製造された半導体装置について、第２の実施形態に係る半導体装置と同様の構造には同じ番号を付し、説明を省略する。
まず、第４の実施形態に係る半導体装置の製造方法により製造された半導体装置について図９を参照して説明する。図９は、本発明の第４の実施形態に係る半導体装置の製造方法により製造された半導体装置の構成を示す断面図である。図９に示すように、第４の実施形態に係る半導体装置の構造は、第２の実施形態の半導体装置の構造と基本的には同じである。第４の実施形態の半導体装置が、第２の実施形態と異なる点は、ヘテロ半導体領域３の抵抗と比較して低い抵抗を持つソースコンタクト領域１２を、ソース電極６とへテロ半導体領域３の間に形成していることだけである。これにより、第２の実施形態と同様の効果を取得できる。更に、ソース電極６とへテロ半導体領域３が、ソースコンタクト領域１２を介して接続されるので、オン抵抗をより低減することができる。また、例えばドリフト領域２と反対導電型のＰ型もしくは不純物濃度をより低濃度としたＮ型のヘテロ半導体領域３とソース電極６を接続する場合でも、ソースコンタクト領域１２を介することで、ヘテロ半導体領域３とソース電極６が低抵抗でコンタクトが取れるという利点も有し、高い耐圧と低いオン抵抗を両立することも可能である。
次に、第４の実施形態に係る半導体装置の製造方法について図１０を参照して説明する。図１０は、図９に示す半導体装置の製造工程を示す断面図である。第４の実施形態に係る半導体装置の製造方法も、第２の実施形態の製造方法と、図５（１）に示す工程までまったく同じである。第４の実施形態では、図１０（１）に示すように、ヘテロ半導体領域３に、例えばイオン注入法でリンもしくはヒ素を不純物導入することで、不純物導入領域１３を形成する。次に、図１０（２）に示すように、マスク材１０を除去した後、エッチングによって露出したゲート電極５の側面表層部を、例えば熱酸化法で酸化し、絶縁領域９を形成する。同時に、ヘテロ半導体領域３に形成された不純物導入領域１３も活性化され、ソースコンタクト領域１２が形成される。更に、第２の実施形態と同様に、上記の図１０（１）に示す工程で剥き出しになったヘテロ半導体領域３の表面から熱酸化が進むため、ヘテロ半導体領域３の表層部においても、ヘテロ半導体酸化領域１１が形成される。そのため、不純物導入領域１３を形成する工程において、ヘテロ半導体酸化領域１１が形成されるヘテロ半導体領域３の表層部を外して、例えばイオン注入法でリンもしくはヒ素をヘテロ半導体領域３に不純物導入している。なお、第２の実施形態と同様に、熱酸化するゲート電極５の側面表層部の厚みは、ドライＯ２酸化法やＨ２Ｏ酸化法などの酸化方法の種類や温度、時間によって、緻密に制御することが可能であるため、少なくとも、ゲート電極５とソース電極６が絶縁性を保てる最低限度の厚みを容易に実現することができる。
次に、第２の実施形態と同様に、例えば、反応性イオンエッチング（ドライエッチング）により、ヘテロ半導体酸化領域１１をエッチングし、ソースコンタクト領域１２の表面を露出させるとともに、ゲート絶縁膜１８を形成する。最後に、図９に示すように、第２の実施形態と同様の工程でドレイン電極７を形成する。順不同で、ソースコンタクト領域１２の表面、ゲート絶縁膜１８の側面、絶縁領域９の側面および層間絶縁膜８に接するように、ソース電極６を形成する。これにより、第４の実施形態に係る半導体装置を完成させる。
以上より、第４の実施形態に係る半導体装置の製造方法によれば、第２の実施形態と同様の効果を取得できる。更に、ソース電極６とヘテロ半導体領域３が、ソースコンタクト領域１２を介して接続されるので、オン抵抗をより低減することができる。また、例えばドリフト領域２と反対導電型のＰ型もしくは不純物濃度をより低濃度としたＮ型のヘテロ半導体領域３とソース電極６を接続する場合でも、ソースコンタクト領域１２を介することで、ヘテロ半導体領域３とソース電極６が低抵抗でコンタクトが取れるという利点も有し、高い耐圧と低いオン抵抗を両立することも可能である。
（第５の実施形態）
次に、第５の実施形態に係る半導体装置の製造方法について、第１の実施形態に係る半導体装置の製造方法と異なる点を中心に図１１乃至図１２を参照して説明する。また、第５の実施形態に係る半導体装置の製造方法により製造された半導体装置について、第１の実施形態に係る半導体装置と同様の構造には同じ番号を付し、説明を省略する。
まず、第５の実施形態に係る半導体装置の製造方法により製造された半導体装置について図１１を参照して説明する。図１１は、本発明の第５の実施形態に係る半導体装置の製造方法により製造された半導体装置の構成を示す断面図である。図１１に示すように、第５の実施形態に係る半導体装置の構造は、第１の実施形態の半導体装置の構造と基本的には同じである。第５の実施形態の半導体装置が、第１の実施形態と異なる点は、層間絶縁膜８と絶縁領域９の代わりに、ゲート電極酸化領域１７を形成し、ゲート電極酸化領域１７でゲート電極５とソース電極６を絶縁していることだけである。これにより、第１の実施形態と同様の効果を取得できる。
次に、第５の実施形態に係る半導体装置の製造方法について図１２を参照して説明する。図１２は、図１１に示す半導体装置の製造工程を示す断面図である。第５の実施形態に係る半導体装置の製造方法も、第１の実施形態の製造方法と、図２（２）に示す工程までまったく同じである。第５の実施形態では、図１２（１）に示すように、ヘテロ半導体領域３および剥き出しになったドリフト領域２の表面上に、例えばＬＰ−ＣＶＤ法によってシリコン酸化膜からなるゲート絶縁膜層５４を形成した後、例えばＬＰ−ＣＶＤ法によって多結晶シリコンからなるゲート電極層５５を堆積する。次に、ゲート電極層５５に、例えばイオン注入法でリンもしくはヒ素を不純物導入して、Ｎ型のゲート電極層５５を形成する。次に、図１２（２）に示すように、ゲート電極層５５上に、例えばフォトリソグラフィにより、フォトレジストからなる所定のマスク材１０を形成し、例えば反応性イオンエッチング（ドライエッチング）により、選択的にゲート電極層５５をエッチングしパターニングする。図１２（２）に示す工程により、ゲート電極５がパターニングされる。同時に、ソース電極６用のソースコンタクトホール７０も形成される。次に、図１２（３）に示すように、マスク材１０を除去した後、露出したゲート電極５の表層部を、例えば熱酸化法で酸化し、ゲート電極酸化領域１７を形成する。なお、ゲート電極酸化領域１７の厚みは、ドライＯ２酸化法やＨ２Ｏ酸化法などの酸化方法の種類や温度、時間によって、緻密に制御することが可能であるため、少なくとも、ゲート電極５とソース電極６が絶縁性を保てる最低限度の厚みを容易に実現することができる。
次に、図１２（４）に示すように、例えば、反応性イオンエッチング（ドライエッチング）により、ゲート絶縁膜層５４をエッチングし、ヘテロ半導体領域３の表面を露出させるとともに、ゲート絶縁膜４を形成する。最後に、図１１に示したように、第１の実施形態と同様の工程でドレイン電極７を形成する。順不同で、ヘテロ半導体領域３の表面、ゲート絶縁膜４の側面、ゲート電極酸化領域１７に接するように、ソース電極６を形成する。これにより、第５の実施形態に係る半導体装置を完成させる。
以上より、第５の実施形態に係る半導体装置の製造方法により、ゲート電極５とソース電極６を絶縁するゲート電極酸化領域１７を形成することができる。よって、第１の実施形態と同様の効果を取得できると共に、第１の実施形態と同様の半導体装置を、第１の実施形態と比較してより簡単な製造方法で実現できる。更に、ゲート電極酸化領域１７が熱酸化法で形成されているため、より高い絶縁性・信頼性を得ることができる。
（第６の実施形態）
次に、第６の実施形態に係る半導体装置の製造方法について、第１の実施形態に係る半導体装置の製造方法と異なる点を中心に図２０乃至図２１を参照して説明する。また、第６の実施形態に係る半導体装置の製造方法により製造された半導体装置について、第１の実施形態に係る半導体装置と同様の構造には同じ番号を付し、説明を省略する。
まず、第６の実施形態に係る半導体装置の製造方法により製造された半導体装置について図２０を参照して説明する。図２０は、本発明の第６の実施形態に係る半導体装置の製造方法により製造された半導体装置の構成を示す断面図である。図２０に示すように、第６の実施形態に係る半導体装置の構造は、第１の実施形態の半導体装置の構造と基本的には同じである。第６の実施形態の半導体装置が、第１の実施形態と異なる点は、層間絶縁膜８の代わりに、第一層間絶縁膜である層間絶縁膜６４を形成していること、絶縁領域９の代わりに絶縁領域６１を形成していることだけである。第１の実施形態においては、ゲート電極５の側面表層部を、例えば熱酸化法により酸化して絶縁領域９を形成していたが、第６の実施形態ではＣＶＤ法などによって堆積した絶縁膜６２（図２１参照）を用いて絶縁領域６１を形成する。これから、第１の実施形態と同様の効果を取得している。
ここで、第１の実施形態における絶縁領域９は、多結晶シリコンからなるゲート電極層５５を基材とするゲート電極５の側面表層部を熱酸化して形成されたシリコン酸化膜である。一般的に、ＣＶＤ法などによって堆積したシリコン酸化膜は、多結晶シリコンを熱酸化して形成したシリコン酸化膜より絶縁破壊電界が高い。従って、第６の実施形態では、第1の実施形態と比較して、より信頼性の高い半導体装置を得ることができる。
次に、第６の実施形態に係る半導体装置の製造方法について図２１を参照して説明する。図２１は、図２０に示す半導体装置の製造工程を示す断面図である。第６の実施形態に係る半導体装置の製造方法も、第１の実施形態の製造方法と、図２（２）に示す工程までまったく同じである。第６の実施形態では、次に、図２１（１）に示すように、第１の実施形態と同様に、ヘテロ半導体領域３および剥き出しになったドリフト領域２の表面上に、例えばＬＰ−ＣＶＤ法によってシリコン酸化膜からなるゲート絶縁膜層５４を形成する。形成後、例えばＬＰ−ＣＶＤ法によって多結晶シリコンからなるゲート電極層５５を堆積する。次に、第１の実施形態と同様に、ゲート電極５の基材であるゲート電極層５５に、例えばイオン注入法でリンもしくはヒ素を不純物導入して、Ｎ型のゲート電極層５５を形成する。更に、第１の実施形態と同様に、ＣＶＤ法によって、第一層間絶縁膜層である層間絶縁膜層６３を形成する。
次に、図２１（２）に示すように、第１の実施形態と同様に、層間絶縁膜層６３上に、例えばフォトリソグラフィにより、フォトレジストからなる所定のマスク材１０を形成する。次に、図２１（３）に示すように、第１の実施形態と同様に、例えば反応性イオンエッチング（ドライエッチング）により、選択的に、層間絶縁膜層６３およびゲート電極層５５をエッチングし、所定の形状にパターニングする。図２１（３）に示す工程により、第一層間絶縁膜である層間絶縁膜６４が形成されるとともに、ゲート電極５がパターニングされる。同時に、ソース電極６用のソースコンタクトホール７０も形成される。次に、図２１（４）に示すように、マスク材１０を除去した後、例えばＣＶＤ法などによって、ゲート電極５の側面および層間絶縁膜６４に、第二層間絶縁膜である絶縁膜６２を堆積する。絶縁膜６２としてはシリコン酸化膜などを用いることができる。絶縁膜６２の膜厚は、少なくとも、ゲート電極５とソース電極６が絶縁性を保てる最低限度の厚みとする。
次に、図２１（５）に示すように、例えば、反応性イオンエッチング（ドライエッチング）により、絶縁膜６２およびゲート絶縁膜層５４をエッチングする。当該エッチングにより、ヘテロ半導体領域３の表面を露出させるとともに、ゲート絶縁膜４、絶縁領域６１を形成する。この際、反応性イオンエッチングなどの異方性エッチングを用いることにより、ゲート電極５の側面に堆積された絶縁膜６２はほとんどエッチングされずに残る。これから、層間絶縁膜６４上、およびゲート絶縁膜層５４上の絶縁膜６２を選択的にエッチングすることができる。また、絶縁膜６２の角の部分は、反応性イオンエッチング時のプラズマやエッチングガスにさらされる表面積が大きくなるため、角が取れ、傾斜がつくようにエッチングされる。これから、後述するソース電極６のカバレッジ性が良くなるという利点も有する。最後に、図２０に示したように、第１の実施形態と同様の工程で、ドレイン電極７を形成する。順不同で、ヘテロ半導体領域３の露出面、ゲート絶縁膜４の側面、絶縁領域６１および層間絶縁膜６４に接するように、ソース電極６を形成する。これにより、第６の実施形態に係る半導体装置を完成させる。
以上より、第６の実施形態に係る半導体装置の製造方法によれば、第１の実施形態と同様の効果を取得できると共に、多結晶シリコンを熱酸化して形成したシリコン酸化膜より絶縁破壊電界が高い堆積したシリコン酸化膜を基材として、絶縁領域６１を形成できる。絶縁領域６１は、ゲート電極５とソース電極６を絶縁する。これから、第１の実施形態と比較して、より信頼性の高い半導体装置を得ることができる。
また、絶縁膜６２の角の部分は、角が取れ、傾斜がつくようにエッチングされるので、ソース電極６のカバレッジ性を向上することができる。
（第７の実施形態）
次に、第７の実施形態に係る半導体装置の製造方法について、第６の実施形態に係る半導体装置の製造方法と異なる点を中心に図２２乃至図２３を参照して説明する。また、第７の実施形態に係る半導体装置の製造方法により製造された半導体装置について、第６の実施形態に係る半導体装置と同様の構造には同じ番号を付し、説明を省略する。
まず、第７の実施形態に係る半導体装置の製造方法により製造された半導体装置について図２２を参照して説明する。図２２は、本発明の第７の実施形態に係る半導体装置の製造方法により製造された半導体装置の構成を示す断面図である。図２２に示すように、第７の実施形態に係る半導体装置の構造は、第６の実施形態の半導体装置の構造と基本的には同じである。第７の実施形態の半導体装置が、第６の実施形態と異なる点は、ヘテロ半導体領域３の抵抗と比較して低い抵抗を持つソースコンタクト領域１２を、ソース電極６とへテロ半導体領域３の間に形成していることだけである。これにより、第６の実施形態と同様の効果を取得できる。更に、ソース電極６とへテロ半導体領域３が、ソースコンタクト領域１２を介して接続されるので、第６の実施形態と比較して、オン抵抗をより低減することができる。また、例えばドリフト領域２と反対導電型のＰ型もしくは不純物濃度をより低濃度としたＮ型のヘテロ半導体領域３とソース電極６を接続する場合を考える。この場合、ソースコンタクト領域１２を介することで、ヘテロ半導体領域３とソース電極６が低抵抗でコンタクトが取れるという利点も有し、高い耐圧と低いオン抵抗を両立することも可能である。
次に、第７の実施形態に係る半導体装置の製造方法について図２３を参照して説明する。図２３は、図２２に示す半導体装置の製造工程を示す断面図である。第７の実施形態に係る半導体装置の製造方法も、第６の実施形態の製造方法と、図２１（３）に示す工程までまったく同じである。次に、図２３（１）に示すように、ヘテロ半導体領域３の表層部に、例えばイオン注入法でリンもしくはヒ素を不純物導入することで、不純物導入領域１３を形成する。次に、図２３（２）に示すように、マスク材１０を除去した後、例えばＣＶＤ法などによって、ゲート電極５の側面および層間絶縁膜６４に絶縁膜６２を堆積する。絶縁膜６２としてはシリコン酸化膜などを用いることができる。絶縁膜６２の膜厚は、少なくとも、ゲート電極５とソース電極６が絶縁性を保てる最低限度の厚みとする。
次に、図２３（３）に示すように、例えば、反応性イオンエッチング（ドライエッチング）により、絶縁膜６２およびゲート絶縁膜層５４をエッチングし、ヘテロ半導体領域３の表面を露出させる。これより、ゲート絶縁膜４、絶縁領域６１を形成する。この際、反応性イオンエッチングなどの異方性エッチングを用いることにより、ゲート電極５の側面に堆積された絶縁膜６２はほとんどエッチングされずに残る。これから、層間絶縁膜６４上、およびゲート絶縁膜層５４上の絶縁膜６２を選択的にエッチングすることができる。
また、絶縁膜６２の角の部分は、反応性イオンエッチング時のプラズマやエッチングガスにさらされる表面積が大きくなるため、角が取れ、傾斜がつくようにエッチングされる。これから、後述するソース電極６のカバレッジ性が良くなるという利点も有する。次に、不純物導入領域１３の不純物を活性化させるために高温の熱処理を行う。最後に、図２２に示したように、第６の実施形態と同様の工程で、ドレイン電極７を形成する。順不同で、ヘテロ半導体領域３の露出面、ゲート絶縁膜４の側面、絶縁領域６１および層間絶縁膜６４に接するように、ソース電極６を形成する。これにより、第７の実施形態に係る半導体装置を完成させる。
以上より、第７の実施形態に係る半導体装置の製造方法によれば、第１の実施形態と同様の効果を取得できると共に、ヘテロ半導体領域３の抵抗と比較して低い抵抗を持つソースコンタクト領域１２を、ソース電極６とへテロ半導体領域３の間に形成することができる。よって、ソース電極６とへテロ半導体領域３が、ソースコンタクト領域１２を介して接続されるので、第６の実施形態と比較して、オン抵抗をより低減することができる。
第７の実施形態においては、ヘテロ半導体領域３の表層部への不純物導入を、絶縁領域６１の形成前に行ったが、絶縁領域６１を形成後に不純物導入し、活性化熱処理を行っても構わない。
なお、以上に述べた実施形態は、本発明の実施の一例であり、本発明の範囲はこれらに限定されるものでなく、特許請求の範囲に記載した範囲内で、他の様々な実施形態に適用可能である。例えば、第１乃至第７の実施形態では、多結晶シリコン層５３をＬＰ−ＣＶＤ法で形成しているが、特にこれに限定されるものでなく、電子ビーム蒸着法やスパッタ法などで堆積した後にレーザーアニールなどで再結晶化させて形成しても、例えば分子線エピタキシーなどでヘテロエピタキシャル成長させた単結晶シリコンで形成しても良い。また、第１乃至第７の実施形態では、多結晶シリコン層５３にリンもしくはヒ素をイオン注入法で不純物導入しているが、特にこれに限定されるものでなく、不純物ドーピングには固相拡散や気相拡散を用いても構わない。
また、第１乃至第７の実施形態では、多結晶シリコン層５３をエッチングしてヘテロ半導体領域３を形成するために使用するマスク材（図示なし）の材料として、フォトレジストを用いているが、特にこれに限定されるものでなく、ＳｉＯ２膜やＳｉＮ膜など別の材料を用いていても良い。また、第１乃至第７の実施形態では、多結晶シリコン層５３を反応性イオンエッチング（ドライエッチング）でエッチングしているが、特にこれに限定されるものでなく、例えばウエットエッチングや熱酸化法によって酸化した後、例えばフッ化アンモニウムとフッ酸との混合溶液でウエットエッチングによる酸化膜除去を行う方法を用いることもできる。また、それらを組み合わせた方法を用いても良い。また、第１乃至第７の実施形態では実施していないが、多結晶シリコン層５３をエッチング後に、犠牲酸化と酸化膜除去を実施しても良い。
第１乃至第７の実施形態では、ゲート絶縁膜層５４をＬＰ-ＣＶＤ法で形成しているが、特にこれに限定されるものでなく、熱酸化法やプラズマＣＶＤ法などどのような方法を用いてもかまわない。また、第１乃至第７の実施形態では、ゲート絶縁膜層５４の材料としてシリコン酸化膜を用いているが、特にこれに限定されるものでなく、ＳｉＮなど絶縁性を有していればどのような材料を用いてもかまわない。また、第１および第３の実施形態では、ゲート絶縁膜層５４を反応性イオンエッチング（ドライエッチング）でエッチングしているが、特にこれに限定されるものでなく、例えば絶縁領域９がエッチング後にも所定の厚みが残るような十分な厚さで形成されていれば、ウエットエッチングや別のエッチング方法を用いても良い。また、第６および第７の実施形態では、絶縁膜６２とゲート絶縁膜層５４を反応性イオンエッチング（ドライエッチング）でエッチングしているが、特にこれに限定されるものでなく、例えば絶縁領域６１がエッチング後にも所定の厚みが残るような十分な厚さで形成されていれば、ウエットエッチングや別のエッチング方法を用いても良い。
また、第１乃至第７の実施形態では、ゲート電極層５５の材料として多結晶シリコンを用いているが、特にこれに限定されるものでなく、ゲート電極５として機能する導電性の高い材料であればどの材料でも適用可能である。しかし、第１乃至第５の実施形態のように、特に多結晶シリコン、単結晶シリコンおよび多結晶炭化珪素など、特に熱酸化法などによって、表面に絶縁性を有する領域を容易に形成できる材料を用いることで、絶縁領域９を容易に形成できる。また、第１乃至第７の実施形態では、ゲート電極層５５にリンもしくはヒ素をイオン注入法で不純物導入しているが、特にこれに限定されるものでなく、不純物ドーピングには固相拡散や気相拡散を用いても構わない。更に、ゲート電極層５５をＬＰ−ＣＶＤ法で形成しているが、特にこれに限定されるものでなく、電子ビーム蒸着法やスパッタ法などで堆積した後にレーザーアニールなどで再結晶化させて形成しても、例えば分子線エピタキシーなどでヘテロエピタキシャル成長させた単結晶シリコンで形成しても構わない。
また、第１乃至第７の実施形態では、マスク材１０の材料としてフォトレジストを用いているが、特にこれに限定されるものでなく、ＳｉＯ２膜やＳｉＮ膜など別の材料を用いていても良い。
また、第１乃至第４、第６および第７の実施形態では、層間絶縁膜層５８、６３の材料を記載していないが、例えばシリコン酸化膜やＳｉＮ膜など少なくとも絶縁性を有する材料ならばどの材料でもかまわない。また、第１、第３、第６および第７の実施形態では、層間絶縁膜層５８、６３およびゲート電極層５５を反応性イオンエッチング（ドライエッチング）でエッチングしているが、特にこれに限定されるものでなく、例えばウエットエッチングを用いても良い。更に、層間絶縁膜層５８、６３およびゲート電極層５５を、それぞれ同一もしくは異なるエッチング法によって、パターニングしても良い。また、第１、第３、第６および第７の実施形態では、層間絶縁膜層５８、６３およびゲート電極層５５を反応性イオンエッチングでエッチングする工程で、ゲート絶縁膜層５４をエッチングしていないが、特にこれに限定されるものでなく、第２の実施形態で示したように、ゲート絶縁膜層５４を上記工程と同時に、エッチングすることもできる。
また、第２および第４の実施形態では、層間絶縁膜層５８、ゲート電極層５５およびゲート絶縁膜層５４を反応性イオンエッチング（ドライエッチング）でエッチングしているが、特にこれに限定されるものでなく、例えばウエットエッチングを用いても良い。更に、層間絶縁膜層５８、ゲート電極層５５およびゲート絶縁膜層５４を、それぞれ同一もしくは異なるエッチング法によって、パターニングしても良い。
また、第２および第４の実施形態では、ヘテロ半導体酸化領域１１を反応性イオンエッチング（ドライエッチング）でエッチングしているが、特にこれに限定されるものでなく、例えば絶縁領域９がエッチング後にも所定の厚みが残るような十分な厚さで形成されていれば、ウエットエッチングや別のエッチング方法を用いても良い。
また、第３の実施形態の第１および第２の製造方法、第４および第７の実施形態では、ヘテロ半導体領域３にリンもしくはヒ素をイオン注入法で不純物導入して不純物導入領域１３を形成しているが、特にこれに限定されるものでなく、不純物ドーピングには固相拡散や気相拡散を用いても構わない。
また、第３の実施形態の第１および第２の製造方法および第７の実施形態では、ソースコンタクト領域１２とドリフト領域２が接しないように、ヘテロ半導体領域３の表層部にのみソースコンタクト領域１２を形成しているが、特にこれに限定されるものでなく、図１３および図１４に示すように、ソースコンタクト領域１２がドリフト領域２と接していてもなんら問題はない。
また、第３の実施形態の第１の製造方法、第４および第７の実施形態では、マスク材１０を有する状態で、ヘテロ半導体領域３に不純物を導入しているが、特にこれに限定されるものでなく、マスク材１０を除去した後に、層間絶縁膜８、６４をマスクとして、ヘテロ半導体領域３中に不純物を導入してもかまわない。
また、第５の実施形態では、ゲート電極層５５を反応性イオンエッチング（ドライエッチング）でエッチングしているが、特にこれに限定されるものでなく、ウエットエッチングを用いても良いし、複数の異なるエッチング法によって、エッチングしても良い。
また、第５の実施形態では、ゲート絶縁膜４の代わりのゲート絶縁膜１８およびソースコンタクト領域１２を形成していないが、特にこれに限定されるものでなく、第２乃至第４の実施形態、図１３および図１４に示したようにゲート絶縁膜１８およびソースコンタクト領域１２を形成することもできる。更に、ヘテロ半導体領域３中にソースコンタクト領域１２を形成するため、不純物を導入する場合、マスク材１０を有する状態で不純物を導入しても良いし、マスク材１０を除去した後に不純物を導入しても良い。マスク材１０を除去した後に不純物を導入する場合、ゲート電極５にも同時に不純物を導入できるため、例えば、ゲート電極５および不純物導入領域１３を共にＮ型としたい場合、図１２（１）に示したゲート電極層５５にリンもしくはヒ素を不純物導入する工程を省略できるといった利点がある。
また、第1乃至第７の実施形態では、基本的な構造を具備した電界効果トランジスタの単位セルを２つ対向して並べた半導体装置について説明しているが、特にこれに限定されるものでなく、ゲート電極５とソース電極６とを絶縁する絶縁領域９、６１の製造方法が本発明の製造方法と同様であれば、半導体装置としてどのような構造が付加されていても、また、どのように構造が変形されていても良い。例えば図１５乃至図１９に示す本発明を利用した半導体装置であっても、同様の効果を得ることができる。ここで、第１乃至第７の実施形態では、ヘテロ半導体領域３をパターニングする際に、ドリフト領域２を掘り込まない、いわゆるプレナー型の構成を有しているが、図１５および図１６に示すように、ドリフト領域２を掘り込む構成としても良い。また、第１乃至第７の実施形態では、ヘテロ半導体領域３の側壁を垂直形状としているが、傾斜形状としても良い。更に、図１７および図１８に示すように、ドリフト領域２中に第１の電界緩和領域１４および第２の電界緩和領域１５があっても良い。図１７のように第１の電界緩和領域１４を形成することによって、遮断状態において、ヘテロ半導体領域３とドリフト領域２とのヘテロ接合界面に印加されていた電界が、第１の電界緩和領域１４によって緩和されるため、漏れ電流が低減され、遮断性能を向上させることができる。また、図１８のように第２の電界緩和領域１５を形成することによって、ゲート絶縁膜４に印加されていた電界が緩和されるため、ゲート絶縁膜４の絶縁破壊がより起こりにくくなり、信頼性を向上させることができる。第１の電界緩和領域１４および第２の電界緩和領域１５はＰ型領域からなっていても良いし、高抵抗領域や絶縁領域からなっていても良い。なお、図１８では第２の電界緩和領域１５と第１の電界緩和領域１４とが共に形成されているが、第２の電界緩和領域１５のみ形成されていても良い。同様に、図１９に示すように、ゲート絶縁膜４およびヘテロ半導体領域３が接するドリフト領域２の所定部分に、ドリフト領域２より高濃度のＮ＋型の導通領域１６を形成しても良い。なお、図１９において、導通領域１６、第２の電界緩和領域１５および第１の電界緩和領域１４とが共に形成されているが、導通領域１６のみ形成されても良い。また、第２の電界緩和領域１５もしくは第１の電界緩和領域１４のどちらか一方の領域と共に形成されても良い。このような構成にすることにより、導通状態において、ヘテロ半導体領域３と導通領域１６とのヘテロ接合のエネルギー障壁を緩和させることができ、より高い導通特性を得ることができる。つまり、オン抵抗がさらに小さくなり、導通性能が向上する。更に、図１５乃至図１６では、ソースコンタクト領域１２を形成していないが、第３乃至第４および第７の実施形態、図１３および図１４に示したようにソースコンタクト領域１２を形成することもできる。同様に、図１７乃至図１９では、ソースコンタクト領域１２およびヘテロ半導体酸化領域１１を形成していないが、第２乃至第４の実施形態、図１３および図１４に示したようにソースコンタクト領域１２およびヘテロ半導体酸化領域１１を形成することもできる。
また、本発明に係る全実施形態（第１乃至第７の実施形態、図１３乃至図１９に示す半導体装置）では、基板領域１およびドリフト領域２の材料として炭化珪素を用いているが、特にこれに限定されるものでなく、窒化ガリウム、ダイヤモンドなどその他の半導体材料を用いることも可能である。同様に、全実施形態では、炭化珪素のポリタイプとして４Ｈタイプを用いているが、特にこれに限定されるものでなく、６Ｈ、３Ｃ等その他のポリタイプを用いることもできる。同様に、全実施形態では、ドレイン電極７とソース電極６とをドリフト領域２を挟んで対向するように配置し、電流を縦方向に流す縦型構造の電界効果トランジスタの単位セルを２つ対向して並べた構造としているが、特にこれに限定されるものでなく、例えばドレイン電極７とソース電極６とを同一主面上に配置し、電流を横方向に流す横型構造の電界効果トランジスタの単位セルを並べた構造であっても良い。
また、全実施形態では、ヘテロ半導体領域３およびヘテロ半導体酸化領域１１の材料として多結晶シリコンを用いているが、特にこれに限定されるものでなく、炭化珪素とヘテロ接合を形成する材料であれば単結晶シリコン、アモルファスシリコン等他のシリコン材料やゲルマニウムやシリコンゲルマン等他の半導体材料や６Ｈ、３Ｃ等炭化珪素の他のポリタイプなど、どの材料でもかまわない。また、全実施形態では、ドリフト領域２としてＮ型の炭化珪素を、ヘテロ半導体領域３としてＮ型の多結晶シリコンを用いているが、特にこれに限定されるものでなく、それぞれＮ型の炭化珪素とＰ型の多結晶シリコン、Ｐ型の炭化珪素とＰ型の多結晶シリコン、Ｐ型の炭化珪素とＮ型の多結晶シリコンの如何なる組み合わせでも良い。
また、第５の実施形態では、ゲート絶縁膜層５４を反応性イオンエッチング（ドライエッチング）でエッチングしているが、特にこれに限定されるものでなく、ウエットエッチングや別のエッチング方法を用いても良い。
本発明の第１の実施形態に係る半導体装置の製造方法により製造された半導体装置の構成を示す断面図 図１に示す半導体装置の製造工程を示す断面図 図２に続く製造工程を示す断面図 本発明の第２の実施形態に係る半導体装置の製造方法により製造された半導体装置の構成を示す断面図 図４に示す半導体装置の製造工程を示す断面図 本発明の第３の実施形態に係る半導体装置の製造方法により製造された半導体装置の構成を示す断面図 図６に示す半導体装置の第１の製造工程を示す断面図 図６に示す半導体装置の第２の製造工程を示す断面図 本発明の第４の実施形態に係る半導体装置の製造方法により製造された半導体装置の構成を示す断面図 図９に示す半導体装置の製造工程を示す断面図 本発明の第５の実施形態に係る半導体装置の製造方法により製造された半導体装置の構成を示す断面図 図１１に示す半導体装置の製造工程を示す断面図 本発明を利用した半導体装置の一例を示す断面図 本発明を利用した半導体装置の一例を示す断面図 本発明を利用した半導体装置の一例を示す断面図 本発明を利用した半導体装置の一例を示す断面図 本発明を利用した半導体装置の一例を示す断面図 本発明を利用した半導体装置の一例を示す断面図 本発明を利用した半導体装置の一例を示す断面図 本発明の第６の実施形態に係る半導体装置の製造方法により製造された半導体装置の構成を示す断面図 図２０に示す半導体装置の製造工程を示す断面図 本発明の第７の実施形態に係る半導体装置の製造方法により製造された半導体装置の構成を示す断面図 図２２に示す半導体装置の製造工程を示す断面図
符号の説明
１ 基板領域、２ ドリフト領域、３ ヘテロ半導体領域、４ ゲート絶縁膜、５ ゲート電極、６ ソース電極、７ ドレイン電極、８ 層間絶縁膜、
９ 絶縁領域、１０ マスク材、１１ ヘテロ半導体酸化領域、
１２ ソースコンタクト領域、１３ 不純物導入領域、
１４ 第１の電界緩和領域、１５ 第２の電界緩和領域、１６ 導通領域、
１７ ゲート電極酸化領域、１８ ゲート絶縁膜、
５３ 多結晶シリコン層、５４ ゲート絶縁膜層、５５ ゲート電極層、
５８ 層間絶縁膜層
６１ 絶縁領域、６２ 絶縁膜、６３ 層間絶縁膜層、６４ 層間絶縁膜
７０ ソースコンタクトホール

Claims (12)

  1. 半導体基体と、
    前記半導体基体と異なるバンドキャップ幅を有する半導体材料から成り、前記半導体基体とヘテロ接合するヘテロ半導体領域と、
    前記半導体基体と前記ヘテロ半導体領域とのヘテロ接合部に接するように形成されたゲート絶縁膜と、
    前記ゲート絶縁膜に接して形成されたゲート電極と、
    前記ヘテロ半導体領域と接続されたソース電極と、
    前記半導体基体と接続されたドレイン電極とを有する半導体装置の製造方法において、
    前記半導体基体の一主面上に所定の開口部を有する前記ヘテロ半導体領域を形成する工程と、
    前記ヘテロ半導体領域の上及び前記ヘテロ半導体領域の開口部内の前記半導体基体の上に前記ゲート絶縁膜の基材であるゲート絶縁膜層を形成する工程と、
    前記ゲート絶縁膜層の上に前記ゲート電極の基材であるゲート電極層を形成する工程と、
    前記ゲート電極層の上に層間絶縁膜の基材となる層間絶縁膜層を形成する工程と、
    前記層間絶縁膜層の上に所定のマスク材を形成する工程と、
    前記マスク材を用いて選択的に前記層間絶縁膜層及び前記ゲート電極層をエッチングして前記層間絶縁膜と前記ゲート電極を形成するとともに、ソースコンタクトホールを形成する工程と、
    前記ゲート電極の側面表層部に絶縁領域を形成する工程と、
    前記絶縁領域の形成後に、前記ソースコンタクトホール内の前記ゲート絶縁膜層をエッチングすることで前記ゲート絶縁膜を形成し、前記ヘテロ半導体領域の表面を露出させる工程と、
    前記ヘテロ半導体領域の露出した表面に前記ソース電極を形成する工程と
    を有することを特徴とする半導体装置の製造方法。
  2. 半導体基体と、
    前記半導体基体と異なるバンドキャップ幅を有する半導体材料から成り、前記半導体基体とヘテロ接合するヘテロ半導体領域と、
    前記半導体基体と前記ヘテロ半導体領域とのヘテロ接合部に接するように形成されたゲート絶縁膜と、
    前記ゲート絶縁膜に接して形成されたゲート電極と、
    前記ヘテロ半導体領域と接続されたソース電極と、
    前記半導体基体と接続されたドレイン電極とを有する半導体装置の製造方法において、 前記半導体基体の一主面上に所定の開口部を有する前記ヘテロ半導体領域を形成する工程と、
    前記ヘテロ半導体領域の上及び前記ヘテロ半導体領域の開口部内の前記半導体基体の上に前記ゲート絶縁膜の基材であるゲート絶縁膜層を形成する工程と、
    前記ゲート絶縁膜層の上に前記ゲート電極の基材であるゲート電極層を形成する工程と、
    前記ゲート電極層の上に層間絶縁膜の基材である層間絶縁膜層を形成する工程と、
    前記層間絶縁膜層の上に所定のマスク材を形成する工程と、
    前記マスク材を用いて選択的に前記層間絶縁膜層と前記ゲート電極層及び前記ゲート絶縁膜層をエッチングして前記層間絶縁膜と前記ゲート電極及び前記ゲート絶縁膜を形成するとともに、ソースコンタクトホールを形成する工程と、
    前記マスク材を除去する工程と、
    前記ゲート電極の側面表層部を酸化して絶縁領域を形成するとともに、前記ヘテロ半導体領域の表面を酸化してヘテロ半導体酸化領域を形成する工程と、
    前記ソースコンタクトホール内の前記ヘテロ半導体表面の絶縁膜をエッチングすることで前記ゲート絶縁膜を形成し、前記ヘテロ半導体領域の表面を露出させる工程と、
    前記ヘテロ半導体領域の露出した表面に前記ソース電極を形成する工程を有することを特徴とする半導体装置の製造方法。
  3. 前記絶縁領域を形成する工程は、前記ゲート電極の一部を酸化して形成することを特徴とする請求項１に記載の半導体装置の製造方法。
  4. 前記絶縁領域を形成する前記工程は、前記ゲート電極の側面及び前記層間絶縁膜の上に絶縁膜を堆積する工程と、
    前記ゲート電極の側面表層部に前記絶縁領域を形成するため、前記絶縁膜を異方性エッチングする工程を有することを特徴とする請求項１に記載の半導体装置の製造方法。
  5. 半導体基体と、
    前記半導体基体と異なるバンドキャップ幅を有する半導体材料から成り、前記半導体基体とヘテロ接合するヘテロ半導体領域と、
    前記半導体基体と前記ヘテロ半導体領域とのヘテロ接合部に接するように形成されたゲート絶縁膜と、
    前記ゲート絶縁膜に接して形成されたゲート電極と、
    前記ヘテロ半導体領域と接続されたソース電極と、
    前記半導体基体と接続されたドレイン電極とを有する半導体装置の製造方法において、 前記半導体基体の一主面上に所定の開口部を有する前記ヘテロ半導体領域を形成する工程と、
    前記ヘテロ半導体領域の上及び前記ヘテロ半導体領域の開口部内の前記半導体基体の上に前記ゲート絶縁膜の基材であるゲート絶縁膜層を形成する工程と、
    前記ゲート絶縁膜層の上に前記ゲート電極の基材であるゲート電極層を形成する工程と、
    前記ゲート電極層の上に所定のマスク材を形成する工程と、
    前記マスク材を用いて選択的に前記ゲート電極層をエッチングして前記ゲート電極を形成するとともに、ソースコンタクトホールを形成する工程と、
    前記ゲート電極の表層部を酸化して層間絶縁膜及び前記ゲート電極の側面表層部の絶縁領域を形成する工程と、
    前記ソースコンタクトホール内の前記ゲート絶縁膜層をエッチングすることで前記ゲート絶縁膜を形成するとともに、前記ヘテロ半導体領域の表面を露出させる工程と、
    前記ヘテロ半導体領域の露出した表面に前記ソース電極を形成する工程を有することを特徴とする半導体装置の製造方法。
  6. 前記ヘテロ半導体領域の一部に不純物を導入して、前記ヘテロ半導体領域の抵抗と比較して低い抵抗を持つソースコンタクト領域を、前記ソース電極と前記へテロ半導体領域の間に形成する工程を有することを特徴とする請求項１乃至５のいずれかに記載の半導体装置の製造方法。
  7. 前記ヘテロ半導体領域の一部に不純物を導入して、前記ヘテロ半導体領域の抵抗と比較して低い抵抗を持つソースコンタクト領域を、前記ソース電極と前記へテロ半導体領域の間に形成する工程を含み、
    前記絶縁領域を形成する前記工程で、前記不純物を同時に活性化することを特徴とする請求項３に記載の半導体装置の製造方法。
  8. 前記ゲート電極を形成する前記工程の後、前記マスク材を除去する前に、前記不純物を導入することを特徴とする請求項６または７に記載の半導体装置の製造方法。
  9. 前記ソースコンタクトホールを形成する工程は、ドライエッチング法を用いることを特徴とする請求項１乃至８のいずれかに記載の半導体装置の製造方法。
  10. 前記ゲート電極が、多結晶シリコン、単結晶シリコンもしくは多結晶炭化珪素のいずれかからなることを特徴とする請求項１乃至９のいずれかに記載の半導体装置の製造方法。
  11. 前記半導体基体が、炭化珪素、ダイヤモンドもしくは窒化ガリウムのいずれかからなることを特徴とする請求項１乃至１０のいずれかに記載の半導体装置の製造方法。
  12. 前記ヘテロ半導体領域が、単結晶シリコン、多結晶シリコンもしくはアモルファスシリコンのいずれかからなることを特徴とする請求項１乃至１１のいずれかに記載の半導体装置の製造方法。
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