JPS62122273A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 本発明はＭＯ３型電界効果トランジスタ（ＭＯＳＦＥＴ
）を有する半導体装置に関し、特にショートチャネルＭ
ＯＳ　Ｆ　ＥＴの特性の向上を図った半導体装置及びそ
の製造方法に関するものである。

〔背景技術〕

半導体装置の高集積化に伴ってＭＯＳＦＥＴのゲート長
は１μｍからサブミクロンへと微細化が進められている
。このゲート長の縮小化に伴ってソース・ドレイン領域
の接合の浅型化、ゲート絶縁膜の薄型化等の問題が生じ
ているが、これと同時にホットキャリヤ注入によるＭＯ
Ｓ　Ｆ　ＥＴ特性の劣化が問題とされている。即ち、ド
レイン近傍における衝突電離により生成されたホットな
電子或いは正孔からなるキャリヤがゲート酸化膜中に注
入され、このホットキャリヤがゲートしきい値電圧を変
動させてＭＯ３ＦＥＴ特性を劣化、即ちホントキャリヤ
耐圧やドレイン耐圧の低下を生じさせる。

ここで、ホットキャリア耐圧とは、その電圧で一定期間
ＭＯ３ＦＥＴを動作させた時に、ホットキャリアにより
ＭＯ３特性（例えば相互コンダクタンスｇ、）がある許
容範囲以下にまで低下してしまう電圧である。また、ド
レイン耐圧とは、その電圧をドレインに印加したとき、
ドレインとソースとの間が導通（ドレイン・ソース及び
基板からなる寄生トランジスタがオン）してしまう電圧
である。

このため、ドレイン近傍における電界を緩和して衝突電
離によるホットキャリヤの低減を図る試みがなされてお
り、その一つにＬ　Ｄ　Ｄ　（ＬｉｇｈｔｌｙＤｏｐｅ
ｄ　Ｄｒａｉｎ）構造のＭＯＳ　Ｆ　ＥＴがある。この
ＬＤＤ構造は、第７図に示すように、半導体基板ｌ、ゲ
ート酸化膜２、ゲート電極３及びソース・ドレイン領域
４．５からなるＭＯＳＦＥＴにおいて、ソース・ドレイ
ン領域４，５を高不純物濃度領域４ａ、５ａと、チャネ
ル側に設けた浅い低不純物濃度領域４ｂ、５ｂとで構成
したものであり、この低不純物濃度領域４ｂ、５ｂの電
界緩和作用によってドレイン近傍における衝突電離を抑
制し、ホットキャリヤの低減を図っている。

ところで、このＬＤＤ構造は通常ゲート電極を利用した
自己整合法によって製造しており、ゲート電極３を用い
て低不純物濃度領域を形成した後、ゲート電極３の両側
にサイドウオール６．６をＣＶＤ膜等によって形成し、
このサイドウオール６゜６を含むゲート電極３を用いて
高不純物濃度領域の形成を行っている。このため、形成
されるＬＤＤ構造は、同図から明らかなように、高不純
物濃度領域４ａ、５ａの各内側端は略サイドウオール６
．６の両端に位置され、低不純物濃度領域４ｂ。

５ｂはゲート電極３の両端位置からサイドウオール６．
６の下側に亘る領域に配設されることになる。

このようなＬＤＤ構造のＭＯＳＦＥＴについて本発明者
が種々の実験を行ったところ、このＬＤＤ構造のＭＯＳ
　Ｆ　ＥＴでは、低不純物濃度領域４ｂ、５ｂの濃度を
低減すればそれだけ電界の緩和には有効であるが、低不
純物濃度領域におけるホットキャリヤの不安定性やシリ
ーズ抵抗の増大等が考えられるために、低濃度化には自
ら限界があり、ホットキャリヤの発生減少にも限度があ
ることが判明した。この点について本発明者が検討を加
えたところ、この原因の一つとしてゲート電極３の両側
に設けたサイドウオール６．６にはホットキャリヤのト
ラップとして作用する結晶欠陥が多く発生しており、ド
レイン近傍で発生したホットキャリヤがゲート酸化膜２
よりもサイドウオール６．６中に注入されてここに蓄積
され、しかもこのサイドウオール６．６が低不純物濃度
領域４ｂ、５ｂの直上位置に設けられているので低不純
物濃度領域に大きく影響するために、ＭＯ３ＦＥＴ特性
の劣化を引き起こすことがあると推測される。

なお、ＬＤＤ構造については、例えばアイイーイーイー
トランザクションズオンエレクトロンデハイセズ、オー
ディー２９巻、４号（ＴＥＥＥＴＲＡＮＳＡＣＴＩＯＮ
Ｓ　　ＯＮ　　ＥＬＥＣＴＲＯＮ　　ＤＥＴＩＣＥＳ、
ＶＯＬ、ＥＤ−２９，ＮＯ，４，）のＰ５９０〜Ｐ５９
６に示されている。

〔発明の目的〕

本発明の目的は、ＬＤＤ構造のＭＯＳＦＥＴにおけるホ
ントキャリヤ耐圧及びドレイン耐圧の向上を図ってＭＯ
Ｓ　Ｆ　ＥＴ特性の向上を図ることのできる半導体装置
を提供することにある。

また、本発明の他の目的は、ホットキャリヤ耐圧やドレ
イン耐圧の良好なＭＯＳＦＥＴを有する半導体装置の有
効な製造方法を提供することにある。

本発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述および添付図面からあきらかになるであ
ろう。

〔発明の概要〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。

ずなわら、ＬＤＤ構造のＭＯＳ　Ｆ　ＥＴにおいて、デ
ー１−電極が少なくともトレイン領域の低不純物濃度領
域上を覆うように構成することにより、低不純物濃度直
上におけるサイドウオール等のホットキャリヤのトラッ
プ部位を解消し、ＭＯ３ＦＥ′Ｆにおけるボットキャリ
ヤ耐圧やドレイン耐圧の向上を図ることができる。

また、ゲート電極のパターン形成前に、これよりも狭い
幅のマスクを形成して低不純物濃度領域を形成し、しか
る上でこの低不純物濃度領域を覆うようにゲート電極を
パターン形成し、かつ高不純物濃度領域を形成してＬＤ
Ｄ構造のＭＯＳＦＥＴを製造することにより、これまで
のＬＤＤＭＯ３ＦＥＴの製造工程を大幅に変更すること
なく容易に前記構造のＭＯＳ　Ｆ　ＥＴを製造すること
ができる。

〔実施例１〕 第１図は本発明の一実施例のＭＯＳ　Ｆ　ＥＴを示して
おり、−導電型、例えばＰ−型のシリコン基板１１の主
面にフィールド酸化膜１７を形成することにより活性領
域を画成し、この活性領域にゲート酸化膜１２及び多結
晶シリコンからなるゲーＩ・電極１３を形成する。また
、前記シリコン基板１１の主面には基板と逆導電型（Ｎ
型）の高不純物濃度領域１４ａ、１５ａと低不純物濃度
領域１４ｂ、１５ｂからなるソース・ドレイン領域１４
゜１５を形成している。そして、ここでは前記ゲート電
極１３は前記低不純物濃度領域１４ｂ、１５ｂの略全域
を覆うような長さ、即ちゲート電極１３の両端が高不純
物濃度領域１４ａ、１５ａに夫々達するような長さに構
成している。図中、１８はゲート電極１３上に形成した
シリコン酸化膜でゲート電極１３よりも短く形成してお
り、その両側にはＣＶＤシリコン酸化膜からなるサイド
ウオール絶縁膜１６．１６が形成しである。また、１９
は層間絶縁膜、２０．２１は夫々ソース電極及びドレイ
ン電極である。

この構成によれば、ソース・ドレ・イン領域１４゜１５
は夫々チャネル領域側に低不純物濃度領域１４ｂ、１５
ｂを構成しているため、これまでのＬＤＤ構造と同様に
ソース・ドレイン領域間の特にドレイン近傍における電
界を緩和し、衝突電離によるホントキャリヤの発生を抑
制してホントキャリア耐圧の向上を図ることができる。

また、この構成ではゲート電極１３が低不純物濃度領域
１４ｂ、１５ｂを覆うように形成しているので、この低
不純物濃度領域１４ｂ、１５ｂの直上位置にはサイドウ
オールとしてのホットキャリヤのトラップが多いＣＶＤ
シリコン酸化膜が存在することはなく、ホットキャリヤ
が発生された場合にも低不純物濃度領域直上位置に注入
されたホ・ノドキャリヤが保持（トラップ）されること
はない。これにより、低不純物濃度領域におけるホ・ノ
ドキャリヤの影響が低減され、ドレイン耐圧の向上環Ｍ
Ｏ３ＦＥＴの特性の向上を図ることができる。

次に、前記ＭＯＳ　Ｆ　ＥＴの製造方法を第２図（Ａ）
〜（Ｆ）を用いて説明する。

先ず、同図（Ａ′）のように、Ｐ−型のシリコン単結晶
からなる半導体基板１１に常法によってフィールド酸化
膜１７とゲート酸化膜１２を形成する。そして、同図（
Ｂ）のように、全面に多結晶シリコン１３Ａを成長させ
、かつその表面を熱酸化してシリコン酸化膜１８Ａを形
成する。そして、フォトレジスト２２等を用いて同図（
Ｃ）のように前記シリコン酸化膜１８Ａを実効チャネル
長に相当する長さにパターンエツチングする。そして、
このフォトレジスト２２及びエツチングされたシリコン
酸化膜１８をマスクとして基板と逆導電型の不純物、例
えばリンを低ドーズ量（例えば、１〜５　Ｘ　１０　”
ｃ　ｍ−２）でイオン打ち込みして低不純物濃度（Ｎ−
型）領域１４ｂ、１５ｂを形成する。

次いで、同図（Ｄ）のように、基板上全面にＣＶＤ法に
よってシリコン酸化１ｉ　１６　Ａを成長させ、その後
これを反応性イオンエツチング法等の異方性の高いドラ
イエツチング法、例えばＲＩＥ　（反応性イオンエツチ
ング）によってエツチングすることにより、同図（Ｅ）
のように前記シリコン酸化膜１８の両側にサイドウオー
ル１６．１６を形成する。この場合、サイドウオール１
６．１６の長さは成長させたＣＶＤシリコン酸化膜１６
Ａの厚さに依存されることは言うまでもない。

そして、このシリコン酸化膜１８及びサイドウオール１
６．１６をマスクとして前記多結晶シリコン１３Ａをエ
ツチングし、同図（Ｆ）のようにゲート電極１３をパタ
ーン形成する。その上で、このゲート電極１３をマスク
にして基板と逆導電型の不純物、例えば砒素を高ドーズ
ｆｆｉ　（０，，５〜１、ＯＸ　１０１６ｃ　ｍ−”）
でイオン打ち込みして高不純物濃度（Ｎ”型）領域１４
ａ、１５ａを形成する。

これにより、ソース・ドレイン領域１４．１５は前述の
ようにＬＤＩ）構造とされ、かつ高不純物濃度領域１４
ａ、１５ａの形成によってチャネル領域両側に残される
ように形成された低不純物濃度領域１４ｂ、１５ｂは、
その上部を前記ゲート電極１３に覆われた構成にされる
。

以下、常法によりゲート酸化膜１２をエツチング除去し
てソース・ドレイン領域１４．１５のシリコン基板１１
主面を露呈させ、その上で層間絶縁膜１９を形成し、コ
ンタクトホールを開設した後にソース・ドレインの各電
極２０．２１を形成することにより、第１図に示すＭＯ
ＳＦＥＴを得ることができる。

〔実施例２〕 第３図（Ａ）、　　（Ｂ）は本発明の他の実施例を示す
ものである。この実施例では前記実施例のシリコン酸化
膜１８に代えて高融点金属シリサイド膜２３を使用して
いる。

即ち、前記第２図（Ｂ）のときに多結晶シリコン１３Ａ
上にタングステン（又はモリブデン、チタン、タンタル
）等の高融点金属を形成しかつこれをシリサイド化反応
させ、或いは直接スパッタ又はＣＶＤにより高融点金属
シリサイドを形成する。そして、これをフォトレジスト
２２を利用してパターンエツチングすることにより第３
図（Ａ）のように多結晶シリコン１３Ａ上にパターン形
成した高融点金属シリサイド膜２３を得ている。そして
、この高融点金属シリサイド膜２３をマスクにして不純
物のイオン打ち込みを行い、低不純物濃度領域１４ｂ、
１５ｂを形成する。

次いで、第２図の工程と全く同様にして高融点金属シリ
サイド膜２３の両側に１ナイドウオール１６．１６を形
成する。このシリサイド膜２３及びサイドウオール１６
をマスクとして第３図（Ｂ）のように多結晶シリコン１
３Ａをパターン形成してゲート電極１３を形成し、更に
不純物のイオン打ち込みを行って高不純物濃度領域１４
ａ、１５ａを形成する。

以下、実施例１と同様に層間絶縁膜やソース・ドレイン
電極を形成すれば、ＬＤＤ構造のＭＯＳＦＥＴが完成さ
れる。

本実施例によってもＬＤＤ構造のソース・トレイン領域
１４．１５の低不純物濃度領域１４ｂ。

１５ｂはゲート電極１３によってその上部が覆われる、
二とになり、前記第１図の構造のものと同様にＭＯＳ　
Ｆ　ＥＴ特性の向上を達成できる。なお、本実施例のＭ
ＯＳ　Ｆ　ＥＴはゲート電極１３をシリサイド化してい
るので、高速動作を可能とする。

〔実施例３〕 第４図（Ａ）、　　（Ｂ）は更に他の実施例を示してお
り、前記第１図と第３図の実施例を複合させた構造とし
ている。

即ち、第４図（Ａ）のように多結晶シリコン１３Ａ上に
高融点金属シリサイド膜２３とシリコン酸化膜１８を積
層成長した上でこれらを一体的にフォトレジスト２２で
パターン形成し、これをマスクにして低不純物濃度領域
１４ｂ、１５ｂを形成する。その後、高融点金属シリサ
イド膜２３及びシリコン酸化膜１８の両側にサイドウオ
ール１６．１６を形成し、これをマスクにして多結晶シ
リコン１３Ａをパターン形成して同図（Ｂ）のようにゲ
ート電極１３を形成する。そして、これをマスクにして
高不純物濃度領域１４ａ、１５ａを形成し、前記各実施
例と同様のＭＯＳ　Ｆ　ＥＴを構成できる。

本実施例のＭＯＳ　Ｆ　ＥＴでは、ゲート電極１３のシ
リサイド化によって高速動作を可能にするとともに、多
結晶シリコン１３Ａのエツチング時に際しては、シリコ
ン酸化膜１８によってエンチングダメージから高融点金
属シリサイド膜２３を保護できる。

〔実施例４〕 第５図（Ａ）〜（Ｄ）は更に異なる実施例をその製造方
法とともに示す。

この実施例は、先ず同図（Ａ）のように多結晶シリコン
１３Ｂを比較的厚く成長させ更にシリコン酸化膜１８Ｂ
をＣＶＤ又は熱酸化により形成する。その上でフォトレ
ジスト２２のマスクを形成する。そして、同図（Ｂ）の
ようにこのフォトレジスト２２をマスクとして前記シリ
コン酸化膜１８Ｂ及び多結晶シリコン１３Ｂを厚さ方向
の途中までエツチングする。この状態で不純物をイオン
打ち込みし、低不純物濃度領域１４ｂ、１５ｂを形成す
る。

次いで、フォトレジスト２２を除去した後、同図（Ｃ）
のように、基板上全面に成長させたＣＶＤシリコン酸化
膜の成長及びその異方性エツチングによって、シリコン
酸化膜１８Ｂ及びエツチングされなかった多結晶シリコ
ン１３Ｂの部分の両側にサイドウオール１６．１６を形
成する。そして、この状態でシリコン酸化膜１８Ｂ及び
１６をマスクとして再度多結晶シリコン１３Ｂをエツチ
ングして薄い部分の多結晶シリコンを完全にエツチング
させると、同図（Ｄ）のように多結晶シリコンのサイド
ウオール１６．１６下側の部分及びこれらに挟まれる厚
い部分のみが残されてゲート電極１３が形成される。そ
の上で、このゲート電極１３をマスクにして高不純物濃
度領域１４ａ。

１５ａをイオン打ち込みによって形成し、前記各実施例
と同様のＭＯＳ　Ｆ　ＥＴを完成する。

本実施例では、多結晶シリコン１３Ｂのみを形成すれば
よく、シリコン酸化膜や金属シリサイド膜等を形成する
必要がないので、製造工程を短縮できる。

〔実施例５〕 更に、第６図（Ａ）、　　（Ｂ）は他の実施例を示す。

この実施例では、同図（Ａ）のように、多結晶シリコン
１３Ａ上に高融点金属シリサイド膜２３゜シリコン酸化
膜１８を積層して形成した後、第４図（Ａ）のときと同
様にこれら高融点金属シリサイド膜２３とシリコン酸化
膜１８をフォ］・レジスト２２をマスクとしてパターン
エツチングする。

この状態で低不純物濃度領域１４ｂ、１５ｂを形成する
。

次いで、全面にＣＶＤシリコン酸化膜を成長しかつこれ
を異方性エツチングすることにより前記高融点金属シリ
サイド膜２３とシリコン酸化膜１８の両側に第６図（Ｂ
）のようにサイドウオール１６．１６を形成する。

しかる上で、このサイドウオール１６．１６を利用して
多結晶シリコン１３Ａをパターン形成してゲート電極１
３を形成し、更に本実施例では再度ＣＶＤシリコン酸化
膜を基板上全面に成長しかつこれを異方性エツチングす
ることにより、同図−（Ｂ）のように前記サイドウオー
ル１６．１６及びゲート電極１３の両側にサイドウオー
ル２４゜２４を形成する。そして、このサイドウオール
２４．２４及びゲート電極１３等をマスクとして高不純
物濃度領域１４ａ、１５ａを形成する。

本実施例では全ての膜をサイドウオール１６゜２４で覆
っているので、その後におけるゲート酸化膜１２のエツ
チング時におけるこれら膜のエツチングダメージを防止
できる。

〔効果〕

（１）ＬＤＤ構造のＭＯＳ　Ｆ　ＥＴにおいて、ゲート
電極がソース・ドレイン領域の低不純物濃度領域上を覆
うように構成しているので、低不純物濃度直上における
サイドウオール等のポットキャリヤのトラップ部位を解
消し、ＭＯＳＦＥＴにおけるホットキャリヤ耐圧やドレ
イン耐圧の向上を図ることができる。

（２）ゲート電極のパターン形成前に、これよりも狭い
幅のマスクを形成して低不純物濃度領域を形成し、しか
る上でこの低不純物濃度領域を覆うようにゲート電極を
パターン形成し、かつ高不純物濃度領域を形成してＬＤ
Ｄ構造のＭＯＳ　Ｆ　ＥＴを製造することにより、これ
までのＬＤＤＭＯ３ＦＥＴの製造工程を大幅に変更する
ことなく容易に前記構造のＭＯＳ　Ｆ　ＥＴを製造する
ことができる。

（３）低不純物濃度領域を形成するためのマスクに金属
シリサイド膜を利用しているので、この金属シリサイド
膜がゲート電極と一体化してゲート電極の低抵抗化を図
り、ＭＯＳ　Ｆ　ＥＴの高速化を達成できる。

（４）低不純物濃度領域を形成するためのマスクの両側
にサイドウオールを形成しているので、これらマスクを
構成する膜を、ゲート電極のパターン形成に際してのエ
ツチングダメージから防止できる。

（５）ゲート電極を構成する多結晶シリコンを厚く形成
しておき、これを部分的にエツチングして低不純物濃度
領域のマスク及びゲート電極を形成しているので、金属
シリサイド膜やシリコン酸化膜を形成する場合に比較し
て製造工程の簡易化を図ることができる。

以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。

たとえば、各半導体領域の導電型は逆であってもよい。

又、本発明はＮ及びＰチャネルＭＯ３ＦＥＴを備えた相
補型半導体装置（ＣＭＯＳ　Ｉ　Ｃ）にも適用できる。

すなわち、０ＭＯ３ＩＣにおけるＮ　（Ｐ）チャネルＭ
ＯＳ　Ｆ　ＥＴに適用して有効である。また、第１図及
び第２図、第３図、第５図の実施例においても、最終的
に形成したゲート電極の両側に、第６図の実施例のよう
に更にサイドウオールを形成しておけば、後工程のエツ
チング時におけるエツチングダメージからゲート電極を
保護することができる。また、サイドウオールの長さを
高不純物濃度領域を構成する不純物の拡散速度に応じて
適宜調整することにより、低不純物濃度領域とこれを覆
うゲート電極との関係を細かく調整することができる。

また、場合によってトレイン領域のみをＬＤＤ構造とし
た場合には、このドレイン領域の低不純物濃度領域上を
ゲート電極で覆うようにすればよい。

〔利用分野〕

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるＭＯ３ＦＥＴ素子に
単独に適用した場合について説明したが、それに限定さ
れるものではなく、ＬＤＤ構造のＭＯＳ　Ｆ　ＥＴを備
える半導体集積回路等の半導体装置の全てに適用できる
。

【図面の簡単な説明】

第１図は本発明の一実施例の断面図、 第２図（Ａ）〜（Ｆ）は第１図の実施例の製造方法を説
明するための断面工程図、 第３図（Ａ）、　　（Ｂ）は他の実施例の主要な製造工
程を示す断面図、 第４図（Ａ）、　　（Ｂ）は更に他の実施例の主要な製
造工程を示す断面図、 第５図（Ａ）〜（Ｄ）は異なる実施例の主要な製造工程
を示す断面図、 第６図（Ａ）、　　（Ｂ）は更に異なる実施例の主要な
製造工程を示す断面図、 第７図は従来のＬ　Ｄ　Ｄ構造のＭＯＳＦＥＴの断面図
である。 ■、１１・・・半真体基板、２，１２・・・ゲート酸化
膜、３．１３・・・ゲート電極、４，１４・・・ソース
領域、５．１５・・・ドレイン領域、１４ａ、１５ａ・
・・高不純物濃度領域、１４ｂ、１５ｂ・・・低不純物
濃度領域、１６・・・サイドウオール、１７・・・フィ
ールド酸化膜、１８・・・シリコン酸化膜、１９・・・
層間絶縁膜、２０・・・ソース電極、２１・・・ドレイ
ン電極、２２・・・フォトレジスト、２３・・・金属シ
リサイド膜、２４・・・サイドウオール。

Claims (1)

1. 【特許請求の範囲】 １、少なくともドレイン領域を高不純物濃度領域と低不
   純物濃度領域とで構成してなるＬＤＤ構造のＭＯＳＦＥ
   Ｔにおいて、前記低不純物濃度領域上をゲート電極で覆
   うように構成したことを特徴とする半導体装置。 ２、ソース・ドレイン領域の夫々を高不純物濃度領域と
   、チャネル側に配置した低不純物濃度領域とで構成し、
   チャネル領域及びこれらソース・ドレインの各低不純物
   濃度領域に亘ってゲート電極を構成してなる特許請求の
   範囲第１項記載の半導体装置。 ３、ゲート電極を多結晶シリコンで構成し、この上には
   低不純物濃度領域を形成する際のマスクに利用した金属
   シリサイド層を一体に形成してなる特許請求の範囲第２
   項記載の半導体装置。 ４、ゲート電極を構成する導電膜上に、形成すべきゲー
   ト電極よりも狭い幅のマスクを形成する工程と、このマ
   スクを用いて半導体基板に不純物を低濃度にイオン打ち
   込みして低不純物濃度領域を形成する工程と、このマス
   クの両側にサイドウォールを形成してマスク幅を増大し
   た上でこれを用いて前記導電膜をパターン形成してゲー
   ト電極を形成する工程と、このゲート電極をもちいて半
   導体基板に不純物を高濃度にイオン打ち込みして高不純
   物濃度領域を形成する工程とを含むことを特徴とする半
   導体装置の製造方法。 ５、導電膜上に形成するマスクとして、シリコン酸化膜
   、金属シリサイド膜のいずれか或いは双方の積層膜を用
   いてなる特許請求の範囲第４項記載の半導体装置の製造
   方法。 ６、導電膜を厚目に形成しておくとともにこれを途中の
   厚さまでエッチングしてマスクを形成し、サイドウォー
   ルを形成した後にこれをマスクの一部として導電膜を全
   厚さに亘ってエッチングしてゲート電極を形成してなる
   特許請求の範囲第４項記載の半導体装置の製造方法。 ７、ゲート電極の両側にサイドウォールを形成して高不
   純物濃度領域の形成及びそれ以後の工程を行ってなる特
   許請求の範囲第４項乃至第６項いずれかに記載の半導体
   装置の製造方法。