JP2508484B2 - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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- JP2508484B2 JP2508484B2 JP62141242A JP14124287A JP2508484B2 JP 2508484 B2 JP2508484 B2 JP 2508484B2 JP 62141242 A JP62141242 A JP 62141242A JP 14124287 A JP14124287 A JP 14124287A JP 2508484 B2 JP2508484 B2 JP 2508484B2
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- layer
- bit line
- wiring
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
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- Static Random-Access Memory (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】 A.産業上の利用分野 本発明は、フリップフロップと２つの抵抗負荷と２つ
のスィッチングトランジスタよりメモリセルが構成され
る半導体メモリ装置に関する。
のスィッチングトランジスタよりメモリセルが構成され
る半導体メモリ装置に関する。
B.従来の技術 半導体メモリ装置の一例として、高抵抗負荷型MOS−S
RAMが周知であり、そのメモリセルは、フリップフロッ
プを構成する２つのMOSトランジスタと、２つの抵抗負
荷と、第１または第２のビット線にそれぞれ接続される
第１および第２のスィッチングトランジスタとにより構
成されている。
RAMが周知であり、そのメモリセルは、フリップフロッ
プを構成する２つのMOSトランジスタと、２つの抵抗負
荷と、第１または第２のビット線にそれぞれ接続される
第１および第２のスィッチングトランジスタとにより構
成されている。
このような半導体メモリ装置においては、その集積度
の向上が要求されており、同時に電気的接続を確実に行
うことも要求されている。しかしながら、素子の微細化
を図った場合では、電気的な接続が困難なものとなり易
い。
の向上が要求されており、同時に電気的接続を確実に行
うことも要求されている。しかしながら、素子の微細化
を図った場合では、電気的な接続が困難なものとなり易
い。
そこで、このような技術的課題を解決するものとし
て、本件出願人は、特願昭61−188246号に記載の技術を
先に提案している。この技術は、互いに異なる層の導電
層を隣接する電気的接続領域に形成するものであり、こ
の各導電層を介して電気的接続が行われるものである。
そして、この技術によっては、集積度を向上させても製
造安定性が増す。すなわち、ビット線とのコンタクトホ
ールとワード線との距離を短くすることができる。
て、本件出願人は、特願昭61−188246号に記載の技術を
先に提案している。この技術は、互いに異なる層の導電
層を隣接する電気的接続領域に形成するものであり、こ
の各導電層を介して電気的接続が行われるものである。
そして、この技術によっては、集積度を向上させても製
造安定性が増す。すなわち、ビット線とのコンタクトホ
ールとワード線との距離を短くすることができる。
C.発明が解決しようとする問題点 ところで、高抵抗負荷型MOS−SRAMの負荷抵抗はおよ
そ1000Å程度の薄い多結晶シリコン層を用いて形成され
る。このため上記先行する技術をそのまま用いた場合で
は、アルミ配線層からなるビット線のガバーレージが悪
化するという問題が生ずることになる。
そ1000Å程度の薄い多結晶シリコン層を用いて形成され
る。このため上記先行する技術をそのまま用いた場合で
は、アルミ配線層からなるビット線のガバーレージが悪
化するという問題が生ずることになる。
すなわち、第４図は、高抵抗負荷型MOS−SRAMのメモ
リセルのレイアウトであり、ワード線WLをゲートとする
スィッチングトランジスタ41,42の各ソース領域43,44
に、コンタクトホール45,46が対応して形成されてい
る。この各コンタクトホール45,46上には、それぞれ異
なる層からなる配線層47,48が形成されており、これら
各配線層47,48はアルミ配線層からなるビット線（第４
図では図示を省略する。）との電気的接続に用いられて
いる。
リセルのレイアウトであり、ワード線WLをゲートとする
スィッチングトランジスタ41,42の各ソース領域43,44
に、コンタクトホール45,46が対応して形成されてい
る。この各コンタクトホール45,46上には、それぞれ異
なる層からなる配線層47,48が形成されており、これら
各配線層47,48はアルミ配線層からなるビット線（第４
図では図示を省略する。）との電気的接続に用いられて
いる。
ところが、第５図ａおよび第５図ｂの各Ａ′−Ａ′線
およびＢ′−Ｂ′線断面図に示すように、上記配線層47
を抵抗負荷と同層の1000Å程度の薄い多結晶シリコン層
を用いて形成し、上記配線層48を例えば3000Å程度の比
較的厚い多結晶シリコン層で形成した時では、上記配線
層48は良好に接続される一方で、薄い多結晶シリコン層
を用いた配線層47（第５図ｂ参照）上のビット線BLはそ
のカバレージが悪化する。そして、特にコンタクトホー
ル45の両側をワード線WLと隣接セルのワード線WL′とで
挟まれている場合では、当該コンタクトホール45の深さ
が深くなって、良好な電気的接続が困難となる。
およびＢ′−Ｂ′線断面図に示すように、上記配線層47
を抵抗負荷と同層の1000Å程度の薄い多結晶シリコン層
を用いて形成し、上記配線層48を例えば3000Å程度の比
較的厚い多結晶シリコン層で形成した時では、上記配線
層48は良好に接続される一方で、薄い多結晶シリコン層
を用いた配線層47（第５図ｂ参照）上のビット線BLはそ
のカバレージが悪化する。そして、特にコンタクトホー
ル45の両側をワード線WLと隣接セルのワード線WL′とで
挟まれている場合では、当該コンタクトホール45の深さ
が深くなって、良好な電気的接続が困難となる。
そこで、本発明は、上述の技術的な課題に鑑み、良好
な電気的接続を実現する半導体メモリ装置の提供を目的
とする。
な電気的接続を実現する半導体メモリ装置の提供を目的
とする。
D.問題点を解決するための手段 本発明は、フリップフロップと、抵抗負荷と、第１ま
たは第２のビット線にそれぞれ接続される第１および第
２のスィッチングトランジスタとを具備するメモリセル
により構成される半導体メモリ装置において、第１のス
ィッチングトランジスタのソースは、第１の配線層およ
び上記抵抗負荷と同層な第２の配線層を介して上記第１
のビット線と接続され、第２のスィッチングトランジス
タのソースは、第２の配線層と同層な第３の配線層を介
して上記第２のビット線と接続され、上記第１の配線層
は上記第２および第３の配線層よりも小面積であること
を特徴とする半導体メモリ装置により上述の技術的課題
を解決する。
たは第２のビット線にそれぞれ接続される第１および第
２のスィッチングトランジスタとを具備するメモリセル
により構成される半導体メモリ装置において、第１のス
ィッチングトランジスタのソースは、第１の配線層およ
び上記抵抗負荷と同層な第２の配線層を介して上記第１
のビット線と接続され、第２のスィッチングトランジス
タのソースは、第２の配線層と同層な第３の配線層を介
して上記第２のビット線と接続され、上記第１の配線層
は上記第２および第３の配線層よりも小面積であること
を特徴とする半導体メモリ装置により上述の技術的課題
を解決する。
E.作用 第１のスィッチングトランジスタのソースとビット線
との電気的接続を、抵抗負荷と同層な第２の配線層のみ
を介して行うのではなく、より小さい面積の第１の配線
層と上記第２の配線層の組み合わせで行うようにする。
すると、第２の配線層を形成した場合のコンタクトホー
ル部分での段差が第１の配線層も介することで緩和され
ることになる。そして、上記第１の配線層は、他のスィ
ッチングトランジスタのソースとビット線との接続にか
かる第３の配線層と同層とすることで、製造工程上その
工程数の増加もなく形成できることになるが、同じ面積
とせずに、第１の配線層を第３の配線層より小面積とす
ることで、第１の配線層と第３の配線層との間のぶつか
り合いを避けることができる。
との電気的接続を、抵抗負荷と同層な第２の配線層のみ
を介して行うのではなく、より小さい面積の第１の配線
層と上記第２の配線層の組み合わせで行うようにする。
すると、第２の配線層を形成した場合のコンタクトホー
ル部分での段差が第１の配線層も介することで緩和され
ることになる。そして、上記第１の配線層は、他のスィ
ッチングトランジスタのソースとビット線との接続にか
かる第３の配線層と同層とすることで、製造工程上その
工程数の増加もなく形成できることになるが、同じ面積
とせずに、第１の配線層を第３の配線層より小面積とす
ることで、第１の配線層と第３の配線層との間のぶつか
り合いを避けることができる。
F.実施例 本発明の好適な実施例を図面を参照しながら説明す
る。
る。
第１の実施例 本発明の半導体メモリ装置は、第１層目の多結晶シリ
コン層でワード線等のゲート電極を形成し、第２層目の
多結晶シリコン層で少なくとも小さい面積の第１の配線
層と第３の配線層を形成し、第３層目の多結晶シリコン
層で高抵抗負荷と第２の配線層を形成し、その上にアル
ミ配線層からなるビット線を形成するものである。
コン層でワード線等のゲート電極を形成し、第２層目の
多結晶シリコン層で少なくとも小さい面積の第１の配線
層と第３の配線層を形成し、第３層目の多結晶シリコン
層で高抵抗負荷と第２の配線層を形成し、その上にアル
ミ配線層からなるビット線を形成するものである。
本実施例の半導体メモリ装置のメモリセルの平面レイ
アウトについて、第１図を参照しながら説明すると、Ｐ
型の半導体基板10上には、N+型の不純物拡散領域11（図
中、細い実線で囲んで示す。）が形成されている。この
N+型の不純物拡散領域11は、ゲート電極として機能する
各多結晶シリコン層とセルフアラインで形成され、フリ
ップフロップを構成するMOSトランジスタQ3,Q4と、スィ
ッチングトランジスタQ1,Q2の各々ソース・ドレインが
上記N+型の不純物拡散領域11で形成される。
アウトについて、第１図を参照しながら説明すると、Ｐ
型の半導体基板10上には、N+型の不純物拡散領域11（図
中、細い実線で囲んで示す。）が形成されている。この
N+型の不純物拡散領域11は、ゲート電極として機能する
各多結晶シリコン層とセルフアラインで形成され、フリ
ップフロップを構成するMOSトランジスタQ3,Q4と、スィ
ッチングトランジスタQ1,Q2の各々ソース・ドレインが
上記N+型の不純物拡散領域11で形成される。
これら各ソース・ドレイン領域となるN+型の不純物拡
散領域11上には、ゲート酸化膜等の層間絶縁膜（図示せ
ず。）が予め形成され、この層間絶縁膜上には、第１層
目の多結晶シリコン層（図中、実線で示す。）が形成さ
れる。この第１層目の多結晶シリコン層としては、ワー
ド線WL（WL′）がそれぞれ上記スィッチングトランジス
タQ1,Q2のゲート電極となるように形成され、さらにMOS
トランジスタQ3,Q4のゲート電極12,13や接地線14も形成
される。なお、ゲート電極12,13や接地線14は第２層目
の多結晶シリコン層で形成することもできる。また、領
域21,22,23はそれぞれコンタクト領域であり、破線Ｕは
１つのメモリセルの領域を示す。
散領域11上には、ゲート酸化膜等の層間絶縁膜（図示せ
ず。）が予め形成され、この層間絶縁膜上には、第１層
目の多結晶シリコン層（図中、実線で示す。）が形成さ
れる。この第１層目の多結晶シリコン層としては、ワー
ド線WL（WL′）がそれぞれ上記スィッチングトランジス
タQ1,Q2のゲート電極となるように形成され、さらにMOS
トランジスタQ3,Q4のゲート電極12,13や接地線14も形成
される。なお、ゲート電極12,13や接地線14は第２層目
の多結晶シリコン層で形成することもできる。また、領
域21,22,23はそれぞれコンタクト領域であり、破線Ｕは
１つのメモリセルの領域を示す。
第１層目の多結晶シリコン層からなる上記ワード線WL
は、隣接するメモリセルのワード線WL′と所定の間隔ｄ
を有し、図中Ｘ方向を長手方向として形成されている。
そして、２つのワード線WL,WL′の間には、コンタクト
ホールが形成されるが、後述するような構造からその電
気的接続は良好なものとなり、上記間隔ｄも挟めること
が可能となる。
は、隣接するメモリセルのワード線WL′と所定の間隔ｄ
を有し、図中Ｘ方向を長手方向として形成されている。
そして、２つのワード線WL,WL′の間には、コンタクト
ホールが形成されるが、後述するような構造からその電
気的接続は良好なものとなり、上記間隔ｄも挟めること
が可能となる。
このような第１層目の多結晶シリコン層上には、層間
絶縁膜（図示せず。）が形成される。そして、本実施例
の半導体メモリ装置においては、その層間絶縁膜を開口
したコンタクトホール15,16に対して、第２層目の多結
晶シリコン層を用いてそれぞれ第１の配線層１および第
３の配線層３（第１図中、斜線部分の領域で示す。）が
形成される。これら第１および第３の配線層1,3はそれ
ぞれビット線とのコンタクトを容易ならしめるためのも
のである。すなわち、上記第１のスィッチングトランジ
スタQ1のソース17は、その層間絶縁膜が開口されて第１
のビット線（図示せず。）と接続し、また、上記第２の
スィッチングトランジスタQ2のソース18も同様に層間絶
縁膜が開口されて第２のビット線（図示せず。）と接続
するが、本実施例では、それぞれ第１の配線層１と第３
の配線層３を介して各ビット線と各ソース領域17,18が
接続する。ここで、特に第１の配線層１は、第３層目の
多結晶シリコン層からなる第２の配線層２の下地層とし
て用いられる。また、同時に第１の配線層１は第３の配
線層３よりも小さい面積を有してなり、例えばコンタク
トホール15の平面サイズと同じサイズとされ、上記コン
タクトホール15を充填する。このように第１の配線層１
が第３の配線層３よりも面積小とされることから、同じ
第２層目の多結晶シリコン層を用いた場合であっても、
互いにぶつかり合うことがなく、両者の干渉はない。ま
た、第１の配線層１は、このまま直接ビット線に接続す
るわけではなく、次に説明する第２の配線層２を介して
接続するため、上記第３の配線層３に比較して面積が小
さくとも十分な上記ソース17と第１のビット線との電気
的接続を確保することができる。
絶縁膜（図示せず。）が形成される。そして、本実施例
の半導体メモリ装置においては、その層間絶縁膜を開口
したコンタクトホール15,16に対して、第２層目の多結
晶シリコン層を用いてそれぞれ第１の配線層１および第
３の配線層３（第１図中、斜線部分の領域で示す。）が
形成される。これら第１および第３の配線層1,3はそれ
ぞれビット線とのコンタクトを容易ならしめるためのも
のである。すなわち、上記第１のスィッチングトランジ
スタQ1のソース17は、その層間絶縁膜が開口されて第１
のビット線（図示せず。）と接続し、また、上記第２の
スィッチングトランジスタQ2のソース18も同様に層間絶
縁膜が開口されて第２のビット線（図示せず。）と接続
するが、本実施例では、それぞれ第１の配線層１と第３
の配線層３を介して各ビット線と各ソース領域17,18が
接続する。ここで、特に第１の配線層１は、第３層目の
多結晶シリコン層からなる第２の配線層２の下地層とし
て用いられる。また、同時に第１の配線層１は第３の配
線層３よりも小さい面積を有してなり、例えばコンタク
トホール15の平面サイズと同じサイズとされ、上記コン
タクトホール15を充填する。このように第１の配線層１
が第３の配線層３よりも面積小とされることから、同じ
第２層目の多結晶シリコン層を用いた場合であっても、
互いにぶつかり合うことがなく、両者の干渉はない。ま
た、第１の配線層１は、このまま直接ビット線に接続す
るわけではなく、次に説明する第２の配線層２を介して
接続するため、上記第３の配線層３に比較して面積が小
さくとも十分な上記ソース17と第１のビット線との電気
的接続を確保することができる。
このような第１の配線層１と第３の配線層３を構成す
るための第２層目の多結晶シリコン層上には、層間絶縁
膜を介してさらに第３層目の多結晶シリコン層（図中、
太い一点鎖線で示す。）が形成される。この第３層目の
多結晶シリコン層は、メモリセルを構成する抵抗負荷層
19,20として用いられ、さらに本実施例においては、第
１のスィッチングトランジスタQ1のソース17とビット線
との間の接続のために用いられる第２の配線層２として
も用いられる。この第２の配線層２は、上記抵抗負荷層
19,20と同じ第３層目の多結晶シリコン層により形成さ
れることから、その膜厚がおよそ1000Å程度となって薄
い膜となっている。したがって、そのまま、上記ソース
17の領域を被覆するように形成した場合では、従来の如
き（第５図ｂ参照）カバレージの悪化を招くことになる
が、本実施例では、上述のように当該第２の配線層２の
下部には小さい面積とされた第１の配線層１が配置され
ている。このため、そのコンタクトホール部分での段差
が緩和されることになり、確実な電気的接続が実現され
ることになる。
るための第２層目の多結晶シリコン層上には、層間絶縁
膜を介してさらに第３層目の多結晶シリコン層（図中、
太い一点鎖線で示す。）が形成される。この第３層目の
多結晶シリコン層は、メモリセルを構成する抵抗負荷層
19,20として用いられ、さらに本実施例においては、第
１のスィッチングトランジスタQ1のソース17とビット線
との間の接続のために用いられる第２の配線層２として
も用いられる。この第２の配線層２は、上記抵抗負荷層
19,20と同じ第３層目の多結晶シリコン層により形成さ
れることから、その膜厚がおよそ1000Å程度となって薄
い膜となっている。したがって、そのまま、上記ソース
17の領域を被覆するように形成した場合では、従来の如
き（第５図ｂ参照）カバレージの悪化を招くことになる
が、本実施例では、上述のように当該第２の配線層２の
下部には小さい面積とされた第１の配線層１が配置され
ている。このため、そのコンタクトホール部分での段差
が緩和されることになり、確実な電気的接続が実現され
ることになる。
このように、ワード線WL、WL′の間の領域では、各ス
ィッチングトランジスタQ1,Q2の各ソース17,18には、上
述のような第１〜第３の配線層１〜３が形成される。こ
のためビット線との接続は良好なものとされ、且つ製造
工程上もマスクずれ等に強い構造となる。
ィッチングトランジスタQ1,Q2の各ソース17,18には、上
述のような第１〜第３の配線層１〜３が形成される。こ
のためビット線との接続は良好なものとされ、且つ製造
工程上もマスクずれ等に強い構造となる。
上記第１〜第３の配線層１〜３について、さらに第２
図ａおよび第２図ｂを参照しながら説明する。なお、第
２図ａは第１図のＡ−Ａ線断面図であって、第２図ｂは
第１図のＢ−Ｂ線断面図である。
図ａおよび第２図ｂを参照しながら説明する。なお、第
２図ａは第１図のＡ−Ａ線断面図であって、第２図ｂは
第１図のＢ−Ｂ線断面図である。
本実施例の半導体メモリ装置では、上述の如き第１〜
第３の配線層１〜３がそれぞれ形成される。第２図ａ
は、第３の配線層３が形成される第２のスィッチングト
ランジスタQ2のソース18近傍の断面を示し、上記第３の
配線層３によって、層間絶縁膜24,25,26を介して開口さ
れるコンタクトホール位置の位置ずれが補償されると共
に、そのソース18と第２のビット線BL2との良好な電気
的接続が実現されることになる。
第３の配線層１〜３がそれぞれ形成される。第２図ａ
は、第３の配線層３が形成される第２のスィッチングト
ランジスタQ2のソース18近傍の断面を示し、上記第３の
配線層３によって、層間絶縁膜24,25,26を介して開口さ
れるコンタクトホール位置の位置ずれが補償されると共
に、そのソース18と第２のビット線BL2との良好な電気
的接続が実現されることになる。
そして、第２図ｂに示すように、本実施例の半導体メ
モリ装置では、第１のスィッチングトランジスタQ1のソ
ース17と第１のビット線BL1との接続に、第１の配線層
１と第２の配線層２とが用いられる。第１の配線層１
は、コンタクトホール15と略同じ平面サイズとされ、コ
ンタクトホール15を充填している。そして、この上部に
は抵抗負荷層と同じ薄い第３層目の多結晶シリコン層で
形成され第１の配線層１より大面積の第２の配線層２が
形成される。この第２の配線層２は、第３の配線層３と
同様の面積を有し、平面上は近接することになるが、層
間絶縁膜25の上下に分離されるため、互いに電気的に接
続することはない。また、第１の配線層１は、第３の配
線層３と同じ第２層目の多結晶シリコン層を用いて形成
されるが、第１の配線層１は第３の配線層３よりも小面
積とされることから、当該第１の配線層１が第３の配線
層３と直接に接続することがない。そして、薄い第２の
配線層２の段切れを防止しすると共に、第１のビット線
BL1の接続部27の段差を緩和して、第１のビットBL1のカ
バレージを良好なものとすることができる。このため当
該第１のビット線BL1の電気的接続は確実になされるこ
とになる。
モリ装置では、第１のスィッチングトランジスタQ1のソ
ース17と第１のビット線BL1との接続に、第１の配線層
１と第２の配線層２とが用いられる。第１の配線層１
は、コンタクトホール15と略同じ平面サイズとされ、コ
ンタクトホール15を充填している。そして、この上部に
は抵抗負荷層と同じ薄い第３層目の多結晶シリコン層で
形成され第１の配線層１より大面積の第２の配線層２が
形成される。この第２の配線層２は、第３の配線層３と
同様の面積を有し、平面上は近接することになるが、層
間絶縁膜25の上下に分離されるため、互いに電気的に接
続することはない。また、第１の配線層１は、第３の配
線層３と同じ第２層目の多結晶シリコン層を用いて形成
されるが、第１の配線層１は第３の配線層３よりも小面
積とされることから、当該第１の配線層１が第３の配線
層３と直接に接続することがない。そして、薄い第２の
配線層２の段切れを防止しすると共に、第１のビット線
BL1の接続部27の段差を緩和して、第１のビットBL1のカ
バレージを良好なものとすることができる。このため当
該第１のビット線BL1の電気的接続は確実になされるこ
とになる。
以上のように、本実施例の半導体メモリ装置では、第
１〜第３の配線層を用いてビット線とのコンタクトが良
好に行われる。また、製造上もコンタクトホールの位置
ずれ等に強い構造となる。なお、図示の例では、配線層
１〜３の形状を略正方形で示したが、これに限定されず
他の形状であっても良い。
１〜第３の配線層を用いてビット線とのコンタクトが良
好に行われる。また、製造上もコンタクトホールの位置
ずれ等に強い構造となる。なお、図示の例では、配線層
１〜３の形状を略正方形で示したが、これに限定されず
他の形状であっても良い。
第２の実施例 本実施例は、第１の実施例における第１の配線層１の
形成方法の変形例である。
形成方法の変形例である。
第１の実施例において、第１の配線層１と第３の配線
層３は、それぞれ第1,第２のスィッチングトランジスタ
Q1,Q2のソース17,18上記に形成されるコンタクトホール
15,16を介して接続されていた。第１の実施例では、こ
れらコンタクトホール15,16は同一のサイズであった
が、本実施例では、これを異なるサイズとすることで、
有効に第１の配線層を残存させることができる。
層３は、それぞれ第1,第２のスィッチングトランジスタ
Q1,Q2のソース17,18上記に形成されるコンタクトホール
15,16を介して接続されていた。第１の実施例では、こ
れらコンタクトホール15,16は同一のサイズであった
が、本実施例では、これを異なるサイズとすることで、
有効に第１の配線層を残存させることができる。
すなわち、第３図に示すように、第１の配線層を形成
する側のコンタクトホール31を破線で示すような第３の
配線層を形成する側のコンタクトホール32と同じサイズ
とせず、より小さいサイズとする。このように小さいサ
イズでコンタクトホール31を形成することによって、RI
E法等による第２層目の多結晶シリコン層のパターニン
グの際には、コンタクトホール31のサイズが小さいこと
から、当該コンタクトホール31の内部に上記多結晶シリ
コン層が残存する。このため、敢えて小さいパターンで
第１の配線層を形成せずとも確実に第１の配線層でコン
タクトホール31が充填されることになる。なお、第３図
中、第１図と同じ部分には同じ引用符号を用い、その説
明を省略する。
する側のコンタクトホール31を破線で示すような第３の
配線層を形成する側のコンタクトホール32と同じサイズ
とせず、より小さいサイズとする。このように小さいサ
イズでコンタクトホール31を形成することによって、RI
E法等による第２層目の多結晶シリコン層のパターニン
グの際には、コンタクトホール31のサイズが小さいこと
から、当該コンタクトホール31の内部に上記多結晶シリ
コン層が残存する。このため、敢えて小さいパターンで
第１の配線層を形成せずとも確実に第１の配線層でコン
タクトホール31が充填されることになる。なお、第３図
中、第１図と同じ部分には同じ引用符号を用い、その説
明を省略する。
そして、このような第１の配線層を用いることで、第
１の実施例と同様に第１のビット線のカバレージを改善
し、電気的接続を良好に維持することができる。
１の実施例と同様に第１のビット線のカバレージを改善
し、電気的接続を良好に維持することができる。
なお、第１の実施例と第２の実施例とをそれぞれ組み
合わせるようにすることもできる。
合わせるようにすることもできる。
G.発明の効果 本発明の半導体メモリ装置は、素子の微細化を画った
場合であっても、確実な電気的接続を第１〜第３の配線
層を介して行うことができる。すなわち、第１の配線層
を形成することで、ビット線のカバレージを改善させる
ことができ、また、小さい面積で形成されるため、第３
の配線層と同じ層を用いても問題ない。また、第３およ
び第２の配線層によって、それぞれコンタクト部分でも
段差を緩和できるのでビット線のアルミのカバレジを改
善させることができ、製造工程の上のマスクずれ等にも
強い構造となる。さらに、工程上はその工程数が増加す
るものでもない。
場合であっても、確実な電気的接続を第１〜第３の配線
層を介して行うことができる。すなわち、第１の配線層
を形成することで、ビット線のカバレージを改善させる
ことができ、また、小さい面積で形成されるため、第３
の配線層と同じ層を用いても問題ない。また、第３およ
び第２の配線層によって、それぞれコンタクト部分でも
段差を緩和できるのでビット線のアルミのカバレジを改
善させることができ、製造工程の上のマスクずれ等にも
強い構造となる。さらに、工程上はその工程数が増加す
るものでもない。
第１図は本発明の半導体メモリ装置の一例の一部を示す
レイアウト、第２図ａは第１図のＡ−Ａ線断面図、第２
図ｂは第１図のＢ−Ｂ線断面図、第３図は本発明の第２
の実施例を説明するためのコンタクトホール近傍の平面
図、第４図は従来の半導体メモリ装置の一例のレイアウ
ト、第５図ａは第４図のＡ′−Ａ′線断面図、第５図ｂ
は第４図のＢ′−Ｂ′線断面図である。 １……第１の配線層 ２……第２の配線層 ３……第３の配線層 10……半導体基板 11……N+型の不純物拡散領域 15,16……コンタクトホール 17,18……ソース WL、WL′……ワード線 BL1,BL2……ビット線
レイアウト、第２図ａは第１図のＡ−Ａ線断面図、第２
図ｂは第１図のＢ−Ｂ線断面図、第３図は本発明の第２
の実施例を説明するためのコンタクトホール近傍の平面
図、第４図は従来の半導体メモリ装置の一例のレイアウ
ト、第５図ａは第４図のＡ′−Ａ′線断面図、第５図ｂ
は第４図のＢ′−Ｂ′線断面図である。 １……第１の配線層 ２……第２の配線層 ３……第３の配線層 10……半導体基板 11……N+型の不純物拡散領域 15,16……コンタクトホール 17,18……ソース WL、WL′……ワード線 BL1,BL2……ビット線
Claims (1)
- 【請求項１】フリップフロップと、抵抗負荷と、第１ま
たは第２のビット線にそれぞれ接続される第１および第
２のスィッチングトランジスタとを具備するメモリセル
により構成される半導体メモリ装置において、 第１のスィッチングトランジスタのソースは、第１の配
線層および上記抵抗負荷と同層な第２の配線層を介して
上記第１のビット線と接続され、 第２のスィッチングトランジスタのソースは、第１の配
線層と同層な第３の配線層を介して上記第２のビット線
と接続され、 上記第１の配線層は上記第２および第３の配線層よりも
小面積であることを特徴とする半導体メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62141242A JP2508484B2 (ja) | 1987-06-05 | 1987-06-05 | 半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62141242A JP2508484B2 (ja) | 1987-06-05 | 1987-06-05 | 半導体メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63305551A JPS63305551A (ja) | 1988-12-13 |
| JP2508484B2 true JP2508484B2 (ja) | 1996-06-19 |
Family
ID=15287397
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62141242A Expired - Fee Related JP2508484B2 (ja) | 1987-06-05 | 1987-06-05 | 半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2508484B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3526164B2 (ja) * | 1997-03-10 | 2004-05-10 | 株式会社ルネサステクノロジ | 半導体記憶装置のレイアウト構造 |
-
1987
- 1987-06-05 JP JP62141242A patent/JP2508484B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63305551A (ja) | 1988-12-13 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |