JP3132437B2 - 半導体記憶装置 - Google Patents
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
- H10B10/15—Static random access memory [SRAM] devices comprising a resistor load element
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
- Y10S257/903—FET configuration adapted for use as static memory cell
- Y10S257/904—FET configuration adapted for use as static memory cell with passive components,, e.g. polysilicon resistors
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Description
【０００１】
【発明の属する技術分野】この発明は、相補型の電界効
果トランジスタで構成された半導体記憶装置に関し、特
に、ＳＲＡＭ（スタティックランダムアクセスメモリ）
のセルを備えた半導体記憶装置に関する。
果トランジスタで構成された半導体記憶装置に関し、特
に、ＳＲＡＭ（スタティックランダムアクセスメモリ）
のセルを備えた半導体記憶装置に関する。
【０００２】
【従来の技術】従来より、各種の半導体装置における記
憶手段としてスタティックランダムアクセスメモリ（Ｓ
ＲＡＭ）が利用されている。このＳＲＡＭは、ハイ（Ｈ
ｉｇｈ），ロー（Ｌｏｗ）のデータを記憶する複数のセ
ルからなり、このセルとして高抵抗負荷形のものがあ
る。そして、この高抵抗負荷形のＳＲＡＭセルでは、負
荷をシリコン膜で形成すると構造が簡素化され有利ｔな
る。まず、図２を参照して、上述したＳＲＡＭセルの構
成に関して説明する。
憶手段としてスタティックランダムアクセスメモリ（Ｓ
ＲＡＭ）が利用されている。このＳＲＡＭは、ハイ（Ｈ
ｉｇｈ），ロー（Ｌｏｗ）のデータを記憶する複数のセ
ルからなり、このセルとして高抵抗負荷形のものがあ
る。そして、この高抵抗負荷形のＳＲＡＭセルでは、負
荷をシリコン膜で形成すると構造が簡素化され有利ｔな
る。まず、図２を参照して、上述したＳＲＡＭセルの構
成に関して説明する。
【０００３】高抵抗負荷形のＳＲＡＭセルでは、高電位
のＶccと低電位の接地との間に、第１の負荷抵抗Ｒ１と
第１の駆動トランジスタ（ＭＯＳＦＥＴ）Ｔ１とを直列
接続（第１のインバータ）し、第２の負荷抵抗Ｒ２と第
２の駆動トランジスタＴ２とを直列接続（第２のインバ
ータ）している。そして、第１の負荷抵抗Ｒ１と第１の
駆動トランジスタＴ１との接続部に、第２の駆動トラン
ジスタのゲート電極を接続して第１の節点Ａとし、第２
の負荷抵抗Ｒ２と第２の駆動トランジスタＴ２との接続
部に、第１の駆動トランジスタＴ１のゲート電極を接続
して第２の節点Ａ２としてフリップフロップを構成して
いる。
のＶccと低電位の接地との間に、第１の負荷抵抗Ｒ１と
第１の駆動トランジスタ（ＭＯＳＦＥＴ）Ｔ１とを直列
接続（第１のインバータ）し、第２の負荷抵抗Ｒ２と第
２の駆動トランジスタＴ２とを直列接続（第２のインバ
ータ）している。そして、第１の負荷抵抗Ｒ１と第１の
駆動トランジスタＴ１との接続部に、第２の駆動トラン
ジスタのゲート電極を接続して第１の節点Ａとし、第２
の負荷抵抗Ｒ２と第２の駆動トランジスタＴ２との接続
部に、第１の駆動トランジスタＴ１のゲート電極を接続
して第２の節点Ａ２としてフリップフロップを構成して
いる。
【０００４】そして、第１のワード線Ｗ１をゲート電極
とする第１の転送用トランジスタＴ３のソース・ドレイ
ン経路を介し、第１の節点Ａ１をビット線ＢＬに接続し
ている。また、第１のワード線Ｗ１と同一の信号が伝送
される第２のワード線Ｗ２をゲート電極とする第２の転
送トランジスタＴ４のソース・ドレイン経路を介し、第
２の節点Ａ２を反転ビット線ｒＢＬに接続している。
とする第１の転送用トランジスタＴ３のソース・ドレイ
ン経路を介し、第１の節点Ａ１をビット線ＢＬに接続し
ている。また、第１のワード線Ｗ１と同一の信号が伝送
される第２のワード線Ｗ２をゲート電極とする第２の転
送トランジスタＴ４のソース・ドレイン経路を介し、第
２の節点Ａ２を反転ビット線ｒＢＬに接続している。
【０００５】次に、第１の節点Ａ１の構造を説明する。
なお、第１の節点Ａ１と第２の節点Ａ２とは同様の構造
である。第１の駆動トランジスタＴ１のドレイン領域と
第１の転送トランジスタＴ３のソースもしくはドレイン
領域のいずれか一方の領域とを、共通のｎ形不純物領域
で構成する。そして、層間絶縁膜にこのｎ形不純物領域
に達する共通コンタクト穴を形成し、この共通コンタク
ト穴の箇所において第２の駆動トランジスタＴ２のゲー
ト電極および第１の負荷抵抗Ｒ１の一端をｎ形不純物領
域に接続して共通コンタクトを構成する。
なお、第１の節点Ａ１と第２の節点Ａ２とは同様の構造
である。第１の駆動トランジスタＴ１のドレイン領域と
第１の転送トランジスタＴ３のソースもしくはドレイン
領域のいずれか一方の領域とを、共通のｎ形不純物領域
で構成する。そして、層間絶縁膜にこのｎ形不純物領域
に達する共通コンタクト穴を形成し、この共通コンタク
ト穴の箇所において第２の駆動トランジスタＴ２のゲー
ト電極および第１の負荷抵抗Ｒ１の一端をｎ形不純物領
域に接続して共通コンタクトを構成する。
【０００６】この共通コンタクトの構造は、従来より様
々の構造が提案されており、例えば、特開昭６３−１９
３５５８号公報には、図３に示す構造に関して記載され
ている。この共通コンタクトの構造に関して説明する
と、一方のインバータの共通のコンタクト領域となるｎ
形不純物領域３２２が、ｐ形シリコン基板３０１に形成
されている。そして、このｎ形不純物領域３２２上に、
他方のインバータの駆動トランジスタの多結晶シリコン
ゲート３３２が、ゲート絶縁膜と同様の薄い絶縁膜３０
３を介して延在して形成されている。また、負荷素子と
しての負荷抵抗Ｒの高抵抗の多結晶シリコン膜３７１
が、層間絶縁膜３４１，３４２の間に形成されている。
また、負荷抵抗Ｒの高抵抗多結晶シリコン膜３７１の側
面を露出させる共通コンタクト穴３５２ａが、層間絶縁
膜３４１，３４２に形成されている。そして、共通コン
タクト穴３５２ａが、高不純物濃度の低抵抗多結晶シリ
コン層３７３で充填されている。
々の構造が提案されており、例えば、特開昭６３−１９
３５５８号公報には、図３に示す構造に関して記載され
ている。この共通コンタクトの構造に関して説明する
と、一方のインバータの共通のコンタクト領域となるｎ
形不純物領域３２２が、ｐ形シリコン基板３０１に形成
されている。そして、このｎ形不純物領域３２２上に、
他方のインバータの駆動トランジスタの多結晶シリコン
ゲート３３２が、ゲート絶縁膜と同様の薄い絶縁膜３０
３を介して延在して形成されている。また、負荷素子と
しての負荷抵抗Ｒの高抵抗の多結晶シリコン膜３７１
が、層間絶縁膜３４１，３４２の間に形成されている。
また、負荷抵抗Ｒの高抵抗多結晶シリコン膜３７１の側
面を露出させる共通コンタクト穴３５２ａが、層間絶縁
膜３４１，３４２に形成されている。そして、共通コン
タクト穴３５２ａが、高不純物濃度の低抵抗多結晶シリ
コン層３７３で充填されている。
【０００７】このように、他方のインバータの駆動トラ
ンジスタのゲート電極３３２は、一方のインバータのｎ
形不純物領域３２２に、高不純物濃度の低抵抗多結晶シ
リコン層３７３により接続している。すなわち、他方の
インバータの駆動トランジスタのゲート電極３３２は、
実質的に抵抗ゼロで、節点すなわちｎ形不純物領域に接
続している構造となっている。ところで、上述した負荷
抵抗型のＳＲＡＭセルの平面形状において、セルの中心
点に対して一対の駆動トランジスタ同士を点対称に形成
し、一対の転送トランジスタ同士を点対称に形成し、一
対の負荷抵抗同士を点対称に形成すると、セルの平衡性
や安定性が良くなり、データ保持の信頼性を向上するこ
とができる。
ンジスタのゲート電極３３２は、一方のインバータのｎ
形不純物領域３２２に、高不純物濃度の低抵抗多結晶シ
リコン層３７３により接続している。すなわち、他方の
インバータの駆動トランジスタのゲート電極３３２は、
実質的に抵抗ゼロで、節点すなわちｎ形不純物領域に接
続している構造となっている。ところで、上述した負荷
抵抗型のＳＲＡＭセルの平面形状において、セルの中心
点に対して一対の駆動トランジスタ同士を点対称に形成
し、一対の転送トランジスタ同士を点対称に形成し、一
対の負荷抵抗同士を点対称に形成すると、セルの平衡性
や安定性が良くなり、データ保持の信頼性を向上するこ
とができる。
【０００８】例えば、特開昭６３−１９３５５８号公報
には、図４に示すような対称構造のレイアウトに関して
記載されている。なお、上記図３は、図４のＢＢ’断面
を示している。この図４に示すように、まず、第１の駆
動トランジスタＴ１は、接地線に接続するｎ形不純物領
域３２１をソース領域とし、ｎ形不純物領域３２２をド
レイン領域とし、第１層目の多結晶シリコン層からなる
ゲート電極３３１を有して構成されている。また、第２
の駆動トランジスタＴ２は、接地線に接続するｎ形不純
物領域３２５をソース領域とし、ｎ形不純物領域３２４
をドレイン領域とし、第１層目の多結晶シリコン層から
なるゲート電極３３２を有して構成されている。
には、図４に示すような対称構造のレイアウトに関して
記載されている。なお、上記図３は、図４のＢＢ’断面
を示している。この図４に示すように、まず、第１の駆
動トランジスタＴ１は、接地線に接続するｎ形不純物領
域３２１をソース領域とし、ｎ形不純物領域３２２をド
レイン領域とし、第１層目の多結晶シリコン層からなる
ゲート電極３３１を有して構成されている。また、第２
の駆動トランジスタＴ２は、接地線に接続するｎ形不純
物領域３２５をソース領域とし、ｎ形不純物領域３２４
をドレイン領域とし、第１層目の多結晶シリコン層から
なるゲート電極３３２を有して構成されている。
【０００９】また、第１の転送トランジスタＴ３は、ｎ
形不純物領域３２２をソースおよびドレイン領域の一方
とし、ビット線ＢＬに接続するｎ形不純物領域３２３を
ソースおよびドレインの他方の領域とし、第１層目の多
結晶シリコン層のゲート電極３３１，３３２上を層間絶
縁膜を介して交差する第２の多結晶シリコン層からなる
ワード線３３３の一部をゲート電極として有して構成さ
れている。また、第２の転送トランジスタＴ４は、ｎ形
不純物領域３２４をソースおよびドレイン領域のうち一
方の領域とし、反転ビット線ｒＢＬに接続するｎ形不純
物領域３２６をソースおよびドレイン領域のうち他方の
領域とし、上述した第２層目の多結晶シリコン層からな
るワード線３３３の他の一部をゲート電極として有して
構成されている。
形不純物領域３２２をソースおよびドレイン領域の一方
とし、ビット線ＢＬに接続するｎ形不純物領域３２３を
ソースおよびドレインの他方の領域とし、第１層目の多
結晶シリコン層のゲート電極３３１，３３２上を層間絶
縁膜を介して交差する第２の多結晶シリコン層からなる
ワード線３３３の一部をゲート電極として有して構成さ
れている。また、第２の転送トランジスタＴ４は、ｎ形
不純物領域３２４をソースおよびドレイン領域のうち一
方の領域とし、反転ビット線ｒＢＬに接続するｎ形不純
物領域３２６をソースおよびドレイン領域のうち他方の
領域とし、上述した第２層目の多結晶シリコン層からな
るワード線３３３の他の一部をゲート電極として有して
構成されている。
【００１０】また、第３層目の多結晶シリコン層３７１
ａからなる第１の負荷抵抗Ｒ１は、第１の節点Ａ１とな
る共通コンタクト穴３５２ａでｎ形不純物領域３２２に
接続し、第３層目の多結晶シリコン層３７１ｂからなる
第２の負荷抵抗Ｒ２は、第２の節点Ａ２となる共通コン
タクト穴３５２ｂにおいてｎ形不純物領域３２４に接続
している。
ａからなる第１の負荷抵抗Ｒ１は、第１の節点Ａ１とな
る共通コンタクト穴３５２ａでｎ形不純物領域３２２に
接続し、第３層目の多結晶シリコン層３７１ｂからなる
第２の負荷抵抗Ｒ２は、第２の節点Ａ２となる共通コン
タクト穴３５２ｂにおいてｎ形不純物領域３２４に接続
している。
【００１１】そして、図４に示すＳＲＡＭセルの平面形
状（パターンレイアウト）において、セルの中心点４０
０に対し、第１の駆動トランジスタＴ１と第２の駆動ト
ランジスタＴ２とは、互いに点対称に形状形成されてい
る。同様に、中心点４００に対し、第１の転送トランジ
スタＴ３と第２の転送トランジスタＴ４とは、互いに点
対称に形状形成されている。そして、中心点４００に対
し、第１の負荷抵抗Ｒ１と第２の負荷抵抗Ｒ２とは、互
いに点対称に形状形成されている。
状（パターンレイアウト）において、セルの中心点４０
０に対し、第１の駆動トランジスタＴ１と第２の駆動ト
ランジスタＴ２とは、互いに点対称に形状形成されてい
る。同様に、中心点４００に対し、第１の転送トランジ
スタＴ３と第２の転送トランジスタＴ４とは、互いに点
対称に形状形成されている。そして、中心点４００に対
し、第１の負荷抵抗Ｒ１と第２の負荷抵抗Ｒ２とは、互
いに点対称に形状形成されている。
【００１２】
【発明が解決しようとする課題】従来では以上に示すよ
うに構成されていたので、１ビットセル毎あるいは２ビ
ットセル毎にコンタクトを取る構成にするためには、ゲ
ートおよび配線を５層構成にする必要がある。すなわ
ち、駆動トランジスタゲートの層、転送トランジスタゲ
ートの層、負荷抵抗を構成する高抵抗ポリシリコン層、
接地配線、ビット線の５層である。ここで、配線層を１
つでも減らすために、接地を基板に形成した拡散層で配
置する場合、その接地線に抵抗がつくことになり、セル
の動作特性が悪くなる。
うに構成されていたので、１ビットセル毎あるいは２ビ
ットセル毎にコンタクトを取る構成にするためには、ゲ
ートおよび配線を５層構成にする必要がある。すなわ
ち、駆動トランジスタゲートの層、転送トランジスタゲ
ートの層、負荷抵抗を構成する高抵抗ポリシリコン層、
接地配線、ビット線の５層である。ここで、配線層を１
つでも減らすために、接地を基板に形成した拡散層で配
置する場合、その接地線に抵抗がつくことになり、セル
の動作特性が悪くなる。
【００１３】この発明は、以上のような問題点を解消す
るためになされたものであり、セルの動作特性を悪化さ
せることなく、より少ない配線層数でＳＲＡＭセルが構
成できるようにすることを目的とする。
るためになされたものであり、セルの動作特性を悪化さ
せることなく、より少ない配線層数でＳＲＡＭセルが構
成できるようにすることを目的とする。
【００１４】
【課題を解決するための手段】この発明の半導体記憶装
置は、半導体基板上に形成された第１の駆動用絶縁ゲー
ト電界効果トランジスタの第１ドレイン領域に、第１の
負荷素子の一端と半導体基板上に形成された第２の駆動
用絶縁ゲート電界効果トランジスタの第２ゲート電極が
電気的に接続され、第２の駆動用絶縁ゲート電界効果ト
ランジスタの第２ドレイン領域に第２の負荷素子の一端
と第１の駆動用絶縁ゲート電界効果トランジスタの第１
ゲート電極が電気的に接続されてフリップフロップが構
成されたスタティックランダムアクセスメモリセルを有
し、第１と第２ゲート電極上に形成された層間絶縁膜内
に配置されて第１および第２の負荷素子を各々構成して
下端が前記第１および第２のドレイン領域に各々接触し
て接続された第１および第２の共通コンタクトと、この
第１および第２の共通コンタクトの上端に接触して接続
されて第１および第２のドレイン領域に電源を供給する
ための電源配線と、この電源配線と同一配線層に形成さ
れて第１および第２の駆動用絶縁ゲート電界効果トラン
ジスタのソース領域に各々接続された第１および第２の
接地配線とを備え、第１および第２の共通コンタクト
は、第２および第１ゲート電極各々の延在部分に各々接
触して接続されているものとした。したがって、第１お
よび第２の駆動用絶縁ゲート電界効果トランジスタのソ
ース領域を接地に接続するための接地配線と電源配線と
を、同一の導電層より形成することが可能となる。
置は、半導体基板上に形成された第１の駆動用絶縁ゲー
ト電界効果トランジスタの第１ドレイン領域に、第１の
負荷素子の一端と半導体基板上に形成された第２の駆動
用絶縁ゲート電界効果トランジスタの第２ゲート電極が
電気的に接続され、第２の駆動用絶縁ゲート電界効果ト
ランジスタの第２ドレイン領域に第２の負荷素子の一端
と第１の駆動用絶縁ゲート電界効果トランジスタの第１
ゲート電極が電気的に接続されてフリップフロップが構
成されたスタティックランダムアクセスメモリセルを有
し、第１と第２ゲート電極上に形成された層間絶縁膜内
に配置されて第１および第２の負荷素子を各々構成して
下端が前記第１および第２のドレイン領域に各々接触し
て接続された第１および第２の共通コンタクトと、この
第１および第２の共通コンタクトの上端に接触して接続
されて第１および第２のドレイン領域に電源を供給する
ための電源配線と、この電源配線と同一配線層に形成さ
れて第１および第２の駆動用絶縁ゲート電界効果トラン
ジスタのソース領域に各々接続された第１および第２の
接地配線とを備え、第１および第２の共通コンタクト
は、第２および第１ゲート電極各々の延在部分に各々接
触して接続されているものとした。したがって、第１お
よび第２の駆動用絶縁ゲート電界効果トランジスタのソ
ース領域を接地に接続するための接地配線と電源配線と
を、同一の導電層より形成することが可能となる。
【００１５】
【発明の実施の形態】以下この発明の実施の形態を図を
参照して説明する。図１は、この発明の実施の形態にお
ける半導体記憶装置のレイアウトに関して示す平面図、
および、その平面図におけるＡＡ’における断面図であ
る。図１（ａ）に示すように、まず、第１の駆動トラン
ジスタＴ１は、ドレインと接地に接続するソースとを有
し、そして、第１層目の多結晶シリコン層からなるゲー
ト電極１０３ａを有して構成されている。そのドレイン
は、図１（ｂ）において、半導体からなる基板１０１に
形成されたｎ形不純物領域１０２ａからなり、ソースは
ｎ形不純物領域１０２ｂからなる。また、第２の駆動ト
ランジスタＴ２は、図示していないがドレインと接地に
接続するソースとを有し、第１層目の多結晶シリコン層
からなるゲート電極１０３ｂを有して構成している。
参照して説明する。図１は、この発明の実施の形態にお
ける半導体記憶装置のレイアウトに関して示す平面図、
および、その平面図におけるＡＡ’における断面図であ
る。図１（ａ）に示すように、まず、第１の駆動トラン
ジスタＴ１は、ドレインと接地に接続するソースとを有
し、そして、第１層目の多結晶シリコン層からなるゲー
ト電極１０３ａを有して構成されている。そのドレイン
は、図１（ｂ）において、半導体からなる基板１０１に
形成されたｎ形不純物領域１０２ａからなり、ソースは
ｎ形不純物領域１０２ｂからなる。また、第２の駆動ト
ランジスタＴ２は、図示していないがドレインと接地に
接続するソースとを有し、第１層目の多結晶シリコン層
からなるゲート電極１０３ｂを有して構成している。
【００１６】また、第１の転送トランジスタＴ３は、図
１（ｂ）に示すｎ形不純物領域１０２ａをソースおよび
ドレインの一方とし、やはり図１（ｂ）に示す半導体基
板１０１に形成されたｎ形不純物領域１０２ｃをソース
およびドレインの他方の領域とし、第１層目の多結晶シ
リコン層よりなるゲート電極１０３ａ，１０３ｂ上を層
間絶縁膜を介して交差する第２の多結晶シリコン層から
なるワード線１０４の一部をゲート電極１０４ａとして
構成している。また、第２の転送トランジスタＴ４は、
第２の駆動トランジスタＴ２のドレインを構成するｎ形
不純物領域をソースおよびドレイン領域の一方とし、図
示していないが、反転ビット線ｒＢＬに接続するｎ形不
純物領域をソースおよびドレイン領域のうち他方の領域
とし、ワード線１０４の他の一部をゲート電極１０４ｂ
として有して構成されている。
１（ｂ）に示すｎ形不純物領域１０２ａをソースおよび
ドレインの一方とし、やはり図１（ｂ）に示す半導体基
板１０１に形成されたｎ形不純物領域１０２ｃをソース
およびドレインの他方の領域とし、第１層目の多結晶シ
リコン層よりなるゲート電極１０３ａ，１０３ｂ上を層
間絶縁膜を介して交差する第２の多結晶シリコン層から
なるワード線１０４の一部をゲート電極１０４ａとして
構成している。また、第２の転送トランジスタＴ４は、
第２の駆動トランジスタＴ２のドレインを構成するｎ形
不純物領域をソースおよびドレイン領域の一方とし、図
示していないが、反転ビット線ｒＢＬに接続するｎ形不
純物領域をソースおよびドレイン領域のうち他方の領域
とし、ワード線１０４の他の一部をゲート電極１０４ｂ
として有して構成されている。
【００１７】また、ゲート電極１０３ａおよび第２の転
送トランジスタのソースおよびドレインの一方が、共通
コンタクト１０５ａを介して電源Ｖccに接続する電源配
線１０６に接続する。同様に、ゲート電極１０３ｂおよ
び第１の転送トランジスタのソースおよびドレインの一
方が、共通コンタクト１０５ｂを介して電源Ｖccに接続
する電源配線１０６に接続する。ここで、共通コンタク
ト１０５ａ，１０５ｂは高抵抗のポリシリコンから構成
し、共通コンタクト１０５ａで第１の負荷抵抗Ｒ１（図
２）を構成し、共通コンタクト１０５ｂで第２の負荷抵
抗Ｒ２を構成するようにしている。また、第１の駆動ト
ランジスタＴ１のソースは、グランドコンタクト１０７
ａおよび接地配線１０８ａを介して接地に接続し、第２
の駆動トランジスタＴ２のソースは、グランドコンタク
ト１０７ｂおよび接地配線１０８ｂを介して接地に接続
する。
送トランジスタのソースおよびドレインの一方が、共通
コンタクト１０５ａを介して電源Ｖccに接続する電源配
線１０６に接続する。同様に、ゲート電極１０３ｂおよ
び第１の転送トランジスタのソースおよびドレインの一
方が、共通コンタクト１０５ｂを介して電源Ｖccに接続
する電源配線１０６に接続する。ここで、共通コンタク
ト１０５ａ，１０５ｂは高抵抗のポリシリコンから構成
し、共通コンタクト１０５ａで第１の負荷抵抗Ｒ１（図
２）を構成し、共通コンタクト１０５ｂで第２の負荷抵
抗Ｒ２を構成するようにしている。また、第１の駆動ト
ランジスタＴ１のソースは、グランドコンタクト１０７
ａおよび接地配線１０８ａを介して接地に接続し、第２
の駆動トランジスタＴ２のソースは、グランドコンタク
ト１０７ｂおよび接地配線１０８ｂを介して接地に接続
する。
【００１８】そして、第１の転送トランジスタＴ３のソ
ースおよびドレインの一方（ｎ形不純物領域１０２ｃ）
が、ビットコンタクト１０９ａを介してビット線１１０
（図１（ｂ））に接続し、第２の第１の転送トランジス
タＴ４のソースおよびドレインの一方が、ビットコンタ
クト１０９ｂを介して図示していない反転ビット線に接
続している。なお、図１（ｂ）に示すように、ゲート電
極１０３ａ，１０４ａは、それぞれゲート絶縁膜１１１
ａ，１１１ｂ上に形成され、それぞれ異なる工程で作製
される。また、ビット線１１０は、層間絶縁膜１１２を
介して形成されている。また、例えば、ビットコンタク
ト１０９ａが形成されているコンタクトホール内には、
その側壁にサイドウォール１１３が形成され、ビットコ
ンタクト１０９ａと接地配線１０８ｂとを絶縁分離して
いる。
ースおよびドレインの一方（ｎ形不純物領域１０２ｃ）
が、ビットコンタクト１０９ａを介してビット線１１０
（図１（ｂ））に接続し、第２の第１の転送トランジス
タＴ４のソースおよびドレインの一方が、ビットコンタ
クト１０９ｂを介して図示していない反転ビット線に接
続している。なお、図１（ｂ）に示すように、ゲート電
極１０３ａ，１０４ａは、それぞれゲート絶縁膜１１１
ａ，１１１ｂ上に形成され、それぞれ異なる工程で作製
される。また、ビット線１１０は、層間絶縁膜１１２を
介して形成されている。また、例えば、ビットコンタク
ト１０９ａが形成されているコンタクトホール内には、
その側壁にサイドウォール１１３が形成され、ビットコ
ンタクト１０９ａと接地配線１０８ｂとを絶縁分離して
いる。
【００１９】以上示したように、この実施の形態によれ
ば、まず、ＳＲＡＭセルを構成する負荷抵抗を、配線層
ではなく、共通コンタクト１０５ａ，１０５ｂにより構
成するようにした。この結果、電源Ｖccを供給する電源
配線１０６と接地配線１０８ａ，１０８ｂとを同一の配
線層で形成できる。また、ビット線１１０のコンタクト
を、接地配線１０８ａ，１０８ｂを貫いて形成するよう
にした。したがって、この実施の形態によれば、配線層
として、まず第１に、ゲート電極１０３ａが形成される
第１層目の多結晶シリコン層があり、第２に、ゲート電
極１０４ａを構成するワード線１０４が形成される第２
層目の多結晶シリコン層がある。また、第３に、電源Ｖ
ccに接続する電源配線１０６や接地配線１０８ａなど形
成される第３層目の多結晶シリコン層があり、第４にビ
ット線１１０が形成される第１層目のアルミニウム層が
ある。すなわち、この実施の形態によれば、配線層が４
層の多層構造となっている。
ば、まず、ＳＲＡＭセルを構成する負荷抵抗を、配線層
ではなく、共通コンタクト１０５ａ，１０５ｂにより構
成するようにした。この結果、電源Ｖccを供給する電源
配線１０６と接地配線１０８ａ，１０８ｂとを同一の配
線層で形成できる。また、ビット線１１０のコンタクト
を、接地配線１０８ａ，１０８ｂを貫いて形成するよう
にした。したがって、この実施の形態によれば、配線層
として、まず第１に、ゲート電極１０３ａが形成される
第１層目の多結晶シリコン層があり、第２に、ゲート電
極１０４ａを構成するワード線１０４が形成される第２
層目の多結晶シリコン層がある。また、第３に、電源Ｖ
ccに接続する電源配線１０６や接地配線１０８ａなど形
成される第３層目の多結晶シリコン層があり、第４にビ
ット線１１０が形成される第１層目のアルミニウム層が
ある。すなわち、この実施の形態によれば、配線層が４
層の多層構造となっている。
【００２０】
【発明の効果】以上説明したように、この発明では、ス
タティックランダムアクセスメモリセルのフリップフロ
ップを構成する第１および第２の駆動用絶縁ゲート電界
効果トランジスタの第１および第２ドレイン領域に、共
通の電源配線で電源を供給し、また第１および第２の駆
動用絶縁ゲート電化効果トランジスタのソース領域に電
源配線と同一配線層で構成した第１および第２の接地配
線を各々接続し、加えて、第１ドレイン領域と第２ゲー
ト電極の延在部および第２ドレイン領域と第１ゲート電
極の延在部に各々接続し、かつ電源配線に接続する第１
および第２の共通コンタクトで、フリップフロップの第
１および第２の負荷抵抗素子を構成した。したがって、
第１および第２の駆動用絶縁ゲート電界効果トランジス
タのソース領域を接地に接続するための接地配線と電源
配線とを、同一の導電層より形成することが可能とな
る。この結果、この発明によれば、セルの動作特性を悪
化させることなく、より少ない配線層数でＳＲＡＭセル
が構成できるという効果を有する。
タティックランダムアクセスメモリセルのフリップフロ
ップを構成する第１および第２の駆動用絶縁ゲート電界
効果トランジスタの第１および第２ドレイン領域に、共
通の電源配線で電源を供給し、また第１および第２の駆
動用絶縁ゲート電化効果トランジスタのソース領域に電
源配線と同一配線層で構成した第１および第２の接地配
線を各々接続し、加えて、第１ドレイン領域と第２ゲー
ト電極の延在部および第２ドレイン領域と第１ゲート電
極の延在部に各々接続し、かつ電源配線に接続する第１
および第２の共通コンタクトで、フリップフロップの第
１および第２の負荷抵抗素子を構成した。したがって、
第１および第２の駆動用絶縁ゲート電界効果トランジス
タのソース領域を接地に接続するための接地配線と電源
配線とを、同一の導電層より形成することが可能とな
る。この結果、この発明によれば、セルの動作特性を悪
化させることなく、より少ない配線層数でＳＲＡＭセル
が構成できるという効果を有する。
【図１】 この発明の実施の形態における半導体記憶装
置のレイアウトに関して示す平面図、および、その平面
図におけるＡＡ’における断面図である。
置のレイアウトに関して示す平面図、および、その平面
図におけるＡＡ’における断面図である。
【図２】 ＳＲＡＭセルの構成を示す回路図である。
【図３】 共通コンタクトの構造を示す断面図である。
【図４】 ＳＲＡＭセルの対称構造のレイアウトに関し
て示す平面図である。
て示す平面図である。
１０１…基板、１０２ａ，１０２ｂ，１０２ｃ…ｎ形不
純物領域、１０３ａ，１０３ｂ，１０４ａ，１０４ｂ…
ゲート電極、１０４…ワード線，１０５ａ，１０５ｂ…
コンタクト、１０６…電源配線、１０７ａ，１０７ｂ…
グランドコンタクト、１０８ａ，１０８ｂ…接地配線、
１０９ａ，１０９ｂ…ビットコンタクト、１１０…ビッ
ト線、１１１ａ，１１１ｂ…ゲート絶縁膜、１１２…層
間絶縁膜、１１３…サイドウォール。
純物領域、１０３ａ，１０３ｂ，１０４ａ，１０４ｂ…
ゲート電極、１０４…ワード線，１０５ａ，１０５ｂ…
コンタクト、１０６…電源配線、１０７ａ，１０７ｂ…
グランドコンタクト、１０８ａ，１０８ｂ…接地配線、
１０９ａ，１０９ｂ…ビットコンタクト、１１０…ビッ
ト線、１１１ａ，１１１ｂ…ゲート絶縁膜、１１２…層
間絶縁膜、１１３…サイドウォール。
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/8244 H01L 27/11
Claims (2)
- 【請求項１】 半導体基板上に形成された第１の駆動用
絶縁ゲート電界効果トランジスタの第１ドレイン領域
に、第１の負荷素子の一端と前記半導体基板上に形成さ
れた第２の駆動用絶縁ゲート電界効果トランジスタの第
２ゲート電極が電気的に接続され、前記第２の駆動用絶
縁ゲート電界効果トランジスタの第２ドレイン領域に第
２の負荷素子の一端と前記第１の駆動用絶縁ゲート電界
効果トランジスタの第１ゲート電極が電気的に接続され
てフリップフロップが構成されたスタティックランダム
アクセスメモリセルを有する半導体記憶装置において、前記第１と第２ゲート電極上に形成された層間絶縁膜内
に配置されて前記第１および第２の負荷素子を各々構成
して下端が前記第１および第２のドレイン領域に各々接
触して接続された第１および第２の共通コンタクトと、 この第１および第２の共通コンタクトの上端に接触して
接続されて前記第１および第２のドレイン領域に電源を
供給するための電源配線と、 この電源配線と同一配線層に形成されて前記第１および
第２の駆動用絶縁ゲート電界効果トランジスタのソース
領域に各々接続された第１および第２の接地配線と を備
え、 前記第１および第２の共通コンタクトは、前記第２およ
び第１ゲート電極各々の延在部分に各々接触して接続さ
れ たことを特徴とする半導体記憶装置。 - 【請求項２】 請求項１記載の半導体記憶装置におい
て、 前記スタティックランダムアクセスメモリセルのビット
線が、前記接地配線上に形成され、前記接地配線を絶縁
された状態で貫いて前記半導体基板に接触していること
を特徴とする半導体記憶装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09262078A JP3132437B2 (ja) | 1997-09-26 | 1997-09-26 | 半導体記憶装置 |
| TW087116025A TW388917B (en) | 1997-09-26 | 1998-09-25 | High-resistance load SRAM |
| US09/160,796 US20010040260A1 (en) | 1997-09-26 | 1998-09-25 | High-resistance load sram |
| CN98119395A CN1226088A (zh) | 1997-09-26 | 1998-09-25 | 高阻负载静态随机存取存储器 |
| KR1019980040151A KR19990030179A (ko) | 1997-09-26 | 1998-09-26 | 고저항 부하 ｓｒａｍ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09262078A JP3132437B2 (ja) | 1997-09-26 | 1997-09-26 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11102974A JPH11102974A (ja) | 1999-04-13 |
| JP3132437B2 true JP3132437B2 (ja) | 2001-02-05 |
Family
ID=17370729
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP09262078A Expired - Fee Related JP3132437B2 (ja) | 1997-09-26 | 1997-09-26 | 半導体記憶装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US20010040260A1 (ja) |
| JP (1) | JP3132437B2 (ja) |
| KR (1) | KR19990030179A (ja) |
| CN (1) | CN1226088A (ja) |
| TW (1) | TW388917B (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6807086B2 (en) * | 2001-11-30 | 2004-10-19 | Kabushiki Kaisha Toshiba | Magnetic random access memory |
| JP4670252B2 (ja) * | 2004-01-20 | 2011-04-13 | ソニー株式会社 | 記憶装置 |
-
1997
- 1997-09-26 JP JP09262078A patent/JP3132437B2/ja not_active Expired - Fee Related
-
1998
- 1998-09-25 CN CN98119395A patent/CN1226088A/zh active Pending
- 1998-09-25 US US09/160,796 patent/US20010040260A1/en not_active Abandoned
- 1998-09-25 TW TW087116025A patent/TW388917B/zh not_active IP Right Cessation
- 1998-09-26 KR KR1019980040151A patent/KR19990030179A/ko active IP Right Grant
Also Published As
| Publication number | Publication date |
|---|---|
| US20010040260A1 (en) | 2001-11-15 |
| KR19990030179A (ko) | 1999-04-26 |
| CN1226088A (zh) | 1999-08-18 |
| TW388917B (en) | 2000-05-01 |
| JPH11102974A (ja) | 1999-04-13 |
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