JP3520662B2 - 電子コントロールユニットの監視装置 - Google Patents
電子コントロールユニットの監視装置Info
- Publication number
- JP3520662B2 JP3520662B2 JP11204796A JP11204796A JP3520662B2 JP 3520662 B2 JP3520662 B2 JP 3520662B2 JP 11204796 A JP11204796 A JP 11204796A JP 11204796 A JP11204796 A JP 11204796A JP 3520662 B2 JP3520662 B2 JP 3520662B2
- Authority
- JP
- Japan
- Prior art keywords
- reset
- fail
- output
- signal
- microcomputer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/2205—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested
- G06F11/2215—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested to test error correction or detection circuits
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
- G06F11/0751—Error or fault detection not based on redundancy
- G06F11/0754—Error or fault detection not based on redundancy by exceeding limits
- G06F11/0757—Error or fault detection not based on redundancy by exceeding limits by exceeding a time limit, i.e. time-out, e.g. watchdogs
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Safety Devices In Control Systems (AREA)
- Testing And Monitoring For Control Systems (AREA)
- Debugging And Monitoring (AREA)
Description
【0001】
【発明の属する技術分野】本発明は、マイクロコンピュ
ータを備える電子コントロールユニットの監視装置に関
する。
ータを備える電子コントロールユニットの監視装置に関
する。
【0002】
【従来の技術】従来、たとえば自動車用の電子コントロ
ールユニットの監視装置として、図6、図7に示すよう
なものがある(その他、同様なものとして、特開昭54
−56740号公報あるいは特開平4−291634号
公報参照)。図6は監視装置の構成を示し、図7はその
作動時の各信号のタイムチャートである。マイクロコン
ピュータ(以下、CPUと称する)101は、ウォッチ
ドッグタイマ(以下、WDTと称する)2に向かって一
定周期のプログラムラン信号(以下、PRUN信号と称
する)(B)を出力し、WDT2は、PRUN信号が正
常に出力されていること、すなわちデューティ比、周
期、パルス幅、あるいはPRUN停止の過程等が正常で
あることを監視する。なお、図7中、(A)はCPU1
01の初期化のためのパワーオンリセット発生回路6の
出力を示し、装置の稼動中ハイ(H)の状態にある。
ールユニットの監視装置として、図6、図7に示すよう
なものがある(その他、同様なものとして、特開昭54
−56740号公報あるいは特開平4−291634号
公報参照)。図6は監視装置の構成を示し、図7はその
作動時の各信号のタイムチャートである。マイクロコン
ピュータ(以下、CPUと称する)101は、ウォッチ
ドッグタイマ(以下、WDTと称する)2に向かって一
定周期のプログラムラン信号(以下、PRUN信号と称
する)(B)を出力し、WDT2は、PRUN信号が正
常に出力されていること、すなわちデューティ比、周
期、パルス幅、あるいはPRUN停止の過程等が正常で
あることを監視する。なお、図7中、(A)はCPU1
01の初期化のためのパワーオンリセット発生回路6の
出力を示し、装置の稼動中ハイ(H)の状態にある。
【0003】CPU101がプログラム暴走すると、W
DT2がPRUN異常を検出してPRUN異常検出信号
(C)をリセット発生回路3へ出力する。リセット発生
回路3は一定周期のリセットパルス(D)を発生し、該
リセットパルスはアンドゲート7を介してCPU101
のリセット入力端子へ入力され、該リセットパルスによ
ってCPUが初期化され、プログラムが再スタートする
ことで正常状態に復帰させるようになっている。また、
CPU101の故障により、リセットパルスが入力され
てもCPU101が正常状態に復帰できない場合には、
システムを安全側に保持させるフェイルセーフ状態にす
る必要がある。このため、リセットパルスが例えば3回
以上出力された場合には、フェイル判定回路104がフ
ェイル検出信号E’をフェイルセーフ装置5へ出力し
て、システムをフェイルセーフ状態とする。
DT2がPRUN異常を検出してPRUN異常検出信号
(C)をリセット発生回路3へ出力する。リセット発生
回路3は一定周期のリセットパルス(D)を発生し、該
リセットパルスはアンドゲート7を介してCPU101
のリセット入力端子へ入力され、該リセットパルスによ
ってCPUが初期化され、プログラムが再スタートする
ことで正常状態に復帰させるようになっている。また、
CPU101の故障により、リセットパルスが入力され
てもCPU101が正常状態に復帰できない場合には、
システムを安全側に保持させるフェイルセーフ状態にす
る必要がある。このため、リセットパルスが例えば3回
以上出力された場合には、フェイル判定回路104がフ
ェイル検出信号E’をフェイルセーフ装置5へ出力し
て、システムをフェイルセーフ状態とする。
【0004】ここで、WDT2が故障しても故障してい
る旨の出力を出さない側に固定されるような故障があっ
た場合には、リセットパルスが出力されずCPU101
が暴走したままとなる。これを防ぐため、CPU101
がPRUN信号の出力を停止することでWDT2を動作
させ、リセット発生回路3にリセットパルスを発生させ
ることによってWDT2とリセット発生回路3を診断す
るよう構成される。
る旨の出力を出さない側に固定されるような故障があっ
た場合には、リセットパルスが出力されずCPU101
が暴走したままとなる。これを防ぐため、CPU101
がPRUN信号の出力を停止することでWDT2を動作
させ、リセット発生回路3にリセットパルスを発生させ
ることによってWDT2とリセット発生回路3を診断す
るよう構成される。
【0005】そして、このような診断を行う場合、リセ
ットが故障によるものなのか、診断のためにPRUN信
号の発生を停止したことによるものであるかの判別がで
きないので、診断を行う前にCPU101内のメモリの
特定アドレスに予め決められたデータを書き込んでから
PRUNを停止し、リセットパルスによりCPU101
が再起動した際に、特定アドレスのメモリ内容を読みだ
し、診断によるリセットか、それ以外のリセットかを識
別する。
ットが故障によるものなのか、診断のためにPRUN信
号の発生を停止したことによるものであるかの判別がで
きないので、診断を行う前にCPU101内のメモリの
特定アドレスに予め決められたデータを書き込んでから
PRUNを停止し、リセットパルスによりCPU101
が再起動した際に、特定アドレスのメモリ内容を読みだ
し、診断によるリセットか、それ以外のリセットかを識
別する。
【0006】
【発明が解決しようとする課題】しかしながら、このよ
うな従来の監視装置にあっては、フェイル判定回路が故
障した旨の信号を出力したときにのみフェイルセーフ装
置を動作させており、また、WDTおよびリセット発生
回路の診断のみに終わっていた。このため、フェイル判
定回路が、CPUが故障していても故障信号を出力しな
い側、すなわち、フェイル判定回路の出力がマイコン故
障ではない側に固定されるような故障を起こした場合に
は、フェイル判定回路が故障しているか否かの判定はで
きず、またそのためフェイルセーフ装置を起動できない
という問題があった。したがって本発明は、上記従来の
問題点に鑑み、ウォッチドッグタイマおよびリセット発
生回路の診断に加え、フェイル判定回路まで診断でき
て、信頼性の向上したマイコンを備える電子コントロー
ルユニットの監視装置を提供することを目的とする。
うな従来の監視装置にあっては、フェイル判定回路が故
障した旨の信号を出力したときにのみフェイルセーフ装
置を動作させており、また、WDTおよびリセット発生
回路の診断のみに終わっていた。このため、フェイル判
定回路が、CPUが故障していても故障信号を出力しな
い側、すなわち、フェイル判定回路の出力がマイコン故
障ではない側に固定されるような故障を起こした場合に
は、フェイル判定回路が故障しているか否かの判定はで
きず、またそのためフェイルセーフ装置を起動できない
という問題があった。したがって本発明は、上記従来の
問題点に鑑み、ウォッチドッグタイマおよびリセット発
生回路の診断に加え、フェイル判定回路まで診断でき
て、信頼性の向上したマイコンを備える電子コントロー
ルユニットの監視装置を提供することを目的とする。
【0007】
【課題を解決するための手段】このため、本発明は、マ
イクロコンピュータと、マイクロコンピュータの動作を
監視する手段と、マイクロコンピュータの動作異常時に
マイクロコンピュータをリセットする信号を発するリセ
ット発生回路と、リセット発生回路の出力をもとにフェ
イル状態を判定するフェイル判定手段とを備える電子コ
ントロールユニットの監視装置において、上記マイクロ
コンピュータは、パワーオンリセット後のイニシャライ
ズ時に診断のため一度動作異常状態を発生する機能を有
し、フェイル判定手段は、パワーオンリセット時にフェ
イル状態を示すフェイル検出信号を出力するとともに、
パワーオンリセット直後のリセット発生回路の出力によ
りそのフェイル検出信号をキャンセルするよう構成され
たものとした。
イクロコンピュータと、マイクロコンピュータの動作を
監視する手段と、マイクロコンピュータの動作異常時に
マイクロコンピュータをリセットする信号を発するリセ
ット発生回路と、リセット発生回路の出力をもとにフェ
イル状態を判定するフェイル判定手段とを備える電子コ
ントロールユニットの監視装置において、上記マイクロ
コンピュータは、パワーオンリセット後のイニシャライ
ズ時に診断のため一度動作異常状態を発生する機能を有
し、フェイル判定手段は、パワーオンリセット時にフェ
イル状態を示すフェイル検出信号を出力するとともに、
パワーオンリセット直後のリセット発生回路の出力によ
りそのフェイル検出信号をキャンセルするよう構成され
たものとした。
【0008】より具体的には、上記のマイクロコンピュ
ータは所定周期のプログラムラン信号を出力し、診断の
ための動作異常状態としてプログラムラン信号を停止す
るものであり、マイクロコンピュータの動作を監視する
手段はプログラムラン信号の停止に基づいてマイコン異
常信号を出力するウォッチドッグタイマであり、リセッ
ト発生回路はマイコン異常信号に基づいてリセットパル
スを出力するものであり、フェイル判定手段は、リセッ
ト発生回路からのリセットパルスをカウントし、所定回
数を越えてリセット動作が行われたときフェイル検出信
号を出力し、パワーオンリセット時にフェイル検出信号
を出力するとともにパワーオンリセット直後のリセット
発生回路からのリセットパルスを受けてフェイル検出信
号をキャンセルするものである。
ータは所定周期のプログラムラン信号を出力し、診断の
ための動作異常状態としてプログラムラン信号を停止す
るものであり、マイクロコンピュータの動作を監視する
手段はプログラムラン信号の停止に基づいてマイコン異
常信号を出力するウォッチドッグタイマであり、リセッ
ト発生回路はマイコン異常信号に基づいてリセットパル
スを出力するものであり、フェイル判定手段は、リセッ
ト発生回路からのリセットパルスをカウントし、所定回
数を越えてリセット動作が行われたときフェイル検出信
号を出力し、パワーオンリセット時にフェイル検出信号
を出力するとともにパワーオンリセット直後のリセット
発生回路からのリセットパルスを受けてフェイル検出信
号をキャンセルするものである。
【0009】また、上記マイクロコンピュータは、フェ
イル判定手段の出力を入力し、パワーオンリセット時に
フェイル検出信号が出力されその後フェイル検出信号が
キャンセルされる状態変化に基づいて、フェイル判定手
段の正常作動状態を確認するものとするのが好ましい。
イル判定手段の出力を入力し、パワーオンリセット時に
フェイル検出信号が出力されその後フェイル検出信号が
キャンセルされる状態変化に基づいて、フェイル判定手
段の正常作動状態を確認するものとするのが好ましい。
【0010】またとくに、フェイル判定手段は、リセッ
トパルスをカウントするレジスタと、レジスタに接続さ
れるとともに、パワーオンリセットによりロウ出力とな
り、レジスタのリセット状態においてリセットパルスに
よりハイ出力となる出力段フリップフロップと、出力段
フリップフロップの出力がハイのときマイコン異常信号
をレジスタに入力して該レジスタをリセットするアンド
ゲートと、出力段フリップフロップのロウ出力を反転し
てフェイル検出信号として出力するインバータとを備
え、一度フェイル検出信号が出力された後はレジスタが
リセットされず、フェイル検出信号が維持されるよう構
成されているのが好ましい。
トパルスをカウントするレジスタと、レジスタに接続さ
れるとともに、パワーオンリセットによりロウ出力とな
り、レジスタのリセット状態においてリセットパルスに
よりハイ出力となる出力段フリップフロップと、出力段
フリップフロップの出力がハイのときマイコン異常信号
をレジスタに入力して該レジスタをリセットするアンド
ゲートと、出力段フリップフロップのロウ出力を反転し
てフェイル検出信号として出力するインバータとを備
え、一度フェイル検出信号が出力された後はレジスタが
リセットされず、フェイル検出信号が維持されるよう構
成されているのが好ましい。
【0011】
【作用】電子コントロールユニットの電源が入れられる
と、まずフェイル判定手段がパワーオンリセットにより
フェイル検出信号を出力する。一方、マイクロコンピュ
ータは、イニシャライズ時に診断のための動作異常状態
としてたとえば通常所定周期で出力するプログラムラン
信号を停止する。 マイクロコンピュータの動作を監視
する手段がこの動作異常状態を検出すると、リセット発
生回路が例えばリセットパルスをマイクロコンピュータ
とフェイル判定手段へ出力する。フェイル判定手段はこ
のリセットパルスを入力すると、上記パワーオンリセッ
トで出力したフェイル検出信号をキャンセルする。これ
により、フェイル判定手段が正常に作動することを知る
ことができる。また、マイクロコンピュータは上記リセ
ットパルスによりリセットされ再スタートする。
と、まずフェイル判定手段がパワーオンリセットにより
フェイル検出信号を出力する。一方、マイクロコンピュ
ータは、イニシャライズ時に診断のための動作異常状態
としてたとえば通常所定周期で出力するプログラムラン
信号を停止する。 マイクロコンピュータの動作を監視
する手段がこの動作異常状態を検出すると、リセット発
生回路が例えばリセットパルスをマイクロコンピュータ
とフェイル判定手段へ出力する。フェイル判定手段はこ
のリセットパルスを入力すると、上記パワーオンリセッ
トで出力したフェイル検出信号をキャンセルする。これ
により、フェイル判定手段が正常に作動することを知る
ことができる。また、マイクロコンピュータは上記リセ
ットパルスによりリセットされ再スタートする。
【0012】また、マイクロコンピュータにフェイル判
定手段の出力を入力することにより、パワーオンリセッ
ト時にフェイル検出信号が出力されその後フェイル検出
信号がキャンセルされる状態変化に基づいて、電子コン
トロールユニットとして自動的にフェイル判定手段の診
断ができる。
定手段の出力を入力することにより、パワーオンリセッ
ト時にフェイル検出信号が出力されその後フェイル検出
信号がキャンセルされる状態変化に基づいて、電子コン
トロールユニットとして自動的にフェイル判定手段の診
断ができる。
【0013】さらに、フェイル判定手段を、リセットパ
ルスをカウントするレジスタと、出力段フリップフロッ
プと、出力段フリップフロップの出力がハイのときマイ
コン異常信号をレジスタに入力してこれをリセットする
アンドゲートと、出力段フリップフロップのロウ出力を
反転してフェイル検出信号とするインバータとで構成す
ると、一度フェイル検出信号が出力された後はレジスタ
がリセットされず、次の電源投入までフェイル検出信号
が保持されるので、例えばこのフェイル検出信号により
作動されるフェイルセーフ装置などを確実にフェイルセ
ーフ状態に保持することができる。
ルスをカウントするレジスタと、出力段フリップフロッ
プと、出力段フリップフロップの出力がハイのときマイ
コン異常信号をレジスタに入力してこれをリセットする
アンドゲートと、出力段フリップフロップのロウ出力を
反転してフェイル検出信号とするインバータとで構成す
ると、一度フェイル検出信号が出力された後はレジスタ
がリセットされず、次の電源投入までフェイル検出信号
が保持されるので、例えばこのフェイル検出信号により
作動されるフェイルセーフ装置などを確実にフェイルセ
ーフ状態に保持することができる。
【0014】
【発明の実施の形態】以下、本発明を図面に基づいて説
明する。図1は、本発明の実施例の構成を示す機能ブロ
ック図である。CPU(マイクロコンピュータ)1は、
一定周期のPRUN(プログラムラン)信号を出力し、
WDT(ウォッチドッグタイマ)2は、PRUN信号の
デューティ比、周期、パルス幅、PRUN停止等が正常
であるか否かを監視している。WDT2はCPU1が暴
走すると、PRUN信号の異常を検出し、マイコン異常
信号としてPRUN異常信号をリセット発生回路3およ
びフェイル判定回路4へ出力する。
明する。図1は、本発明の実施例の構成を示す機能ブロ
ック図である。CPU(マイクロコンピュータ)1は、
一定周期のPRUN(プログラムラン)信号を出力し、
WDT(ウォッチドッグタイマ)2は、PRUN信号の
デューティ比、周期、パルス幅、PRUN停止等が正常
であるか否かを監視している。WDT2はCPU1が暴
走すると、PRUN信号の異常を検出し、マイコン異常
信号としてPRUN異常信号をリセット発生回路3およ
びフェイル判定回路4へ出力する。
【0015】リセット発生回路3は、一定周期のリセッ
トパルスを発生する。このリセットパルスは、フェイル
判定回路4へ入力されるとともに、アンドゲート7を介
してCPU1へ入力される。CPU1は、リセットパル
スによって初期化されて正常状態に復帰し、プログラム
が再スタートするように構成されている。
トパルスを発生する。このリセットパルスは、フェイル
判定回路4へ入力されるとともに、アンドゲート7を介
してCPU1へ入力される。CPU1は、リセットパル
スによって初期化されて正常状態に復帰し、プログラム
が再スタートするように構成されている。
【0016】一方、フェイル判定回路4は、所定の設定
回数、例えば3回以上のリセットパルスが入力されたと
きにフェイル状態と判定して、CPUフェイル検出信号
をフェイルセーフ装置5へ出力し、フェイルセーフ装置
5はシステムをフェイルセーフ状態とする。これにより
システムは安全側に保持される。
回数、例えば3回以上のリセットパルスが入力されたと
きにフェイル状態と判定して、CPUフェイル検出信号
をフェイルセーフ装置5へ出力し、フェイルセーフ装置
5はシステムをフェイルセーフ状態とする。これにより
システムは安全側に保持される。
【0017】電源投入時にのみパワーオンリセット信号
を出力するパワーオンリセット発生回路6の出力が、ア
ンドゲート7を介してCPU1に入力されるとともに、
フェイル判定回路4へ入力されるようになっている。ま
た、フェイル判定回路4のフェイル判定出力はフェイル
セーフ装置5へ入力されるとともに、CPU1へも入力
されている。
を出力するパワーオンリセット発生回路6の出力が、ア
ンドゲート7を介してCPU1に入力されるとともに、
フェイル判定回路4へ入力されるようになっている。ま
た、フェイル判定回路4のフェイル判定出力はフェイル
セーフ装置5へ入力されるとともに、CPU1へも入力
されている。
【0018】そして、フェイル判定回路4は、パワーオ
ンリセット発生回路6よりのパワーオンリセット信号を
受けると、フェイル状態を示すフェイル検出信号を出力
し、さらにパワーオンリセット直後にリセット発生回路
より入力されるリセットパルス(1番目のリセットパル
ス)によりそのフェイル検出信号をシステム正常状態の
信号に復帰させる。
ンリセット発生回路6よりのパワーオンリセット信号を
受けると、フェイル状態を示すフェイル検出信号を出力
し、さらにパワーオンリセット直後にリセット発生回路
より入力されるリセットパルス(1番目のリセットパル
ス)によりそのフェイル検出信号をシステム正常状態の
信号に復帰させる。
【0019】CPU1は、フェイル判定回路4のフェイ
ル判定出力を監視し、また、パワーオンリセット後のイ
ニシャライズ時にPRUN信号を一度停止させてWDT
2とリセット発生回路3とを動作させる。そして、フェ
イル判定回路4が、パワーオンリセット信号を受けてフ
ェイル検出信号を出力し、次いで、パワーオンリセット
直後のリセットパルスによりフェイル検出信号がシステ
ム正常状態の信号に復帰することを確認して、フェイル
判定回路4は正常に動作するものと診断する。ここで、
リセットパルスとリセットパルスとの時間間隔は、CP
U1にリセットパルスが入力して、プログラムが再起動
してPRUN信号を出力できる時間に対して充分に余裕
があるように設定される。また、フェイルセーフ装置5
は、システムフェイル時にシステム負荷が動作しない方
向に固定するものである。
ル判定出力を監視し、また、パワーオンリセット後のイ
ニシャライズ時にPRUN信号を一度停止させてWDT
2とリセット発生回路3とを動作させる。そして、フェ
イル判定回路4が、パワーオンリセット信号を受けてフ
ェイル検出信号を出力し、次いで、パワーオンリセット
直後のリセットパルスによりフェイル検出信号がシステ
ム正常状態の信号に復帰することを確認して、フェイル
判定回路4は正常に動作するものと診断する。ここで、
リセットパルスとリセットパルスとの時間間隔は、CP
U1にリセットパルスが入力して、プログラムが再起動
してPRUN信号を出力できる時間に対して充分に余裕
があるように設定される。また、フェイルセーフ装置5
は、システムフェイル時にシステム負荷が動作しない方
向に固定するものである。
【0020】図2は、初期診断時の動作のタイミングを
示すタイミング図である。図中、(A)はパワーオンリ
セット信号、(B)はPRUN信号、(C)はPRUN
異常信号、(D)はリセットパルス、(E)はフェイル
判定出力を示している。時刻t1でシステム電源が投入
されると、パワーオンリセット発生回路6はハイ(H)
のパワーオンリセット信号(A)を出力する。フェイル
判定回路4は、パワーオンリセット信号(A)を受ける
とCPUフェイル判定出力(E)をハイ(H)とする、
すなわちフェイル検出信号を出力する。
示すタイミング図である。図中、(A)はパワーオンリ
セット信号、(B)はPRUN信号、(C)はPRUN
異常信号、(D)はリセットパルス、(E)はフェイル
判定出力を示している。時刻t1でシステム電源が投入
されると、パワーオンリセット発生回路6はハイ(H)
のパワーオンリセット信号(A)を出力する。フェイル
判定回路4は、パワーオンリセット信号(A)を受ける
とCPUフェイル判定出力(E)をハイ(H)とする、
すなわちフェイル検出信号を出力する。
【0021】また、CPU1は、アンドゲート7を介し
てパワーオンリセット信号(A)を受けると、パワーオ
ンリセットとして動作を開始(プログラムスタート)す
る。イニシャライズが完了すると、プログラムはWDT
診断ルーチンに入る。WDT診断では、CPU1はメモ
リにWDT診断であることを示すフラグをセットし、C
PUフェイル判定出力(E)がフェイル状態を示すフェ
イル検出信号ハイ(H)であることを確認し、PRUN
信号(B)の出力を停止させる。
てパワーオンリセット信号(A)を受けると、パワーオ
ンリセットとして動作を開始(プログラムスタート)す
る。イニシャライズが完了すると、プログラムはWDT
診断ルーチンに入る。WDT診断では、CPU1はメモ
リにWDT診断であることを示すフラグをセットし、C
PUフェイル判定出力(E)がフェイル状態を示すフェ
イル検出信号ハイ(H)であることを確認し、PRUN
信号(B)の出力を停止させる。
【0022】次いで、WDT2は検出時間Tを越えて、
PRUN信号(B)が停止していることを検出すると、
リセット発生回路3およびフェイル判定回路4にPRU
N異常信号(C)ハイ(H)を出力する。リセット発生
回路3は、PRUN異常信号を受けるとパワーオンリセ
ット直後の第1番目のリセットパルスd1を出力する。
リセットパルスはハイ(H)からロウ(L)へのパルス
である。該パワーオンリセット直後の一番目のリセット
パルスd1により、CPU1はリセットされ、再度イニ
シャライズが行われて正常状態となる。
PRUN信号(B)が停止していることを検出すると、
リセット発生回路3およびフェイル判定回路4にPRU
N異常信号(C)ハイ(H)を出力する。リセット発生
回路3は、PRUN異常信号を受けるとパワーオンリセ
ット直後の第1番目のリセットパルスd1を出力する。
リセットパルスはハイ(H)からロウ(L)へのパルス
である。該パワーオンリセット直後の一番目のリセット
パルスd1により、CPU1はリセットされ、再度イニ
シャライズが行われて正常状態となる。
【0023】CPU1は再度WDT診断が行われるとき
に、メモリにWDT診断を示すフラグがセットされてい
ることをチェックし、CPUフェイル判定回路4のCP
Uフェイル判定出力(E)がシステム正常状態を示すロ
ウ(L)レベルであることをチェックする。CPUはフ
ェイル判定出力(E)がハイレベルからロウレベルに変
化したことが確認されると、WDT2、リセット発生回
路3、およびフェイル判定回路4が正常に動作している
ものと診断する。そして、CPU1は診断後WDT診断
を示すフラグをリセットする。
に、メモリにWDT診断を示すフラグがセットされてい
ることをチェックし、CPUフェイル判定回路4のCP
Uフェイル判定出力(E)がシステム正常状態を示すロ
ウ(L)レベルであることをチェックする。CPUはフ
ェイル判定出力(E)がハイレベルからロウレベルに変
化したことが確認されると、WDT2、リセット発生回
路3、およびフェイル判定回路4が正常に動作している
ものと診断する。そして、CPU1は診断後WDT診断
を示すフラグをリセットする。
【0024】図3には、フェイル判定回路4の一具体例
を示す。フェイル判定回路4は、第1、第2、第3、第
4のDフリップフロップ(以下、それぞれDFFと称す
る)9、10、11、13を備えるとともに、リセット
発生回路3からのリセットパルスを受けるインバータ1
4、WDT2からのPRUN異常信号を受けるアンドゲ
ート15、ならびに第4DFF13の出力を反転させる
インバータ18を備え、また第1DFF9は常にハイレ
ベルを出力する素子17に接続されている。
を示す。フェイル判定回路4は、第1、第2、第3、第
4のDフリップフロップ(以下、それぞれDFFと称す
る)9、10、11、13を備えるとともに、リセット
発生回路3からのリセットパルスを受けるインバータ1
4、WDT2からのPRUN異常信号を受けるアンドゲ
ート15、ならびに第4DFF13の出力を反転させる
インバータ18を備え、また第1DFF9は常にハイレ
ベルを出力する素子17に接続されている。
【0025】第4DFF13は、フェイル判定結果を記
憶するレジスタであり、電源投入時にパワーオンリセッ
ト発生回路6の出力したパワーオンリセット信号(A)
がリセット端子に入力されると、リセット時にロウレベ
ル信号を出力する。この第4DFF13の出力はインバ
ータ18で反転され、フェイル判定出力(E)はフェイ
ル検出状態を示す(ハイ)となる。第4DFF13の出
力は、さらにPRUN異常信号(C)とともにアンドゲ
ート15に導かれる。
憶するレジスタであり、電源投入時にパワーオンリセッ
ト発生回路6の出力したパワーオンリセット信号(A)
がリセット端子に入力されると、リセット時にロウレベ
ル信号を出力する。この第4DFF13の出力はインバ
ータ18で反転され、フェイル判定出力(E)はフェイ
ル検出状態を示す(ハイ)となる。第4DFF13の出
力は、さらにPRUN異常信号(C)とともにアンドゲ
ート15に導かれる。
【0026】アンドゲート15の出力は、第1、第2、
第3DFF9、10、11のリセット端子に入力される
ように構成されている。第1、第2、第3DFF9、1
0、11は、リセットパルスをカウントするレジスタを
形成している。そして、リセット発生回路3のリセット
パルス(D)は、インバータ14を介して第1、第2、
第3DFF9、10、11のクロック入力端子に入力さ
れている。
第3DFF9、10、11のリセット端子に入力される
ように構成されている。第1、第2、第3DFF9、1
0、11は、リセットパルスをカウントするレジスタを
形成している。そして、リセット発生回路3のリセット
パルス(D)は、インバータ14を介して第1、第2、
第3DFF9、10、11のクロック入力端子に入力さ
れている。
【0027】つぎに、上記フェイル判定回路4の初期診
断時の動作について、図4の動作タイミング図を参照し
て説明する。図中、(A)はパワーオンリセット信号、
(B)はPRUN信号、(C)はPRUN異常信号、
(D)はリセットパルス、(E)はフェイル判定出力、
(f)はアンドゲート15の出力、(g)、(h)、
(j)、(k)はそれぞれ第1、第2、第3、第4DF
FのQ出力を示している。まず、電源投入時にパワーオ
ンリセット発生回路6はパワーオンリセット信号(A)
を出力する。このパワーオンリセット信号(A)はフェ
イル判定回路4の第4DFF13のリセット端子に入力
され、第4DFFはこのリセット時にロウ出力となる。
そして、このロウ出力はインバータ18で反転され、フ
ェイル判定出力(E)はハイ、すなわち故障検出状態を
示すフェイル検出信号となる。
断時の動作について、図4の動作タイミング図を参照し
て説明する。図中、(A)はパワーオンリセット信号、
(B)はPRUN信号、(C)はPRUN異常信号、
(D)はリセットパルス、(E)はフェイル判定出力、
(f)はアンドゲート15の出力、(g)、(h)、
(j)、(k)はそれぞれ第1、第2、第3、第4DF
FのQ出力を示している。まず、電源投入時にパワーオ
ンリセット発生回路6はパワーオンリセット信号(A)
を出力する。このパワーオンリセット信号(A)はフェ
イル判定回路4の第4DFF13のリセット端子に入力
され、第4DFFはこのリセット時にロウ出力となる。
そして、このロウ出力はインバータ18で反転され、フ
ェイル判定出力(E)はハイ、すなわち故障検出状態を
示すフェイル検出信号となる。
【0028】また、第4DFF13のロウ出力はアンド
ゲート15を介し、ロウ信号として第1、第2、第3D
FF9、10、11のリセット端子に入力され、第1、
第2、第3DFF9、10、11はリセットする。ま
た、パワーオンリセット発生回路6のパワーオンリセッ
ト信号(A)はアンドゲート15を介してCPU1に入
力され、CPU1はパワーオンリセットする。次いでC
PU1はパワーオンリセット後のイニシャライズ時にP
RUN信号(B)の出力を一度停止する。WDT2は、
検出時間Tを越えてPRUN信号(B)が停止している
ことを検出すると、PRUN異常信号(C)をリセット
発生回路3およびフェイル判定回路4へ出力する。
ゲート15を介し、ロウ信号として第1、第2、第3D
FF9、10、11のリセット端子に入力され、第1、
第2、第3DFF9、10、11はリセットする。ま
た、パワーオンリセット発生回路6のパワーオンリセッ
ト信号(A)はアンドゲート15を介してCPU1に入
力され、CPU1はパワーオンリセットする。次いでC
PU1はパワーオンリセット後のイニシャライズ時にP
RUN信号(B)の出力を一度停止する。WDT2は、
検出時間Tを越えてPRUN信号(B)が停止している
ことを検出すると、PRUN異常信号(C)をリセット
発生回路3およびフェイル判定回路4へ出力する。
【0029】リセット発生回路3は、PRUN異常信号
(C)を受けると、リセットパルス(D)としてパワー
オンリセット後の第1番目のリセットパルスd1を出力
する。この第1番目のリセットパルスd1はアンドゲー
ト7を介してCPU1に入力され、また、フェイル判定
回路4に入力される。フェイル判定回路に入力された第
1番目のリセットパルスd1は、インバータ14で反転
され、ハイ入力として第1、第2、第3、第4DFF
9、10、11、13のクロック入力端子に入力する。
(C)を受けると、リセットパルス(D)としてパワー
オンリセット後の第1番目のリセットパルスd1を出力
する。この第1番目のリセットパルスd1はアンドゲー
ト7を介してCPU1に入力され、また、フェイル判定
回路4に入力される。フェイル判定回路に入力された第
1番目のリセットパルスd1は、インバータ14で反転
され、ハイ入力として第1、第2、第3、第4DFF
9、10、11、13のクロック入力端子に入力する。
【0030】このとき、前述のように、第3DFF11
はリセット後でQ反転出力はハイであるので、第4DF
F13のD入力端子にはハイレベルの信号が供給されて
いる。したがって、第1番目のリセットパルスd1によ
り第4DFF13のQ出力はハイに反転し、インバータ
18で反転されてフェイル判定出力(E)はロウ、すな
わち正常状態を示す信号に復帰する。また、第4DFF
13のハイレベルのQ出力はアンドゲート15に入力さ
れるので、アンドゲート15は、PRUN異常時にPR
UN異常信号(C)を受け付け、ハイレベルを出力でき
る状態となる。
はリセット後でQ反転出力はハイであるので、第4DF
F13のD入力端子にはハイレベルの信号が供給されて
いる。したがって、第1番目のリセットパルスd1によ
り第4DFF13のQ出力はハイに反転し、インバータ
18で反転されてフェイル判定出力(E)はロウ、すな
わち正常状態を示す信号に復帰する。また、第4DFF
13のハイレベルのQ出力はアンドゲート15に入力さ
れるので、アンドゲート15は、PRUN異常時にPR
UN異常信号(C)を受け付け、ハイレベルを出力でき
る状態となる。
【0031】CPU1は、フェイル判定出力(E)を監
視し、フェイル判定回路4がパワーオンリセット後のイ
ニシャライズ時にフェイル検出信号を出力し、パワーオ
ンリセット後のリセット発生回路3の出力する第1番目
のリセットパルスd1により、フェイル判定出力(E)
がフェイル検出信号から正常状態を示す信号に復帰する
ことを監視する。フェイル検出信号が正常状態を示す信
号に復帰していることを確認すると、フェイル判定回路
は正常に動作しているものと診断する。
視し、フェイル判定回路4がパワーオンリセット後のイ
ニシャライズ時にフェイル検出信号を出力し、パワーオ
ンリセット後のリセット発生回路3の出力する第1番目
のリセットパルスd1により、フェイル判定出力(E)
がフェイル検出信号から正常状態を示す信号に復帰する
ことを監視する。フェイル検出信号が正常状態を示す信
号に復帰していることを確認すると、フェイル判定回路
は正常に動作しているものと診断する。
【0032】次に、稼働中に異常が発生したときの動作
について、図5の動作タイミング図を参照して説明す
る。PRUNの停止、または周期異常が発生してPRU
N信号(B)が検出時間Tを越えて停止または周期異常
状態(図5は停止の場合を示す)にあることをWDT2
が検出すると、WDT2はPRUN異常信号(C)を出
力して、リセット発生回路3およびフェイル判定回路4
へ送信する。
について、図5の動作タイミング図を参照して説明す
る。PRUNの停止、または周期異常が発生してPRU
N信号(B)が検出時間Tを越えて停止または周期異常
状態(図5は停止の場合を示す)にあることをWDT2
が検出すると、WDT2はPRUN異常信号(C)を出
力して、リセット発生回路3およびフェイル判定回路4
へ送信する。
【0033】フェイル判定回路4は、PRUN異常信号
(C)がアンドゲート15に入力されると、アンドゲー
ト15には第4DFF13のハイレベル信号が入力され
ているので、アンドゲート15の出力(f)はロウから
ハイに反転し、ハイ出力が第1、第2、第3DFF9、
10、11のリセット端子に入力され、第1、第2、第
3DFF9、10、11はリセット解除される。リセッ
ト解除されると、リセット発生回路3が動作してリセッ
トパルス(D)が第1、第2、第3DFF9、10、1
1に入力される。
(C)がアンドゲート15に入力されると、アンドゲー
ト15には第4DFF13のハイレベル信号が入力され
ているので、アンドゲート15の出力(f)はロウから
ハイに反転し、ハイ出力が第1、第2、第3DFF9、
10、11のリセット端子に入力され、第1、第2、第
3DFF9、10、11はリセット解除される。リセッ
ト解除されると、リセット発生回路3が動作してリセッ
トパルス(D)が第1、第2、第3DFF9、10、1
1に入力される。
【0034】第1DFF9のD入力端子は、ハイレベル
を出力する素子17に接続され常にハイレベルが入力さ
れているので、順次ハイレベルがシフトする。すなわ
ち、第1リセットパルスd1の立ち下がりにより、第1
DFF9の出力(g)がロウよりハイに反転し、第2リ
セットパルスd2の立ち下がりにより第2DFF10の
出力(h)がロウからハイに反転し、第3リセットパル
スd3の立ち下がりにより第3DFF11の出力(j)
がロウからハイに反転する。
を出力する素子17に接続され常にハイレベルが入力さ
れているので、順次ハイレベルがシフトする。すなわ
ち、第1リセットパルスd1の立ち下がりにより、第1
DFF9の出力(g)がロウよりハイに反転し、第2リ
セットパルスd2の立ち下がりにより第2DFF10の
出力(h)がロウからハイに反転し、第3リセットパル
スd3の立ち下がりにより第3DFF11の出力(j)
がロウからハイに反転する。
【0035】そして、第4DFF13のD入力端子に
は、第3DFF11のロウのQ反転出力が入力されてい
るので、第4リセットパルスd4の立ち下がりにより第
4DFF13の出力(k)がハイからロウに反転する。
このロウ出力はインバータ18で反転されてフェイル判
定出力(E)がロウからハイになり、このフェイル検出
信号により次段のフェイルセーフ装置5が起動される。
このように、本実施例では、リセットパルスが3回出力
された場合に故障状態と判断して、装置をフェイルセー
フ状態とする。
は、第3DFF11のロウのQ反転出力が入力されてい
るので、第4リセットパルスd4の立ち下がりにより第
4DFF13の出力(k)がハイからロウに反転する。
このロウ出力はインバータ18で反転されてフェイル判
定出力(E)がロウからハイになり、このフェイル検出
信号により次段のフェイルセーフ装置5が起動される。
このように、本実施例では、リセットパルスが3回出力
された場合に故障状態と判断して、装置をフェイルセー
フ状態とする。
【0036】同時に、第4DFF13出力がロウである
のでアンドゲート15の出力(f)がロウになり、第
1、第2、第3DFF9、10、11はリセットされ
る。これにより、その後のPRUN異常信号(C)は受
け付けられず、第4DFF13の出力(k)は次のパワ
ーオンまで保持されるので、フェイルセーフ装置5はフ
ェイルセーフ状態を保持する。以上のように、本実施例
によれば、従来のWDT2およびリセット発生回路4の
診断に加えて、初期診断時にフェイル判定回路4を効率
良く診断することができる。
のでアンドゲート15の出力(f)がロウになり、第
1、第2、第3DFF9、10、11はリセットされ
る。これにより、その後のPRUN異常信号(C)は受
け付けられず、第4DFF13の出力(k)は次のパワ
ーオンまで保持されるので、フェイルセーフ装置5はフ
ェイルセーフ状態を保持する。以上のように、本実施例
によれば、従来のWDT2およびリセット発生回路4の
診断に加えて、初期診断時にフェイル判定回路4を効率
良く診断することができる。
【0037】
【発明の効果】以上のとおり、本発明は、マイクロコン
ピュータの動作異常時にリセットして再スタートさせる
リセット発生回路とマイクロコンピュータのフェイル判
定手段を備える電子コントロールユニットにおいて、マ
イクロコンピュータがパワーオンリセット後のイニシャ
ライズ時に一度動作異常状態を発生する機能を有すると
ともに、フェイル判定手段がパワーオンリセットにより
フェイル検出信号を出力するとともに、その後のリセッ
ト発生回路の出力によりフェイル検出信号をキャンセル
するように構成したので、従来から電子コントロールユ
ニットに備えられていたウォッチドッグタイマやリセッ
ト発生回路の診断に加えて、初期診断時にフェイル判定
手段の診断までを効率良く行なうことができる。
ピュータの動作異常時にリセットして再スタートさせる
リセット発生回路とマイクロコンピュータのフェイル判
定手段を備える電子コントロールユニットにおいて、マ
イクロコンピュータがパワーオンリセット後のイニシャ
ライズ時に一度動作異常状態を発生する機能を有すると
ともに、フェイル判定手段がパワーオンリセットにより
フェイル検出信号を出力するとともに、その後のリセッ
ト発生回路の出力によりフェイル検出信号をキャンセル
するように構成したので、従来から電子コントロールユ
ニットに備えられていたウォッチドッグタイマやリセッ
ト発生回路の診断に加えて、初期診断時にフェイル判定
手段の診断までを効率良く行なうことができる。
【0038】さらに、マイクロコンピュータにフェイル
判定手段の出力を入力することにより、パワーオンリセ
ット時にフェイル検出信号が出力されその後フェイル検
出信号がキャンセルされる状態変化に基づいて、マイク
ロコンピュータにおいて自動的にフェイル判定手段の診
断ができる。
判定手段の出力を入力することにより、パワーオンリセ
ット時にフェイル検出信号が出力されその後フェイル検
出信号がキャンセルされる状態変化に基づいて、マイク
ロコンピュータにおいて自動的にフェイル判定手段の診
断ができる。
【0039】また、とくに上記フェイル判定手段が、リ
セットパルスをカウントするレジスタと、パワーオンリ
セットによりロウ出力となり、レジスタのリセット状態
においてリセットパルスによりハイ出力となる出力段フ
リップフロップと、このフリップフロップの出力がハイ
のときマイコン異常信号を上記レジスタに入力して該レ
ジスタをリセットするアンドゲートと、フリップフロッ
プのロウ出力を反転してフェイル検出信号として出力す
るインバータとを備え、一度フェイル検出信号が出力さ
れた後はレジスタがリセットされないようにすることに
より、フェイル検出信号が維持され、これを用いて例え
ばフェイルセーフ状態を確実に保持することができると
いう効果が得られる。
セットパルスをカウントするレジスタと、パワーオンリ
セットによりロウ出力となり、レジスタのリセット状態
においてリセットパルスによりハイ出力となる出力段フ
リップフロップと、このフリップフロップの出力がハイ
のときマイコン異常信号を上記レジスタに入力して該レ
ジスタをリセットするアンドゲートと、フリップフロッ
プのロウ出力を反転してフェイル検出信号として出力す
るインバータとを備え、一度フェイル検出信号が出力さ
れた後はレジスタがリセットされないようにすることに
より、フェイル検出信号が維持され、これを用いて例え
ばフェイルセーフ状態を確実に保持することができると
いう効果が得られる。
【図1】本発明の実施例の構成を示すブロック図であ
る。
る。
【図2】実施例における動作を説明するタイミング図で
ある。
ある。
【図3】フェイル判定回路の構成を示す回路図である。
【図4】フェイル判定回路の動作を含んで示す初期診断
時のタイミング図である。
時のタイミング図である。
【図5】フェイル判定回路の動作を含んで示す稼動中の
タイミング図である。
タイミング図である。
【図6】従来例の構成を示すブロック図である。
【図7】従来例における動作を説明するタイミング図で
ある。
ある。
1 マイコン(CPU)
2 ウオッチドッグタイマ(WDT)
3 リセット発生回路
4 フェイル判定回路(フェイル判定手段)
5 フェイルセーフ装置
6 パワーオンリセット発生回路
7 アンドゲート
9 第1Dフリップフロップ(DFF)
10 第2Dフリップフロップ
11 第3Dフリップフロップ
13 第4Dフリップフロップ
14、18 インバータ
15 アンドゲート
17 常にハイレベルを出力する素子
─────────────────────────────────────────────────────
フロントページの続き
(58)調査した分野(Int.Cl.7,DB名)
G05B 23/02
G05B 9/03
Claims (4)
- 【請求項1】 マイクロコンピュータと、該マイクロコ
ンピュータの動作を監視する手段と、マイクロコンピュ
ータの動作異常時にマイクロコンピュータをリセットす
る信号を発するリセット発生回路と、リセット発生回路
の出力をもとにフェイル状態を判定するフェイル判定手
段とを備える電子コントロールユニットの監視装置にお
いて、前記マイクロコンピュータは、パワーオンリセッ
ト後のイニシャライズ時に診断のため一度動作異常状態
を発生する機能を有し、前記フェイル判定手段は、パワ
ーオンリセット時にフェイル状態を示すフェイル検出信
号を出力するとともに、パワーオンリセット直後のリセ
ット発生回路の出力により前記フェイル検出信号をキャ
ンセルすることを特徴とする電子コントロールユニット
の監視装置。 - 【請求項2】 前記マイクロコンピュータは所定周期の
プログラムラン信号を出力し、前記診断のための動作異
常状態としてプログラムラン信号を停止するものであ
り、前記マイクロコンピュータの動作を監視する手段は
プログラムラン信号の停止に基づいてマイコン異常信号
を出力するウォッチドッグタイマであり、前記リセット
発生回路はマイコン異常信号に基づいてリセットパルス
を出力するものであり、前記フェイル判定手段は、リセ
ット発生回路からのリセットパルスをカウントし、所定
回数を越えてリセット動作が行われたときフェイル検出
信号を出力し、前記パワーオンリセット時にフェイル検
出信号を出力するとともにパワーオンリセット直後のリ
セット発生回路からのリセットパルスを受けて前記フェ
イル検出信号をキャンセルするものであることを特徴と
する請求項1記載の電子コントロールユニットの監視装
置。 - 【請求項3】 前記マイクロコンピュータは、フェイル
判定手段の出力を入力し、パワーオンリセット時にフェ
イル検出信号が出力されその後該フェイル検出信号がキ
ャンセルされる状態変化に基づいて、フェイル判定手段
の正常作動状態を確認するものであることを特徴とする
請求項1または2記載の電子コントロールユニットの監
視装置。 - 【請求項4】 前記フェイル判定手段は、リセットパル
スをカウントするレジスタと、該レジスタに接続される
とともに、パワーオンリセットによりロウ出力となり、
前記レジスタのリセット状態においてリセットパルスに
よりハイ出力となる出力段フリップフロップと、該出力
段フリップフロップの出力がハイのときマイコン異常信
号を前記レジスタに入力して該レジスタをリセットする
アンドゲートと、前記出力段フリップフロップのロウ出
力を反転してフェイル検出信号として出力するインバー
タとを備え、一度フェイル検出信号が出力された後はレ
ジスタがリセットされず、当該フェイル検出信号が維持
されるよう構成されていることを特徴とする請求項2ま
たは3記載の電子コントロールユニットの監視装置。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11204796A JP3520662B2 (ja) | 1996-04-09 | 1996-04-09 | 電子コントロールユニットの監視装置 |
KR1019970013095A KR100296984B1 (ko) | 1996-04-09 | 1997-04-09 | 전자제어장치용감시시스템 |
US08/831,793 US6076172A (en) | 1996-04-09 | 1997-04-09 | Monitoting system for electronic control unit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11204796A JP3520662B2 (ja) | 1996-04-09 | 1996-04-09 | 電子コントロールユニットの監視装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH09282024A JPH09282024A (ja) | 1997-10-31 |
JP3520662B2 true JP3520662B2 (ja) | 2004-04-19 |
Family
ID=14576699
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP11204796A Expired - Fee Related JP3520662B2 (ja) | 1996-04-09 | 1996-04-09 | 電子コントロールユニットの監視装置 |
Country Status (3)
Country | Link |
---|---|
US (1) | US6076172A (ja) |
JP (1) | JP3520662B2 (ja) |
KR (1) | KR100296984B1 (ja) |
Families Citing this family (22)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20040117631A1 (en) * | 1998-06-04 | 2004-06-17 | Z4 Technologies, Inc. | Method for digital rights management including user/publisher connectivity interface |
US6629265B1 (en) * | 2000-04-18 | 2003-09-30 | Cypress Semiconductor Corp. | Reset scheme for microcontrollers |
US6345002B1 (en) * | 2000-09-22 | 2002-02-05 | Oki Electric Industry Co., Ltd. | RAS monitor circuit and field memory using the same |
DE10049441B4 (de) * | 2000-10-06 | 2008-07-10 | Conti Temic Microelectronic Gmbh | Verfahren zum Betrieb eines von einem Prozessor gesteuerten Systems |
US6792527B1 (en) * | 2000-12-22 | 2004-09-14 | Xilinx, Inc. | Method to provide hierarchical reset capabilities for a configurable system on a chip |
JP4194748B2 (ja) * | 2000-12-26 | 2008-12-10 | 株式会社ホンダエレシス | 演算制御装置 |
ITRM20010522A1 (it) * | 2001-08-30 | 2003-02-28 | Micron Technology Inc | Sequenziale di "power-on-reset" condizionato e robusto a potenza ultrabassa per circuiti integrati. |
JP3908020B2 (ja) * | 2001-11-30 | 2007-04-25 | 株式会社デンソー | 車両用電子制御装置 |
JP2003248598A (ja) * | 2002-02-22 | 2003-09-05 | Oki Electric Ind Co Ltd | マイクロコントローラ及びマイクロコントローラの故障検出方法 |
KR100619010B1 (ko) | 2003-12-09 | 2006-08-31 | 삼성전자주식회사 | 스텝 모터 제어 장치 및 방법 |
JP4353081B2 (ja) * | 2004-11-29 | 2009-10-28 | セイコーエプソン株式会社 | 電子機器及びその制御方法 |
FR2894548B1 (fr) * | 2005-12-13 | 2008-02-01 | Renault Sas | Procede de controle du fonctionnement d'un vehicule base sur une strategie de diagnostic embarque definissant differents types de pannes |
JP4750564B2 (ja) * | 2006-01-26 | 2011-08-17 | 富士通セミコンダクター株式会社 | リセット信号生成回路 |
DE102007010886B3 (de) * | 2007-03-06 | 2008-06-26 | Siemens Ag | Steuergerät für ein Fahrzeug |
JP2008234280A (ja) * | 2007-03-20 | 2008-10-02 | Matsushita Electric Ind Co Ltd | 電子機器 |
CN101465635B (zh) * | 2009-01-06 | 2012-07-04 | 苏州达方电子有限公司 | 重置方法及应用其的电子*** |
JP5739290B2 (ja) * | 2011-09-14 | 2015-06-24 | 株式会社ケーヒン | 電子制御装置 |
KR101332022B1 (ko) * | 2011-12-29 | 2013-11-25 | 전자부품연구원 | Ecu 모니터링 시스템 및 방법 |
JP5549685B2 (ja) * | 2012-01-10 | 2014-07-16 | 株式会社デンソー | スイッチング素子の駆動装置 |
KR101352149B1 (ko) * | 2013-01-31 | 2014-01-15 | 부산대학교 산학협력단 | 리셋 신호 경로상의 버퍼를 이용한 광학 오류 주입 탐지 회로 |
JP7143797B2 (ja) * | 2019-03-20 | 2022-09-29 | 株式会社デンソー | 車載カメラモジュールの電源制御装置 |
CN116880153B (zh) * | 2023-09-07 | 2024-01-09 | 比亚迪股份有限公司 | 二取二***及其控制方法、轨道车辆 |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5456740A (en) * | 1977-10-14 | 1979-05-08 | Toyota Motor Co Ltd | Method of monitoring malfunction of control system using computer |
JPS58201108A (ja) * | 1982-05-19 | 1983-11-22 | Nissan Motor Co Ltd | マイクロコンピユ−タを用いた車両用電子制御システムの監視装置 |
JPS60212028A (ja) * | 1984-04-05 | 1985-10-24 | Mitsubishi Electric Corp | リセツト回路 |
EP0410030A1 (en) * | 1989-07-25 | 1991-01-30 | Unisia Jecs Corporation | Method and apparatus for preventing failure of a CPU |
US5247163A (en) * | 1990-04-20 | 1993-09-21 | Mitsubishi Denki Kabushiki Kaisha | IC card having a monitor timer and a reset signal discrimination circuit |
JPH04291634A (ja) * | 1991-03-20 | 1992-10-15 | Matsushita Electric Works Ltd | マイコンの故障検知回路 |
JP3684590B2 (ja) * | 1994-04-25 | 2005-08-17 | カシオ計算機株式会社 | リセット制御装置及びリセット制御方法 |
-
1996
- 1996-04-09 JP JP11204796A patent/JP3520662B2/ja not_active Expired - Fee Related
-
1997
- 1997-04-09 KR KR1019970013095A patent/KR100296984B1/ko not_active IP Right Cessation
- 1997-04-09 US US08/831,793 patent/US6076172A/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
US6076172A (en) | 2000-06-13 |
JPH09282024A (ja) | 1997-10-31 |
KR970071268A (ko) | 1997-11-07 |
KR100296984B1 (ko) | 2001-10-24 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3520662B2 (ja) | 電子コントロールユニットの監視装置 | |
US6883123B2 (en) | Microprocessor runaway monitoring control circuit | |
JP3280684B2 (ja) | マイクロコンピュータとウォッチドッグ回路を備えた装置 | |
KR960018891A (ko) | 셀프테스트 기능을 내장한 싱글칩 마이크로프로세서 | |
US20080263409A1 (en) | Self-Test System | |
US4542506A (en) | Control system having a self-diagnostic function | |
US11726853B2 (en) | Electronic control device | |
JPH08202589A (ja) | 情報処理装置及び故障診断方法 | |
JPH04283840A (ja) | 情報処理装置の診断方法 | |
JP2536789Y2 (ja) | マイクロコンピュータシステムの誤動作防止装置 | |
JP2605440B2 (ja) | データ処理装置 | |
JP3609601B2 (ja) | 自己診断機能付きタイマー回路 | |
JPH04256038A (ja) | ウオッチドックタイマ検査装置 | |
JP2767820B2 (ja) | 異常監視部の診断装置 | |
JPS5911452A (ja) | パリテイチエツク回路の試験方式 | |
JP2818437B2 (ja) | 障害検出回路 | |
JP2990008B2 (ja) | プロセッサの自己診断方式 | |
JP2578186B2 (ja) | 故障検出回路の診断方式 | |
JPH03184133A (ja) | データ処理装置における擬似障害発生機構 | |
JP3110177B2 (ja) | 2重化計算機システム | |
JP2005250524A (ja) | コンピュータシステム | |
KR940006652Y1 (ko) | 접점신호 입력장치 | |
KR100408266B1 (ko) | 컴퓨터 시스템의 폴트 자동 복구장치 | |
JP2006309639A (ja) | コンピュータ異常検知回路およびコンピュータ異常検知方法 | |
JPS63140342A (ja) | エラ−検出回路の試験方式 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040113 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040126 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090213 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100213 Year of fee payment: 6 |
|
LAPS | Cancellation because of no payment of annual fees |