JP3609601B2 - 自己診断機能付きタイマー回路 - Google Patents
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Description
【発明の属する技術分野】
本発明は、内部でタイマーの値の異常を検出する自己診断機能付きタイマー回路に関する。
【0002】
【従来の技術】
従来、マイコン等に内蔵されているタイマー回路にあっては、異常動作が発生した場合に、それを検出してそのときの状態を保存するような機能を備えていなかった。このため、タイマー回路が異常動作を起こした場合には、タイマー回路の異常の検出が遅れてマイコンが誤動作するおそれがあった。一方、タイマー回路の異常が判明した場合であっても、外部からタイマー回路の異常の原因を究明するのが極めて困難であり、また、多大な時間と労力が必要になっていた。
【0003】
【発明が解決しようとする課題】
以上説明したように、マイコン等に内蔵された従来のタイマー回路にあっては、タイマー回路を含んだ装置の内部においてタイマー回路のカウント値の異常を検出して外部に知らせる機能を備えていなかった。このため、タイマー回路の異常を検出して原因を解析するのに、多大な時間と労力がかかるという不具合を招いていた。
【0004】
そこで、この発明は、上記に鑑みてなされたものであり、その目的とするところは、タイマー回路の異常を検出して外部に知らせる機能を内部に備えた自己診断機能付きタイマー回路を提供することにある。
【0005】
【課題を解決するための手段】
上記目的を達成するために、課題を解決する手段は、タイマーカウンタ用クロック信号に基づいてタイマーカウント動作を行うタイマーカウンタ回路と、前記タイマーカウンタ回路のカウント値を受けて保持し、自己診断機能テスト時には前記タイマーカウンタ回路の時刻(tn+1)のカウント値の正転値を保持出力する第1のインプットキャプチャ回路と、前記第1のインプットキャプチャ回路の出力を受けて、自己診断機能テスト時には前記タイマーカウンタ回路の時刻tnのカウント値の正転値を保持し反転値を出力する第2のインプットキャプチャ回路と、前記第1のインプットキャプチャ回路の時刻(tn+1)の正転値と前記第2のインプットキャプチャ回路の時刻tnの反転値を入力し、両入力の論理加算処理を行い、論理加算結果が全て“0”又は否かを検出する検出回路と、前記検出回路の検出結果が、少なくとも1ビットでも“1”がある場合に前記タイマーカウンタ回路のカウント動作が異常であることを検出し、異常が検出されると異常検出を外部に報知し、前記タイマーカウンタ回路のカウント動作を停止させ、かつ異常検出時の前記タイマーカウンタ回路の時刻(tn+1)のカウント値を前記第1のインプットキャプチャ回路に保持させ、前記タイマーカウンタ回路の時刻tnのカウント値を前記第2のインプットキャプチャ回路に保持させる制御回路とを有することを特徴とする。
【0006】
【発明の実施の形態】
以下、図面を用いてこの発明の一実施形態を説明する。
【0007】
図1はこの発明の一実施形態に係る自己診断機能付きタイマー回路の構成を示すブロック図である。
【0008】
図1において、この実施形態の自己診断機能付きタイマー回路は、マイコンに内蔵された例えば16ビットのタイマー回路であり、システムバス12へ読み出し又は書き込み機能を有し、タイマーカウント値をタイマーバス13に出力し、タイマーカウンタ用クロック信号(TCK)を入力する16ビットのプログラマブルタイマーカウンタ回路1と、タイマーバス12を介してプログラマブルタイマーカウンタ回路1の出力を入力データとし、キャプチャトリガ信号(ICK)を入力し、システムバス12へ読み出し可能であり、内部のキャプチャレジスタの正転データを出力する16ビットのインプットキャプチャ回路2と、インプットキャプチャ回路2の出力データを入力とし、上記と同一のキャプチャトリガ信号(ICK)を入力し、システムバス12へ読み出し可能であり、内部のキャプチャレジスタの反転データを出力する16ビットのインプットキャプチャ回路3と、インプットキャプチャ回路2の出力(時刻(tn+1)の正転データ)とインプットキャプチャ回路3の出力(時刻tnの反転データ)を入力とし、2入力論理加算処理及び加算結果を出力する16ビットの論理和ALL“0”検出回路4と、論理和ALL“0”検出回路4の出力データ(S)とシステムクロック信号の反転信号(φ1V)を入力するワイヤードNAND回路5と、ワイヤードNAND回路5の出力(CNT)のプリチャージ用のPchトランジスタ6と、ワイヤードNAND回路5の出力データ(CNT)の保持又は“1”固定出力を自己診断機能テスト信号(CNTTST)により選択可能とするFDラッチ回路7と、FDラッチ回路7の出力を入力とするセット優先のR/Sフリップフロップ(F/F)回路8と、R/Sフリップフロップ回路8の出力とメインのタイマーカウンタ用クロック信号(TCLK)のAND出力により、プログラマブルタイマーカウンタ回路1のタイマーカウンタ用クロック信号(TCK)を発生するタイマーカウンタ用クロック信号発生回路9と、セット優先のR/Sフリップフロップ回路8の出力(FFOUT)の立ち下がりエッジによりタイマー回路の異常を知らせる割込み要因(INTERR)を発生する1ショットパルス発生回路10と、メインのタイマーカウンタ用クロック信号(TCLK)又はメインのキャプチャトリガ信号(IC)を自己診断機能テスト信号(CNTTST)により選択可能なキャプチャトリガ発生回路(セレクタ回路)11を具備して構成される。
【0009】
図1に示すそれぞれの回路は、例えば図2に示すように具体的に構成される。
【0010】
また、図2に示すプログラマブルタイマーカウンタ回路1は例えば図3に示すように論理ゲートの組み合わせにより構成され、インプットキャプチャ回路2は例えば図4に示すように論理ゲートの組み合わせにより構成され、インプットキャプチャ回路3は例えば図5に示すように論理ゲートの組み合わせにより構成され、論理和ALL“0”検出回路4は例えば図6に示すように論理ゲートの組み合わせにより構成されて図7に示す真理値表(X,Y:入力、CIN:キャリー入力、S:出力、COUT:キャリー出力)にしたがって動作し、1ショットパルス発生回路10は例えば図8に示すように論理ゲートの組み合わせにより構成される。
【0011】
次に、このような構成において、図9に示す正常動作時のタイミングチャートならびに図10に示す異常動作時のタイミングチャートを参照して、自己診断動作を説明する。
【0012】
上記構成において、自己診断機能テストモード(CNTTST=“1”)時に、通常モードで使用されるインプットキャプチャ回路2、3は、タイマーカウンタ回路1の出力の(tn+1)時のカウンタ値とtn時のカウンタ値を保持する。自己診断機能テストモード時のキャプチャトリガー信号(ICK)は、セレクタ回路11により選択されたメインのタイマーカウンタ用クロック信号(TCLK)を使用する。更に、上記(tn+1)時の正転値とtn時の反転値の論理加算を論理和ALL“0”検出回路4で行い、16ビットの論理和=ALL“0”であれば、正常+1カウント動作と判断し、一方16ビットの論理和が1ビットでも“1”有り時は、異常カウンタ動作と判断する。
【0013】
下記に、論理和ALL“0”検出回路4の一動作例を示す。
【表1】
【表2】
【0014】
上記の判断結果に基づいて、セット優先のR/Sフリップフロップ回路8の出力(FFOUT)レベルを決定する。ワイヤードNAND回路5の出力CNT=“1”時は、FFOUT=“1”となりタイマーカウンタ正常動作であることを示し、一方CNT=“0”時は、FFOUT=“0”となりタイマーカウンタ異常動作であることを示す。セット優先R/Sのフリップフロップ回路8の出力レベルによりクロックの動作/停止の判断を行い、FFOUT=“1”時はタイマーカウンタクロックの動作イネーブル(Eable)となり、FFOUT=
“0”時はタイマーカウンタクロックの動作ディセーブル(Disable)となる。
【0015】
タイマーカウンタクロックの動作ディセーブル時は、図10のタイミングチャートに示す如くタイマーカウンタ用クロック信号は停止すると共に、インプットキャプチャ回路2、3には、異常動作カウント前後のカウンタ値が保持される。また、異常動作発生時には、異常動作を外部(CPU等)に知らせるために、割込み要因(INTERR)が1ショットパルス発生回路10から発生される。
【0016】
このような構成を採用することにより、タイマーカウンタ動作の正常動作/異常動作が容易に確認できる。また、タイマーカウンタ回路1の異常動作時には、タイマーカウンタ用クロック信号が停止すると共に、割込み要因が発生するため、CPUにタイマーカウンタ異常動作を知らせることができる。更に、タイマーカウンタ異常動作時のカウンタ値を保持しているため、タイマーカウンタ異常動作解析が容易となり、高信頼性のタイマー回路を提供できる。
【0017】
【発明の効果】
以上説明したように、本発明によれば、タイマーカウンタ回路の時刻tnと(tn+1)の値を論理演算した結果に基づいてカウンタ動作の異常を検出する機能を内蔵するようにしたので、タイマーカウンタ動作の正常動作/異常動作が容易に確認できる。又、タイマーカウンタ回路の異常動作時には、タイマーカウンタクロックが停止すると共に、外部にタイマーカウンタ異常動作を知らせることができる。更に、タイマーカウンタ異常動作時のカウンタ値を保持しているため、タイマーカウンタ異常動作解析が容易となり、高信頼性なタイマー回路を提供できる。
【図面の簡単な説明】
【図1】本発明の一実施形態に係る自己診断機能付きタイマー回路の構成を示すブロック図である。
【図2】図1に示すタイマー回路の具体的な回路構成を示す図である。
【図3】図2に示す回路の具体的な回路構成を示す図である。
【図4】図2に示す回路の具体的な回路構成を示す図である。
【図5】図2に示す回路の具体的な回路構成を示す図である。
【図6】図2に示す回路の具体的な回路構成を示す図である。
【図7】図6に示す回路の真理値表を示す図である。
【図8】図2に示す回路の具体的な回路構成を示す図である。
【図9】タイマー回路の正常動作時のタイミングチャートを示す図である。
【図10】タイマー回路の異常動作時のタイミングチャートを示す図である。
【符号の説明】
1 プログラマブルタイマーカウンタ回路
2,3 インプットキャプチャ回路
4 論理和ALL“0”検出回路
5 ワイヤードNAND回路
6 トランジスタ
7 FDラッチ回路
8 RSF/F回路
9 タイマーカウンタ用クロック信号発生回路
10 1ショットパルス発生回路
11 キャプチャトリガ発生回路
12 システムバス
13 タイマーバス
Claims (1)
- タイマーカウンタ用クロック信号に基づいてタイマーカウント動作を行うタイマーカウンタ回路と、
前記タイマーカウンタ回路のカウント値を受けて保持し、自己診断機能テスト時には前記タイマーカウンタ回路の時刻(tn+1)のカウント値の正転値を保持出力する第1のインプットキャプチャ回路と、
前記第1のインプットキャプチャ回路の出力を受けて、自己診断機能テスト時には前記タイマーカウンタ回路の時刻tnのカウント値の正転値を保持し反転値を出力する第2のインプットキャプチャ回路と、
前記第1のインプットキャプチャ回路の時刻(tn+1)の正転値と前記第2のインプットキャプチャ回路の時刻tnの反転値を入力し、両入力の論理加算処理を行い、論理加算結果が全て“0”又は否かを検出する検出回路と、
前記検出回路の検出結果が、少なくとも1ビットでも“1”がある場合に前記タイマーカウンタ回路のカウント動作が異常であることを検出し、異常が検出されると異常検出を外部に報知し、前記タイマーカウンタ回路のカウント動作を停止させ、かつ異常検出時の前記タイマーカウンタ回路の時刻(tn+1)のカウント値を前記第1のインプットキャプチャ回路に保持させ、前記タイマーカウンタ回路の時刻tnのカウント値を前記第2のインプットキャプチャ回路に保持させる制御回路と
を有することを特徴とする自己診断機能付きタイマー回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP04239598A JP3609601B2 (ja) | 1998-02-24 | 1998-02-24 | 自己診断機能付きタイマー回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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JP04239598A JP3609601B2 (ja) | 1998-02-24 | 1998-02-24 | 自己診断機能付きタイマー回路 |
Publications (2)
Publication Number | Publication Date |
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JPH11239055A JPH11239055A (ja) | 1999-08-31 |
JP3609601B2 true JP3609601B2 (ja) | 2005-01-12 |
Family
ID=12634888
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP04239598A Expired - Fee Related JP3609601B2 (ja) | 1998-02-24 | 1998-02-24 | 自己診断機能付きタイマー回路 |
Country Status (1)
Country | Link |
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JP (1) | JP3609601B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
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JP5722150B2 (ja) | 2011-07-21 | 2015-05-20 | ルネサスエレクトロニクス株式会社 | マイクロコントローラ |
-
1998
- 1998-02-24 JP JP04239598A patent/JP3609601B2/ja not_active Expired - Fee Related
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JPH11239055A (ja) | 1999-08-31 |
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