JPS63140342A - エラ−検出回路の試験方式 - Google Patents
エラ−検出回路の試験方式Info
- Publication number
- JPS63140342A JPS63140342A JP61288178A JP28817886A JPS63140342A JP S63140342 A JPS63140342 A JP S63140342A JP 61288178 A JP61288178 A JP 61288178A JP 28817886 A JP28817886 A JP 28817886A JP S63140342 A JPS63140342 A JP S63140342A
- Authority
- JP
- Japan
- Prior art keywords
- error
- circuit
- error detection
- pseudo
- circuits
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000012360 testing method Methods 0.000 title claims abstract description 19
- 238000001514 detection method Methods 0.000 claims abstract description 44
- 230000001629 suppression Effects 0.000 claims abstract description 10
- 238000010998 test method Methods 0.000 claims description 4
- 238000003745 diagnosis Methods 0.000 abstract 1
- 238000012545 processing Methods 0.000 description 7
- 238000000034 method Methods 0.000 description 3
- 230000006870 function Effects 0.000 description 2
- 238000011017 operating method Methods 0.000 description 2
- 230000004044 response Effects 0.000 description 2
- 230000004913 activation Effects 0.000 description 1
- 230000003321 amplification Effects 0.000 description 1
- 238000004458 analytical method Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000011156 evaluation Methods 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
Landscapes
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、主記憶回路等に対するエラー検出回路の試験
方式に関する。
方式に関する。
従来、この種のエラー検出回路の試験は、外部から疑似
障害を発生させたうえで、主記憶装置中のプログラムに
よって動作する中央処理装置や入出力処理装置等からの
アクセス実行によってのみ可能であった。
障害を発生させたうえで、主記憶装置中のプログラムに
よって動作する中央処理装置や入出力処理装置等からの
アクセス実行によってのみ可能であった。
疑似障害は、試験対象のエラー検出回路に対応する主記
憶装置内カードの端子を強制的に接地すること等により
発生させている。
憶装置内カードの端子を強制的に接地すること等により
発生させている。
上述した従来の方式は、必ず中央処理装置等によりアク
セスを実行する必要があるため、中央処理装置等が故障
している疑いがある場合、又は中央処理装置等からのア
クセスが実行不可能な場合にはエラー検出回路の試験が
実行出来ないし、さらに、比較的繁雑で試験員には馴み
の薄い中央処理装置等の操作方法に関する特別の知識及
び操作手順を必要とするという問題点がある。
セスを実行する必要があるため、中央処理装置等が故障
している疑いがある場合、又は中央処理装置等からのア
クセスが実行不可能な場合にはエラー検出回路の試験が
実行出来ないし、さらに、比較的繁雑で試験員には馴み
の薄い中央処理装置等の操作方法に関する特別の知識及
び操作手順を必要とするという問題点がある。
本発明の方式は、所定の装置におけるエラー検出回路の
試験方式において、 エラー検出回路を試験するための疑似障害発生データが
上記装置に対する試験装置がら設定される診断レジスタ
と、 通常動作時には上記装置を使用するマスタ装置からのデ
ータ、また試験時には診断レジスタの疑似障害発生デー
タにより上記装置を動作させるのに必要な信号を発生す
る動作起動回路と、上記装置の動作により発生する内部
タイミングによって動作しエラー発生回路が発生したエ
ラーを検出するエラー発生回路ごとのエラー検出回路と
、 診断レジスタ中の疑似障害発生データによりエラー検出
の出力を抑止するエラー検出回路ごとのエラー検出抑止
回路 とを有することを特徴とする。
試験方式において、 エラー検出回路を試験するための疑似障害発生データが
上記装置に対する試験装置がら設定される診断レジスタ
と、 通常動作時には上記装置を使用するマスタ装置からのデ
ータ、また試験時には診断レジスタの疑似障害発生デー
タにより上記装置を動作させるのに必要な信号を発生す
る動作起動回路と、上記装置の動作により発生する内部
タイミングによって動作しエラー発生回路が発生したエ
ラーを検出するエラー発生回路ごとのエラー検出回路と
、 診断レジスタ中の疑似障害発生データによりエラー検出
の出力を抑止するエラー検出回路ごとのエラー検出抑止
回路 とを有することを特徴とする。
次に、本発明について図面を参照して説明する。
第1図は本発明の一実施例を示すブロック図である。
第1図を参照すると本実施例は、リクエスト受付回路5
と、コマンドデコード回路6と、疑似アクセス発生回路
7と、コマンドセット回路8と、診断レジスタ9と、3
つのエラー発生回路10゜11および12と、3つのエ
ラー検出回路13゜14および15と、3つのエラー検
出抑止回路16.17および18と、エラーレジスタ1
つ、と、主記憶回路20とから成る。
と、コマンドデコード回路6と、疑似アクセス発生回路
7と、コマンドセット回路8と、診断レジスタ9と、3
つのエラー発生回路10゜11および12と、3つのエ
ラー検出回路13゜14および15と、3つのエラー検
出抑止回路16.17および18と、エラーレジスタ1
つ、と、主記憶回路20とから成る。
リフニス1〜受付回路5は、中央処理装置(以下CPU
と記す)からのリクエスト信号1に対して主記憶回路2
0の使用状況に応じてアクセプト信号2を返送すると共
に主記憶回路20に対するアクセス信号を発生し、コマ
ンドデコード回路6は、アクセプト信号2を受取ったC
PU等から入力するコマンド3を解読する。
と記す)からのリクエスト信号1に対して主記憶回路2
0の使用状況に応じてアクセプト信号2を返送すると共
に主記憶回路20に対するアクセス信号を発生し、コマ
ンドデコード回路6は、アクセプト信号2を受取ったC
PU等から入力するコマンド3を解読する。
診断レジスタ9は、試験時にサービスプロセッサ(図示
省略)から送られてくる疑似障害発生データ4を入力し
保持し、この疑似障害発生データ4により、疑似アクセ
ス発生回路7.コマンドセット回路8.エラー発生回路
10〜12およびエラー検出抑止回路16〜18に、そ
れぞれ疑似アクセス信号、疑似コマンド(解読不要)、
疑似エラー信号およびエラー検出抑止信号を供給する。
省略)から送られてくる疑似障害発生データ4を入力し
保持し、この疑似障害発生データ4により、疑似アクセ
ス発生回路7.コマンドセット回路8.エラー発生回路
10〜12およびエラー検出抑止回路16〜18に、そ
れぞれ疑似アクセス信号、疑似コマンド(解読不要)、
疑似エラー信号およびエラー検出抑止信号を供給する。
主記憶回路20は、記憶素子群、記憶素子駆動回路、読
出しデータ増幅回路、タイミング発生回路等を含む。
出しデータ増幅回路、タイミング発生回路等を含む。
エラー発生回路10〜12は、主記憶回路20における
、アクセス信号または疑似アクセス信号に対する応答の
結果により、たとえば、データパリティエラー、アドレ
スパリティエラー、フラグパリティエラーを発生し、エ
ラー検出回路13〜15は、それぞれエラー発生回路1
0〜12がらの上記各エラーを検出する。
、アクセス信号または疑似アクセス信号に対する応答の
結果により、たとえば、データパリティエラー、アドレ
スパリティエラー、フラグパリティエラーを発生し、エ
ラー検出回路13〜15は、それぞれエラー発生回路1
0〜12がらの上記各エラーを検出する。
エラーレジスタ19は、エラー検出回路13〜15にお
いて最も早く検出されたエラーを保持するようになって
いる。このようなエラーレジスタ19の動作は、通常動
作時においては、もっともなことであるが、エラー検出
回路13〜15の試験を阻害しかねない。そのため、エ
ラー検出抑止回路16・・・18が設けられ、診断レジ
スタ9における疑似障害発生データに応じてエラー検出
回路13〜15における任意のエラー検出をエラーレジ
スタ19に伝えないようにしている。
いて最も早く検出されたエラーを保持するようになって
いる。このようなエラーレジスタ19の動作は、通常動
作時においては、もっともなことであるが、エラー検出
回路13〜15の試験を阻害しかねない。そのため、エ
ラー検出抑止回路16・・・18が設けられ、診断レジ
スタ9における疑似障害発生データに応じてエラー検出
回路13〜15における任意のエラー検出をエラーレジ
スタ19に伝えないようにしている。
さて、通常動作時においては、疑似アクセス発生回路7
はリクエスト受付回路5がらのアクセス信号を、また、
コマンドデコード回路8はコマンドデコード回路2がら
のコマンド解析結果をそれぞれ主記憶回路20に伝え、
メモリアクセス動作が行われる。このときには、当然、
診断レジスタ9に疑似障害発生データは無い。
はリクエスト受付回路5がらのアクセス信号を、また、
コマンドデコード回路8はコマンドデコード回路2がら
のコマンド解析結果をそれぞれ主記憶回路20に伝え、
メモリアクセス動作が行われる。このときには、当然、
診断レジスタ9に疑似障害発生データは無い。
上記メモリアクセス動作の結果、エラー発生口路10〜
12でエラーが発生するとエラー検出回路13〜15で
検出され、そのうち最も早く検出されたエラーがエラー
レジスタ1つにセットされる。
12でエラーが発生するとエラー検出回路13〜15で
検出され、そのうち最も早く検出されたエラーがエラー
レジスタ1つにセットされる。
一方、試験時においては、当然、CPU等からのリクエ
スト信号1、従ってコマンド3の入力は無く、診断レジ
スタ9にはサービスプロセッサから疑似障害発生データ
が入力する。この疑似障害発生データは、例えばエラー
検出回路13の試験をするときには、エラー発生回路1
0のみでエラーを強制発生させかつエラー検出抑止回路
17および18を機能させるような内容のものである。
スト信号1、従ってコマンド3の入力は無く、診断レジ
スタ9にはサービスプロセッサから疑似障害発生データ
が入力する。この疑似障害発生データは、例えばエラー
検出回路13の試験をするときには、エラー発生回路1
0のみでエラーを強制発生させかつエラー検出抑止回路
17および18を機能させるような内容のものである。
疑似アクセス発生回路7とコマンドセット回路8は、こ
のような疑似障害発生データにより疑似アクセス信号と
疑似コマンドを発生し主記憶回路20に供給する。これ
により主記憶回路20のタイミング発生回路は、エラー
発生回路10〜12とエラー検出回路13〜15が動作
上必要とするタイミングを発生してそれぞれに供給する
。
のような疑似障害発生データにより疑似アクセス信号と
疑似コマンドを発生し主記憶回路20に供給する。これ
により主記憶回路20のタイミング発生回路は、エラー
発生回路10〜12とエラー検出回路13〜15が動作
上必要とするタイミングを発生してそれぞれに供給する
。
エラー発生回路10〜12のうちの一つ(いま、エラー
発生回路10とする〉で強制発生したエラーは、対応す
るエラー検出回路、すなわちエラー検出回路13で検出
されてエラー検出抑止回路16で抑止されることなくエ
ラーレジスタ19にセットされる。
発生回路10とする〉で強制発生したエラーは、対応す
るエラー検出回路、すなわちエラー検出回路13で検出
されてエラー検出抑止回路16で抑止されることなくエ
ラーレジスタ19にセットされる。
このとき、主記憶回路20は疑似アクセス信号と疑似コ
マンドにより、あたかも通常動作時であるかのように動
作しているので、この動作によってエラー発生回路11
または12でエラーを発生し、エラー検出回路14まな
は15で検出されることがあり得る。しかしながら、こ
のときの疑似障害発生データは、前述のように、エラー
検出抑止回路17および18を機能させるような内容で
あるため、エラー検出回路14または15におけるエラ
ー検出がエラー検出回路13におけるエラー検出より早
くてもエラーレジスタ19にセットされることはなく試
験を阻害しない。
マンドにより、あたかも通常動作時であるかのように動
作しているので、この動作によってエラー発生回路11
または12でエラーを発生し、エラー検出回路14まな
は15で検出されることがあり得る。しかしながら、こ
のときの疑似障害発生データは、前述のように、エラー
検出抑止回路17および18を機能させるような内容で
あるため、エラー検出回路14または15におけるエラ
ー検出がエラー検出回路13におけるエラー検出より早
くてもエラーレジスタ19にセットされることはなく試
験を阻害しない。
以上説明したように本発明は、エラー検出回路を試験す
るときにCPU等からのアクセスを実行する必要がない
ため、CPU等からのアクセスが不可能な場合において
、また、CPU等からのアクセスを実行するための操作
方法に関する特別の知識及び操作手順を知らない試験員
によっても試験実行が可能となり、開発評価の段階又は
障害発生時等において作業効率を著しく向上させる効果
がある。
るときにCPU等からのアクセスを実行する必要がない
ため、CPU等からのアクセスが不可能な場合において
、また、CPU等からのアクセスを実行するための操作
方法に関する特別の知識及び操作手順を知らない試験員
によっても試験実行が可能となり、開発評価の段階又は
障害発生時等において作業効率を著しく向上させる効果
がある。
第1図は本発明の一実施例を示す。
Claims (1)
- 【特許請求の範囲】 所定の装置におけるエラー検出回路の試験方式において
、 前記エラー検出回路を試験するための疑似障害発生デー
タが前記装置に対する試験装置から設定される診断レジ
スタと、 通常動作時には前記装置を使用するマスタ装置からのデ
ータ、また試験時には前記診断レジスタの疑似障害発生
データにより前記装置を動作させるのに必要な信号を発
生する動作起動回路と、前記装置の動作により発生する
内部タイミングによって動作し前記エラー発生回路が発
生したエラーを検出するエラー発生回路ごとのエラー検
出回路と、 前記診断レジスタ中の疑似障害発生データにより前記エ
ラー検出の出力を抑止するエラー検出回路ごとのエラー
検出抑止回路 とを有することを特徴とするエラー検出回路の試験方式
。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61288178A JPS63140342A (ja) | 1986-12-02 | 1986-12-02 | エラ−検出回路の試験方式 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61288178A JPS63140342A (ja) | 1986-12-02 | 1986-12-02 | エラ−検出回路の試験方式 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS63140342A true JPS63140342A (ja) | 1988-06-11 |
Family
ID=17726820
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61288178A Pending JPS63140342A (ja) | 1986-12-02 | 1986-12-02 | エラ−検出回路の試験方式 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS63140342A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2015505396A (ja) * | 2011-12-29 | 2015-02-19 | インテル コーポレイション | セキュアなエラーハンドリング |
JP2015195065A (ja) * | 2015-08-11 | 2015-11-05 | インテル コーポレイション | セキュアなエラーハンドリング |
-
1986
- 1986-12-02 JP JP61288178A patent/JPS63140342A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2015505396A (ja) * | 2011-12-29 | 2015-02-19 | インテル コーポレイション | セキュアなエラーハンドリング |
US9342394B2 (en) | 2011-12-29 | 2016-05-17 | Intel Corporation | Secure error handling |
JP2015195065A (ja) * | 2015-08-11 | 2015-11-05 | インテル コーポレイション | セキュアなエラーハンドリング |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US3988579A (en) | System for testing a data processing unit | |
US5619513A (en) | Fast, cost-effective method for memory testing | |
JPS58225453A (ja) | 診断回路の誤り検出方式 | |
JPH03172779A (ja) | 発振器の縮退故障を特定する方法及び装置 | |
JPS63140342A (ja) | エラ−検出回路の試験方式 | |
JP2806856B2 (ja) | 誤り検出訂正回路の診断装置 | |
JPS6155759A (ja) | インタフエ−ス制御装置 | |
JPS5911452A (ja) | パリテイチエツク回路の試験方式 | |
JPS61110243A (ja) | 誤り訂正及び検出回路の診断方式 | |
JPH06110721A (ja) | メモリ制御装置 | |
JPS61131128A (ja) | 自己診断方式 | |
JP2578186B2 (ja) | 故障検出回路の診断方式 | |
JP2605440B2 (ja) | データ処理装置 | |
JP2606160B2 (ja) | パリティチェック回路の故障検出方式 | |
JP2002215471A (ja) | メモリポート、記憶装置、情報処理システム | |
JPS61245069A (ja) | 診断回路 | |
JPS63231540A (ja) | 擬似障害発生回路 | |
JPH0535455B2 (ja) | ||
JPS63111477A (ja) | 試験回路付パリテイエラ−検出装置 | |
JP2002132590A (ja) | メモリ障害切り分け方式 | |
JPS60101649A (ja) | 電子計算機の診断装置 | |
JPS5917465B2 (ja) | チエツク装置 | |
JPH0336634A (ja) | レジスタフアイルを含む回路の故障検出方式 | |
JPH01311332A (ja) | エラーチェック方式 | |
JPH0434180B2 (ja) |