JP7174263B2 - 半導体集積回路装置 - Google Patents

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Description

本開示は、縦型ナノワイヤ（ＶＮＷ：Vertical Nanowire）ＦＥＴ（Field Effect Transistor）を含むスタンダードセルを備えた半導体集積回路装置に関する。
半導体基板上に半導体集積回路を形成する方法として、スタンダードセル方式が知られている。スタンダードセル方式とは、特定の論理機能を有する基本的単位（例えば、インバータ，ラッチ，フリップフロップ，全加算器など）をスタンダードセルとして予め用意しておき、半導体基板上に複数のスタンダードセルを配置して、それらのスタンダードセルを配線で接続することによって、ＬＳＩチップを設計する方式のことである。
また、ＬＳＩの基本構成要素であるトランジスタは、ゲート長の縮小（スケーリング）により、集積度の向上、動作電圧の低減、および動作速度の向上を実現してきた。しかし近年、過度なスケーリングによるオフ電流と、それによる消費電力の著しい増大が問題となっている。この問題を解決するため、トランジスタ構造を従来の平面型から立体型に変更した立体構造トランジスタが盛んに研究されている。その１つとして、縦型ナノワイヤＦＥＴ（以下、適宜、ＶＮＷ ＦＥＴという）が注目されている。
特許文献１では、ＶＮＷ ＦＥＴを用いた２入力ＮＡＮＤのレイアウトが開示されている。特許文献２では、ＶＮＷ ＦＥＴを用いたインバータのレイアウトが開示されている。
米国特許出願公開第２０１６／００６３１６３号明細書 米国特許出願公開第２０１６／００１２１６９号明細書
半導体微細構造の製造プロセスにおいては、製造ばらつきの抑制が大きな課題であり、これはＶＮＷ ＦＥＴを用いた半導体集積回路装置においても同様である。また、半導体集積回路装置の小面積化も同様に大きな課題である。
本開示は、ＶＮＷ ＦＥＴを用いたスタンダードセルを備えた半導体集積回路装置について、製造ばらつきを抑制し小面積化を実現するレイアウト構造を提供することを目的とする。
本開示の第１態様では、スタンダードセルを含む半導体集積回路装置において、前記スタンダードセルは、第１方向に延び、第１電源電圧を供給する第１電源配線と、前記第１方向に延び、前記第１電源電圧と異なる第２電源電圧を供給する第２電源配線と、前記第１電源配線と前記第２電源配線との間において、前記第１電源配線の側に設けられており、１個以上のアクティブＰ型ＶＮＷ（Vertical Nanowire：縦型ナノワイヤ） ＦＥＴが形成された、Ｐ型トランジスタ領域と、前記第１電源配線と前記第２電源配線との間において、前記第２電源配線の側に設けられており、１個以上のアクティブＮ型ＶＮＷ ＦＥＴが形成された、Ｎ型トランジスタ領域と、前記Ｐ型トランジスタ領域から前記Ｎ型トランジスタ領域にわたって配置された、信号配線とを備え、前記Ｐ型トランジスタ領域および前記Ｎ型トランジスタ領域のうち少なくともいずれか一方に、少なくとも１つのダミーＶＮＷ ＦＥＴが形成されており、前記ダミーＶＮＷ ＦＥＴのトップ電極は、前記信号配線と接続されている。
この態様によると、ダミーＶＮＷ ＦＥＴが配置されているため、ＶＮＷ ＦＥＴの分布が均一となり、製造精度が上がるとともに、トランジスタ特性のばらつきが抑制される。
本開示の第２態様では、半導体集積回路装置は、複数のスタンダードセルが第１方向に並ぶセル列が、複数列、前記第１方向と垂直をなす第２方向に並べて配置された、回路ブロックを備え、前記回路ブロックは、前記第１方向に延びる第１電源配線と、前記複数のセル列の一部であって、前記第１電源配線の前記第２方向における両側にそれぞれ配置されており、前記第１電源配線を共有する第１および第２セル列とを備え、前記第１セル列は、第１ＶＮＷ（Vertical Nanowire：縦型ナノワイヤ） ＦＥＴを含む第１スタンダードセルを含み、前記第２セル列は、第２ＶＮＷ ＦＥＴを含む第２スタンダードセルを含み、前記第１ＶＮＷ ＦＥＴと前記第２ＶＮＷ ＦＥＴとは、前記第１方向において同一位置に配置されており、前記第１電源配線は、前記第１ＶＮＷ ＦＥＴのトップ電極およびボトム電極のうち少なくともいずれか一方と接続されており、かつ、前記第２ＶＮＷ ＦＥＴのトップ電極およびボトム電極のうち少なくともいずれか一方と接続されている。
この態様によると、電源配線の第２方向における両側にそれぞれ配置されたセル列が、当該電源配線を共有することが可能であるので、半導体集積回路装置の小面積化が実現できる。
本開示によると、ＶＮＷ ＦＥＴを用いたスタンダードセルを備えた半導体集積回路装置について、製造ばらつきを抑制し小面積化を実現することができる。
第１実施形態に係るスタンダードセルのレイアウト構造の例を示す平面図 （ａ），（ｂ）は第１実施形態に係るスタンダードセルのレイアウト構造の例を示す層別の平面図 （ａ）～（ｅ）は第１実施形態に係るスタンダードセルのレイアウト構造の例を示す断面図 第１実施形態に係るスタンダードセルの回路図 第１実施形態の変形例１に係るスタンダードセルの回路図 第１実施形態の変形例１に係るスタンダードセルのレイアウト構造の例を示す図であり、（ａ）は平面図、（ｂ）は断面図 第１実施形態の変形例２に係るスタンダードセルの回路図 第１実施形態の変形例２に係るスタンダードセルのレイアウト構造の例を示す図であり、（ａ）は平面図、（ｂ）は断面図 第２実施形態に係るスタンダードセルのレイアウト構造の例を示す平面図 （ａ），（ｂ）は第２実施形態に係るスタンダードセルのレイアウト構造の例を示す層別の平面図 （ａ）～（ｅ）は第２実施形態に係るスタンダードセルのレイアウト構造の例を示す断面図 第２実施形態の変形例１に係るスタンダードセルのレイアウト構造の例を示す図であり、（ａ）は平面図、（ｂ）は断面図 他の実施形態に係るスタンダードセルのレイアウト構造の例を示す平面図 他の実施形態に係るスタンダードセルのレイアウト構造の例を示す平面図 他の実施形態に係るスタンダードセルのレイアウト構造の例を示す平面図 図１５に示すスタンダードセルの回路図 他の実施形態に係るスタンダードセルのレイアウト構造の例を示す平面図 （ａ），（ｂ）は図１７に示すスタンダードセルのレイアウト構造の例を示す層別の平面図 図１７および図１８に示すスタンダードセルの回路図 他の実施形態に係るスタンダードセルのレイアウト構造の例を示す平面図 本開示に係るスタンダードセルを配置した回路ブロックのレイアウト例を示す平面図 縦型ナノワイヤＦＥＴの基本構造例を示す模式図であり、（ａ）は断面図、（ｂ）は平面図 （ａ），（ｂ）は縦型ナノワイヤＦＥＴの基本構造例であって、ローカル配線を用いた構造例を示す模式平面図 縦型ナノワイヤＦＥＴにおいてゲート電極とボトム領域とを接続する構造例を示すものであり、（ａ）は平面図、（ｂ），（ｃ）は断面図
以下、実施の形態について、図面を参照して説明する。以下の実施の形態では、半導体集積回路装置は複数のスタンダードセルを備えており、この複数のスタンダードセルのうち少なくとも一部は、いわゆる縦型ナノワイヤＦＥＴ（ＶＮＷ ＦＥＴ）を備えるものとする。
図２２はＶＮＷ ＦＥＴの基本構造例を示す模式図であり、（ａ）は断面図、（ｂ）は平面図である。なお、図２２（ｂ）では、メタル配線の図示を省いており、また、理解のしやすさのために、実際の平面視では見えない構成要素を図示している。
図２２に示すように、半導体基板５０１上に、Ｐ型ウェル５０２とＮ型ウェル５０３が形成されている。ただし、半導体基板５０１がＰ型基板であるとき、Ｐ型ウェルを形成しなくてもよい。Ｐ型ウェル５０２上に、Ｎ型トランジスタであるＶＮＷ ＦＥＴ５１０が形成されており、Ｎ型ウェル５０３上に、Ｐ型トランジスタであるＶＮＷ ＦＥＴ５２０が形成されている。５０４は絶縁膜、５０５は層間絶縁膜である。
ＶＮＷ ＦＥＴ５１０は、ソース／ドレイン電極となるボトム電極５１１と、ソース／ドレイン電極となるトップ電極５１２と、ボトム電極５１１とトップ電極５１２との間に、縦方向（基板面に対して垂直方向）に形成されたナノワイヤ５１３とを備える。ボトム電極５１１およびトップ電極５１２は、Ｎ導電型にドーピングされている。ナノワイヤ５１３の少なくとも一部がチャネル領域となる。ナノワイヤ５１３の周囲にはゲート絶縁膜５１５が形成されており、さらにその周囲にゲート電極５１４が形成されている。なお、ゲート電極５１４はナノワイヤ５１３の周囲全体を囲んでいてもよいし、ナノワイヤ５１３の周囲の一部のみを囲んでいてもよい。ゲート電極５１４がナノワイヤ５１３の周囲の一部のみを囲んでいる場合は、ゲート絶縁膜５１５はゲート電極５１４がナノワイヤ５１３を囲んでいる部分にのみ形成されていてもよい。
ボトム電極５１１は、半導体基板５０１の上面に沿って広がるように形成されたボトム領域５１６と接続されている。ボトム領域５１６も、Ｎ導電型にドーピングされている。ボトム領域５１６の表面にはシリサイド領域５１７が形成されている。また、トップ電極５１２の周囲に、サイドウォール５１８が形成されている。トップ電極５１２の上に、シリサイド領域５１９が形成されている。ただし、サイドウォール５１８およびシリサイド領域５１９は形成しなくてもよい。
同様に、ＶＮＷ ＦＥＴ５２０は、ソース／ドレイン電極となるボトム電極５２１と、ソース／ドレイン電極となるトップ電極５２２と、ボトム電極５２１とトップ電極５２２との間に、縦方向に形成されたナノワイヤ５２３とを備える。ボトム電極５２１およびトップ電極５２２は、Ｐ導電型にドーピングされている。ナノワイヤ５２３の少なくとも一部がチャネル領域となる。ナノワイヤ５２３の周囲にはゲート絶縁膜５２５が形成されており、さらにその周囲にゲート電極５２４が形成されている。
ボトム電極５２１は、半導体基板５０１の上面に沿って広がるように形成されたボトム領域５２６と接続されている。ボトム領域５２６も、Ｐ導電型にドーピングされている。ボトム領域５２６の表面にはシリサイド領域５２７が形成されている。また、トップ電極５２２の周囲に、サイドウォール５２８が形成されている。トップ電極５２２の上に、シリサイド領域５２９が形成されている。ただし、サイドウォール５２８およびシリサイド領域５２９は形成しなくてもよい。
図２２の構造では、ＶＮＷ ＦＥＴ５１０のゲート電極領域５１４とＶＮＷ ＦＥＴ５２０のゲート電極領域５２４とが、ゲート配線５３１によって接続されている。また、ボトム領域５１６、シリサイド領域５１９、ゲート配線５３１、シリサイド領域５２９およびボトム領域５２６は、それぞれ、コンタクト５３２およびコンタクト５４１を介して、メタル配線層Ｍ１に形成された配線５４２に接続されている。なお、メタル配線層Ｍ１のさらに上層に、メタル配線層を積層することができる。
半導体基板５０１は、例えば、バルクＳｉ、ゲルマニウム、その化合物や合金等によって構成されている。Ｎ型ドーパントの例としては、Ａｓ、Ｐ、Ｓｂ、Ｎ、Ｃまたはこれらの組み合わせ等がある。Ｐ型ドーパントの例としては、Ｂ、ＢＦ２、Ｉｎ、Ｎ、Ｃまたはこれらの組み合わせ等がある。また、ＶＮＷ ＦＥＴ５１０，５２０の平面形状（ナノワイヤ５１３，５２３の横断面形状）は、例えば、円形、矩形、楕円形等であってもよい。
絶縁膜５０４の材質は、例えば、ＳｉＮ、ＳｉＣＮ等である。層間絶縁膜５０５の材料は、例えば、ＳｉＯ、ＴＥＯＳ、ＰＳＧ、ＢＰＳＧ、ＦＳＧ、ＳｉＯＣ、ＳＯＧ、Spin on Polymers、ＳｉＣ、または、これらの混合物等がある。シリサイド領域５１７，５２７の材質は、例えば、ＮｉＳｉ、ＣｏＳｉ、ＴｉＳｉ、ＷＳｉ等である。
ゲート電極５１４，５２４、および、ゲート配線５３１の材料は、例えば、ＴｉＮ、ＴａＮ、ＴｉＡｌ、Ｔｉ－containing Metal、Ｔａ－containing Metal、Ａｌ－containing Metal、Ｗ－containing Metal、ＴｉＳｉ、ＮｉＳｉ、ＰｔＳｉ、polysilicon with silicide、これらの組み合わせ等がある。ゲート絶縁膜５１５，５２５の材料は、例えば、ＳｉＯＮ、Ｓｉ３Ｎ４、Ｔａ２Ｏ５、Ａｌ２Ｏ３、Ｈｆ oxide、Ｔａ oxide、Ａｌ oxide等がある。また、ｋ値は７以上であることが好ましい。
トップ電極５１２，５２２上に設けるシリサイド領域５１９，５２９の材料としては、ＮｉＳｉ、ＣｏＳｉ、ＭｏＳｉ、ＷＳｉ、ＰｔＳｉ、ＴｉＳｉまたはこれらの組み合わせ等がある。また、他の構成として、Ｗ、Ｃｕ、Ａｌ等のメタルや、ＴｉＮ、ＴａＮ等の合金等、不純物注入された半導体等、またはこれらの組み合わせとしてもよい。サイドウォール５１８，５２８の材料としては、例えば、ＳｉＮ、ＳｉＯＮ、ＳｉＣ、ＳｉＣＮ、ＳｉＯＣＮ等がある。
コンタクト５３２の材料としては、例えば、Ｔｉ、ＴｉＮ、Ｔａ、ＴａＮ等がある。また、Ｃｕ、Ｃｕ－arroy、Ｗ、Ａｇ、Ａｕ、Ｎｉ、Ａｌ等がある。あるいは、Ｃｏ、Ｒｕでもよい。
図２３はＶＮＷ ＦＥＴの基本構造例であって、ローカル配線を用いた構造例を示す。図２３（ａ）では、メタル配線層Ｍ１と、ＶＮＷ ＦＥＴ５１０のトップ電極５１２およびＶＮＷ ＦＥＴ５２０のトップ電極５２２との間に、ローカル配線５３４が形成されている。ボトム領域５１６，５２６およびゲート配線５３１は、それぞれ、コンタクト５３３、ローカル配線５３４およびコンタクト５４１を介して、メタル配線層Ｍ１に形成された配線５４２に接続されている。また、シリサイド領域５１９，５２９は、それぞれ、ローカル配線５３４およびコンタクト５４１を介して、メタル配線層Ｍ１に形成された配線５４２に接続されている。
図２３（ｂ）では、メタル配線層Ｍ１とボトム領域５１６，５２６との間に、ローカル配線５３５が形成されている。言い換えると、ローカル配線５３５は、図２３（ａ）におけるコンタクト５３３およびローカル配線５３４が一体となったものに相当する。シリサイド領域５３６は、ローカル配線５３５を形成する工程において、エッチングストッパとして用いられる。
図２４はＶＮＷ ＦＥＴにおいてゲート電極とボトム領域とを接続する構造例を示すものであり、（ａ）は平面図、（ｂ）は（ａ）の線Ａ－Ａにおける断面図、（ｃ）は（ａ）の線Ｂ－Ｂにおける断面図である。図２４に示すように、ゲート絶縁膜５５１を形成した後、ゲート電極５１４，５２４を形成する前に、ゲート絶縁膜５５１およびその下の絶縁膜５０４を貫通して、ボトム領域５１６に達する孔を形成する。その孔を含めて、ゲート電極の膜５５２を形成する。これにより、ゲート電極５１４，５２４とボトム領域５１６とが接続される。孔にコンタクト５５３を形成する。
本明細書では、スタンダードセルの論理機能に寄与するＶＮＷ ＦＥＴのことを「アクティブＶＮＷ ＦＥＴ」といい、スタンダードセルの論理機能に寄与しないＶＮＷ ＦＥＴのことを「ダミーＶＮＷ ＦＥＴ」という。また、以下の説明では、ＶＮＷ ＦＥＴのボトム電極、トップ電極、ゲート電極のことを、適宜、単にボトム、トップ、ゲートという。また、縦型ナノワイヤ、トップ、ボトムおよびゲートからなる単位構成が、１個または複数個によって、１個のＶＮＷ ＦＥＴを構成する場合、この単位構成のことを単に「ＶＮＷ」といい、ＶＮＷ ＦＥＴと区別するものとする。また、スタンダードセルのことを、適宜、単にセルという。
また、本明細書において、「同一配線幅」等のように、幅等が同じであることを意味する表現は、製造上のばらつき範囲を含んでいるものとする。
（第１実施形態）
図１～図３は第１実施形態に係るセルのレイアウト構造の例を示す図であり、図１は平面図、図２（ａ），（ｂ）は層別の平面図、図３（ａ）～（ｅ）は断面図である。具体的には、図２（ａ）はＶＮＷ ＦＥＴおよびその下の層を示し、図２（ｂ）はＶＮＷ ＦＥＴよりも上の層を示す。図３（ａ）～（ｃ）は図１の平面視縦方向の断面図、図３（ｄ）～（ｅ）は図１の平面視横方向の断面図であり、図３（ａ）は線Ｘ１－Ｘ１’の断面、図３（ｂ）は線Ｘ２－Ｘ２’の断面、図３（ｃ）は線Ｘ３－Ｘ３’の断面、図３（ｄ）は線Ｙ１－Ｙ１’の断面、図３（ｅ）は線Ｙ２－Ｙ２’の断面である。
また図４は図１～図３に示すセルの回路図である。図４に示すように、図１～図３に示すセルは、入力Ａ，Ｂ、出力Ｙの２入力ＮＡＮＤ回路を実現している。
なお、以下の説明では、図１等の平面図において、図面横方向をＸ方向（第１方向に相当）、図面縦方向をＹ方向（第２方向に相当）としている。また、図１等の平面図において縦横に走る点線、および、図３等の断面図において縦に走る点線は、設計時に部品配置を行うために用いるグリッドを示す。グリッドは、Ｘ方向において等間隔に配置されており、またＹ方向において等間隔に配置されている。なお、グリッド間隔は、Ｘ方向とＹ方向とにおいて同じであってもよいし異なっていてもよい。また、グリッド間隔は、層ごとに異なっていてもかまわない。例えば、ＶＮＷ ＦＥＴのグリッドとＭ１配線のグリッドとが、異なる間隔で配置されていてもよい。さらに、各部品は必ずしもグリッド上に配置される必要はない。ただし、製造ばらつきを抑制する観点から、部品はグリッド上に配置される方が好ましい。
また、本実施形態に係るデバイス構造は、図２３（ａ）の構造を前提としている。ただし、図２２や図２３（ｂ）の構造や、他のデバイス構造を前提とした構造にもなり得る。以降の実施形態についても同様である。また、図を分かりやすくするために、ウェル、ＳＴＩ、各絶縁膜、ボトム上のシリサイド層、トップ上のシリサイド層、および、トップのサイドウォールについては、図示を省略している。以降の図についても同様である。
図１～図３に示すように、セルの上下（Ｙ方向における両端）において、Ｘ方向に延びる電源配線ＶＤＤ，ＶＳＳがそれぞれ設けられている。なお、ＶＤＤ，ＶＳＳは、電源配線と、電源配線が供給する電源電圧との両方を意味する符号として用いる。電源配線ＶＤＤ，ＶＳＳはＭ１配線層に形成されている。電源配線ＶＤＤ，ＶＳＳは、その上下に隣接するセル同士で共有することができる。ただし、電源配線を、その上下に隣接するセルによって共有しないレイアウトにしてもかまわない。
Ｍ１配線層には、Ｘ方向に延びる配線４１，４２，４３，４４が並列に形成されている。配線４１は出力Ｙ、配線４２は入力Ａ、配線４３は入力Ｂに相当する。
電源配線ＶＤＤと電源配線ＶＳＳとの間に、Ｐ型トランジスタ領域（Ｐｃｈと図示、以降の平面図でも同様）と、Ｎ型トランジスタ領域（Ｎｃｈと図示、以降の平面図でも同様）とが形成されている。Ｐ型トランジスタ領域は電源配線ＶＤＤの側に設けられており、Ｎ型トランジスタ領域は電源配線ＶＳＳの側に設けられている。Ｐ型トランジスタ領域には、トランジスタＰ１，Ｐ２，Ｐ３が、Ｘ方向に並べて配置されている。トランジスタＰ１，Ｐ２，Ｐ３はそれぞれ、Ｙ方向に並ぶ２個のＶＮＷを有している。また、Ｎ型トランジスタ領域には、トランジスタＮ１，Ｎ２，Ｎ３が、Ｘ方向に並べて配置されている。トランジスタＮ１，Ｎ２，Ｎ３はそれぞれ、Ｙ方向に並ぶ２個のＶＮＷを有している。トランジスタＰ１，Ｐ２，Ｎ１，Ｎ２はアクティブＶＮＷ ＦＥＴであり、トランジスタＰ３，Ｎ３はダミーＶＮＷ ＦＥＴである。
トランジスタＰ１，Ｐ２は、ボトムがボトム領域１１に接続されている。ボトム領域１１は、平面視で電源配線ＶＤＤと重なる範囲まで広がっている。ボトム領域１１は、ローカル配線およびビアを介して電源配線ＶＤＤと接続されており、電源電圧ＶＤＤが供給される。また、トランジスタＰ１は、トップがローカル配線３１に接続されており、トランジスタＰ２は、トップがローカル配線３４に接続されている。ローカル配線３１，３４は、並列にＹ方向に延びており、ビアを介して、出力Ｙとなる配線４１と接続されている。
また、トランジスタＰ１は、ゲートがゲート配線２１と接続されており、トランジスタＰ２は、ゲートがゲート配線２２と接続されている。ゲート配線２１，２２は、Ｐ型トランジスタ領域からＮ型トランジスタ領域にわたって、並列にＹ方向に延びている。ゲート配線２１は、ビアを介して、ローカル配線３２と接続されている。ゲート配線２２は、ビアを介して、ローカル配線３５と接続されている。ローカル配線３２，３５は、並列にＹ方向に延びている。ローカル配線３２は、ビアを介して、入力Ａとなる配線４２と接続されている。ローカル配線３５は、ビアを介して、入力Ｂとなる配線４３と接続されている。
トランジスタＰ３は、ボトムはボトム領域１１に接続されておらずフローティングであり、トップはローカル配線３７に接続されている。ローカル配線３７は、Ｐ型トランジスタ領域からＮ型トランジスタ領域にわたってＹ方向に延びている。ローカル配線３７は、本開示における信号配線の一例である。ローカル配線３７は、ビアを介して、出力Ｙとなる配線４１と接続されている。すなわち、トランジスタＰ３のトップは、ローカル配線３７およびビアを介して、出力Ｙとなる配線４１と接続されている。またローカル配線３７は、ビアを介して、配線４４と接続されている。トランジスタＰ３を構成する２個のＶＮＷのゲート同士は、ゲート配線２３によって接続されている。トランジスタＰ３は、第１ダミーＶＮＷ ＦＥＴに相当する。
トランジスタＮ１，Ｎ２は、ボトムがボトム領域１２に接続されている。また、トランジスタＮ１は、トップがローカル配線３３に接続されており、トランジスタＮ２は、トップがローカル配線３６に接続されている。ローカル配線３３，３６は並列にＹ方向に延びている。ローカル配線３３は、平面視で電源配線ＶＳＳと重なる範囲まで延びており、ビアを介して、電源配線ＶＳＳと接続されている。ローカル配線３６は、ビアを介して配線４４に接続されており、配線４４、ローカル配線３７を介して、出力Ｙとなる配線４１と接続されている。
また、トランジスタＮ１は、ゲートが、トランジスタＰ１のゲートに接続されたゲート配線２１と接続されており、トランジスタＮ２は、ゲートが、トランジスタＰ２のゲートに接続されたゲート配線２２と接続されている。上述したとおり、ゲート配線２１は、ビア、ローカル配線３２、ビアを介して、入力Ａとなる配線４２と接続されている。また、ゲート配線２２は、ビア、ローカル配線３５、ビアを介して、入力Ｂとなる配線４３と接続されている。
トランジスタＮ３は、ボトムはボトム領域１２に接続されておらずフローティングであり、トップはローカル配線３７に接続されている。すなわち、トランジスタＮ３のトップは、ローカル配線３７、ビアを介して、出力Ｙとなる配線４１と接続されている。トランジスタＮ３を構成する２個のＶＮＷのゲート同士は、ゲート配線２４によって接続されている。トランジスタＮ３は、第２ダミーＶＮＷ ＦＥＴに相当する。
以上のようなレイアウト構造によって、次のような作用効果が得られる。
Ｐ型トランジスタ領域において、ダミーＶＮＷ ＦＥＴであるトランジスタＰ３が配置されている。このため、Ｐ型ＶＮＷ ＦＥＴの分布が均一となり、製造精度が上がるとともに、トランジスタ特性のばらつきが抑制される。同様に、Ｎ型トランジスタ領域において、ダミーＶＮＷ ＦＥＴであるトランジスタＮ３が配置されている。このため、Ｎ型ＶＮＷ ＦＥＴの分布が均一となり、製造精度が上がるとともに、トランジスタ特性のばらつきが抑制される。
トランジスタＰ３を構成する２個のＶＮＷは、ゲートがゲート配線２３によって接続されている。また、トランジスタＮ３を構成する２個のＶＮＷは、ゲートがゲート配線２４によって接続されている。このため、ゲートパターンの分布のばらつきが抑制され、製造精度が上がるとともに、トランジスタ特性のばらつきが抑制される。
ゲート配線２１，２２，２３，２４は、全てＹ方向に延びており、かつ、同一配線幅である。これにより、製造が容易になり、製造精度が上がる。ローカル配線３１，３２，３３，３４，３５，３６，３７は、全てＹ方向に延びており、かつ、同一配線幅である。これにより、製造が容易になり、製造精度が上がる。Ｍ１配線層の配線４１，４２，４３，４４は、全てＸ方向に延びており、かつ、同一配線幅である。これにより、製造が容易になり、製造精度が上がる。
なお、ローカル配線３７は、トランジスタＰ３を構成する２個のＶＮＷと、トランジスタＮ３を構成する２個のＶＮＷとに接続されている。ただし、この代わりに、トランジスタＰ３を構成するセル中央側の１個のＶＮＷと、トランジスタＮ３を構成するセル中央側の１個のＶＮＷとにのみ、ローカル配線３７は接続されていてもよい。これにより、出力Ｙとなる配線４１の負荷容量が低減される。また、ローカル配線３７を短くすることができるので、負荷容量をさらに低減することができる。
また、トランジスタＰ３を構成するＶＮＷを１個にしてもよいし、トランジスタＮ３を構成するＶＮＷを１個にしてもよい。この場合、トランジスタＰ３を構成するＶＮＷ、および、トランジスタＮ３を構成するＶＮＷをセル中央側に配置することによって、ローカル配線３７を短くすることができる。
また、トランジスタＰ３およびトランジスタＮ３のいずれか一方、あるいは、両方を、省いてもよい。これにより、負荷容量をさらに低減することができる。
また、トランジスタＰ３を構成する２個のＶＮＷのボトム同士を接続するボトム領域を形成してもよい。また、トランジスタＮ３を構成する２個のＶＮＷのボトム同士を接続するボトム領域を形成してもよい。これにより、ボトム領域のパターン形成が容易になる。
また、トランジスタＰ３を構成する２個のＶＮＷのゲートと、トランジスタＮ３を構成する２個のＶＮＷのゲートとを接続するゲート配線を形成してもよい。これにより、ゲートパターンが均一となり、製造容易性が向上する。
（第１実施形態の変形例１）
第１実施形態では、ダミーＶＮＷ ＦＥＴであるトランジスタＰ３，Ｎ３について、ボトムはフローティングになっていた。これに対して、本変形例１では、図５の回路図において破線で示すように、トランジスタＰ３，Ｎ３のボトムが出力Ｙに接続されている。これにより、トランジスタＰ３，Ｎ３のボトムのフローティングが回避されるので、回路動作の安定性が向上する。
図６は本変形例に係るセルのレイアウト構造の例を示す図であり、（ａ）はＶＮＷ ＦＥＴより下の層の平面図、（ｂ）は（ａ）の線Ｘ３－Ｘ３’における断面図である。本変形例では、ボトム領域１３，１４が形成されており、トランジスタＰ３のボトムはボトム領域１３に接続され、トランジスタＮ３のボトムはボトム領域１４に接続されている。そして、ボトム領域１３はビア５３を介してローカル配線３７に接続されており、同様に、ボトム領域１４はビア５４を介してローカル配線３７に接続されている。ローカル配線３７は、出力Ｙとなる配線４１に接続されているので、トランジスタＰ３，Ｎ３のボトムは出力Ｙと接続されている。
これにより、上述したように、トランジスタＰ３，Ｎ３のボトムのフローティングが回避されるので、回路動作の安定性が向上する。加えて、ボトム領域のパターンの均一性が向上するので、製造がより容易になる。
（第１実施形態の変形例２）
上の変形例１では、ダミーＶＮＷ ＦＥＴであるトランジスタＰ３，Ｎ３について、ボトムのフローティングは回避されたが、ゲートはフローティングになっていた。これに対して本変形例２では、図７の回路図に破線で示すように、トランジスタＰ３，Ｎ３のゲートが出力Ｙに接続されている。これにより、トランジスタＰ３，Ｎ３のゲートのフローティングが回避されるので、回路動作の安定性がさらに向上する。
図８は本変形例に係るセルのレイアウト構造の例を示す図であり、（ａ）はＶＮＷ ＦＥＴより下の層の平面図、（ｂ）は（ａ）の線Ｘ３－Ｘ３’における断面図である。本変形例では、トランジスタＰ３，Ｎ３のゲートは、ゲート配線２５によって互いに接続されている。そして、ゲート配線２５は、ビア５３，５４に接続されている。ビア５３，５４は、ローカル配線３７を介して、出力Ｙとなる配線４１に接続されているので、トランジスタＰ３，Ｎ３のゲートは出力Ｙと接続されている。
これにより、上述したように、トランジスタＰ３，Ｎ３のゲートのフローティングが回避されるので、回路動作の安定性が向上する。加えて、ゲート配線のパターンの均一性が向上するので、製造がより容易になる。さらに、ゲート配線２５が、ローカル配線３７の裏打ち配線として機能するため、信号配線の抵抗値を下げることができる。
（第２実施形態）
図９～図１１は第２実施形態に係るセルのレイアウト構造の例を示す図であり、図９は平面図、図１０（ａ），（ｂ）は層別の平面図、図１１（ａ）～（ｅ）は断面図である。具体的には、図１０（ａ）はＶＮＷ ＦＥＴおよびその下の層を示し、図１０（ｂ）はＶＮＷ ＦＥＴよりも上の層を示す。図１１（ａ）～（ｃ）は図９の平面視縦方向の断面図、図１１（ｄ）～（ｅ）は図９の平面視横方向の断面図であり、図１１（ａ）は線Ｘ１－Ｘ１’の断面、図１１（ｂ）は線Ｘ２－Ｘ２’の断面、図１１（ｃ）は線Ｘ３－Ｘ３’の断面、図１１（ｄ）は線Ｙ１－Ｙ１’の断面、図１１（ｅ）は線Ｙ２－Ｙ２’の断面である。図９～図１１に示すセルは、図５に示すような入力Ａ，Ｂ、出力Ｙの２入力ＮＡＮＤ回路を実現している。
本実施形態に係るセルは、第１実施形態に係るセルと対比すると、各トランジスタＰ１～Ｐ３，Ｎ１～Ｎ３について、トップとボトムを入れ替えた形態になっている。また、ダミーＶＮＷ ＦＥＴであるトランジスタＰ３，Ｎ３はそれぞれ、１個のＶＮＷからなっており、そのトップおよびボトムは出力Ｙに接続されている。なお、以下の説明では、第１実施形態と共通の構成については、説明を省略する場合がある。
Ｍ１配線層には、Ｘ方向に延びる配線１４１，１４２，１４３が並列に形成されている。配線１４１は入力Ａ、配線１４２は入力Ｂに相当する。また、ローカル配線１３７が出力Ｙに相当する。なお、Ｍ１配線層に、ローカル配線１３７と接続された配線を形成し、この配線を出力Ｙとして用いてもよい。
トランジスタＰ１，Ｐ２は、ボトムがボトム領域１１１と接続されている。ボトム領域１１１は、トランジスタＰ３の位置まで広がっている。また、トランジスタＰ１は、トップがローカル配線１３１と接続されている。トランジスタＰ２は、トップがローカル配線１３４と接続されている。ローカル配線１３１，１３４は、電源配線ＶＤＤと平面視で重なる位置まで、並列にＹ方向に延びており、ビアを介して電源配線ＶＤＤと接続されている。
また、トランジスタＰ１は、ゲートがゲート配線１２１と接続されており、トランジスタＰ２は、ゲートがゲート配線１２２と接続されている。ゲート配線１２１，１２２は、Ｐ型トランジスタ領域からＮ型トランジスタ領域にわたって、並列にＹ方向に延びている。ゲート配線１２１は、ビアを介して、ローカル配線１３２と接続されている。ゲート配線１２２は、ビアを介して、ローカル配線１３５と接続されている。ローカル配線１３２，１３５は、並列にＹ方向に延びている。ローカル配線１３２は、ビアを介して、入力Ａとなる配線１４１と接続されている。ローカル配線１３５は、ビアを介して、入力Ｂとなる配線１４２と接続されている。
トランジスタＰ３は、ボトムはボトム領域１１１に接続されており、トップが出力Ｙとなるローカル配線１３７に接続されている。ローカル配線１３７は、本開示における信号配線の一例である。また、ボトム領域１１１は、ビアを介して、出力Ｙであるローカル配線１３７と接続されている。トランジスタＰ３は、第１ダミーＶＮＷ ＦＥＴに相当する。
トランジスタＮ１は、ボトムがボトム領域１１２に接続されている。ボトム領域１１２は、平面視で電源配線ＶＳＳと重なる範囲まで広がっている。ボトム領域１１２は、ビア、ローカル配線、ビアを介して電源配線ＶＳＳと接続されており、電源電圧ＶＳＳが供給される。トランジスタＮ２は、ボトムがボトム領域１１３に接続されている。ボトム領域１１３は、トランジスタＮ３の位置まで広がっている。また、トランジスタＮ１は、トップがローカル配線１３３に接続されており、トランジスタＮ２は、トップがローカル配線１３６に接続されている。ローカル配線１３３，１３６は、並列にＹ方向に延びており、ともに配線１４３に接続されている。
また、トランジスタＮ１は、ゲートが、トランジスタＰ１のゲートに接続されたゲート配線１２１と接続されており、トランジスタＮ２は、ゲートが、トランジスタＰ２のゲートに接続されたゲート配線１２２と接続されている。上述したとおり、ゲート配線１２１は、ビア、ローカル配線１３２、ビアを介して、入力Ａとなる配線１４１と接続されている。また、ゲート配線１２２は、ビア、ローカル配線１３５、ビアを介して、入力Ｂとなる配線１４２と接続されている。
トランジスタＮ３は、ボトムはボトム領域１１３に接続されており、トップはローカル配線１３７に接続されている。トランジスタＮ３は、第２ダミーＶＮＷ ＦＥＴに相当する。
すなわち、本実施形態に係るレイアウト構造において、Ｐ型トランジスタ領域では、トランジスタＰ１，Ｐ２のトップに電源電圧ＶＤＤが与えられ、トランジスタＰ１，Ｐ２のボトムはボトム領域１１１に並列に接続される。そして、ボトム領域１１１が、出力Ｙとなるローカル配線１３７に接続される。また、Ｎ型トランジスタ領域では、トランジスタＮ１のボトムに電源電圧ＶＳＳが与えられ、トランジスタＮ１，Ｎ２のトップ同士が配線１４３を介して接続され、トランジスタＮ２のボトムがボトム領域１１３に接続される。そして、ボトム領域１１３が、出力Ｙとなるローカル配線１３７に接続される。
以上のようなレイアウト構造によって、次のような作用効果が得られる。
Ｐ型トランジスタ領域において、ダミーＶＮＷ ＦＥＴであるトランジスタＰ３が配置されている。このため、Ｐ型ＶＮＷ ＦＥＴの分布のばらつきが抑制され、製造精度が上がるとともに、トランジスタ特性のばらつきが抑制される。同様に、Ｎ型トランジスタ領域において、ダミーＶＮＷ ＦＥＴであるトランジスタＮ３が配置されている。このため、Ｎ型ＶＮＷ ＦＥＴの分布のばらつきが抑制され、製造精度が上がるとともに、トランジスタ特性のばらつきが抑制される。
ゲート配線１２１，１２２は、全てＹ方向に延びており、かつ、同一配線幅である。これにより、製造が容易になり、製造精度が上がる。ローカル配線１３１，１３２，１３３，１３４，１３５，１３６，１３７は、全てＹ方向に延びており、かつ、同一配線幅である。これにより、製造が容易になり、製造精度が上がる。Ｍ１配線層の配線１４１，１４２，１４３は、全てＸ方向に延びており、かつ、同一配線幅である。これにより、製造が容易になり、製造精度が上がる。
なお、トランジスタＰ３を構成する１個のＶＮＷをセル中央側に配置し、トランジスタＮ３を構成する１個のＶＮＷをセル中央側に配置して、ローカル配線１３７と接続するようにしてもよい。
また、トランジスタＰ３およびトランジスタＮ３のいずれか一方、あるいは、両方を、省いてもよい。これにより、ローカル配線１３７の負荷容量を低減することができる。
（第２実施形態の変形例１）
第２実施形態では、ダミーＶＮＷ ＦＥＴであるトランジスタＰ３，Ｎ３について、ゲートはフローティングになっていた。これに対して本変形例１では、図７の回路図に破線で示すように、トランジスタＰ３，Ｎ３のゲートを出力Ｙに接続している。
図１２は本変形例に係るレイアウト構造の例を示す図であり、（ａ）はＶＮＷ ＦＥＴより下の層の平面図、（ｂ）は（ａ）の線Ｘ３－Ｘ３’における断面図である。本変形例では、トランジスタＰ３，Ｎ３のゲートは、ゲート配線１２３によって互いに接続されている。そして、ゲート配線１２３は、ビア１５１，１５２に接続されている。ビア１５１，１５２は、出力Ｙとなるローカル配線１３７に接続されているので、トランジスタＰ３，Ｎ３のゲートは出力Ｙと接続されている。
これにより、上述したように、トランジスタＰ３，Ｎ３のゲートのフローティングが回避されるので、回路動作の安定性が向上する。加えて、ゲート配線のパターンの均一性が向上するので、製造がより容易になる。さらに、ゲート配線１２３が、ローカル配線１３７の裏打ち配線として機能するため、抵抗値を下げることができる。
（他の実施形態）
（その１）
図１３は他の実施形態に係るセルのレイアウト構造の例を示す平面図である。図１３のセルは、Ｐ型トランジスタ領域の構成は、図１に示す第１実施形態に係るセルと同様であり、Ｎ型トランジスタ領域の構成は、図９に示す第２実施形態に係るセルと同様である。
本実施形態に係るレイアウト構造でも、第１および第２実施形態と同様の作用効果が得られる。すなわち、Ｐ型トランジスタ領域において、ダミーＶＮＷ ＦＥＴであるトランジスタＰ３が配置されている。このため、Ｐ型ＶＮＷ ＦＥＴの分布のばらつきが抑制され、製造精度が上がるとともに、トランジスタ特性のばらつきが抑制される。同様に、Ｎ型トランジスタ領域において、ダミーＶＮＷ ＦＥＴであるトランジスタＮ３が配置されている。このため、Ｎ型ＶＮＷ ＦＥＴの分布のばらつきが抑制され、製造精度が上がるとともに、トランジスタ特性のばらつきが抑制される。
また、第１および第２実施形態の他の作用効果についても、同様に得られる。また、第１および第２実施形態で述べた変形例等についても、本実施形態に適用可能である。
（その２）
図１４は他の実施形態に係るセルのレイアウト構造の例を示す平面図である。図１４のセルは、Ｐ型トランジスタ領域の構成は、図９に示す第２実施形態に係るセルと同様であり、Ｎ型トランジスタ領域の構成は、図１に示す第１実施形態に係るセルと同様である。
本実施形態に係るレイアウト構造でも、第１および第２実施形態と同様の効果が得られる。すなわち、Ｐ型トランジスタ領域において、ダミーＶＮＷ ＦＥＴであるトランジスタＰ３が配置されている。このため、Ｐ型ＶＮＷ ＦＥＴの分布のばらつきが抑制され、製造精度が上がるとともに、トランジスタ特性のばらつきが抑制される。同様に、Ｎ型トランジスタ領域において、ダミーＶＮＷ ＦＥＴであるトランジスタＮ３が配置されている。このため、Ｎ型ＶＮＷ ＦＥＴの分布のばらつきが抑制され、製造精度が上がるとともに、トランジスタ特性のばらつきが抑制される。
また、第１および第２実施形態の他の作用効果についても、同様に得られる。また、第１および第２実施形態で述べた変形例等についても、本実施形態に適用可能である。
（その３）
図１５は他の実施形態に係るセルのレイアウト構造の例を示す平面図である。また、図１６は、図１５に示すセルの回路図である。図１６に示すように、図１５に示すセルは、入力Ａ，Ｂ、出力Ｙの２入力ＮＯＲ回路を実現している。
図１６を図４と対比すると分かるように、図１５のレイアウト構造は、図１のレイアウト構造において、Ｐ型トランジスタ領域とＮ型トランジスタ領域を上下に反転させたものに相当する。トランジスタＰ１，Ｐ２，Ｎ１，Ｎ２はアクティブＶＮＷ ＦＥＴであり、トランジスタＰ３，Ｎ３はダミーＶＮＷ ＦＥＴである。なお、以下の説明では、第１実施形態と共通の構成については、説明を省略する場合がある。
Ｍ１配線層には、Ｘ方向に延びる配線２４１，２４２，２４３，２４４が並列に形成されている。配線２４１は出力Ｙ、配線２４２は入力Ｂ、配線２４３は入力Ａに相当する。
トランジスタＰ１，Ｐ２は、ボトムがボトム領域２１１に接続されている。また、トランジスタＰ１は、トップがローカル配線２３１に接続されており、トランジスタＰ２は、トップがローカル配線２３４に接続されている。ローカル配線２３１，２３４はＹ方向に並列に延びている。ローカル配線２３１は、平面視で電源配線ＶＤＤと重なる範囲まで延びており、ビアを介して、電源配線ＶＤＤと接続されている。ローカル配線２３４は、ビアを介して、出力Ｙとなる配線２４１と接続されている。
また、トランジスタＰ１は、ゲートがゲート配線２２１と接続されており、トランジスタＰ２は、ゲートがゲート配線２２２と接続されている。ゲート配線２２１，２２２は、Ｐ型トランジスタ領域からＮ型トランジスタ領域にわたって、並列に、Ｙ方向に延びている。ゲート配線２２１は、ビア、ローカル配線２３２、ビアを介して、入力Ａとなる配線２４３と接続されている。ゲート配線２２２は、ビア、ローカル配線２３５、ビアを介して、入力Ｂとなる配線２４２と接続されている。
トランジスタＰ３は、ボトムはボトム領域２１１に接続されておらずフローティングであり、トップはローカル配線２３７に接続されている。ローカル配線２３７は、本開示における信号配線の一例である。ローカル配線２３７は、Ｐ型トランジスタ領域からＮ型トランジスタ領域にわたって、Ｙ方向に延びている。ローカル配線２３７は、ビアを介して、出力Ｙとなる配線２４１と接続されている。トランジスタＰ３を構成する２個のＶＮＷのゲート同士は、ゲート配線２２３によって接続されている。トランジスタＰ３は、ダミーＶＮＷ ＦＥＴである。
トランジスタＮ１，Ｎ２は、ボトムがボトム領域２１２に接続されている。ボトム領域２１２は、平面視で電源配線ＶＳＳと重なる範囲まで広がっている。ボトム領域２１２は、ローカル配線およびビアを介して電源配線ＶＳＳと接続されており、電源電圧ＶＳＳが供給されている。また、トランジスタＮ１は、トップがローカル配線２３３に接続されており、トランジスタＮ２は、トップがローカル配線２３６に接続されている。ローカル配線２３３，２３６は、並列にＹ方向に延びており、ビアを介して、配線２４４と接続されている。
また、トランジスタＮ１は、ゲートが、トランジスタＰ１のゲートに接続されたゲート配線２２１と接続されており、トランジスタＮ２は、ゲートが、トランジスタＰ２のゲートに接続されたゲート配線２２２と接続されている。上述したとおり、ゲート配線２２１は、ビア、ローカル配線２３２、ビアを介して、入力Ａとなる配線２４３と接続されている。ゲート配線２２２は、ビアを介して、ローカル配線２３５、ビアを介して、入力Ｂとなる配線２４２と接続されている。
トランジスタＮ３は、ボトムはボトム領域２１２に接続されておらずフローティングであり、トップはローカル配線２３７に接続されている。上述したとおり、ローカル配線２３７は、ビアを介して、出力Ｙとなる配線２４１と接続されている。トランジスタＮ３を構成する２個のＶＮＷのゲート同士は、ゲート配線２２４によって接続されている。トランジスタＮ３は、ダミーＶＮＷ ＦＥＴである。
本実施形態に係るレイアウト構造でも、第１実施形態と同様の作用効果が得られる。すなわち、Ｐ型トランジスタ領域において、ダミーＶＮＷ ＦＥＴであるトランジスタＰ３が配置されている。このため、Ｐ型ＶＮＷ ＦＥＴの分布が均一となり、製造精度が上がるとともに、トランジスタ特性のばらつきが抑制される。同様に、Ｎ型トランジスタ領域において、ダミーＶＮＷ ＦＥＴであるトランジスタＮ３が配置されている。このため、Ｎ型ＶＮＷ ＦＥＴの分布が均一となり、製造精度が上がるとともに、トランジスタ特性のばらつきが抑制される。
また、第１実施形態の他の作用効果についても、同様に得られる。また、第１実施形態で述べた変形例等についても、本実施形態に適用可能である。
（その４）
図１７は他の実施形態に係るセルのレイアウト構造の例を示す平面図、図１８（ａ），（ｂ）は層別の平面図である。具体的には、図１８（ａ）はＶＮＷ ＦＥＴおよびその下の層を示し、図１８（ｂ）はＶＮＷ ＦＥＴよりも上の層を示す。また、図１９は、図１７および図１８に示すセルの回路図である。図１９に示すように、図１７および図１８に示すセルは、入力Ａ，Ｂ，Ｃ、出力Ｙの３入力ＮＡＮＤ回路を実現している。なお、以下の説明では、第１実施形態と共通の構成については、説明を省略する場合がある。
図１７および図１８に示すように、本実施形態におけるレイアウト構造では、Ｐ型トランジスタ領域には、トランジスタＰ１，Ｐ２，Ｐ３，Ｐ４が、Ｘ方向に並べて配置されている。トランジスタＰ１，Ｐ２，Ｐ３，Ｐ４はそれぞれ、Ｙ方向に並ぶ２個のＶＮＷを有している。また、Ｎ型トランジスタ領域には、トランジスタＮ１，Ｎ２，Ｎ３，Ｎ４が、Ｘ方向に並べて配置されている。トランジスタＮ１，Ｎ２，Ｎ３，Ｎ４はそれぞれ、Ｙ方向に並ぶ２個のＶＮＷを有している。トランジスタＰ１，Ｐ２，Ｐ３，Ｎ１，Ｎ２，Ｎ３はアクティブＶＮＷ ＦＥＴであり、トランジスタＰ４，Ｎ４はダミーＶＮＷ ＦＥＴである。
Ｍ１配線層には、Ｘ方向に延びる配線３４１，３４２，３４３，３４４，３４５，３４６が並列に形成されている。配線３４１は出力Ｙ、配線３４２は入力Ｂ、配線３４３は入力Ａ、配線３４４は入力Ｃに相当する。
トランジスタＰ１，Ｐ２，Ｐ３は、ボトムがボトム領域３１１に接続されている。ボトム領域３１１は、平面視で電源配線ＶＤＤと重なる範囲まで広がっている。ボトム領域３１１は、ローカル配線およびビアを介して電源配線ＶＤＤと接続されており、電源電圧ＶＤＤが供給されている。また、トランジスタＰ１は、トップがローカル配線３３１に接続されており、トランジスタＰ２は、トップがローカル配線３３４に接続されており、トランジスタＰ３は、トップがローカル配線３３７に接続されている。ローカル配線３３１，３３４，３３７は、並列にＹ方向に延びており、ビアを介して、出力Ｙとなる配線３４１と接続されている。
また、トランジスタＰ１は、ゲートがゲート配線３２１と接続されており、トランジスタＰ２は、ゲートがゲート配線３２２と接続されており、トランジスタＰ３は、ゲートがゲート配線３２３と接続されている。ゲート配線３２１，３２２，３２３は、Ｐ型トランジスタ領域からＮ型トランジスタ領域にかけて、並列にＹ方向に延びている。ゲート配線３２１は、ビアを介して、ローカル配線３３２と接続されている。ゲート配線３２２は、ビアを介して、ローカル配線３３５と接続されている。ゲート配線３２３は、ビアを介して、ローカル配線３３８と接続されている。ローカル配線３３２は、ビアを介して、入力Ａとなる配線３４３と接続されている。ローカル配線３３５は、ビアを介して、入力Ｂとなる配線３４２と接続されている。ローカル配線３３８は、ビアを介して、入力Ｃとなる配線３４４と接続されている。
トランジスタＰ４は、ボトムはボトム領域３１１に接続されておらずフローティングであり、トップはローカル配線３３０に接続されている。ローカル配線３３０は、本開示における信号配線の一例である。ローカル配線３３０は、Ｐ型トランジスタ領域からＮ型トランジスタ領域にわたってＹ方向に延びている。ローカル配線３３０は、ビアを介して、出力Ｙとなる配線３４１と接続されている。すなわち、トランジスタＰ４のトップは、ローカル配線３３０およびビアを介して、出力Ｙとなる配線３４１と接続されている。トランジスタＰ４を構成する２個のＶＮＷのゲート同士は、ゲート配線３２４によって接続されている。トランジスタＰ４は、ダミーＶＮＷ ＦＥＴである。
トランジスタＮ１は、ボトムがボトム領域３１２に接続されている。ボトム領域３１２は、平面視で電源配線ＶＳＳと重なる範囲まで延びている。ボトム領域３１２は、ビア、ローカル配線、ビアを介して、電源配線ＶＳＳと接続されており、電源電圧ＶＳＳが与えられる。トランジスタＮ２，Ｎ３は、ボトムがボトム領域３１３に接続されている。また、トランジスタＮ１は、トップがローカル配線３３３に接続されており、トランジスタＮ２は、トップがローカル配線３３６に接続されており、トランジスタＮ３は、トップがローカル配線３３９に接続されている。ローカル配線３３３，３３６は、ビアを介して、配線３４５と接続されている。ローカル配線３３９は、ビアを介して、配線３４６に接続されており、配線３４６、ローカル配線３３０を介して、出力Ｙとなる配線３４１と接続されている。
また、トランジスタＮ１は、ゲートが、トランジスタＰ１のゲートに接続されたゲート配線３２１と接続されており、トランジスタＮ２は、ゲートが、トランジスタＰ２のゲートに接続されたゲート配線３２２と接続されており、トランジスタＮ３は、ゲートが、トランジスタＰ３のゲートに接続されたゲート配線３２３と接続されている。上述したとおり、ゲート配線３２１は、ビア、ローカル配線３３２、ビアを介して、入力Ａとなる配線３４３と接続されている。また、ゲート配線３２２は、ビア、ローカル配線３３５、ビアを介して、入力Ｂとなる配線３４２と接続されている。ゲート配線３２３は、ビア、ローカル配線３３８、ビアを介して、入力Ｃとなる配線３４４と接続されている。
トランジスタＮ４は、ボトムはボトム領域３１３に接続されておらずフローティングであり、トップはローカル配線３３０に接続されている。すなわち、トランジスタＮ４のトップは、ローカル配線３３０、ビアを介して、出力Ｙとなる配線３４１と接続されている。トランジスタＮ４を構成する２個のＶＮＷのゲート同士は、ゲート配線３２５によって接続されている。トランジスタＮ４は、ダミーＶＮＷ ＦＥＴである。
以上のようなレイアウト構造によって、第１実施形態と同様の作用効果が得られる。
すなわち、Ｐ型トランジスタ領域において、ダミーＶＮＷ ＦＥＴであるトランジスタＰ４が配置されている。このため、Ｐ型ＶＮＷ ＦＥＴの分布のばらつきが抑制され、製造精度が上がるとともに、トランジスタ特性のばらつきが抑制される。同様に、Ｎ型トランジスタ領域において、ダミーＶＮＷ ＦＥＴであるトランジスタＮ４が配置されている。このため、Ｎ型ＶＮＷ ＦＥＴの分布のばらつきが抑制され、製造精度が上がるとともに、トランジスタ特性のばらつきが抑制される。
トランジスタＰ４を構成する２個のＶＮＷは、ゲートがゲート配線３２４によって接続されている。また、トランジスタＮ４を構成する２個のＶＮＷは、ゲートがゲート配線３２５によって接続されている。このため、ゲートパターンが均一となり、製造精度が上がるとともに、トランジスタ特性のばらつきが抑制される。
ゲート配線３２１，３２２，３２３，３２４，３２５は、全てＹ方向に延びており、かつ、同一配線幅である。これにより、製造が容易になり、製造精度が上がる。ローカル配線３３１，３３２，３３３，３３４，３３５，３３６，３３７は、全てＹ方向に延びており、かつ、同一配線幅である。これにより、製造が容易になり、製造精度が上がる。Ｍ１配線層の配線３４１，３４２，３４３，３４４は、全てＸ方向に延びており、かつ、同一配線幅である。これにより、製造が容易になり、製造精度が上がる。
また、第１実施形態で述べた変形例等についても、本実施形態に適用可能である。また、図１７のレイアウト構造について、Ｐ型トランジスタ領域とＮ型トランジスタ領域とを、上下に反転させることによって、３入力ＮＯＲ回路のセルを実現することができる。
ここで、ＮＡＮＤ回路の入力の個数と、電源電圧ＶＳＳを与えるＮ型ＶＮＷ ＦＥＴの電極（ボトムかトップか）との関係について、説明する。
第１の実施形態では、直列に接続された２個のトランジスタＮ１，Ｎ２について、電源電圧ＶＳＳはトランジスタＮ１のトップに与えるものとした。一方、本実施形態では、直列に接続された３個のトランジスタＮ１，Ｎ２，Ｎ３について、電源電圧ＶＳＳはトランジスタＮ１のボトムに与えるものとした。これは、出力Ｙとなる配線には、トランジスタのトップを接続するのが好ましいためである。一般化すると、直列に接続されたＮ型トランジスタが偶数個の場合には、電源電圧ＶＳＳを与えるトランジスタについては、そのトップに電源電圧ＶＳＳを与えるようにし、直列に接続されたＮ型トランジスタが奇数個の場合には、電源電圧ＶＳＳを与えるトランジスタについては、そのボトムに電源電圧ＶＳＳを与えるようにするのが好ましい。
同様のことは、ＮＯＲ回路の入力の個数と、電源電圧ＶＤＤを与えるＰ型ＶＮＷ ＦＥＴの電極（ボトムかトップか）との関係にもあてはまる。すなわち、直列に接続されたＰ型トランジスタが偶数個の場合には、電源電圧ＶＤＤを与えるトランジスタについては、そのトップに電源電圧ＶＤＤを与えるようにし、直列に接続されたＰ型トランジスタが奇数個の場合には、電源電圧ＶＤＤを与えるトランジスタについては、そのボトムに電源電圧ＶＤＤを与えるようにするのが好ましい。
（その５）
上述したレイアウト構造の例では、ＶＮＷの平面形状は円形であるものとしたが、ＶＮＷの平面形状は円形に限られるものではない。例えば、矩形、長円形などであってもかまわない。
図２０は図１のセルにおいて、ＶＮＷの平面形状をＹ方向に延びる長円形にしたレイアウト構造の例である。ＶＮＷの平面形状以外については、図１と同様であり、ここではその詳細な説明を省略する。このレイアウト構造でも、第１実施形態と同様の作用効果が得られる。また、単位面積当たりのＶＮＷの面積が大きくなるので、トランジスタに電流をより多く流すことができ、半導体集積回路装置の高速化が実現できる。
なお、ＶＮＷの平面形状が、図２０に示す長円形のように一方向に長く延びる形状である場合には、延びる方向は同一であるのが好ましい。また、端の位置はそろっていることが好ましい。
また、上述した他のレイアウト構造についても、ＶＮＷの平面形状を変更してもかまわない。また、スタンダードセルにおいて、全てのＶＮＷを同一形状にする必要はなく、異なる平面形状を有するＶＮＷが混在していてもかまわない。
また、上述したレイアウト構造の例では、アクティブＶＮＷ ＦＥＴについては、２個のＶＮＷによって構成するものとしたが、アクティブＶＮＷ ＦＥＴを構成するＶＮＷの個数はこれに限られるものではない。また、上述したレイアウト構造の例では、ダミーＶＮＷ ＦＥＴについては、１個または２個のＶＮＷによって構成するものとしたが、ダミーＶＮＷ ＦＥＴを構成するＶＮＷの個数はこれに限られるものではない。
＜ブロックレイアウト例＞
図２１は本開示に係るセルを用いた半導体集積回路装置における回路ブロックのレイアウトの一例を示す平面図である。図２１に示す回路ブロックでは、複数のセルＣがＸ方向（第１方向に相当）に並ぶ複数のセル列ＣＲ１，ＣＲ２，ＣＲ３が、Ｙ方向（第１方向と垂直をなす第２方向に相当）に並べて配置されている。複数のセルＣの中で、ＮＤ２は２入力ＮＡＮＤセル、ＮＲ２は２入力ＮＯＲセル、ＮＤ３は３入力ＮＡＮＤセルであり、上述したような、ＶＮＷ ＦＥＴを含むレイアウト構造を有している。その他のセルについては、詳細なレイアウト構造は図示を省略している。複数のセル列ＣＲ１，ＣＲ２，ＣＲ３のＹ方向における両側に、Ｘ方向に延びる電源配線ＶＳＳ１，ＶＤＤ１，ＶＳＳ２，ＶＤＤ２が配置されている。電源配線ＶＳＳ１，ＶＳＳ２は電源電圧ＶＳＳを供給し、電源配線ＶＤＤ１，ＶＤＤ２は電源電圧ＶＤＤを供給する。
図２１に示す回路ブロックでは、複数のセル列ＣＲ１，ＣＲ２，ＣＲ３は交互に上下フリップされており、隣り合うセル列はその間にある電源配線を共有している。例えば、セル列ＣＲ１，ＣＲ２は電源配線ＶＤＤ１を共有し、セル列ＣＲ２，ＣＲ３は電源配線ＶＳＳ２を共有する。そして、各ＶＮＷ ＦＥＴの配置位置は、Ｘ方向において揃っている。
図２１において、位置Ａ１では、電源配線ＶＤＤ１は、その上側の２入力ＮＯＲセルＮＲ２のＶＮＷ ＦＥＴのトップ電極と接続されている。位置Ａ２では、電源配線ＶＤＤ１は、その上側の３入力ＮＡＮＤセルＮＤ３のＶＮＷ ＦＥＴのボトム電極、および、その下側の２入力ＮＡＮＤセルＮＤ２のＶＮＷ ＦＥＴのボトム電極と接続されている。位置Ａ３では、電源配線ＶＤＤ１は、その上側の２入力ＮＯＲセルＮＲ２のＶＮＷ ＦＥＴのトップ電極、および、その下側の２入力ＮＯＲセルＮＲ２のＶＮＷ ＦＥＴのトップ電極と接続されている。位置Ａ４では、電源配線ＶＳＳ２は、その上側の３入力ＮＡＮＤセルＮＤ３のＶＮＷ ＦＥＴのボトム電極と接続されている。位置Ａ５では、電源配線ＶＳＳ２は、その上側の２入力ＮＡＮＤセルＮＤ２のＶＮＷ ＦＥＴのトップ電極、および、その下側の２入力ＮＯＲセルＮＲ２のＶＮＷ ＦＥＴのボトム電極と接続されている。位置Ａ６では、電源配線ＶＳＳ２は、その上側の２入力ＮＡＮＤセルＮＤ２のＶＮＷ ＦＥＴ、および、その下側の２入力ＮＯＲセルＮＲ２のＶＮＷ ＦＥＴとは接続されていない。
図２１のレイアウトでは、電源配線からその上下のセル列に向かって、ＶＮＷ ＦＥＴのトップ電極またはボトム電極と接続する配線を形成しても、レイアウトが破綻することはなく、上下のセル列による電源配線の共有が可能である。例えば、位置Ａ２では、上側の３入力ＮＡＮＤセルＮＤ３が含むＶＮＷ ＦＥＴ Ｂ１と、下側の２入力ＮＡＮＤセルＮＤ２が含むＶＮＷ ＦＥＴ Ｂ２とは、Ｘ方向において同一位置に配置されている。そして、電源配線ＶＤＤ１は、ＶＮＷ ＦＥＴ Ｂ１のボトム電極、および、ＶＮＷ ＦＥＴ Ｂ２のボトム電極と接続されている。また、位置Ａ３では、上側の２入力ＮＯＲセルＮＲ２が含むＶＮＷ ＦＥＴ Ｂ３と、下側の２入力ＮＯＲセルＮＲ２が含むＶＮＷ ＦＥＴ Ｂ４とは、Ｘ方向において同一位置に配置されている。そして、電源配線ＶＤＤ１は、ＶＮＷ ＦＥＴ Ｂ３のトップ電極、および、ＶＮＷ ＦＥＴ Ｂ４のトップ電極と接続されている。また、位置Ａ５では、上側の２入力ＮＡＮＤセルＮＤ２が含むＶＮＷ ＦＥＴ Ｂ５と、下側の２入力ＮＯＲセルＮＲ２が含むＶＮＷ ＦＥＴ Ｂ６とは、Ｘ方向において同一位置に配置されている。そして、電源配線ＶＳＳ２は、ＶＮＷ ＦＥＴ Ｂ５のトップ電極、および、ＶＮＷ ＦＥＴ Ｂ６のボトム電極と接続されている。
したがって、このようなレイアウトを採用することによって、半導体集積回路装置の小面積化が実現できる。なお、電源配線に、ＶＮＷ ＦＥＴのトップ電極およびボトム電極の両方が接続される構成も可能である。
本開示では、ＶＮＷ ＦＥＴを用いたスタンダードセルを備えた半導体集積回路装置について、製造ばらつきを抑制し小面積化を実現することができるので、例えば半導体チップの性能向上に有用である。
Ｐ３ 第１ダミーＶＮＷ ＦＥＴ
Ｎ３ 第２ダミーＶＮＷ ＦＥＴ
２５ ゲート配線
３７ ローカル配線（信号配線）
１３７ ローカル配線（信号配線）
２３７ ローカル配線（信号配線）
３３０ ローカル配線（信号配線）
ＶＤＤ 第１電源配線
ＶＳＳ 第２電源配線
Ｃ セル
ＣＲ１，ＣＲ２，ＣＲ３ セル列
ＶＳＳ１，ＶＤＤ１，ＶＳＳ２，ＶＤＤ２ 電源配線
Ｂ１，Ｂ２，Ｂ３，Ｂ４，Ｂ５，Ｂ６ ＶＮＷ ＦＥＴ

Claims (7)

  1. スタンダードセルを含む半導体集積回路装置であって、
    前記スタンダードセルは、
    第１方向に延び、第１電源電圧を供給する第１電源配線と、
    前記第１方向に延び、前記第１電源電圧と異なる第２電源電圧を供給する第２電源配線と、
    前記第１電源配線と前記第２電源配線との間において、前記第１電源配線の側に設けられており、１個以上のアクティブＰ型ＶＮＷ（Vertical Nanowire：縦型ナノワイヤ） ＦＥＴが形成された、Ｐ型トランジスタ領域と、
    前記第１電源配線と前記第２電源配線との間において、前記第２電源配線の側に設けられており、１個以上のアクティブＮ型ＶＮＷ ＦＥＴが形成された、Ｎ型トランジスタ領域と、
    前記Ｐ型トランジスタ領域から前記Ｎ型トランジスタ領域にわたって配置された、信号配線とを備え、
    前記Ｐ型トランジスタ領域および前記Ｎ型トランジスタ領域のうち少なくともいずれか一方に、少なくとも１つのダミーＶＮＷ ＦＥＴが形成されており、
    前記ダミーＶＮＷ ＦＥＴのトップ電極は、前記信号配線と接続されている
    ことを特徴とする半導体集積回路装置。
  2. 請求項１記載の半導体集積回路装置において、
    前記ダミーＶＮＷ ＦＥＴのボトム電極は、前記信号配線と接続されている
    ことを特徴とする半導体集積回路装置。
  3. 請求項１記載の半導体集積回路装置において、
    前記ダミーＶＮＷ ＦＥＴのゲート電極は、前記信号配線と接続されている
    ことを特徴とする半導体集積回路装置。
  4. 請求項１記載の半導体集積回路装置において、
    前記ダミーＶＮＷ ＦＥＴは、前記Ｐ型トランジスタ領域に形成された第１ダミーＶＮＷ ＦＥＴと、前記Ｎ型トランジスタ領域に形成された第２ダミーＶＮＷ ＦＥＴとを含む
    ことを特徴とする半導体集積回路装置。
  5. 請求項４記載の半導体集積回路装置において、
    前記第１および第２ダミーＶＮＷ ＦＥＴのゲート電極は、共通のゲート配線によって互いに接続されており、かつ、前記信号配線と接続されている
    ことを特徴とする半導体集積回路装置。
  6. 半導体集積回路装置であって、
    複数のスタンダードセルが第１方向に並ぶセル列が、複数列、前記第１方向と垂直をなす第２方向に並べて配置された、回路ブロックを備え、
    前記回路ブロックは、
    前記第１方向に延びる第１電源配線と、
    前記複数のセル列の一部であって、前記第１電源配線の前記第２方向における両側にそれぞれ配置されており、前記第１電源配線を共有する第１および第２セル列とを備え、
    前記第１セル列は、第１ＶＮＷ（Vertical Nanowire：縦型ナノワイヤ） ＦＥＴを含む第１スタンダードセルを含み、
    前記第２セル列は、第２ＶＮＷ ＦＥＴを含む第２スタンダードセルを含み、
    前記第１ＶＮＷ ＦＥＴと前記第２ＶＮＷ ＦＥＴとは、前記第１方向において同一位置に配置されており、
    前記第１電源配線は、前記第１ＶＮＷ ＦＥＴのトップ電極およびボトム電極のうち少なくともいずれか一方と接続されており、かつ、前記第２ＶＮＷ ＦＥＴのトップ電極およびボトム電極のうち少なくともいずれか一方と接続されており、
    前記第１電源配線は、前記第１ＶＮＷ ＦＥＴのトップ電極、および、前記第２ＶＮＷ ＦＥＴのトップ電極と接続されている
    ことを特徴とする半導体集積回路装置。
  7. 半導体集積回路装置であって、
    複数のスタンダードセルが第１方向に並ぶセル列が、複数列、前記第１方向と垂直をなす第２方向に並べて配置された、回路ブロックを備え、
    前記回路ブロックは、
    前記第１方向に延びる第１電源配線と、
    前記複数のセル列の一部であって、前記第１電源配線の前記第２方向における両側にそれぞれ配置されており、前記第１電源配線を共有する第１および第２セル列とを備え、
    前記第１セル列は、第１ＶＮＷ（Vertical Nanowire：縦型ナノワイヤ） ＦＥＴを含む第１スタンダードセルを含み、
    前記第２セル列は、第２ＶＮＷ ＦＥＴを含む第２スタンダードセルを含み、
    前記第１ＶＮＷ ＦＥＴと前記第２ＶＮＷ ＦＥＴとは、前記第１方向において同一位置に配置されており、
    前記第１電源配線は、前記第１ＶＮＷ ＦＥＴのトップ電極およびボトム電極のうち少なくともいずれか一方と接続されており、かつ、前記第２ＶＮＷ ＦＥＴのトップ電極およびボトム電極のうち少なくともいずれか一方と接続されており、
    前記第１電源配線は、前記第１ＶＮＷ ＦＥＴのトップ電極、および、前記第２ＶＮＷ ＦＥＴのボトム電極と接続されている
    ことを特徴とする半導体集積回路装置。
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