JPH0821625B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH0821625B2 JPH0821625B2 JP62250345A JP25034587A JPH0821625B2 JP H0821625 B2 JPH0821625 B2 JP H0821625B2 JP 62250345 A JP62250345 A JP 62250345A JP 25034587 A JP25034587 A JP 25034587A JP H0821625 B2 JPH0821625 B2 JP H0821625B2
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- 229910052782 aluminium Inorganic materials 0.000 description 2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11898—Input and output buffer/driver structures
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- Engineering & Computer Science (AREA)
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- Design And Manufacture Of Integrated Circuits (AREA)
Description
【発明の詳細な説明】 ［産業上の利用分野］ この発明は多数の入出力ピン数が必要な半導体集積回
路装置、特にゲートアレイの入出力バッファの構造に関
するものである。
路装置、特にゲートアレイの入出力バッファの構造に関
するものである。
［従来の技術］ 第５図は従来のゲートアレイを構成する相補型MOS半
導体集積回路装置の構成図である。第５図において、半
導体チップ１のチップ周辺にボンディングパッド２が配
置され、半導体チップ１の中央部に内部論理ゲート部３
が配置される。この内部論理ゲート部３は複数個のＰ型
MOSトランジスタと複数個のＮ型MOSトランジスタとのペ
アからなる基本セルをアレイ上に規則正しく配列して構
成されている。そして、この内部論理ゲート部３とチッ
プ外部とのインターフェイスをとるために、ボンディン
グパッド２と内部論理ゲート部３との間に内部論理ゲー
ト部３を取囲むようにして入出力バッファ４が設けられ
ている。
導体集積回路装置の構成図である。第５図において、半
導体チップ１のチップ周辺にボンディングパッド２が配
置され、半導体チップ１の中央部に内部論理ゲート部３
が配置される。この内部論理ゲート部３は複数個のＰ型
MOSトランジスタと複数個のＮ型MOSトランジスタとのペ
アからなる基本セルをアレイ上に規則正しく配列して構
成されている。そして、この内部論理ゲート部３とチッ
プ外部とのインターフェイスをとるために、ボンディン
グパッド２と内部論理ゲート部３との間に内部論理ゲー
ト部３を取囲むようにして入出力バッファ４が設けられ
ている。
第６図は入出力バッファ４の周辺部の詳細な構成を示
す図である。第６図において、入出力バッファ４はボン
ディングパッド２の数と同数の入出力バッファセル５に
分割されており、ボンディングパッド２と入出力バッフ
ァセル５とは１対１に対応する。そして、この入出力バ
ッファセル５は出力用Ｐ型MOSトランジスタ領域（以
下、出力用P-MOSと称す）6,出力用Ｎ型MOSトランジスタ
領域（以下、出力用N-MOSと称す）7,入力用および入力
回路を構成するのに必要な論理用Ｐ型MOSトランジスタ
領域（以下、入力論理用P-MOSと称す）８および入力用
および入力回路を構成するのに必要な論理用Ｎ型MOSト
ランジスタ領域（以下、入力論理用N-MOSと称す）９に
より構成されている。
す図である。第６図において、入出力バッファ４はボン
ディングパッド２の数と同数の入出力バッファセル５に
分割されており、ボンディングパッド２と入出力バッフ
ァセル５とは１対１に対応する。そして、この入出力バ
ッファセル５は出力用Ｐ型MOSトランジスタ領域（以
下、出力用P-MOSと称す）6,出力用Ｎ型MOSトランジスタ
領域（以下、出力用N-MOSと称す）7,入力用および入力
回路を構成するのに必要な論理用Ｐ型MOSトランジスタ
領域（以下、入力論理用P-MOSと称す）８および入力用
および入力回路を構成するのに必要な論理用Ｎ型MOSト
ランジスタ領域（以下、入力論理用N-MOSと称す）９に
より構成されている。
ここで、ボンディングパッド２から内部論理ゲート部
３に向かう方向（以下、配置方向と称す）にＰ型領域PA
とＮ型領域NAがこの順で配置されている。そして、Ｐ型
領域PAにおいては、ボンディングパッド２の配列してい
る方向（以下、配列方向と称す）に出力用P-MOS6および
入力論理用P-MOS8が配列されており、一方、Ｎ型領域NA
においては、出力用P-MOS6および入力論理用P-MOS8にそ
れぞれ対応するように、出力用N-MOS7および入力論理用
N-MOS9が配列されている。この入出力バッファセル５は
入力バッファ，出力バッファ，トライステート出力バッ
ファおよび入出力双方向バッファの４種類の役割を担っ
ている。
３に向かう方向（以下、配置方向と称す）にＰ型領域PA
とＮ型領域NAがこの順で配置されている。そして、Ｐ型
領域PAにおいては、ボンディングパッド２の配列してい
る方向（以下、配列方向と称す）に出力用P-MOS6および
入力論理用P-MOS8が配列されており、一方、Ｎ型領域NA
においては、出力用P-MOS6および入力論理用P-MOS8にそ
れぞれ対応するように、出力用N-MOS7および入力論理用
N-MOS9が配列されている。この入出力バッファセル５は
入力バッファ，出力バッファ，トライステート出力バッ
ファおよび入出力双方向バッファの４種類の役割を担っ
ている。
まず、入力バッファとして使用する際には、入力論理
用P-MOS8と入力論理用N-MOS9とが接続され、これら以外
の領域6,7は使用されない。次に、出力バッファとして
使用する際には、出力用P-MOS6と出力用N-MOS7とが接続
され、これら以外の領域8,9は使用されない。そして、
トライステート出力バッファおよび入出力双方向バッフ
ァとしてそれぞれ使用する際には、出力用P-MOS6は出力
用N-MOS7に接続されるとともに、入力論理用P-MOS8にも
接続され、入力論理用N-MOS9は出力用N-MOS7に接続され
るとともに、入力論理用P-MOS8にも接続される。そのた
め、各領域の接続関係を考慮し、入出力バッファセル５
内では第６図に示すような配置をとっている。
用P-MOS8と入力論理用N-MOS9とが接続され、これら以外
の領域6,7は使用されない。次に、出力バッファとして
使用する際には、出力用P-MOS6と出力用N-MOS7とが接続
され、これら以外の領域8,9は使用されない。そして、
トライステート出力バッファおよび入出力双方向バッフ
ァとしてそれぞれ使用する際には、出力用P-MOS6は出力
用N-MOS7に接続されるとともに、入力論理用P-MOS8にも
接続され、入力論理用N-MOS9は出力用N-MOS7に接続され
るとともに、入力論理用P-MOS8にも接続される。そのた
め、各領域の接続関係を考慮し、入出力バッファセル５
内では第６図に示すような配置をとっている。
［発明が解決しようとする問題点］ 従来の入出力バッファセル５は第６図に示すように配
されており、入出力バッファセル５の配列方向の大きさ
はボンディングパッド２のそれと対応するサイズよりも
大きい。また、従来の半導体集積回路装置においては、
１つのボンディングパッド２に対して１つの入出力バッ
ファセル５が設けられている。以上のことから、１つの
半導体チップ上に設けることができる最大入出力ピン数
はこの入出力バッファセル５の配列方向の大きさにより
決定される。
されており、入出力バッファセル５の配列方向の大きさ
はボンディングパッド２のそれと対応するサイズよりも
大きい。また、従来の半導体集積回路装置においては、
１つのボンディングパッド２に対して１つの入出力バッ
ファセル５が設けられている。以上のことから、１つの
半導体チップ上に設けることができる最大入出力ピン数
はこの入出力バッファセル５の配列方向の大きさにより
決定される。
ところで、最近、微細化技術の進歩に伴ない内部論理
ゲートの集積度が向上してきた。そして、これに伴ない
入出力ピン数も増加する必要がある。しかしながら、従
来の半導体集積回路装置は以上のように構成されている
ので、上述の理由から入出力ピン数を増やすには入出力
バッファセル５の数も同数だけ増やさなければならず、
従来の入出力バッファセル５の配列方向の大きさを考慮
に入れると、１つの半導体チップ１上に配置することが
できる数にも限界があり、また、それを越えて入出力バ
ッファセル５の数を増やすと半導体チップ１のチップサ
イズが大幅に増大するなどの問題点があった。
ゲートの集積度が向上してきた。そして、これに伴ない
入出力ピン数も増加する必要がある。しかしながら、従
来の半導体集積回路装置は以上のように構成されている
ので、上述の理由から入出力ピン数を増やすには入出力
バッファセル５の数も同数だけ増やさなければならず、
従来の入出力バッファセル５の配列方向の大きさを考慮
に入れると、１つの半導体チップ１上に配置することが
できる数にも限界があり、また、それを越えて入出力バ
ッファセル５の数を増やすと半導体チップ１のチップサ
イズが大幅に増大するなどの問題点があった。
また、従来の入出力バッファセル５内の入力用トラン
ジスタは固定された一定のサイズで形成されているが、
ゲートアレイでは多種多様な論理回路に柔軟に対応して
いかなければならず、入力用トランジスタの大きさが一
定であれば、或る一定レベルのインターフェイスしか得
ることができない。
ジスタは固定された一定のサイズで形成されているが、
ゲートアレイでは多種多様な論理回路に柔軟に対応して
いかなければならず、入力用トランジスタの大きさが一
定であれば、或る一定レベルのインターフェイスしか得
ることができない。
それゆえに、この発明は上述のような問題点を解消す
るためなされたもので、入出力バッファの性能を損うこ
となく、また、チップサイズの増大を抑えながら入出力
ピン数を増加させ、かつ多様な入力インターフェイスを
効率よくとることができる半導体集積回路装置を得るこ
とを目的とする。
るためなされたもので、入出力バッファの性能を損うこ
となく、また、チップサイズの増大を抑えながら入出力
ピン数を増加させ、かつ多様な入力インターフェイスを
効率よくとることができる半導体集積回路装置を得るこ
とを目的とする。
［問題点を解決するための手段］ この発明にかかる半導体集積回路装置は、半導体チッ
プ上の中央部に設けられた内部論理ゲート部と、複数の
入出力バッファセルが内部論理ゲート部を取囲むように
設けられた入出力バッファと、複数の入出力バッファセ
ルに対応して半導体チップ上の外周部にそれぞれ設けら
れた複数のボンディングパッドとを備えた半導体集積回
路装置において、入出力バッファセルが出力用の第１導
電型の第１のトランジスタ領域と、出力用の第２導電型
の第２のトランジスタ領域と、入力用および入力回路を
構成するのに必要な論理用の第１導電型の第３のトラン
ジスタ領域と、入力用および入力回路を構成するのに必
要な論理用の第２導電型の第４のトランジスタ領域によ
り構成され、第１ないし第４のトランジスタ領域がボン
ディングパッドから内部論理ゲート部に向かう第１の方
向に順に配置され、第３および第４のトランジスタ領域
の各々が、各々が第１の方向に延在するゲート電極を含
み、かつ第１の方向に直交する第２の方向に規則正しく
配列される複数のトランジスタを含み、第３のトランジ
スタ領域のトランジスタと第４のトランジスタ領域のト
ランジスタは対をなし、第３のトランジスタ領域の複数
のトランジスタのボンディングパッド側の端部の上方に
第１の金属配線が形成され、第４のトランジスタ領域の
複数のトランジスタの内部論理ゲート部側の端部の上方
に第２の金属配線が形成され、対をなす第３のトランジ
スタ領域のトランジスタと第４のトランジスタ領域のト
ランジスタの上方に第３の金属配線が形成され、第１の
金属配線から第３のトランジスタ領域のうちの選択され
たトランジスタに第１の電源電位が与えられ、第２の金
属配線から第４のトランジスタ領域のうちの選択された
トランジスタに第２の電源電位が与えられ、第３の金属
配線によって第３および第４のトランジスタ領域の選択
されたトランジスタが接続されて、入力回路構成するの
に必要なインバータが構成される。
プ上の中央部に設けられた内部論理ゲート部と、複数の
入出力バッファセルが内部論理ゲート部を取囲むように
設けられた入出力バッファと、複数の入出力バッファセ
ルに対応して半導体チップ上の外周部にそれぞれ設けら
れた複数のボンディングパッドとを備えた半導体集積回
路装置において、入出力バッファセルが出力用の第１導
電型の第１のトランジスタ領域と、出力用の第２導電型
の第２のトランジスタ領域と、入力用および入力回路を
構成するのに必要な論理用の第１導電型の第３のトラン
ジスタ領域と、入力用および入力回路を構成するのに必
要な論理用の第２導電型の第４のトランジスタ領域によ
り構成され、第１ないし第４のトランジスタ領域がボン
ディングパッドから内部論理ゲート部に向かう第１の方
向に順に配置され、第３および第４のトランジスタ領域
の各々が、各々が第１の方向に延在するゲート電極を含
み、かつ第１の方向に直交する第２の方向に規則正しく
配列される複数のトランジスタを含み、第３のトランジ
スタ領域のトランジスタと第４のトランジスタ領域のト
ランジスタは対をなし、第３のトランジスタ領域の複数
のトランジスタのボンディングパッド側の端部の上方に
第１の金属配線が形成され、第４のトランジスタ領域の
複数のトランジスタの内部論理ゲート部側の端部の上方
に第２の金属配線が形成され、対をなす第３のトランジ
スタ領域のトランジスタと第４のトランジスタ領域のト
ランジスタの上方に第３の金属配線が形成され、第１の
金属配線から第３のトランジスタ領域のうちの選択され
たトランジスタに第１の電源電位が与えられ、第２の金
属配線から第４のトランジスタ領域のうちの選択された
トランジスタに第２の電源電位が与えられ、第３の金属
配線によって第３および第４のトランジスタ領域の選択
されたトランジスタが接続されて、入力回路構成するの
に必要なインバータが構成される。
［作用］ この発明における半導体集積回路装置にあっては、入
出力バッファセルの出力用の第１のトランジスタ領域、
出力用の第２のトランジスタ領域、入力論理用の第３の
トランジスタ領域および入力論理用の第４のトランジス
タ領域がこの順で第１の方向に１列に配置される。した
がって、第１ないし第４のトランジスタ領域が２列に配
置されていた従来に比べ、入出力バッファセルの第２の
方向のサイズが小さくなり、より多くのボンディングパ
ッドの配置が可能となる。
出力バッファセルの出力用の第１のトランジスタ領域、
出力用の第２のトランジスタ領域、入力論理用の第３の
トランジスタ領域および入力論理用の第４のトランジス
タ領域がこの順で第１の方向に１列に配置される。した
がって、第１ないし第４のトランジスタ領域が２列に配
置されていた従来に比べ、入出力バッファセルの第２の
方向のサイズが小さくなり、より多くのボンディングパ
ッドの配置が可能となる。
また、第３および第４のトランジスタ領域の各々は第
２の方向に規則正しく配列される複数のトランジスタを
含み、第３のトランジスタ領域のトランジスタと第４の
トランジスタ領域のトランジスタは対をなしており、第
３のトランジスタ領域のボンディングパッド側の端部の
上方に第１の電源電位を供給するための第１の金属配線
が形成され、第４のトランジスタ領域の内部論理ゲート
部側の端部の上方に第２の電源電位を供給するための第
２の金属配線が形成され、対をなすトランジスタの上方
に第３の金属配線が形成され、選択されたトランジスタ
と第１ないし第３の金属配線が接続されて入力回路用の
インバータが構成される。したがって、入力回路用のイ
ンバータを簡単に構成することができ、所望の入力レベ
ルの入力バッファや各種論理回路付のバッファを効率よ
く構成することができる。
２の方向に規則正しく配列される複数のトランジスタを
含み、第３のトランジスタ領域のトランジスタと第４の
トランジスタ領域のトランジスタは対をなしており、第
３のトランジスタ領域のボンディングパッド側の端部の
上方に第１の電源電位を供給するための第１の金属配線
が形成され、第４のトランジスタ領域の内部論理ゲート
部側の端部の上方に第２の電源電位を供給するための第
２の金属配線が形成され、対をなすトランジスタの上方
に第３の金属配線が形成され、選択されたトランジスタ
と第１ないし第３の金属配線が接続されて入力回路用の
インバータが構成される。したがって、入力回路用のイ
ンバータを簡単に構成することができ、所望の入力レベ
ルの入力バッファや各種論理回路付のバッファを効率よ
く構成することができる。
［実施例］ 第１図はこの発明の一実施例のゲートアレイを構成す
る半導体集積回路装置の入出力バッファの周辺部の詳細
な構成を示す図である。第１図において、配置方向に、
出力用P-MOS6,出力用N-MOS7および入力用および入力回
路を構成するのに必要な論理用（以下、入力論理用と称
す）基本セル12が配置されている。また、半導体チップ
１上においてはボンディングパッド２と出力用P-MOS6と
の間，出力用P-MOS6と出力用N-MOS7との間，出力用N-MO
S7と入力論理用基本セル12との間ならびに入力論理用基
本セル12と内部論理ゲート部３との間のそれぞれの領域
間に酸化膜が設けられており、各領域間を分離してい
る。入力論理用基本セル12は複数個規則正しく配列され
ている。
る半導体集積回路装置の入出力バッファの周辺部の詳細
な構成を示す図である。第１図において、配置方向に、
出力用P-MOS6,出力用N-MOS7および入力用および入力回
路を構成するのに必要な論理用（以下、入力論理用と称
す）基本セル12が配置されている。また、半導体チップ
１上においてはボンディングパッド２と出力用P-MOS6と
の間，出力用P-MOS6と出力用N-MOS7との間，出力用N-MO
S7と入力論理用基本セル12との間ならびに入力論理用基
本セル12と内部論理ゲート部３との間のそれぞれの領域
間に酸化膜が設けられており、各領域間を分離してい
る。入力論理用基本セル12は複数個規則正しく配列され
ている。
第２図は入力論理用のトランジスタ領域の拡大図であ
る。第２図において、入力論理用基本セル12は１個の入
力論理用P-MOS13と１個の入力論理用N-MOS14のペアから
なる。基本セル12は出力用N-MOS7と内部論理ゲート部３
との間に規則正しくバッファの配列方向に配列されてい
る。そして、電源線15およびGND線16は配列方向に沿っ
てそれぞれ入力論理用P-MOS13および入力論理用N-MOS14
の上を通っている。
る。第２図において、入力論理用基本セル12は１個の入
力論理用P-MOS13と１個の入力論理用N-MOS14のペアから
なる。基本セル12は出力用N-MOS7と内部論理ゲート部３
との間に規則正しくバッファの配列方向に配列されてい
る。そして、電源線15およびGND線16は配列方向に沿っ
てそれぞれ入力論理用P-MOS13および入力論理用N-MOS14
の上を通っている。
第3A図は入力論理用領域の基本セルを使用した入力バ
ッファの一例を示す図である。第3B図はその等価回路図
である。入力バッファ回路を構成する場合には、たとえ
ば第3A図に示すように、コンタクトホール17,第１層ア
ルミ配線18,スルーホール19および第２層アルミ配線20
を設ければよい。第3B図において、入力バッファの回路
部30は１個のP-MOS13と４個並列接続したN-MOS14とから
なるインバータであり、TTLレベルインターフェイスを
とっている。回路部40は２個並列接続したP-MOS13と２
個並列接続したN-MOS14とからなるインバータであり、
内部ゲートを駆動する。
ッファの一例を示す図である。第3B図はその等価回路図
である。入力バッファ回路を構成する場合には、たとえ
ば第3A図に示すように、コンタクトホール17,第１層ア
ルミ配線18,スルーホール19および第２層アルミ配線20
を設ければよい。第3B図において、入力バッファの回路
部30は１個のP-MOS13と４個並列接続したN-MOS14とから
なるインバータであり、TTLレベルインターフェイスを
とっている。回路部40は２個並列接続したP-MOS13と２
個並列接続したN-MOS14とからなるインバータであり、
内部ゲートを駆動する。
第４図は上述の半導体集積回路の全体を示した構成図
であり、出力用領域10は出力用P-MOS6と出力用N-MOS7に
より構成され、入力論理用領域11は入力論理用基本セル
12により構成される。
であり、出力用領域10は出力用P-MOS6と出力用N-MOS7に
より構成され、入力論理用領域11は入力論理用基本セル
12により構成される。
以上のように構成された入出力バッファセル５は従来
と同様に入力バッファとして使用する際には、たとえば
第3A図に示すように、入力論理用P-MOS13と入力論理用N
-MOS14とが接続され、出力バッファとして使用する際に
は、出力用P-MOS6と出力用N-MOS7とが接続され、トライ
ステート出力バッファおよび入出力双方向バッファとし
て使用する際には、出力用P-MOS6は出力用N-MOS7に接続
されるとともに、入力論理用P-MOS13にも接続され、入
力論理用N-MOS14は出力用N-MOS7に接続されるととも
に、入力論理用P-MOS13にも接続され、それぞれ場合に
応じて使用される。
と同様に入力バッファとして使用する際には、たとえば
第3A図に示すように、入力論理用P-MOS13と入力論理用N
-MOS14とが接続され、出力バッファとして使用する際に
は、出力用P-MOS6と出力用N-MOS7とが接続され、トライ
ステート出力バッファおよび入出力双方向バッファとし
て使用する際には、出力用P-MOS6は出力用N-MOS7に接続
されるとともに、入力論理用P-MOS13にも接続され、入
力論理用N-MOS14は出力用N-MOS7に接続されるととも
に、入力論理用P-MOS13にも接続され、それぞれ場合に
応じて使用される。
このように構成することにより、入出力バッファセル
５の配列方向サイズは従来よりも小さくなり、その分だ
けボンディングパッド２の数も増加することが可能であ
り、入出力ピン数の増加に伴なうチップサイズの増加を
抑制できるだけでなく、金属配線パターンを変更するだ
けで各種入力レベルの入力バッファや色々なバッファ用
論理回路を構成することができる。
５の配列方向サイズは従来よりも小さくなり、その分だ
けボンディングパッド２の数も増加することが可能であ
り、入出力ピン数の増加に伴なうチップサイズの増加を
抑制できるだけでなく、金属配線パターンを変更するだ
けで各種入力レベルの入力バッファや色々なバッファ用
論理回路を構成することができる。
なお、上述の実施例では、内部論理ゲート３の周辺に
入力論理用領域11を設け、その外周に出力用領域10を設
け、その外周にボンディングパッド２を設けたものを示
したが、内部論理ゲート３の周辺に出力用領域10を設
け、その外周に入力論理用領域11を設け、その外周にボ
ンディングパッド２を設けてもよい。また、出力用P-MO
S6と出力用N-MOS7とを入替えて配置してもよい。さら
に、入力論理用P-MOS13と入力論理用N-MOS14とを入替え
て配置してもよい。
入力論理用領域11を設け、その外周に出力用領域10を設
け、その外周にボンディングパッド２を設けたものを示
したが、内部論理ゲート３の周辺に出力用領域10を設
け、その外周に入力論理用領域11を設け、その外周にボ
ンディングパッド２を設けてもよい。また、出力用P-MO
S6と出力用N-MOS7とを入替えて配置してもよい。さら
に、入力論理用P-MOS13と入力論理用N-MOS14とを入替え
て配置してもよい。
［発明の効果］ 以上のように、この発明にあっては、入出力バッファ
セルの４つのトランジスタ領域が第１の方向に１列に配
置されるので、入出力バッファセルの第２の方向のサイ
ズが従来より小さくなり、より多くのボンディングパッ
ドおよび入出力ピンの配置が可能となる。
セルの４つのトランジスタ領域が第１の方向に１列に配
置されるので、入出力バッファセルの第２の方向のサイ
ズが従来より小さくなり、より多くのボンディングパッ
ドおよび入出力ピンの配置が可能となる。
また、入出力バッファセルの第３および第４のトラン
ジスタ領域は第２の方向に規則正しく配列される複数の
トランジスタ対を含み、第３および第４のトランジスタ
領域の上方に第１ないし第３の金属配線が形成され、選
択されたトランジスタと金属配線が接続されて、入力回
路用のインバータが構成される。したがって、入力回路
用のインバータを簡単に得ることができ、多種多様な入
力バッファやバッファ用論理回路を効率よく構成するこ
とができる。
ジスタ領域は第２の方向に規則正しく配列される複数の
トランジスタ対を含み、第３および第４のトランジスタ
領域の上方に第１ないし第３の金属配線が形成され、選
択されたトランジスタと金属配線が接続されて、入力回
路用のインバータが構成される。したがって、入力回路
用のインバータを簡単に得ることができ、多種多様な入
力バッファやバッファ用論理回路を効率よく構成するこ
とができる。
第１図はこの発明の一実施例のゲートアレイを構成する
半導体集積回路装置の入出力バッファの周辺部の詳細な
構成を示す図である。第２図は入力および論理用領域の
拡大図である。第3A図は入力および論理用領域の基本セ
ルを使用した入力バッファの一例を示した図である。第
3B図は第3A図の等価回路図である。第４図はこの発明の
半導体集積回路装置の全体を示す構成図である。第５図
は従来のゲートアレイを構成する半導体集積回路装置の
構成図である。第６図は従来の半導体集積回路装置の入
出力バッファの周辺部の詳細な構成を示す図である。 図において、１は半導体チップ、２はボンディングパッ
ド、３は内部論理ゲート部、５は入出力バッファセル、
６は出力用P-MOS、７は出力用N-MOS、10は出力用領域、
11は入力論理用領域、12は基本セル、13は入力論理用P-
MOS、14は入力論理用N-MOS、15は電源配線、16はGND配
線を示す。 なお、各図中、同一符号は同一または相当部分を示す。
半導体集積回路装置の入出力バッファの周辺部の詳細な
構成を示す図である。第２図は入力および論理用領域の
拡大図である。第3A図は入力および論理用領域の基本セ
ルを使用した入力バッファの一例を示した図である。第
3B図は第3A図の等価回路図である。第４図はこの発明の
半導体集積回路装置の全体を示す構成図である。第５図
は従来のゲートアレイを構成する半導体集積回路装置の
構成図である。第６図は従来の半導体集積回路装置の入
出力バッファの周辺部の詳細な構成を示す図である。 図において、１は半導体チップ、２はボンディングパッ
ド、３は内部論理ゲート部、５は入出力バッファセル、
６は出力用P-MOS、７は出力用N-MOS、10は出力用領域、
11は入力論理用領域、12は基本セル、13は入力論理用P-
MOS、14は入力論理用N-MOS、15は電源配線、16はGND配
線を示す。 なお、各図中、同一符号は同一または相当部分を示す。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 奥野 義弘 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社エル・エス・アイ研究所内 (72)発明者 富岡 一郎 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社エル・エス・アイ研究所内 (56)参考文献 特開 昭58−190036（ＪＰ，Ａ) 特開 昭62−95852（ＪＰ，Ａ)
Claims (6)
- 【請求項１】半導体チップ上の中央部に設けられた内部
論理ゲート部と、 複数の入出力バッファセルが前記内部論理ゲート部を取
囲むように設けられた入出力バッファと、 前記複数の入出力バッファセルに対応して前記半導体チ
ップ上の外周部にそれぞれ設けられた複数のボンディン
グパッドとを備えた半導体集積回路装置において、 前記入出力バッファセルが出力用の第１導電型の第１の
トランジスタ領域と、出力用の第２導電型の第２のトラ
ンジスタ領域と、入力用および入力回路を構成するのに
必要な論理用の第１導電型の第３のトランジスタ領域
と、入力用および入力回路を構成するのに必要な論理用
の第２導電型の第４のトランジスタ領域により構成さ
れ、前記第１ないし第４の領域が前記ボンディングパッ
ドから前記内部論理ゲート部に向かう第１の方向に順に
配置され、 前記第３および第４のトランジスタ領域の各々は、各々
が前記第１の方向に延在するゲート電極を含み、かつ前
記第１の方向に直交する第２の方向に規則正しく配列さ
れる複数のトランジスタを含み、前記第３のトランジス
タ領域のトランジスタと前記第４のトランジスタ領域の
トランジスタは対をなし、 前記第３のトランジスタ領域の複数のトランジスタの前
記ボンディングパッド側の端部の上方に第１の金属配線
が形成され、前記第４のトランジスタ領域の複数のトラ
ンジスタの前記内部論理ゲート部側の端部の上方に第２
の金属配線が形成され、前記対をなす第３のトランジス
タ領域のトランジスタと第４のトランジスタ領域のトラ
ンジスタの上方に第３の金属配線が形成され、前記第１
の金属配線から前記第３のトランジスタ領域のうちの選
択されたトランジスタに第１の電源電位が与えられ、前
記第２の金属配線から前記第４のトランジスタ領域のう
ちの選択されたトランジスタに第２の電源電位が与えら
れ、前記第３の金属配線によって前記第３および第４の
トランジスタ領域のうちの選択されたトランジスタが接
続されて、前記入力回路を構成するのに必要なインバー
タが構成されることを特徴とする、半導体集積回路装
置。 - 【請求項２】前記第２のトランジスタ領域、前記第１の
トランジスタ領域、前記第３のトランジスタ領域および
前記第４のトランジスタ領域が、この順に前記第１の方
向に１列に配置されたことを特徴とする、特許請求の範
囲第１項記載の半導体集積回路装置。 - 【請求項３】前記第１のトランジスタ領域、前記第２の
トランジスタ領域、前記第４のトランジスタ領域および
前記第３のトランジスタ領域が、この順に前記第１の方
向に１列に配置されたことを特徴とする、特許請求の範
囲第１項記載の半導体集積回路装置。 - 【請求項４】前記第３のトランジスタ領域、前記第４の
トランジスタ領域、前記第１のトランジスタ領域および
前記第２のトランジスタ領域が、この順に前記第１の方
向に１列に配置されたことを特徴とする、特許請求の範
囲第１項記載の半導体集積回路装置。 - 【請求項５】前記第１のトランジスタ領域、前記第２の
トランジスタ領域、前記第４のトランジスタ領域および
第３のトランジスタ領域が、この順に前記第１の方向に
１列に配置されたことを特徴とする、特許請求の範囲第
１項記載の半導体集積回路装置。 - 【請求項６】前記第３および第４のトランジスタ領域内
にそれぞれ形成されるすべてのトランジスタが同一形状
であることを特徴とする、特許請求の範囲第１項記載の
半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62250345A JPH0821625B2 (ja) | 1987-10-02 | 1987-10-02 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62250345A JPH0821625B2 (ja) | 1987-10-02 | 1987-10-02 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0193145A JPH0193145A (ja) | 1989-04-12 |
| JPH0821625B2 true JPH0821625B2 (ja) | 1996-03-04 |
Family
ID=17206532
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62250345A Expired - Lifetime JPH0821625B2 (ja) | 1987-10-02 | 1987-10-02 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0821625B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5896682B2 (ja) * | 2011-10-18 | 2016-03-30 | ルネサスエレクトロニクス株式会社 | 半導体集積回路装置 |
| JP6118923B2 (ja) * | 2016-01-26 | 2017-04-19 | ルネサスエレクトロニクス株式会社 | 半導体集積回路装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58190036A (ja) * | 1982-04-23 | 1983-11-05 | Fujitsu Ltd | ゲ−ト・アレイ大規模集積回路装置 |
| JPH0787240B2 (ja) * | 1985-10-22 | 1995-09-20 | 日本電気株式会社 | 半導体集積回路 |
-
1987
- 1987-10-02 JP JP62250345A patent/JPH0821625B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0193145A (ja) | 1989-04-12 |
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Legal Events
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