JPS6030170A - 高集積読み出し専用メモリ - Google Patents
高集積読み出し専用メモリInfo
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- JPS6030170A JPS6030170A JP58137537A JP13753783A JPS6030170A JP S6030170 A JPS6030170 A JP S6030170A JP 58137537 A JP58137537 A JP 58137537A JP 13753783 A JP13753783 A JP 13753783A JP S6030170 A JPS6030170 A JP S6030170A
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- Japan
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- layer
- line
- memory
- word line
- aluminum
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- Pending
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/528—Geometry or layout of the interconnection structure
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B20/00—Read-only memory [ROM] devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
- Y10S257/927—Different doping levels in different parts of PN junction to produce shaped depletion layer
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- Semiconductor Memories (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は高集積で高速な読み出し専用メモリ(1%ea
d only Memory、以下ROMと記述する)
の構造に関するものである。
d only Memory、以下ROMと記述する)
の構造に関するものである。
MOS)ランジスタを用いた読み出し専用メモリ(RO
M)は1個のMOS)ランジスタをメモリ1ビット分と
して用いているため、ビット当りの構成素子数は各種の
メモリの中では最も少なく、高集積化が可能であり、又
、その規則的なデノ(イスの配置構成からLSIの設計
工数が低減される。
M)は1個のMOS)ランジスタをメモリ1ビット分と
して用いているため、ビット当りの構成素子数は各種の
メモリの中では最も少なく、高集積化が可能であり、又
、その規則的なデノ(イスの配置構成からLSIの設計
工数が低減される。
そこで高集積マイクロコンピュータの論理構成に数多く
用いられている。従って、ROMの各ピットを構成する
メモリセルの面積を低減し、寄生容量、抵抗を低減する
ことはり、9Iの高集積化、高速化に大きく寄与する。
用いられている。従って、ROMの各ピットを構成する
メモリセルの面積を低減し、寄生容量、抵抗を低減する
ことはり、9Iの高集積化、高速化に大きく寄与する。
第1図は一般的なROMの主要部の回路構成を示し、3
0はメモリセルアレイ、31はマスクパターンによシ選
択的に形成されたMO8素子よシ成るメモリセル、40
はデータ線を示す。
0はメモリセルアレイ、31はマスクパターンによシ選
択的に形成されたMO8素子よシ成るメモリセル、40
はデータ線を示す。
従来のR,0Mメモリセルの平面構造を第2図。
第3図に示す。なお、各図には4ビツト分のメモリセル
が含まれている。第2図に示す従来構造では、多結晶シ
リコンから成る各MO8)ランジスタのゲート電極1を
横方向に走る第1層目のアルミニウムで接続して、ワー
ド線2を構成しておシ、縦方向に走る第2層目のアルミ
ニウム線で拡散層を接続してグランド線3とデータ線4
を構成しており、ゲート電極1下を第2図中のハツチン
グ部で示される領域20を薄い酸化膜領域とするか否か
でメモリ情報を書き込む。このROM構造はメモリのワ
ード線及びデータ線が配線抵抗の小さなアルミニウム線
で形成されているため、(寄生容量×寄生抵抗)で与え
られる配線遅延時間が小さく、高速化が可能である。し
かし 4ビツトのメモリの中にコンタクト穴21が5箇
所もあるため、メモリセルの面積が1・さくできず、高
集積化は難しい。一方、第3図に示す従来構造は各トラ
ンジスタのゲート電極を横方向に走らせてワード線5を
構成し、グランド線6とデータ線7は縦方向に走ってい
る第1層目のアルミニウム線で構成されている。このメ
モリセルでは、4ビツトのメモリの中にコンタクト穴2
2が3箇所と少ないために第2図に示す構造よシもメモ
リセル面積が小さくなるものの、縦方向に同一アルミニ
ウム層が3本(グランド線1本、データ線2本)も走っ
ているため、メモリセルの面積をさらに低減するには限
界がある。なお、このメモリ構造では、第3図中のハン
チング部で示される領域8を薄い酸化膜とするか否かで
情報を書き込んでいる。ROMの高速化の観点からは、
第3図の従来構造はワード線が折れ曲ってお9、その長
さが長くなるため、ワード線の抵抗およびワード線の寄
生容量が増大して、高速化上不利である。
が含まれている。第2図に示す従来構造では、多結晶シ
リコンから成る各MO8)ランジスタのゲート電極1を
横方向に走る第1層目のアルミニウムで接続して、ワー
ド線2を構成しておシ、縦方向に走る第2層目のアルミ
ニウム線で拡散層を接続してグランド線3とデータ線4
を構成しており、ゲート電極1下を第2図中のハツチン
グ部で示される領域20を薄い酸化膜領域とするか否か
でメモリ情報を書き込む。このROM構造はメモリのワ
ード線及びデータ線が配線抵抗の小さなアルミニウム線
で形成されているため、(寄生容量×寄生抵抗)で与え
られる配線遅延時間が小さく、高速化が可能である。し
かし 4ビツトのメモリの中にコンタクト穴21が5箇
所もあるため、メモリセルの面積が1・さくできず、高
集積化は難しい。一方、第3図に示す従来構造は各トラ
ンジスタのゲート電極を横方向に走らせてワード線5を
構成し、グランド線6とデータ線7は縦方向に走ってい
る第1層目のアルミニウム線で構成されている。このメ
モリセルでは、4ビツトのメモリの中にコンタクト穴2
2が3箇所と少ないために第2図に示す構造よシもメモ
リセル面積が小さくなるものの、縦方向に同一アルミニ
ウム層が3本(グランド線1本、データ線2本)も走っ
ているため、メモリセルの面積をさらに低減するには限
界がある。なお、このメモリ構造では、第3図中のハン
チング部で示される領域8を薄い酸化膜とするか否かで
情報を書き込んでいる。ROMの高速化の観点からは、
第3図の従来構造はワード線が折れ曲ってお9、その長
さが長くなるため、ワード線の抵抗およびワード線の寄
生容量が増大して、高速化上不利である。
本発明の目的は前記従来技術の問題点を克服して、高集
積で高速のROM用メモリセル構造を提供することであ
る。
積で高速のROM用メモリセル構造を提供することであ
る。
本発明は上記目的を達成するために、ROM用メモリセ
ルにおいて、りワード線を曲げることなく直線状に配置
してワード線の長さを最小にし、i+ )第1層目の金
属線、例えばアルミニウム線によるグランド線をワード
線と平行に配置し、1ii)第2層目の金属線例えばア
ルミニウム線によるデータ線をワード線と直交するよう
に配置することを特徴としている。
ルにおいて、りワード線を曲げることなく直線状に配置
してワード線の長さを最小にし、i+ )第1層目の金
属線、例えばアルミニウム線によるグランド線をワード
線と平行に配置し、1ii)第2層目の金属線例えばア
ルミニウム線によるデータ線をワード線と直交するよう
に配置することを特徴としている。
以下、実施例にて詳しく説明する。
本発明の一実施例のメモリ4ビツト分の平面図を第4図
に、そのA−A’断面図を第5図に示す。
に、そのA−A’断面図を第5図に示す。
ドープされたポリシリコン、もしくはよシ抵抗率の小さ
な金属を用いたワード線9は横方向に直線状に形成され
ている。また、このワード線9と平行に、ワード線配列
の間隙のひとつおきに第1層目のアルミニウムよりなる
グランド配#1iioが設けられ、このグランド配線は
コンタクト穴23にて第4図に一点鎖線で示すn゛拡散
層14′に接続されている。この拡散層14′はメモリ
セルを構成するMOS)ランジスタのソース領域となる
一方、第4図に破線で示すデータ線11は第2層目のア
ルミニウムで形成される、コンタクト穴24の部分にて
第1層目のアルミニウムよりなるパッド13に接続され
る。このパッド13はさらにコンタクト穴25の部分で
n+拡散層14に接続されている。とのn+拡散層14
はそれぞれメモリセルを構成するふたつのMOS)ラン
ジスタの共通のドレイン領域となる。また第5図に示さ
れるようにワード線、データ線、及びグランド線の間に
は絶縁膜15.16が介在する。なお、第4図、第5図
にはワード線f:2本しか示していないが、第4図の上
下にさらにワード線が配列されており、メモリセルを形
成するMOS)ランジスタが配列・される。したがって
n1拡散層14′はそれぞれ2つのMOSトランジスタ
に共通のソース領域と′9て“6・ ヮ 本実施例ではワード線9は折小曲ることなく、横方向に
直線状に走っており、ワード線の長さが最小となってい
る。従って、ワード線の抵抗及び容量(特にシリコン基
板とワード線間の容量)も小さくなシ、高速ROMの実
現が可能となる。また、ワード線として抵抗率の小さな
金属、例えばタングステン、モリブデン、チタンやタン
タル、あるいはこれら金属のシリサイドもしくは多結晶
シリコンの上に上記金属やシリサイドが形成されたもの
を用いれば、更にワード線の遅延時間は大幅に軽減でき
、超高速のROMが実現できる。
な金属を用いたワード線9は横方向に直線状に形成され
ている。また、このワード線9と平行に、ワード線配列
の間隙のひとつおきに第1層目のアルミニウムよりなる
グランド配#1iioが設けられ、このグランド配線は
コンタクト穴23にて第4図に一点鎖線で示すn゛拡散
層14′に接続されている。この拡散層14′はメモリ
セルを構成するMOS)ランジスタのソース領域となる
一方、第4図に破線で示すデータ線11は第2層目のア
ルミニウムで形成される、コンタクト穴24の部分にて
第1層目のアルミニウムよりなるパッド13に接続され
る。このパッド13はさらにコンタクト穴25の部分で
n+拡散層14に接続されている。とのn+拡散層14
はそれぞれメモリセルを構成するふたつのMOS)ラン
ジスタの共通のドレイン領域となる。また第5図に示さ
れるようにワード線、データ線、及びグランド線の間に
は絶縁膜15.16が介在する。なお、第4図、第5図
にはワード線f:2本しか示していないが、第4図の上
下にさらにワード線が配列されており、メモリセルを形
成するMOS)ランジスタが配列・される。したがって
n1拡散層14′はそれぞれ2つのMOSトランジスタ
に共通のソース領域と′9て“6・ ヮ 本実施例ではワード線9は折小曲ることなく、横方向に
直線状に走っており、ワード線の長さが最小となってい
る。従って、ワード線の抵抗及び容量(特にシリコン基
板とワード線間の容量)も小さくなシ、高速ROMの実
現が可能となる。また、ワード線として抵抗率の小さな
金属、例えばタングステン、モリブデン、チタンやタン
タル、あるいはこれら金属のシリサイドもしくは多結晶
シリコンの上に上記金属やシリサイドが形成されたもの
を用いれば、更にワード線の遅延時間は大幅に軽減でき
、超高速のROMが実現できる。
グランド線10は第1層目の金属線例えばアルミニウム
線や〜タングステン線で形成されておシ、ワード線と平
行に横方向に走っている。このようなグランド線の構成
は第2図、第3図に示した従来構造とは全く異なってお
り、後述するように、メモリセルの縦方向に走る金属線
の数は2本と従来例の3本よシ減るため、ROMセルの
横方向の寸法が大幅に減り、高集積ROMセルの実現が
可能となる。さらに、本実施例によるROMセルにおい
ては、第4図に示される平面図上で、各パターンが直交
しており、プロセス技術できまる最小寸法で設計できる
ため、ROMセルの面積は同一フロセスレベルで作られ
た従来構造のROMセルに比べ例えば第2図の従来例に
対し約2分の1、第3図の従来例に対し約5分の1に低
減できる。
線や〜タングステン線で形成されておシ、ワード線と平
行に横方向に走っている。このようなグランド線の構成
は第2図、第3図に示した従来構造とは全く異なってお
り、後述するように、メモリセルの縦方向に走る金属線
の数は2本と従来例の3本よシ減るため、ROMセルの
横方向の寸法が大幅に減り、高集積ROMセルの実現が
可能となる。さらに、本実施例によるROMセルにおい
ては、第4図に示される平面図上で、各パターンが直交
しており、プロセス技術できまる最小寸法で設計できる
ため、ROMセルの面積は同一フロセスレベルで作られ
た従来構造のROMセルに比べ例えば第2図の従来例に
対し約2分の1、第3図の従来例に対し約5分の1に低
減できる。
さらに、ROMセルにおいて、各トランジスタのドレイ
ン拡散層の面積も従来構造に比べ小さくなるため、デー
タ線容量の約半分を占める拡散層接合容量も減るため、
高速化に寄与する。
ン拡散層の面積も従来構造に比べ小さくなるため、デー
タ線容量の約半分を占める拡散層接合容量も減るため、
高速化に寄与する。
第5図は本発明によるROMセルの第4図のAAZ線に
沿った断面構造を示したものである。
沿った断面構造を示したものである。
さらに本実施例においては、データ線である第2層目の
アルミニウム層は第1層目のアルミニウム層を介して拡
散層14に接続されている。このように、データ線を第
2層目の金属線で形成することにより、データ綜下の絶
縁膜15.16の厚さが、第1層目の金属線で形成する
場合よりも厚くなるため、データ線の寄生容量が減少し
、ROMセルの高速化に寄与する。
アルミニウム層は第1層目のアルミニウム層を介して拡
散層14に接続されている。このように、データ線を第
2層目の金属線で形成することにより、データ綜下の絶
縁膜15.16の厚さが、第1層目の金属線で形成する
場合よりも厚くなるため、データ線の寄生容量が減少し
、ROMセルの高速化に寄与する。
ただし、データ線11と10拡散層14′のコンタクト
を取るのに必ずしも第1層目のアルミニウムによるパッ
ド13を設ける必要はなく、絶縁膜15及び16を貫通
するコンタクト穴を設け、第2層アルミニウムにより成
るデータ線11とn0拡散層14’のコンタクトを直接
取る構造としても良い。この場合も従来に比べてデータ
線の寄生容量を小とすることができる。なお、グランド
線10データ線11、バッド13の材料はアルミニウム
に限らないのはもちろんである。
を取るのに必ずしも第1層目のアルミニウムによるパッ
ド13を設ける必要はなく、絶縁膜15及び16を貫通
するコンタクト穴を設け、第2層アルミニウムにより成
るデータ線11とn0拡散層14’のコンタクトを直接
取る構造としても良い。この場合も従来に比べてデータ
線の寄生容量を小とすることができる。なお、グランド
線10データ線11、バッド13の材料はアルミニウム
に限らないのはもちろんである。
本発明によるROMセルに対するメモリ情報の書き込み
は第6図に示すように、ノ1ツチング部の−rスクパタ
ーン17を用いてワード線9下の酸化膜を厚くするか薄
くするかでMOS)ランジスタのしきい値電圧をかえる
ことで可能であり、さらに、第7に示すように、ハツチ
ング部のマスクツくターン19を用いて不純物をイオン
打ち込みすることにより書き込むことができる。
は第6図に示すように、ノ1ツチング部の−rスクパタ
ーン17を用いてワード線9下の酸化膜を厚くするか薄
くするかでMOS)ランジスタのしきい値電圧をかえる
ことで可能であり、さらに、第7に示すように、ハツチ
ング部のマスクツくターン19を用いて不純物をイオン
打ち込みすることにより書き込むことができる。
以上述べたように、本発明によって、従来構造に比べ2
分の1から5分の1の小さな面積ヲ有する高集積R,O
M用メモサメモリセルでき、さらにワード線、データ線
の寄生抵抗・寄生容量が低減できて、ROMの高速化が
可能となる。
分の1から5分の1の小さな面積ヲ有する高集積R,O
M用メモサメモリセルでき、さらにワード線、データ線
の寄生抵抗・寄生容量が低減できて、ROMの高速化が
可能となる。
なお、本発明はその実施例に限定されることなく、本発
明の思想から逸脱しない範囲で種々変更が可能である。
明の思想から逸脱しない範囲で種々変更が可能である。
例えば本発明のROM用メモリセルはシリコン半導体を
用いたnチャネル形MOSトランジスタでもpチャネル
形MO8)ランジスタでもよい。又、B □ B (S
ilicmn on 3apphire)SQ ■(5
ilicon on In5ulaton )や()
a A S等の化合物半導体にも適用可能である。さら
に本発明ではROMとしての応用を述べたが、本発明に
よる構造はプログラマブルロジック(PLA)にも適用
が可能である。
用いたnチャネル形MOSトランジスタでもpチャネル
形MO8)ランジスタでもよい。又、B □ B (S
ilicmn on 3apphire)SQ ■(5
ilicon on In5ulaton )や()
a A S等の化合物半導体にも適用可能である。さら
に本発明ではROMとしての応用を述べたが、本発明に
よる構造はプログラマブルロジック(PLA)にも適用
が可能である。
第1図はR,OMの回路構成図、第2図、第3図は従来
構造を有するROM形メモリセルの平面構造、第4図は
本発明によるROM形メモリセルの平面構造、第5図は
本発明によるROM形メモリセルの断面構造、第6図、
第7図は本発明によるROM形メモリセルへのメモリ情
報書き込みパターン。 1・・・ゲート電極、2,5,9.50・・・ワード線
、3.6.10・・・グランド線、8.17,18゜2
0・・・メモリ情報書き込みパターン、4,7゜11.
40・・・データ線、13・・・パッド、14゜■ 1
図 力2図 第3図 第4図
構造を有するROM形メモリセルの平面構造、第4図は
本発明によるROM形メモリセルの平面構造、第5図は
本発明によるROM形メモリセルの断面構造、第6図、
第7図は本発明によるROM形メモリセルへのメモリ情
報書き込みパターン。 1・・・ゲート電極、2,5,9.50・・・ワード線
、3.6.10・・・グランド線、8.17,18゜2
0・・・メモリ情報書き込みパターン、4,7゜11.
40・・・データ線、13・・・パッド、14゜■ 1
図 力2図 第3図 第4図
Claims (1)
- 【特許請求の範囲】 1、MO8形トランジスタを用いた読み出し専用メモリ
において、半導体基板上に直線状に配置されたワード線
と、ワード線に平行に配置された第1層目の金属層から
成るグランド線と、ワ′ −ド線と直交するように配置
された第2層目の金属層からなるデータ線とを有するこ
とを特徴とする高集積読み出し専用メモリ。 2、前記グランド線は前記ワード線の配列の間隙のひと
つおきに配置されることを特徴とする特許請求の範囲第
1項の高集積読み出し専用メモリ。 3、前記ワード線の形成領域の間隙の前記半導体層の表
面領域にはメモリ七ルを構成するMOSトランジスタの
ドレインとなる第1の不純物層とソースとなる第2の不
純物層が交互に形成され、該第1の不純物層には前記デ
ータ線が、該第2の不純物層には前記グランド線が接続
されることを特徴とする特許請求の範囲第2項の高集積
読み出し専用メモリ。 4、前記第1の不純物層と前記データ線とは第1層目の
金属層からなるパッドを介して接続されることを特徴と
する特許請求の範囲第3項の高集積読み出し専用メモリ
。 5、前記第1の不純物層と前記データ線とは直接接続さ
れることを特徴とする特許請求の範囲第3項の読み出し
専用メモリ。 ′
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58137537A JPS6030170A (ja) | 1983-07-29 | 1983-07-29 | 高集積読み出し専用メモリ |
KR1019840004348A KR920010196B1 (ko) | 1983-07-29 | 1984-07-23 | 리드 전용메모리 |
DE8484305083T DE3482529D1 (de) | 1983-07-29 | 1984-07-26 | Nur-lesespeicher. |
EP84305083A EP0133023B1 (en) | 1983-07-29 | 1984-07-26 | Read-only memory |
US06/635,401 US4707718A (en) | 1983-07-29 | 1984-07-30 | Read-only memory |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58137537A JPS6030170A (ja) | 1983-07-29 | 1983-07-29 | 高集積読み出し専用メモリ |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6030170A true JPS6030170A (ja) | 1985-02-15 |
Family
ID=15201000
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP58137537A Pending JPS6030170A (ja) | 1983-07-29 | 1983-07-29 | 高集積読み出し専用メモリ |
Country Status (5)
Country | Link |
---|---|
US (1) | US4707718A (ja) |
EP (1) | EP0133023B1 (ja) |
JP (1) | JPS6030170A (ja) |
KR (1) | KR920010196B1 (ja) |
DE (1) | DE3482529D1 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100392043B1 (ko) * | 2000-02-22 | 2003-07-23 | 가부시끼가이샤 도시바 | 액정 표시 장치 |
Families Citing this family (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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JP2511485B2 (ja) * | 1988-01-12 | 1996-06-26 | 沖電気工業株式会社 | 半導体記憶装置 |
JP2765583B2 (ja) * | 1988-10-20 | 1998-06-18 | 株式会社リコー | 半導体メモリ装置 |
US5301349A (en) * | 1988-12-28 | 1994-04-05 | Kabushiki Kaisha Toshiba | Single chip computer having ground wire formed immediately parallel a data bus and drivers formed directly under the data bus for high speed data transfer |
JP2901188B2 (ja) * | 1988-12-28 | 1999-06-07 | 株式会社東芝 | 半導体集積回路 |
EP0388179B1 (en) * | 1989-03-14 | 1996-07-03 | Kabushiki Kaisha Toshiba | Semiconductor device having multilayer wiring and the method of making it |
JPH07114258B2 (ja) * | 1989-09-13 | 1995-12-06 | 東芝マイクロエレクトロニクス株式会社 | 半導体メモリ |
US5117389A (en) * | 1990-09-05 | 1992-05-26 | Macronix International Co., Ltd. | Flat-cell read-only-memory integrated circuit |
ATE154726T1 (de) * | 1992-02-27 | 1997-07-15 | Philips Electronics Nv | Integrierte cmos-schaltung |
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