JPS6030170A - 高集積読み出し専用メモリ - Google Patents

高集積読み出し専用メモリ

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JPS6030170A
JPS6030170A JP58137537A JP13753783A JPS6030170A JP S6030170 A JPS6030170 A JP S6030170A JP 58137537 A JP58137537 A JP 58137537A JP 13753783 A JP13753783 A JP 13753783A JP S6030170 A JPS6030170 A JP S6030170A
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JP
Japan
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layer
line
memory
word line
aluminum
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JP58137537A
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Yoshio Sakai
芳男 酒井
Akira Nagai
亮 永井
Shuichi Yamamoto
秀一 山本
Hideo Nakamura
英夫 中村
Yoshiki Noguchi
孝樹 野口
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Hitachi Ltd
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B20/00—Read-only memory [ROM] devices
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    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は高集積で高速な読み出し専用メモリ（１％ｅａ
ｄ　ｏｎｌｙ　Ｍｅｍｏｒｙ、以下ＲＯＭと記述する）
の構造に関するものである。
〔発明の背景〕
ＭＯＳ）ランジスタを用いた読み出し専用メモリ（ＲＯ
Ｍ）は１個のＭＯＳ）ランジスタをメモリ１ビット分と
して用いているため、ビット当りの構成素子数は各種の
メモリの中では最も少なく、高集積化が可能であり、又
、その規則的なデノ（イスの配置構成からＬＳＩの設計
工数が低減される。
そこで高集積マイクロコンピュータの論理構成に数多く
用いられている。従って、ＲＯＭの各ピットを構成する
メモリセルの面積を低減し、寄生容量、抵抗を低減する
ことはり、９Ｉの高集積化、高速化に大きく寄与する。
第１図は一般的なＲＯＭの主要部の回路構成を示し、３
０はメモリセルアレイ、３１はマスクパターンによシ選
択的に形成されたＭＯ８素子よシ成るメモリセル、４０
はデータ線を示す。
従来のＲ，０Ｍメモリセルの平面構造を第２図。
第３図に示す。なお、各図には４ビツト分のメモリセル
が含まれている。第２図に示す従来構造では、多結晶シ
リコンから成る各ＭＯ８）ランジスタのゲート電極１を
横方向に走る第１層目のアルミニウムで接続して、ワー
ド線２を構成しておシ、縦方向に走る第２層目のアルミ
ニウム線で拡散層を接続してグランド線３とデータ線４
を構成しており、ゲート電極１下を第２図中のハツチン
グ部で示される領域２０を薄い酸化膜領域とするか否か
でメモリ情報を書き込む。このＲＯＭ構造はメモリのワ
ード線及びデータ線が配線抵抗の小さなアルミニウム線
で形成されているため、（寄生容量×寄生抵抗）で与え
られる配線遅延時間が小さく、高速化が可能である。し
かし　４ビツトのメモリの中にコンタクト穴２１が５箇
所もあるため、メモリセルの面積が１・さくできず、高
集積化は難しい。一方、第３図に示す従来構造は各トラ
ンジスタのゲート電極を横方向に走らせてワード線５を
構成し、グランド線６とデータ線７は縦方向に走ってい
る第１層目のアルミニウム線で構成されている。このメ
モリセルでは、４ビツトのメモリの中にコンタクト穴２
２が３箇所と少ないために第２図に示す構造よシもメモ
リセル面積が小さくなるものの、縦方向に同一アルミニ
ウム層が３本（グランド線１本、データ線２本）も走っ
ているため、メモリセルの面積をさらに低減するには限
界がある。なお、このメモリ構造では、第３図中のハン
チング部で示される領域８を薄い酸化膜とするか否かで
情報を書き込んでいる。ＲＯＭの高速化の観点からは、
第３図の従来構造はワード線が折れ曲ってお９、その長
さが長くなるため、ワード線の抵抗およびワード線の寄
生容量が増大して、高速化上不利である。
〔発明の目的〕
本発明の目的は前記従来技術の問題点を克服して、高集
積で高速のＲＯＭ用メモリセル構造を提供することであ
る。
〔発明の概要〕
本発明は上記目的を達成するために、ＲＯＭ用メモリセ
ルにおいて、りワード線を曲げることなく直線状に配置
してワード線の長さを最小にし、ｉ＋　）第１層目の金
属線、例えばアルミニウム線によるグランド線をワード
線と平行に配置し、１ｉｉ）第２層目の金属線例えばア
ルミニウム線によるデータ線をワード線と直交するよう
に配置することを特徴としている。
以下、実施例にて詳しく説明する。
〔発明の実施例〕
本発明の一実施例のメモリ４ビツト分の平面図を第４図
に、そのＡ−Ａ’断面図を第５図に示す。
ドープされたポリシリコン、もしくはよシ抵抗率の小さ
な金属を用いたワード線９は横方向に直線状に形成され
ている。また、このワード線９と平行に、ワード線配列
の間隙のひとつおきに第１層目のアルミニウムよりなる
グランド配＃１ｉｉｏが設けられ、このグランド配線は
コンタクト穴２３にて第４図に一点鎖線で示すｎ゛拡散
層１４′に接続されている。この拡散層１４′はメモリ
セルを構成するＭＯＳ）ランジスタのソース領域となる
一方、第４図に破線で示すデータ線１１は第２層目のア
ルミニウムで形成される、コンタクト穴２４の部分にて
第１層目のアルミニウムよりなるパッド１３に接続され
る。このパッド１３はさらにコンタクト穴２５の部分で
ｎ＋拡散層１４に接続されている。とのｎ＋拡散層１４
はそれぞれメモリセルを構成するふたつのＭＯＳ）ラン
ジスタの共通のドレイン領域となる。また第５図に示さ
れるようにワード線、データ線、及びグランド線の間に
は絶縁膜１５．１６が介在する。なお、第４図、第５図
にはワード線ｆ：２本しか示していないが、第４図の上
下にさらにワード線が配列されており、メモリセルを形
成するＭＯＳ）ランジスタが配列・される。したがって
ｎ１拡散層１４′はそれぞれ２つのＭＯＳトランジスタ
に共通のソース領域と′９て“６・　ヮ 本実施例ではワード線９は折小曲ることなく、横方向に
直線状に走っており、ワード線の長さが最小となってい
る。従って、ワード線の抵抗及び容量（特にシリコン基
板とワード線間の容量）も小さくなシ、高速ＲＯＭの実
現が可能となる。また、ワード線として抵抗率の小さな
金属、例えばタングステン、モリブデン、チタンやタン
タル、あるいはこれら金属のシリサイドもしくは多結晶
シリコンの上に上記金属やシリサイドが形成されたもの
を用いれば、更にワード線の遅延時間は大幅に軽減でき
、超高速のＲＯＭが実現できる。
グランド線１０は第１層目の金属線例えばアルミニウム
線や〜タングステン線で形成されておシ、ワード線と平
行に横方向に走っている。このようなグランド線の構成
は第２図、第３図に示した従来構造とは全く異なってお
り、後述するように、メモリセルの縦方向に走る金属線
の数は２本と従来例の３本よシ減るため、ＲＯＭセルの
横方向の寸法が大幅に減り、高集積ＲＯＭセルの実現が
可能となる。さらに、本実施例によるＲＯＭセルにおい
ては、第４図に示される平面図上で、各パターンが直交
しており、プロセス技術できまる最小寸法で設計できる
ため、ＲＯＭセルの面積は同一フロセスレベルで作られ
た従来構造のＲＯＭセルに比べ例えば第２図の従来例に
対し約２分の１、第３図の従来例に対し約５分の１に低
減できる。
さらに、ＲＯＭセルにおいて、各トランジスタのドレイ
ン拡散層の面積も従来構造に比べ小さくなるため、デー
タ線容量の約半分を占める拡散層接合容量も減るため、
高速化に寄与する。
第５図は本発明によるＲＯＭセルの第４図のＡＡＺ線に
沿った断面構造を示したものである。
さらに本実施例においては、データ線である第２層目の
アルミニウム層は第１層目のアルミニウム層を介して拡
散層１４に接続されている。このように、データ線を第
２層目の金属線で形成することにより、データ綜下の絶
縁膜１５．１６の厚さが、第１層目の金属線で形成する
場合よりも厚くなるため、データ線の寄生容量が減少し
、ＲＯＭセルの高速化に寄与する。
ただし、データ線１１と１０拡散層１４′のコンタクト
を取るのに必ずしも第１層目のアルミニウムによるパッ
ド１３を設ける必要はなく、絶縁膜１５及び１６を貫通
するコンタクト穴を設け、第２層アルミニウムにより成
るデータ線１１とｎ０拡散層１４’のコンタクトを直接
取る構造としても良い。この場合も従来に比べてデータ
線の寄生容量を小とすることができる。なお、グランド
線１０データ線１１、バッド１３の材料はアルミニウム
に限らないのはもちろんである。
本発明によるＲＯＭセルに対するメモリ情報の書き込み
は第６図に示すように、ノ１ツチング部の−ｒスクパタ
ーン１７を用いてワード線９下の酸化膜を厚くするか薄
くするかでＭＯＳ）ランジスタのしきい値電圧をかえる
ことで可能であり、さらに、第７に示すように、ハツチ
ング部のマスクツくターン１９を用いて不純物をイオン
打ち込みすることにより書き込むことができる。
〔発明の効果〕
以上述べたように、本発明によって、従来構造に比べ２
分の１から５分の１の小さな面積ヲ有する高集積Ｒ，Ｏ
Ｍ用メモサメモリセルでき、さらにワード線、データ線
の寄生抵抗・寄生容量が低減できて、ＲＯＭの高速化が
可能となる。
なお、本発明はその実施例に限定されることなく、本発
明の思想から逸脱しない範囲で種々変更が可能である。
例えば本発明のＲＯＭ用メモリセルはシリコン半導体を
用いたｎチャネル形ＭＯＳトランジスタでもｐチャネル
形ＭＯ８）ランジスタでもよい。又、Ｂ　□　Ｂ　（Ｓ
ｉｌｉｃｍｎ　ｏｎ　３ａｐｐｈｉｒｅ）ＳＱ　■（５
ｉｌｉｃｏｎ　ｏｎ　Ｉｎ５ｕｌａｔｏｎ　）や（）　
ａ　Ａ　Ｓ等の化合物半導体にも適用可能である。さら
に本発明ではＲＯＭとしての応用を述べたが、本発明に
よる構造はプログラマブルロジック（ＰＬＡ）にも適用
が可能である。
【図面の簡単な説明】
第１図はＲ，ＯＭの回路構成図、第２図、第３図は従来
構造を有するＲＯＭ形メモリセルの平面構造、第４図は
本発明によるＲＯＭ形メモリセルの平面構造、第５図は
本発明によるＲＯＭ形メモリセルの断面構造、第６図、
第７図は本発明によるＲＯＭ形メモリセルへのメモリ情
報書き込みパターン。 １・・・ゲート電極、２，５，９．５０・・・ワード線
、３．６．１０・・・グランド線、８．１７，１８゜２
０・・・メモリ情報書き込みパターン、４，７゜１１．
４０・・・データ線、１３・・・パッド、１４゜■　１
　図 力２図 第３図 第４図

Claims (1)

  1. 【特許請求の範囲】 １、ＭＯ８形トランジスタを用いた読み出し専用メモリ
    において、半導体基板上に直線状に配置されたワード線
    と、ワード線に平行に配置された第１層目の金属層から
    成るグランド線と、ワ′　−ド線と直交するように配置
    された第２層目の金属層からなるデータ線とを有するこ
    とを特徴とする高集積読み出し専用メモリ。 ２、前記グランド線は前記ワード線の配列の間隙のひと
    つおきに配置されることを特徴とする特許請求の範囲第
    １項の高集積読み出し専用メモリ。 ３、前記ワード線の形成領域の間隙の前記半導体層の表
    面領域にはメモリ七ルを構成するＭＯＳトランジスタの
    ドレインとなる第１の不純物層とソースとなる第２の不
    純物層が交互に形成され、該第１の不純物層には前記デ
    ータ線が、該第２の不純物層には前記グランド線が接続
    されることを特徴とする特許請求の範囲第２項の高集積
    読み出し専用メモリ。 ４、前記第１の不純物層と前記データ線とは第１層目の
    金属層からなるパッドを介して接続されることを特徴と
    する特許請求の範囲第３項の高集積読み出し専用メモリ
    。 ５、前記第１の不純物層と前記データ線とは直接接続さ
    れることを特徴とする特許請求の範囲第３項の読み出し
    専用メモリ。　′
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