JP3068426B2 - 半導体記憶装置 - Google Patents

半導体記憶装置

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    • G—PHYSICS
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  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体記憶装置に関し、
特にビット線対を等電位にプリチャージしてメモリセル
にアクセスする高速動作の半導体記憶装置に関する。
【０００２】
【従来の技術】ビット線対を等電位にプリチャージして
からメモリセルにアクセスする構成の半導体記憶装置
は、プリチャージしない場合に発生するビット線対のデ
ータの反転時間がないので、その分高速動作が可能とな
る。しかしながら、メモリ容量が増大するにつれて、ビ
ット線対やワード線等と接続するメモリの数が増加し、
高速動作が困難となる。そこで、メモリ容量が増大して
も高速動作が可能となるように多くの工夫がなされてい
る。
【０００３】図４（Ａ），（Ｂ）は高速動作を実現する
ために、ＡＴＤ（Ａｄｒｅｓｓ Ｔｒａｎｓｉｔｉｏｎ
Ｄｅｔｅｃｔｏｒ）方式を採用した半導体記憶装置の
一列（第１の列）を示すブロック図及び部分回路図であ
る（例えば特開昭５９−１７８６８４号公報参照）。
【０００４】この半導体記憶装置は、行方向，列方向に
マトリスク状に配置（図４（Ａ）では１列のみ表示）さ
れた複数のメモリセル（ＭＣ１〜ＭＣｎ）と、選択レベ
ルのときこれら複数のメモリセル（ＭＣ１〜ＭＣｎ）を
行単位で選択状態とする複数のワード線ＷＬ１〜ＷＬｎ
と、複数のメモリセル（ＭＣ１〜ＭＣｎ）の各列それぞ
れと対応して設けられ対応する列の選択状態のメモリセ
ルの書込み用のデータ及び読出しデータを伝達する互い
に対をなす複数（図４（Ａ）では１対のみ表示）の第１
及び第２のビット線（ＢＬ１１、ＢＬ１２）と、選択状
態のメモリセルの負荷となって第１及び第２のビット線
（ＢＬ１１，ＢＬ１２）に記憶データと対応する読出し
データを供給し、またこれらビット線（ＢＬ１１，ＢＬ
１２）に伝達されたデータをこのメモリセルに伝達，記
憶させる負荷回路４と、プリチャージ信号ＰＣ＊（＊は
低レベルが活性化レベルであることを示す、以下同じ）
に従って第１及び第２のビット線（ＢＬ１１，ＢＬ１
２）を電源電位Ｖｄｄにプリチャージするプリチャージ
回路１と、アドレス信号ＡＤ（構成ビットＡ１〜Ａｍ）
のアドレス値の変化を検知してプリチャージ信号ＰＣ＊
を発生するプリチャージ信号発生回路２ｘとを有する構
成となっている。
【０００５】この半導体記憶装置のプリチャージ信号発
生回路２ｘには、アドレス信号ＡＤの構成ビットＡ１〜
Ａｍそれぞれに対し図４（Ｂ）に示すようなアドレス変
化検知回路２１が設けられ、これらのアドレス変化検知
回路２１の出力ＰＣ＊ｉ（ｉ＝１〜ｍ）を統合してプリ
チャージ信号ＰＣ＊を発生する。
【０００６】半導体記憶装置においては、メモリセルの
データを破壊しないように、通常、前ワード線が非選択
レベルになってからプリチャージ開始し、プリチャージ
が完全に解除された後、所定のワード線を選択レベルに
している。従って、外部からプリチャージ信号を受けて
プリチャージを行う半導体記憶装置においては、全ワー
ド線が非選択レベルになってからプリチャージ開始まで
の時間、及びプリチャージ解除後からワード選択までの
時間に、内部回路の動作時間を考慮して多少の余裕を見
込んだプリチャージ信号となっている。
【０００７】これに対し上述した半導体記憶装置（第１
の例）では、図５に示すように、アドレス信号ＡＤの構
成ビットの低レベルへの変化を検知してプリチャージ信
号ＰＣ＊を活性化レベルとし、プリチャージを開始する
構成となっているので、全ワード線が非選択レベルにな
ってからプリチャージ開始までの時間の余裕を少なくす
ることができ、その分高速化が可能となる。
【０００８】しかしながら、この半導体記憶装置でも、
上述の構成のために、プリチャージ信号ＰＣ＊のレベル
変化のタイミングとワード線のレベル変化のタイミング
との間（図５のｔ１，ｔ２）に、全てのメモリセルに対
して一定の余裕をもつようにプリチャージ信号ＰＣ＊を
発生させる必要があり、それ以上の高速化は困難であ
る。
【０００９】上述のＡＴＤ方式の半導体記憶装置より更
に高速動作が得られ、かつ回路が単純化された方式とし
て、ワード線のレベル変化を直接検出してプリチャージ
信号を発生するようにした例がある（例えば前述の特開
昭５９−１７８６８４号公報参照）。
【００１０】この半導体記憶装置（第２の例）は、図６
に示すように、複数のワード線ＷＬ１〜ＷＬｎの信号レ
ベルを直接ＯＲ型の論理ゲートＧ１１で受けその出力を
プリチャージ信号ＰＣ＊としている。
【００１１】この半導体記憶装置では、図７に示すよう
に、プリチャージ信号ＰＣ＊のレベル変化とワード線の
レベル変化との間に全く余裕がなく高速動作が可能であ
り、また回路構成も極めて単純化される。
【００１２】
【発明が解決しようとする課題】上述した従来の半導体
記憶装置は、第１の例では、アドレス信号ＡＤの構成ビ
ット（Ａ１〜Ａｎ）のレベル変化を検知してプリチャー
ジ信号ＰＣ＊を発生する構成となっているので、プリチ
ャージ信号ＰＣ＊のレベル変化のタイミングとワード線
のレベル変化のタイミングとの間の余裕を、外部からプ
リチャージ信号を受けて動作する半導体記憶装置に比べ
て少なくすることができ、その分高速化が可能となるも
のの、ワード線のレベル変化を直接検知していないた
め、上記の２つのタイミング間には依然として一定の余
裕をもたせる必要があり、それ以上の高速化が困難であ
るという問題点があり、第２の例では、ワード線のレベ
ル変化を直接検知してプリチャージ信号ＰＣ＊を発生す
る構成となっているので、上記の２つのタミング間に全
く余裕がなく、より高速化が可能であり、また回路構成
も単純化されるものの、プリチャージ解除移行時には、
ワード線の選択レベルの変化を検知してプリチャージ信
号ＰＣ＊を非活性化レベルとするため、ワード線の選択
レベルによりメモリセルがビット線に接続されるタイミ
ングとプリチャージ解除移行のタイミングとが重なり、
メモリセルの記憶内容が破壊される危険性がある。
【００１３】本発明の目的は、メモリセルの記憶内容が
破壊されることなくより一層高速化することができる半
導体記憶装置を提供することにある。
【００１４】
【課題を解決するための手段】 本発明の半導体記憶装
置は、行方向，列方向にマトリクス状に配置された複数
のメモリセルと、選択レベルのときこれら複数のメモリ
セルを行単位で選択状態とする複数のワード線と、前記
複数のメモリセルの各列それぞれと対応して設けられ対
応する列の選択状態のメモリセルの書込み用のデータ及
び読出しデータを伝達する互いに対をなす複数の第１及
び第２のビット線と、プリチャージ信号の活性化レベル
に応答して前記複数の第１及び第２のビット線を所定の
電位にプリチャージするプリチャージ回路と、前記複数
のワード線それぞれと対応して設けられ、所定のタイミ
ングで所定の時間活性化レベルとなるワードオフ信号の
活性化レベルに応答して対応するワード線を非選択レベ
ルに保持し、前記プリチャージ信号の非活性化レベルに
応答して前記複数のワード線それぞれの選択レベル，非
選択レベル駆動用の複数のワード線選択信号のうちの対
応するワード線選択信号を取込んで保持し対応するワー
ド線をこの取込んだワード線選択信号のレベルに駆動す
る複数のワード線レベル制御回路と、前記複数のワード
線のうちの選択レベルのワード線が非選択レベルに変化
したのに応答して前記プリチャージ信号を活性化レベル
に保持し、前記ワードオフ信号の非活性レベルの期間の
うちの所定の期間互いに独立して活性化レベルとなる書
込み信号及び読出し信号のうちの一方の活性化レベルに
応答して前記プリチャージ信号を非活性化レベルに保持
するプリチャージ信号発生回路とを有する半導体記憶装
置であって、前記複数のワード線レベル制御回路それぞ
れが、プリチャージ信号の非活性化レベルのとき対応す
るワード線選択信号を出力端に伝達するＡＮＤ型の第１
の論理ゲートと、この第１の論理ゲートの出力端のレベ
ルをセット端子に受けてそのレベルを取り込み保持しワ
ードオフ信号をリセット端子に受けてその活性化レベル
に対応してリセットされて非選択レベルを保持し、対応
するワード線を保持しているレベルに駆動する第１のラ
ッチ回路とを含んで構成され、前記プリチャージ信号発
生回路が、書込み信号及び読出し信号を入力端に受ける
ＯＲ型の第２の論理ゲートと、複数のワード線それぞれ
のレベルを入力端に受けるＮＯＲ型の第３の論理ゲート
と、前記第２の論理ゲートの出力端のレベルをセット端
子に受けてその活性化レベルに応答してセットされ前記
プリチャージ 信号を非活性化レベルに保持し前記第３の
論理ゲートの出力端のレベルをリセット端子に受けて全
ワード線の非選択レベル対応のレベルに応答してリセッ
トされ前記プリチャージ信号を活性化レベルに保持する
第２のラッチ回路とを含んで構成されている。
【００１５】
【００１６】
【実施例】次に本発明の実施例について図面を参照して
説明する。
【００１７】図１は本発明の第１の実施例を示す回路図
である。
【００１８】この実施例が図４及び図６に示された従来
の半導体記憶装置と相違する点は、複数のワード線ＷＬ
１〜ＷＬｎそれぞれと、これら複数のワード線それぞれ
を選択レベル，非選択レベルに駆動するための対応する
ワード線選択信号の出力端との間に、それぞれ、プリチ
ャージ信号ＰＣ＊の非活性化レベルのときに対応するワ
ード線選択信号（ＷＳ１〜ＷＳｎ）を出力端に伝達する
ＡＮＤ型の第１の論理ゲートＧ１と、この第１の論理ゲ
ートＧ１の出力端のレベルをセット端子（Ｓ）に受けて
そのレベルを取込んで保持し、所定のタイミングで所定
の時間活性化レベルとなるワードオフ信号ＷＯＦＦをリ
セット端子（Ｒ）に受けてその活性化レベルに応答して
リセットされて非選択レベルを保持し、対応するワード
線を保持しているレベルに駆動する第１のラッチ回路Ｌ
１とを含んで構成された複数のワード線レベル制御回路
ＷＬＣ１〜ＷＬＣｎを設け、プリチャージ信号発生回路
２ｘ，２ｙに代えて、ワードオフ信号ＷＯＦＦの非活性
化レベルの期間のうちの所定の期間、互い独立して活性
化レベルとなる書込み信号ＷＥ及び読出し信号ＲＥを入
力端子に受けるＯＲ型の第２の論理ゲートＧ２と、複数
のワード線ＷＬ１〜ＷＬｎそれぞれのレベルを入力端に
受けるＮＯＲ型の第３の論理ゲートＧ３と、第２の論理
ゲートＧ２の出力端のレベルをセット端子（Ｓ）に受け
てその活性化レベル、すなわち書込み信号ＷＥの活性化
レベル、読出し信号の活性化レベルに応答してセットさ
れプリチャージ信号ＰＣ＊を非活性化レベルに保持し、
第３の論理ゲートＧ３の出力端のレベルをリセット端子
（Ｒ）に受けて全ワード線の非選択レベル対応のレベル
に応答してリセットされプリチャージ信号ＰＣ＊を活性
化レベルに保持する第２のラッチ回路Ｌ２とを含んで構
成されたプリチャージ信号発生回路２を設けた点にあ
る。
【００１９】次にこの実施例の動作について図２に示さ
れたタイミング図を合せて参照して説明する。
【００２０】ワードオフ信号ＷＯＦＦは全ワード線ＷＬ
１〜ＷＬｎを強制的に非選択レベルにするための信号で
あって、このワードオフ信号ＷＯＦＦが活性化レベルの
高レベルに応答してラッチ回路Ｌ１はリセットされ低レ
ベルを保持する。このラッチ回路Ｌ１の出力端は対応す
るワード線（例えばＷＬ１）と接続されており、従って
そのワード線（ＷＬ１）は低レベルの非選択レベルとな
る。
【００２１】論理ゲートＧ３は全ワード線ＷＬ１〜ＷＬ
ｎが非選択レベル（低レベル）となったとき高レベルの
信号を出力してラッチ回路Ｌ２を低レベルにリセット
し、ラッチ回路Ｌ２はその低レベルを保持する。このラ
ッチ回路Ｌ２の出力がプリチャージ信号ＰＣ＊となって
いるので、プリチャージ信号ＰＣ＊は低レベルの活性化
レベルに保持されてプリチャージ回路１のトランジスタ
Ｑ３，Ｑ４を駆動し、ビット線ＢＬ１１，ＢＬ１２は電
源電位Ｖｄｄレベルにプリチャージされる。
【００２２】プリチャージの解除は、書込み信号ＷＥ，
読出し信号ＲＥの活性化に応答して行なわれる。書込み
信号ＷＥ及び読出し信号ＲＥはＯＲ型の論理ゲートＧ２
に入力されるので、書込み信号ＷＥ，読出し信号ＲＥの
うちの一方が活性化レベル（高レベル）になると論理ゲ
ートＧ２の出力は高レベルとなりラッチ回路Ｌ２を高レ
ベルにセットする。従ってプリチャージ信号ＰＣ＊は高
レベルの非活性化レベルに保持され、プリチャージが終
了（解除）される。
【００２３】このプリチャージ信号ＰＣ＊の高レベルに
応答してワード線選択信号ＷＳ１〜ＷＳｎが対応する論
理ゲートＧ１を通過して対応するラッチ回路Ｌ１のセッ
ト端子（Ｓ）に入力される。このとき、ワード線選択信
号ＷＳ１〜ＷＳｎのうちの選択レベル（高レベル）のワ
ード線選択信号（例えばＷＳ２）により対応するラッチ
回路Ｌ１が高レベル（選択レベル）にセットされてこれ
を保持し、同時にラッチ回路１の出力信号を受けるワー
ド線（ＷＬ２）が選択レベルとなる。
【００２４】そして、この選択レベルのワード線（ＷＬ
２）と接続するメモリ（ＭＣ２）が選択状態となってこ
のメモリセル（ＭＣ２）の記憶データがビット線ＢＬ１
１，ＢＬ１２に読出され、またビット線ＢＬ１１，ＢＬ
１２に伝達された書込み用のデータがメモリセル（ＭＣ
２）に書込まれ記憶される。
【００２５】この後、再びワードオフ信号ＷＯＦＦが活
性化レベルになると、前述したように、ラッチ回路Ｌ１
によって全ワード線ＷＬ１〜ＷＬｎが非選択レベルにな
って全メモリセル（ＭＣ１〜ＭＣｎ）は非選択状態とな
り、全ワード線ＷＬ１〜ＷＬｎの非選択レベルに応答し
てラッチ回路Ｌ２がリセットされてその出力、すなわち
プリチャージ信号ＰＣ＊が低レベルの活性化レベルとな
り、ビット線ＢＬ１１，ＢＬ１２のプリチャージが開始
される。以後、前述の動作がくり返えされる。
【００２６】この実施例では、ビット線ＢＬ１１，ＢＬ
１２のプリチャージ開始時、メモリセル（ＭＣ１〜ＭＣ
ｎ）の選択状態，非選択状態を制御するワード線ＷＬ１
〜ＷＬｎのレベルを直接論理ゲートＧ３で検出し、これ
らワード線ＷＬ１〜ＷＬｎ全てが非選択レベルとなって
論理ゲートＧ３の出力が高レベルとなったときにラッチ
回路Ｌ２をリセットしてプリチャージ信号ＰＣ＊を活性
化レベルとしているので、プリチャージ信号ＰＣ＊が活
性化レベルになるタイミングでは全メモリセル（ＭＣ１
〜ＭＣｎ）は既に確実に非選択状態となっており、ま
た、プリチャージ解除移行時には、プリチャージ信号Ｐ
Ｃ＊が非活性化レベルの高レベルとなることにより論理
ゲートＧ１のゲートが開いてワード線選択信号ＷＳ１〜
ＷＳｎを対応するラッチ回路Ｌ１のセット端子（Ｓ）に
供給し、これらワード線選択信号ＷＳ１〜ＷＳｎのうち
の選択レベルのワード線選択信号と対応するラッチ回路
Ｌ１をセットしてその出力端の信号により対応するワー
ド線を選択レベルとするので、このワード線が選択レベ
ルになるタイミングでは、プリチャージ信号ＰＣ＊の非
活性化レベルによってビット線ＢＬ１１，ＢＬ１２のプ
リチャージは既に確実に解除されており、従って、メモ
リセル（ＭＣ１〜ＭＣｎ）の記憶内容がビット線ＢＬ１
１，ＢＬ１２のプリチャージ動作によって破壊されるよ
うなことは発生しない。
【００２７】また、全ワード線が非選択レベルになって
からプリチャージ信号ＰＣ＊が活性化レベルとなる期
間、及びプリチャージ信号ＰＣ＊が非活性化レベルにな
ってから所定のワード線を選択レベルとするまでの期間
は、必要最小限の回路素子で制御しており、かつワード
線の非選択レベルの直接検出によるプリチャージ信号Ｐ
Ｃ＊の活性化レベル制御、プリチャージ信号ＰＣ＊の非
活性化レベルによるワード線の選択レベルの直接制御と
なっているので、従来例のような動作タイミングの余裕
は設定する必要がなく、従って高速動作が得られる。
【００２８】なお、ワードオフ信号ＷＯＦＦの１つの活
性化レベルから次の活性化レベルの期間、すなわち１つ
のアクセスサイクルの期間は、メモリセル選択時のアク
セスに必要な期間（アクセス期間）と、ビット線ＢＬ１
１，ＢＬ１２のプリチャージ必要な期間（プリチャージ
期間）と、これら期間の間のつなぎとなる前述のプリチ
ャージの開始期間及び解除移行期間とにより設定され
る。
【００２９】図３は本発明の第２の実施例の主要部分を
示す回路図である。
【００３０】半導体記憶装置には通常、外部からの書込
み用のデータをビット線ＢＬ１１，ＢＬ１２に伝達する
書込みバッファ回路が設けられているが、この実施例で
は、書込みバッファ回路３による書込み用のデータＤＩ
１１，ＤＩ１２のビット線ＢＬ１１，ＢＬ１２への伝達
が、書込み信号ＷＥが活性化レベル（高レベル）でかつ
プリチャージ信号ＰＣ＊が非活性化レベル（高レベル）
のときのみ行えるようにしたものである。すなわち、こ
の書込みバッファ回路３は、書込み信号ＷＥ及びプリチ
ャージ信号ＰＣ＊を入力するＡＮＤ型の論理ゲートＧ４
と、この論理ゲートＧ４の出力信号が活性化レベルのと
き書込み用のデータＤＩ１１，ＤＩ１２をビット線ＢＬ
１１，ＢＬ１２に対応して伝達し、非活性化レベルのと
きには出力端とビット線ＢＬ１１，ＢＬ１２との間を高
インピーダンスとして書込み用のデータＤＩ１１，ＤＩ
１２のビット線ＢＬ１１，ＢＬ１２への伝達を禁止する
３ステート型のバッファ増幅器ＢＡ１，ＢＡ２とを備え
て構成される。
【００３１】このような構成とすることにより、プリチ
ャージ期間における、バッファ増幅器ＢＡ１，ＢＡ２の
出力信号によるビット線ＢＬ１１，ＢＬ１２のプリチャ
ージレベルの乱れを防止することができる。
【００３２】なお、これら実施例における、図１，図２
に示されたプリチャージ回路１及び図１に示されたメモ
リセル（ＭＣ１〜ＭＣｎ）の回路等は１つの具体例であ
り、これら回路に限定されるものではない。
【００３３】
【発明の効果】以上説明したように本発明は、プリチャ
ージ信号の非活性化レベルに応答してゲートを開きワー
ド線選択信号を第１のラッチ回路のセット端子に伝達
し、このワード線選択信号の選択レベルに応答して第１
のラッチ回路をセットして対応するワード線を選択レベ
ルとし、ワードオフ信号の活性化レベルに応答して第１
のラッチ回路をリセットして全ワード線を非選択レベル
とし、この全ワード線非選択レベルを検出して第２のラ
ッチ回路をリセットしてプリチャージ信号を活性化レベ
ルとし、書込み信号及び読出し信号のうちの一方の活性
化レベルに応答して第２のラッチ回路をセットしてプリ
チャージ信号を非活性化レベルとする構成とすることに
より、プリチャージ開始時にプリチャージ信号が活性化
レベルに移行するときには全メモリセルは確実に非選択
状態となっており、プリチャージ解除移行期間にはプリ
チャージが解除されてから所定のメモリセルが選択状態
に移行するので、ビット線のプリチャージ動作によりメ
モリセルの記憶内容の破壊を確実に防止することがで
き、かつ、１つのアクセスサイクスのうちのメモリセル
選択時のアクセス期間とビット線プリチャージ期間との
間のつなぎとなるプリチャージ開始期間及びプリチャー
ジ解除移行期間を必要最短時間に抑えることができるの
で、動作の高速化をはかることができる効果がある。
【図面の簡単な説明】
【図１】本発明の第１の実施例を示す回路図である。
【図２】図１に示された実施例の動作を説明するための
各部信号のタイミング図である。
【図３】本発明の第２の実施例の主要部分を示す回路図
である。
【図４】従来の半導体記憶装置の第１の例を示すブロッ
ク図及びその一部の具体的な回路例を示す回路図であ
る。
【図５】図４に示された半導体記憶装置の動作及び課題
を説明するための各部信号のタイミング図である。
【図６】従来の半導体記憶装置の第２の例を示すブロッ
ク図である。
【図７】図６に示された半導体記憶装置の動作及び課題
を説明するための各部信号のタイミング図である。
【符号の説明】
１ プリチャージ回路 ２，２ｘ，２ｙ プリチャージ信号発生回路 ３ 書込みバッファ回路 ４ 負荷回路 ２１ アドレス変化検知回路 ＢＡ１，ＢＡ２ バッファ増幅器 ＢＬ１１，ＢＬ１２ ビット線 Ｇ１〜Ｇ４，Ｇ１１ 論理ゲート Ｌ１，Ｌ２ ラッチ回路 ＭＣ１〜ＭＣｎ メモリセル ＷＬ１〜ＷＬｎ ワード線

Claims (1)

    (57)【特許請求の範囲】
  1. 【請求項１】 行方向，列方向にマトリクス状に配置さ
    れた複数のメモリセルと、選択レベルのときこれら複数
    のメモリセルを行単位で選択状態とする複数のワード線
    と、前記複数のメモリセルの各列それぞれと対応して設
    けられ対応する列の選択状態のメモリセルの書込み用の
    データ及び読出しデータを伝達する互いに対をなす複数
    の第１及び第２のビット線と、プリチャージ信号の活性
    化レベルに応答して前記複数の第１及び第２のビット線
    を所定の電位にプリチャージするプリチャージ回路と、
    前記複数のワード線それぞれと対応して設けられ、所定
    のタイミングで所定の時間活性化レベルとなるワードオ
    フ信号の活性化レベルに応答して対応するワード線を非
    選択レベルに保持し、前記プリチャージ信号の非活性化
    レベルに応答して前記複数のワード線それぞれの選択レ
    ベル，非選択レベル駆動用の複数のワード線選択信号の
    うちの対応するワード線選択信号を取込んで保持し対応
    するワード線をこの取込んだワード線選択信号のレベル
    に駆動する複数のワード線レベル制御回路と、前記複数
    のワード線のうちの選択レベルのワード線が非選択レベ
    ルに変化したのに応答して前記プリチャージ信号を活性
    化レベルに保持し、前記ワードオフ信号の非活性レベル
    の期間のうちの所定の期間互いに独立して活性化レベル
    となる書込み信号及び読出し信号のうちの一方の活性化
    レベルに応答して前記プリチャージ信号を非活性化レベ
    ルに保持するプリチャージ信号発生回路とを有する半導
    体記憶装置であって、 前記複数のワード線レベル制御回路それぞれが、プリチ
    ャージ信号の非活性化レベルのとき対応するワード線選
    択信号を出力端に伝達するＡＮＤ型の第１の論理ゲート
    と、この第１の論理ゲートの出力端のレベルをセット端
    子に受けてそのレベルを取り込み保持しワードオフ信号
    をリセット端子に受けてその活性化レベルに対応してリ
    セットされて非選択レベルを保持し、対応するワード線
    を保持しているレベルに駆動する第１のラッチ回路とを
    含んで構成され、前記プリチャージ信号発生回路が、書
    込み信号及び読出し信号を入力端に受けるＯＲ型の第２
    の論理ゲートと、複数のワード線それぞれのレベルを入
    力端に受けるＮＯＲ型の第３の論理ゲートと、前記第２
    の論理ゲートの出力端のレベルをセット端子に受けてそ
    の活性化レベルに応答してセットされ前記プリチャージ
    信号を非活性化レベ ルに保持し前記第３の論理ゲートの
    出力端のレベルをリセット端子に受けて全ワード線の非
    選択レベル対応のレベルに応答してリセットされ前記プ
    リチャージ信号を活性化レベルに保持する第２のラッチ
    回路とを含んで構成された ことを特徴とする半導体記憶
    装置。
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