JP3068426B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- Dram (AREA)
Description
【0001】
【産業上の利用分野】本発明は半導体記憶装置に関し、
特にビット線対を等電位にプリチャージしてメモリセル
にアクセスする高速動作の半導体記憶装置に関する。
特にビット線対を等電位にプリチャージしてメモリセル
にアクセスする高速動作の半導体記憶装置に関する。
【0002】
【従来の技術】ビット線対を等電位にプリチャージして
からメモリセルにアクセスする構成の半導体記憶装置
は、プリチャージしない場合に発生するビット線対のデ
ータの反転時間がないので、その分高速動作が可能とな
る。しかしながら、メモリ容量が増大するにつれて、ビ
ット線対やワード線等と接続するメモリの数が増加し、
高速動作が困難となる。そこで、メモリ容量が増大して
も高速動作が可能となるように多くの工夫がなされてい
る。
からメモリセルにアクセスする構成の半導体記憶装置
は、プリチャージしない場合に発生するビット線対のデ
ータの反転時間がないので、その分高速動作が可能とな
る。しかしながら、メモリ容量が増大するにつれて、ビ
ット線対やワード線等と接続するメモリの数が増加し、
高速動作が困難となる。そこで、メモリ容量が増大して
も高速動作が可能となるように多くの工夫がなされてい
る。
【0003】図4(A),(B)は高速動作を実現する
ために、ATD(Adress Transition
Detector)方式を採用した半導体記憶装置の
一列(第1の列)を示すブロック図及び部分回路図であ
る(例えば特開昭59−178684号公報参照)。
ために、ATD(Adress Transition
Detector)方式を採用した半導体記憶装置の
一列(第1の列)を示すブロック図及び部分回路図であ
る(例えば特開昭59−178684号公報参照)。
【0004】この半導体記憶装置は、行方向,列方向に
マトリスク状に配置(図4(A)では1列のみ表示)さ
れた複数のメモリセル(MC1〜MCn)と、選択レベ
ルのときこれら複数のメモリセル(MC1〜MCn)を
行単位で選択状態とする複数のワード線WL1〜WLn
と、複数のメモリセル(MC1〜MCn)の各列それぞ
れと対応して設けられ対応する列の選択状態のメモリセ
ルの書込み用のデータ及び読出しデータを伝達する互い
に対をなす複数(図4(A)では1対のみ表示)の第1
及び第2のビット線(BL11、BL12)と、選択状
態のメモリセルの負荷となって第1及び第2のビット線
(BL11,BL12)に記憶データと対応する読出し
データを供給し、またこれらビット線(BL11,BL
12)に伝達されたデータをこのメモリセルに伝達,記
憶させる負荷回路4と、プリチャージ信号PC*(*は
低レベルが活性化レベルであることを示す、以下同じ)
に従って第1及び第2のビット線(BL11,BL1
2)を電源電位Vddにプリチャージするプリチャージ
回路1と、アドレス信号AD(構成ビットA1〜Am)
のアドレス値の変化を検知してプリチャージ信号PC*
を発生するプリチャージ信号発生回路2xとを有する構
成となっている。
マトリスク状に配置(図4(A)では1列のみ表示)さ
れた複数のメモリセル(MC1〜MCn)と、選択レベ
ルのときこれら複数のメモリセル(MC1〜MCn)を
行単位で選択状態とする複数のワード線WL1〜WLn
と、複数のメモリセル(MC1〜MCn)の各列それぞ
れと対応して設けられ対応する列の選択状態のメモリセ
ルの書込み用のデータ及び読出しデータを伝達する互い
に対をなす複数(図4(A)では1対のみ表示)の第1
及び第2のビット線(BL11、BL12)と、選択状
態のメモリセルの負荷となって第1及び第2のビット線
(BL11,BL12)に記憶データと対応する読出し
データを供給し、またこれらビット線(BL11,BL
12)に伝達されたデータをこのメモリセルに伝達,記
憶させる負荷回路4と、プリチャージ信号PC*(*は
低レベルが活性化レベルであることを示す、以下同じ)
に従って第1及び第2のビット線(BL11,BL1
2)を電源電位Vddにプリチャージするプリチャージ
回路1と、アドレス信号AD(構成ビットA1〜Am)
のアドレス値の変化を検知してプリチャージ信号PC*
を発生するプリチャージ信号発生回路2xとを有する構
成となっている。
【0005】この半導体記憶装置のプリチャージ信号発
生回路2xには、アドレス信号ADの構成ビットA1〜
Amそれぞれに対し図4(B)に示すようなアドレス変
化検知回路21が設けられ、これらのアドレス変化検知
回路21の出力PC*i(i=1〜m)を統合してプリ
チャージ信号PC*を発生する。
生回路2xには、アドレス信号ADの構成ビットA1〜
Amそれぞれに対し図4(B)に示すようなアドレス変
化検知回路21が設けられ、これらのアドレス変化検知
回路21の出力PC*i(i=1〜m)を統合してプリ
チャージ信号PC*を発生する。
【0006】半導体記憶装置においては、メモリセルの
データを破壊しないように、通常、前ワード線が非選択
レベルになってからプリチャージ開始し、プリチャージ
が完全に解除された後、所定のワード線を選択レベルに
している。従って、外部からプリチャージ信号を受けて
プリチャージを行う半導体記憶装置においては、全ワー
ド線が非選択レベルになってからプリチャージ開始まで
の時間、及びプリチャージ解除後からワード選択までの
時間に、内部回路の動作時間を考慮して多少の余裕を見
込んだプリチャージ信号となっている。
データを破壊しないように、通常、前ワード線が非選択
レベルになってからプリチャージ開始し、プリチャージ
が完全に解除された後、所定のワード線を選択レベルに
している。従って、外部からプリチャージ信号を受けて
プリチャージを行う半導体記憶装置においては、全ワー
ド線が非選択レベルになってからプリチャージ開始まで
の時間、及びプリチャージ解除後からワード選択までの
時間に、内部回路の動作時間を考慮して多少の余裕を見
込んだプリチャージ信号となっている。
【0007】これに対し上述した半導体記憶装置(第1
の例)では、図5に示すように、アドレス信号ADの構
成ビットの低レベルへの変化を検知してプリチャージ信
号PC*を活性化レベルとし、プリチャージを開始する
構成となっているので、全ワード線が非選択レベルにな
ってからプリチャージ開始までの時間の余裕を少なくす
ることができ、その分高速化が可能となる。
の例)では、図5に示すように、アドレス信号ADの構
成ビットの低レベルへの変化を検知してプリチャージ信
号PC*を活性化レベルとし、プリチャージを開始する
構成となっているので、全ワード線が非選択レベルにな
ってからプリチャージ開始までの時間の余裕を少なくす
ることができ、その分高速化が可能となる。
【0008】しかしながら、この半導体記憶装置でも、
上述の構成のために、プリチャージ信号PC*のレベル
変化のタイミングとワード線のレベル変化のタイミング
との間(図5のt1,t2)に、全てのメモリセルに対
して一定の余裕をもつようにプリチャージ信号PC*を
発生させる必要があり、それ以上の高速化は困難であ
る。
上述の構成のために、プリチャージ信号PC*のレベル
変化のタイミングとワード線のレベル変化のタイミング
との間(図5のt1,t2)に、全てのメモリセルに対
して一定の余裕をもつようにプリチャージ信号PC*を
発生させる必要があり、それ以上の高速化は困難であ
る。
【0009】上述のATD方式の半導体記憶装置より更
に高速動作が得られ、かつ回路が単純化された方式とし
て、ワード線のレベル変化を直接検出してプリチャージ
信号を発生するようにした例がある(例えば前述の特開
昭59−178684号公報参照)。
に高速動作が得られ、かつ回路が単純化された方式とし
て、ワード線のレベル変化を直接検出してプリチャージ
信号を発生するようにした例がある(例えば前述の特開
昭59−178684号公報参照)。
【0010】この半導体記憶装置(第2の例)は、図6
に示すように、複数のワード線WL1〜WLnの信号レ
ベルを直接OR型の論理ゲートG11で受けその出力を
プリチャージ信号PC*としている。
に示すように、複数のワード線WL1〜WLnの信号レ
ベルを直接OR型の論理ゲートG11で受けその出力を
プリチャージ信号PC*としている。
【0011】この半導体記憶装置では、図7に示すよう
に、プリチャージ信号PC*のレベル変化とワード線の
レベル変化との間に全く余裕がなく高速動作が可能であ
り、また回路構成も極めて単純化される。
に、プリチャージ信号PC*のレベル変化とワード線の
レベル変化との間に全く余裕がなく高速動作が可能であ
り、また回路構成も極めて単純化される。
【0012】
【発明が解決しようとする課題】上述した従来の半導体
記憶装置は、第1の例では、アドレス信号ADの構成ビ
ット(A1〜An)のレベル変化を検知してプリチャー
ジ信号PC*を発生する構成となっているので、プリチ
ャージ信号PC*のレベル変化のタイミングとワード線
のレベル変化のタイミングとの間の余裕を、外部からプ
リチャージ信号を受けて動作する半導体記憶装置に比べ
て少なくすることができ、その分高速化が可能となるも
のの、ワード線のレベル変化を直接検知していないた
め、上記の2つのタイミング間には依然として一定の余
裕をもたせる必要があり、それ以上の高速化が困難であ
るという問題点があり、第2の例では、ワード線のレベ
ル変化を直接検知してプリチャージ信号PC*を発生す
る構成となっているので、上記の2つのタミング間に全
く余裕がなく、より高速化が可能であり、また回路構成
も単純化されるものの、プリチャージ解除移行時には、
ワード線の選択レベルの変化を検知してプリチャージ信
号PC*を非活性化レベルとするため、ワード線の選択
レベルによりメモリセルがビット線に接続されるタイミ
ングとプリチャージ解除移行のタイミングとが重なり、
メモリセルの記憶内容が破壊される危険性がある。
記憶装置は、第1の例では、アドレス信号ADの構成ビ
ット(A1〜An)のレベル変化を検知してプリチャー
ジ信号PC*を発生する構成となっているので、プリチ
ャージ信号PC*のレベル変化のタイミングとワード線
のレベル変化のタイミングとの間の余裕を、外部からプ
リチャージ信号を受けて動作する半導体記憶装置に比べ
て少なくすることができ、その分高速化が可能となるも
のの、ワード線のレベル変化を直接検知していないた
め、上記の2つのタイミング間には依然として一定の余
裕をもたせる必要があり、それ以上の高速化が困難であ
るという問題点があり、第2の例では、ワード線のレベ
ル変化を直接検知してプリチャージ信号PC*を発生す
る構成となっているので、上記の2つのタミング間に全
く余裕がなく、より高速化が可能であり、また回路構成
も単純化されるものの、プリチャージ解除移行時には、
ワード線の選択レベルの変化を検知してプリチャージ信
号PC*を非活性化レベルとするため、ワード線の選択
レベルによりメモリセルがビット線に接続されるタイミ
ングとプリチャージ解除移行のタイミングとが重なり、
メモリセルの記憶内容が破壊される危険性がある。
【0013】本発明の目的は、メモリセルの記憶内容が
破壊されることなくより一層高速化することができる半
導体記憶装置を提供することにある。
破壊されることなくより一層高速化することができる半
導体記憶装置を提供することにある。
【0014】
【課題を解決するための手段】 本発明の半導体記憶装
置は、行方向,列方向にマトリクス状に配置された複数
のメモリセルと、選択レベルのときこれら複数のメモリ
セルを行単位で選択状態とする複数のワード線と、前記
複数のメモリセルの各列それぞれと対応して設けられ対
応する列の選択状態のメモリセルの書込み用のデータ及
び読出しデータを伝達する互いに対をなす複数の第1及
び第2のビット線と、プリチャージ信号の活性化レベル
に応答して前記複数の第1及び第2のビット線を所定の
電位にプリチャージするプリチャージ回路と、前記複数
のワード線それぞれと対応して設けられ、所定のタイミ
ングで所定の時間活性化レベルとなるワードオフ信号の
活性化レベルに応答して対応するワード線を非選択レベ
ルに保持し、前記プリチャージ信号の非活性化レベルに
応答して前記複数のワード線それぞれの選択レベル,非
選択レベル駆動用の複数のワード線選択信号のうちの対
応するワード線選択信号を取込んで保持し対応するワー
ド線をこの取込んだワード線選択信号のレベルに駆動す
る複数のワード線レベル制御回路と、前記複数のワード
線のうちの選択レベルのワード線が非選択レベルに変化
したのに応答して前記プリチャージ信号を活性化レベル
に保持し、前記ワードオフ信号の非活性レベルの期間の
うちの所定の期間互いに独立して活性化レベルとなる書
込み信号及び読出し信号のうちの一方の活性化レベルに
応答して前記プリチャージ信号を非活性化レベルに保持
するプリチャージ信号発生回路とを有する半導体記憶装
置であって、前記複数のワード線レベル制御回路それぞ
れが、プリチャージ信号の非活性化レベルのとき対応す
るワード線選択信号を出力端に伝達するAND型の第1
の論理ゲートと、この第1の論理ゲートの出力端のレベ
ルをセット端子に受けてそのレベルを取り込み保持しワ
ードオフ信号をリセット端子に受けてその活性化レベル
に対応してリセットされて非選択レベルを保持し、対応
するワード線を保持しているレベルに駆動する第1のラ
ッチ回路とを含んで構成され、前記プリチャージ信号発
生回路が、書込み信号及び読出し信号を入力端に受ける
OR型の第2の論理ゲートと、複数のワード線それぞれ
のレベルを入力端に受けるNOR型の第3の論理ゲート
と、前記第2の論理ゲートの出力端のレベルをセット端
子に受けてその活性化レベルに応答してセットされ前記
プリチャージ 信号を非活性化レベルに保持し前記第3の
論理ゲートの出力端のレベルをリセット端子に受けて全
ワード線の非選択レベル対応のレベルに応答してリセッ
トされ前記プリチャージ信号を活性化レベルに保持する
第2のラッチ回路とを含んで構成されている。
置は、行方向,列方向にマトリクス状に配置された複数
のメモリセルと、選択レベルのときこれら複数のメモリ
セルを行単位で選択状態とする複数のワード線と、前記
複数のメモリセルの各列それぞれと対応して設けられ対
応する列の選択状態のメモリセルの書込み用のデータ及
び読出しデータを伝達する互いに対をなす複数の第1及
び第2のビット線と、プリチャージ信号の活性化レベル
に応答して前記複数の第1及び第2のビット線を所定の
電位にプリチャージするプリチャージ回路と、前記複数
のワード線それぞれと対応して設けられ、所定のタイミ
ングで所定の時間活性化レベルとなるワードオフ信号の
活性化レベルに応答して対応するワード線を非選択レベ
ルに保持し、前記プリチャージ信号の非活性化レベルに
応答して前記複数のワード線それぞれの選択レベル,非
選択レベル駆動用の複数のワード線選択信号のうちの対
応するワード線選択信号を取込んで保持し対応するワー
ド線をこの取込んだワード線選択信号のレベルに駆動す
る複数のワード線レベル制御回路と、前記複数のワード
線のうちの選択レベルのワード線が非選択レベルに変化
したのに応答して前記プリチャージ信号を活性化レベル
に保持し、前記ワードオフ信号の非活性レベルの期間の
うちの所定の期間互いに独立して活性化レベルとなる書
込み信号及び読出し信号のうちの一方の活性化レベルに
応答して前記プリチャージ信号を非活性化レベルに保持
するプリチャージ信号発生回路とを有する半導体記憶装
置であって、前記複数のワード線レベル制御回路それぞ
れが、プリチャージ信号の非活性化レベルのとき対応す
るワード線選択信号を出力端に伝達するAND型の第1
の論理ゲートと、この第1の論理ゲートの出力端のレベ
ルをセット端子に受けてそのレベルを取り込み保持しワ
ードオフ信号をリセット端子に受けてその活性化レベル
に対応してリセットされて非選択レベルを保持し、対応
するワード線を保持しているレベルに駆動する第1のラ
ッチ回路とを含んで構成され、前記プリチャージ信号発
生回路が、書込み信号及び読出し信号を入力端に受ける
OR型の第2の論理ゲートと、複数のワード線それぞれ
のレベルを入力端に受けるNOR型の第3の論理ゲート
と、前記第2の論理ゲートの出力端のレベルをセット端
子に受けてその活性化レベルに応答してセットされ前記
プリチャージ 信号を非活性化レベルに保持し前記第3の
論理ゲートの出力端のレベルをリセット端子に受けて全
ワード線の非選択レベル対応のレベルに応答してリセッ
トされ前記プリチャージ信号を活性化レベルに保持する
第2のラッチ回路とを含んで構成されている。
【0015】
【0016】
【実施例】次に本発明の実施例について図面を参照して
説明する。
説明する。
【0017】図1は本発明の第1の実施例を示す回路図
である。
である。
【0018】この実施例が図4及び図6に示された従来
の半導体記憶装置と相違する点は、複数のワード線WL
1〜WLnそれぞれと、これら複数のワード線それぞれ
を選択レベル,非選択レベルに駆動するための対応する
ワード線選択信号の出力端との間に、それぞれ、プリチ
ャージ信号PC*の非活性化レベルのときに対応するワ
ード線選択信号(WS1〜WSn)を出力端に伝達する
AND型の第1の論理ゲートG1と、この第1の論理ゲ
ートG1の出力端のレベルをセット端子(S)に受けて
そのレベルを取込んで保持し、所定のタイミングで所定
の時間活性化レベルとなるワードオフ信号WOFFをリ
セット端子(R)に受けてその活性化レベルに応答して
リセットされて非選択レベルを保持し、対応するワード
線を保持しているレベルに駆動する第1のラッチ回路L
1とを含んで構成された複数のワード線レベル制御回路
WLC1〜WLCnを設け、プリチャージ信号発生回路
2x,2yに代えて、ワードオフ信号WOFFの非活性
化レベルの期間のうちの所定の期間、互い独立して活性
化レベルとなる書込み信号WE及び読出し信号REを入
力端子に受けるOR型の第2の論理ゲートG2と、複数
のワード線WL1〜WLnそれぞれのレベルを入力端に
受けるNOR型の第3の論理ゲートG3と、第2の論理
ゲートG2の出力端のレベルをセット端子(S)に受け
てその活性化レベル、すなわち書込み信号WEの活性化
レベル、読出し信号の活性化レベルに応答してセットさ
れプリチャージ信号PC*を非活性化レベルに保持し、
第3の論理ゲートG3の出力端のレベルをリセット端子
(R)に受けて全ワード線の非選択レベル対応のレベル
に応答してリセットされプリチャージ信号PC*を活性
化レベルに保持する第2のラッチ回路L2とを含んで構
成されたプリチャージ信号発生回路2を設けた点にあ
る。
の半導体記憶装置と相違する点は、複数のワード線WL
1〜WLnそれぞれと、これら複数のワード線それぞれ
を選択レベル,非選択レベルに駆動するための対応する
ワード線選択信号の出力端との間に、それぞれ、プリチ
ャージ信号PC*の非活性化レベルのときに対応するワ
ード線選択信号(WS1〜WSn)を出力端に伝達する
AND型の第1の論理ゲートG1と、この第1の論理ゲ
ートG1の出力端のレベルをセット端子(S)に受けて
そのレベルを取込んで保持し、所定のタイミングで所定
の時間活性化レベルとなるワードオフ信号WOFFをリ
セット端子(R)に受けてその活性化レベルに応答して
リセットされて非選択レベルを保持し、対応するワード
線を保持しているレベルに駆動する第1のラッチ回路L
1とを含んで構成された複数のワード線レベル制御回路
WLC1〜WLCnを設け、プリチャージ信号発生回路
2x,2yに代えて、ワードオフ信号WOFFの非活性
化レベルの期間のうちの所定の期間、互い独立して活性
化レベルとなる書込み信号WE及び読出し信号REを入
力端子に受けるOR型の第2の論理ゲートG2と、複数
のワード線WL1〜WLnそれぞれのレベルを入力端に
受けるNOR型の第3の論理ゲートG3と、第2の論理
ゲートG2の出力端のレベルをセット端子(S)に受け
てその活性化レベル、すなわち書込み信号WEの活性化
レベル、読出し信号の活性化レベルに応答してセットさ
れプリチャージ信号PC*を非活性化レベルに保持し、
第3の論理ゲートG3の出力端のレベルをリセット端子
(R)に受けて全ワード線の非選択レベル対応のレベル
に応答してリセットされプリチャージ信号PC*を活性
化レベルに保持する第2のラッチ回路L2とを含んで構
成されたプリチャージ信号発生回路2を設けた点にあ
る。
【0019】次にこの実施例の動作について図2に示さ
れたタイミング図を合せて参照して説明する。
れたタイミング図を合せて参照して説明する。
【0020】ワードオフ信号WOFFは全ワード線WL
1〜WLnを強制的に非選択レベルにするための信号で
あって、このワードオフ信号WOFFが活性化レベルの
高レベルに応答してラッチ回路L1はリセットされ低レ
ベルを保持する。このラッチ回路L1の出力端は対応す
るワード線(例えばWL1)と接続されており、従って
そのワード線(WL1)は低レベルの非選択レベルとな
る。
1〜WLnを強制的に非選択レベルにするための信号で
あって、このワードオフ信号WOFFが活性化レベルの
高レベルに応答してラッチ回路L1はリセットされ低レ
ベルを保持する。このラッチ回路L1の出力端は対応す
るワード線(例えばWL1)と接続されており、従って
そのワード線(WL1)は低レベルの非選択レベルとな
る。
【0021】論理ゲートG3は全ワード線WL1〜WL
nが非選択レベル(低レベル)となったとき高レベルの
信号を出力してラッチ回路L2を低レベルにリセット
し、ラッチ回路L2はその低レベルを保持する。このラ
ッチ回路L2の出力がプリチャージ信号PC*となって
いるので、プリチャージ信号PC*は低レベルの活性化
レベルに保持されてプリチャージ回路1のトランジスタ
Q3,Q4を駆動し、ビット線BL11,BL12は電
源電位Vddレベルにプリチャージされる。
nが非選択レベル(低レベル)となったとき高レベルの
信号を出力してラッチ回路L2を低レベルにリセット
し、ラッチ回路L2はその低レベルを保持する。このラ
ッチ回路L2の出力がプリチャージ信号PC*となって
いるので、プリチャージ信号PC*は低レベルの活性化
レベルに保持されてプリチャージ回路1のトランジスタ
Q3,Q4を駆動し、ビット線BL11,BL12は電
源電位Vddレベルにプリチャージされる。
【0022】プリチャージの解除は、書込み信号WE,
読出し信号REの活性化に応答して行なわれる。書込み
信号WE及び読出し信号REはOR型の論理ゲートG2
に入力されるので、書込み信号WE,読出し信号REの
うちの一方が活性化レベル(高レベル)になると論理ゲ
ートG2の出力は高レベルとなりラッチ回路L2を高レ
ベルにセットする。従ってプリチャージ信号PC*は高
レベルの非活性化レベルに保持され、プリチャージが終
了(解除)される。
読出し信号REの活性化に応答して行なわれる。書込み
信号WE及び読出し信号REはOR型の論理ゲートG2
に入力されるので、書込み信号WE,読出し信号REの
うちの一方が活性化レベル(高レベル)になると論理ゲ
ートG2の出力は高レベルとなりラッチ回路L2を高レ
ベルにセットする。従ってプリチャージ信号PC*は高
レベルの非活性化レベルに保持され、プリチャージが終
了(解除)される。
【0023】このプリチャージ信号PC*の高レベルに
応答してワード線選択信号WS1〜WSnが対応する論
理ゲートG1を通過して対応するラッチ回路L1のセッ
ト端子(S)に入力される。このとき、ワード線選択信
号WS1〜WSnのうちの選択レベル(高レベル)のワ
ード線選択信号(例えばWS2)により対応するラッチ
回路L1が高レベル(選択レベル)にセットされてこれ
を保持し、同時にラッチ回路1の出力信号を受けるワー
ド線(WL2)が選択レベルとなる。
応答してワード線選択信号WS1〜WSnが対応する論
理ゲートG1を通過して対応するラッチ回路L1のセッ
ト端子(S)に入力される。このとき、ワード線選択信
号WS1〜WSnのうちの選択レベル(高レベル)のワ
ード線選択信号(例えばWS2)により対応するラッチ
回路L1が高レベル(選択レベル)にセットされてこれ
を保持し、同時にラッチ回路1の出力信号を受けるワー
ド線(WL2)が選択レベルとなる。
【0024】そして、この選択レベルのワード線(WL
2)と接続するメモリ(MC2)が選択状態となってこ
のメモリセル(MC2)の記憶データがビット線BL1
1,BL12に読出され、またビット線BL11,BL
12に伝達された書込み用のデータがメモリセル(MC
2)に書込まれ記憶される。
2)と接続するメモリ(MC2)が選択状態となってこ
のメモリセル(MC2)の記憶データがビット線BL1
1,BL12に読出され、またビット線BL11,BL
12に伝達された書込み用のデータがメモリセル(MC
2)に書込まれ記憶される。
【0025】この後、再びワードオフ信号WOFFが活
性化レベルになると、前述したように、ラッチ回路L1
によって全ワード線WL1〜WLnが非選択レベルにな
って全メモリセル(MC1〜MCn)は非選択状態とな
り、全ワード線WL1〜WLnの非選択レベルに応答し
てラッチ回路L2がリセットされてその出力、すなわち
プリチャージ信号PC*が低レベルの活性化レベルとな
り、ビット線BL11,BL12のプリチャージが開始
される。以後、前述の動作がくり返えされる。
性化レベルになると、前述したように、ラッチ回路L1
によって全ワード線WL1〜WLnが非選択レベルにな
って全メモリセル(MC1〜MCn)は非選択状態とな
り、全ワード線WL1〜WLnの非選択レベルに応答し
てラッチ回路L2がリセットされてその出力、すなわち
プリチャージ信号PC*が低レベルの活性化レベルとな
り、ビット線BL11,BL12のプリチャージが開始
される。以後、前述の動作がくり返えされる。
【0026】この実施例では、ビット線BL11,BL
12のプリチャージ開始時、メモリセル(MC1〜MC
n)の選択状態,非選択状態を制御するワード線WL1
〜WLnのレベルを直接論理ゲートG3で検出し、これ
らワード線WL1〜WLn全てが非選択レベルとなって
論理ゲートG3の出力が高レベルとなったときにラッチ
回路L2をリセットしてプリチャージ信号PC*を活性
化レベルとしているので、プリチャージ信号PC*が活
性化レベルになるタイミングでは全メモリセル(MC1
〜MCn)は既に確実に非選択状態となっており、ま
た、プリチャージ解除移行時には、プリチャージ信号P
C*が非活性化レベルの高レベルとなることにより論理
ゲートG1のゲートが開いてワード線選択信号WS1〜
WSnを対応するラッチ回路L1のセット端子(S)に
供給し、これらワード線選択信号WS1〜WSnのうち
の選択レベルのワード線選択信号と対応するラッチ回路
L1をセットしてその出力端の信号により対応するワー
ド線を選択レベルとするので、このワード線が選択レベ
ルになるタイミングでは、プリチャージ信号PC*の非
活性化レベルによってビット線BL11,BL12のプ
リチャージは既に確実に解除されており、従って、メモ
リセル(MC1〜MCn)の記憶内容がビット線BL1
1,BL12のプリチャージ動作によって破壊されるよ
うなことは発生しない。
12のプリチャージ開始時、メモリセル(MC1〜MC
n)の選択状態,非選択状態を制御するワード線WL1
〜WLnのレベルを直接論理ゲートG3で検出し、これ
らワード線WL1〜WLn全てが非選択レベルとなって
論理ゲートG3の出力が高レベルとなったときにラッチ
回路L2をリセットしてプリチャージ信号PC*を活性
化レベルとしているので、プリチャージ信号PC*が活
性化レベルになるタイミングでは全メモリセル(MC1
〜MCn)は既に確実に非選択状態となっており、ま
た、プリチャージ解除移行時には、プリチャージ信号P
C*が非活性化レベルの高レベルとなることにより論理
ゲートG1のゲートが開いてワード線選択信号WS1〜
WSnを対応するラッチ回路L1のセット端子(S)に
供給し、これらワード線選択信号WS1〜WSnのうち
の選択レベルのワード線選択信号と対応するラッチ回路
L1をセットしてその出力端の信号により対応するワー
ド線を選択レベルとするので、このワード線が選択レベ
ルになるタイミングでは、プリチャージ信号PC*の非
活性化レベルによってビット線BL11,BL12のプ
リチャージは既に確実に解除されており、従って、メモ
リセル(MC1〜MCn)の記憶内容がビット線BL1
1,BL12のプリチャージ動作によって破壊されるよ
うなことは発生しない。
【0027】また、全ワード線が非選択レベルになって
からプリチャージ信号PC*が活性化レベルとなる期
間、及びプリチャージ信号PC*が非活性化レベルにな
ってから所定のワード線を選択レベルとするまでの期間
は、必要最小限の回路素子で制御しており、かつワード
線の非選択レベルの直接検出によるプリチャージ信号P
C*の活性化レベル制御、プリチャージ信号PC*の非
活性化レベルによるワード線の選択レベルの直接制御と
なっているので、従来例のような動作タイミングの余裕
は設定する必要がなく、従って高速動作が得られる。
からプリチャージ信号PC*が活性化レベルとなる期
間、及びプリチャージ信号PC*が非活性化レベルにな
ってから所定のワード線を選択レベルとするまでの期間
は、必要最小限の回路素子で制御しており、かつワード
線の非選択レベルの直接検出によるプリチャージ信号P
C*の活性化レベル制御、プリチャージ信号PC*の非
活性化レベルによるワード線の選択レベルの直接制御と
なっているので、従来例のような動作タイミングの余裕
は設定する必要がなく、従って高速動作が得られる。
【0028】なお、ワードオフ信号WOFFの1つの活
性化レベルから次の活性化レベルの期間、すなわち1つ
のアクセスサイクルの期間は、メモリセル選択時のアク
セスに必要な期間(アクセス期間)と、ビット線BL1
1,BL12のプリチャージ必要な期間(プリチャージ
期間)と、これら期間の間のつなぎとなる前述のプリチ
ャージの開始期間及び解除移行期間とにより設定され
る。
性化レベルから次の活性化レベルの期間、すなわち1つ
のアクセスサイクルの期間は、メモリセル選択時のアク
セスに必要な期間(アクセス期間)と、ビット線BL1
1,BL12のプリチャージ必要な期間(プリチャージ
期間)と、これら期間の間のつなぎとなる前述のプリチ
ャージの開始期間及び解除移行期間とにより設定され
る。
【0029】図3は本発明の第2の実施例の主要部分を
示す回路図である。
示す回路図である。
【0030】半導体記憶装置には通常、外部からの書込
み用のデータをビット線BL11,BL12に伝達する
書込みバッファ回路が設けられているが、この実施例で
は、書込みバッファ回路3による書込み用のデータDI
11,DI12のビット線BL11,BL12への伝達
が、書込み信号WEが活性化レベル(高レベル)でかつ
プリチャージ信号PC*が非活性化レベル(高レベル)
のときのみ行えるようにしたものである。すなわち、こ
の書込みバッファ回路3は、書込み信号WE及びプリチ
ャージ信号PC*を入力するAND型の論理ゲートG4
と、この論理ゲートG4の出力信号が活性化レベルのと
き書込み用のデータDI11,DI12をビット線BL
11,BL12に対応して伝達し、非活性化レベルのと
きには出力端とビット線BL11,BL12との間を高
インピーダンスとして書込み用のデータDI11,DI
12のビット線BL11,BL12への伝達を禁止する
3ステート型のバッファ増幅器BA1,BA2とを備え
て構成される。
み用のデータをビット線BL11,BL12に伝達する
書込みバッファ回路が設けられているが、この実施例で
は、書込みバッファ回路3による書込み用のデータDI
11,DI12のビット線BL11,BL12への伝達
が、書込み信号WEが活性化レベル(高レベル)でかつ
プリチャージ信号PC*が非活性化レベル(高レベル)
のときのみ行えるようにしたものである。すなわち、こ
の書込みバッファ回路3は、書込み信号WE及びプリチ
ャージ信号PC*を入力するAND型の論理ゲートG4
と、この論理ゲートG4の出力信号が活性化レベルのと
き書込み用のデータDI11,DI12をビット線BL
11,BL12に対応して伝達し、非活性化レベルのと
きには出力端とビット線BL11,BL12との間を高
インピーダンスとして書込み用のデータDI11,DI
12のビット線BL11,BL12への伝達を禁止する
3ステート型のバッファ増幅器BA1,BA2とを備え
て構成される。
【0031】このような構成とすることにより、プリチ
ャージ期間における、バッファ増幅器BA1,BA2の
出力信号によるビット線BL11,BL12のプリチャ
ージレベルの乱れを防止することができる。
ャージ期間における、バッファ増幅器BA1,BA2の
出力信号によるビット線BL11,BL12のプリチャ
ージレベルの乱れを防止することができる。
【0032】なお、これら実施例における、図1,図2
に示されたプリチャージ回路1及び図1に示されたメモ
リセル(MC1〜MCn)の回路等は1つの具体例であ
り、これら回路に限定されるものではない。
に示されたプリチャージ回路1及び図1に示されたメモ
リセル(MC1〜MCn)の回路等は1つの具体例であ
り、これら回路に限定されるものではない。
【0033】
【発明の効果】以上説明したように本発明は、プリチャ
ージ信号の非活性化レベルに応答してゲートを開きワー
ド線選択信号を第1のラッチ回路のセット端子に伝達
し、このワード線選択信号の選択レベルに応答して第1
のラッチ回路をセットして対応するワード線を選択レベ
ルとし、ワードオフ信号の活性化レベルに応答して第1
のラッチ回路をリセットして全ワード線を非選択レベル
とし、この全ワード線非選択レベルを検出して第2のラ
ッチ回路をリセットしてプリチャージ信号を活性化レベ
ルとし、書込み信号及び読出し信号のうちの一方の活性
化レベルに応答して第2のラッチ回路をセットしてプリ
チャージ信号を非活性化レベルとする構成とすることに
より、プリチャージ開始時にプリチャージ信号が活性化
レベルに移行するときには全メモリセルは確実に非選択
状態となっており、プリチャージ解除移行期間にはプリ
チャージが解除されてから所定のメモリセルが選択状態
に移行するので、ビット線のプリチャージ動作によりメ
モリセルの記憶内容の破壊を確実に防止することがで
き、かつ、1つのアクセスサイクスのうちのメモリセル
選択時のアクセス期間とビット線プリチャージ期間との
間のつなぎとなるプリチャージ開始期間及びプリチャー
ジ解除移行期間を必要最短時間に抑えることができるの
で、動作の高速化をはかることができる効果がある。
ージ信号の非活性化レベルに応答してゲートを開きワー
ド線選択信号を第1のラッチ回路のセット端子に伝達
し、このワード線選択信号の選択レベルに応答して第1
のラッチ回路をセットして対応するワード線を選択レベ
ルとし、ワードオフ信号の活性化レベルに応答して第1
のラッチ回路をリセットして全ワード線を非選択レベル
とし、この全ワード線非選択レベルを検出して第2のラ
ッチ回路をリセットしてプリチャージ信号を活性化レベ
ルとし、書込み信号及び読出し信号のうちの一方の活性
化レベルに応答して第2のラッチ回路をセットしてプリ
チャージ信号を非活性化レベルとする構成とすることに
より、プリチャージ開始時にプリチャージ信号が活性化
レベルに移行するときには全メモリセルは確実に非選択
状態となっており、プリチャージ解除移行期間にはプリ
チャージが解除されてから所定のメモリセルが選択状態
に移行するので、ビット線のプリチャージ動作によりメ
モリセルの記憶内容の破壊を確実に防止することがで
き、かつ、1つのアクセスサイクスのうちのメモリセル
選択時のアクセス期間とビット線プリチャージ期間との
間のつなぎとなるプリチャージ開始期間及びプリチャー
ジ解除移行期間を必要最短時間に抑えることができるの
で、動作の高速化をはかることができる効果がある。
【図1】本発明の第1の実施例を示す回路図である。
【図2】図1に示された実施例の動作を説明するための
各部信号のタイミング図である。
各部信号のタイミング図である。
【図3】本発明の第2の実施例の主要部分を示す回路図
である。
である。
【図4】従来の半導体記憶装置の第1の例を示すブロッ
ク図及びその一部の具体的な回路例を示す回路図であ
る。
ク図及びその一部の具体的な回路例を示す回路図であ
る。
【図5】図4に示された半導体記憶装置の動作及び課題
を説明するための各部信号のタイミング図である。
を説明するための各部信号のタイミング図である。
【図6】従来の半導体記憶装置の第2の例を示すブロッ
ク図である。
ク図である。
【図7】図6に示された半導体記憶装置の動作及び課題
を説明するための各部信号のタイミング図である。
を説明するための各部信号のタイミング図である。
1 プリチャージ回路 2,2x,2y プリチャージ信号発生回路 3 書込みバッファ回路 4 負荷回路 21 アドレス変化検知回路 BA1,BA2 バッファ増幅器 BL11,BL12 ビット線 G1〜G4,G11 論理ゲート L1,L2 ラッチ回路 MC1〜MCn メモリセル WL1〜WLn ワード線
Claims (1)
- 【請求項1】 行方向,列方向にマトリクス状に配置さ
れた複数のメモリセルと、選択レベルのときこれら複数
のメモリセルを行単位で選択状態とする複数のワード線
と、前記複数のメモリセルの各列それぞれと対応して設
けられ対応する列の選択状態のメモリセルの書込み用の
データ及び読出しデータを伝達する互いに対をなす複数
の第1及び第2のビット線と、プリチャージ信号の活性
化レベルに応答して前記複数の第1及び第2のビット線
を所定の電位にプリチャージするプリチャージ回路と、
前記複数のワード線それぞれと対応して設けられ、所定
のタイミングで所定の時間活性化レベルとなるワードオ
フ信号の活性化レベルに応答して対応するワード線を非
選択レベルに保持し、前記プリチャージ信号の非活性化
レベルに応答して前記複数のワード線それぞれの選択レ
ベル,非選択レベル駆動用の複数のワード線選択信号の
うちの対応するワード線選択信号を取込んで保持し対応
するワード線をこの取込んだワード線選択信号のレベル
に駆動する複数のワード線レベル制御回路と、前記複数
のワード線のうちの選択レベルのワード線が非選択レベ
ルに変化したのに応答して前記プリチャージ信号を活性
化レベルに保持し、前記ワードオフ信号の非活性レベル
の期間のうちの所定の期間互いに独立して活性化レベル
となる書込み信号及び読出し信号のうちの一方の活性化
レベルに応答して前記プリチャージ信号を非活性化レベ
ルに保持するプリチャージ信号発生回路とを有する半導
体記憶装置であって、 前記複数のワード線レベル制御回路それぞれが、プリチ
ャージ信号の非活性化レベルのとき対応するワード線選
択信号を出力端に伝達するAND型の第1の論理ゲート
と、この第1の論理ゲートの出力端のレベルをセット端
子に受けてそのレベルを取り込み保持しワードオフ信号
をリセット端子に受けてその活性化レベルに対応してリ
セットされて非選択レベルを保持し、対応するワード線
を保持しているレベルに駆動する第1のラッチ回路とを
含んで構成され、前記プリチャージ信号発生回路が、書
込み信号及び読出し信号を入力端に受けるOR型の第2
の論理ゲートと、複数のワード線それぞれのレベルを入
力端に受けるNOR型の第3の論理ゲートと、前記第2
の論理ゲートの出力端のレベルをセット端子に受けてそ
の活性化レベルに応答してセットされ前記プリチャージ
信号を非活性化レベ ルに保持し前記第3の論理ゲートの
出力端のレベルをリセット端子に受けて全ワード線の非
選択レベル対応のレベルに応答してリセットされ前記プ
リチャージ信号を活性化レベルに保持する第2のラッチ
回路とを含んで構成された ことを特徴とする半導体記憶
装置。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6318807A JP3068426B2 (ja) | 1994-12-21 | 1994-12-21 | 半導体記憶装置 |
DE19547782A DE19547782A1 (de) | 1994-12-21 | 1995-12-20 | Halbleiterspeichervorrichtung mit Vorladeschaltung |
KR1019950052544A KR0172028B1 (ko) | 1994-12-21 | 1995-12-20 | 프리챠지 회로를 갖는 반도체 메모리 디바이스 |
US08/575,474 US5625598A (en) | 1994-12-21 | 1995-12-20 | Semiconductor memory device having precharge circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6318807A JP3068426B2 (ja) | 1994-12-21 | 1994-12-21 | 半導体記憶装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH08180682A JPH08180682A (ja) | 1996-07-12 |
JP3068426B2 true JP3068426B2 (ja) | 2000-07-24 |
Family
ID=18103166
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP6318807A Expired - Fee Related JP3068426B2 (ja) | 1994-12-21 | 1994-12-21 | 半導体記憶装置 |
Country Status (4)
Country | Link |
---|---|
US (1) | US5625598A (ja) |
JP (1) | JP3068426B2 (ja) |
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DE (1) | DE19547782A1 (ja) |
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---|---|---|---|---|
USRE36532E (en) * | 1995-03-02 | 2000-01-25 | Samsung Electronics Co., Ltd. | Synchronous semiconductor memory device having an auto-precharge function |
JP3497650B2 (ja) * | 1996-02-27 | 2004-02-16 | 株式会社東芝 | 半導体メモリ装置 |
JP3173387B2 (ja) * | 1996-09-20 | 2001-06-04 | 日本電気株式会社 | 半導体記憶装置及びデコード回路 |
US5828612A (en) * | 1997-10-27 | 1998-10-27 | Motorola, Inc. | Method and circuit for controlling a precharge cycle of a memory device |
US6980481B1 (en) * | 2001-12-20 | 2005-12-27 | Lsi Logic Corporatiion | Address transition detect control circuit for self timed asynchronous memories |
KR100564569B1 (ko) | 2003-06-09 | 2006-03-28 | 삼성전자주식회사 | 셀 누설 전류에 강한 프리차지 제어 회로를 갖는 메모리장치 및 비트라인 프리차아지 방법 |
JP4984828B2 (ja) * | 2006-10-31 | 2012-07-25 | 株式会社デンソー | 半導体メモリ回路装置 |
KR100865555B1 (ko) * | 2007-06-27 | 2008-10-28 | 주식회사 하이닉스반도체 | 프리차지 전압 공급 회로 |
US7986577B2 (en) | 2007-03-19 | 2011-07-26 | Hynix Semiconductor Inc. | Precharge voltage supplying circuit |
KR100900136B1 (ko) * | 2007-10-17 | 2009-06-01 | 주식회사 하이닉스반도체 | 1-트랜지스터형 디램 |
KR100900135B1 (ko) * | 2007-12-21 | 2009-06-01 | 주식회사 하이닉스반도체 | 상 변화 메모리 장치 |
US20110228620A1 (en) * | 2010-03-22 | 2011-09-22 | Elite Semiconductor Memory Technology Inc. | Testing method for semiconductor memory device |
Family Cites Families (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5851354B2 (ja) * | 1980-10-15 | 1983-11-16 | 富士通株式会社 | 半導体記憶装置 |
JPS59178684A (ja) * | 1983-03-29 | 1984-10-09 | Toshiba Corp | 半導体メモリ装置 |
JPS59186190A (ja) * | 1983-04-08 | 1984-10-22 | Hitachi Micro Comput Eng Ltd | 半導体集積回路装置 |
JPS6080196A (ja) * | 1983-10-07 | 1985-05-08 | Mitsubishi Electric Corp | 半導体記憶装置 |
JPS6254891A (ja) * | 1985-09-03 | 1987-03-10 | Sony Corp | ライトリカバリ回路 |
JPH0289287A (ja) * | 1988-09-26 | 1990-03-29 | Nec Corp | メモリプリチャージ信号発生方式 |
JPH0373495A (ja) * | 1989-02-15 | 1991-03-28 | Ricoh Co Ltd | 半導体メモリ装置 |
JP2737293B2 (ja) * | 1989-08-30 | 1998-04-08 | 日本電気株式会社 | Mos型半導体記憶装置 |
US5400283A (en) * | 1993-12-13 | 1995-03-21 | Micron Semiconductor, Inc. | RAM row decode circuitry that utilizes a precharge circuit that is deactivated by a feedback from an activated word line driver |
-
1994
- 1994-12-21 JP JP6318807A patent/JP3068426B2/ja not_active Expired - Fee Related
-
1995
- 1995-12-20 DE DE19547782A patent/DE19547782A1/de not_active Withdrawn
- 1995-12-20 KR KR1019950052544A patent/KR0172028B1/ko not_active IP Right Cessation
- 1995-12-20 US US08/575,474 patent/US5625598A/en not_active Expired - Lifetime
Also Published As
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---|---|
JPH08180682A (ja) | 1996-07-12 |
KR960025777A (ko) | 1996-07-20 |
KR0172028B1 (ko) | 1999-03-30 |
US5625598A (en) | 1997-04-29 |
DE19547782A1 (de) | 1996-06-27 |
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