JP5080059B2

JP5080059B2 - Ｓｒａｍデバイスの同じサイクルにおける読出動作及び書込動作の実行

Info

Publication number: JP5080059B2
Application number: JP2006294640A
Authority: JP
Inventors: スザンヌチェンシン−レイ; ツェンチー−チャン; ファンム−シャン
Original assignee: ソニーエレクトロニクスインク
Priority date: 2005-10-28
Filing date: 2006-10-30
Publication date: 2012-11-21
Anticipated expiration: 2026-10-30
Also published as: US7355907B2; JP2007128640A; US20070097780A1

Description

関連出願

本出願は、同じ発明者が発明し、２００５年１０月２８日に出願された米国仮特許出願番号第６０／７３１，３９５号、発明の名称「ＳＲＡＭデバイスの同じサイクルにおける読出動作及び書込動作の実行（DECODING FOR READ AND WRITE IN SAME CYCLE DUAL SELF-TIMED PULSE FOR READ AND WRITE OPERATION）」の優先権を主張する。２００５年１０月２８日に出願された米国仮特許出願番号第６０／７３１，３９５号、発明の名称「ＳＲＡＭデバイスの同じサイクルにおける読出動作及び書込動作の実行」の全体は、参照により本願に援用される。

本発明は、メモリデバイスに関する。詳しくは、本発明は、高速ＳＲＡＭデバイスの分野に関する。

スタティックランダムアクセスメモリ（Static Random Access Memory：ＳＲＡＭ）は、半導体メモリ一種のである。ＳＲＡＭに保存されたデータは、周期的にリフレッシュする必要があるダイナミックＲＡＭ（dynamic RAM：ＤＲＡＭ）、及び読出専用メモリ（read-only memory：ＲＯＭ）又はフラッシュメモリとは異なり、電力が供給され続けている限り保持される。ＳＲＡＭは、電力が供給され続けている間だけデータが保持されるので、揮発性メモリと呼ばれる。ＳＲＡＭは、ＤＲＡＭと比べて、データアクセス速度が速いが、高価である。ＳＲＡＭは、通常、コンピュータのキャッシュメモリ及びビデオカード上のランダムアクセスメモリデジタル／アナログ変換器の一部として用いられている。

ランダムアクセスとは、最後にアクセスされたメモリ位置に関係なく、任意のメモリの位置を任意の順序で読み書きできることを意味する。従来のＳＲＡＭデバイスの各ビットは、２つのクロス接続されたインバータを構成する４つのトランジスタに保存される。このようなメモリセルには、論理値０及び論理値１を表すために用いられる２つの安定状態がある。また、読出動作及び書込動作の間、メモリセルへのアクセスを制御するために、２つの更なるアクセストランジスタが用いられる。このように、１つのメモリビットを保存するために、通常６つのトランジスタが使用される。

各メモリセルへのアクセスは、２つのアクセストランジスタを制御するワード線によってイネーブルにされる。２つのアクセストランジスタは、読出動作及び書込動作の両方において、データを伝送するために用いられるビット線の一方又は両方にメモリセルを接続する制御を行う。雑音マージンを改善するために、通常は２本のビット線が用いられる。

メモリセルには、スタンバイ動作、読出動作及び書込動作の３つの異なる動作が適用される。スタンバイ動作では、ワード線がアサートされていない場合、２つのアクセストランジスタは、メモリセルをビット線から切り離し、２つのクロス接続されたインバータは、ビット線から切り離されている限り、互いにリインフォースし続ける。

読出動作は、論理値１に両方のビット線をプリチャージし、ワード線をアサートし、これにより両方のアクセストランジスタをイネーブルにすることによって開始される。そして、２つのクロス接続されたインバータに保存されたデータは、ビット線に転送される。メモリセルに保存されたデータが論理値１である場合、第１のビット線は、論理値０にディスチャージされ、第２のビット線は、論理値１にプルされる。メモリセルのコンテンツが論理値０である場合、第１のビット線は、論理値１にプルされ、第２のビット線は、論理値０にディスチャージされる。

書込動作は、書き込まれるデータ値をビット線に供給することによって開始される。書き込まれるデータ値が論理値０である場合、第１のビット線を論理値１に設定し、第２のビット線を論理値０に設定することによって、ビット線に論理値０が適用される。書き込まれるデータ値が論理値１である場合、第１のビット線は、論理値０に設定され、第２のビット線は、論理値０に設定される。そして、ワード線がアサートされ、保存すべきデータ値が２つのクロス接続されたインバータによってラッチされる。ビット線入力ドライバは、メモリセル自体内の比較的弱いトランジスタより遙かに強くなるように設計され、これによりクロス接続されたインバータの先の状態は、容易に上書きされる。ＳＲＡＭセル内では、適切な動作を確実にするために、トランジスタを慎重にサイジングする必要がある。

従来のＳＲＡＭＳは、１つのクロックサイクルにおいて、読出動作又は書込動作のいずれか１つの動作を実行する。ＳＲＡＭは、一組のアドレスを受信し、第１のレベルの包括的なプリデコード（predecode）を実行する。そして、ＳＲＡＭ内のプリデコード線は、デコードマップに基づいて、プリデコード信号を配信する。特定の記憶域を選択するために、プリデコード信号に対して第２のレベルのデコードが実行される。読出動作又は書込動作は、制御ピンを介して選択される。読出動作が選択された場合、データは、データ出力ピンを介して、特定の記憶域から読み出される。書込動作が選択された場合、データは、データ入力ピンを介して特定の記憶域に書き込まれる。

周知の手法では、デコード信号は、外部クロックの立ち上がりエッジによってトリガされるエミュレートされた自己タイミングパルス（emulated self-timed pulse）から生成される。エミュレーション回路は、最小の読出パルス幅をエミュレートし、又は最小の書込パルス幅をエミュレートすることによってデコード信号を生成する。読出パルス幅は、書込パルス幅より広い。最小サイクルタイムは、デコード信号パルス幅及びビット線レベル回復に必要な時間によって制限される。

従来のＳＲＡＭＳに関連する波形を図１に示す。ＳＲＡＭには、外部クロック信号が供給される。エミュレートされた自己タイミングパルスは、外部クロック信号の立ち上がりエッジにおいてトリガされる。デコード信号は、自己タイミングパルスから生成される。デコード信号のそれぞれのパルスの幅は、自己タイミングパルスのパルス幅に等しい。パルス幅は、ＳＲＡＭが読出動作又は書込動作を実行するために必要である時間に対応している。パルス幅は、読出動作が実行されるか、書込動作が実行されるかによって異なる。この結果、デコード信号の各サイクルは、読出動作又は書込動作のどちらかを表すが、１つのサイクルで読出動作及び書込動作の両方が行われることはなかった。

デコード信号回路は、デュアル動作デコード信号（dual operation decoding signal）を生成し、これにより、メモリデバイスは、１つのクロックサイクルで読出動作及び書込動作を行うことができる。一実施の形態においては、メモリデバイスは、高速ＳＲＡＭである。デコード信号回路は、読出デコード信号及び書込デコード信号を生成及び互いに多重化して、デュアル動作デコード信号を生成するように構成される。メモリデバイスは、１つのサイクルで連続的に読出アドレス及び書込アドレスを受信し、デュアル動作デコード信号を生成する。同じサイクルにおいて、単一の動作、例えば、読出し専用動作又は書込動作のいずれかのみを行うこともでき、読出動作及び書込動作を同時に実行するデュアル動作を行うこともできる。

デコード信号回路は、読出デコード信号及び書込デコード信号を生成及び多重化する二重のダイナミックラッチ（dual dynamic latche）を備える。第１のダイナミックラッチは、読出アドレス及び生成された読出自己タイミングパルスを受信する。そして、第１のダイナミックラッチは、読出デコード信号を生成する。第２のダイナミックラッチは、書込アドレス及び書込み自己タイミングパルスを受信する。そして、第２のダイナミックラッチは、書込デコード信号を生成する。

読出自己タイミングパルスは、外部クロック信号の立ち上がりエッジからトリガされる。書込自己タイミングパルスは、読出自己タイミングパルスの立ち下がりエッジからトリガされる。最小サイクルタイムは、読出パルス幅、書込パルス幅、ビット線レベル回復時間及び読出パルスと書込パルスの間のギャップによって制限される。読出パルス幅は、対応する読出動作を実行するために必要な時間である。書込パルス幅は、対応する書込動作を実行するために必要な時間である。書込パルス幅は、対応する書込動作を実行するために必要な時間である。処理に変動がある場合、読出パルス幅及び／又は書込パルス幅は、プログラマブル選局回路の個々の組によって調整される。これにより、速度性能が最適化される。

第１のダイナミックラッチは、読出エミュレータとして機能し、パスゲート及びプルダウントランジスタを含む。プルダウントランジスタは、ハイに維持され、一旦パスゲートがオンになると、プルダウントランジスタの出力は、読出動作をエミュレートする。すなわち、ビット線がハイレベルにプリチャージされる。パスゲートが選択されると、ビット線は、パスゲート及びプルダウントランジスタを介してディスチャージされる。パスゲート制御は、セクションワード線（section word line：ｓｗｌ）デコーダによってエミュレートされる。

第２のダイナミックラッチは、書込エミュレータとして機能する。一実施の形態においては、第２のダイナミックラッチは、複数の６トランジスタＳＲＡＭセルのグループを含む。ここでは、単一セルの動作電流が非常に小さく、書込動作をエミュレートするために十分ではないために複数のセルを使用する。ビット線に負荷を置くことによって、メモリセルに保存されたデータ値は、ビット線を介して上書きされる。

読み出す予定のメモリセルに書込データが誤って書き込まれないように、読出パルス及び書込パルスの間にギャップ期間を設ける。読出パルスと書込パルスとの間のギャップ期間は、読出パルスの立ち下がりエッジと、書込パルスの立ち上がりエッジとの間の時間に対応している。Ｐ−ＭＯＳトランジスタとＮ−ＭＯＳトランジスタの異なる特性のために、幾つかのゲートの後のローからハイへの遅延及びハイからローへの遅延は、様々である。長いＲＣ線の後等で読出デコード信号の立ち下がりエッジスルーレートが不十分である場合、ギャップ期間が短過ぎると、書込データが読出メモリセルに誤って書き込まれる。このような場合、総合的なサイクルタイムを長くすることでギャップ期間を長くする。逆に、スルーレートが望ましくない上書きを防ぐために十分であれば、ギャップ期間を短くでき、総合的なサイクルタイムを短縮することができる。

読出エミュレータとして機能する第１のダイナミックラッチは、読出リセット又はプリチャージ信号も受信する。読出リセット信号は、読出自己タイミングパルスの立ち下がりエッジからトリガされる自己タイミングパルスである。読出リセット信号は、書込デコードが有効な場合又は読出デコードが無効な場合にブロックされる。書込エミュレータとして機能する第２のダイナミックラッチは、書込自己タイミングパルスの立ち下がりエッジからトリガされる自己タイミングパルスである書込リセット信号を受信する。

本発明は、一側面として、メモリデバイスのデコード信号を生成するデコード信号生成回路を提供する。デコード信号生成回路は、外部クロック信号を受信し、外部クロック信号の立ち上がりエッジに応じて読出パルスを生成し、読出パルスの立ち下がりエッジに応じて書込パルスを生成するクロック発生回路と、クロック発生回路に接続され、クロック発生回路から読出パルス及び書込パルスを受信し、読出パルス及び書込パルスに応じて、外部クロック信号の１サイクル間に実行される読出動作及び書込動作に対応するデコード信号を生成するデコード信号回路とを備える。デコード信号回路は、読出メモリアドレス及び書込メモリアドレスを受信し、読出メモリアドレス及び書込メモリアドレスに基づいて、デコード信号を生成してもよい。デコード信号回路は、読出パルス及び読出アドレスに基づいて、読出動作に対応する読出デコード信号を生成する第１のラッチ回路を備えていてもよい。デコード信号回路は、書込パルス及び書込アドレスに基づいて、書込動作に対応する書込デコード信号を生成する第２のラッチ回路を備えていてもよい。デコード信号のデューティサイクルは、読出パルスのデューティサイクルと書込パルスのデューティサイクルとを含んでいてもよい。デコード信号のデューティサイクルは、読出デコード信号の生成と、書込デコード信号の生成との間のギャップ期間を含んでいてもよい。デコード信号回路は、ギャップ期間の間、ハイデコード信号を生成する第３のラッチ回路を備えていてもよい。読出メモリアドレスと書込メモリアドレスとが同じメモリアドレスである場合、デコード信号回路は、メモリアドレスに宛てて単一のデコード信号を生成してもよい。読出メモリアドレスと書込メモリアドレスとが異なる場合、デコード信号回路は、読出メモリアドレスに宛てて読出デコード信号を生成し、書込メモリアドレスに宛てて書込デコード信号を生成してもよい。メモリデバイスは、高速ＳＲＡＭデバイスであってもよい。

他の側面として、本発明は、処理モジュールと、メモリデバイスとを備えるコンピューティング装置を提供する。処理モジュールは、外部クロック信号を受信し、外部クロック信号の立ち上がりエッジに応じて読出パルスを生成し、読出パルスの立ち下がりエッジに応じて書込パルスを生成するクロック発生回路と、クロック発生回路に接続され、クロック発生回路から読出パルス及び書込パルスを受信し、読出パルス及び書込パルスに応じて、外部クロック信号の１サイクル間に実行される読出動作及び書込動作に対応するデコード信号を生成するデコード信号回路とを備える。メモリデバイスは、処理モジュールに接続され、デコード信号を受信し、デコード信号に基づく読出動作及び書込動作を実行する。デコード信号回路は、メモリデバイスの読出メモリアドレス及び書込メモリアドレスを受信し、読出メモリアドレス及び書込メモリアドレスに基づいて、デコード信号を生成してもよい。デコード信号回路は、読出パルス及び読出アドレスに基づいて、読出動作に対応する読出デコード信号を生成する第１のラッチ回路を備えていてもよい。デコード信号回路は、書込パルス及び書込アドレスに基づいて、書込動作に対応する書込デコード信号を生成する第２のラッチ回路を備えていてもよい。デコード信号のデューティサイクルは、読出パルスのデューティサイクルと書込パルスのデューティサイクルとを含んでいてもよい。デコード信号のデューティサイクルは、読出デコード信号の生成及び書込デコード信号の生成の間のギャップ期間を含んでいてもよい。デコード信号回路は、ギャップ期間の間、ハイデコード信号を生成する第３のラッチ回路を備えていてもよい。読出メモリアドレスと書込メモリアドレスとが同じメモリアドレスである場合、デコード信号回路は、メモリアドレスに宛てて単一のデコード信号を生成してもよい。読出メモリアドレスと書込メモリアドレスとが異なる場合、デコード信号回路は、読出メモリアドレスに宛てて読出デコード信号を生成し、書込メモリアドレスに宛てて書込デコード信号を生成してもよい。メモリデバイスは、高速ＳＲＡＭデバイスであってもよい。

更に他の側面として、本発明は、メモリデバイスのためにデコード信号を生成するデコード信号生成方法を提供する。デコード信号生成方法は、外部クロック信号を受信するステップと、外部クロック信号の立ち上がりエッジに応じて読出パルスを生成するステップと、読出パルスの立ち下がりエッジに応じて書込パルスを生成するステップと、読出パルス及び書込パルスに応じて、読出動作及び書込動作に対応するデコード信号を生成するステップと、メモリデバイスにデコード信号を供給するステップと、デコード信号に基づいて、外部クロック信号の１サイクル間に、読出動作及び書込動作を実行するステップとを有する。デコード信号生成方法は、読出アドレス及び書込アドレスを受信するステップを更に有していてもよい。デコード信号を生成するステップは、読出パルス、読出メモリアドレス、書込パルス及び書込メモリアドレスに基づいて、デコード信号を生成するステップを含んでいてもよい。デコード信号を生成するステップは、読出パルス及び読出アドレスに基づいて、読出動作に対応する読出デコード信号を生成するステップを含んでいてもよい。デコード信号を生成するステップは、書込パルス及び書込アドレスに基づいて、書込動作に対応する書込デコード信号を生成するステップを含んでいてもよい。デコード信号を生成するステップは、読出パルスのデューティサイクルと書込パルスのデューティサイクルとを含むデューティサイクルを有するデコード信号を生成してもよい。デコード信号のデューティサイクルは、読出デコード信号の生成及び書込デコード信号の生成の間のギャップ期間を含んでいてもよい。デコード信号を生成するステップは、ギャップ期間の間、ハイデコード信号を生成するステップを含んでいてもよい。読出メモリアドレスと書込メモリアドレスとが同じメモリアドレスである場合、デコード信号を生成するステップは、読出デコード信号及び書込デコード信号を含む単一のデコード信号を生成するステップを含んでいてもよい。メモリデバイスにデコード信号を供給するステップは、メモリデバイスのメモリアドレスに単一のデコード信号を供給するステップを含んでいてもよい。読出メモリアドレスと書込メモリアドレスとが異なる場合、デコード信号を生成するステップは、読出メモリアドレスに宛てて読出デコード信号を生成し、書込メモリアドレスに宛てて書込デコード信号を生成するステップを含んでいてもよい。メモリデバイスにデコード信号を供給するステップは、メモリデバイス読出メモリアドレスに読出デコード信号を供給するステップと、メモリデバイスの書込メモリアドレスに書込デコード信号を供給するステップとを有していてもよい。メモリデバイスは、高速ＳＲＡＭデバイスであってもよい。

以下、添付の図面を参照して、デュアル動作メモリデバイスの実施の形態を説明する。適切であれば、２つ以上の図面に同じ要素が記載及び図示されている場合に限り、これらの同じ要素を表すために同じ参照番号を用いる。

図２は、デュアル演算メモリデバイスに関連する波形を示している。クロック発生回路は、外部クロック信号を受信し、読出自己タイミングクロック信号及び書込自己タイミングクロック信号を生成する。読出自己タイミングクロック信号は、一連の読出自己タイミングパルスを含み、各読出パルスは、外部クロック信号の立ち上がりエッジによってトリガされる。読出パルス幅は、対応する読出動作を実行するのに必要である時間によって決定される。書込自己タイミングクロック信号は、一連の書込自己タイミングパルスを含み、各書込パルスは、読出パルスの立ち下がりエッジによってトリガされる。書込パルス幅は、対応する書込動作を実行するのに必要な時間によって決定される。クロック発生回路は、二重の書込が生じることを防止するために、各連続した読出パルスと書込パルスとの間にギャップ期間を加え、読出自己タイミングクロック信号は、次に読出デコード信号を生成するために使用され、読出デコード信号は、指定されたメモリアドレスに対して実行される読出動作に対応している。書込自己タイミングクロック信号は、次に書込デコード信号を生成するために使用され、書込デコード信号は、指定されたメモリアドレスに対して実行される書込動作に対応している。

読出動作及び書込動作の両方についてメモリアドレスが同じである場合、読出デコード信号及び書込デコード信号は互いに多重化され、単一のデコード信号が生成される。図３は、同じメモリアドレスに関して読出動作及び書込動作が実行される単一のデコード信号を示している。この場合、デコード信号は、デコードパルス幅の間、ハイにされる。デコードパルス幅は、読出パルス幅、書込パルス幅及びギャップ期間の合計に等しい。ビット線回復時間に少なくとも等しい期間の間、デコード信号はローにされる。

第１のメモリアドレスで読出動作が実行され、第２のメモリアドレスで書込動作が実行される場合、読出デコード信号は、第１のメモリアドレスに宛てられ、書込デコード信号は、第２のメモリアドレスに宛てられる。図４は、デコード信号を、第１のメモリアドレスに宛てられた読出デコード信号と、第２のメモリアドレスに宛てられた書込デコード信号とである２つの個別のデコード信号として示している。この場合、読出デコードパルス幅は、読出パルス幅に等しく、書込デコードパルス幅は、書込パルス幅に等しい。読出デコード信号及び書込デコード信号の両方は、ビット線回復時間に少なくとも等しい期間、ローにされる。

図５は、デコード信号回路６０の例示的な構成を示している。デコード信号回路６０は、パスゲートと、プルダウントランジスタの第１のシリーズと、プルダウントランジスタの第２のシリーズとを備える。パスゲートは、ＮＡＮＤゲート１４、ＮＯＲゲート１６及びＮＡＮＤゲート１８を備える。書込アドレス１及び書込アドレス２は、ＮＡＮＤゲート１４に入力される。読出アドレス１及び読出アドレス２は、ＮＯＲゲート１６に入力される。ＮＡＮＤゲート１４の出力、ＮＯＲゲート１６の出力及び読出リセット信号は、ＮＡＮＤゲート１８に入力される。

プルダウントランジスタの第１のシリーズは、直列に接続されたトランジスタ１２、２６、３０、３４を含む。インバータ２４は、トランジスタ２６のベースに接続されている。インバータ２８は、トランジスタ３０のベースに接続されている。インバータ３２は、トランジスタ３４のベースに接続されている。図２に示す読出自己タイミングクロック信号は、インバータ２４に入力される。読出アドレス１は、インバータ２８に入力される。読出アドレス２は、インバータ３２に入力される。

プルダウントランジスタの第２のシリーズは、直列に接続されたトランジスタ３８、４２、４６、５０を備える。プルダウントランジスタの第２のシリーズは、プルダウントランジスタの第１のシリーズに直列に接続されている。インバータ３６は、トランジスタ３８のベースに接続されている。インバータ４０は、トランジスタ４２のベースに接続されている。インバータ４４は、トランジスタ４６のベースに接続されている。インバータ４８は、トランジスタ５０のベースに接続されている。書込リセット信号は、インバータ３６に入力される。図２に示す書込自己タイミングクロック信号は、インバータ４０に入力される。書込アドレス１は、インバータ４４に入力される。書込アドレス２は、インバータ４８に入力される。

トランジスタ１２のコレクタ及びトランジスタ３８のコレクタは、インバータ２０の入力端子に接続されている。インバータ２２は、インバータ２０にフィードバックループを提供する。

図５にノード２として示すトランジスタ１２のコレクタには、読出デコード信号の反転信号が供給される。図５にノード４として示すトランジスタ３８のコレクタには、書込デコード信号の反転信号が供給される。ノード２からの信号及びノード４からの信号は、多重化され、インバータ２０に入力される。インバータ２０からは、デコード信号が出力される。

高速メモリデバイスでは、速度要求を満たすために、読出アドレス及び書込アドレスは、セットとして処理される。図５では、２つの読出アドレス及び２つの書込アドレスを示しているが、２つより多い又は少ないアドレスを同時に処理してもよい。ここでは、説明を簡潔にするために、サイクル毎に単一の読出アドレス及び単一の書込アドレス入力を用いるデコード信号回路について説明する。

実際の動作では、図５にノード１として示すトランジスタ１２のベースは、最初はローにされ、これにより、ノード２はハイにチャージされる。この結果、インバータ２０からは、ローデコード信号が出力される。読出アドレス１の入力がハイになると、トランジスタの第１のシリーズの対応するトランジスタ３０は、ハイになる。また、読出自己タイミングクロック信号がハイになると、ノード２はローになり、この結果、読出パルス幅の間、ハイデコード信号が出力される。

同様に書込アドレス１入力がハイになると、トランジスタの第２のシリーズの対応するトランジスタ４６は、ハイになる。書込自己タイミングクロック信号がハイになると、ノード４は、ローにプルされ、この結果、書込パルス幅の間、ハイデコード信号が出力される。

読出アドレスと書込アドレスとが同じである場合、パスゲート及びトランジスタ１２は、読出自己タイミングパルスの立ち下がりエッジにおける読出デコードパルスの終了時と、書込自己タイミングパルスの立ち上がりエッジにおける書込デコードパルスの開始時との間である遷移期間（ギャップ期間）の間、デコード信号をハイに維持する。これにより、単一のデコードパルス幅は、読出パルス幅と、ギャップ期間と、書込パルス幅とを加算した長さに対応する。

各読出パルスの後、読出リセット信号がＮＡＮＤゲート１８に入力される。読出リセット信号は、それぞれの読出パルスの立ち下がりエッジによってトリガされる自己タイミングパルスである。読出リセット信号は、読出動作が実行された後、デコード信号をローにする。読出リセット信号は、書込デコードが有効である場合、すなわち、書込動作が選択されている場合、又は読出デコードが無効である場合、すなわち、読出動作が選択されていない場合、パスゲートによってブロックされる。各書込パルスの後に書込リセット信号は、インバータ３６に入力される。書込リセット信号は、書込パルスの立ち下がりエッジによってトリガされる自己タイミングパルスである。書込リセット信号は、書込動作が実行された後にデコード信号をローにする。

書込動作ではなく読出動作が選択されている場合、読出リセット信号は、読出動作が完了した後に、ノード１をローにプルする。これによりノード２がハイにプルされ、この結果、デコード信号がローになる。この場合、デコード信号は、読出デコード信号を含み、書込デコード信号を含まない。

読出動作ではなく書込動作が選択されている場合、パスゲート及びトランジスタ１２は、書込パルスの立ち上がりエッジまで、ノード２がローになることをブロックする。この場合、デコード信号は、書込デコード信号のみを含み、読出デコード信号を含まない。

読出アドレスと書込アドレスとが同じではない場合、ノード２で生成された読出デコード信号の反転信号と、ノード４で生成された書込デコード信号の反転信号とは、インバータ２０の入力において多重化されない。これに代えて、読出デコード信号の反転信号と書込デコード信号の反転信号とは、個別の信号としてインバータ２０に入力される。これにより、インバータ２０から出力される読出デコード信号は、読出アドレスに宛てられ、インバータ２０から出力される書込デコード信号は、書込アドレスに宛てられる。

図６は、図５のデコード信号回路６０を採用した例示的なコンピューティング装置１００のブロック図を示している。コンピューティング装置１００は、メモリデバイスにデータを書き込むことができ、及びメモリデバイスからデータを読み出すことができる如何なる機器であってもよい。コンピューティング装置１００は、処理モジュール１１０、メモリ１２０、入出力（Ｉ／Ｏ）インタフェース１３０及び大容量記憶媒体１４０を備える。大容量記憶媒体１４０は、磁気記録技術、光記録技術、光磁気記録技術、又はこの他の何らかの大容量記憶媒体技術に基づく固定媒体及びリムーバブル媒体の両方を含むことができる。メモリ１２０は、ランダムアクセスメモリ（ＲＡＭ）である。一実施の形態においては、メモリ１２０は、高速ＳＲＡＭである。処理モジュール１１０は、コンピューティング装置１０の動作を制御する。具体的には、処理モジュール１１０は、デコード信号回路６０及びクロック発生回路１１２を備える。クロック発生回路１１２は、上述のように、読出自己タイミングパルス及び書込自己タイミングパルスを提供する。変形例として、クロック発生回路及びデコード信号回路をメモリ内に含ませ、処理モジュールがメモリ内のクロック発生回路及びデコード信号回路に制御命令を供給するようにしてもよい。入出力インタフェース１３０は、ユーザインタフェース及びネットワークインタフェースを含む。幾つかの実施の形態では、ユーザインタフェースは、ユーザへの指示及びユーザコマンドの入力に関連したフィードバックを表示するディスプレイを備える。ネットワークインタフェースは、周知のネットワークを介してデータ及び制御通信を送受する物理インタフェース回路を含む。

デュアル演算デコード信号を生成する処理のフローチャートを図７に示す。ステップ２００では、外部クロック信号を受信する。ステップ２１０では、読出自己タイミングクロック信号を生成する。読出自己タイミングクロック信号は、一連の読出パルスを含み、各読出パルスは、外部クロック信号の立ち上がりエッジに応じてトリガされる。ステップ２２０では、書込自己タイミングクロック信号を生成する。書込自己タイミングクロック信号は、一連の書込パルスを含み、各書込パルスは、各読出パルスの立ち下がりエッジに応じてトリガされる。ステップ２３０では、一組の読出アドレス及び一組の書込アドレスを受信する。ステップ２４０では、読出自己タイミングクロック信号、読出アドレスの組、書込自己タイミングクロック信号、及び書込アドレスの組に応じてデコード信号を生成する。デコード信号は、読出動作及び書込動作に対応している。ステップ２５０では、デコード信号をメモリデバイスに供給する。ステップ２６０では、デコード信号に基づいて、読出動作及び書込動作を実行する。

実際の動作では、デュアル演算メモリデバイスは、デコード信号を受信し、単一のクロックサイクルの間に読出動作及び／又は書込動作を実行する。クロック発生回路は、一連の読出パルスを含む読出自己タイミングクロック信号を生成し、各読出パルスは、外部クロック信号の立ち下がりエッジによってトリガされる。また、クロック発生回路は、一連の書込パルスを含む書込自己タイミングクロック信号を生成し、各書込パルスは、読出パルスの立ち下がりエッジによってトリガされる。デコード信号回路は、読出自己タイミングクロック信号及び書込自己タイミングクロック信号を受信する。また、デコード信号回路は、一組の読出アドレス及び一組の書込アドレスを受信する。デコード信号回路は、読出自己タイミングクロック信号、読出アドレスの組、書込自己タイミングクロック信号及び書込アドレスの組に応じてデコード信号を生成する。デコード信号は、特定の読出アドレスに対して実行される読出動作を表す読出デコード信号を含み、書込デコード信号は、特定の書込アドレスに対して実行される書込動作を表す。読出アドレスと書込アドレスとが同じである場合、単一のデコード信号が生成される。読出アドレスが書込アドレスとは異なる場合、デコード信号は、読出アドレスに宛てられる読出デコード信号と、書込アドレスに宛てられる書込デコード信号との２つの個別の信号から構成される。

読出動作及び書込動作の両方は、個別のデータ入力ピン及びデータ出力ピンに対して、同じサイクルで実行され、ターンアラウンドタイムが短い高速設計が実現される。デコード信号回路の利点は、デコードパルス幅が、実際の必要なメモリ演算時間に良好に追従する点である。デコード信号回路によって、サイクルタイムを無駄にするアイドリング時間を長くすることなく、十分な読出感知又は書込み時間が得られ、高速性能が実現される。

本発明の構成及び動作原理を明瞭に説明するために、様々な詳細を含む特定の実施例を用いて本発明を説明した。このような特定の実施例の説明及びその詳細は、特許請求の範囲を制限するものではない。本発明の主旨及び範囲から逸脱することなく、例示的に選択された実施例を変更できることは、当業者にとって明らかである。

従来のＳＲＡＭＳに関連する波形を示す図である。デュアル演算メモリデバイスに関連する波形を示す図である。読出動作及び書込動作が同じメモリアドレスに実行される単一のデコード信号を示す図である。第１のメモリアドレスに宛てられた読出デコード信号と、第２のメモリアドレスに宛てられた書込デコード信号とである２つの個別のデコード信号を示す図である。デコード信号回路の例示的な構成を示す図である。図５のデコード信号回路を利用するために構成された例示的なコンピューティング装置のブロック図である。デュアル演算デコード信号の生成処理のフローチャートである。

Claims

メモリデバイスのデコード信号を生成するデコード信号生成回路において、
外部クロック信号を受信し、該外部クロック信号の立ち上がりエッジに応じて読出パルスを生成し、該読出パルスの立ち下がりエッジに応じて書込パルスを生成するクロック発生回路と、
上記クロック発生回路に接続され、該クロック発生回路から上記読出パルス及び書込パルスを受信し、該読出パルス及び書込パルスに応じて、上記外部クロック信号の１サイクル間に実行される読出動作及び書込動作に対応するデコード信号を生成するデコード信号回路とを備えるデコード信号生成回路。
上記デコード信号回路は、読出メモリアドレス及び書込メモリアドレスを受信し、該読出メモリアドレス及び書込メモリアドレスに基づいて、デコード信号を生成することを特徴とする請求項１記載のデコード信号生成回路。
上記デコード信号回路は、上記読出パルス及び読出アドレスに基づいて、読出動作に対応する読出デコード信号を生成する第１の部分を備えることを特徴とする請求項２記載のデコード信号生成回路。
上記デコード信号回路は、上記書込パルス及び書込アドレスに基づいて、書込動作に対応する書込デコード信号を生成する第２の部分を備えることを特徴とする請求項３記載のデコード信号生成回路。
上記デコード信号のデューティサイクルは、読出パルスのデューティサイクルと書込パルスのデューティサイクルとを含むことを特徴とする請求項４記載のデコード信号生成回路。
上記デコード信号のデューティサイクルは、上記読出デコード信号の生成と、書込デコード信号の生成との間のギャップ期間を含むことを特徴とする請求項５記載のデコード信号生成回路。
上記デコード信号回路は、上記ギャップ期間の間、ハイデコード信号を生成する第３の部分を備えることを特徴とする請求項６記載のデコード信号生成回路。
上記読出メモリアドレスと書込メモリアドレスとが同じメモリアドレスである場合、上記デコード信号回路は、該メモリアドレスに宛てて単一のデコード信号を生成することを特徴とする請求項２記載のデコード信号生成回路。
上記読出メモリアドレスと書込メモリアドレスとが異なる場合、上記デコード信号回路は、該読出メモリアドレスに宛てて読出デコード信号を生成し、該書込メモリアドレスに宛てて書込デコード信号を生成することを特徴とする請求項２記載のデコード信号生成回路。
上記メモリデバイスは、高速ＳＲＡＭデバイスであることを特徴とする請求項１記載のデコード信号生成回路。
外部クロック信号を受信し、該外部クロック信号の立ち上がりエッジに応じて読出パルスを生成し、該読出パルスの立ち下がりエッジに応じて書込パルスを生成するクロック発生回路と、上記クロック発生回路に接続され、該クロック発生回路から上記読出パルス及び書込パルスを受信し、該読出パルス及び書込パルスに応じて、外部クロック信号の１サイクル間に実行される読出動作及び書込動作に対応するデコード信号を生成するデコード信号回路とを備える処理モジュールと、
上記処理モジュールに接続され、上記デコード信号を受信し、該デコード信号に基づく読出動作及び書込動作を実行するメモリデバイスとを備えるコンピューティング装置。
上記デコード信号回路は、上記メモリデバイスの読出メモリアドレス及び書込メモリアドレスを受信し、該読出メモリアドレス及び書込メモリアドレスに基づいて、デコード信号を生成することを特徴とする請求項１１記載のコンピューティング装置。
上記デコード信号回路は、上記読出パルス及び読出アドレスに基づいて、読出動作に対応する読出デコード信号を生成する第１の部分を備えることを特徴とする請求項１２記載のコンピューティング装置。
上記デコード信号回路は、上記書込パルス及び書込アドレスに基づいて、書込動作に対応する書込デコード信号を生成する第２の部分を備えることを特徴とする請求項１３記載のコンピューティング装置。
上記デコード信号のデューティサイクルは、読出パルスのデューティサイクルと書込パルスのデューティサイクルとを含むことを特徴とする請求項１４記載のコンピューティング装置。
上記デコード信号のデューティサイクルは、上記読出デコード信号の生成及び書込デコード信号の生成の間のギャップ期間を含むことを特徴とする請求項１５記載のコンピューティング装置。
上記デコード信号回路は、上記ギャップ期間の間、ハイデコード信号を生成する第３の部分を備えることを特徴とする請求項１６記載のコンピューティング装置。
上記読出メモリアドレスと書込メモリアドレスとが同じメモリアドレスである場合、上記デコード信号回路は、該メモリアドレスに宛てて単一のデコード信号を生成することを特徴とする請求項１２記載のコンピューティング装置。
上記読出メモリアドレスと書込メモリアドレスとが異なる場合、上記デコード信号回路は、該読出メモリアドレスに宛てて読出デコード信号を生成し、該書込メモリアドレスに宛てて書込デコード信号を生成することを特徴とする請求項１２記載のコンピューティング装置。
上記メモリデバイスは、高速ＳＲＡＭデバイスであることを特徴とする請求項１１記載のコンピューティング装置。
メモリデバイスのためにデコード信号を生成するデコード信号生成方法において、
外部クロック信号を受信するステップと、
上記外部クロック信号の立ち上がりエッジに応じて読出パルスを生成するステップと、
上記読出パルスの立ち下がりエッジに応じて書込パルスを生成するステップと、
上記読出パルス及び書込パルスに応じて、読出動作及び書込動作に対応するデコード信号を生成するステップと、
上記メモリデバイスに上記デコード信号を供給するステップと、
上記デコード信号に基づいて、上記外部クロック信号の１サイクル間に、読出動作及び書込動作を実行するステップとを有するデコード信号生成方法。
読出アドレス及び書込アドレスを受信するステップを更に有する請求項２１記載のデコード信号生成方法。
上記デコード信号を生成するステップは、上記読出パルス、読出メモリアドレス、書込パルス及び書込メモリアドレスに基づいて、デコード信号を生成するステップを含むことを特徴とする請求項２２記載のデコード信号生成方法。
上記デコード信号を生成するステップは、読出パルス及び読出アドレスに基づいて、読出動作に対応する読出デコード信号を生成するステップを含むことを特徴とする請求項２３記載のデコード信号生成方法。
上記デコード信号を生成するステップは、上記書込パルス及び書込アドレスに基づいて、書込動作に対応する書込デコード信号を生成するステップを含むことを特徴とする請求項２４記載のデコード信号生成方法。
上記デコード信号を生成するステップは、読出パルスのデューティサイクルと書込パルスのデューティサイクルとを含むデューティサイクルを有するデコード信号を生成することを特徴とする請求項２５記載のデコード信号生成方法。
上記デコード信号のデューティサイクルは、上記読出デコード信号の生成及び書込デコード信号の生成の間のギャップ期間を含むことを特徴とする請求項２６記載のデコード信号生成方法。
上記デコード信号を生成するステップは、ギャップ期間の間、ハイデコード信号を生成するステップを含むことを特徴とする請求項２７記載のデコード信号生成方法。
上記読出メモリアドレスと書込メモリアドレスとが同じメモリアドレスである場合、上記デコード信号を生成するステップは、読出デコード信号及び書込デコード信号を含む単一のデコード信号を生成するステップを含むことを特徴とする請求項２４記載のデコード信号生成方法。
上記メモリデバイスに上記デコード信号を供給するステップは、該メモリデバイスのメモリアドレスに単一のデコード信号を供給するステップを含むことを特徴とする請求項２９記載のデコード信号生成方法。
上記読出メモリアドレスと書込メモリアドレスとが異なる場合、上記デコード信号を生成するステップは、該読出メモリアドレスに宛てて読出デコード信号を生成し、該書込メモリアドレスに宛てて書込デコード信号を生成するステップを含むことを特徴とする請求項２４記載のデコード信号生成方法。
上記メモリデバイスに上記デコード信号を供給するステップは、該メモリデバイス上記読出メモリアドレスに読出デコード信号を供給するステップと、該メモリデバイスの上記書込メモリアドレスに書込デコード信号を供給するステップとを有することを特徴とする請求項３１記載のデコード信号生成方法。
上記メモリデバイスは、高速ＳＲＡＭデバイスであることを特徴とする請求項２１記載のデコード信号生成方法。