JP5080059B2 - Sramデバイスの同じサイクルにおける読出動作及び書込動作の実行 - Google Patents
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Description
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- メモリデバイスのデコード信号を生成するデコード信号生成回路において、
外部クロック信号を受信し、該外部クロック信号の立ち上がりエッジに応じて読出パルスを生成し、該読出パルスの立ち下がりエッジに応じて書込パルスを生成するクロック発生回路と、
上記クロック発生回路に接続され、該クロック発生回路から上記読出パルス及び書込パルスを受信し、該読出パルス及び書込パルスに応じて、上記外部クロック信号の1サイクル間に実行される読出動作及び書込動作に対応するデコード信号を生成するデコード信号回路とを備えるデコード信号生成回路。 - 上記デコード信号回路は、読出メモリアドレス及び書込メモリアドレスを受信し、該読出メモリアドレス及び書込メモリアドレスに基づいて、デコード信号を生成することを特徴とする請求項1記載のデコード信号生成回路。
- 上記デコード信号回路は、上記読出パルス及び読出アドレスに基づいて、読出動作に対応する読出デコード信号を生成する第1の部分を備えることを特徴とする請求項2記載のデコード信号生成回路。
- 上記デコード信号回路は、上記書込パルス及び書込アドレスに基づいて、書込動作に対応する書込デコード信号を生成する第2の部分を備えることを特徴とする請求項3記載のデコード信号生成回路。
- 上記デコード信号のデューティサイクルは、読出パルスのデューティサイクルと書込パルスのデューティサイクルとを含むことを特徴とする請求項4記載のデコード信号生成回路。
- 上記デコード信号のデューティサイクルは、上記読出デコード信号の生成と、書込デコード信号の生成との間のギャップ期間を含むことを特徴とする請求項5記載のデコード信号生成回路。
- 上記デコード信号回路は、上記ギャップ期間の間、ハイデコード信号を生成する第3の部分を備えることを特徴とする請求項6記載のデコード信号生成回路。
- 上記読出メモリアドレスと書込メモリアドレスとが同じメモリアドレスである場合、上記デコード信号回路は、該メモリアドレスに宛てて単一のデコード信号を生成することを特徴とする請求項2記載のデコード信号生成回路。
- 上記読出メモリアドレスと書込メモリアドレスとが異なる場合、上記デコード信号回路は、該読出メモリアドレスに宛てて読出デコード信号を生成し、該書込メモリアドレスに宛てて書込デコード信号を生成することを特徴とする請求項2記載のデコード信号生成回路。
- 上記メモリデバイスは、高速SRAMデバイスであることを特徴とする請求項1記載のデコード信号生成回路。
- 外部クロック信号を受信し、該外部クロック信号の立ち上がりエッジに応じて読出パルスを生成し、該読出パルスの立ち下がりエッジに応じて書込パルスを生成するクロック発生回路と、上記クロック発生回路に接続され、該クロック発生回路から上記読出パルス及び書込パルスを受信し、該読出パルス及び書込パルスに応じて、外部クロック信号の1サイクル間に実行される読出動作及び書込動作に対応するデコード信号を生成するデコード信号回路とを備える処理モジュールと、
上記処理モジュールに接続され、上記デコード信号を受信し、該デコード信号に基づく読出動作及び書込動作を実行するメモリデバイスとを備えるコンピューティング装置。 - 上記デコード信号回路は、上記メモリデバイスの読出メモリアドレス及び書込メモリアドレスを受信し、該読出メモリアドレス及び書込メモリアドレスに基づいて、デコード信号を生成することを特徴とする請求項11記載のコンピューティング装置。
- 上記デコード信号回路は、上記読出パルス及び読出アドレスに基づいて、読出動作に対応する読出デコード信号を生成する第1の部分を備えることを特徴とする請求項12記載のコンピューティング装置。
- 上記デコード信号回路は、上記書込パルス及び書込アドレスに基づいて、書込動作に対応する書込デコード信号を生成する第2の部分を備えることを特徴とする請求項13記載のコンピューティング装置。
- 上記デコード信号のデューティサイクルは、読出パルスのデューティサイクルと書込パルスのデューティサイクルとを含むことを特徴とする請求項14記載のコンピューティング装置。
- 上記デコード信号のデューティサイクルは、上記読出デコード信号の生成及び書込デコード信号の生成の間のギャップ期間を含むことを特徴とする請求項15記載のコンピューティング装置。
- 上記デコード信号回路は、上記ギャップ期間の間、ハイデコード信号を生成する第3の部分を備えることを特徴とする請求項16記載のコンピューティング装置。
- 上記読出メモリアドレスと書込メモリアドレスとが同じメモリアドレスである場合、上記デコード信号回路は、該メモリアドレスに宛てて単一のデコード信号を生成することを特徴とする請求項12記載のコンピューティング装置。
- 上記読出メモリアドレスと書込メモリアドレスとが異なる場合、上記デコード信号回路は、該読出メモリアドレスに宛てて読出デコード信号を生成し、該書込メモリアドレスに宛てて書込デコード信号を生成することを特徴とする請求項12記載のコンピューティング装置。
- 上記メモリデバイスは、高速SRAMデバイスであることを特徴とする請求項11記載のコンピューティング装置。
- メモリデバイスのためにデコード信号を生成するデコード信号生成方法において、
外部クロック信号を受信するステップと、
上記外部クロック信号の立ち上がりエッジに応じて読出パルスを生成するステップと、
上記読出パルスの立ち下がりエッジに応じて書込パルスを生成するステップと、
上記読出パルス及び書込パルスに応じて、読出動作及び書込動作に対応するデコード信号を生成するステップと、
上記メモリデバイスに上記デコード信号を供給するステップと、
上記デコード信号に基づいて、上記外部クロック信号の1サイクル間に、読出動作及び書込動作を実行するステップとを有するデコード信号生成方法。 - 読出アドレス及び書込アドレスを受信するステップを更に有する請求項21記載のデコード信号生成方法。
- 上記デコード信号を生成するステップは、上記読出パルス、読出メモリアドレス、書込パルス及び書込メモリアドレスに基づいて、デコード信号を生成するステップを含むことを特徴とする請求項22記載のデコード信号生成方法。
- 上記デコード信号を生成するステップは、読出パルス及び読出アドレスに基づいて、読出動作に対応する読出デコード信号を生成するステップを含むことを特徴とする請求項23記載のデコード信号生成方法。
- 上記デコード信号を生成するステップは、上記書込パルス及び書込アドレスに基づいて、書込動作に対応する書込デコード信号を生成するステップを含むことを特徴とする請求項24記載のデコード信号生成方法。
- 上記デコード信号を生成するステップは、読出パルスのデューティサイクルと書込パルスのデューティサイクルとを含むデューティサイクルを有するデコード信号を生成することを特徴とする請求項25記載のデコード信号生成方法。
- 上記デコード信号のデューティサイクルは、上記読出デコード信号の生成及び書込デコード信号の生成の間のギャップ期間を含むことを特徴とする請求項26記載のデコード信号生成方法。
- 上記デコード信号を生成するステップは、ギャップ期間の間、ハイデコード信号を生成するステップを含むことを特徴とする請求項27記載のデコード信号生成方法。
- 上記読出メモリアドレスと書込メモリアドレスとが同じメモリアドレスである場合、上記デコード信号を生成するステップは、読出デコード信号及び書込デコード信号を含む単一のデコード信号を生成するステップを含むことを特徴とする請求項24記載のデコード信号生成方法。
- 上記メモリデバイスに上記デコード信号を供給するステップは、該メモリデバイスのメモリアドレスに単一のデコード信号を供給するステップを含むことを特徴とする請求項29記載のデコード信号生成方法。
- 上記読出メモリアドレスと書込メモリアドレスとが異なる場合、上記デコード信号を生成するステップは、該読出メモリアドレスに宛てて読出デコード信号を生成し、該書込メモリアドレスに宛てて書込デコード信号を生成するステップを含むことを特徴とする請求項24記載のデコード信号生成方法。
- 上記メモリデバイスに上記デコード信号を供給するステップは、該メモリデバイス上記読出メモリアドレスに読出デコード信号を供給するステップと、該メモリデバイスの上記書込メモリアドレスに書込デコード信号を供給するステップとを有することを特徴とする請求項31記載のデコード信号生成方法。
- 上記メモリデバイスは、高速SRAMデバイスであることを特徴とする請求項21記載のデコード信号生成方法。
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