JP2003196983A - 半導体記憶装置 - Google Patents
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- G11C2207/229—Timing of a write operation
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- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
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Abstract
(57)【要約】
【課題】 ランダムアクセスの高速化を図ることが可能
な半導体記憶装置を提供する。 【解決手段】 このＤＲＡＭは、ノードＮ３，Ｎ４がそ
れぞれ「Ｌ」レベルおよび「Ｈ」レベルにされたことに
応じて活性化され、ビット線対ＢＬ，／ＢＬ間の電位差
を増幅するセンスアンプ２０と、ノードＮ３が「Ｌ」レ
ベルにされたことに応じて活性化され、対応のライト列
選択線ＷＣＳＬが「Ｈ」レベルにされたことに応じてラ
イトデータ線対ＷＤＬ，／ＷＤＬのデータ信号を対応の
センスアンプ２０に書込むためのライト列選択ゲート３
０とを備える。したがって、データ信号のセンスアンプ
２０への書込とメモリセルデータのセンス増幅とを同時
に行なうことができる。
な半導体記憶装置を提供する。 【解決手段】 このＤＲＡＭは、ノードＮ３，Ｎ４がそ
れぞれ「Ｌ」レベルおよび「Ｈ」レベルにされたことに
応じて活性化され、ビット線対ＢＬ，／ＢＬ間の電位差
を増幅するセンスアンプ２０と、ノードＮ３が「Ｌ」レ
ベルにされたことに応じて活性化され、対応のライト列
選択線ＷＣＳＬが「Ｈ」レベルにされたことに応じてラ
イトデータ線対ＷＤＬ，／ＷＤＬのデータ信号を対応の
センスアンプ２０に書込むためのライト列選択ゲート３
０とを備える。したがって、データ信号のセンスアンプ
２０への書込とメモリセルデータのセンス増幅とを同時
に行なうことができる。
Description
【０００１】
【発明の属する技術分野】この発明は半導体記憶装置に
関し、特に、データ信号の書換が可能な半導体記憶装置
に関する。
関し、特に、データ信号の書換が可能な半導体記憶装置
に関する。
【０００２】
【従来の技術】図９は、従来のダイナミックランダムア
クセスメモリ（以下、ＤＲＡＭと称す）の要部を示す回
路ブロック図である。図９において、このＤＲＡＭは、
行列状に配列された複数のメモリセルＭＣと、各行に対
応して設けられたワード線ＷＬと、各列に対応して設け
られたビット線対ＢＬ，／ＢＬと、ライトデータ線対Ｗ
ＤＬ，／ＷＤＬとを備える。また、このＤＲＡＭは、各
列に対応して設けられたライト列選択ゲート５０、セン
スアンプ５５およびイコライザ６０を備える。
クセスメモリ（以下、ＤＲＡＭと称す）の要部を示す回
路ブロック図である。図９において、このＤＲＡＭは、
行列状に配列された複数のメモリセルＭＣと、各行に対
応して設けられたワード線ＷＬと、各列に対応して設け
られたビット線対ＢＬ，／ＢＬと、ライトデータ線対Ｗ
ＤＬ，／ＷＤＬとを備える。また、このＤＲＡＭは、各
列に対応して設けられたライト列選択ゲート５０、セン
スアンプ５５およびイコライザ６０を備える。
【０００３】ライト列選択ゲート５０は、ＮチャネルＭ
ＯＳトランジスタ５１〜５４を含む。ＮチャネルＭＯＳ
トランジスタ５１，５２はビット線ＢＬとライトデータ
線ＷＤＬとの間に直列接続され、ＮチャネルＭＯＳトラ
ンジスタ５３，５４はビット線／ＢＬとライトデータ線
／ＷＤＬとの間に直列接続される。ＮチャネルＭＯＳト
ランジスタ５１，５３のゲートはライト列選択線ＷＣＳ
Ｌに接続され、ＮチャネルＭＯＳトランジスタ５２，５
４のゲートは信号ＷＤＥを受ける。信号ＷＤＥは、ライ
トマスク時は「Ｌ」レベルにされ、通常動作時は「Ｈ」
レベルにされる。信号ＷＤＥが「Ｈ」レベルにされてい
る期間において列アドレス信号ＣＡに応じた列のライト
列選択線ＷＣＳＬが選択レベルの「Ｈ」レベルにされる
と、その列のＮチャネルＭＯＳトランジスタ５１〜５４
が導通し、ビット線対ＢＬ，／ＢＬとライトデータ線対
ＷＤＬ，／ＷＤＬとが結合される。
ＯＳトランジスタ５１〜５４を含む。ＮチャネルＭＯＳ
トランジスタ５１，５２はビット線ＢＬとライトデータ
線ＷＤＬとの間に直列接続され、ＮチャネルＭＯＳトラ
ンジスタ５３，５４はビット線／ＢＬとライトデータ線
／ＷＤＬとの間に直列接続される。ＮチャネルＭＯＳト
ランジスタ５１，５３のゲートはライト列選択線ＷＣＳ
Ｌに接続され、ＮチャネルＭＯＳトランジスタ５２，５
４のゲートは信号ＷＤＥを受ける。信号ＷＤＥは、ライ
トマスク時は「Ｌ」レベルにされ、通常動作時は「Ｈ」
レベルにされる。信号ＷＤＥが「Ｈ」レベルにされてい
る期間において列アドレス信号ＣＡに応じた列のライト
列選択線ＷＣＳＬが選択レベルの「Ｈ」レベルにされる
と、その列のＮチャネルＭＯＳトランジスタ５１〜５４
が導通し、ビット線対ＢＬ，／ＢＬとライトデータ線対
ＷＤＬ，／ＷＤＬとが結合される。
【０００４】センスアンプ５５は、ＮチャネルＭＯＳト
ランジスタ５６，５７およびＰチャネルＭＯＳトランジ
スタ５８，５９を含む。ＮチャネルＭＯＳトランジスタ
５６，５７は、それぞれビット線ＢＬ，／ＢＬとノード
Ｎ５１との間に接続され、それらのゲートはそれぞれビ
ット線／ＢＬ，ＢＬに接続される。ＰチャネルＭＯＳト
ランジスタ５８，５９は、それぞれビット線ＢＬ，／Ｂ
ＬとノードＮ５２との間に接続され、それらのゲートは
それぞれビット線／ＢＬ，ＢＬに接続される。ノードＮ
５１，Ｎ５２には、それぞれセンスアンプ活性化信号Ｓ
ＮＬ，ＳＰＬが与えられる。センスアンプ活性化信号Ｓ
ＮＬ，ＳＰＬは、スタンバイ時はともに電源電位ＶＣＣ
の１／２の電位ＶＣＣ／２にされ、アクティブ時はそれ
ぞれ「Ｌ」レベルおよび「Ｈ」レベルにされる。センス
アンプ５５は、センスアンプ活性化信号ＳＮＬ，ＳＰＬ
がそれぞれ「Ｌ」レベルおよび「Ｈ」レベルにされたこ
とに応じて活性化され、対応のビット線対ＢＬ，／ＢＬ
間に生じた微小電位差を電源電位ＶＣＣに増幅する。
ランジスタ５６，５７およびＰチャネルＭＯＳトランジ
スタ５８，５９を含む。ＮチャネルＭＯＳトランジスタ
５６，５７は、それぞれビット線ＢＬ，／ＢＬとノード
Ｎ５１との間に接続され、それらのゲートはそれぞれビ
ット線／ＢＬ，ＢＬに接続される。ＰチャネルＭＯＳト
ランジスタ５８，５９は、それぞれビット線ＢＬ，／Ｂ
ＬとノードＮ５２との間に接続され、それらのゲートは
それぞれビット線／ＢＬ，ＢＬに接続される。ノードＮ
５１，Ｎ５２には、それぞれセンスアンプ活性化信号Ｓ
ＮＬ，ＳＰＬが与えられる。センスアンプ活性化信号Ｓ
ＮＬ，ＳＰＬは、スタンバイ時はともに電源電位ＶＣＣ
の１／２の電位ＶＣＣ／２にされ、アクティブ時はそれ
ぞれ「Ｌ」レベルおよび「Ｈ」レベルにされる。センス
アンプ５５は、センスアンプ活性化信号ＳＮＬ，ＳＰＬ
がそれぞれ「Ｌ」レベルおよび「Ｈ」レベルにされたこ
とに応じて活性化され、対応のビット線対ＢＬ，／ＢＬ
間に生じた微小電位差を電源電位ＶＣＣに増幅する。
【０００５】イコライザ６０は、ビット線イコライズ信
号ＢＬＥＱが活性化レベルの「Ｌ」レベルにされたこと
に応じて活性化され、対応のビット線対ＢＬ，／ＢＬを
ビット線プリチャージ電位ＶＢＬ（＝ＶＣＣ／２）にプ
リチャージする。
号ＢＬＥＱが活性化レベルの「Ｌ」レベルにされたこと
に応じて活性化され、対応のビット線対ＢＬ，／ＢＬを
ビット線プリチャージ電位ＶＢＬ（＝ＶＣＣ／２）にプ
リチャージする。
【０００６】図１０は、図９に示したＤＲＡＭの書込動
作を示すタイムチャートである。スタンバイ状態では、
ワード線ＷＬが非選択レベルの「Ｌ」レベルにされてメ
モリセルＭＣが非活性化され、ライト列選択線ＷＣＳＬ
が非選択レベルの「Ｌ」レベルにされてライト列選択ゲ
ート５０が非導通にされている。また、イコライザ６０
は活性化されてビット線対ＢＬ，／ＢＬがビット線プリ
チャージ電位ＶＣＣ／２にプリチャージされ、センスア
ンプ活性化信号ＳＰＬ，ＳＮＬが中間レベルＶＣＣ／２
にされてセンスアンプ５５が非活性化されている。ま
た、信号ＷＤＥは「Ｈ」レベルにされているものとす
る。
作を示すタイムチャートである。スタンバイ状態では、
ワード線ＷＬが非選択レベルの「Ｌ」レベルにされてメ
モリセルＭＣが非活性化され、ライト列選択線ＷＣＳＬ
が非選択レベルの「Ｌ」レベルにされてライト列選択ゲ
ート５０が非導通にされている。また、イコライザ６０
は活性化されてビット線対ＢＬ，／ＢＬがビット線プリ
チャージ電位ＶＣＣ／２にプリチャージされ、センスア
ンプ活性化信号ＳＰＬ，ＳＮＬが中間レベルＶＣＣ／２
にされてセンスアンプ５５が非活性化されている。ま
た、信号ＷＤＥは「Ｈ」レベルにされているものとす
る。
【０００７】第１に、アクティブコマンドＡＣＴおよび
行アドレス信号ＲＡが与えられ、イコライザ６０が非活
性化されるとともに、行アドレス信号ＲＡに応じた行の
ワード線ＷＬが選択レベルの「Ｈ」レベルに立上げられ
る。ワード線ＷＬが選択レベルの「Ｈ」レベルにされる
と、そのワード線ＷＬに対応する各メモリセルＭＣが活
性化され、各ビット線対ＢＬ，／ＢＬ間にそのメモリセ
ルＭＣの記憶データに応じた極性の微小電位差が発生す
る。次いでセンスアンプ活性化信号ＳＰＬ，ＳＮＬがそ
れぞれ「Ｈ」レベルおよび「Ｌ」レベルにされてセンス
アンプ５５が活性化され、ビット線対ＢＬ，／ＢＬ間の
電位差が電源電圧ＶＣＣに増幅される。
行アドレス信号ＲＡが与えられ、イコライザ６０が非活
性化されるとともに、行アドレス信号ＲＡに応じた行の
ワード線ＷＬが選択レベルの「Ｈ」レベルに立上げられ
る。ワード線ＷＬが選択レベルの「Ｈ」レベルにされる
と、そのワード線ＷＬに対応する各メモリセルＭＣが活
性化され、各ビット線対ＢＬ，／ＢＬ間にそのメモリセ
ルＭＣの記憶データに応じた極性の微小電位差が発生す
る。次いでセンスアンプ活性化信号ＳＰＬ，ＳＮＬがそ
れぞれ「Ｈ」レベルおよび「Ｌ」レベルにされてセンス
アンプ５５が活性化され、ビット線対ＢＬ，／ＢＬ間の
電位差が電源電圧ＶＣＣに増幅される。
【０００８】第２に、ライトコマンドＷＲＴおよび列ア
ドレス信号ＣＡが与えられ、その列アドレス信号ＣＡに
応じた列のライト列選択線ＷＣＳＬが選択レベルの
「Ｈ」レベルに立上げられてその列のライト列選択ゲー
ト５０が導通し、その列のビット線対ＢＬ，／ＢＬとラ
イトデータ線対ＷＤＬ，／ＷＤＬとが結合される。ライ
トデータ線ＷＤＬ，／ＷＤＬは、予め、書込データ信号
に従ってたとえば「Ｌ」レベルおよび「Ｈ」レベルにそ
れぞれされている。したがって、選択された列のビット
線ＢＬ，／ＢＬのレベルはそれぞれライトデータ線ＷＤ
Ｌ，／ＷＤＬのレベルに書換えられる。選択されなかっ
た列のビット線ＢＬ，／ＢＬのレベルは、そのまま保持
される。ライト列選択線ＷＣＳＬは、所定時間経過後に
非選択レベルの「Ｌ」レベルに立下げられる。
ドレス信号ＣＡが与えられ、その列アドレス信号ＣＡに
応じた列のライト列選択線ＷＣＳＬが選択レベルの
「Ｈ」レベルに立上げられてその列のライト列選択ゲー
ト５０が導通し、その列のビット線対ＢＬ，／ＢＬとラ
イトデータ線対ＷＤＬ，／ＷＤＬとが結合される。ライ
トデータ線ＷＤＬ，／ＷＤＬは、予め、書込データ信号
に従ってたとえば「Ｌ」レベルおよび「Ｈ」レベルにそ
れぞれされている。したがって、選択された列のビット
線ＢＬ，／ＢＬのレベルはそれぞれライトデータ線ＷＤ
Ｌ，／ＷＤＬのレベルに書換えられる。選択されなかっ
た列のビット線ＢＬ，／ＢＬのレベルは、そのまま保持
される。ライト列選択線ＷＣＳＬは、所定時間経過後に
非選択レベルの「Ｌ」レベルに立下げられる。
【０００９】第３に、プリチャージコマンドＰＲＥが与
えられ、ワード線ＷＬが非選択レベルの「Ｌ」レベルに
立下げられてメモリセルＭＣが非活性化され、センスア
ンプ活性化信号ＳＰＬ，ＳＮＬが中間レベルＶＣＣ／２
にされてセンスアンプ５５が非活性化され、イコライザ
６０が活性化されてビット線対ＢＬ，／ＢＬがビット線
プリチャージ電位ＶＢＬにされる。このようにして、デ
ータ信号の書込が行なわれる。
えられ、ワード線ＷＬが非選択レベルの「Ｌ」レベルに
立下げられてメモリセルＭＣが非活性化され、センスア
ンプ活性化信号ＳＰＬ，ＳＮＬが中間レベルＶＣＣ／２
にされてセンスアンプ５５が非活性化され、イコライザ
６０が活性化されてビット線対ＢＬ，／ＢＬがビット線
プリチャージ電位ＶＢＬにされる。このようにして、デ
ータ信号の書込が行なわれる。
【００１０】また図１１は、従来の他のＤＲＡＭの要部
を示す回路ブロック図である。図１１を参照して、この
ＤＲＡＭが図９のＤＲＡＭと異なる点は、ライト列選択
ゲート５０がライト列選択ゲート６１で置換されている
点である。ライト列選択ゲート６１は、ＮチャネルＭＯ
Ｓトランジスタ６２〜６５を含む。ＮチャネルＭＯＳト
ランジスタ６２，６３はビット線ＢＬと接地電位ＧＮＤ
のラインとの間に直列接続され、ＮチャネルＭＯＳトラ
ンジスタ６４，６５はビット線／ＢＬと接地電位ＧＮＤ
のラインとの間に直列接続される。ＮチャネルＭＯＳト
ランジスタ６２，６４のゲートはともにライト列選択線
ＷＣＳＬに接続され、ＮチャネルＭＯＳトランジスタ６
３，６５のゲートはそれぞれライトデータ線／ＷＤＬ，
ＷＤＬに接続される。
を示す回路ブロック図である。図１１を参照して、この
ＤＲＡＭが図９のＤＲＡＭと異なる点は、ライト列選択
ゲート５０がライト列選択ゲート６１で置換されている
点である。ライト列選択ゲート６１は、ＮチャネルＭＯ
Ｓトランジスタ６２〜６５を含む。ＮチャネルＭＯＳト
ランジスタ６２，６３はビット線ＢＬと接地電位ＧＮＤ
のラインとの間に直列接続され、ＮチャネルＭＯＳトラ
ンジスタ６４，６５はビット線／ＢＬと接地電位ＧＮＤ
のラインとの間に直列接続される。ＮチャネルＭＯＳト
ランジスタ６２，６４のゲートはともにライト列選択線
ＷＣＳＬに接続され、ＮチャネルＭＯＳトランジスタ６
３，６５のゲートはそれぞれライトデータ線／ＷＤＬ，
ＷＤＬに接続される。
【００１１】ライト列選択線ＷＣＳＬが選択レベルの
「Ｈ」レベルに立上げられると、ＮチャネルＭＯＳトラ
ンジスタ６２，６４が導通する。ライトデータ線ＷＤ
Ｌ，／ＷＤＬがそれぞれ「Ｈ」レベルおよび「Ｌ」レベ
ルの場合は、ＮチャネルＭＯＳトランジスタ６５が導通
するとともにＮチャネルＭＯＳトランジスタ６３が非導
通になり、ビット線／ＢＬが「Ｌ」レベルに引下げら
れ、センスアンプ５５によってビット線ＢＬが「Ｈ」レ
ベルに引上げられる。ライトデータ線ＷＤＬ，／ＷＤＬ
がそれぞれ「Ｌ」レベルおよび「Ｈ」レベルの場合は、
ＮチャネルＭＯＳトランジスタ６３が導通するとともに
ＮチャネルＭＯＳトランジスタ６５が非導通になり、ビ
ット線ＢＬが「Ｌ」レベルに引下げられ、センスアンプ
５５によってビット線／ＢＬが「Ｈ」レベルに引上げら
れる。他の構成および動作は、図９のＤＲＡＭと同じで
あるので、その説明は繰返さない。
「Ｈ」レベルに立上げられると、ＮチャネルＭＯＳトラ
ンジスタ６２，６４が導通する。ライトデータ線ＷＤ
Ｌ，／ＷＤＬがそれぞれ「Ｈ」レベルおよび「Ｌ」レベ
ルの場合は、ＮチャネルＭＯＳトランジスタ６５が導通
するとともにＮチャネルＭＯＳトランジスタ６３が非導
通になり、ビット線／ＢＬが「Ｌ」レベルに引下げら
れ、センスアンプ５５によってビット線ＢＬが「Ｈ」レ
ベルに引上げられる。ライトデータ線ＷＤＬ，／ＷＤＬ
がそれぞれ「Ｌ」レベルおよび「Ｈ」レベルの場合は、
ＮチャネルＭＯＳトランジスタ６３が導通するとともに
ＮチャネルＭＯＳトランジスタ６５が非導通になり、ビ
ット線ＢＬが「Ｌ」レベルに引下げられ、センスアンプ
５５によってビット線／ＢＬが「Ｈ」レベルに引上げら
れる。他の構成および動作は、図９のＤＲＡＭと同じで
あるので、その説明は繰返さない。
【００１２】
【発明が解決しようとする課題】従来のＤＲＡＭでは、
活性化された１つのメモリセル行に対して複数回の列選
択動作を連続的に行なうページモードでは、１回のアク
ティブコマンドＡＣＴに続いて複数回のライトコマンド
ＷＲＴを入力すればよいので、高速の書込動作が可能と
なる。しかし、行アドレス信号ＲＡおよび列アドレス信
号ＣＡが毎回異なるランダムアクセスでは、図１０で示
した３つのステップが毎回必要となり、書込動作の高速
化は困難である。
活性化された１つのメモリセル行に対して複数回の列選
択動作を連続的に行なうページモードでは、１回のアク
ティブコマンドＡＣＴに続いて複数回のライトコマンド
ＷＲＴを入力すればよいので、高速の書込動作が可能と
なる。しかし、行アドレス信号ＲＡおよび列アドレス信
号ＣＡが毎回異なるランダムアクセスでは、図１０で示
した３つのステップが毎回必要となり、書込動作の高速
化は困難である。
【００１３】具体的には、スタティックランダムアクセ
スメモリ（以下、ＳＲＡＭと称す）では５０ＭＨｚ以上
でランダムアクセスすることが可能であるのに対し、Ｄ
ＲＡＭでは２２ＭＨｚ程度でしかランダムアクセスする
ことができない。これは、システムＬＳＩにおいてＳＲ
ＡＭで実現されている機能をＤＲＡＭで実現しようとす
る場合の問題点となっている。
スメモリ（以下、ＳＲＡＭと称す）では５０ＭＨｚ以上
でランダムアクセスすることが可能であるのに対し、Ｄ
ＲＡＭでは２２ＭＨｚ程度でしかランダムアクセスする
ことができない。これは、システムＬＳＩにおいてＳＲ
ＡＭで実現されている機能をＤＲＡＭで実現しようとす
る場合の問題点となっている。
【００１４】それゆえに、この発明の主たる目的は、ラ
ンダムアクセスの高速化を図ることが可能な半導体記憶
装置を提供することである。
ンダムアクセスの高速化を図ることが可能な半導体記憶
装置を提供することである。
【００１５】
【課題を解決するための手段】この発明に係る半導体記
憶装置は、データ信号の書換が可能な半導体記憶装置で
あって、複数行複数列に配置された複数のメモリセル
と、それぞれ複数行に対応して設けられた複数のワード
線と、それぞれ複数列に対応して設けられた複数のビッ
ト線対とを含むメモリブロックと、各ビット線対に対応
して設けられ、所定のノードに駆動電位が与えられたこ
とに応じて活性化され、対応のビット線対間に生じた電
位差を増幅するセンスアンプと、行アドレス信号に従っ
て複数のワード線のうちのいずれかのワード線を選択
し、そのワード線に対応する各メモリセルを活性化させ
る行デコーダと、列アドレス信号に従って複数のビット
線対のうちのいずれかのビット線対を選択する列デコー
ダと、複数のビット線対に共通に設けられた書込データ
線対と、書込データ信号に従って書込データ線対に含ま
れる第１および第２の書込データ線のうちのいずれか一
方の書込データ線を第１の電位にするとともに他方の書
込データ線を第２の電位にする書込回路と、書込動作時
に列デコーダによって選択されたビット線対に書込デー
タ線対のデータ信号を伝達する書込用列選択ゲートとを
備えたものである。ここで、書込用列選択ゲートは、各
ビット線対に対応して設けられ、それらのゲート電極が
それぞれ第１および第２の書込データ線に接続され、そ
れらの第１の電極がともに第１のノードに接続された第
１および第２のトランジスタと、各ビット線対に対応し
て設けられ、それらの第１の電極がそれぞれ第１および
第２のトランジスタの第２の電極に接続され、それらの
第２の電極がそれぞれ対応のビット線対に含まれる第１
および第２のビット線に接続され、書込動作時に列デコ
ーダによって対応のビット線対が選択されたことに応じ
て導通する第３および第４のトランジスタを含む。
憶装置は、データ信号の書換が可能な半導体記憶装置で
あって、複数行複数列に配置された複数のメモリセル
と、それぞれ複数行に対応して設けられた複数のワード
線と、それぞれ複数列に対応して設けられた複数のビッ
ト線対とを含むメモリブロックと、各ビット線対に対応
して設けられ、所定のノードに駆動電位が与えられたこ
とに応じて活性化され、対応のビット線対間に生じた電
位差を増幅するセンスアンプと、行アドレス信号に従っ
て複数のワード線のうちのいずれかのワード線を選択
し、そのワード線に対応する各メモリセルを活性化させ
る行デコーダと、列アドレス信号に従って複数のビット
線対のうちのいずれかのビット線対を選択する列デコー
ダと、複数のビット線対に共通に設けられた書込データ
線対と、書込データ信号に従って書込データ線対に含ま
れる第１および第２の書込データ線のうちのいずれか一
方の書込データ線を第１の電位にするとともに他方の書
込データ線を第２の電位にする書込回路と、書込動作時
に列デコーダによって選択されたビット線対に書込デー
タ線対のデータ信号を伝達する書込用列選択ゲートとを
備えたものである。ここで、書込用列選択ゲートは、各
ビット線対に対応して設けられ、それらのゲート電極が
それぞれ第１および第２の書込データ線に接続され、そ
れらの第１の電極がともに第１のノードに接続された第
１および第２のトランジスタと、各ビット線対に対応し
て設けられ、それらの第１の電極がそれぞれ第１および
第２のトランジスタの第２の電極に接続され、それらの
第２の電極がそれぞれ対応のビット線対に含まれる第１
および第２のビット線に接続され、書込動作時に列デコ
ーダによって対応のビット線対が選択されたことに応じ
て導通する第３および第４のトランジスタを含む。
【００１６】好ましくは、第１および第２のトランジス
タは、複数のビット線対に共通に設けられている。
タは、複数のビット線対に共通に設けられている。
【００１７】また好ましくは、さらに、書込命令信号に
応答して、行デコーダ、列デコーダおよび書込回路を活
性化させた後に第１のノードに第１の駆動電位を与えて
センスアンプを活性化させる書込制御回路が設けられ
る。
応答して、行デコーダ、列デコーダおよび書込回路を活
性化させた後に第１のノードに第１の駆動電位を与えて
センスアンプを活性化させる書込制御回路が設けられ
る。
【００１８】また好ましくは、さらに、各ビット線対に
対応して設けられ、対応のビット線対を予め定められた
電位にプリチャージするためのプリチャージ回路が設け
られ、書込制御回路は、書込動作の終了後に、行デコー
ダ、列デコーダ、書込回路およびセンスアンプを非活性
化させるとともにプリチャージ回路を活性化させる。
対応して設けられ、対応のビット線対を予め定められた
電位にプリチャージするためのプリチャージ回路が設け
られ、書込制御回路は、書込動作の終了後に、行デコー
ダ、列デコーダ、書込回路およびセンスアンプを非活性
化させるとともにプリチャージ回路を活性化させる。
【００１９】また好ましくは、さらに、前記複数のビッ
ト線対に共通に設けられた読出データ線対と、読出動作
時に列デコーダによって選択されたビット線対のデータ
信号を読出データ線対に伝達する読出用列選択ゲート
と、読出データ線対に含まれる第１および第２の読出デ
ータ線の電位を比較し、比較結果に応じた論理レベルの
データ信号を出力する読出回路と、読出命令信号に応答
して、行デコーダ、列デコーダ、および読出回路を活性
化させた後に第１のノードに第１の駆動電位を与えてセ
ンスアンプを活性化させる読出制御回路とが設けられ
る。
ト線対に共通に設けられた読出データ線対と、読出動作
時に列デコーダによって選択されたビット線対のデータ
信号を読出データ線対に伝達する読出用列選択ゲート
と、読出データ線対に含まれる第１および第２の読出デ
ータ線の電位を比較し、比較結果に応じた論理レベルの
データ信号を出力する読出回路と、読出命令信号に応答
して、行デコーダ、列デコーダ、および読出回路を活性
化させた後に第１のノードに第１の駆動電位を与えてセ
ンスアンプを活性化させる読出制御回路とが設けられ
る。
【００２０】また好ましくは、さらに、各ビット線対に
対応して設けられ、対応のビット線対を予め定められた
電位にプリチャージするためのプリチャージ回路が設け
られ、読出制御回路は、読出動作の終了後に、行デコー
ダ、列デコーダ、読出回路およびセンスアンプを非活性
化させるとともにプリチャージ回路を活性化させる。
対応して設けられ、対応のビット線対を予め定められた
電位にプリチャージするためのプリチャージ回路が設け
られ、読出制御回路は、読出動作の終了後に、行デコー
ダ、列デコーダ、読出回路およびセンスアンプを非活性
化させるとともにプリチャージ回路を活性化させる。
【００２１】また好ましくは、センスアンプは、それぞ
れ第１のノードと第１および第２のビット線との間に接
続され、それらのゲート電極がそれぞれ第２および第１
のビット線に接続された第１の導電形式の第５および第
６のトランジスタと、それぞれ第２のノードと第１およ
び第２のビット線との間に接続され、それらのゲート電
極がそれぞれ第２および第１のビット線に接続された第
２の導電形式の第７および第８のトランジスタを含む。
センスアンプは、第１のノードに第１の駆動電位が与え
られるとともに第２のノードに第２の駆動電位が与えら
れたことに応じて活性化される。
れ第１のノードと第１および第２のビット線との間に接
続され、それらのゲート電極がそれぞれ第２および第１
のビット線に接続された第１の導電形式の第５および第
６のトランジスタと、それぞれ第２のノードと第１およ
び第２のビット線との間に接続され、それらのゲート電
極がそれぞれ第２および第１のビット線に接続された第
２の導電形式の第７および第８のトランジスタを含む。
センスアンプは、第１のノードに第１の駆動電位が与え
られるとともに第２のノードに第２の駆動電位が与えら
れたことに応じて活性化される。
【００２２】
【発明の実施の形態】［実施の形態１］図１は、この発
明の実施の形態１によるＤＲＡＭ１の全体構成を示すブ
ロック図である。図１において、このＤＲＡＭ１は、行
／列アドレスバッファ＋クロック発生回路２、行／列デ
コード回路３、メモリマット４およびデータ入出力回路
５を備える。このＤＲＡＭ１では、同時に８ｋ個（ただ
し、ｋは１以上の整数である）のデータ信号ＤＱ１〜Ｄ
Ｑ８ｋの入出力が可能となっており、８つのデータ信号
ごとに１つのライトマスク信号ＷＭの入力端子が設けら
れている。
明の実施の形態１によるＤＲＡＭ１の全体構成を示すブ
ロック図である。図１において、このＤＲＡＭ１は、行
／列アドレスバッファ＋クロック発生回路２、行／列デ
コード回路３、メモリマット４およびデータ入出力回路
５を備える。このＤＲＡＭ１では、同時に８ｋ個（ただ
し、ｋは１以上の整数である）のデータ信号ＤＱ１〜Ｄ
Ｑ８ｋの入出力が可能となっており、８つのデータ信号
ごとに１つのライトマスク信号ＷＭの入力端子が設けら
れている。
【００２３】行／列アドレスバッファ＋クロック発生回
路２は、外部から与えられた行アドレス信号ＲＡ０〜Ｒ
Ａｍ（ただし、ｍは０以上の整数である）および列アド
レス信号ＣＡ０〜ＣＡｎ（ただし、ｎは０以上の整数で
ある）を行／列デコード回路３に与えるとともに、外部
制御信号／ＲＡＳ，／ＣＡＳ，／ＷＥに従ってリードク
ロック信号ＣＬＫＲおよびライトクロック信号ＣＬＫＷ
などを生成しＤＲＡＭ１全体を制御する。
路２は、外部から与えられた行アドレス信号ＲＡ０〜Ｒ
Ａｍ（ただし、ｍは０以上の整数である）および列アド
レス信号ＣＡ０〜ＣＡｎ（ただし、ｎは０以上の整数で
ある）を行／列デコード回路３に与えるとともに、外部
制御信号／ＲＡＳ，／ＣＡＳ，／ＷＥに従ってリードク
ロック信号ＣＬＫＲおよびライトクロック信号ＣＬＫＷ
などを生成しＤＲＡＭ１全体を制御する。
【００２４】メモリマット４は、複数（図では３つ）の
センスアンプ帯ＳＡ１〜ＳＡ３と、それらの間に配置さ
れたメモリセルアレイＭＡ１，ＭＡ２とを含む。メモリ
セルアレイＭＡ１，ＭＡ２は、それぞれが１つのデータ
信号を記憶する複数のメモリセルを含む。複数のメモリ
セルは、予め定められた数８ｋ個ずつグループ化されて
いる。各メモリセルグループは、行アドレスおよび列ア
ドレスによって決定される所定のアドレスに配置され
る。
センスアンプ帯ＳＡ１〜ＳＡ３と、それらの間に配置さ
れたメモリセルアレイＭＡ１，ＭＡ２とを含む。メモリ
セルアレイＭＡ１，ＭＡ２は、それぞれが１つのデータ
信号を記憶する複数のメモリセルを含む。複数のメモリ
セルは、予め定められた数８ｋ個ずつグループ化されて
いる。各メモリセルグループは、行アドレスおよび列ア
ドレスによって決定される所定のアドレスに配置され
る。
【００２５】行／列デコード回路３は、行／列アドレス
バッファ＋クロック発生回路２から与えられる行アドレ
ス信号ＲＡ０〜ＲＡｍおよび列アドレス信号ＣＡ０〜Ｃ
Ａｎに従って、メモリセルアレイＭＡ１，ＭＡ２のアド
レスを指定する。センスアンプ帯ＳＡ１，ＳＡ２には、
後述するセンスアンプ＋入出力制御回路群が設けられて
いる。センスアンプ＋入出力制御回路群は、行／列デコ
ード回路３によって指定されたアドレスの８ｋ個のメモ
リセルをデータ入出力回路５に接続する。データ入出力
回路５は、ライトドライバ＋リードアンプ帯６および入
出力バッファ群７を含む。ライトドライバ＋リードアン
プ帯６には、ライトドライバ群およびリードアンプ群が
設けられている。
バッファ＋クロック発生回路２から与えられる行アドレ
ス信号ＲＡ０〜ＲＡｍおよび列アドレス信号ＣＡ０〜Ｃ
Ａｎに従って、メモリセルアレイＭＡ１，ＭＡ２のアド
レスを指定する。センスアンプ帯ＳＡ１，ＳＡ２には、
後述するセンスアンプ＋入出力制御回路群が設けられて
いる。センスアンプ＋入出力制御回路群は、行／列デコ
ード回路３によって指定されたアドレスの８ｋ個のメモ
リセルをデータ入出力回路５に接続する。データ入出力
回路５は、ライトドライバ＋リードアンプ帯６および入
出力バッファ群７を含む。ライトドライバ＋リードアン
プ帯６には、ライトドライバ群およびリードアンプ群が
設けられている。
【００２６】リードアンプ群は、リードクロック信号Ｃ
ＬＫＲに同期して動作し、選択された８ｋ個のメモリセ
ルからの読出データ信号Ｑ１〜Ｑ８ｋを入出力バッファ
群７に与える。入出力バッファ群７は、外部制御信号／
ＯＥに応答して、リードアンプ群からの読出データ信号
Ｑ１〜Ｑ８ｋを外部に出力する。ライトドライバ群は、
ライトクロック信号ＣＬＫＷに同期して動作し、外部か
らの書込データ信号Ｄ１〜Ｄ８ｋを選択された８ｋ個の
メモリセルに書込む。ただし、８ｋ個のメモリセルのう
ちライトマスク信号ＷＭ１〜ＷＭｋによって指定された
メモリセルにはデータは書込まれない。
ＬＫＲに同期して動作し、選択された８ｋ個のメモリセ
ルからの読出データ信号Ｑ１〜Ｑ８ｋを入出力バッファ
群７に与える。入出力バッファ群７は、外部制御信号／
ＯＥに応答して、リードアンプ群からの読出データ信号
Ｑ１〜Ｑ８ｋを外部に出力する。ライトドライバ群は、
ライトクロック信号ＣＬＫＷに同期して動作し、外部か
らの書込データ信号Ｄ１〜Ｄ８ｋを選択された８ｋ個の
メモリセルに書込む。ただし、８ｋ個のメモリセルのう
ちライトマスク信号ＷＭ１〜ＷＭｋによって指定された
メモリセルにはデータは書込まれない。
【００２７】図２は、図１に示したメモリマット４の構
成を示すブロック図である。図２において、メモリセル
アレイＭＡ１，ＭＡ２の各々は、それぞれデータ信号Ｄ
Ｑ１〜ＤＱ８ｋに対応する８ｋ個のメモリブロックＭＢ
に分割されている。またセンスアンプ帯ＳＡ１〜ＳＡ３
の各々は、それぞれデータ信号ＤＱ１〜ＤＱ８ｋに対応
する８ｋ個のセンスブロックＳＢに分割されている。
成を示すブロック図である。図２において、メモリセル
アレイＭＡ１，ＭＡ２の各々は、それぞれデータ信号Ｄ
Ｑ１〜ＤＱ８ｋに対応する８ｋ個のメモリブロックＭＢ
に分割されている。またセンスアンプ帯ＳＡ１〜ＳＡ３
の各々は、それぞれデータ信号ＤＱ１〜ＤＱ８ｋに対応
する８ｋ個のセンスブロックＳＢに分割されている。
【００２８】メモリマット４には、それぞれデータ信号
Ｑ１〜Ｑ８ｋを読出すための８ｋ個の読出データ線対Ｒ
ＤＬ，／ＲＤＬと、それぞれデータ信号Ｄ１〜Ｄ８ｋを
書込むための８ｋ個の書込データ線対ＷＤＬ，／ＷＤＬ
とが設けられている。読出データ線対ＲＤＬ，／ＲＤＬ
および書込データ線対ＷＤＬ，／ＷＤＬは、対応の３つ
のセンスブロックＳＢおよび２つのメモリブロックＭＢ
を横切るように配置され、それらの一方端はライトドラ
イバ＋リードアンプ帯６に接続されている。
Ｑ１〜Ｑ８ｋを読出すための８ｋ個の読出データ線対Ｒ
ＤＬ，／ＲＤＬと、それぞれデータ信号Ｄ１〜Ｄ８ｋを
書込むための８ｋ個の書込データ線対ＷＤＬ，／ＷＤＬ
とが設けられている。読出データ線対ＲＤＬ，／ＲＤＬ
および書込データ線対ＷＤＬ，／ＷＤＬは、対応の３つ
のセンスブロックＳＢおよび２つのメモリブロックＭＢ
を横切るように配置され、それらの一方端はライトドラ
イバ＋リードアンプ帯６に接続されている。
【００２９】メモリブロックＭＢは、図３に示すよう
に、複数行複数列に配置された複数のメモリセルＭＣ
と、それぞれ複数行に対応して設けられた複数のワード
線ＷＬと、それぞれ複数列に対応して設けられた複数の
ビット線対ＢＬ，／ＢＬとを含む。メモリセルＭＣは、
アクセス用のＮチャネルＭＯＳトランジスタＱと情報記
憶用のキャパシタＣとを含む周知のものである。
に、複数行複数列に配置された複数のメモリセルＭＣ
と、それぞれ複数行に対応して設けられた複数のワード
線ＷＬと、それぞれ複数列に対応して設けられた複数の
ビット線対ＢＬ，／ＢＬとを含む。メモリセルＭＣは、
アクセス用のＮチャネルＭＯＳトランジスタＱと情報記
憶用のキャパシタＣとを含む周知のものである。
【００３０】ワード線ＷＬを選択レベルの「Ｈ」レベル
にすると、ワード線ＷＬに対応する行の各メモリセルＭ
Ｃが活性化され、各メモリセルＭＣのデータの書込／読
出が可能になる。書込動作時は、１本のワード線ＷＬを
選択レベルの「Ｈ」レベルにしてメモリセルＭＣを活性
化させた後、対応の書込データ信号（たとえばＤ１）に
従って１つのビット線対ＢＬ，／ＢＬのうちの一方のビ
ット線を「Ｈ」レベルにし他方のビット線を「Ｌ」レベ
ルにする。これにより、ビット線の電位が所望のメモリ
セルＭＣに書込まれる。
にすると、ワード線ＷＬに対応する行の各メモリセルＭ
Ｃが活性化され、各メモリセルＭＣのデータの書込／読
出が可能になる。書込動作時は、１本のワード線ＷＬを
選択レベルの「Ｈ」レベルにしてメモリセルＭＣを活性
化させた後、対応の書込データ信号（たとえばＤ１）に
従って１つのビット線対ＢＬ，／ＢＬのうちの一方のビ
ット線を「Ｈ」レベルにし他方のビット線を「Ｌ」レベ
ルにする。これにより、ビット線の電位が所望のメモリ
セルＭＣに書込まれる。
【００３１】読出動作時は、ビット線対ＢＬ，／ＢＬの
電位をビット線プリチャージ電位ＶＢＬ（＝ＶＣＣ／
２）にイコライズした後、１本のワード線ＷＬを選択レ
ベルの「Ｈ」レベルにしてメモリセルＭＣを活性化させ
る。これにより、各ビット線対ＢＬ，／ＢＬ間にメモリ
セルＭＣの記憶データに応じた微小電位差が生じる。各
ビット線対ＢＬ，／ＢＬ間の微小電位差を電源電位ＶＣ
Ｃに増幅した後、１つのビット線対ＢＬ，／ＢＬの電位
差を検出することにより、所望のメモリセルＭＣのデー
タ信号を読出すことができる。
電位をビット線プリチャージ電位ＶＢＬ（＝ＶＣＣ／
２）にイコライズした後、１本のワード線ＷＬを選択レ
ベルの「Ｈ」レベルにしてメモリセルＭＣを活性化させ
る。これにより、各ビット線対ＢＬ，／ＢＬ間にメモリ
セルＭＣの記憶データに応じた微小電位差が生じる。各
ビット線対ＢＬ，／ＢＬ間の微小電位差を電源電位ＶＣ
Ｃに増幅した後、１つのビット線対ＢＬ，／ＢＬの電位
差を検出することにより、所望のメモリセルＭＣのデー
タ信号を読出すことができる。
【００３２】センスアンプ帯ＳＡ２のセンスブロックＳ
Ｂは、図４に示すように、上記２つのメモリブロックＭ
Ｂ，ＭＢの各奇数番のビット線対ＢＬ，／ＢＬに共通に
設けられたセンスアンプ＋入出力制御回路８を含む。セ
ンスアンプ帯ＳＡ１，ＳＡ３のセンスブロックＳＢは、
隣接するメモリブロックＭＢの各偶数番のビット線対Ｂ
Ｌ，／ＢＬに対応して設けられたセンスアンプ＋入出力
制御回路９を含む。
Ｂは、図４に示すように、上記２つのメモリブロックＭ
Ｂ，ＭＢの各奇数番のビット線対ＢＬ，／ＢＬに共通に
設けられたセンスアンプ＋入出力制御回路８を含む。セ
ンスアンプ帯ＳＡ１，ＳＡ３のセンスブロックＳＢは、
隣接するメモリブロックＭＢの各偶数番のビット線対Ｂ
Ｌ，／ＢＬに対応して設けられたセンスアンプ＋入出力
制御回路９を含む。
【００３３】センスアンプ＋入出力制御回路８は、図５
に示すように、転送ゲート１０，１３、イコライザ１
６，１７、センスアンプ２０、リード列選択ゲート２
５、ライト列選択ゲート３０を含む。転送ゲート１０
は、メモリセルアレイＭＡ１のメモリブロックＭＢの対
応のビット線対ＢＬ，／ＢＬとノードＮ１，Ｎ２との間
にそれぞれ接続され、それらのゲートはともに信号ＢＬ
ＩＬを受ける１対のＮチャネルＭＯＳトランジスタ１
１，１２を含む。転送ゲート１３は、メモリセルアレイ
ＭＡ２のメモリブロックＭＢの対応のビット線対ＢＬ，
／ＢＬとノードＮ１，Ｎ２との間にそれぞれ接続され、
それらのゲートはともに信号ＢＬＩＲを受ける１対のＮ
チャネルＭＯＳトランジスタ１４，１５を含む。
に示すように、転送ゲート１０，１３、イコライザ１
６，１７、センスアンプ２０、リード列選択ゲート２
５、ライト列選択ゲート３０を含む。転送ゲート１０
は、メモリセルアレイＭＡ１のメモリブロックＭＢの対
応のビット線対ＢＬ，／ＢＬとノードＮ１，Ｎ２との間
にそれぞれ接続され、それらのゲートはともに信号ＢＬ
ＩＬを受ける１対のＮチャネルＭＯＳトランジスタ１
１，１２を含む。転送ゲート１３は、メモリセルアレイ
ＭＡ２のメモリブロックＭＢの対応のビット線対ＢＬ，
／ＢＬとノードＮ１，Ｎ２との間にそれぞれ接続され、
それらのゲートはともに信号ＢＬＩＲを受ける１対のＮ
チャネルＭＯＳトランジスタ１４，１５を含む。
【００３４】行／列デコード回路３によって信号ＢＬＩ
Ｌ，ＢＬＩＲのうちの信号ＢＬＩＬが「Ｌ」レベルにさ
れると、転送ゲート１０の２つのＮチャネルＭＯＳトラ
ンジスタ１１，１２が非導通になり、メモリセルアレイ
ＭＡ１のビット線対ＢＬ，／ＢＬとノードＮ１，Ｎ２と
が切離される。行／列デコード回路３によって信号ＢＬ
ＩＬ，ＢＬＩＲのうちの信号ＢＬＩＲが「Ｌ」レベルに
されると、転送ゲート１３の２つのＮチャネルＭＯＳト
ランジスタ１４，１５が非導通になり、メモリセルアレ
イＭＡ２のビット線対ＢＬ，／ＢＬとノードＮ１，Ｎ２
とが切離される。
Ｌ，ＢＬＩＲのうちの信号ＢＬＩＬが「Ｌ」レベルにさ
れると、転送ゲート１０の２つのＮチャネルＭＯＳトラ
ンジスタ１１，１２が非導通になり、メモリセルアレイ
ＭＡ１のビット線対ＢＬ，／ＢＬとノードＮ１，Ｎ２と
が切離される。行／列デコード回路３によって信号ＢＬ
ＩＬ，ＢＬＩＲのうちの信号ＢＬＩＲが「Ｌ」レベルに
されると、転送ゲート１３の２つのＮチャネルＭＯＳト
ランジスタ１４，１５が非導通になり、メモリセルアレ
イＭＡ２のビット線対ＢＬ，／ＢＬとノードＮ１，Ｎ２
とが切離される。
【００３５】イコライザ１６は、メモリセルアレイＭＡ
１のビット線対ＢＬ，／ＢＬに接続され、ビット線イコ
ライズ信号ＢＬＥＱＬが活性化レベルの「Ｌ」レベルに
されたことに応じて対応のビット線対ＢＬ，／ＢＬをビ
ット線プリチャージ電位ＶＢＬ（＝ＶＣＣ／２）にイコ
ライズする。
１のビット線対ＢＬ，／ＢＬに接続され、ビット線イコ
ライズ信号ＢＬＥＱＬが活性化レベルの「Ｌ」レベルに
されたことに応じて対応のビット線対ＢＬ，／ＢＬをビ
ット線プリチャージ電位ＶＢＬ（＝ＶＣＣ／２）にイコ
ライズする。
【００３６】すなわちイコライザ１６は、図６に示した
ように、ＰチャネルＭＯＳトランジスタ３５〜３７を含
む。ＰチャネルＭＯＳトランジスタ３５はビット線対Ｂ
Ｌ，／ＢＬの間に接続され、ＰチャネルＭＯＳトランジ
スタ３６，３７はビット線ＢＬと／ＢＬの間に直列接続
される。ＰチャネルＭＯＳトランジスタ３５〜３７のゲ
ートには、ビット線イコライズ信号ＢＬＥＱＬが与えら
れる。ＰチャネルＭＯＳトランジスタ３６と３７の間の
ノードには、ビット線プリチャージ電位ＶＢＬが与えら
れる。
ように、ＰチャネルＭＯＳトランジスタ３５〜３７を含
む。ＰチャネルＭＯＳトランジスタ３５はビット線対Ｂ
Ｌ，／ＢＬの間に接続され、ＰチャネルＭＯＳトランジ
スタ３６，３７はビット線ＢＬと／ＢＬの間に直列接続
される。ＰチャネルＭＯＳトランジスタ３５〜３７のゲ
ートには、ビット線イコライズ信号ＢＬＥＱＬが与えら
れる。ＰチャネルＭＯＳトランジスタ３６と３７の間の
ノードには、ビット線プリチャージ電位ＶＢＬが与えら
れる。
【００３７】行／列デコード回路３によってビット線イ
コライズ信号ＢＬＥＱＬが活性化レベルの「Ｌ」レベル
にされると、ＰチャネルＭＯＳトランジスタ３５〜３７
が導通してビット線ＢＬ，／ＢＬがともにビット線プリ
チャージ電位ＶＢＬにされる。行／列デコード回路３に
よってビット線イコライズ信号ＢＬＥＱＬが非活性化レ
ベルの「Ｈ」レベルにされると、ＰチャネルＭＯＳトラ
ンジスタ３５〜３７が非導通になってビット線ＢＬ，／
ＢＬのイコライズが停止される。
コライズ信号ＢＬＥＱＬが活性化レベルの「Ｌ」レベル
にされると、ＰチャネルＭＯＳトランジスタ３５〜３７
が導通してビット線ＢＬ，／ＢＬがともにビット線プリ
チャージ電位ＶＢＬにされる。行／列デコード回路３に
よってビット線イコライズ信号ＢＬＥＱＬが非活性化レ
ベルの「Ｈ」レベルにされると、ＰチャネルＭＯＳトラ
ンジスタ３５〜３７が非導通になってビット線ＢＬ，／
ＢＬのイコライズが停止される。
【００３８】図５に戻って、イコライザ１７は、メモリ
セルアレイＭＡ２のビット線対ＢＬ，／ＢＬに接続さ
れ、ビット線イコライズ信号ＢＬＥＱＲが活性化レベル
の「Ｌ」レベルにされたことに応じて対応のビット線対
ＢＬ，／ＢＬをビット線プリチャージ電位ＶＢＬにイコ
ライズする。イコライザ１７は、イコライザ１６と同様
の構成である。
セルアレイＭＡ２のビット線対ＢＬ，／ＢＬに接続さ
れ、ビット線イコライズ信号ＢＬＥＱＲが活性化レベル
の「Ｌ」レベルにされたことに応じて対応のビット線対
ＢＬ，／ＢＬをビット線プリチャージ電位ＶＢＬにイコ
ライズする。イコライザ１７は、イコライザ１６と同様
の構成である。
【００３９】センスアンプ２０は、センスアンプ活性化
信号ＳＮＬ，ＳＰＬがそれぞれ「Ｌ」レベルおよび
「Ｈ」レベルにされたことに応じて活性化され、ノード
Ｎ１，Ｎ２間に生じた微小電位差を電源電圧ＶＣＣに増
幅する。すなわちセンスアンプ１４は、ＮチャネルＭＯ
Ｓトランジスタ２１，２２およびＰチャネルＭＯＳトラ
ンジスタ２３，２４を含む。ＮチャネルＭＯＳトランジ
スタ２１，２２は、ノードＮ３とノードＮ１，Ｎ２との
間にそれぞれ接続され、それらのゲートはそれぞれノー
ドＮ２，Ｎ１に接続される。ＰチャネルＭＯＳトランジ
スタ２３，２４は、それぞれノードＮ１，Ｎ２とノード
Ｎ４との間に接続され、それらのゲートはそれぞれノー
ドＮ２，Ｎ１に接続される。ノードＮ３，Ｎ４には、そ
れぞれセンスアンプ活性化信号ＳＮＬ，ＳＰＬが与えら
れる。センスアンプ活性化信号ＳＮＬ，ＳＰＬは、行／
列デコード回路３によって生成され、スタンバイ時はと
もに中間レベル（ＶＣＣ／２）にされ、アクティブ時は
それぞれ「Ｌ」レベルおよび「Ｈ」レベルにされる。
信号ＳＮＬ，ＳＰＬがそれぞれ「Ｌ」レベルおよび
「Ｈ」レベルにされたことに応じて活性化され、ノード
Ｎ１，Ｎ２間に生じた微小電位差を電源電圧ＶＣＣに増
幅する。すなわちセンスアンプ１４は、ＮチャネルＭＯ
Ｓトランジスタ２１，２２およびＰチャネルＭＯＳトラ
ンジスタ２３，２４を含む。ＮチャネルＭＯＳトランジ
スタ２１，２２は、ノードＮ３とノードＮ１，Ｎ２との
間にそれぞれ接続され、それらのゲートはそれぞれノー
ドＮ２，Ｎ１に接続される。ＰチャネルＭＯＳトランジ
スタ２３，２４は、それぞれノードＮ１，Ｎ２とノード
Ｎ４との間に接続され、それらのゲートはそれぞれノー
ドＮ２，Ｎ１に接続される。ノードＮ３，Ｎ４には、そ
れぞれセンスアンプ活性化信号ＳＮＬ，ＳＰＬが与えら
れる。センスアンプ活性化信号ＳＮＬ，ＳＰＬは、行／
列デコード回路３によって生成され、スタンバイ時はと
もに中間レベル（ＶＣＣ／２）にされ、アクティブ時は
それぞれ「Ｌ」レベルおよび「Ｈ」レベルにされる。
【００４０】スタンバイ時は、ノードＮ１〜Ｎ４はとも
に中間レベルＶＣＣ／２にされ、ＭＯＳトランジスタ２
１〜２４はともに非導通になる。アクティブ時は、ビッ
ト線対ＢＬ，／ＢＬ間に生じた微小電位差がノードＮ
１，Ｎ２間に伝達されるとともに、ノードＮ３，Ｎ４が
それぞれ「Ｌ」レベルおよび「Ｈ」レベルにされる。
に中間レベルＶＣＣ／２にされ、ＭＯＳトランジスタ２
１〜２４はともに非導通になる。アクティブ時は、ビッ
ト線対ＢＬ，／ＢＬ間に生じた微小電位差がノードＮ
１，Ｎ２間に伝達されるとともに、ノードＮ３，Ｎ４が
それぞれ「Ｌ」レベルおよび「Ｈ」レベルにされる。
【００４１】ノードＮ１の電位がノードＮ２の電位より
も高い場合は、ＭＯＳトランジスタ２２，２３の抵抗値
がＭＯＳトランジスタ２１，２４の抵抗値よりも小さく
なり、ノードＮ１の電位が電源電位ＶＣＣまで引上げら
れるとともに、ノードＮ２の電位が接地電位ＧＮＤまで
引下げられる。ノードＮ２の電位がノードＮ１の電位よ
りも高い場合は、ＭＯＳトランジスタ２１，２４の抵抗
値がＭＯＳトランジスタ２２，２３の抵抗値よりも小さ
くなり、ノードＮ２の電位が電源電位ＶＣＣまで引上げ
られるとともに、ノードＮ１の電位が接地電位ＧＮＤま
で引下げられる。
も高い場合は、ＭＯＳトランジスタ２２，２３の抵抗値
がＭＯＳトランジスタ２１，２４の抵抗値よりも小さく
なり、ノードＮ１の電位が電源電位ＶＣＣまで引上げら
れるとともに、ノードＮ２の電位が接地電位ＧＮＤまで
引下げられる。ノードＮ２の電位がノードＮ１の電位よ
りも高い場合は、ＭＯＳトランジスタ２１，２４の抵抗
値がＭＯＳトランジスタ２２，２３の抵抗値よりも小さ
くなり、ノードＮ２の電位が電源電位ＶＣＣまで引上げ
られるとともに、ノードＮ１の電位が接地電位ＧＮＤま
で引下げられる。
【００４２】リード列選択ゲート２５は、ＮチャネルＭ
ＯＳトランジスタ２６，２７を含む。ＮチャネルＭＯＳ
トランジスタ２６，２７は、それぞれノードＮ１，Ｎ２
とリードデータ線ＲＤＬ，／ＲＤＬとの間に接続され、
それらのゲートは対応の列のリード列選択線ＲＣＳＬに
接続される。リード列選択線ＲＣＳＬは、各センスアン
プ＋入出力制御回路８に対応して、センスアンプ帯ＳＡ
２の８ｋ個のセンスブロックＳＢに共通に設けられてい
る。行／列デコード回路３によって列アドレス信号ＣＡ
０〜ＣＡｎに応じた列のリード列選択線ＲＣＳＬが選択
レベルの「Ｈ」レベルにされると、その列のリード列選
択ゲート２５のＮチャネルＭＯＳトランジスタ２６，２
７が導通し、ノードＮ１，Ｎ２の電位がＮチャネルＭＯ
Ｓトランジスタ２６，２７を介してリードデータ線ＲＤ
Ｌ，／ＲＤＬに伝達される。
ＯＳトランジスタ２６，２７を含む。ＮチャネルＭＯＳ
トランジスタ２６，２７は、それぞれノードＮ１，Ｎ２
とリードデータ線ＲＤＬ，／ＲＤＬとの間に接続され、
それらのゲートは対応の列のリード列選択線ＲＣＳＬに
接続される。リード列選択線ＲＣＳＬは、各センスアン
プ＋入出力制御回路８に対応して、センスアンプ帯ＳＡ
２の８ｋ個のセンスブロックＳＢに共通に設けられてい
る。行／列デコード回路３によって列アドレス信号ＣＡ
０〜ＣＡｎに応じた列のリード列選択線ＲＣＳＬが選択
レベルの「Ｈ」レベルにされると、その列のリード列選
択ゲート２５のＮチャネルＭＯＳトランジスタ２６，２
７が導通し、ノードＮ１，Ｎ２の電位がＮチャネルＭＯ
Ｓトランジスタ２６，２７を介してリードデータ線ＲＤ
Ｌ，／ＲＤＬに伝達される。
【００４３】ライト列選択ゲート３０は、ＮチャネルＭ
ＯＳトランジスタ３１〜３４を含む。ＮチャネルＭＯＳ
トランジスタ３１，３２は、ノードＮ１とＮ３の間に直
列接続され、ＮチャネルＭＯＳトランジスタ３３，３４
はノードＮ２とＮ３の間に直列接続される。Ｎチャネル
ＭＯＳトランジスタ３１，３３のゲートはともに対応の
列のライト列選択線ＷＣＳＬに接続される。Ｎチャネル
ＭＯＳトランジスタ３４，３２のゲートは、それぞれラ
イトデータ線ＷＤＬ，／ＷＤＬに接続される。ライト列
選択線ＷＣＳＬは、各センスアンプ＋入出力制御回路８
に対応して、センスアンプ帯ＳＡ２の８ｋ個のセンスブ
ロックＳＢに共通に設けられている。
ＯＳトランジスタ３１〜３４を含む。ＮチャネルＭＯＳ
トランジスタ３１，３２は、ノードＮ１とＮ３の間に直
列接続され、ＮチャネルＭＯＳトランジスタ３３，３４
はノードＮ２とＮ３の間に直列接続される。Ｎチャネル
ＭＯＳトランジスタ３１，３３のゲートはともに対応の
列のライト列選択線ＷＣＳＬに接続される。Ｎチャネル
ＭＯＳトランジスタ３４，３２のゲートは、それぞれラ
イトデータ線ＷＤＬ，／ＷＤＬに接続される。ライト列
選択線ＷＣＳＬは、各センスアンプ＋入出力制御回路８
に対応して、センスアンプ帯ＳＡ２の８ｋ個のセンスブ
ロックＳＢに共通に設けられている。
【００４４】行／列デコード回路３によって列アドレス
信号ＣＡ０〜ＣＡｎに応じた列のライト列選択線ＷＣＳ
Ｌが選択レベルの「Ｈ」レベルにされると、その列のラ
イト列選択ゲート３０のＮチャネルＭＯＳトランジスタ
３１，３３が導通する。ライトデータ線ＷＤＬ，／ＷＤ
Ｌがそれぞれ「Ｈ」レベルおよび「Ｌ」レベルの場合
は、ＮチャネルＭＯＳトランジスタ３２，３４のうちの
ＮチャネルＭＯＳトランジスタ３４が導通し、ノードＮ
２が「Ｌ」レベルにされ、ノードＮ１はセンスアンプ２
０によって「Ｈ」レベルにされる。ライトデータ線ＷＤ
Ｌ，／ＷＤＬがそれぞれ「Ｌ」レベルおよび「Ｈ」レベ
ルの場合は、ＮチャネルＭＯＳトランジスタ３２，３４
のうちのＮチャネルＭＯＳトランジスタ３２が導通して
ノードＮ１が「Ｌ」レベルにされ、ノードＮ２はセンス
アンプ２０によって「Ｈ」レベルにされる。
信号ＣＡ０〜ＣＡｎに応じた列のライト列選択線ＷＣＳ
Ｌが選択レベルの「Ｈ」レベルにされると、その列のラ
イト列選択ゲート３０のＮチャネルＭＯＳトランジスタ
３１，３３が導通する。ライトデータ線ＷＤＬ，／ＷＤ
Ｌがそれぞれ「Ｈ」レベルおよび「Ｌ」レベルの場合
は、ＮチャネルＭＯＳトランジスタ３２，３４のうちの
ＮチャネルＭＯＳトランジスタ３４が導通し、ノードＮ
２が「Ｌ」レベルにされ、ノードＮ１はセンスアンプ２
０によって「Ｈ」レベルにされる。ライトデータ線ＷＤ
Ｌ，／ＷＤＬがそれぞれ「Ｌ」レベルおよび「Ｈ」レベ
ルの場合は、ＮチャネルＭＯＳトランジスタ３２，３４
のうちのＮチャネルＭＯＳトランジスタ３２が導通して
ノードＮ１が「Ｌ」レベルにされ、ノードＮ２はセンス
アンプ２０によって「Ｈ」レベルにされる。
【００４５】センスアンプ帯ＳＡ１のセンスアンプ＋入
出力制御回路９は、センスアンプ帯ＳＡ２のセンスアン
プ＋入出力制御回路８から転送ゲート１０，１３および
メモリセルアレイＭＡ２用のイコライザ１７を除去した
ものである。センスアンプ帯ＳＡ３のセンスアンプ＋入
出力制御回路９は、センスアンプ帯ＳＡ２のセンスアン
プ＋入出力制御回路８から転送ゲート１０，１３および
メモリセルアレイＭＡ１用のイコライザ１６を除去した
ものである。なお、センスアンプ帯ＳＡ１用の列選択線
ＲＣＳＬ，ＷＣＳＬとセンスアンプ帯ＳＡ３用の列選択
線ＲＣＳＬ，ＷＣＳＬとは、別個に設けられている。
出力制御回路９は、センスアンプ帯ＳＡ２のセンスアン
プ＋入出力制御回路８から転送ゲート１０，１３および
メモリセルアレイＭＡ２用のイコライザ１７を除去した
ものである。センスアンプ帯ＳＡ３のセンスアンプ＋入
出力制御回路９は、センスアンプ帯ＳＡ２のセンスアン
プ＋入出力制御回路８から転送ゲート１０，１３および
メモリセルアレイＭＡ１用のイコライザ１６を除去した
ものである。なお、センスアンプ帯ＳＡ１用の列選択線
ＲＣＳＬ，ＷＣＳＬとセンスアンプ帯ＳＡ３用の列選択
線ＲＣＳＬ，ＷＣＳＬとは、別個に設けられている。
【００４６】図７は、このＤＲＡＭの書込動作を示すタ
イムチャートである。スタンバイ状態では、ワード線Ｗ
Ｌが非選択レベルの「Ｌ」レベルにされてメモリセルＭ
Ｃが非活性化され、ライト列選択線ＷＣＳＬが非選択レ
ベルの「Ｌ」レベルにされてライト列選択ゲート３０の
ＮチャネルＭＯＳトランジスタ３１，３３が非導通にさ
れている。また、イコライザ１６，１７が活性化されて
ビット線対ＢＬ，／ＢＬがビット線プリチャージ電位Ｖ
ＣＣ／２にプリチャージされ、センスアンプ活性化信号
ＳＰＬ，ＳＮＬが中間レベルＶＣＣ／２にされてセンス
アンプ２０が非活性化されている。また、信号ＢＬＩ
Ｌ，ＢＬＩＲが「Ｈ」レベルにされて転送ゲート１０，
１３が非導通にされ、リード列選択線ＲＣＳＬが非選択
レベルの「Ｌ」レベルにされてリード列選択ゲート２５
が非導通にされている。
イムチャートである。スタンバイ状態では、ワード線Ｗ
Ｌが非選択レベルの「Ｌ」レベルにされてメモリセルＭ
Ｃが非活性化され、ライト列選択線ＷＣＳＬが非選択レ
ベルの「Ｌ」レベルにされてライト列選択ゲート３０の
ＮチャネルＭＯＳトランジスタ３１，３３が非導通にさ
れている。また、イコライザ１６，１７が活性化されて
ビット線対ＢＬ，／ＢＬがビット線プリチャージ電位Ｖ
ＣＣ／２にプリチャージされ、センスアンプ活性化信号
ＳＰＬ，ＳＮＬが中間レベルＶＣＣ／２にされてセンス
アンプ２０が非活性化されている。また、信号ＢＬＩ
Ｌ，ＢＬＩＲが「Ｈ」レベルにされて転送ゲート１０，
１３が非導通にされ、リード列選択線ＲＣＳＬが非選択
レベルの「Ｌ」レベルにされてリード列選択ゲート２５
が非導通にされている。
【００４７】ある時刻に、ライトコマンドＷＲＴ、行ア
ドレス信号ＲＡ０〜ＲＡｍおよび列アドレス信号ＣＡ０
〜ＣＡｎが同時に入力される。ここでは、行アドレス信
号ＲＡ０〜ＲＡｍによってメモリセルアレイＭＡ１が選
択されたものとする。これにより、信号ＢＬＩＲが
「Ｌ」レベルにされて転送ゲート１３が非導通になり、
センスアンプ２０はメモリセルアレイＭＡ２と切離され
る。また、イコライザ１６が非活性化されるとともに行
アドレス信号ＲＡ０〜ＲＡｍに応じた行のワード線ＷＬ
が選択レベルの「Ｈ」レベルに立上げられる。これによ
り、そのワード線ＷＬに対応する各メモリセルＭＣが活
性化され、各ビット線対ＢＬ，／ＢＬ間にそのメモリセ
ルＭＣの記憶データに応じた極性の微小電位差が発生す
る。
ドレス信号ＲＡ０〜ＲＡｍおよび列アドレス信号ＣＡ０
〜ＣＡｎが同時に入力される。ここでは、行アドレス信
号ＲＡ０〜ＲＡｍによってメモリセルアレイＭＡ１が選
択されたものとする。これにより、信号ＢＬＩＲが
「Ｌ」レベルにされて転送ゲート１３が非導通になり、
センスアンプ２０はメモリセルアレイＭＡ２と切離され
る。また、イコライザ１６が非活性化されるとともに行
アドレス信号ＲＡ０〜ＲＡｍに応じた行のワード線ＷＬ
が選択レベルの「Ｈ」レベルに立上げられる。これによ
り、そのワード線ＷＬに対応する各メモリセルＭＣが活
性化され、各ビット線対ＢＬ，／ＢＬ間にそのメモリセ
ルＭＣの記憶データに応じた極性の微小電位差が発生す
る。
【００４８】次いで列アドレス信号ＣＡ０〜ＣＡｎに応
じた列のライト列選択線ＷＣＳＬが選択レベルの「Ｈ」
レベルに立上げられてその列のライト列選択ゲート３０
のＮチャネルＭＯＳトランジスタ３１，３３が導通す
る。ライトデータ線ＷＤＬ，／ＷＤＬは、予め、書込デ
ータ信号に従ってたとえば「Ｈ」レベルおよび「Ｌ」レ
ベルにそれぞれされている。したがって、選択された列
のビット線ＢＬまたは／ＢＬは「Ｌ」レベルに引下げら
れる。
じた列のライト列選択線ＷＣＳＬが選択レベルの「Ｈ」
レベルに立上げられてその列のライト列選択ゲート３０
のＮチャネルＭＯＳトランジスタ３１，３３が導通す
る。ライトデータ線ＷＤＬ，／ＷＤＬは、予め、書込デ
ータ信号に従ってたとえば「Ｈ」レベルおよび「Ｌ」レ
ベルにそれぞれされている。したがって、選択された列
のビット線ＢＬまたは／ＢＬは「Ｌ」レベルに引下げら
れる。
【００４９】次に、センスアンプ活性化信号ＳＰＬ，Ｓ
ＮＬがそれぞれ「Ｈ」レベルおよび「Ｌ」レベルにされ
てセンスアンプ２０が活性化され、ビット線対ＢＬ，／
ＢＬ間の電位差が電源電位ＶＣＣに増幅される。したが
って、選択された列のビット線ＢＬ，／ＢＬのレベルは
それぞれライトデータ線ＷＤＬ，／ＷＤＬのレベルに書
換えられる。選択されなかった列のビット線ＢＬ，／Ｂ
Ｌのレベルは、そのまま保持される。ライト列選択線Ｗ
ＣＳＬは、所定時間経過後に非選択レベルの「Ｌ」レベ
ルに立下げられる。
ＮＬがそれぞれ「Ｈ」レベルおよび「Ｌ」レベルにされ
てセンスアンプ２０が活性化され、ビット線対ＢＬ，／
ＢＬ間の電位差が電源電位ＶＣＣに増幅される。したが
って、選択された列のビット線ＢＬ，／ＢＬのレベルは
それぞれライトデータ線ＷＤＬ，／ＷＤＬのレベルに書
換えられる。選択されなかった列のビット線ＢＬ，／Ｂ
Ｌのレベルは、そのまま保持される。ライト列選択線Ｗ
ＣＳＬは、所定時間経過後に非選択レベルの「Ｌ」レベ
ルに立下げられる。
【００５０】最後に、ワード線ＷＬが非選択レベルの
「Ｌ」レベルに立下げられてメモリセルＭＣが非活性化
され、センスアンプ活性化信号ＳＰＬ，ＳＮＬが中間レ
ベルＶＣＣ／２にされてセンスアンプ２０が非活性化さ
れ、イコライザ１６が活性化されてビット線ＢＬ，／Ｂ
Ｌがビット線プリチャージ電位ＶＢＬにされる。また、
信号ＢＬＩＲが「Ｈ」レベルにされて転送ゲート１３が
導通し、スタンバイ状態に戻る。
「Ｌ」レベルに立下げられてメモリセルＭＣが非活性化
され、センスアンプ活性化信号ＳＰＬ，ＳＮＬが中間レ
ベルＶＣＣ／２にされてセンスアンプ２０が非活性化さ
れ、イコライザ１６が活性化されてビット線ＢＬ，／Ｂ
Ｌがビット線プリチャージ電位ＶＢＬにされる。また、
信号ＢＬＩＲが「Ｈ」レベルにされて転送ゲート１３が
導通し、スタンバイ状態に戻る。
【００５１】読出動作時は、ライトコマンドＷＲＴの代
わりにリードコマンドＲＥＡＤが与えられ、ライト列選
択線ＷＣＳＬの代わりにリード列選択線ＲＣＳＬが選択
される。選択された列のビット線対ＢＬ，／ＢＬの電位
差は、センスアンプ２０で増幅され、リード列選択ゲー
ト２５を介してリードデータ線対ＲＤＬ，／ＲＤＬに与
えられる。リードアンプは、リードデータ線ＲＤＬと／
ＲＤＬの電位を比較し、比較結果に応じた論理レベルの
データ信号を入出力バッファを介して外部に出力する。
他の動作は、書込動作と同じである。
わりにリードコマンドＲＥＡＤが与えられ、ライト列選
択線ＷＣＳＬの代わりにリード列選択線ＲＣＳＬが選択
される。選択された列のビット線対ＢＬ，／ＢＬの電位
差は、センスアンプ２０で増幅され、リード列選択ゲー
ト２５を介してリードデータ線対ＲＤＬ，／ＲＤＬに与
えられる。リードアンプは、リードデータ線ＲＤＬと／
ＲＤＬの電位を比較し、比較結果に応じた論理レベルの
データ信号を入出力バッファを介して外部に出力する。
他の動作は、書込動作と同じである。
【００５２】この実施の形態１では、ライト列選択ゲー
ト３０のＮチャネルＭＯＳトランジスタ３２，３４のソ
ースをノードＮ３に接続したので、ライト列選択線ＷＣ
ＳＬおよびライトデータ線対ＷＤＬ，／ＷＤＬがセンス
アンプ２０よりも先に駆動された場合でも、センスアン
プ活性化信号ＳＮＬ，ＳＰＬがそれぞれ「Ｌ」レベルお
よび「Ｈ」レベルにされるまでは、選択された列のセン
スアンプ２０が先に誤動作することがない。メモリセル
ＭＣからデータが読出され、センスアンプ２０によって
センス増幅動作が開始されるとともに、センスアンプ２
０に外部データ信号がラッチされる。したがって、図７
で示したように、ライト列選択線ＷＣＳＬおよびライト
データ線対ＷＤＬ，／ＷＤＬの駆動タイミングをセンス
アンプ２０の活性化タイミングよりも早くして、外部デ
ータ信号のセンスアンプ２０への書込とメモリセルデー
タのセンス増幅とを同時に実行することができ、ランダ
ムアクセス周波数の高速化を図ることができる。
ト３０のＮチャネルＭＯＳトランジスタ３２，３４のソ
ースをノードＮ３に接続したので、ライト列選択線ＷＣ
ＳＬおよびライトデータ線対ＷＤＬ，／ＷＤＬがセンス
アンプ２０よりも先に駆動された場合でも、センスアン
プ活性化信号ＳＮＬ，ＳＰＬがそれぞれ「Ｌ」レベルお
よび「Ｈ」レベルにされるまでは、選択された列のセン
スアンプ２０が先に誤動作することがない。メモリセル
ＭＣからデータが読出され、センスアンプ２０によって
センス増幅動作が開始されるとともに、センスアンプ２
０に外部データ信号がラッチされる。したがって、図７
で示したように、ライト列選択線ＷＣＳＬおよびライト
データ線対ＷＤＬ，／ＷＤＬの駆動タイミングをセンス
アンプ２０の活性化タイミングよりも早くして、外部デ
ータ信号のセンスアンプ２０への書込とメモリセルデー
タのセンス増幅とを同時に実行することができ、ランダ
ムアクセス周波数の高速化を図ることができる。
【００５３】また、ライトコマンドＷＲＴを与えるだけ
で書込動作を実行できるので、アクティブコマンドＡＣ
Ｔ、ライトコマンドＷＲＴおよびプリチャージコマンド
ＰＲＥの３つのコマンドを与える必要があった従来に比
べ、命令動作の簡単化を図ることができる。
で書込動作を実行できるので、アクティブコマンドＡＣ
Ｔ、ライトコマンドＷＲＴおよびプリチャージコマンド
ＰＲＥの３つのコマンドを与える必要があった従来に比
べ、命令動作の簡単化を図ることができる。
【００５４】なお、図９のＤＲＡＭにおいて、センスア
ンプ活性化信号ＳＮＬ，ＳＰＬが中間レベルＶＣＣ／２
にされているときに、選択された列のライト列選択線Ｗ
ＣＳＬを「Ｈ」レベルにし、ライトデータ線ＷＤＬ，／
ＷＤＬをそれぞれ「Ｈ」レベルおよび「Ｌ」レベルにす
ると、選択された列のビット線ＢＬ，／ＢＬがそれぞれ
「Ｈ」レベルおよび「Ｌ」レベルになる。これにより、
選択された列のセンスアンプ５５のＭＯＳトランジスタ
５７，５８が導通してノードＮ５１，Ｎ５２がそれぞれ
「Ｌ」レベルおよび「Ｈ」レベルになり、メモリセルＭ
Ｃからビット線対ＢＬ，／ＢＬに微小電位差が正常に読
出される前にセンスアンプ５５のセンス動作が開始さ
れ、正常なセンス増幅動作を行なうことができなくな
る。
ンプ活性化信号ＳＮＬ，ＳＰＬが中間レベルＶＣＣ／２
にされているときに、選択された列のライト列選択線Ｗ
ＣＳＬを「Ｈ」レベルにし、ライトデータ線ＷＤＬ，／
ＷＤＬをそれぞれ「Ｈ」レベルおよび「Ｌ」レベルにす
ると、選択された列のビット線ＢＬ，／ＢＬがそれぞれ
「Ｈ」レベルおよび「Ｌ」レベルになる。これにより、
選択された列のセンスアンプ５５のＭＯＳトランジスタ
５７，５８が導通してノードＮ５１，Ｎ５２がそれぞれ
「Ｌ」レベルおよび「Ｈ」レベルになり、メモリセルＭ
Ｃからビット線対ＢＬ，／ＢＬに微小電位差が正常に読
出される前にセンスアンプ５５のセンス動作が開始さ
れ、正常なセンス増幅動作を行なうことができなくな
る。
【００５５】ノードＮ５１，Ｎ５２を各センスアンプ５
５ごとに分離すれば、選択されていない列のセンスアン
プ５５は動作しないので、メモリセルデータの正常な読
出が可能になるとも思われる。しかし、実際には、選択
された列のビット線対ＢＬ，／ＢＬとそれに隣接するビ
ット線対ＢＬ，／ＢＬとのカップリングにより、隣接ビ
ット線対ＢＬ，／ＢＬにノイズが発生し、やはり正常な
センス増幅動作を行なうことができなくなる。
５ごとに分離すれば、選択されていない列のセンスアン
プ５５は動作しないので、メモリセルデータの正常な読
出が可能になるとも思われる。しかし、実際には、選択
された列のビット線対ＢＬ，／ＢＬとそれに隣接するビ
ット線対ＢＬ，／ＢＬとのカップリングにより、隣接ビ
ット線対ＢＬ，／ＢＬにノイズが発生し、やはり正常な
センス増幅動作を行なうことができなくなる。
【００５６】また、図１１のＤＲＡＭでは、センスアン
プ活性化信号ＳＮＬ，ＳＰＬが中間レベルＶＣＣ／２の
ときに、選択された列のライト列選択線ＷＣＳＬを
「Ｈ」レベルにし、ライトデータ線ＷＤＬ，／ＷＤＬを
それぞれ「Ｈ」レベルおよび「Ｌ」レベルにすると、選
択された列のビット線ＢＬまたは／ＢＬが「Ｌ」レベル
になる。これにより、選択された列のＮチャネルＭＯＳ
トランジスタ５７が導通してノードＮ５１が「Ｌ」レベ
ルになり、メモリセルＭＣからビット線対ＢＬ，／ＢＬ
に微小電位差が正常に読出される前にセンスアンプ５５
のセンス動作が開始され、正常なセンス増幅動作を行な
うことができなくなる。
プ活性化信号ＳＮＬ，ＳＰＬが中間レベルＶＣＣ／２の
ときに、選択された列のライト列選択線ＷＣＳＬを
「Ｈ」レベルにし、ライトデータ線ＷＤＬ，／ＷＤＬを
それぞれ「Ｈ」レベルおよび「Ｌ」レベルにすると、選
択された列のビット線ＢＬまたは／ＢＬが「Ｌ」レベル
になる。これにより、選択された列のＮチャネルＭＯＳ
トランジスタ５７が導通してノードＮ５１が「Ｌ」レベ
ルになり、メモリセルＭＣからビット線対ＢＬ，／ＢＬ
に微小電位差が正常に読出される前にセンスアンプ５５
のセンス動作が開始され、正常なセンス増幅動作を行な
うことができなくなる。
【００５７】［実施の形態２］図８は、この発明の実施
の形態２によるＤＲＡＭの要部を示す回路ブロック図で
あって、図５と対比される図である。図８を参照して、
このＤＲＡＭが図５のＤＲＡＭと異なる点は、複数（図
では２つ）のライト列選択ゲート３０のうちの１つのラ
イト列選択ゲート３０以外の他のライト列選択ゲート３
０がライト列選択ゲート３０′で置換されている点であ
る。
の形態２によるＤＲＡＭの要部を示す回路ブロック図で
あって、図５と対比される図である。図８を参照して、
このＤＲＡＭが図５のＤＲＡＭと異なる点は、複数（図
では２つ）のライト列選択ゲート３０のうちの１つのラ
イト列選択ゲート３０以外の他のライト列選択ゲート３
０がライト列選択ゲート３０′で置換されている点であ
る。
【００５８】ライト列選択ゲート３０′は、ライト列選
択ゲート３０のＮチャネルＭＯＳトランジスタ３２，３
４を除去したものである。ライト列選択ゲート３０′の
ＮチャネルＭＯＳトランジスタ３１，３３のソースは、
それぞれライト列選択ゲート３０のＮチャネルＭＯＳト
ランジスタ３１，３３のソースに接続される。他の構成
および動作は、実施の形態１と同じであるので、その説
明は繰返さない。
択ゲート３０のＮチャネルＭＯＳトランジスタ３２，３
４を除去したものである。ライト列選択ゲート３０′の
ＮチャネルＭＯＳトランジスタ３１，３３のソースは、
それぞれライト列選択ゲート３０のＮチャネルＭＯＳト
ランジスタ３１，３３のソースに接続される。他の構成
および動作は、実施の形態１と同じであるので、その説
明は繰返さない。
【００５９】この実施の形態２では、ライトデータ線対
ＷＤＬ，／ＷＤＬの容量が小さくなるので、書込動作の
高速化および低消費電力化を図ることができる。
ＷＤＬ，／ＷＤＬの容量が小さくなるので、書込動作の
高速化および低消費電力化を図ることができる。
【００６０】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
【００６１】
【発明の効果】以上のように、この発明に係る半導体記
憶装置では、複数のメモリセル、複数のワード線および
複数のビット線対を含むメモリブロックと、各ビット線
対に対応して設けられ、第１のノードに第１の駆動電位
が与えられたことに応じて活性化され、対応のビット線
対間に生じた電位差を増幅するセンスアンプと、行アド
レス信号に従って複数のワード線のうちのいずれかのワ
ード線を選択し、そのワード線に対応する各メモリセル
を活性化させる行デコーダと、列アドレス信号に従って
複数のビット線対のうちのいずれかのビット線対を選択
する列デコーダと、複数のビット線対に共通に設けられ
た書込データ線対と、書込データ信号に従って書込デー
タ線対に含まれる第１および第２の書込データ線のうち
のいずれか一方の書込データ線を第１の電位にするとと
もに他方の書込データ線を第２の電位にする書込回路
と、書込動作時に列デコーダによって選択されたビット
線対に書込データ線対のデータ信号を伝達する書込用列
選択ゲートとが設けられる。ここで、書込用列選択ゲー
トは、各ビット線対に対応して設けられ、それらのゲー
ト電極がそれぞれ第１および第２の書込データ線に接続
され、それらの第１の電極がともに第１のノードに接続
された第１および第２のトランジスタと、各ビット線対
に対応して設けられ、それらの第１の電極がそれぞれ第
１および第２のトランジスタの第２の電極に接続され、
それらの第２の電極がそれぞれ対応のビット線対に含ま
れる第１および第２のビット線に接続され、書込動作時
に列デコーダによって対応のビット線対が選択されたこ
とに応じて導通する第３および第４のトランジスタを含
む。したがって、列デコーダおよび書込回路をセンスア
ンプよりも先に活性化させた場合でも、所定のノードに
駆動電位が与えられない限り、センスアンプが動作する
ことはない。よって、列デコーダおよび書込回路をセン
スアンプよりも先に活性化させて、データ信号のセンス
アンプへの書込とメモリセルデータのセンス増幅とを同
時に実行することができ、ランダムアクセスの高速化を
図ることができる。
憶装置では、複数のメモリセル、複数のワード線および
複数のビット線対を含むメモリブロックと、各ビット線
対に対応して設けられ、第１のノードに第１の駆動電位
が与えられたことに応じて活性化され、対応のビット線
対間に生じた電位差を増幅するセンスアンプと、行アド
レス信号に従って複数のワード線のうちのいずれかのワ
ード線を選択し、そのワード線に対応する各メモリセル
を活性化させる行デコーダと、列アドレス信号に従って
複数のビット線対のうちのいずれかのビット線対を選択
する列デコーダと、複数のビット線対に共通に設けられ
た書込データ線対と、書込データ信号に従って書込デー
タ線対に含まれる第１および第２の書込データ線のうち
のいずれか一方の書込データ線を第１の電位にするとと
もに他方の書込データ線を第２の電位にする書込回路
と、書込動作時に列デコーダによって選択されたビット
線対に書込データ線対のデータ信号を伝達する書込用列
選択ゲートとが設けられる。ここで、書込用列選択ゲー
トは、各ビット線対に対応して設けられ、それらのゲー
ト電極がそれぞれ第１および第２の書込データ線に接続
され、それらの第１の電極がともに第１のノードに接続
された第１および第２のトランジスタと、各ビット線対
に対応して設けられ、それらの第１の電極がそれぞれ第
１および第２のトランジスタの第２の電極に接続され、
それらの第２の電極がそれぞれ対応のビット線対に含ま
れる第１および第２のビット線に接続され、書込動作時
に列デコーダによって対応のビット線対が選択されたこ
とに応じて導通する第３および第４のトランジスタを含
む。したがって、列デコーダおよび書込回路をセンスア
ンプよりも先に活性化させた場合でも、所定のノードに
駆動電位が与えられない限り、センスアンプが動作する
ことはない。よって、列デコーダおよび書込回路をセン
スアンプよりも先に活性化させて、データ信号のセンス
アンプへの書込とメモリセルデータのセンス増幅とを同
時に実行することができ、ランダムアクセスの高速化を
図ることができる。
【００６２】好ましくは、第１および第２のトランジス
タは、複数のビット線対に共通に設けられている。この
場合は、第１および第２のトランジスタの数は少なくて
すむので、書込回路の負荷容量は小さくなり、書込動作
の高速化を図ることができる。
タは、複数のビット線対に共通に設けられている。この
場合は、第１および第２のトランジスタの数は少なくて
すむので、書込回路の負荷容量は小さくなり、書込動作
の高速化を図ることができる。
【００６３】また好ましくは、さらに、書込命令信号に
応答して、行デコーダ、列デコーダおよび書込回路を活
性化させた後に第１のノードに第１の駆動電位を与えて
センスアンプを活性化させる書込制御回路が設けられ
る。この場合は、１つの書込命令信号を与えればよいの
で、書込命令動作の簡単化を図ることができる。
応答して、行デコーダ、列デコーダおよび書込回路を活
性化させた後に第１のノードに第１の駆動電位を与えて
センスアンプを活性化させる書込制御回路が設けられ
る。この場合は、１つの書込命令信号を与えればよいの
で、書込命令動作の簡単化を図ることができる。
【００６４】また好ましくは、さらに、各ビット線対に
対応して設けられ、対応のビット線対を予め定められた
電位にプリチャージするためのプリチャージ回路が設け
られ、書込制御回路は、書込動作の終了後に、行デコー
ダ、列デコーダ、書込回路およびセンスアンプを非活性
化させるとともにプリチャージ回路を活性化させる。こ
の場合は、１つの書込命令信号を与えればプリチャージ
まで行なわれるので、書込命令動作の一層の簡単化を図
ることができる。
対応して設けられ、対応のビット線対を予め定められた
電位にプリチャージするためのプリチャージ回路が設け
られ、書込制御回路は、書込動作の終了後に、行デコー
ダ、列デコーダ、書込回路およびセンスアンプを非活性
化させるとともにプリチャージ回路を活性化させる。こ
の場合は、１つの書込命令信号を与えればプリチャージ
まで行なわれるので、書込命令動作の一層の簡単化を図
ることができる。
【００６５】また好ましくは、さらに、複数のビット線
対に共通に設けられた読出データ線対と、読出動作時に
列デコーダによって選択されたビット線対のデータ信号
を読出データ線対に伝達する読出用列選択ゲートと、読
出データ線対に含まれる第１および第２の読出データ線
の電位を比較し、比較結果に応じた論理レベルのデータ
信号を出力する読出回路と、読出命令信号に応答して、
行デコーダ、列デコーダ、および読出回路を活性化させ
た後に第１のノードに第１の駆動電位を与えてセンスア
ンプを活性化させる読出制御回路とが設けられる。この
場合は、１つの書込命令信号を与えればよいので、書込
命令動作の簡単化を図ることができる。
対に共通に設けられた読出データ線対と、読出動作時に
列デコーダによって選択されたビット線対のデータ信号
を読出データ線対に伝達する読出用列選択ゲートと、読
出データ線対に含まれる第１および第２の読出データ線
の電位を比較し、比較結果に応じた論理レベルのデータ
信号を出力する読出回路と、読出命令信号に応答して、
行デコーダ、列デコーダ、および読出回路を活性化させ
た後に第１のノードに第１の駆動電位を与えてセンスア
ンプを活性化させる読出制御回路とが設けられる。この
場合は、１つの書込命令信号を与えればよいので、書込
命令動作の簡単化を図ることができる。
【００６６】また好ましくは、さらに、各ビット線対に
対応して設けられ、対応のビット線対を予め定められた
電位にプリチャージするためのプリチャージ回路が設け
られ、読出制御回路は、読出動作の終了後に、行デコー
ダ、列デコーダ、読出回路およびセンスアンプを非活性
化させるとともにプリチャージ回路を活性化させる。こ
の場合は、１つの読出書込命令信号を与えればプリチャ
ージまで行なわれるので、読出命令動作の一層の簡単化
を図ることができる。
対応して設けられ、対応のビット線対を予め定められた
電位にプリチャージするためのプリチャージ回路が設け
られ、読出制御回路は、読出動作の終了後に、行デコー
ダ、列デコーダ、読出回路およびセンスアンプを非活性
化させるとともにプリチャージ回路を活性化させる。こ
の場合は、１つの読出書込命令信号を与えればプリチャ
ージまで行なわれるので、読出命令動作の一層の簡単化
を図ることができる。
【００６７】また好ましくは、センスアンプは、それぞ
れ第１のノードと第１および第２のビット線との間に接
続され、それらのゲート電極がそれぞれ第２および第１
のビット線に接続された第１の導電形式の第５および第
６のトランジスタと、それぞれ第２のノードと第１およ
び第２のビット線との間に接続され、それらのゲート電
極がそれぞれ第２および第１のビット線に接続された第
２の導電形式の第７おおよび第８のトランジスタを含
む。センスアンプは、第１のノードに第１の駆動電位が
与えられるとともに第２のノードに第２の駆動電位が与
えられたことに応じて活性化される。この場合は、セン
スアンプを容易に構成することができる。
れ第１のノードと第１および第２のビット線との間に接
続され、それらのゲート電極がそれぞれ第２および第１
のビット線に接続された第１の導電形式の第５および第
６のトランジスタと、それぞれ第２のノードと第１およ
び第２のビット線との間に接続され、それらのゲート電
極がそれぞれ第２および第１のビット線に接続された第
２の導電形式の第７おおよび第８のトランジスタを含
む。センスアンプは、第１のノードに第１の駆動電位が
与えられるとともに第２のノードに第２の駆動電位が与
えられたことに応じて活性化される。この場合は、セン
スアンプを容易に構成することができる。
【図１】 この発明の実施の形態１によるＤＲＡＭの全
体構成を示すブロック図である。
体構成を示すブロック図である。
【図２】 図１に示したメモリマットの構成を示すブロ
ック図である。
ック図である。
【図３】 図２に示したメモリブロックの構成を示す回
路ブロック図である。
路ブロック図である。
【図４】 図２に示したセンスブロックの構成を示す回
路ブロック図である。
路ブロック図である。
【図５】 図４に示したセンスアンプ＋入出力制御回路
８の構成を示す回路ブロック図である。
８の構成を示す回路ブロック図である。
【図６】 図５に示したイコライザの構成を示す回路図
である。
である。
【図７】 図１〜図６に示したＤＲＡＭの書込動作を示
すタイムチャートである。
すタイムチャートである。
【図８】 この発明の実施の形態２によるＤＲＡＭの要
部を示す回路ブロック図である。
部を示す回路ブロック図である。
【図９】 従来のＤＲＡＭの要部を示す回路ブロック図
である。
である。
【図１０】 図９に示したＤＲＡＭの書込動作を示すタ
イムチャートである。
イムチャートである。
【図１１】 従来の他のＤＲＡＭの要部を示す回路ブロ
ック図である。
ック図である。
１ ＤＲＡＭ、２ 行／列アドレスバッファ＋クロック
発生回路、３ 行／列デコード回路、４ メモリマッ
ト、５ データ入出力回路、６ ライトドライバ＋リー
ドアンプ帯、７ 入出力バッファ群、ＭＡ メモリセル
アレイ、ＳＡ センスアンプ帯、ＭＢ メモリブロッ
ク、ＳＢ センスブロック、ＭＣ メモリセル、ＷＬ
ワード線、ＢＬ，／ＢＬ ビット線対、８，９ センス
アンプ＋入出力制御回路、ＷＤＬ，／ＷＤＬ ライトデ
ータ線対、ＲＤＬ，／ＲＤＬ リードデータ線対、１
０，１３ 転送ゲート、１１，１２，１４，１５，２
１，２２，２６，２７，３１〜３４，５１〜５４，５
６，５７，６２〜６５ ＮチャネルＭＯＳトランジス
タ、１６，１７，６０ イコライザ、２０，５５ セン
スアンプ、２３，２４，３５〜３７，５８，５９ Ｐチ
ャネルＭＯＳトランジスタ、２５リード列選択ゲート、
３０，３０′，５０，６１ ライト列選択ゲート。
発生回路、３ 行／列デコード回路、４ メモリマッ
ト、５ データ入出力回路、６ ライトドライバ＋リー
ドアンプ帯、７ 入出力バッファ群、ＭＡ メモリセル
アレイ、ＳＡ センスアンプ帯、ＭＢ メモリブロッ
ク、ＳＢ センスブロック、ＭＣ メモリセル、ＷＬ
ワード線、ＢＬ，／ＢＬ ビット線対、８，９ センス
アンプ＋入出力制御回路、ＷＤＬ，／ＷＤＬ ライトデ
ータ線対、ＲＤＬ，／ＲＤＬ リードデータ線対、１
０，１３ 転送ゲート、１１，１２，１４，１５，２
１，２２，２６，２７，３１〜３４，５１〜５４，５
６，５７，６２〜６５ ＮチャネルＭＯＳトランジス
タ、１６，１７，６０ イコライザ、２０，５５ セン
スアンプ、２３，２４，３５〜３７，５８，５９ Ｐチ
ャネルＭＯＳトランジスタ、２５リード列選択ゲート、
３０，３０′，５０，６１ ライト列選択ゲート。
フロントページの続き
Ｆターム(参考） 5M024 AA42 AA50 AA91 BB09 BB10
BB14 BB15 BB17 BB20 BB27
BB35 BB36 CC68 CC70 CC74
CC82 CC92 CC93 CC97 DD02
DD06 DD09 DD90 PP01 PP03
PP07
Claims (7)
- 【請求項１】 データ信号の書換が可能な半導体記憶装
置であって、 複数行複数列に配置された複数のメモリセルと、それぞ
れ前記複数行に対応して設けられた複数のワード線と、
それぞれ前記複数列に対応して設けられた複数のビット
線対とを含むメモリブロック、 各ビット線対に対応して設けられ、第１のノードに第１
の駆動電位が与えられたことに応じて活性化され、対応
のビット線対間に生じた電位差を増幅するセンスアン
プ、 行アドレス信号に従って前記複数のワード線のうちのい
ずれかのワード線を選択し、そのワード線に対応する各
メモリセルを活性化させる行デコーダ、 列アドレス信号に従って前記複数のビット線対のうちの
いずれかのビット線対を選択する列デコーダ、 前記複数のビット線対に共通に設けられた書込データ線
対、 書込データ信号に従って前記書込データ線対に含まれる
第１および第２の書込データ線のうちのいずれか一方の
書込データ線を第１の電位にするとともに他方の書込デ
ータ線を第２の電位にする書込回路、および書込動作時
に前記列デコーダによって選択されたビット線対に前記
書込データ線対のデータ信号を伝達する書込用列選択ゲ
ートを備え、 前記書込用列選択ゲートは、 各ビット線対に対応して設けられ、それらのゲート電極
がそれぞれ前記第１および第２の書込データ線に接続さ
れ、それらの第１の電極がともに前記第１のノードに接
続された第１および第２のトランジスタ、および各ビッ
ト線対に対応して設けられ、それらの第１の電極がそれ
ぞれ前記第１および第２のトランジスタの第２の電極に
接続され、それらの第２の電極がそれぞれ対応のビット
線対に含まれる第１および第２のビット線に接続され、
書込動作時に前記列デコーダによって対応のビット線対
が選択されたことに応じて導通する第３および第４のト
ランジスタを含む、半導体記憶装置。 - 【請求項２】 前記第１および第２のトランジスタは、
前記複数のビット線対に共通に設けられている、請求項
１に記載の半導体記憶装置。 - 【請求項３】 さらに、書込命令信号に応答して、前記
行デコーダ、前記列デコーダおよび前記書込回路を活性
化させた後に前記第１のノードに前記第１の駆動電位を
与えて前記センスアンプを活性化させる書込制御回路を
備える、請求項１または請求項２に記載の半導体記憶装
置。 - 【請求項４】 さらに、各ビット線対に対応して設けら
れ、対応のビット線対を予め定められた電位にプリチャ
ージするためのプリチャージ回路を備え、 前記書込制御回路は、書込動作の終了後に、前記行デコ
ーダ、前記列デコーダ、前記書込回路および前記センス
アンプを非活性化させるとともに前記プリチャージ回路
を活性化させる、請求項３に記載の半導体記憶装置。 - 【請求項５】 さらに、前記複数のビット線対に共通に
設けられた読出データ線対、 読出動作時に前記列デコーダによって選択されたビット
線対のデータ信号を前記読出データ線対に伝達する読出
用列選択ゲート、 前記読出データ線対に含まれる第１および第２の読出デ
ータ線の電位を比較し、比較結果に応じた論理レベルの
データ信号を出力する読出回路、および読出命令信号に
応答して、前記行デコーダ、前記列デコーダ、および前
記読出回路を活性化させた後に前記第１のノードに前記
第１の駆動電位を与えて前記センスアンプを活性化させ
る読出制御回路を備える、請求項１または請求項２に記
載の半導体記憶装置。 - 【請求項６】 さらに、各ビット線対に対応して設けら
れ、対応のビット線対を予め定められた電位にプリチャ
ージするためのプリチャージ回路を備え、 前記読出制御回路は、読出動作の終了後に、前記行デコ
ーダ、前記列デコーダ、前記読出回路および前記センス
アンプを非活性化させるとともに前記プリチャージ回路
を活性化させる、請求項５に記載の半導体記憶装置。 - 【請求項７】 前記センスアンプは、 それぞれ前記第１のノードと前記第１および第２のビッ
ト線との間に接続され、それらのゲート電極がそれぞれ
前記第２および第１のビット線に接続された第１の導電
形式の第５および第６のトランジスタ、およびそれぞれ
第２のノードと前記第１および第２のビット線との間に
接続され、それらのゲート電極がそれぞれ前記第２およ
び第１のビット線に接続された第２の導電形式の第７お
よび第８のトランジスタを含み、 前記センスアンプは、前記第１のノードに前記第１の駆
動電位が与えられるとともに前記第２のノードに前記第
２の駆動電位が与えられたことに応じて活性化される、
請求項１から請求項６のいずれかに記載の半導体記憶装
置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001397190A JP2003196983A (ja) | 2001-12-27 | 2001-12-27 | 半導体記憶装置 |
| US10/222,840 US6674685B2 (en) | 2001-12-27 | 2002-08-19 | Semiconductor memory device having write column select gate |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001397190A JP2003196983A (ja) | 2001-12-27 | 2001-12-27 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003196983A true JP2003196983A (ja) | 2003-07-11 |
Family
ID=19189158
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001397190A Withdrawn JP2003196983A (ja) | 2001-12-27 | 2001-12-27 | 半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6674685B2 (ja) |
| JP (1) | JP2003196983A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008016169A (ja) | 2006-06-30 | 2008-01-24 | Hynix Semiconductor Inc | 半導体メモリ素子及びその駆動方法 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005332499A (ja) * | 2004-05-20 | 2005-12-02 | Fujitsu Ltd | 半導体記憶装置 |
| KR101662821B1 (ko) | 2010-06-16 | 2016-10-05 | 삼성전자주식회사 | 멀티-페이지 프로그램 방법, 그것을 이용한 불 휘발성 메모리 장치, 그리고 그것을 포함한 데이터 저장 시스템 |
| JP2019102106A (ja) * | 2017-11-28 | 2019-06-24 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08147975A (ja) | 1994-11-14 | 1996-06-07 | Sony Corp | 半導体メモリ回路 |
| JP2740486B2 (ja) | 1995-10-18 | 1998-04-15 | 三洋電機株式会社 | 半導体記憶装置 |
| JP2001143470A (ja) | 1999-11-12 | 2001-05-25 | Mitsubishi Electric Corp | 半導体記憶装置 |
| US6339541B1 (en) * | 2000-06-16 | 2002-01-15 | United Memories, Inc. | Architecture for high speed memory circuit having a relatively large number of internal data lines |
-
2001
- 2001-12-27 JP JP2001397190A patent/JP2003196983A/ja not_active Withdrawn
-
2002
- 2002-08-19 US US10/222,840 patent/US6674685B2/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008016169A (ja) | 2006-06-30 | 2008-01-24 | Hynix Semiconductor Inc | 半導体メモリ素子及びその駆動方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US6674685B2 (en) | 2004-01-06 |
| US20030123317A1 (en) | 2003-07-03 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20050301 |