JP2003196983A - 半導体記憶装置 - Google Patents
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- G11C2207/229—Timing of a write operation
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
Abstract
(57)【要約】
【課題】 ランダムアクセスの高速化を図ることが可能
な半導体記憶装置を提供する。 【解決手段】 このDRAMは、ノードN3,N4がそ
れぞれ「L」レベルおよび「H」レベルにされたことに
応じて活性化され、ビット線対BL,/BL間の電位差
を増幅するセンスアンプ20と、ノードN3が「L」レ
ベルにされたことに応じて活性化され、対応のライト列
選択線WCSLが「H」レベルにされたことに応じてラ
イトデータ線対WDL,/WDLのデータ信号を対応の
センスアンプ20に書込むためのライト列選択ゲート3
0とを備える。したがって、データ信号のセンスアンプ
20への書込とメモリセルデータのセンス増幅とを同時
に行なうことができる。
な半導体記憶装置を提供する。 【解決手段】 このDRAMは、ノードN3,N4がそ
れぞれ「L」レベルおよび「H」レベルにされたことに
応じて活性化され、ビット線対BL,/BL間の電位差
を増幅するセンスアンプ20と、ノードN3が「L」レ
ベルにされたことに応じて活性化され、対応のライト列
選択線WCSLが「H」レベルにされたことに応じてラ
イトデータ線対WDL,/WDLのデータ信号を対応の
センスアンプ20に書込むためのライト列選択ゲート3
0とを備える。したがって、データ信号のセンスアンプ
20への書込とメモリセルデータのセンス増幅とを同時
に行なうことができる。
Description
【0001】
【発明の属する技術分野】この発明は半導体記憶装置に
関し、特に、データ信号の書換が可能な半導体記憶装置
に関する。
関し、特に、データ信号の書換が可能な半導体記憶装置
に関する。
【0002】
【従来の技術】図9は、従来のダイナミックランダムア
クセスメモリ(以下、DRAMと称す)の要部を示す回
路ブロック図である。図9において、このDRAMは、
行列状に配列された複数のメモリセルMCと、各行に対
応して設けられたワード線WLと、各列に対応して設け
られたビット線対BL,/BLと、ライトデータ線対W
DL,/WDLとを備える。また、このDRAMは、各
列に対応して設けられたライト列選択ゲート50、セン
スアンプ55およびイコライザ60を備える。
クセスメモリ(以下、DRAMと称す)の要部を示す回
路ブロック図である。図9において、このDRAMは、
行列状に配列された複数のメモリセルMCと、各行に対
応して設けられたワード線WLと、各列に対応して設け
られたビット線対BL,/BLと、ライトデータ線対W
DL,/WDLとを備える。また、このDRAMは、各
列に対応して設けられたライト列選択ゲート50、セン
スアンプ55およびイコライザ60を備える。
【0003】ライト列選択ゲート50は、NチャネルM
OSトランジスタ51〜54を含む。NチャネルMOS
トランジスタ51,52はビット線BLとライトデータ
線WDLとの間に直列接続され、NチャネルMOSトラ
ンジスタ53,54はビット線/BLとライトデータ線
/WDLとの間に直列接続される。NチャネルMOSト
ランジスタ51,53のゲートはライト列選択線WCS
Lに接続され、NチャネルMOSトランジスタ52,5
4のゲートは信号WDEを受ける。信号WDEは、ライ
トマスク時は「L」レベルにされ、通常動作時は「H」
レベルにされる。信号WDEが「H」レベルにされてい
る期間において列アドレス信号CAに応じた列のライト
列選択線WCSLが選択レベルの「H」レベルにされる
と、その列のNチャネルMOSトランジスタ51〜54
が導通し、ビット線対BL,/BLとライトデータ線対
WDL,/WDLとが結合される。
OSトランジスタ51〜54を含む。NチャネルMOS
トランジスタ51,52はビット線BLとライトデータ
線WDLとの間に直列接続され、NチャネルMOSトラ
ンジスタ53,54はビット線/BLとライトデータ線
/WDLとの間に直列接続される。NチャネルMOSト
ランジスタ51,53のゲートはライト列選択線WCS
Lに接続され、NチャネルMOSトランジスタ52,5
4のゲートは信号WDEを受ける。信号WDEは、ライ
トマスク時は「L」レベルにされ、通常動作時は「H」
レベルにされる。信号WDEが「H」レベルにされてい
る期間において列アドレス信号CAに応じた列のライト
列選択線WCSLが選択レベルの「H」レベルにされる
と、その列のNチャネルMOSトランジスタ51〜54
が導通し、ビット線対BL,/BLとライトデータ線対
WDL,/WDLとが結合される。
【0004】センスアンプ55は、NチャネルMOSト
ランジスタ56,57およびPチャネルMOSトランジ
スタ58,59を含む。NチャネルMOSトランジスタ
56,57は、それぞれビット線BL,/BLとノード
N51との間に接続され、それらのゲートはそれぞれビ
ット線/BL,BLに接続される。PチャネルMOSト
ランジスタ58,59は、それぞれビット線BL,/B
LとノードN52との間に接続され、それらのゲートは
それぞれビット線/BL,BLに接続される。ノードN
51,N52には、それぞれセンスアンプ活性化信号S
NL,SPLが与えられる。センスアンプ活性化信号S
NL,SPLは、スタンバイ時はともに電源電位VCC
の1/2の電位VCC/2にされ、アクティブ時はそれ
ぞれ「L」レベルおよび「H」レベルにされる。センス
アンプ55は、センスアンプ活性化信号SNL,SPL
がそれぞれ「L」レベルおよび「H」レベルにされたこ
とに応じて活性化され、対応のビット線対BL,/BL
間に生じた微小電位差を電源電位VCCに増幅する。
ランジスタ56,57およびPチャネルMOSトランジ
スタ58,59を含む。NチャネルMOSトランジスタ
56,57は、それぞれビット線BL,/BLとノード
N51との間に接続され、それらのゲートはそれぞれビ
ット線/BL,BLに接続される。PチャネルMOSト
ランジスタ58,59は、それぞれビット線BL,/B
LとノードN52との間に接続され、それらのゲートは
それぞれビット線/BL,BLに接続される。ノードN
51,N52には、それぞれセンスアンプ活性化信号S
NL,SPLが与えられる。センスアンプ活性化信号S
NL,SPLは、スタンバイ時はともに電源電位VCC
の1/2の電位VCC/2にされ、アクティブ時はそれ
ぞれ「L」レベルおよび「H」レベルにされる。センス
アンプ55は、センスアンプ活性化信号SNL,SPL
がそれぞれ「L」レベルおよび「H」レベルにされたこ
とに応じて活性化され、対応のビット線対BL,/BL
間に生じた微小電位差を電源電位VCCに増幅する。
【0005】イコライザ60は、ビット線イコライズ信
号BLEQが活性化レベルの「L」レベルにされたこと
に応じて活性化され、対応のビット線対BL,/BLを
ビット線プリチャージ電位VBL(=VCC/2)にプ
リチャージする。
号BLEQが活性化レベルの「L」レベルにされたこと
に応じて活性化され、対応のビット線対BL,/BLを
ビット線プリチャージ電位VBL(=VCC/2)にプ
リチャージする。
【0006】図10は、図9に示したDRAMの書込動
作を示すタイムチャートである。スタンバイ状態では、
ワード線WLが非選択レベルの「L」レベルにされてメ
モリセルMCが非活性化され、ライト列選択線WCSL
が非選択レベルの「L」レベルにされてライト列選択ゲ
ート50が非導通にされている。また、イコライザ60
は活性化されてビット線対BL,/BLがビット線プリ
チャージ電位VCC/2にプリチャージされ、センスア
ンプ活性化信号SPL,SNLが中間レベルVCC/2
にされてセンスアンプ55が非活性化されている。ま
た、信号WDEは「H」レベルにされているものとす
る。
作を示すタイムチャートである。スタンバイ状態では、
ワード線WLが非選択レベルの「L」レベルにされてメ
モリセルMCが非活性化され、ライト列選択線WCSL
が非選択レベルの「L」レベルにされてライト列選択ゲ
ート50が非導通にされている。また、イコライザ60
は活性化されてビット線対BL,/BLがビット線プリ
チャージ電位VCC/2にプリチャージされ、センスア
ンプ活性化信号SPL,SNLが中間レベルVCC/2
にされてセンスアンプ55が非活性化されている。ま
た、信号WDEは「H」レベルにされているものとす
る。
【0007】第1に、アクティブコマンドACTおよび
行アドレス信号RAが与えられ、イコライザ60が非活
性化されるとともに、行アドレス信号RAに応じた行の
ワード線WLが選択レベルの「H」レベルに立上げられ
る。ワード線WLが選択レベルの「H」レベルにされる
と、そのワード線WLに対応する各メモリセルMCが活
性化され、各ビット線対BL,/BL間にそのメモリセ
ルMCの記憶データに応じた極性の微小電位差が発生す
る。次いでセンスアンプ活性化信号SPL,SNLがそ
れぞれ「H」レベルおよび「L」レベルにされてセンス
アンプ55が活性化され、ビット線対BL,/BL間の
電位差が電源電圧VCCに増幅される。
行アドレス信号RAが与えられ、イコライザ60が非活
性化されるとともに、行アドレス信号RAに応じた行の
ワード線WLが選択レベルの「H」レベルに立上げられ
る。ワード線WLが選択レベルの「H」レベルにされる
と、そのワード線WLに対応する各メモリセルMCが活
性化され、各ビット線対BL,/BL間にそのメモリセ
ルMCの記憶データに応じた極性の微小電位差が発生す
る。次いでセンスアンプ活性化信号SPL,SNLがそ
れぞれ「H」レベルおよび「L」レベルにされてセンス
アンプ55が活性化され、ビット線対BL,/BL間の
電位差が電源電圧VCCに増幅される。
【0008】第2に、ライトコマンドWRTおよび列ア
ドレス信号CAが与えられ、その列アドレス信号CAに
応じた列のライト列選択線WCSLが選択レベルの
「H」レベルに立上げられてその列のライト列選択ゲー
ト50が導通し、その列のビット線対BL,/BLとラ
イトデータ線対WDL,/WDLとが結合される。ライ
トデータ線WDL,/WDLは、予め、書込データ信号
に従ってたとえば「L」レベルおよび「H」レベルにそ
れぞれされている。したがって、選択された列のビット
線BL,/BLのレベルはそれぞれライトデータ線WD
L,/WDLのレベルに書換えられる。選択されなかっ
た列のビット線BL,/BLのレベルは、そのまま保持
される。ライト列選択線WCSLは、所定時間経過後に
非選択レベルの「L」レベルに立下げられる。
ドレス信号CAが与えられ、その列アドレス信号CAに
応じた列のライト列選択線WCSLが選択レベルの
「H」レベルに立上げられてその列のライト列選択ゲー
ト50が導通し、その列のビット線対BL,/BLとラ
イトデータ線対WDL,/WDLとが結合される。ライ
トデータ線WDL,/WDLは、予め、書込データ信号
に従ってたとえば「L」レベルおよび「H」レベルにそ
れぞれされている。したがって、選択された列のビット
線BL,/BLのレベルはそれぞれライトデータ線WD
L,/WDLのレベルに書換えられる。選択されなかっ
た列のビット線BL,/BLのレベルは、そのまま保持
される。ライト列選択線WCSLは、所定時間経過後に
非選択レベルの「L」レベルに立下げられる。
【0009】第3に、プリチャージコマンドPREが与
えられ、ワード線WLが非選択レベルの「L」レベルに
立下げられてメモリセルMCが非活性化され、センスア
ンプ活性化信号SPL,SNLが中間レベルVCC/2
にされてセンスアンプ55が非活性化され、イコライザ
60が活性化されてビット線対BL,/BLがビット線
プリチャージ電位VBLにされる。このようにして、デ
ータ信号の書込が行なわれる。
えられ、ワード線WLが非選択レベルの「L」レベルに
立下げられてメモリセルMCが非活性化され、センスア
ンプ活性化信号SPL,SNLが中間レベルVCC/2
にされてセンスアンプ55が非活性化され、イコライザ
60が活性化されてビット線対BL,/BLがビット線
プリチャージ電位VBLにされる。このようにして、デ
ータ信号の書込が行なわれる。
【0010】また図11は、従来の他のDRAMの要部
を示す回路ブロック図である。図11を参照して、この
DRAMが図9のDRAMと異なる点は、ライト列選択
ゲート50がライト列選択ゲート61で置換されている
点である。ライト列選択ゲート61は、NチャネルMO
Sトランジスタ62〜65を含む。NチャネルMOSト
ランジスタ62,63はビット線BLと接地電位GND
のラインとの間に直列接続され、NチャネルMOSトラ
ンジスタ64,65はビット線/BLと接地電位GND
のラインとの間に直列接続される。NチャネルMOSト
ランジスタ62,64のゲートはともにライト列選択線
WCSLに接続され、NチャネルMOSトランジスタ6
3,65のゲートはそれぞれライトデータ線/WDL,
WDLに接続される。
を示す回路ブロック図である。図11を参照して、この
DRAMが図9のDRAMと異なる点は、ライト列選択
ゲート50がライト列選択ゲート61で置換されている
点である。ライト列選択ゲート61は、NチャネルMO
Sトランジスタ62〜65を含む。NチャネルMOSト
ランジスタ62,63はビット線BLと接地電位GND
のラインとの間に直列接続され、NチャネルMOSトラ
ンジスタ64,65はビット線/BLと接地電位GND
のラインとの間に直列接続される。NチャネルMOSト
ランジスタ62,64のゲートはともにライト列選択線
WCSLに接続され、NチャネルMOSトランジスタ6
3,65のゲートはそれぞれライトデータ線/WDL,
WDLに接続される。
【0011】ライト列選択線WCSLが選択レベルの
「H」レベルに立上げられると、NチャネルMOSトラ
ンジスタ62,64が導通する。ライトデータ線WD
L,/WDLがそれぞれ「H」レベルおよび「L」レベ
ルの場合は、NチャネルMOSトランジスタ65が導通
するとともにNチャネルMOSトランジスタ63が非導
通になり、ビット線/BLが「L」レベルに引下げら
れ、センスアンプ55によってビット線BLが「H」レ
ベルに引上げられる。ライトデータ線WDL,/WDL
がそれぞれ「L」レベルおよび「H」レベルの場合は、
NチャネルMOSトランジスタ63が導通するとともに
NチャネルMOSトランジスタ65が非導通になり、ビ
ット線BLが「L」レベルに引下げられ、センスアンプ
55によってビット線/BLが「H」レベルに引上げら
れる。他の構成および動作は、図9のDRAMと同じで
あるので、その説明は繰返さない。
「H」レベルに立上げられると、NチャネルMOSトラ
ンジスタ62,64が導通する。ライトデータ線WD
L,/WDLがそれぞれ「H」レベルおよび「L」レベ
ルの場合は、NチャネルMOSトランジスタ65が導通
するとともにNチャネルMOSトランジスタ63が非導
通になり、ビット線/BLが「L」レベルに引下げら
れ、センスアンプ55によってビット線BLが「H」レ
ベルに引上げられる。ライトデータ線WDL,/WDL
がそれぞれ「L」レベルおよび「H」レベルの場合は、
NチャネルMOSトランジスタ63が導通するとともに
NチャネルMOSトランジスタ65が非導通になり、ビ
ット線BLが「L」レベルに引下げられ、センスアンプ
55によってビット線/BLが「H」レベルに引上げら
れる。他の構成および動作は、図9のDRAMと同じで
あるので、その説明は繰返さない。
【0012】
【発明が解決しようとする課題】従来のDRAMでは、
活性化された1つのメモリセル行に対して複数回の列選
択動作を連続的に行なうページモードでは、1回のアク
ティブコマンドACTに続いて複数回のライトコマンド
WRTを入力すればよいので、高速の書込動作が可能と
なる。しかし、行アドレス信号RAおよび列アドレス信
号CAが毎回異なるランダムアクセスでは、図10で示
した3つのステップが毎回必要となり、書込動作の高速
化は困難である。
活性化された1つのメモリセル行に対して複数回の列選
択動作を連続的に行なうページモードでは、1回のアク
ティブコマンドACTに続いて複数回のライトコマンド
WRTを入力すればよいので、高速の書込動作が可能と
なる。しかし、行アドレス信号RAおよび列アドレス信
号CAが毎回異なるランダムアクセスでは、図10で示
した3つのステップが毎回必要となり、書込動作の高速
化は困難である。
【0013】具体的には、スタティックランダムアクセ
スメモリ(以下、SRAMと称す)では50MHz以上
でランダムアクセスすることが可能であるのに対し、D
RAMでは22MHz程度でしかランダムアクセスする
ことができない。これは、システムLSIにおいてSR
AMで実現されている機能をDRAMで実現しようとす
る場合の問題点となっている。
スメモリ(以下、SRAMと称す)では50MHz以上
でランダムアクセスすることが可能であるのに対し、D
RAMでは22MHz程度でしかランダムアクセスする
ことができない。これは、システムLSIにおいてSR
AMで実現されている機能をDRAMで実現しようとす
る場合の問題点となっている。
【0014】それゆえに、この発明の主たる目的は、ラ
ンダムアクセスの高速化を図ることが可能な半導体記憶
装置を提供することである。
ンダムアクセスの高速化を図ることが可能な半導体記憶
装置を提供することである。
【0015】
【課題を解決するための手段】この発明に係る半導体記
憶装置は、データ信号の書換が可能な半導体記憶装置で
あって、複数行複数列に配置された複数のメモリセル
と、それぞれ複数行に対応して設けられた複数のワード
線と、それぞれ複数列に対応して設けられた複数のビッ
ト線対とを含むメモリブロックと、各ビット線対に対応
して設けられ、所定のノードに駆動電位が与えられたこ
とに応じて活性化され、対応のビット線対間に生じた電
位差を増幅するセンスアンプと、行アドレス信号に従っ
て複数のワード線のうちのいずれかのワード線を選択
し、そのワード線に対応する各メモリセルを活性化させ
る行デコーダと、列アドレス信号に従って複数のビット
線対のうちのいずれかのビット線対を選択する列デコー
ダと、複数のビット線対に共通に設けられた書込データ
線対と、書込データ信号に従って書込データ線対に含ま
れる第1および第2の書込データ線のうちのいずれか一
方の書込データ線を第1の電位にするとともに他方の書
込データ線を第2の電位にする書込回路と、書込動作時
に列デコーダによって選択されたビット線対に書込デー
タ線対のデータ信号を伝達する書込用列選択ゲートとを
備えたものである。ここで、書込用列選択ゲートは、各
ビット線対に対応して設けられ、それらのゲート電極が
それぞれ第1および第2の書込データ線に接続され、そ
れらの第1の電極がともに第1のノードに接続された第
1および第2のトランジスタと、各ビット線対に対応し
て設けられ、それらの第1の電極がそれぞれ第1および
第2のトランジスタの第2の電極に接続され、それらの
第2の電極がそれぞれ対応のビット線対に含まれる第1
および第2のビット線に接続され、書込動作時に列デコ
ーダによって対応のビット線対が選択されたことに応じ
て導通する第3および第4のトランジスタを含む。
憶装置は、データ信号の書換が可能な半導体記憶装置で
あって、複数行複数列に配置された複数のメモリセル
と、それぞれ複数行に対応して設けられた複数のワード
線と、それぞれ複数列に対応して設けられた複数のビッ
ト線対とを含むメモリブロックと、各ビット線対に対応
して設けられ、所定のノードに駆動電位が与えられたこ
とに応じて活性化され、対応のビット線対間に生じた電
位差を増幅するセンスアンプと、行アドレス信号に従っ
て複数のワード線のうちのいずれかのワード線を選択
し、そのワード線に対応する各メモリセルを活性化させ
る行デコーダと、列アドレス信号に従って複数のビット
線対のうちのいずれかのビット線対を選択する列デコー
ダと、複数のビット線対に共通に設けられた書込データ
線対と、書込データ信号に従って書込データ線対に含ま
れる第1および第2の書込データ線のうちのいずれか一
方の書込データ線を第1の電位にするとともに他方の書
込データ線を第2の電位にする書込回路と、書込動作時
に列デコーダによって選択されたビット線対に書込デー
タ線対のデータ信号を伝達する書込用列選択ゲートとを
備えたものである。ここで、書込用列選択ゲートは、各
ビット線対に対応して設けられ、それらのゲート電極が
それぞれ第1および第2の書込データ線に接続され、そ
れらの第1の電極がともに第1のノードに接続された第
1および第2のトランジスタと、各ビット線対に対応し
て設けられ、それらの第1の電極がそれぞれ第1および
第2のトランジスタの第2の電極に接続され、それらの
第2の電極がそれぞれ対応のビット線対に含まれる第1
および第2のビット線に接続され、書込動作時に列デコ
ーダによって対応のビット線対が選択されたことに応じ
て導通する第3および第4のトランジスタを含む。
【0016】好ましくは、第1および第2のトランジス
タは、複数のビット線対に共通に設けられている。
タは、複数のビット線対に共通に設けられている。
【0017】また好ましくは、さらに、書込命令信号に
応答して、行デコーダ、列デコーダおよび書込回路を活
性化させた後に第1のノードに第1の駆動電位を与えて
センスアンプを活性化させる書込制御回路が設けられ
る。
応答して、行デコーダ、列デコーダおよび書込回路を活
性化させた後に第1のノードに第1の駆動電位を与えて
センスアンプを活性化させる書込制御回路が設けられ
る。
【0018】また好ましくは、さらに、各ビット線対に
対応して設けられ、対応のビット線対を予め定められた
電位にプリチャージするためのプリチャージ回路が設け
られ、書込制御回路は、書込動作の終了後に、行デコー
ダ、列デコーダ、書込回路およびセンスアンプを非活性
化させるとともにプリチャージ回路を活性化させる。
対応して設けられ、対応のビット線対を予め定められた
電位にプリチャージするためのプリチャージ回路が設け
られ、書込制御回路は、書込動作の終了後に、行デコー
ダ、列デコーダ、書込回路およびセンスアンプを非活性
化させるとともにプリチャージ回路を活性化させる。
【0019】また好ましくは、さらに、前記複数のビッ
ト線対に共通に設けられた読出データ線対と、読出動作
時に列デコーダによって選択されたビット線対のデータ
信号を読出データ線対に伝達する読出用列選択ゲート
と、読出データ線対に含まれる第1および第2の読出デ
ータ線の電位を比較し、比較結果に応じた論理レベルの
データ信号を出力する読出回路と、読出命令信号に応答
して、行デコーダ、列デコーダ、および読出回路を活性
化させた後に第1のノードに第1の駆動電位を与えてセ
ンスアンプを活性化させる読出制御回路とが設けられ
る。
ト線対に共通に設けられた読出データ線対と、読出動作
時に列デコーダによって選択されたビット線対のデータ
信号を読出データ線対に伝達する読出用列選択ゲート
と、読出データ線対に含まれる第1および第2の読出デ
ータ線の電位を比較し、比較結果に応じた論理レベルの
データ信号を出力する読出回路と、読出命令信号に応答
して、行デコーダ、列デコーダ、および読出回路を活性
化させた後に第1のノードに第1の駆動電位を与えてセ
ンスアンプを活性化させる読出制御回路とが設けられ
る。
【0020】また好ましくは、さらに、各ビット線対に
対応して設けられ、対応のビット線対を予め定められた
電位にプリチャージするためのプリチャージ回路が設け
られ、読出制御回路は、読出動作の終了後に、行デコー
ダ、列デコーダ、読出回路およびセンスアンプを非活性
化させるとともにプリチャージ回路を活性化させる。
対応して設けられ、対応のビット線対を予め定められた
電位にプリチャージするためのプリチャージ回路が設け
られ、読出制御回路は、読出動作の終了後に、行デコー
ダ、列デコーダ、読出回路およびセンスアンプを非活性
化させるとともにプリチャージ回路を活性化させる。
【0021】また好ましくは、センスアンプは、それぞ
れ第1のノードと第1および第2のビット線との間に接
続され、それらのゲート電極がそれぞれ第2および第1
のビット線に接続された第1の導電形式の第5および第
6のトランジスタと、それぞれ第2のノードと第1およ
び第2のビット線との間に接続され、それらのゲート電
極がそれぞれ第2および第1のビット線に接続された第
2の導電形式の第7および第8のトランジスタを含む。
センスアンプは、第1のノードに第1の駆動電位が与え
られるとともに第2のノードに第2の駆動電位が与えら
れたことに応じて活性化される。
れ第1のノードと第1および第2のビット線との間に接
続され、それらのゲート電極がそれぞれ第2および第1
のビット線に接続された第1の導電形式の第5および第
6のトランジスタと、それぞれ第2のノードと第1およ
び第2のビット線との間に接続され、それらのゲート電
極がそれぞれ第2および第1のビット線に接続された第
2の導電形式の第7および第8のトランジスタを含む。
センスアンプは、第1のノードに第1の駆動電位が与え
られるとともに第2のノードに第2の駆動電位が与えら
れたことに応じて活性化される。
【0022】
【発明の実施の形態】[実施の形態1]図1は、この発
明の実施の形態1によるDRAM1の全体構成を示すブ
ロック図である。図1において、このDRAM1は、行
/列アドレスバッファ+クロック発生回路2、行/列デ
コード回路3、メモリマット4およびデータ入出力回路
5を備える。このDRAM1では、同時に8k個(ただ
し、kは1以上の整数である)のデータ信号DQ1〜D
Q8kの入出力が可能となっており、8つのデータ信号
ごとに1つのライトマスク信号WMの入力端子が設けら
れている。
明の実施の形態1によるDRAM1の全体構成を示すブ
ロック図である。図1において、このDRAM1は、行
/列アドレスバッファ+クロック発生回路2、行/列デ
コード回路3、メモリマット4およびデータ入出力回路
5を備える。このDRAM1では、同時に8k個(ただ
し、kは1以上の整数である)のデータ信号DQ1〜D
Q8kの入出力が可能となっており、8つのデータ信号
ごとに1つのライトマスク信号WMの入力端子が設けら
れている。
【0023】行/列アドレスバッファ+クロック発生回
路2は、外部から与えられた行アドレス信号RA0〜R
Am(ただし、mは0以上の整数である)および列アド
レス信号CA0〜CAn(ただし、nは0以上の整数で
ある)を行/列デコード回路3に与えるとともに、外部
制御信号/RAS,/CAS,/WEに従ってリードク
ロック信号CLKRおよびライトクロック信号CLKW
などを生成しDRAM1全体を制御する。
路2は、外部から与えられた行アドレス信号RA0〜R
Am(ただし、mは0以上の整数である)および列アド
レス信号CA0〜CAn(ただし、nは0以上の整数で
ある)を行/列デコード回路3に与えるとともに、外部
制御信号/RAS,/CAS,/WEに従ってリードク
ロック信号CLKRおよびライトクロック信号CLKW
などを生成しDRAM1全体を制御する。
【0024】メモリマット4は、複数(図では3つ)の
センスアンプ帯SA1〜SA3と、それらの間に配置さ
れたメモリセルアレイMA1,MA2とを含む。メモリ
セルアレイMA1,MA2は、それぞれが1つのデータ
信号を記憶する複数のメモリセルを含む。複数のメモリ
セルは、予め定められた数8k個ずつグループ化されて
いる。各メモリセルグループは、行アドレスおよび列ア
ドレスによって決定される所定のアドレスに配置され
る。
センスアンプ帯SA1〜SA3と、それらの間に配置さ
れたメモリセルアレイMA1,MA2とを含む。メモリ
セルアレイMA1,MA2は、それぞれが1つのデータ
信号を記憶する複数のメモリセルを含む。複数のメモリ
セルは、予め定められた数8k個ずつグループ化されて
いる。各メモリセルグループは、行アドレスおよび列ア
ドレスによって決定される所定のアドレスに配置され
る。
【0025】行/列デコード回路3は、行/列アドレス
バッファ+クロック発生回路2から与えられる行アドレ
ス信号RA0〜RAmおよび列アドレス信号CA0〜C
Anに従って、メモリセルアレイMA1,MA2のアド
レスを指定する。センスアンプ帯SA1,SA2には、
後述するセンスアンプ+入出力制御回路群が設けられて
いる。センスアンプ+入出力制御回路群は、行/列デコ
ード回路3によって指定されたアドレスの8k個のメモ
リセルをデータ入出力回路5に接続する。データ入出力
回路5は、ライトドライバ+リードアンプ帯6および入
出力バッファ群7を含む。ライトドライバ+リードアン
プ帯6には、ライトドライバ群およびリードアンプ群が
設けられている。
バッファ+クロック発生回路2から与えられる行アドレ
ス信号RA0〜RAmおよび列アドレス信号CA0〜C
Anに従って、メモリセルアレイMA1,MA2のアド
レスを指定する。センスアンプ帯SA1,SA2には、
後述するセンスアンプ+入出力制御回路群が設けられて
いる。センスアンプ+入出力制御回路群は、行/列デコ
ード回路3によって指定されたアドレスの8k個のメモ
リセルをデータ入出力回路5に接続する。データ入出力
回路5は、ライトドライバ+リードアンプ帯6および入
出力バッファ群7を含む。ライトドライバ+リードアン
プ帯6には、ライトドライバ群およびリードアンプ群が
設けられている。
【0026】リードアンプ群は、リードクロック信号C
LKRに同期して動作し、選択された8k個のメモリセ
ルからの読出データ信号Q1〜Q8kを入出力バッファ
群7に与える。入出力バッファ群7は、外部制御信号/
OEに応答して、リードアンプ群からの読出データ信号
Q1〜Q8kを外部に出力する。ライトドライバ群は、
ライトクロック信号CLKWに同期して動作し、外部か
らの書込データ信号D1〜D8kを選択された8k個の
メモリセルに書込む。ただし、8k個のメモリセルのう
ちライトマスク信号WM1〜WMkによって指定された
メモリセルにはデータは書込まれない。
LKRに同期して動作し、選択された8k個のメモリセ
ルからの読出データ信号Q1〜Q8kを入出力バッファ
群7に与える。入出力バッファ群7は、外部制御信号/
OEに応答して、リードアンプ群からの読出データ信号
Q1〜Q8kを外部に出力する。ライトドライバ群は、
ライトクロック信号CLKWに同期して動作し、外部か
らの書込データ信号D1〜D8kを選択された8k個の
メモリセルに書込む。ただし、8k個のメモリセルのう
ちライトマスク信号WM1〜WMkによって指定された
メモリセルにはデータは書込まれない。
【0027】図2は、図1に示したメモリマット4の構
成を示すブロック図である。図2において、メモリセル
アレイMA1,MA2の各々は、それぞれデータ信号D
Q1〜DQ8kに対応する8k個のメモリブロックMB
に分割されている。またセンスアンプ帯SA1〜SA3
の各々は、それぞれデータ信号DQ1〜DQ8kに対応
する8k個のセンスブロックSBに分割されている。
成を示すブロック図である。図2において、メモリセル
アレイMA1,MA2の各々は、それぞれデータ信号D
Q1〜DQ8kに対応する8k個のメモリブロックMB
に分割されている。またセンスアンプ帯SA1〜SA3
の各々は、それぞれデータ信号DQ1〜DQ8kに対応
する8k個のセンスブロックSBに分割されている。
【0028】メモリマット4には、それぞれデータ信号
Q1〜Q8kを読出すための8k個の読出データ線対R
DL,/RDLと、それぞれデータ信号D1〜D8kを
書込むための8k個の書込データ線対WDL,/WDL
とが設けられている。読出データ線対RDL,/RDL
および書込データ線対WDL,/WDLは、対応の3つ
のセンスブロックSBおよび2つのメモリブロックMB
を横切るように配置され、それらの一方端はライトドラ
イバ+リードアンプ帯6に接続されている。
Q1〜Q8kを読出すための8k個の読出データ線対R
DL,/RDLと、それぞれデータ信号D1〜D8kを
書込むための8k個の書込データ線対WDL,/WDL
とが設けられている。読出データ線対RDL,/RDL
および書込データ線対WDL,/WDLは、対応の3つ
のセンスブロックSBおよび2つのメモリブロックMB
を横切るように配置され、それらの一方端はライトドラ
イバ+リードアンプ帯6に接続されている。
【0029】メモリブロックMBは、図3に示すよう
に、複数行複数列に配置された複数のメモリセルMC
と、それぞれ複数行に対応して設けられた複数のワード
線WLと、それぞれ複数列に対応して設けられた複数の
ビット線対BL,/BLとを含む。メモリセルMCは、
アクセス用のNチャネルMOSトランジスタQと情報記
憶用のキャパシタCとを含む周知のものである。
に、複数行複数列に配置された複数のメモリセルMC
と、それぞれ複数行に対応して設けられた複数のワード
線WLと、それぞれ複数列に対応して設けられた複数の
ビット線対BL,/BLとを含む。メモリセルMCは、
アクセス用のNチャネルMOSトランジスタQと情報記
憶用のキャパシタCとを含む周知のものである。
【0030】ワード線WLを選択レベルの「H」レベル
にすると、ワード線WLに対応する行の各メモリセルM
Cが活性化され、各メモリセルMCのデータの書込/読
出が可能になる。書込動作時は、1本のワード線WLを
選択レベルの「H」レベルにしてメモリセルMCを活性
化させた後、対応の書込データ信号(たとえばD1)に
従って1つのビット線対BL,/BLのうちの一方のビ
ット線を「H」レベルにし他方のビット線を「L」レベ
ルにする。これにより、ビット線の電位が所望のメモリ
セルMCに書込まれる。
にすると、ワード線WLに対応する行の各メモリセルM
Cが活性化され、各メモリセルMCのデータの書込/読
出が可能になる。書込動作時は、1本のワード線WLを
選択レベルの「H」レベルにしてメモリセルMCを活性
化させた後、対応の書込データ信号(たとえばD1)に
従って1つのビット線対BL,/BLのうちの一方のビ
ット線を「H」レベルにし他方のビット線を「L」レベ
ルにする。これにより、ビット線の電位が所望のメモリ
セルMCに書込まれる。
【0031】読出動作時は、ビット線対BL,/BLの
電位をビット線プリチャージ電位VBL(=VCC/
2)にイコライズした後、1本のワード線WLを選択レ
ベルの「H」レベルにしてメモリセルMCを活性化させ
る。これにより、各ビット線対BL,/BL間にメモリ
セルMCの記憶データに応じた微小電位差が生じる。各
ビット線対BL,/BL間の微小電位差を電源電位VC
Cに増幅した後、1つのビット線対BL,/BLの電位
差を検出することにより、所望のメモリセルMCのデー
タ信号を読出すことができる。
電位をビット線プリチャージ電位VBL(=VCC/
2)にイコライズした後、1本のワード線WLを選択レ
ベルの「H」レベルにしてメモリセルMCを活性化させ
る。これにより、各ビット線対BL,/BL間にメモリ
セルMCの記憶データに応じた微小電位差が生じる。各
ビット線対BL,/BL間の微小電位差を電源電位VC
Cに増幅した後、1つのビット線対BL,/BLの電位
差を検出することにより、所望のメモリセルMCのデー
タ信号を読出すことができる。
【0032】センスアンプ帯SA2のセンスブロックS
Bは、図4に示すように、上記2つのメモリブロックM
B,MBの各奇数番のビット線対BL,/BLに共通に
設けられたセンスアンプ+入出力制御回路8を含む。セ
ンスアンプ帯SA1,SA3のセンスブロックSBは、
隣接するメモリブロックMBの各偶数番のビット線対B
L,/BLに対応して設けられたセンスアンプ+入出力
制御回路9を含む。
Bは、図4に示すように、上記2つのメモリブロックM
B,MBの各奇数番のビット線対BL,/BLに共通に
設けられたセンスアンプ+入出力制御回路8を含む。セ
ンスアンプ帯SA1,SA3のセンスブロックSBは、
隣接するメモリブロックMBの各偶数番のビット線対B
L,/BLに対応して設けられたセンスアンプ+入出力
制御回路9を含む。
【0033】センスアンプ+入出力制御回路8は、図5
に示すように、転送ゲート10,13、イコライザ1
6,17、センスアンプ20、リード列選択ゲート2
5、ライト列選択ゲート30を含む。転送ゲート10
は、メモリセルアレイMA1のメモリブロックMBの対
応のビット線対BL,/BLとノードN1,N2との間
にそれぞれ接続され、それらのゲートはともに信号BL
ILを受ける1対のNチャネルMOSトランジスタ1
1,12を含む。転送ゲート13は、メモリセルアレイ
MA2のメモリブロックMBの対応のビット線対BL,
/BLとノードN1,N2との間にそれぞれ接続され、
それらのゲートはともに信号BLIRを受ける1対のN
チャネルMOSトランジスタ14,15を含む。
に示すように、転送ゲート10,13、イコライザ1
6,17、センスアンプ20、リード列選択ゲート2
5、ライト列選択ゲート30を含む。転送ゲート10
は、メモリセルアレイMA1のメモリブロックMBの対
応のビット線対BL,/BLとノードN1,N2との間
にそれぞれ接続され、それらのゲートはともに信号BL
ILを受ける1対のNチャネルMOSトランジスタ1
1,12を含む。転送ゲート13は、メモリセルアレイ
MA2のメモリブロックMBの対応のビット線対BL,
/BLとノードN1,N2との間にそれぞれ接続され、
それらのゲートはともに信号BLIRを受ける1対のN
チャネルMOSトランジスタ14,15を含む。
【0034】行/列デコード回路3によって信号BLI
L,BLIRのうちの信号BLILが「L」レベルにさ
れると、転送ゲート10の2つのNチャネルMOSトラ
ンジスタ11,12が非導通になり、メモリセルアレイ
MA1のビット線対BL,/BLとノードN1,N2と
が切離される。行/列デコード回路3によって信号BL
IL,BLIRのうちの信号BLIRが「L」レベルに
されると、転送ゲート13の2つのNチャネルMOSト
ランジスタ14,15が非導通になり、メモリセルアレ
イMA2のビット線対BL,/BLとノードN1,N2
とが切離される。
L,BLIRのうちの信号BLILが「L」レベルにさ
れると、転送ゲート10の2つのNチャネルMOSトラ
ンジスタ11,12が非導通になり、メモリセルアレイ
MA1のビット線対BL,/BLとノードN1,N2と
が切離される。行/列デコード回路3によって信号BL
IL,BLIRのうちの信号BLIRが「L」レベルに
されると、転送ゲート13の2つのNチャネルMOSト
ランジスタ14,15が非導通になり、メモリセルアレ
イMA2のビット線対BL,/BLとノードN1,N2
とが切離される。
【0035】イコライザ16は、メモリセルアレイMA
1のビット線対BL,/BLに接続され、ビット線イコ
ライズ信号BLEQLが活性化レベルの「L」レベルに
されたことに応じて対応のビット線対BL,/BLをビ
ット線プリチャージ電位VBL(=VCC/2)にイコ
ライズする。
1のビット線対BL,/BLに接続され、ビット線イコ
ライズ信号BLEQLが活性化レベルの「L」レベルに
されたことに応じて対応のビット線対BL,/BLをビ
ット線プリチャージ電位VBL(=VCC/2)にイコ
ライズする。
【0036】すなわちイコライザ16は、図6に示した
ように、PチャネルMOSトランジスタ35〜37を含
む。PチャネルMOSトランジスタ35はビット線対B
L,/BLの間に接続され、PチャネルMOSトランジ
スタ36,37はビット線BLと/BLの間に直列接続
される。PチャネルMOSトランジスタ35〜37のゲ
ートには、ビット線イコライズ信号BLEQLが与えら
れる。PチャネルMOSトランジスタ36と37の間の
ノードには、ビット線プリチャージ電位VBLが与えら
れる。
ように、PチャネルMOSトランジスタ35〜37を含
む。PチャネルMOSトランジスタ35はビット線対B
L,/BLの間に接続され、PチャネルMOSトランジ
スタ36,37はビット線BLと/BLの間に直列接続
される。PチャネルMOSトランジスタ35〜37のゲ
ートには、ビット線イコライズ信号BLEQLが与えら
れる。PチャネルMOSトランジスタ36と37の間の
ノードには、ビット線プリチャージ電位VBLが与えら
れる。
【0037】行/列デコード回路3によってビット線イ
コライズ信号BLEQLが活性化レベルの「L」レベル
にされると、PチャネルMOSトランジスタ35〜37
が導通してビット線BL,/BLがともにビット線プリ
チャージ電位VBLにされる。行/列デコード回路3に
よってビット線イコライズ信号BLEQLが非活性化レ
ベルの「H」レベルにされると、PチャネルMOSトラ
ンジスタ35〜37が非導通になってビット線BL,/
BLのイコライズが停止される。
コライズ信号BLEQLが活性化レベルの「L」レベル
にされると、PチャネルMOSトランジスタ35〜37
が導通してビット線BL,/BLがともにビット線プリ
チャージ電位VBLにされる。行/列デコード回路3に
よってビット線イコライズ信号BLEQLが非活性化レ
ベルの「H」レベルにされると、PチャネルMOSトラ
ンジスタ35〜37が非導通になってビット線BL,/
BLのイコライズが停止される。
【0038】図5に戻って、イコライザ17は、メモリ
セルアレイMA2のビット線対BL,/BLに接続さ
れ、ビット線イコライズ信号BLEQRが活性化レベル
の「L」レベルにされたことに応じて対応のビット線対
BL,/BLをビット線プリチャージ電位VBLにイコ
ライズする。イコライザ17は、イコライザ16と同様
の構成である。
セルアレイMA2のビット線対BL,/BLに接続さ
れ、ビット線イコライズ信号BLEQRが活性化レベル
の「L」レベルにされたことに応じて対応のビット線対
BL,/BLをビット線プリチャージ電位VBLにイコ
ライズする。イコライザ17は、イコライザ16と同様
の構成である。
【0039】センスアンプ20は、センスアンプ活性化
信号SNL,SPLがそれぞれ「L」レベルおよび
「H」レベルにされたことに応じて活性化され、ノード
N1,N2間に生じた微小電位差を電源電圧VCCに増
幅する。すなわちセンスアンプ14は、NチャネルMO
Sトランジスタ21,22およびPチャネルMOSトラ
ンジスタ23,24を含む。NチャネルMOSトランジ
スタ21,22は、ノードN3とノードN1,N2との
間にそれぞれ接続され、それらのゲートはそれぞれノー
ドN2,N1に接続される。PチャネルMOSトランジ
スタ23,24は、それぞれノードN1,N2とノード
N4との間に接続され、それらのゲートはそれぞれノー
ドN2,N1に接続される。ノードN3,N4には、そ
れぞれセンスアンプ活性化信号SNL,SPLが与えら
れる。センスアンプ活性化信号SNL,SPLは、行/
列デコード回路3によって生成され、スタンバイ時はと
もに中間レベル(VCC/2)にされ、アクティブ時は
それぞれ「L」レベルおよび「H」レベルにされる。
信号SNL,SPLがそれぞれ「L」レベルおよび
「H」レベルにされたことに応じて活性化され、ノード
N1,N2間に生じた微小電位差を電源電圧VCCに増
幅する。すなわちセンスアンプ14は、NチャネルMO
Sトランジスタ21,22およびPチャネルMOSトラ
ンジスタ23,24を含む。NチャネルMOSトランジ
スタ21,22は、ノードN3とノードN1,N2との
間にそれぞれ接続され、それらのゲートはそれぞれノー
ドN2,N1に接続される。PチャネルMOSトランジ
スタ23,24は、それぞれノードN1,N2とノード
N4との間に接続され、それらのゲートはそれぞれノー
ドN2,N1に接続される。ノードN3,N4には、そ
れぞれセンスアンプ活性化信号SNL,SPLが与えら
れる。センスアンプ活性化信号SNL,SPLは、行/
列デコード回路3によって生成され、スタンバイ時はと
もに中間レベル(VCC/2)にされ、アクティブ時は
それぞれ「L」レベルおよび「H」レベルにされる。
【0040】スタンバイ時は、ノードN1〜N4はとも
に中間レベルVCC/2にされ、MOSトランジスタ2
1〜24はともに非導通になる。アクティブ時は、ビッ
ト線対BL,/BL間に生じた微小電位差がノードN
1,N2間に伝達されるとともに、ノードN3,N4が
それぞれ「L」レベルおよび「H」レベルにされる。
に中間レベルVCC/2にされ、MOSトランジスタ2
1〜24はともに非導通になる。アクティブ時は、ビッ
ト線対BL,/BL間に生じた微小電位差がノードN
1,N2間に伝達されるとともに、ノードN3,N4が
それぞれ「L」レベルおよび「H」レベルにされる。
【0041】ノードN1の電位がノードN2の電位より
も高い場合は、MOSトランジスタ22,23の抵抗値
がMOSトランジスタ21,24の抵抗値よりも小さく
なり、ノードN1の電位が電源電位VCCまで引上げら
れるとともに、ノードN2の電位が接地電位GNDまで
引下げられる。ノードN2の電位がノードN1の電位よ
りも高い場合は、MOSトランジスタ21,24の抵抗
値がMOSトランジスタ22,23の抵抗値よりも小さ
くなり、ノードN2の電位が電源電位VCCまで引上げ
られるとともに、ノードN1の電位が接地電位GNDま
で引下げられる。
も高い場合は、MOSトランジスタ22,23の抵抗値
がMOSトランジスタ21,24の抵抗値よりも小さく
なり、ノードN1の電位が電源電位VCCまで引上げら
れるとともに、ノードN2の電位が接地電位GNDまで
引下げられる。ノードN2の電位がノードN1の電位よ
りも高い場合は、MOSトランジスタ21,24の抵抗
値がMOSトランジスタ22,23の抵抗値よりも小さ
くなり、ノードN2の電位が電源電位VCCまで引上げ
られるとともに、ノードN1の電位が接地電位GNDま
で引下げられる。
【0042】リード列選択ゲート25は、NチャネルM
OSトランジスタ26,27を含む。NチャネルMOS
トランジスタ26,27は、それぞれノードN1,N2
とリードデータ線RDL,/RDLとの間に接続され、
それらのゲートは対応の列のリード列選択線RCSLに
接続される。リード列選択線RCSLは、各センスアン
プ+入出力制御回路8に対応して、センスアンプ帯SA
2の8k個のセンスブロックSBに共通に設けられてい
る。行/列デコード回路3によって列アドレス信号CA
0〜CAnに応じた列のリード列選択線RCSLが選択
レベルの「H」レベルにされると、その列のリード列選
択ゲート25のNチャネルMOSトランジスタ26,2
7が導通し、ノードN1,N2の電位がNチャネルMO
Sトランジスタ26,27を介してリードデータ線RD
L,/RDLに伝達される。
OSトランジスタ26,27を含む。NチャネルMOS
トランジスタ26,27は、それぞれノードN1,N2
とリードデータ線RDL,/RDLとの間に接続され、
それらのゲートは対応の列のリード列選択線RCSLに
接続される。リード列選択線RCSLは、各センスアン
プ+入出力制御回路8に対応して、センスアンプ帯SA
2の8k個のセンスブロックSBに共通に設けられてい
る。行/列デコード回路3によって列アドレス信号CA
0〜CAnに応じた列のリード列選択線RCSLが選択
レベルの「H」レベルにされると、その列のリード列選
択ゲート25のNチャネルMOSトランジスタ26,2
7が導通し、ノードN1,N2の電位がNチャネルMO
Sトランジスタ26,27を介してリードデータ線RD
L,/RDLに伝達される。
【0043】ライト列選択ゲート30は、NチャネルM
OSトランジスタ31〜34を含む。NチャネルMOS
トランジスタ31,32は、ノードN1とN3の間に直
列接続され、NチャネルMOSトランジスタ33,34
はノードN2とN3の間に直列接続される。Nチャネル
MOSトランジスタ31,33のゲートはともに対応の
列のライト列選択線WCSLに接続される。Nチャネル
MOSトランジスタ34,32のゲートは、それぞれラ
イトデータ線WDL,/WDLに接続される。ライト列
選択線WCSLは、各センスアンプ+入出力制御回路8
に対応して、センスアンプ帯SA2の8k個のセンスブ
ロックSBに共通に設けられている。
OSトランジスタ31〜34を含む。NチャネルMOS
トランジスタ31,32は、ノードN1とN3の間に直
列接続され、NチャネルMOSトランジスタ33,34
はノードN2とN3の間に直列接続される。Nチャネル
MOSトランジスタ31,33のゲートはともに対応の
列のライト列選択線WCSLに接続される。Nチャネル
MOSトランジスタ34,32のゲートは、それぞれラ
イトデータ線WDL,/WDLに接続される。ライト列
選択線WCSLは、各センスアンプ+入出力制御回路8
に対応して、センスアンプ帯SA2の8k個のセンスブ
ロックSBに共通に設けられている。
【0044】行/列デコード回路3によって列アドレス
信号CA0〜CAnに応じた列のライト列選択線WCS
Lが選択レベルの「H」レベルにされると、その列のラ
イト列選択ゲート30のNチャネルMOSトランジスタ
31,33が導通する。ライトデータ線WDL,/WD
Lがそれぞれ「H」レベルおよび「L」レベルの場合
は、NチャネルMOSトランジスタ32,34のうちの
NチャネルMOSトランジスタ34が導通し、ノードN
2が「L」レベルにされ、ノードN1はセンスアンプ2
0によって「H」レベルにされる。ライトデータ線WD
L,/WDLがそれぞれ「L」レベルおよび「H」レベ
ルの場合は、NチャネルMOSトランジスタ32,34
のうちのNチャネルMOSトランジスタ32が導通して
ノードN1が「L」レベルにされ、ノードN2はセンス
アンプ20によって「H」レベルにされる。
信号CA0〜CAnに応じた列のライト列選択線WCS
Lが選択レベルの「H」レベルにされると、その列のラ
イト列選択ゲート30のNチャネルMOSトランジスタ
31,33が導通する。ライトデータ線WDL,/WD
Lがそれぞれ「H」レベルおよび「L」レベルの場合
は、NチャネルMOSトランジスタ32,34のうちの
NチャネルMOSトランジスタ34が導通し、ノードN
2が「L」レベルにされ、ノードN1はセンスアンプ2
0によって「H」レベルにされる。ライトデータ線WD
L,/WDLがそれぞれ「L」レベルおよび「H」レベ
ルの場合は、NチャネルMOSトランジスタ32,34
のうちのNチャネルMOSトランジスタ32が導通して
ノードN1が「L」レベルにされ、ノードN2はセンス
アンプ20によって「H」レベルにされる。
【0045】センスアンプ帯SA1のセンスアンプ+入
出力制御回路9は、センスアンプ帯SA2のセンスアン
プ+入出力制御回路8から転送ゲート10,13および
メモリセルアレイMA2用のイコライザ17を除去した
ものである。センスアンプ帯SA3のセンスアンプ+入
出力制御回路9は、センスアンプ帯SA2のセンスアン
プ+入出力制御回路8から転送ゲート10,13および
メモリセルアレイMA1用のイコライザ16を除去した
ものである。なお、センスアンプ帯SA1用の列選択線
RCSL,WCSLとセンスアンプ帯SA3用の列選択
線RCSL,WCSLとは、別個に設けられている。
出力制御回路9は、センスアンプ帯SA2のセンスアン
プ+入出力制御回路8から転送ゲート10,13および
メモリセルアレイMA2用のイコライザ17を除去した
ものである。センスアンプ帯SA3のセンスアンプ+入
出力制御回路9は、センスアンプ帯SA2のセンスアン
プ+入出力制御回路8から転送ゲート10,13および
メモリセルアレイMA1用のイコライザ16を除去した
ものである。なお、センスアンプ帯SA1用の列選択線
RCSL,WCSLとセンスアンプ帯SA3用の列選択
線RCSL,WCSLとは、別個に設けられている。
【0046】図7は、このDRAMの書込動作を示すタ
イムチャートである。スタンバイ状態では、ワード線W
Lが非選択レベルの「L」レベルにされてメモリセルM
Cが非活性化され、ライト列選択線WCSLが非選択レ
ベルの「L」レベルにされてライト列選択ゲート30の
NチャネルMOSトランジスタ31,33が非導通にさ
れている。また、イコライザ16,17が活性化されて
ビット線対BL,/BLがビット線プリチャージ電位V
CC/2にプリチャージされ、センスアンプ活性化信号
SPL,SNLが中間レベルVCC/2にされてセンス
アンプ20が非活性化されている。また、信号BLI
L,BLIRが「H」レベルにされて転送ゲート10,
13が非導通にされ、リード列選択線RCSLが非選択
レベルの「L」レベルにされてリード列選択ゲート25
が非導通にされている。
イムチャートである。スタンバイ状態では、ワード線W
Lが非選択レベルの「L」レベルにされてメモリセルM
Cが非活性化され、ライト列選択線WCSLが非選択レ
ベルの「L」レベルにされてライト列選択ゲート30の
NチャネルMOSトランジスタ31,33が非導通にさ
れている。また、イコライザ16,17が活性化されて
ビット線対BL,/BLがビット線プリチャージ電位V
CC/2にプリチャージされ、センスアンプ活性化信号
SPL,SNLが中間レベルVCC/2にされてセンス
アンプ20が非活性化されている。また、信号BLI
L,BLIRが「H」レベルにされて転送ゲート10,
13が非導通にされ、リード列選択線RCSLが非選択
レベルの「L」レベルにされてリード列選択ゲート25
が非導通にされている。
【0047】ある時刻に、ライトコマンドWRT、行ア
ドレス信号RA0〜RAmおよび列アドレス信号CA0
〜CAnが同時に入力される。ここでは、行アドレス信
号RA0〜RAmによってメモリセルアレイMA1が選
択されたものとする。これにより、信号BLIRが
「L」レベルにされて転送ゲート13が非導通になり、
センスアンプ20はメモリセルアレイMA2と切離され
る。また、イコライザ16が非活性化されるとともに行
アドレス信号RA0〜RAmに応じた行のワード線WL
が選択レベルの「H」レベルに立上げられる。これによ
り、そのワード線WLに対応する各メモリセルMCが活
性化され、各ビット線対BL,/BL間にそのメモリセ
ルMCの記憶データに応じた極性の微小電位差が発生す
る。
ドレス信号RA0〜RAmおよび列アドレス信号CA0
〜CAnが同時に入力される。ここでは、行アドレス信
号RA0〜RAmによってメモリセルアレイMA1が選
択されたものとする。これにより、信号BLIRが
「L」レベルにされて転送ゲート13が非導通になり、
センスアンプ20はメモリセルアレイMA2と切離され
る。また、イコライザ16が非活性化されるとともに行
アドレス信号RA0〜RAmに応じた行のワード線WL
が選択レベルの「H」レベルに立上げられる。これによ
り、そのワード線WLに対応する各メモリセルMCが活
性化され、各ビット線対BL,/BL間にそのメモリセ
ルMCの記憶データに応じた極性の微小電位差が発生す
る。
【0048】次いで列アドレス信号CA0〜CAnに応
じた列のライト列選択線WCSLが選択レベルの「H」
レベルに立上げられてその列のライト列選択ゲート30
のNチャネルMOSトランジスタ31,33が導通す
る。ライトデータ線WDL,/WDLは、予め、書込デ
ータ信号に従ってたとえば「H」レベルおよび「L」レ
ベルにそれぞれされている。したがって、選択された列
のビット線BLまたは/BLは「L」レベルに引下げら
れる。
じた列のライト列選択線WCSLが選択レベルの「H」
レベルに立上げられてその列のライト列選択ゲート30
のNチャネルMOSトランジスタ31,33が導通す
る。ライトデータ線WDL,/WDLは、予め、書込デ
ータ信号に従ってたとえば「H」レベルおよび「L」レ
ベルにそれぞれされている。したがって、選択された列
のビット線BLまたは/BLは「L」レベルに引下げら
れる。
【0049】次に、センスアンプ活性化信号SPL,S
NLがそれぞれ「H」レベルおよび「L」レベルにされ
てセンスアンプ20が活性化され、ビット線対BL,/
BL間の電位差が電源電位VCCに増幅される。したが
って、選択された列のビット線BL,/BLのレベルは
それぞれライトデータ線WDL,/WDLのレベルに書
換えられる。選択されなかった列のビット線BL,/B
Lのレベルは、そのまま保持される。ライト列選択線W
CSLは、所定時間経過後に非選択レベルの「L」レベ
ルに立下げられる。
NLがそれぞれ「H」レベルおよび「L」レベルにされ
てセンスアンプ20が活性化され、ビット線対BL,/
BL間の電位差が電源電位VCCに増幅される。したが
って、選択された列のビット線BL,/BLのレベルは
それぞれライトデータ線WDL,/WDLのレベルに書
換えられる。選択されなかった列のビット線BL,/B
Lのレベルは、そのまま保持される。ライト列選択線W
CSLは、所定時間経過後に非選択レベルの「L」レベ
ルに立下げられる。
【0050】最後に、ワード線WLが非選択レベルの
「L」レベルに立下げられてメモリセルMCが非活性化
され、センスアンプ活性化信号SPL,SNLが中間レ
ベルVCC/2にされてセンスアンプ20が非活性化さ
れ、イコライザ16が活性化されてビット線BL,/B
Lがビット線プリチャージ電位VBLにされる。また、
信号BLIRが「H」レベルにされて転送ゲート13が
導通し、スタンバイ状態に戻る。
「L」レベルに立下げられてメモリセルMCが非活性化
され、センスアンプ活性化信号SPL,SNLが中間レ
ベルVCC/2にされてセンスアンプ20が非活性化さ
れ、イコライザ16が活性化されてビット線BL,/B
Lがビット線プリチャージ電位VBLにされる。また、
信号BLIRが「H」レベルにされて転送ゲート13が
導通し、スタンバイ状態に戻る。
【0051】読出動作時は、ライトコマンドWRTの代
わりにリードコマンドREADが与えられ、ライト列選
択線WCSLの代わりにリード列選択線RCSLが選択
される。選択された列のビット線対BL,/BLの電位
差は、センスアンプ20で増幅され、リード列選択ゲー
ト25を介してリードデータ線対RDL,/RDLに与
えられる。リードアンプは、リードデータ線RDLと/
RDLの電位を比較し、比較結果に応じた論理レベルの
データ信号を入出力バッファを介して外部に出力する。
他の動作は、書込動作と同じである。
わりにリードコマンドREADが与えられ、ライト列選
択線WCSLの代わりにリード列選択線RCSLが選択
される。選択された列のビット線対BL,/BLの電位
差は、センスアンプ20で増幅され、リード列選択ゲー
ト25を介してリードデータ線対RDL,/RDLに与
えられる。リードアンプは、リードデータ線RDLと/
RDLの電位を比較し、比較結果に応じた論理レベルの
データ信号を入出力バッファを介して外部に出力する。
他の動作は、書込動作と同じである。
【0052】この実施の形態1では、ライト列選択ゲー
ト30のNチャネルMOSトランジスタ32,34のソ
ースをノードN3に接続したので、ライト列選択線WC
SLおよびライトデータ線対WDL,/WDLがセンス
アンプ20よりも先に駆動された場合でも、センスアン
プ活性化信号SNL,SPLがそれぞれ「L」レベルお
よび「H」レベルにされるまでは、選択された列のセン
スアンプ20が先に誤動作することがない。メモリセル
MCからデータが読出され、センスアンプ20によって
センス増幅動作が開始されるとともに、センスアンプ2
0に外部データ信号がラッチされる。したがって、図7
で示したように、ライト列選択線WCSLおよびライト
データ線対WDL,/WDLの駆動タイミングをセンス
アンプ20の活性化タイミングよりも早くして、外部デ
ータ信号のセンスアンプ20への書込とメモリセルデー
タのセンス増幅とを同時に実行することができ、ランダ
ムアクセス周波数の高速化を図ることができる。
ト30のNチャネルMOSトランジスタ32,34のソ
ースをノードN3に接続したので、ライト列選択線WC
SLおよびライトデータ線対WDL,/WDLがセンス
アンプ20よりも先に駆動された場合でも、センスアン
プ活性化信号SNL,SPLがそれぞれ「L」レベルお
よび「H」レベルにされるまでは、選択された列のセン
スアンプ20が先に誤動作することがない。メモリセル
MCからデータが読出され、センスアンプ20によって
センス増幅動作が開始されるとともに、センスアンプ2
0に外部データ信号がラッチされる。したがって、図7
で示したように、ライト列選択線WCSLおよびライト
データ線対WDL,/WDLの駆動タイミングをセンス
アンプ20の活性化タイミングよりも早くして、外部デ
ータ信号のセンスアンプ20への書込とメモリセルデー
タのセンス増幅とを同時に実行することができ、ランダ
ムアクセス周波数の高速化を図ることができる。
【0053】また、ライトコマンドWRTを与えるだけ
で書込動作を実行できるので、アクティブコマンドAC
T、ライトコマンドWRTおよびプリチャージコマンド
PREの3つのコマンドを与える必要があった従来に比
べ、命令動作の簡単化を図ることができる。
で書込動作を実行できるので、アクティブコマンドAC
T、ライトコマンドWRTおよびプリチャージコマンド
PREの3つのコマンドを与える必要があった従来に比
べ、命令動作の簡単化を図ることができる。
【0054】なお、図9のDRAMにおいて、センスア
ンプ活性化信号SNL,SPLが中間レベルVCC/2
にされているときに、選択された列のライト列選択線W
CSLを「H」レベルにし、ライトデータ線WDL,/
WDLをそれぞれ「H」レベルおよび「L」レベルにす
ると、選択された列のビット線BL,/BLがそれぞれ
「H」レベルおよび「L」レベルになる。これにより、
選択された列のセンスアンプ55のMOSトランジスタ
57,58が導通してノードN51,N52がそれぞれ
「L」レベルおよび「H」レベルになり、メモリセルM
Cからビット線対BL,/BLに微小電位差が正常に読
出される前にセンスアンプ55のセンス動作が開始さ
れ、正常なセンス増幅動作を行なうことができなくな
る。
ンプ活性化信号SNL,SPLが中間レベルVCC/2
にされているときに、選択された列のライト列選択線W
CSLを「H」レベルにし、ライトデータ線WDL,/
WDLをそれぞれ「H」レベルおよび「L」レベルにす
ると、選択された列のビット線BL,/BLがそれぞれ
「H」レベルおよび「L」レベルになる。これにより、
選択された列のセンスアンプ55のMOSトランジスタ
57,58が導通してノードN51,N52がそれぞれ
「L」レベルおよび「H」レベルになり、メモリセルM
Cからビット線対BL,/BLに微小電位差が正常に読
出される前にセンスアンプ55のセンス動作が開始さ
れ、正常なセンス増幅動作を行なうことができなくな
る。
【0055】ノードN51,N52を各センスアンプ5
5ごとに分離すれば、選択されていない列のセンスアン
プ55は動作しないので、メモリセルデータの正常な読
出が可能になるとも思われる。しかし、実際には、選択
された列のビット線対BL,/BLとそれに隣接するビ
ット線対BL,/BLとのカップリングにより、隣接ビ
ット線対BL,/BLにノイズが発生し、やはり正常な
センス増幅動作を行なうことができなくなる。
5ごとに分離すれば、選択されていない列のセンスアン
プ55は動作しないので、メモリセルデータの正常な読
出が可能になるとも思われる。しかし、実際には、選択
された列のビット線対BL,/BLとそれに隣接するビ
ット線対BL,/BLとのカップリングにより、隣接ビ
ット線対BL,/BLにノイズが発生し、やはり正常な
センス増幅動作を行なうことができなくなる。
【0056】また、図11のDRAMでは、センスアン
プ活性化信号SNL,SPLが中間レベルVCC/2の
ときに、選択された列のライト列選択線WCSLを
「H」レベルにし、ライトデータ線WDL,/WDLを
それぞれ「H」レベルおよび「L」レベルにすると、選
択された列のビット線BLまたは/BLが「L」レベル
になる。これにより、選択された列のNチャネルMOS
トランジスタ57が導通してノードN51が「L」レベ
ルになり、メモリセルMCからビット線対BL,/BL
に微小電位差が正常に読出される前にセンスアンプ55
のセンス動作が開始され、正常なセンス増幅動作を行な
うことができなくなる。
プ活性化信号SNL,SPLが中間レベルVCC/2の
ときに、選択された列のライト列選択線WCSLを
「H」レベルにし、ライトデータ線WDL,/WDLを
それぞれ「H」レベルおよび「L」レベルにすると、選
択された列のビット線BLまたは/BLが「L」レベル
になる。これにより、選択された列のNチャネルMOS
トランジスタ57が導通してノードN51が「L」レベ
ルになり、メモリセルMCからビット線対BL,/BL
に微小電位差が正常に読出される前にセンスアンプ55
のセンス動作が開始され、正常なセンス増幅動作を行な
うことができなくなる。
【0057】[実施の形態2]図8は、この発明の実施
の形態2によるDRAMの要部を示す回路ブロック図で
あって、図5と対比される図である。図8を参照して、
このDRAMが図5のDRAMと異なる点は、複数(図
では2つ)のライト列選択ゲート30のうちの1つのラ
イト列選択ゲート30以外の他のライト列選択ゲート3
0がライト列選択ゲート30′で置換されている点であ
る。
の形態2によるDRAMの要部を示す回路ブロック図で
あって、図5と対比される図である。図8を参照して、
このDRAMが図5のDRAMと異なる点は、複数(図
では2つ)のライト列選択ゲート30のうちの1つのラ
イト列選択ゲート30以外の他のライト列選択ゲート3
0がライト列選択ゲート30′で置換されている点であ
る。
【0058】ライト列選択ゲート30′は、ライト列選
択ゲート30のNチャネルMOSトランジスタ32,3
4を除去したものである。ライト列選択ゲート30′の
NチャネルMOSトランジスタ31,33のソースは、
それぞれライト列選択ゲート30のNチャネルMOSト
ランジスタ31,33のソースに接続される。他の構成
および動作は、実施の形態1と同じであるので、その説
明は繰返さない。
択ゲート30のNチャネルMOSトランジスタ32,3
4を除去したものである。ライト列選択ゲート30′の
NチャネルMOSトランジスタ31,33のソースは、
それぞれライト列選択ゲート30のNチャネルMOSト
ランジスタ31,33のソースに接続される。他の構成
および動作は、実施の形態1と同じであるので、その説
明は繰返さない。
【0059】この実施の形態2では、ライトデータ線対
WDL,/WDLの容量が小さくなるので、書込動作の
高速化および低消費電力化を図ることができる。
WDL,/WDLの容量が小さくなるので、書込動作の
高速化および低消費電力化を図ることができる。
【0060】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
【0061】
【発明の効果】以上のように、この発明に係る半導体記
憶装置では、複数のメモリセル、複数のワード線および
複数のビット線対を含むメモリブロックと、各ビット線
対に対応して設けられ、第1のノードに第1の駆動電位
が与えられたことに応じて活性化され、対応のビット線
対間に生じた電位差を増幅するセンスアンプと、行アド
レス信号に従って複数のワード線のうちのいずれかのワ
ード線を選択し、そのワード線に対応する各メモリセル
を活性化させる行デコーダと、列アドレス信号に従って
複数のビット線対のうちのいずれかのビット線対を選択
する列デコーダと、複数のビット線対に共通に設けられ
た書込データ線対と、書込データ信号に従って書込デー
タ線対に含まれる第1および第2の書込データ線のうち
のいずれか一方の書込データ線を第1の電位にするとと
もに他方の書込データ線を第2の電位にする書込回路
と、書込動作時に列デコーダによって選択されたビット
線対に書込データ線対のデータ信号を伝達する書込用列
選択ゲートとが設けられる。ここで、書込用列選択ゲー
トは、各ビット線対に対応して設けられ、それらのゲー
ト電極がそれぞれ第1および第2の書込データ線に接続
され、それらの第1の電極がともに第1のノードに接続
された第1および第2のトランジスタと、各ビット線対
に対応して設けられ、それらの第1の電極がそれぞれ第
1および第2のトランジスタの第2の電極に接続され、
それらの第2の電極がそれぞれ対応のビット線対に含ま
れる第1および第2のビット線に接続され、書込動作時
に列デコーダによって対応のビット線対が選択されたこ
とに応じて導通する第3および第4のトランジスタを含
む。したがって、列デコーダおよび書込回路をセンスア
ンプよりも先に活性化させた場合でも、所定のノードに
駆動電位が与えられない限り、センスアンプが動作する
ことはない。よって、列デコーダおよび書込回路をセン
スアンプよりも先に活性化させて、データ信号のセンス
アンプへの書込とメモリセルデータのセンス増幅とを同
時に実行することができ、ランダムアクセスの高速化を
図ることができる。
憶装置では、複数のメモリセル、複数のワード線および
複数のビット線対を含むメモリブロックと、各ビット線
対に対応して設けられ、第1のノードに第1の駆動電位
が与えられたことに応じて活性化され、対応のビット線
対間に生じた電位差を増幅するセンスアンプと、行アド
レス信号に従って複数のワード線のうちのいずれかのワ
ード線を選択し、そのワード線に対応する各メモリセル
を活性化させる行デコーダと、列アドレス信号に従って
複数のビット線対のうちのいずれかのビット線対を選択
する列デコーダと、複数のビット線対に共通に設けられ
た書込データ線対と、書込データ信号に従って書込デー
タ線対に含まれる第1および第2の書込データ線のうち
のいずれか一方の書込データ線を第1の電位にするとと
もに他方の書込データ線を第2の電位にする書込回路
と、書込動作時に列デコーダによって選択されたビット
線対に書込データ線対のデータ信号を伝達する書込用列
選択ゲートとが設けられる。ここで、書込用列選択ゲー
トは、各ビット線対に対応して設けられ、それらのゲー
ト電極がそれぞれ第1および第2の書込データ線に接続
され、それらの第1の電極がともに第1のノードに接続
された第1および第2のトランジスタと、各ビット線対
に対応して設けられ、それらの第1の電極がそれぞれ第
1および第2のトランジスタの第2の電極に接続され、
それらの第2の電極がそれぞれ対応のビット線対に含ま
れる第1および第2のビット線に接続され、書込動作時
に列デコーダによって対応のビット線対が選択されたこ
とに応じて導通する第3および第4のトランジスタを含
む。したがって、列デコーダおよび書込回路をセンスア
ンプよりも先に活性化させた場合でも、所定のノードに
駆動電位が与えられない限り、センスアンプが動作する
ことはない。よって、列デコーダおよび書込回路をセン
スアンプよりも先に活性化させて、データ信号のセンス
アンプへの書込とメモリセルデータのセンス増幅とを同
時に実行することができ、ランダムアクセスの高速化を
図ることができる。
【0062】好ましくは、第1および第2のトランジス
タは、複数のビット線対に共通に設けられている。この
場合は、第1および第2のトランジスタの数は少なくて
すむので、書込回路の負荷容量は小さくなり、書込動作
の高速化を図ることができる。
タは、複数のビット線対に共通に設けられている。この
場合は、第1および第2のトランジスタの数は少なくて
すむので、書込回路の負荷容量は小さくなり、書込動作
の高速化を図ることができる。
【0063】また好ましくは、さらに、書込命令信号に
応答して、行デコーダ、列デコーダおよび書込回路を活
性化させた後に第1のノードに第1の駆動電位を与えて
センスアンプを活性化させる書込制御回路が設けられ
る。この場合は、1つの書込命令信号を与えればよいの
で、書込命令動作の簡単化を図ることができる。
応答して、行デコーダ、列デコーダおよび書込回路を活
性化させた後に第1のノードに第1の駆動電位を与えて
センスアンプを活性化させる書込制御回路が設けられ
る。この場合は、1つの書込命令信号を与えればよいの
で、書込命令動作の簡単化を図ることができる。
【0064】また好ましくは、さらに、各ビット線対に
対応して設けられ、対応のビット線対を予め定められた
電位にプリチャージするためのプリチャージ回路が設け
られ、書込制御回路は、書込動作の終了後に、行デコー
ダ、列デコーダ、書込回路およびセンスアンプを非活性
化させるとともにプリチャージ回路を活性化させる。こ
の場合は、1つの書込命令信号を与えればプリチャージ
まで行なわれるので、書込命令動作の一層の簡単化を図
ることができる。
対応して設けられ、対応のビット線対を予め定められた
電位にプリチャージするためのプリチャージ回路が設け
られ、書込制御回路は、書込動作の終了後に、行デコー
ダ、列デコーダ、書込回路およびセンスアンプを非活性
化させるとともにプリチャージ回路を活性化させる。こ
の場合は、1つの書込命令信号を与えればプリチャージ
まで行なわれるので、書込命令動作の一層の簡単化を図
ることができる。
【0065】また好ましくは、さらに、複数のビット線
対に共通に設けられた読出データ線対と、読出動作時に
列デコーダによって選択されたビット線対のデータ信号
を読出データ線対に伝達する読出用列選択ゲートと、読
出データ線対に含まれる第1および第2の読出データ線
の電位を比較し、比較結果に応じた論理レベルのデータ
信号を出力する読出回路と、読出命令信号に応答して、
行デコーダ、列デコーダ、および読出回路を活性化させ
た後に第1のノードに第1の駆動電位を与えてセンスア
ンプを活性化させる読出制御回路とが設けられる。この
場合は、1つの書込命令信号を与えればよいので、書込
命令動作の簡単化を図ることができる。
対に共通に設けられた読出データ線対と、読出動作時に
列デコーダによって選択されたビット線対のデータ信号
を読出データ線対に伝達する読出用列選択ゲートと、読
出データ線対に含まれる第1および第2の読出データ線
の電位を比較し、比較結果に応じた論理レベルのデータ
信号を出力する読出回路と、読出命令信号に応答して、
行デコーダ、列デコーダ、および読出回路を活性化させ
た後に第1のノードに第1の駆動電位を与えてセンスア
ンプを活性化させる読出制御回路とが設けられる。この
場合は、1つの書込命令信号を与えればよいので、書込
命令動作の簡単化を図ることができる。
【0066】また好ましくは、さらに、各ビット線対に
対応して設けられ、対応のビット線対を予め定められた
電位にプリチャージするためのプリチャージ回路が設け
られ、読出制御回路は、読出動作の終了後に、行デコー
ダ、列デコーダ、読出回路およびセンスアンプを非活性
化させるとともにプリチャージ回路を活性化させる。こ
の場合は、1つの読出書込命令信号を与えればプリチャ
ージまで行なわれるので、読出命令動作の一層の簡単化
を図ることができる。
対応して設けられ、対応のビット線対を予め定められた
電位にプリチャージするためのプリチャージ回路が設け
られ、読出制御回路は、読出動作の終了後に、行デコー
ダ、列デコーダ、読出回路およびセンスアンプを非活性
化させるとともにプリチャージ回路を活性化させる。こ
の場合は、1つの読出書込命令信号を与えればプリチャ
ージまで行なわれるので、読出命令動作の一層の簡単化
を図ることができる。
【0067】また好ましくは、センスアンプは、それぞ
れ第1のノードと第1および第2のビット線との間に接
続され、それらのゲート電極がそれぞれ第2および第1
のビット線に接続された第1の導電形式の第5および第
6のトランジスタと、それぞれ第2のノードと第1およ
び第2のビット線との間に接続され、それらのゲート電
極がそれぞれ第2および第1のビット線に接続された第
2の導電形式の第7おおよび第8のトランジスタを含
む。センスアンプは、第1のノードに第1の駆動電位が
与えられるとともに第2のノードに第2の駆動電位が与
えられたことに応じて活性化される。この場合は、セン
スアンプを容易に構成することができる。
れ第1のノードと第1および第2のビット線との間に接
続され、それらのゲート電極がそれぞれ第2および第1
のビット線に接続された第1の導電形式の第5および第
6のトランジスタと、それぞれ第2のノードと第1およ
び第2のビット線との間に接続され、それらのゲート電
極がそれぞれ第2および第1のビット線に接続された第
2の導電形式の第7おおよび第8のトランジスタを含
む。センスアンプは、第1のノードに第1の駆動電位が
与えられるとともに第2のノードに第2の駆動電位が与
えられたことに応じて活性化される。この場合は、セン
スアンプを容易に構成することができる。
【図1】 この発明の実施の形態1によるDRAMの全
体構成を示すブロック図である。
体構成を示すブロック図である。
【図2】 図1に示したメモリマットの構成を示すブロ
ック図である。
ック図である。
【図3】 図2に示したメモリブロックの構成を示す回
路ブロック図である。
路ブロック図である。
【図4】 図2に示したセンスブロックの構成を示す回
路ブロック図である。
路ブロック図である。
【図5】 図4に示したセンスアンプ+入出力制御回路
8の構成を示す回路ブロック図である。
8の構成を示す回路ブロック図である。
【図6】 図5に示したイコライザの構成を示す回路図
である。
である。
【図7】 図1〜図6に示したDRAMの書込動作を示
すタイムチャートである。
すタイムチャートである。
【図8】 この発明の実施の形態2によるDRAMの要
部を示す回路ブロック図である。
部を示す回路ブロック図である。
【図9】 従来のDRAMの要部を示す回路ブロック図
である。
である。
【図10】 図9に示したDRAMの書込動作を示すタ
イムチャートである。
イムチャートである。
【図11】 従来の他のDRAMの要部を示す回路ブロ
ック図である。
ック図である。
1 DRAM、2 行/列アドレスバッファ+クロック
発生回路、3 行/列デコード回路、4 メモリマッ
ト、5 データ入出力回路、6 ライトドライバ+リー
ドアンプ帯、7 入出力バッファ群、MA メモリセル
アレイ、SA センスアンプ帯、MB メモリブロッ
ク、SB センスブロック、MC メモリセル、WL
ワード線、BL,/BL ビット線対、8,9 センス
アンプ+入出力制御回路、WDL,/WDL ライトデ
ータ線対、RDL,/RDL リードデータ線対、1
0,13 転送ゲート、11,12,14,15,2
1,22,26,27,31〜34,51〜54,5
6,57,62〜65 NチャネルMOSトランジス
タ、16,17,60 イコライザ、20,55 セン
スアンプ、23,24,35〜37,58,59 Pチ
ャネルMOSトランジスタ、25リード列選択ゲート、
30,30′,50,61 ライト列選択ゲート。
発生回路、3 行/列デコード回路、4 メモリマッ
ト、5 データ入出力回路、6 ライトドライバ+リー
ドアンプ帯、7 入出力バッファ群、MA メモリセル
アレイ、SA センスアンプ帯、MB メモリブロッ
ク、SB センスブロック、MC メモリセル、WL
ワード線、BL,/BL ビット線対、8,9 センス
アンプ+入出力制御回路、WDL,/WDL ライトデ
ータ線対、RDL,/RDL リードデータ線対、1
0,13 転送ゲート、11,12,14,15,2
1,22,26,27,31〜34,51〜54,5
6,57,62〜65 NチャネルMOSトランジス
タ、16,17,60 イコライザ、20,55 セン
スアンプ、23,24,35〜37,58,59 Pチ
ャネルMOSトランジスタ、25リード列選択ゲート、
30,30′,50,61 ライト列選択ゲート。
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Fターム(参考) 5M024 AA42 AA50 AA91 BB09 BB10
BB14 BB15 BB17 BB20 BB27
BB35 BB36 CC68 CC70 CC74
CC82 CC92 CC93 CC97 DD02
DD06 DD09 DD90 PP01 PP03
PP07
Claims (7)
- 【請求項1】 データ信号の書換が可能な半導体記憶装
置であって、 複数行複数列に配置された複数のメモリセルと、それぞ
れ前記複数行に対応して設けられた複数のワード線と、
それぞれ前記複数列に対応して設けられた複数のビット
線対とを含むメモリブロック、 各ビット線対に対応して設けられ、第1のノードに第1
の駆動電位が与えられたことに応じて活性化され、対応
のビット線対間に生じた電位差を増幅するセンスアン
プ、 行アドレス信号に従って前記複数のワード線のうちのい
ずれかのワード線を選択し、そのワード線に対応する各
メモリセルを活性化させる行デコーダ、 列アドレス信号に従って前記複数のビット線対のうちの
いずれかのビット線対を選択する列デコーダ、 前記複数のビット線対に共通に設けられた書込データ線
対、 書込データ信号に従って前記書込データ線対に含まれる
第1および第2の書込データ線のうちのいずれか一方の
書込データ線を第1の電位にするとともに他方の書込デ
ータ線を第2の電位にする書込回路、および書込動作時
に前記列デコーダによって選択されたビット線対に前記
書込データ線対のデータ信号を伝達する書込用列選択ゲ
ートを備え、 前記書込用列選択ゲートは、 各ビット線対に対応して設けられ、それらのゲート電極
がそれぞれ前記第1および第2の書込データ線に接続さ
れ、それらの第1の電極がともに前記第1のノードに接
続された第1および第2のトランジスタ、および各ビッ
ト線対に対応して設けられ、それらの第1の電極がそれ
ぞれ前記第1および第2のトランジスタの第2の電極に
接続され、それらの第2の電極がそれぞれ対応のビット
線対に含まれる第1および第2のビット線に接続され、
書込動作時に前記列デコーダによって対応のビット線対
が選択されたことに応じて導通する第3および第4のト
ランジスタを含む、半導体記憶装置。 - 【請求項2】 前記第1および第2のトランジスタは、
前記複数のビット線対に共通に設けられている、請求項
1に記載の半導体記憶装置。 - 【請求項3】 さらに、書込命令信号に応答して、前記
行デコーダ、前記列デコーダおよび前記書込回路を活性
化させた後に前記第1のノードに前記第1の駆動電位を
与えて前記センスアンプを活性化させる書込制御回路を
備える、請求項1または請求項2に記載の半導体記憶装
置。 - 【請求項4】 さらに、各ビット線対に対応して設けら
れ、対応のビット線対を予め定められた電位にプリチャ
ージするためのプリチャージ回路を備え、 前記書込制御回路は、書込動作の終了後に、前記行デコ
ーダ、前記列デコーダ、前記書込回路および前記センス
アンプを非活性化させるとともに前記プリチャージ回路
を活性化させる、請求項3に記載の半導体記憶装置。 - 【請求項5】 さらに、前記複数のビット線対に共通に
設けられた読出データ線対、 読出動作時に前記列デコーダによって選択されたビット
線対のデータ信号を前記読出データ線対に伝達する読出
用列選択ゲート、 前記読出データ線対に含まれる第1および第2の読出デ
ータ線の電位を比較し、比較結果に応じた論理レベルの
データ信号を出力する読出回路、および読出命令信号に
応答して、前記行デコーダ、前記列デコーダ、および前
記読出回路を活性化させた後に前記第1のノードに前記
第1の駆動電位を与えて前記センスアンプを活性化させ
る読出制御回路を備える、請求項1または請求項2に記
載の半導体記憶装置。 - 【請求項6】 さらに、各ビット線対に対応して設けら
れ、対応のビット線対を予め定められた電位にプリチャ
ージするためのプリチャージ回路を備え、 前記読出制御回路は、読出動作の終了後に、前記行デコ
ーダ、前記列デコーダ、前記読出回路および前記センス
アンプを非活性化させるとともに前記プリチャージ回路
を活性化させる、請求項5に記載の半導体記憶装置。 - 【請求項7】 前記センスアンプは、 それぞれ前記第1のノードと前記第1および第2のビッ
ト線との間に接続され、それらのゲート電極がそれぞれ
前記第2および第1のビット線に接続された第1の導電
形式の第5および第6のトランジスタ、およびそれぞれ
第2のノードと前記第1および第2のビット線との間に
接続され、それらのゲート電極がそれぞれ前記第2およ
び第1のビット線に接続された第2の導電形式の第7お
よび第8のトランジスタを含み、 前記センスアンプは、前記第1のノードに前記第1の駆
動電位が与えられるとともに前記第2のノードに前記第
2の駆動電位が与えられたことに応じて活性化される、
請求項1から請求項6のいずれかに記載の半導体記憶装
置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001397190A JP2003196983A (ja) | 2001-12-27 | 2001-12-27 | 半導体記憶装置 |
US10/222,840 US6674685B2 (en) | 2001-12-27 | 2002-08-19 | Semiconductor memory device having write column select gate |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001397190A JP2003196983A (ja) | 2001-12-27 | 2001-12-27 | 半導体記憶装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2003196983A true JP2003196983A (ja) | 2003-07-11 |
Family
ID=19189158
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2001397190A Withdrawn JP2003196983A (ja) | 2001-12-27 | 2001-12-27 | 半導体記憶装置 |
Country Status (2)
Country | Link |
---|---|
US (1) | US6674685B2 (ja) |
JP (1) | JP2003196983A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008016169A (ja) | 2006-06-30 | 2008-01-24 | Hynix Semiconductor Inc | 半導体メモリ素子及びその駆動方法 |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005332499A (ja) * | 2004-05-20 | 2005-12-02 | Fujitsu Ltd | 半導体記憶装置 |
KR101662821B1 (ko) | 2010-06-16 | 2016-10-05 | 삼성전자주식회사 | 멀티-페이지 프로그램 방법, 그것을 이용한 불 휘발성 메모리 장치, 그리고 그것을 포함한 데이터 저장 시스템 |
JP2019102106A (ja) * | 2017-11-28 | 2019-06-24 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH08147975A (ja) | 1994-11-14 | 1996-06-07 | Sony Corp | 半導体メモリ回路 |
JP2740486B2 (ja) | 1995-10-18 | 1998-04-15 | 三洋電機株式会社 | 半導体記憶装置 |
JP2001143470A (ja) | 1999-11-12 | 2001-05-25 | Mitsubishi Electric Corp | 半導体記憶装置 |
US6339541B1 (en) * | 2000-06-16 | 2002-01-15 | United Memories, Inc. | Architecture for high speed memory circuit having a relatively large number of internal data lines |
-
2001
- 2001-12-27 JP JP2001397190A patent/JP2003196983A/ja not_active Withdrawn
-
2002
- 2002-08-19 US US10/222,840 patent/US6674685B2/en not_active Expired - Lifetime
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008016169A (ja) | 2006-06-30 | 2008-01-24 | Hynix Semiconductor Inc | 半導体メモリ素子及びその駆動方法 |
Also Published As
Publication number | Publication date |
---|---|
US6674685B2 (en) | 2004-01-06 |
US20030123317A1 (en) | 2003-07-03 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20050301 |