JPH0785675A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH0785675A JPH0785675A JP5231701A JP23170193A JPH0785675A JP H0785675 A JPH0785675 A JP H0785675A JP 5231701 A JP5231701 A JP 5231701A JP 23170193 A JP23170193 A JP 23170193A JP H0785675 A JPH0785675 A JP H0785675A
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- JP
- Japan
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- signal
- level
- signal line
- line
- equalizing
- Prior art date
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
Landscapes
- Dram (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】
【目的】 半導体記憶装置のアクセス時間の高速化。
【構成】 メモリセルデータが読み出される共通信号線
と、共通信号線の電位差を検知する増幅器を備え、前記
共通信号線に、前記増幅器の動作に必要な電位差がでた
時点で、前記、共通信号線のイコライズを開始した。ま
た、複数のメモリセルアレイを備えた半導体記憶装置に
おいて、メモリセルデータを読み出す第1の共通信号線
と、第1の共通信号線が接続された、第2の共通信号線
を備え、前記第1の共通信号線は、活性状態において書
き込み動作の後のみ動作させた。
と、共通信号線の電位差を検知する増幅器を備え、前記
共通信号線に、前記増幅器の動作に必要な電位差がでた
時点で、前記、共通信号線のイコライズを開始した。ま
た、複数のメモリセルアレイを備えた半導体記憶装置に
おいて、メモリセルデータを読み出す第1の共通信号線
と、第1の共通信号線が接続された、第2の共通信号線
を備え、前記第1の共通信号線は、活性状態において書
き込み動作の後のみ動作させた。
Description
【0001】
【産業上の利用分野】この発明は半導体記憶装置に係
り、特にメモリセルからデータが読み出される信号線対
のイコライズに関するものである。
り、特にメモリセルからデータが読み出される信号線対
のイコライズに関するものである。
【0002】
【従来の技術】図12は例えばIEEE Journal of Solid St
ate Circuit,vol.SC-22,no.5,pp733〜740 に記載された
従来の半導体記憶装置の読み出し回路を示しており、図
において1は外部からアドレス信号ADD が与えられるア
ドレスピン、2はアドレスピン1に与えられるアドレス
信号ADD を受け、内部回路のための内部アドレス信号in
tADDを出力するアドレスバッファ、3はこのアドレスバ
ッファ2からの内部アドレス信号intADDを受け、この内
部アドレス信号intADDが変化すると一定期間Lレベルか
らHレベルとなるアドレス変化信号φ1 を出力するアド
レス変化検知回路、4はアドレス変化検知回路3からの
アドレス変化信号φ1 を受けるインバータ、5は入力が
このインバータ4の出力に接続され、イコライズ信号φ
E を出力するインバータである。
ate Circuit,vol.SC-22,no.5,pp733〜740 に記載された
従来の半導体記憶装置の読み出し回路を示しており、図
において1は外部からアドレス信号ADD が与えられるア
ドレスピン、2はアドレスピン1に与えられるアドレス
信号ADD を受け、内部回路のための内部アドレス信号in
tADDを出力するアドレスバッファ、3はこのアドレスバ
ッファ2からの内部アドレス信号intADDを受け、この内
部アドレス信号intADDが変化すると一定期間Lレベルか
らHレベルとなるアドレス変化信号φ1 を出力するアド
レス変化検知回路、4はアドレス変化検知回路3からの
アドレス変化信号φ1 を受けるインバータ、5は入力が
このインバータ4の出力に接続され、イコライズ信号φ
E を出力するインバータである。
【0003】6はアドレスバッファ2からの内部アドレ
ス信号intADDを受け、この内部アドレス信号intADDに応
じて複数のワード線7の電位WL1,WL2 ・・・のうち1つ
をLレベルからHレベルに立ち上げる行デコーダ、8は
複数のメモリセル9がワード線7とビット線10および11
からなるビット線対の交点にマトリックス状に配置さ
れ、メモリセル9がそれぞれワード線7およびビット線
10および11に接続されたメモリセルアレイで、メモリセ
ル9はソース電極がともに接地電位が印加される接地電
位ノード12に接続され、互いのゲート電極が他のドレイ
ン電極に接続される2つのnチャネルMOSトランジス
タからなるドライバトランジスタ13および14、電源電位
VCCが印加される電源電位ノード15とドライバトランジ
スタ13のドレイン電極との間に接続された高負荷型の抵
抗16、電源電位ノード15とドライバトランジスタ14のド
レイン電極との間に接続された高負荷型の抵抗17、ビッ
ト線10とドライバトランジスタ13のドレイン電極との間
に接続され、ゲート電極がワード線7に接続されたnチ
ャネルMOSトランジスタからなるアクセストランジス
タ18、およびビット線11とドライバトランジスタ14のド
レイン電極との間に接続され、ゲート電極がワード線7
に接続されたnチャネルMOSトランジスタからなるア
クセストランジスタ19とで構成されている。
ス信号intADDを受け、この内部アドレス信号intADDに応
じて複数のワード線7の電位WL1,WL2 ・・・のうち1つ
をLレベルからHレベルに立ち上げる行デコーダ、8は
複数のメモリセル9がワード線7とビット線10および11
からなるビット線対の交点にマトリックス状に配置さ
れ、メモリセル9がそれぞれワード線7およびビット線
10および11に接続されたメモリセルアレイで、メモリセ
ル9はソース電極がともに接地電位が印加される接地電
位ノード12に接続され、互いのゲート電極が他のドレイ
ン電極に接続される2つのnチャネルMOSトランジス
タからなるドライバトランジスタ13および14、電源電位
VCCが印加される電源電位ノード15とドライバトランジ
スタ13のドレイン電極との間に接続された高負荷型の抵
抗16、電源電位ノード15とドライバトランジスタ14のド
レイン電極との間に接続された高負荷型の抵抗17、ビッ
ト線10とドライバトランジスタ13のドレイン電極との間
に接続され、ゲート電極がワード線7に接続されたnチ
ャネルMOSトランジスタからなるアクセストランジス
タ18、およびビット線11とドライバトランジスタ14のド
レイン電極との間に接続され、ゲート電極がワード線7
に接続されたnチャネルMOSトランジスタからなるア
クセストランジスタ19とで構成されている。
【0004】20はアドレスバッファ2からの内部アドレ
ス信号intADDを受け、この内部アドレス信号intADDに応
じて複数の列選択線21の電位CSL1,CSL2 ・・・のうち1
つをLレベルからHレベルに立ち上げる列デコーダ、22
はビット線対10、11とI/O線対23、24との間に接続さ
れ、ゲート電極が列選択線21に接続され、対をなす2つ
のnチャネルMOSトランジスタ25、26からなり、ビッ
ト線対10、11の電位BL1,/BL1,BL2,/BL2,・・・のうち1
対の電位をI/O線対23、24に伝えるためのIOゲート
回路である。
ス信号intADDを受け、この内部アドレス信号intADDに応
じて複数の列選択線21の電位CSL1,CSL2 ・・・のうち1
つをLレベルからHレベルに立ち上げる列デコーダ、22
はビット線対10、11とI/O線対23、24との間に接続さ
れ、ゲート電極が列選択線21に接続され、対をなす2つ
のnチャネルMOSトランジスタ25、26からなり、ビッ
ト線対10、11の電位BL1,/BL1,BL2,/BL2,・・・のうち1
対の電位をI/O線対23、24に伝えるためのIOゲート
回路である。
【0005】27はインバータ5から出力されるイコライ
ズ信号φE を受け、このイコライズ信号φE がほぼ電源
電位VCCのHレベルとなるとビット線対10、11を電源電
位VCCよりVthだけ低い電位VCC−Vthにイコライズす
るビット線イコライズ回路で、電源電位VCCが印加され
る電源電位ノード15とビット線10との間に接続され、ゲ
ート電極にイコライズ信号φE を受け、閾値電圧がVth
のプリチャージ用トランジスタ28、電源電位ノード15と
ビット線11との間に接続され、ゲート電極にイコライズ
信号φE を受け、閾値電圧がVthのプリチャージ用トラ
ンジスタ29およびビット線10とビット線11との間に接続
され、ゲート電極にイコライズ信号φEを受けるイコラ
イズ用トランジスタ30とから構成される。31はI/O線
23および24の電位IO,/IOが入力され、このI/O線対2
3、24間の電位差を増幅してリードデータRD,/RDを出力
する差動増幅器、32はこの差動増幅器31からのリードデ
ータRD,/RDを受けて出力データDout を出力ピン33に出
力する出力バッファ回路である。
ズ信号φE を受け、このイコライズ信号φE がほぼ電源
電位VCCのHレベルとなるとビット線対10、11を電源電
位VCCよりVthだけ低い電位VCC−Vthにイコライズす
るビット線イコライズ回路で、電源電位VCCが印加され
る電源電位ノード15とビット線10との間に接続され、ゲ
ート電極にイコライズ信号φE を受け、閾値電圧がVth
のプリチャージ用トランジスタ28、電源電位ノード15と
ビット線11との間に接続され、ゲート電極にイコライズ
信号φE を受け、閾値電圧がVthのプリチャージ用トラ
ンジスタ29およびビット線10とビット線11との間に接続
され、ゲート電極にイコライズ信号φEを受けるイコラ
イズ用トランジスタ30とから構成される。31はI/O線
23および24の電位IO,/IOが入力され、このI/O線対2
3、24間の電位差を増幅してリードデータRD,/RDを出力
する差動増幅器、32はこの差動増幅器31からのリードデ
ータRD,/RDを受けて出力データDout を出力ピン33に出
力する出力バッファ回路である。
【0006】次に、以上のように構成された従来の半導
体記憶装置の動作について、図13のタイミング図に基づ
き説明する。ここでは図12に示されたメモリセル9のう
ちメモリセル9aa および9bb にHレベルおよびLレベル
のデータが記憶されているものとし、最初にすでにメモ
リセル9bb からLデータが読み出されており、その後メ
モリセル9aa からHデータを読み出し、再びメモリセル
9bb からLデータを読み出す動作を説明する。まず、図
13の(a) に示すように外部からのアドレス信号ADD がA2
からA1に変化する時刻t0 までは、アドレス変化検知回
路3からインバータ4および5を介して出力されるイコ
ライズ信号φE は図13の(c) に示すようにLレベルで、
このイコライズ信号φE をゲートに受けるプリチャージ
用トランジスタ28、29およびイコライズ用トランジスタ
30は非導通状態となっており、ビット線のイコライズは
中断されている。また、ワード線7bの電位WL2 は図13の
(e) に示すようにHレベルとなっており、このワード線
に接続されたメモリセル9bb におけるアクセストランジ
スタ18bb、19bbは導通し、ドライバトランジスタ13bb、
14bbのドレインに記憶されているLレベルおよびHレベ
ルの電位がビット線10b 、11b に読み出され、このビッ
ト線10b 、11b の電位BL2,/BL2は図13の(i)に示すよう
にLレベルおよびHレベルとなっている。
体記憶装置の動作について、図13のタイミング図に基づ
き説明する。ここでは図12に示されたメモリセル9のう
ちメモリセル9aa および9bb にHレベルおよびLレベル
のデータが記憶されているものとし、最初にすでにメモ
リセル9bb からLデータが読み出されており、その後メ
モリセル9aa からHデータを読み出し、再びメモリセル
9bb からLデータを読み出す動作を説明する。まず、図
13の(a) に示すように外部からのアドレス信号ADD がA2
からA1に変化する時刻t0 までは、アドレス変化検知回
路3からインバータ4および5を介して出力されるイコ
ライズ信号φE は図13の(c) に示すようにLレベルで、
このイコライズ信号φE をゲートに受けるプリチャージ
用トランジスタ28、29およびイコライズ用トランジスタ
30は非導通状態となっており、ビット線のイコライズは
中断されている。また、ワード線7bの電位WL2 は図13の
(e) に示すようにHレベルとなっており、このワード線
に接続されたメモリセル9bb におけるアクセストランジ
スタ18bb、19bbは導通し、ドライバトランジスタ13bb、
14bbのドレインに記憶されているLレベルおよびHレベ
ルの電位がビット線10b 、11b に読み出され、このビッ
ト線10b 、11b の電位BL2,/BL2は図13の(i)に示すよう
にLレベルおよびHレベルとなっている。
【0007】そして、列デコーダ20はアドレス信号A2に
応じた列選択線21b の電位CSL2を図13の(g) に示すよう
にHレベルに立ち上げており、この電位CSL2をゲート電
極に受けるIOゲート回路におけるnチャネルMOSト
ランジスタ25b 、26b は導通状態となり、ビット線10b
、11b とI/O線23、24とがこのnチャネルMOSト
ランジスタ25b および26b を介して接続され、I/O線
23、24の電位IO,/IOは図13の(j) に示すようにLレベル
およびHレベルとなっている。そしてこのI/O線23、
24電位IO,/IOを受ける差動増幅器31は図13の(k) に示す
ようにLレベルのリードデータRD、Hレベルのリードデ
ータ/RD を出力し、これを受ける出力バッファ回路32は
図13の(m) に示すようにLレベルの出力データDout を
出力ピン33に出力している。
応じた列選択線21b の電位CSL2を図13の(g) に示すよう
にHレベルに立ち上げており、この電位CSL2をゲート電
極に受けるIOゲート回路におけるnチャネルMOSト
ランジスタ25b 、26b は導通状態となり、ビット線10b
、11b とI/O線23、24とがこのnチャネルMOSト
ランジスタ25b および26b を介して接続され、I/O線
23、24の電位IO,/IOは図13の(j) に示すようにLレベル
およびHレベルとなっている。そしてこのI/O線23、
24電位IO,/IOを受ける差動増幅器31は図13の(k) に示す
ようにLレベルのリードデータRD、Hレベルのリードデ
ータ/RD を出力し、これを受ける出力バッファ回路32は
図13の(m) に示すようにLレベルの出力データDout を
出力ピン33に出力している。
【0008】そして、図13の(a) に示すように時刻t0
で外部からのアドレス信号ADD がA2からA1に変化する
と、これを受けてアドレスバッファ2の出力する内部ア
ドレスintADDが変化する。するとこのintADDを受けるア
ドレス変化検知回路3は図13の(b) に示すように時刻t
2 までの所定の期間Hレベルとなるアドレス変化信号φ
1 を出力し、これを受けてインバータ4および5を介し
て出力されるイコライズ信号φE は図13の(c) に示すよ
うにHレベルとなりこのイコライズ信号φE をゲート電
極に受けるプリチャージ用トランジスタ28、29およびイ
コライズ用トランジスタ30が導通状態となり、ビット線
10、11の電位BL1,/BL1,BL2,/BL2,・・・が図13の(h) や
(i) に示すように電源電位VCCからプリチャージ用トラ
ンジスタ28、29の閾値電圧Vthだけ低い電位VCC−Vth
でイコライズされる。一方行デコーダ6は時刻t0 でア
ドレス信号ADD がA2からA1に変化したのに伴いワード線
7bの電位WL2 を図13の(e) に示すように時刻t1 でLレ
ベルへ立ち上げ、ワード線7aの電位WL1 を図13の(d) に
示すようにHレベルへ立ち上げる。すると、これを受け
てメモリセル9aa におけるアクセストランジスタ18aaお
よび19aaは導通状態となる。
で外部からのアドレス信号ADD がA2からA1に変化する
と、これを受けてアドレスバッファ2の出力する内部ア
ドレスintADDが変化する。するとこのintADDを受けるア
ドレス変化検知回路3は図13の(b) に示すように時刻t
2 までの所定の期間Hレベルとなるアドレス変化信号φ
1 を出力し、これを受けてインバータ4および5を介し
て出力されるイコライズ信号φE は図13の(c) に示すよ
うにHレベルとなりこのイコライズ信号φE をゲート電
極に受けるプリチャージ用トランジスタ28、29およびイ
コライズ用トランジスタ30が導通状態となり、ビット線
10、11の電位BL1,/BL1,BL2,/BL2,・・・が図13の(h) や
(i) に示すように電源電位VCCからプリチャージ用トラ
ンジスタ28、29の閾値電圧Vthだけ低い電位VCC−Vth
でイコライズされる。一方行デコーダ6は時刻t0 でア
ドレス信号ADD がA2からA1に変化したのに伴いワード線
7bの電位WL2 を図13の(e) に示すように時刻t1 でLレ
ベルへ立ち上げ、ワード線7aの電位WL1 を図13の(d) に
示すようにHレベルへ立ち上げる。すると、これを受け
てメモリセル9aa におけるアクセストランジスタ18aaお
よび19aaは導通状態となる。
【0009】このとき、ビット線10a および11a の電位
BL1 および/BL1は図13の(h) に示すようにイコライズさ
れて等しくなるが、アクセストランジスタ18aaおよび19
aaのオン抵抗が比較的大きいため、ドライバトランジス
タ13aaおよび14aaのドレイン電極にはHレベルおよびL
レベルの電位が保たれたままとなっている。また、列デ
コーダ20も時刻t0 でアドレス信号ADD がA2からA1に変
化したのに伴い、列選択線21b の電位CSL2を図13の(g)
に示すようにほぼ時刻t1 でLレベルへ立ち下げ、列選
択線21a の電位CSL1を図13の(f) に示すようにHレベル
へ立ち上げる。すると、これを受けてIOゲート回路22
におけるnチャネルMOSトランジスタ25a および26a
が導通し、ビット線10a 、11a とI/O線23、24とが接
続され、このI/O線23、24の電位IO,/IOも図13の(j)
に示すようにイコライズされ等しくなる。さらに、差動
増幅器31はイコライズ信号φE がHレベルになったのを
受けて非活性化され、図13の(k) に示すようにともにL
レベルとなるリードデータRDおよび/RD を出力し、出力
バッファ32はこのリードデータRDおよび/RD が共にLレ
ベルになったのを受けて図13の(m) に示すようにハイイ
ンピーダンス(Hi-Z)の出力データDout を出力する。
BL1 および/BL1は図13の(h) に示すようにイコライズさ
れて等しくなるが、アクセストランジスタ18aaおよび19
aaのオン抵抗が比較的大きいため、ドライバトランジス
タ13aaおよび14aaのドレイン電極にはHレベルおよびL
レベルの電位が保たれたままとなっている。また、列デ
コーダ20も時刻t0 でアドレス信号ADD がA2からA1に変
化したのに伴い、列選択線21b の電位CSL2を図13の(g)
に示すようにほぼ時刻t1 でLレベルへ立ち下げ、列選
択線21a の電位CSL1を図13の(f) に示すようにHレベル
へ立ち上げる。すると、これを受けてIOゲート回路22
におけるnチャネルMOSトランジスタ25a および26a
が導通し、ビット線10a 、11a とI/O線23、24とが接
続され、このI/O線23、24の電位IO,/IOも図13の(j)
に示すようにイコライズされ等しくなる。さらに、差動
増幅器31はイコライズ信号φE がHレベルになったのを
受けて非活性化され、図13の(k) に示すようにともにL
レベルとなるリードデータRDおよび/RD を出力し、出力
バッファ32はこのリードデータRDおよび/RD が共にLレ
ベルになったのを受けて図13の(m) に示すようにハイイ
ンピーダンス(Hi-Z)の出力データDout を出力する。
【0010】そしてアドレス変化検知回路から出力され
るアドレス変化信号φ1 が図13の(b) に示すように時刻
t2 でLレベルに立ち下がると、これを受けてインバー
タ4および5を介して出力されるイコライズ信号φE は
図13の(c) に示すようにLレベルに立ち下がる。する
と、このイコライズ信号φE を受けるビット線イコライ
ズ回路27におけるプリチャージ用トランジスタ28、29お
よびイコライズ用トランジスタ30が非導通状態となり、
ビット線10、11のイコライズが中止され、ビット線10a
および11a にメモリセル9aa におけるドライバ用トラン
ジスタ13aaおよび14aaのドレイン電極に保持されたHレ
ベルおよびLレベルの電位がそれぞれ読み出され、この
ビット線10a および11a の電位BL1 および/BL1は図13の
(h) に示すようにそれぞれHレベルおよびLレベルとな
る。
るアドレス変化信号φ1 が図13の(b) に示すように時刻
t2 でLレベルに立ち下がると、これを受けてインバー
タ4および5を介して出力されるイコライズ信号φE は
図13の(c) に示すようにLレベルに立ち下がる。する
と、このイコライズ信号φE を受けるビット線イコライ
ズ回路27におけるプリチャージ用トランジスタ28、29お
よびイコライズ用トランジスタ30が非導通状態となり、
ビット線10、11のイコライズが中止され、ビット線10a
および11a にメモリセル9aa におけるドライバ用トラン
ジスタ13aaおよび14aaのドレイン電極に保持されたHレ
ベルおよびLレベルの電位がそれぞれ読み出され、この
ビット線10a および11a の電位BL1 および/BL1は図13の
(h) に示すようにそれぞれHレベルおよびLレベルとな
る。
【0011】これに応じてこのビット線10a および11a
に接続されているI/O線23および24の電位IOおよび/I
O は図13の(j) に示すように電位差が開いて時刻t3 で
ΔV1となり、やがてΔV2に広がってそれぞれHレベルお
よびLレベルとなる。すると、このI/O線23、24の電
位IO,/IOを受ける差動増幅器31はIO,/IO間の電位差がΔ
V1となると図13の(k) に示すようにHレベルに立ち上が
るリードデータRDおよびこれと相補の関係をなすLレベ
ルのリードデータ/RD を出力し、出力バッファ回路32は
これを受けて図13の(m) に示すようにHレベルとなる出
力データDoutを出力ピン33に出力する。
に接続されているI/O線23および24の電位IOおよび/I
O は図13の(j) に示すように電位差が開いて時刻t3 で
ΔV1となり、やがてΔV2に広がってそれぞれHレベルお
よびLレベルとなる。すると、このI/O線23、24の電
位IO,/IOを受ける差動増幅器31はIO,/IO間の電位差がΔ
V1となると図13の(k) に示すようにHレベルに立ち上が
るリードデータRDおよびこれと相補の関係をなすLレベ
ルのリードデータ/RD を出力し、出力バッファ回路32は
これを受けて図13の(m) に示すようにHレベルとなる出
力データDoutを出力ピン33に出力する。
【0012】その後、図13の(a) に示すように時刻t4
で外部からのアドレス信号ADD がA1からA2に変化する
と、これを受けてアドレスバッファ2の出力する内部ア
ドレスintADDが変化する。するとこのintADDを受けるア
ドレス変化検知回路3は図13の(b) に示すように時刻t
6 までの所定の期間Hレベルとなるアドレス変化信号φ
1 を出力し、これを受けてインバータ4および5を介し
て出力されるイコライズ信号φE は図13の(c) に示すよ
うにHレベルとなりこのイコライズ信号φE をゲート電
極に受けるプリチャージ用トランジスタ28、29およびイ
コライズ用トランジスタ30が導通状態となり、ビット線
10、11の電位BL1,/BL1,BL2,/BL2 ・・・が図13の(h) や
(i) に示すように電源電位VCCからプリチャージ用トラ
ンジスタ28、29の閾値電圧Vthだけ低い電位VCC−Vth
でイコライズされる。一方行デコーダ6は時刻t4 でア
ドレス信号ADD がA1からA2に変化したのに伴いワード線
7aの電位WL1 を図13の(d) に示すように時刻t5 でLレ
ベルへ立ち下げ、ワード線7bの電位WL2 を図13の(e) に
示すようにHレベルへ立ち上げる。すると、これを受け
てメモリセル9bb におけるアクセストランジスタ18bbお
よび19bbは導通状態となる。
で外部からのアドレス信号ADD がA1からA2に変化する
と、これを受けてアドレスバッファ2の出力する内部ア
ドレスintADDが変化する。するとこのintADDを受けるア
ドレス変化検知回路3は図13の(b) に示すように時刻t
6 までの所定の期間Hレベルとなるアドレス変化信号φ
1 を出力し、これを受けてインバータ4および5を介し
て出力されるイコライズ信号φE は図13の(c) に示すよ
うにHレベルとなりこのイコライズ信号φE をゲート電
極に受けるプリチャージ用トランジスタ28、29およびイ
コライズ用トランジスタ30が導通状態となり、ビット線
10、11の電位BL1,/BL1,BL2,/BL2 ・・・が図13の(h) や
(i) に示すように電源電位VCCからプリチャージ用トラ
ンジスタ28、29の閾値電圧Vthだけ低い電位VCC−Vth
でイコライズされる。一方行デコーダ6は時刻t4 でア
ドレス信号ADD がA1からA2に変化したのに伴いワード線
7aの電位WL1 を図13の(d) に示すように時刻t5 でLレ
ベルへ立ち下げ、ワード線7bの電位WL2 を図13の(e) に
示すようにHレベルへ立ち上げる。すると、これを受け
てメモリセル9bb におけるアクセストランジスタ18bbお
よび19bbは導通状態となる。
【0013】また、列デコーダ20も時刻t4 でアドレス
信号ADD がA1からA2に変化したのに伴い、列選択線21a
の電位CSL1を図13の(f) に示すようにほぼ時刻t5 でL
レベルへ立ち下げ、列選択線21b の電位CSL2を図13の
(g) に示すようにHレベルへ立ち上げる。すると、これ
を受けてIOゲート回路22におけるnチャネルMOSト
ランジスタ25b および26b が導通し、ビット線10b 、11
b とI/O線23、24とが接続され、このI/O線23、24
の電位IO,/IOも図13の(j) に示すようにイコライズされ
等しくなる。さらに、差動増幅器31はイコライズ信号φ
E がHレベルになったのを受けて非活性化され、図13の
(k) に示すようにともにLレベルとなるリードデータRD
および/RD を出力し、出力バッファ32はこのリードデー
タRDおよび/RD が共にLレベルになったのを受けて図13
の(m) に示すようにハイインピーダンス(Hi-Z)の出力デ
ータDout を出力する。
信号ADD がA1からA2に変化したのに伴い、列選択線21a
の電位CSL1を図13の(f) に示すようにほぼ時刻t5 でL
レベルへ立ち下げ、列選択線21b の電位CSL2を図13の
(g) に示すようにHレベルへ立ち上げる。すると、これ
を受けてIOゲート回路22におけるnチャネルMOSト
ランジスタ25b および26b が導通し、ビット線10b 、11
b とI/O線23、24とが接続され、このI/O線23、24
の電位IO,/IOも図13の(j) に示すようにイコライズされ
等しくなる。さらに、差動増幅器31はイコライズ信号φ
E がHレベルになったのを受けて非活性化され、図13の
(k) に示すようにともにLレベルとなるリードデータRD
および/RD を出力し、出力バッファ32はこのリードデー
タRDおよび/RD が共にLレベルになったのを受けて図13
の(m) に示すようにハイインピーダンス(Hi-Z)の出力デ
ータDout を出力する。
【0014】そしてアドレス変化検知回路3から出力さ
れるアドレス変化信号φ1 が図13の(b) に示すように時
刻t6 でLレベルに立ち下がると、これを受けてインバ
ータ4および5を介して出力されるイコライズ信号φE
は図13の(c) に示すようにLレベルに立ち下がる。する
と、このイコライズ信号φE を受けるビット線イコライ
ズ回路27におけるプリチャージ用トランジスタ28、29お
よびイコライズ用トランジスタ30が非導通状態となり、
ビット線10、11のイコライズが中止され、ビット線10b
および11b にメモリセル9bb におけるドライバ用トラン
ジスタ13bbおよび14bbのドレイン電極に保持されたLレ
ベルおよびHレベルの電位がそれぞれ読み出され、この
ビット線10b および11b の電位BL2 および/BL2は図13の
(i) に示すようにそれぞれLレベルおよびHレベルとな
る。
れるアドレス変化信号φ1 が図13の(b) に示すように時
刻t6 でLレベルに立ち下がると、これを受けてインバ
ータ4および5を介して出力されるイコライズ信号φE
は図13の(c) に示すようにLレベルに立ち下がる。する
と、このイコライズ信号φE を受けるビット線イコライ
ズ回路27におけるプリチャージ用トランジスタ28、29お
よびイコライズ用トランジスタ30が非導通状態となり、
ビット線10、11のイコライズが中止され、ビット線10b
および11b にメモリセル9bb におけるドライバ用トラン
ジスタ13bbおよび14bbのドレイン電極に保持されたLレ
ベルおよびHレベルの電位がそれぞれ読み出され、この
ビット線10b および11b の電位BL2 および/BL2は図13の
(i) に示すようにそれぞれLレベルおよびHレベルとな
る。
【0015】これに応じてこのビット線10b および11b
に接続されているI/O線23および24の電位IOおよび/I
O は図13の(j) に示すように電位差が開いて時刻t7 で
ΔV1となり、やがてΔV2に広がってそれぞれLレベルお
よびHレベルとなる。すると、このI/O線23、24の電
位IO,/IOを受ける差動増幅器31はIO,/IO間の電位差がΔ
V1となると図13の(k) に示すようにHレベルに立ち上が
るリードデータ/RD およびこれと相補の関係をなすLレ
ベルのリードデータRDを出力し、出力バッファ回路32は
これを受けて図13の(m) に示すようにLレベルとなる出
力データDoutを出力ピン33に出力する。
に接続されているI/O線23および24の電位IOおよび/I
O は図13の(j) に示すように電位差が開いて時刻t7 で
ΔV1となり、やがてΔV2に広がってそれぞれLレベルお
よびHレベルとなる。すると、このI/O線23、24の電
位IO,/IOを受ける差動増幅器31はIO,/IO間の電位差がΔ
V1となると図13の(k) に示すようにHレベルに立ち上が
るリードデータ/RD およびこれと相補の関係をなすLレ
ベルのリードデータRDを出力し、出力バッファ回路32は
これを受けて図13の(m) に示すようにLレベルとなる出
力データDoutを出力ピン33に出力する。
【0016】
【発明が解決しようとする課題】上記のような従来の半
導体記憶装置では、I/O線23、24の電位IO,/IOの電位
差がΔV1に広がった時点(t3 およびt7 )ですでに差
動増幅器31はI/O線23、24に読み出されたデータがH
レベルかLレベルかを検知してHレベルおよびLレベ
ル、またはLレベルHレベルのリードデータRDおよび/R
D をそれぞれ出力し、出力バッファ32はこれを受けてH
レベルまたはLレベルの出力データDout を出力する
が、ビット線のイコライズは外部からのアドレス信号AD
D が変化してから所定期間(t0 〜t2 およびt4 〜t
6 )だけ行っているため、I/O線23、24の電位IO,/IO
の電位差は既に差動増幅器31が読み出されたデータがH
レベルかLレベルか検知できているにもかかわらず広が
り続け、ΔV2にもなり、次にアドレス信号が別のアドレ
スに変化してからI/O線23、24がイコライズされて電
位IO,/IOが等しくなるまでの時間がかかるため、次のデ
ータが読み出されるまでの時間が大きいという問題点が
あった。
導体記憶装置では、I/O線23、24の電位IO,/IOの電位
差がΔV1に広がった時点(t3 およびt7 )ですでに差
動増幅器31はI/O線23、24に読み出されたデータがH
レベルかLレベルかを検知してHレベルおよびLレベ
ル、またはLレベルHレベルのリードデータRDおよび/R
D をそれぞれ出力し、出力バッファ32はこれを受けてH
レベルまたはLレベルの出力データDout を出力する
が、ビット線のイコライズは外部からのアドレス信号AD
D が変化してから所定期間(t0 〜t2 およびt4 〜t
6 )だけ行っているため、I/O線23、24の電位IO,/IO
の電位差は既に差動増幅器31が読み出されたデータがH
レベルかLレベルか検知できているにもかかわらず広が
り続け、ΔV2にもなり、次にアドレス信号が別のアドレ
スに変化してからI/O線23、24がイコライズされて電
位IO,/IOが等しくなるまでの時間がかかるため、次のデ
ータが読み出されるまでの時間が大きいという問題点が
あった。
【0017】この発明は上記した点に鑑みてなされたも
のであり、差動増幅器31がI/O線23、24に読み出され
たデータがHレベルかLレベルかを検知できるΔV1程度
にI/O線23、24の電位IO,/IOに電位差が生じたら、イ
コライズを開始してこのI/O線23、24の電位差がいっ
ぱい(ΔV2)まで広がるのを防ぐと同時に既にイコライ
ズを済ませておくことで次のデータが読み出されるまで
の時間を短縮することにある。
のであり、差動増幅器31がI/O線23、24に読み出され
たデータがHレベルかLレベルかを検知できるΔV1程度
にI/O線23、24の電位IO,/IOに電位差が生じたら、イ
コライズを開始してこのI/O線23、24の電位差がいっ
ぱい(ΔV2)まで広がるのを防ぐと同時に既にイコライ
ズを済ませておくことで次のデータが読み出されるまで
の時間を短縮することにある。
【0018】
【課題を解決するための手段】この発明の第1の発明に
係る半導体記憶装置は、メモリセルからのデータに対応
した電位が出力される第1の信号線および第2の信号
線、第1の信号線および第2の信号線の電位が入力さ
れ、第1の信号線の電位が第2の信号線の電位より第1
の所定電圧以上高いと第1のレベルとなり、第1の信号
線の電位が第2の信号線の電位より第2の所定電圧以上
低いと第2のレベルとなるリードデータを出力する増幅
回路、アドレス信号を受け、このアドレス信号の変化に
応答して第3のレベルから第4のレベルとなり、第1の
信号線と第2の信号線との電位差の絶対値が第1の所定
電圧と第2の所定電圧のどちらかの電圧になるのに応じ
て第3のレベルとなるイコライズ信号を出力するイコラ
イズ信号発生回路、第1の信号線および第2の信号線に
接続され、上記イコライズ信号を受け、このイコライズ
信号が第3のレベルであると第1の信号線および第2の
信号線の電位をイコライズし、イコライズ信号が第4の
レベルであると第1の信号線および第2の信号線の電位
のイコライズを中止する信号線イコライズ回路を備えた
ものである。
係る半導体記憶装置は、メモリセルからのデータに対応
した電位が出力される第1の信号線および第2の信号
線、第1の信号線および第2の信号線の電位が入力さ
れ、第1の信号線の電位が第2の信号線の電位より第1
の所定電圧以上高いと第1のレベルとなり、第1の信号
線の電位が第2の信号線の電位より第2の所定電圧以上
低いと第2のレベルとなるリードデータを出力する増幅
回路、アドレス信号を受け、このアドレス信号の変化に
応答して第3のレベルから第4のレベルとなり、第1の
信号線と第2の信号線との電位差の絶対値が第1の所定
電圧と第2の所定電圧のどちらかの電圧になるのに応じ
て第3のレベルとなるイコライズ信号を出力するイコラ
イズ信号発生回路、第1の信号線および第2の信号線に
接続され、上記イコライズ信号を受け、このイコライズ
信号が第3のレベルであると第1の信号線および第2の
信号線の電位をイコライズし、イコライズ信号が第4の
レベルであると第1の信号線および第2の信号線の電位
のイコライズを中止する信号線イコライズ回路を備えた
ものである。
【0019】この発明の第2の発明に係る半導体記憶装
置は、メモリセルからのデータに対応した電位が出力さ
れる第1の信号線および第2の信号線、第1の信号線お
よび第2の信号線の電位が入力され、第1の信号線の電
位が第2の信号線の電位より第1の所定電圧以上高いと
第1のレベルとなり、第1の信号線の電位が第2の信号
線の電位より第2の所定電圧以上低いと第2のレベルと
なるリードデータを出力する増幅回路、アドレス信号を
受け、このアドレス信号の変化に応答して所定期間一方
のレベルから他方のレベルへ変化する2値レベルを有す
るアドレス変化信号を出力するアドレス変化検知回路
と、アドレス変化信号および自ら出力する第1の信号の
遅延回路を介した遅延信号を受け、アドレス変化信号の
一方のレベルから他方のレベルへの変化に応じて一方の
レベルから他方のレベルへと変化し、遅延信号の第1の
信号の一方のレベルから他方のレベルへの変化に伴う変
化に応じて他方のレベルから一方のレベルへと変化する
2値レベルを有する第1の信号を出力する第1の信号発
生回路と、アドレス変化信号および第1の信号を受け、
アドレス変化信号が一方のレベルかつ第1の信号が他方
のレベルとなると第3のレベルから第4のレベルとな
り、第1の信号が一方のレベルとなると第4のレベルか
ら第3のレベルとなるイコライズ信号を出力する第2の
信号発生回路とを有するイコライズ信号発生回路、第1
の信号線および第2の信号線に接続され、イコライズ信
号を受け、このイコライズ信号が第3のレベルであると
第1の信号線および第2の信号線の電位をイコライズ
し、イコライズ信号が第4のレベルであると第1の信号
線および第2の信号線の電位のイコライズを中止する信
号線イコライズ回路、複数のワード線が接続され、第1
の信号を受け、この第1の信号が他方のレベルであると
ワード線を全て接地電位とする行デコーダを備えたもの
である。
置は、メモリセルからのデータに対応した電位が出力さ
れる第1の信号線および第2の信号線、第1の信号線お
よび第2の信号線の電位が入力され、第1の信号線の電
位が第2の信号線の電位より第1の所定電圧以上高いと
第1のレベルとなり、第1の信号線の電位が第2の信号
線の電位より第2の所定電圧以上低いと第2のレベルと
なるリードデータを出力する増幅回路、アドレス信号を
受け、このアドレス信号の変化に応答して所定期間一方
のレベルから他方のレベルへ変化する2値レベルを有す
るアドレス変化信号を出力するアドレス変化検知回路
と、アドレス変化信号および自ら出力する第1の信号の
遅延回路を介した遅延信号を受け、アドレス変化信号の
一方のレベルから他方のレベルへの変化に応じて一方の
レベルから他方のレベルへと変化し、遅延信号の第1の
信号の一方のレベルから他方のレベルへの変化に伴う変
化に応じて他方のレベルから一方のレベルへと変化する
2値レベルを有する第1の信号を出力する第1の信号発
生回路と、アドレス変化信号および第1の信号を受け、
アドレス変化信号が一方のレベルかつ第1の信号が他方
のレベルとなると第3のレベルから第4のレベルとな
り、第1の信号が一方のレベルとなると第4のレベルか
ら第3のレベルとなるイコライズ信号を出力する第2の
信号発生回路とを有するイコライズ信号発生回路、第1
の信号線および第2の信号線に接続され、イコライズ信
号を受け、このイコライズ信号が第3のレベルであると
第1の信号線および第2の信号線の電位をイコライズ
し、イコライズ信号が第4のレベルであると第1の信号
線および第2の信号線の電位のイコライズを中止する信
号線イコライズ回路、複数のワード線が接続され、第1
の信号を受け、この第1の信号が他方のレベルであると
ワード線を全て接地電位とする行デコーダを備えたもの
である。
【0020】この発明の第3の発明に係る半導体記憶装
置は、所定方向にのび、並べて配置され、メモリセルか
らのデータに対応した電位が出力される第1の信号線お
よび第2の信号線、それぞれが、所定方向に対し垂直方
向にのび、第1の信号線に対応する第3の信号線および
第2の信号線に対応する第4の信号線からなり、所定方
向に沿って対応する第1の信号線および第2の信号線に
接続信号により接続および非接続をおこなう接続回路を
介して接続される複数の信号線対、第1の信号線および
第2の信号線の電位が入力され、第1の信号線の電位が
第2の信号線の電位より第1の所定電圧以上高いと第1
のレベルとなり、第1の信号線の電位が第2の信号線の
電位より第2の所定電圧以上低いと第2のレベルとなる
リードデータを出力する増幅回路、アドレス信号の変化
して所定期間経過後一方のレベルから他方のレベルへの
変化をする2値レベルを有する第1のイコライズ信号お
よびこの第1のイコライズ信号の一方のレベルから他方
のレベルへの変化後、第3のレベルから第4のレベルへ
と変化し、第1の信号線と第2の信号線との電位差の絶
対値が第1の所定電圧と第2の所定電圧のどちらかの電
圧になるのに応じて第3のレベルとなる第2イコライズ
信号を出力するイコライズ信号発生回路、信号線対にそ
れぞれ設けられ、第1のイコライズ信号を受け、この第
1のイコライズ信号が一方のレベルであると第3の信号
線および第4の信号線の電位をイコライズし、他方のレ
ベルであるとイコライズをやめる第1の信号線イコライ
ズ回路、第1の信号線および第2の信号線に接続され、
第2のイコライズ信号を受け、この第2のイコライズ信
号が第3のレベルであると第1の信号線および第2の信
号線の電位をイコライズし、第4のレベルであるとイコ
ライズをやめる第2の信号線イコライズ回路を備えたも
のである。
置は、所定方向にのび、並べて配置され、メモリセルか
らのデータに対応した電位が出力される第1の信号線お
よび第2の信号線、それぞれが、所定方向に対し垂直方
向にのび、第1の信号線に対応する第3の信号線および
第2の信号線に対応する第4の信号線からなり、所定方
向に沿って対応する第1の信号線および第2の信号線に
接続信号により接続および非接続をおこなう接続回路を
介して接続される複数の信号線対、第1の信号線および
第2の信号線の電位が入力され、第1の信号線の電位が
第2の信号線の電位より第1の所定電圧以上高いと第1
のレベルとなり、第1の信号線の電位が第2の信号線の
電位より第2の所定電圧以上低いと第2のレベルとなる
リードデータを出力する増幅回路、アドレス信号の変化
して所定期間経過後一方のレベルから他方のレベルへの
変化をする2値レベルを有する第1のイコライズ信号お
よびこの第1のイコライズ信号の一方のレベルから他方
のレベルへの変化後、第3のレベルから第4のレベルへ
と変化し、第1の信号線と第2の信号線との電位差の絶
対値が第1の所定電圧と第2の所定電圧のどちらかの電
圧になるのに応じて第3のレベルとなる第2イコライズ
信号を出力するイコライズ信号発生回路、信号線対にそ
れぞれ設けられ、第1のイコライズ信号を受け、この第
1のイコライズ信号が一方のレベルであると第3の信号
線および第4の信号線の電位をイコライズし、他方のレ
ベルであるとイコライズをやめる第1の信号線イコライ
ズ回路、第1の信号線および第2の信号線に接続され、
第2のイコライズ信号を受け、この第2のイコライズ信
号が第3のレベルであると第1の信号線および第2の信
号線の電位をイコライズし、第4のレベルであるとイコ
ライズをやめる第2の信号線イコライズ回路を備えたも
のである。
【0021】この発明の第4の発明に係る半導体記憶装
置は、所定方向にのび、並べて配置され、メモリセルか
らのデータに対応した電位が出力される第1の信号線お
よび第2の信号線、それぞれが、所定方向に対し垂直方
向にのび、第1の信号線に対応する第3の信号線および
上記第2の信号線に対応する第4の信号線からなり、所
定方向に沿って対応する第1の信号線および第2の信号
線に接続信号により接続および非接続をおこなう接続回
路を介して接続される複数の信号線対、第1の信号線お
よび第2の信号線の電位が入力され、第1の信号線の電
位が第2の信号線の電位より第1の所定電圧以上高いと
第1のレベルとなり、第1の信号線の電位が第2の信号
線の電位より第2の所定電圧以上低いと第2のレベルと
なるリードデータを出力する増幅回路、データ読み出し
時は一方のレベルで、データ書き込み時は一方のレベル
から他方のレベルへと変化する書き込み信号およびアド
レス信号を受け、書き込み信号の他方のレベルから一方
のレベルへの変化に応じて所定期間一方のレベルから他
方のレベルへの変化をし、データ読み出し時は一方のレ
ベルとなる2値レベルを有する第1のイコライズ信号、
および書き込み信号が一方のレベルのときアドレス信号
の変化に応答して第3のレベルから第4のレベルとな
り、第1の信号線と第2の信号線との電位差の絶対値が
第1の所定電圧と第2の所定電圧のどちらかの電圧にな
るのに応じて第3のレベルとなり、かつデータ書き込み
時はアドレス信号の変化に応答して第3のレベルから第
4のレベルとなり、書き込み信号の他方のレベルから一
方のレベルへの変化を受けて第4のレベルから第3のレ
ベルへと変化する第2のイコライズ信号を出力するイコ
ライズ信号発生回路、信号線対にそれぞれ設けられ、第
1のイコライズ信号を受け、この第1のイコライズ信号
が他方のレベルであると第3の信号線および第4の信号
線の電位をイコライズし、一方のレベルであるとイコラ
イズをやめる第1の信号線イコライズ回路、第1の信号
線および第2の信号線に接続され、上記第2のイコライ
ズ信号を受け、この第2のイコライズ信号が第3のレベ
ルであると第1の信号線および第2の信号線の電位をイ
コライズし、第4のレベルであるとイコライズをやめる
第2の信号線イコライズ回路を備えたものである。
置は、所定方向にのび、並べて配置され、メモリセルか
らのデータに対応した電位が出力される第1の信号線お
よび第2の信号線、それぞれが、所定方向に対し垂直方
向にのび、第1の信号線に対応する第3の信号線および
上記第2の信号線に対応する第4の信号線からなり、所
定方向に沿って対応する第1の信号線および第2の信号
線に接続信号により接続および非接続をおこなう接続回
路を介して接続される複数の信号線対、第1の信号線お
よび第2の信号線の電位が入力され、第1の信号線の電
位が第2の信号線の電位より第1の所定電圧以上高いと
第1のレベルとなり、第1の信号線の電位が第2の信号
線の電位より第2の所定電圧以上低いと第2のレベルと
なるリードデータを出力する増幅回路、データ読み出し
時は一方のレベルで、データ書き込み時は一方のレベル
から他方のレベルへと変化する書き込み信号およびアド
レス信号を受け、書き込み信号の他方のレベルから一方
のレベルへの変化に応じて所定期間一方のレベルから他
方のレベルへの変化をし、データ読み出し時は一方のレ
ベルとなる2値レベルを有する第1のイコライズ信号、
および書き込み信号が一方のレベルのときアドレス信号
の変化に応答して第3のレベルから第4のレベルとな
り、第1の信号線と第2の信号線との電位差の絶対値が
第1の所定電圧と第2の所定電圧のどちらかの電圧にな
るのに応じて第3のレベルとなり、かつデータ書き込み
時はアドレス信号の変化に応答して第3のレベルから第
4のレベルとなり、書き込み信号の他方のレベルから一
方のレベルへの変化を受けて第4のレベルから第3のレ
ベルへと変化する第2のイコライズ信号を出力するイコ
ライズ信号発生回路、信号線対にそれぞれ設けられ、第
1のイコライズ信号を受け、この第1のイコライズ信号
が他方のレベルであると第3の信号線および第4の信号
線の電位をイコライズし、一方のレベルであるとイコラ
イズをやめる第1の信号線イコライズ回路、第1の信号
線および第2の信号線に接続され、上記第2のイコライ
ズ信号を受け、この第2のイコライズ信号が第3のレベ
ルであると第1の信号線および第2の信号線の電位をイ
コライズし、第4のレベルであるとイコライズをやめる
第2の信号線イコライズ回路を備えたものである。
【0022】
【作用】この発明の第1の発明においては、イコライズ
信号発生回路から出力されるイコライズ信号がアドレス
信号の変化を受けると、第3のレベルから第4のレベル
となり、これを受ける信号線イコライズ回路は第1の信
号線および第2の信号線のイコライズを中止する。する
と、第1の信号線および第2の信号線にアドレス信号に
応じたメモリセルからのデータに対応した電位が出力さ
れ、これらの信号線の電位を受ける増幅回路は第1およ
び第2の信号線の電位差に応じたレベルのリードデータ
を出力し、このリードデータは第1の信号線の電位が第
2の信号線の電位よりも第1の所定電圧以上高いと第1
のレベル、第1の信号線の電位が第2の信号線の電位よ
り第2の所定電圧以上低いと第2のレベルとなる。そし
て、イコライズ信号発生回路から出力されるイコライズ
信号は、第1の信号線と第2の信号線との電位差の絶対
値が第1の所定電圧と第2の所定電圧のどちらかの電
圧、つまり、増幅回路が第1のレベルと第2のレベルの
どちらかのレベルのリードデータを出力できる電圧とな
るのに応じて第3のレベルとなり、このイコライズ信号
を受ける信号線イコライズ回路は第1の信号線および第
2の信号線のイコライズを開始するので、第1の信号線
および第2の信号線間の電位差がいっぱいまで広がるの
を防ぐと同時に既にイコライズを済ませておくことで次
のアドレスが入力されてデータが読み出されるまでの時
間が短縮される。
信号発生回路から出力されるイコライズ信号がアドレス
信号の変化を受けると、第3のレベルから第4のレベル
となり、これを受ける信号線イコライズ回路は第1の信
号線および第2の信号線のイコライズを中止する。する
と、第1の信号線および第2の信号線にアドレス信号に
応じたメモリセルからのデータに対応した電位が出力さ
れ、これらの信号線の電位を受ける増幅回路は第1およ
び第2の信号線の電位差に応じたレベルのリードデータ
を出力し、このリードデータは第1の信号線の電位が第
2の信号線の電位よりも第1の所定電圧以上高いと第1
のレベル、第1の信号線の電位が第2の信号線の電位よ
り第2の所定電圧以上低いと第2のレベルとなる。そし
て、イコライズ信号発生回路から出力されるイコライズ
信号は、第1の信号線と第2の信号線との電位差の絶対
値が第1の所定電圧と第2の所定電圧のどちらかの電
圧、つまり、増幅回路が第1のレベルと第2のレベルの
どちらかのレベルのリードデータを出力できる電圧とな
るのに応じて第3のレベルとなり、このイコライズ信号
を受ける信号線イコライズ回路は第1の信号線および第
2の信号線のイコライズを開始するので、第1の信号線
および第2の信号線間の電位差がいっぱいまで広がるの
を防ぐと同時に既にイコライズを済ませておくことで次
のアドレスが入力されてデータが読み出されるまでの時
間が短縮される。
【0023】この発明の第2の発明においては、イコラ
イズ信号発生回路におけるアドレス変化検知回路から出
力されるアドレス変化信号がアドレス信号の変化を受け
ると一方のレベルから他方のレベルとなり、これを受け
るイコライズ信号発生回路における第1の信号発生回路
から出力される第1の信号が一方のレベルから他方のレ
ベルとなる。そして、所定期間が経過するとアドレス変
化検知回路から出力されるアドレス変化信号が他方のレ
ベルから一方のレベルとなり、このアドレス変化信号お
よび他方のレベルの第1の信号を受けるイコライズ信号
発生回路における第2の信号発生回路から出力されるイ
コライズ信号が第3のレベルから第4のレベルへと変化
し、これを受ける信号線イコライズ回路は第1の信号線
および第2の信号線のイコライズを中止する。すると、
第1の信号線および第2の信号線にアドレス信号に応じ
たメモリセルからのデータに対応した電位が出力され、
これらの信号線の電位を受ける増幅回路は第1および第
2の信号線の電位差に応じたレベルのリードデータを出
力し、このリードデータは第1の信号線の電位が第2の
信号線の電位よりも第1の所定電圧以上高いと第1のレ
ベル、第1の信号線の電位が第2の信号線の電位より第
2の所定電圧以上低いと第2のレベルとなる。
イズ信号発生回路におけるアドレス変化検知回路から出
力されるアドレス変化信号がアドレス信号の変化を受け
ると一方のレベルから他方のレベルとなり、これを受け
るイコライズ信号発生回路における第1の信号発生回路
から出力される第1の信号が一方のレベルから他方のレ
ベルとなる。そして、所定期間が経過するとアドレス変
化検知回路から出力されるアドレス変化信号が他方のレ
ベルから一方のレベルとなり、このアドレス変化信号お
よび他方のレベルの第1の信号を受けるイコライズ信号
発生回路における第2の信号発生回路から出力されるイ
コライズ信号が第3のレベルから第4のレベルへと変化
し、これを受ける信号線イコライズ回路は第1の信号線
および第2の信号線のイコライズを中止する。すると、
第1の信号線および第2の信号線にアドレス信号に応じ
たメモリセルからのデータに対応した電位が出力され、
これらの信号線の電位を受ける増幅回路は第1および第
2の信号線の電位差に応じたレベルのリードデータを出
力し、このリードデータは第1の信号線の電位が第2の
信号線の電位よりも第1の所定電圧以上高いと第1のレ
ベル、第1の信号線の電位が第2の信号線の電位より第
2の所定電圧以上低いと第2のレベルとなる。
【0024】そして、イコライズ信号発生回路における
遅延回路は第1の信号発生回路から出力される第1の信
号の一方のレベルから他方のレベルへの変化に応じて遅
延時間だけ遅れて変化する遅延信号を出力し、この遅延
信号の変化を受けて第1の信号発生回路から出力される
第1の信号は他方のレベルから一方のレベルとなり、こ
れを受けて第2の信号発生回路から出力されるイコライ
ズ信号は第4のレベルから第3のレベルへと変化し、こ
のイコライズ信号を受けるイコライズ回路は第1の信号
線および第2の信号線のイコライズを開始する。そし
て、このイコライズが開始されるのが第1の信号線と第
2の信号線との電位差の絶対値が第1の所定電圧と第2
の所定電圧のどちらかの電圧、つまり、増幅回路が第1
レベルと第2レベルのどちらかのレベルのリードデータ
を出力できる電圧となるように遅延回路の遅延時間を調
整することで、簡単に第1の信号線および第2の信号線
間の電位差がいっぱいまで広がるのを防ぐと同時に既に
イコライズを済ませておくことで次のアドレスが入力さ
れてデータが読み出されるまでの時間の短縮を実現する
ことができる半導体記憶装置を得ることができる。
遅延回路は第1の信号発生回路から出力される第1の信
号の一方のレベルから他方のレベルへの変化に応じて遅
延時間だけ遅れて変化する遅延信号を出力し、この遅延
信号の変化を受けて第1の信号発生回路から出力される
第1の信号は他方のレベルから一方のレベルとなり、こ
れを受けて第2の信号発生回路から出力されるイコライ
ズ信号は第4のレベルから第3のレベルへと変化し、こ
のイコライズ信号を受けるイコライズ回路は第1の信号
線および第2の信号線のイコライズを開始する。そし
て、このイコライズが開始されるのが第1の信号線と第
2の信号線との電位差の絶対値が第1の所定電圧と第2
の所定電圧のどちらかの電圧、つまり、増幅回路が第1
レベルと第2レベルのどちらかのレベルのリードデータ
を出力できる電圧となるように遅延回路の遅延時間を調
整することで、簡単に第1の信号線および第2の信号線
間の電位差がいっぱいまで広がるのを防ぐと同時に既に
イコライズを済ませておくことで次のアドレスが入力さ
れてデータが読み出されるまでの時間の短縮を実現する
ことができる半導体記憶装置を得ることができる。
【0025】また、行デコーダは第1の信号が他方のレ
ベルであるとワード線の電位を全て接地電位とするの
で、イコライズ信号が第4のレベルから第3のレベルに
変化して第1の信号線および第2の信号線のイコライズ
が開始されると、ワード線の電位が全て接地電位で非活
性化され、第1の信号線および第2の信号線にはメモリ
セルからのデータに応じて電位差を生じさせようとする
力が働かなくなる。このように一方ではメモリセルから
のデータに応じた電位差を第1の信号線および第2の信
号線に生じさせようとし、一方ではこの信号線をイコラ
イズして電位を等しくしようとしている状態を少なくす
ることで、第1および第2の信号線間に信号線イコライ
ズ回路を介して流れる電流を少なくすることができ消費
電力の低減がはかれる。
ベルであるとワード線の電位を全て接地電位とするの
で、イコライズ信号が第4のレベルから第3のレベルに
変化して第1の信号線および第2の信号線のイコライズ
が開始されると、ワード線の電位が全て接地電位で非活
性化され、第1の信号線および第2の信号線にはメモリ
セルからのデータに応じて電位差を生じさせようとする
力が働かなくなる。このように一方ではメモリセルから
のデータに応じた電位差を第1の信号線および第2の信
号線に生じさせようとし、一方ではこの信号線をイコラ
イズして電位を等しくしようとしている状態を少なくす
ることで、第1および第2の信号線間に信号線イコライ
ズ回路を介して流れる電流を少なくすることができ消費
電力の低減がはかれる。
【0026】この発明の第3の発明においては、イコラ
イズ信号発生回路から出力される第1のイコライズ信号
がアドレス信号の変化を受けて所定期間経過後に一方の
レベルから他方のレベルとなり、これを受ける第1の信
号線イコライズ回路は第3の信号線および第4の信号線
のイコライズをやめる。この後、イコライズ信号発生回
路から出力される第2のイコライズ信号は第3のレベル
から第4のレベルとなり、これを受ける第2の信号線イ
コライズ回路は第1の信号線および第2の信号線のイコ
ライズを中止する。このように、第3の信号線および第
4の信号線のイコライズをやめるのを第1の信号線と第
2の信号線のイコライズをやめるよりも早く行うこと
で、イコライズ信号発生回路から離れたところに配置さ
れる第3の信号線および第4の信号線からなる信号線対
が第1の信号線および第2の信号線に接続されるとき、
すでに第2のイコライズ信号が第3のレベルから第4の
レベルとなって第1の信号線および第2の信号線のイコ
ライズが中止されているのに、このイコライズ信号発生
回路から離れたところに配置される第3の信号線および
第4の信号線からなる信号線対に設けられた第1の信号
線イコライズ回路への第1のイコライズ信号の伝達遅延
により、まだ第1のイコライズ信号が一方のレベルでこ
の信号線対がイコライズされ、メモリセルからのデータ
に応じた電位差が信号線対から接続回路を介して第1の
信号線および第2の信号線間に生じず、増幅回路からリ
ードデータが出力されないという状態を防ぐことが可能
となり、リードデータが読み出されるまでの時間を短縮
することができる。
イズ信号発生回路から出力される第1のイコライズ信号
がアドレス信号の変化を受けて所定期間経過後に一方の
レベルから他方のレベルとなり、これを受ける第1の信
号線イコライズ回路は第3の信号線および第4の信号線
のイコライズをやめる。この後、イコライズ信号発生回
路から出力される第2のイコライズ信号は第3のレベル
から第4のレベルとなり、これを受ける第2の信号線イ
コライズ回路は第1の信号線および第2の信号線のイコ
ライズを中止する。このように、第3の信号線および第
4の信号線のイコライズをやめるのを第1の信号線と第
2の信号線のイコライズをやめるよりも早く行うこと
で、イコライズ信号発生回路から離れたところに配置さ
れる第3の信号線および第4の信号線からなる信号線対
が第1の信号線および第2の信号線に接続されるとき、
すでに第2のイコライズ信号が第3のレベルから第4の
レベルとなって第1の信号線および第2の信号線のイコ
ライズが中止されているのに、このイコライズ信号発生
回路から離れたところに配置される第3の信号線および
第4の信号線からなる信号線対に設けられた第1の信号
線イコライズ回路への第1のイコライズ信号の伝達遅延
により、まだ第1のイコライズ信号が一方のレベルでこ
の信号線対がイコライズされ、メモリセルからのデータ
に応じた電位差が信号線対から接続回路を介して第1の
信号線および第2の信号線間に生じず、増幅回路からリ
ードデータが出力されないという状態を防ぐことが可能
となり、リードデータが読み出されるまでの時間を短縮
することができる。
【0027】そして、第1の信号線および第2の信号線
にメモリセルからのデータに対応した電位が出力され、
これらの信号線の電位を受ける増幅回路は第1および第
2の信号線の電位差に応じたレベルのリードデータを出
力し、このリードデータは第1の信号線の電位が第2の
信号線の電位よりも第1の所定電圧以上高いと第1のレ
ベル、第1の信号線の電位が第2の信号線の電位より第
2の所定電圧以上低いと第2のレベルとなる。そして、
イコライズ信号発生回路から出力される第2のイコライ
ズ信号は、第1の信号線と第2の信号線との電位差の絶
対値が第1の所定電圧と第2の所定電圧のどちらかの電
圧、つまり、増幅回路が第1レベルと第2レベルのどち
らかのレベルのリードデータを出力できる電圧となるの
に応じて第3のレベルとなり、この第2のイコライズ信
号を受ける第2の信号線イコライズ回路は第1の信号線
および第2の信号線のイコライズを開始するので、第1
の信号線および第2の信号線間の電位差がいっぱいまで
広がるのを防ぐと同時に既にイコライズを済ませておく
ことで次のアドレスが入力されてデータが読み出される
までの時間を短縮することができる。
にメモリセルからのデータに対応した電位が出力され、
これらの信号線の電位を受ける増幅回路は第1および第
2の信号線の電位差に応じたレベルのリードデータを出
力し、このリードデータは第1の信号線の電位が第2の
信号線の電位よりも第1の所定電圧以上高いと第1のレ
ベル、第1の信号線の電位が第2の信号線の電位より第
2の所定電圧以上低いと第2のレベルとなる。そして、
イコライズ信号発生回路から出力される第2のイコライ
ズ信号は、第1の信号線と第2の信号線との電位差の絶
対値が第1の所定電圧と第2の所定電圧のどちらかの電
圧、つまり、増幅回路が第1レベルと第2レベルのどち
らかのレベルのリードデータを出力できる電圧となるの
に応じて第3のレベルとなり、この第2のイコライズ信
号を受ける第2の信号線イコライズ回路は第1の信号線
および第2の信号線のイコライズを開始するので、第1
の信号線および第2の信号線間の電位差がいっぱいまで
広がるのを防ぐと同時に既にイコライズを済ませておく
ことで次のアドレスが入力されてデータが読み出される
までの時間を短縮することができる。
【0028】この発明の第4の発明においては、データ
読み出し時は書き込み信号が一方のレベルで、イコライ
ズ信号発生回路から出力される第1のイコライズ信号は
一方のレベルのままとなり、これを受ける第1の信号線
イコライズ回路は第3の信号線および第4の信号線のイ
コライズを行わない。また、イコライズ信号発生回路か
ら出力される第2のイコライズ信号はアドレス信号の変
化を受けて第3のレベルから第4のレベルとなり、これ
を受ける第2の信号線イコライズ回路は第1の信号線お
よび第2の信号線のイコライズを中止する。このよう
に、データ読み出し時は第3の信号線および第4の信号
線のイコライズをしないことで、イコライズ信号発生回
路から離れたところに配置される第3の信号線および第
4の信号線からなる信号線対が第1の信号線および第2
の信号線に接続されるとき、すでに第2のイコライズ信
号が第3のレベルから第4のレベルとなって第1の信号
線および第2の信号線のイコライズが中止されているの
に、このイコライズ信号発生回路から離れたところに配
置される第3の信号線および第4の信号線からなる信号
線対に設けられた第1の信号線イコライズ回路への第1
のイコライズ信号の伝達遅延により、まだ第1のイコラ
イズ信号が一方のレベルでこの信号線対がイコライズさ
れ、メモリセルからのデータに応じた電位差が信号線対
から接続回路を介して第1の信号線および第2の信号線
間に生じず、増幅回路からリードデータが出力されない
という状態を防いでおり、リードデータが読み出される
までの時間を短縮することができる。
読み出し時は書き込み信号が一方のレベルで、イコライ
ズ信号発生回路から出力される第1のイコライズ信号は
一方のレベルのままとなり、これを受ける第1の信号線
イコライズ回路は第3の信号線および第4の信号線のイ
コライズを行わない。また、イコライズ信号発生回路か
ら出力される第2のイコライズ信号はアドレス信号の変
化を受けて第3のレベルから第4のレベルとなり、これ
を受ける第2の信号線イコライズ回路は第1の信号線お
よび第2の信号線のイコライズを中止する。このよう
に、データ読み出し時は第3の信号線および第4の信号
線のイコライズをしないことで、イコライズ信号発生回
路から離れたところに配置される第3の信号線および第
4の信号線からなる信号線対が第1の信号線および第2
の信号線に接続されるとき、すでに第2のイコライズ信
号が第3のレベルから第4のレベルとなって第1の信号
線および第2の信号線のイコライズが中止されているの
に、このイコライズ信号発生回路から離れたところに配
置される第3の信号線および第4の信号線からなる信号
線対に設けられた第1の信号線イコライズ回路への第1
のイコライズ信号の伝達遅延により、まだ第1のイコラ
イズ信号が一方のレベルでこの信号線対がイコライズさ
れ、メモリセルからのデータに応じた電位差が信号線対
から接続回路を介して第1の信号線および第2の信号線
間に生じず、増幅回路からリードデータが出力されない
という状態を防いでおり、リードデータが読み出される
までの時間を短縮することができる。
【0029】そして、第1の信号線および第2の信号線
にメモリセルからのデータに対応した電位が出力され、
これらの信号線の電位を受ける増幅回路は第1および第
2の信号線の電位差に応じたレベルのリードデータを出
力し、このリードデータは第1の信号線の電位が第2の
信号線の電位よりも第1の所定電圧以上高いと第1のレ
ベル、第1の信号線の電位が第2の信号線の電位より第
2の所定電圧以上低いと第2のレベルとなる。そして、
イコライズ信号発生回路から出力される第2のイコライ
ズ信号は、第1の信号線と第2の信号線との電位差の絶
対値が第1の所定電圧と第2の所定電圧のどちらかの電
圧、つまり、増幅回路が第1のレベルと第2のレベルの
どちらかのレベルのリードデータを出力できる電圧とな
るのに応じて第3のレベルとなり、この第2のイコライ
ズ信号を受ける第2の信号線イコライズ回路は第1の信
号線および第2の信号線のイコライズを開始するので、
第1の信号線および第2の信号線間の電位差がいっぱい
まで広がるのを防ぐと同時に既にイコライズを済ませて
おくことで次のアドレスが入力されてデータが読み出さ
れるまでの時間が短縮される。
にメモリセルからのデータに対応した電位が出力され、
これらの信号線の電位を受ける増幅回路は第1および第
2の信号線の電位差に応じたレベルのリードデータを出
力し、このリードデータは第1の信号線の電位が第2の
信号線の電位よりも第1の所定電圧以上高いと第1のレ
ベル、第1の信号線の電位が第2の信号線の電位より第
2の所定電圧以上低いと第2のレベルとなる。そして、
イコライズ信号発生回路から出力される第2のイコライ
ズ信号は、第1の信号線と第2の信号線との電位差の絶
対値が第1の所定電圧と第2の所定電圧のどちらかの電
圧、つまり、増幅回路が第1のレベルと第2のレベルの
どちらかのレベルのリードデータを出力できる電圧とな
るのに応じて第3のレベルとなり、この第2のイコライ
ズ信号を受ける第2の信号線イコライズ回路は第1の信
号線および第2の信号線のイコライズを開始するので、
第1の信号線および第2の信号線間の電位差がいっぱい
まで広がるのを防ぐと同時に既にイコライズを済ませて
おくことで次のアドレスが入力されてデータが読み出さ
れるまでの時間が短縮される。
【0030】さらに、データ書き込み時は書き込み信号
が一方のレベルから他方のレベルとなり、書き込み終了
後他方のレベルから一方のレベルへ変化し、イコライズ
信号発生回路から出力される第1のイコライズ信号はこ
の書き込み信号の他方のレベルから一方のレベルへの変
化を受けて所定時間一方のレベルから他方のレベルとな
り、これを受ける第1の信号線イコライズ回路は第3の
信号線および第4の信号線のイコライズを所定期間行
う。また、イコライズ信号発生回路から出力される第2
のイコライズ信号はアドレス信号の変化を受けて第3の
レベルから第4のレベルとなり、これを受ける第2の信
号線イコライズ回路は第1の信号線および第2の信号線
のイコライズは中止され、書き込み信号がデータの書き
込み終了後他方のレベルから一方のレベルへと変化する
と第2のイコライズ信号は第4のレベルから第3のレベ
ルとなり、これを受ける第2の信号線イコライズ回路は
第1の信号線および第2の信号線のイコライズを行う。
が一方のレベルから他方のレベルとなり、書き込み終了
後他方のレベルから一方のレベルへ変化し、イコライズ
信号発生回路から出力される第1のイコライズ信号はこ
の書き込み信号の他方のレベルから一方のレベルへの変
化を受けて所定時間一方のレベルから他方のレベルとな
り、これを受ける第1の信号線イコライズ回路は第3の
信号線および第4の信号線のイコライズを所定期間行
う。また、イコライズ信号発生回路から出力される第2
のイコライズ信号はアドレス信号の変化を受けて第3の
レベルから第4のレベルとなり、これを受ける第2の信
号線イコライズ回路は第1の信号線および第2の信号線
のイコライズは中止され、書き込み信号がデータの書き
込み終了後他方のレベルから一方のレベルへと変化する
と第2のイコライズ信号は第4のレベルから第3のレベ
ルとなり、これを受ける第2の信号線イコライズ回路は
第1の信号線および第2の信号線のイコライズを行う。
【0031】このように、書き込み時に第1および第2
の信号線間およびこれに接続される第3および第4の信
号線間の電位差がいっぱいまで広がってしまった後で、
第1の信号線イコライズ回路および第2の信号線イコラ
イズ回路の両方でイコライズすることで、第1および第
2の信号線およびこれに接続される第3および第4の信
号線の電位が高速で等しくなるため、書き込み後次のア
ドレスが入力されてデータが読み出されるまでの時間が
短縮される。
の信号線間およびこれに接続される第3および第4の信
号線間の電位差がいっぱいまで広がってしまった後で、
第1の信号線イコライズ回路および第2の信号線イコラ
イズ回路の両方でイコライズすることで、第1および第
2の信号線およびこれに接続される第3および第4の信
号線の電位が高速で等しくなるため、書き込み後次のア
ドレスが入力されてデータが読み出されるまでの時間が
短縮される。
【0032】
実施例1.以下にこの発明の実施例1である半導体記憶
装置について、図1に基づいて説明する。図1において
100 は外部からのアドレス信号ADD をアドレスピン101
を介して受け、内部回路のための内部アドレス信号intA
DDを出力するアドレスバッファ、200 は書き込み時はH
レベル、読み出し時はLレベルとなる書き込み信号WEお
よびアドレスバッファ100 からの内部アドレス信号intA
DDを受け、読み出し時にこのアドレス信号intADDの変化
に応答してHレベルからLレベルとなり、その後再びH
レベルとなるイコライズ信号φE を出力するイコライズ
信号発生回路で、このイコライズ信号発生回路200 にお
いて、210 はアドレスバッファ100 からの内部アドレス
信号intADDを受け、この内部アドレス信号intADDが変化
すると所定期間LレベルからHレベルとなるアドレス変
化信号φ0 を出力するアドレス変化検知回路、220 は書
き込み信号を受け、この書き込み信号WEがHレベルから
Lレベルへ立ち下がるとある期間だけHレベルとなる書
き込み終了信号φW を出力する書き込み終了検知回路
で、一方の入力が書き込み信号WEが与えられるノード20
1 に接続され、書き込み終了信号φW を出力するNOR
回路221 と、ノード201 とNOR回路221 の他方の入力
との間に直列に接続されたインバータ222 、223 および
224 と、電源電位VCCが印加される電源電位ノード202
とインバータ222 の出力との間に接続されたキャパシタ
225 と、インバータ222 の出力と接地電位が印加される
接地電位ノード203 との間に接続されたキャパシタ226
とで構成される。
装置について、図1に基づいて説明する。図1において
100 は外部からのアドレス信号ADD をアドレスピン101
を介して受け、内部回路のための内部アドレス信号intA
DDを出力するアドレスバッファ、200 は書き込み時はH
レベル、読み出し時はLレベルとなる書き込み信号WEお
よびアドレスバッファ100 からの内部アドレス信号intA
DDを受け、読み出し時にこのアドレス信号intADDの変化
に応答してHレベルからLレベルとなり、その後再びH
レベルとなるイコライズ信号φE を出力するイコライズ
信号発生回路で、このイコライズ信号発生回路200 にお
いて、210 はアドレスバッファ100 からの内部アドレス
信号intADDを受け、この内部アドレス信号intADDが変化
すると所定期間LレベルからHレベルとなるアドレス変
化信号φ0 を出力するアドレス変化検知回路、220 は書
き込み信号を受け、この書き込み信号WEがHレベルから
Lレベルへ立ち下がるとある期間だけHレベルとなる書
き込み終了信号φW を出力する書き込み終了検知回路
で、一方の入力が書き込み信号WEが与えられるノード20
1 に接続され、書き込み終了信号φW を出力するNOR
回路221 と、ノード201 とNOR回路221 の他方の入力
との間に直列に接続されたインバータ222 、223 および
224 と、電源電位VCCが印加される電源電位ノード202
とインバータ222 の出力との間に接続されたキャパシタ
225 と、インバータ222 の出力と接地電位が印加される
接地電位ノード203 との間に接続されたキャパシタ226
とで構成される。
【0033】さらに、230 はアドレス変化検知回路210
からのアドレス変化信号φ0 および書き込み終了検知回
路220 からの書き込み終了信号φW を受け、少なくとも
一方がHレベルならばHレベルとなる信号φ1 を出力す
るOR回路、240 は信号φ1および自ら入りする第1の
信号φ2 の遅延回路241 を介した遅延信号を受け、信号
φ1 がLレベルからHレベルへ変化するとLレベルから
Hレベルとなり、遅延信号がLレベルからHレベルへ変
化するとHレベルからLレベルへと変化する第1の信号
φ2 を出力する第1の信号発生手段で、インバータ241
a、241bとキャパシタ241c、241dとを有する遅延回路241
と、セット入力側(S) にOR回路230 からの信号φ1
を受け、リセット入力側(R) に遅延回路241 を介してセ
ット優先出力(Q) から出力する第1の信号φ2 を受ける
R−Sフリップフロップ回路242 とで構成される。
からのアドレス変化信号φ0 および書き込み終了検知回
路220 からの書き込み終了信号φW を受け、少なくとも
一方がHレベルならばHレベルとなる信号φ1 を出力す
るOR回路、240 は信号φ1および自ら入りする第1の
信号φ2 の遅延回路241 を介した遅延信号を受け、信号
φ1 がLレベルからHレベルへ変化するとLレベルから
Hレベルとなり、遅延信号がLレベルからHレベルへ変
化するとHレベルからLレベルへと変化する第1の信号
φ2 を出力する第1の信号発生手段で、インバータ241
a、241bとキャパシタ241c、241dとを有する遅延回路241
と、セット入力側(S) にOR回路230 からの信号φ1
を受け、リセット入力側(R) に遅延回路241 を介してセ
ット優先出力(Q) から出力する第1の信号φ2 を受ける
R−Sフリップフロップ回路242 とで構成される。
【0034】250 はOR回路230 からの信号φ1 、第1
の信号発生回路240 からの第1の信号φ2 および書き込
み信号WEを受け、この書き込み信号WEがLレベルかつ信
号φ1 がHレベルもしくは第1の信号φ2 がLレベルで
あるとHレベルとなり、書き込み信号WEがHレベルまた
はφ1 がLレベルかつ第1の信号φ2 がHレベルである
とLレベルとなるイコライズ信号φE を出力する第2の
信号発生回路で、信号φ1 を入力に受けるインバータ25
1 と、一方の入力にインバータ251 の出力を受け、他方
の入力に第1の信号φ2 を受けるNAND回路252 と、
書き込み信号WEを入力に受けるインバータ253 と、一方
の入力にこのインバータ253 の出力を受け、他方の入力
にNAND回路252 の出力を受けるNAND回路254
と、このNAND回路254 の出力を入力に受け、イコラ
イズ信号φE を出力するインバータ255 とで構成され
る。
の信号発生回路240 からの第1の信号φ2 および書き込
み信号WEを受け、この書き込み信号WEがLレベルかつ信
号φ1 がHレベルもしくは第1の信号φ2 がLレベルで
あるとHレベルとなり、書き込み信号WEがHレベルまた
はφ1 がLレベルかつ第1の信号φ2 がHレベルである
とLレベルとなるイコライズ信号φE を出力する第2の
信号発生回路で、信号φ1 を入力に受けるインバータ25
1 と、一方の入力にインバータ251 の出力を受け、他方
の入力に第1の信号φ2 を受けるNAND回路252 と、
書き込み信号WEを入力に受けるインバータ253 と、一方
の入力にこのインバータ253 の出力を受け、他方の入力
にNAND回路252 の出力を受けるNAND回路254
と、このNAND回路254 の出力を入力に受け、イコラ
イズ信号φE を出力するインバータ255 とで構成され
る。
【0035】300 はイコライズ信号発生回路200 からの
第1の信号φ2 およびアドレスバッファ100 からの内部
アドレス信号intADDを受け、第1の信号φ2 がHレベル
のときは内部アドレス信号intADDに応じて複数のワード
線310 の電位WL1,WL2,・・・のうち1つをLレベルから
Hレベルに立ち上げ、第1の信号φ2 がLレベルである
と全てのワード線310 をLレベルにする行デコーダ、40
0 は複数のメモリセル410 がワード線310 とビット線42
0 および421 からなるビット線対の交点に対応してマト
リックス状に配置され、メモリセル410 がそれぞれワー
ド線310 およびビット線420 および421 に接続されたメ
モリセルアレイで、メモリセル410 はソース電極がとも
に接地電位ノード203 に接続され、互いのゲート電極が
他のドレイン電極に接続される2つのドライバトランジ
スタ411 および412 、電源電位ノード202 とドライバト
ランジスタ411 のドレイン電極との間に接続された高負
荷型の抵抗413 、電源電位ノード202 とドライバトラン
ジスタ412 のドレイン電極との間に接続された高負荷型
の抵抗414 、ビット線420 とドライバトランジスタ411
のドレイン電極との間に接続され、ゲート電極がワード
線310 に接続されたアクセストランジスタ415 、および
ビット線421 とドライバトランジスタ412 のドレイン電
極との間に接続され、ゲート電極がワード線310 に接続
されたアクセストランジスタ416 とで構成されている。
第1の信号φ2 およびアドレスバッファ100 からの内部
アドレス信号intADDを受け、第1の信号φ2 がHレベル
のときは内部アドレス信号intADDに応じて複数のワード
線310 の電位WL1,WL2,・・・のうち1つをLレベルから
Hレベルに立ち上げ、第1の信号φ2 がLレベルである
と全てのワード線310 をLレベルにする行デコーダ、40
0 は複数のメモリセル410 がワード線310 とビット線42
0 および421 からなるビット線対の交点に対応してマト
リックス状に配置され、メモリセル410 がそれぞれワー
ド線310 およびビット線420 および421 に接続されたメ
モリセルアレイで、メモリセル410 はソース電極がとも
に接地電位ノード203 に接続され、互いのゲート電極が
他のドレイン電極に接続される2つのドライバトランジ
スタ411 および412 、電源電位ノード202 とドライバト
ランジスタ411 のドレイン電極との間に接続された高負
荷型の抵抗413 、電源電位ノード202 とドライバトラン
ジスタ412 のドレイン電極との間に接続された高負荷型
の抵抗414 、ビット線420 とドライバトランジスタ411
のドレイン電極との間に接続され、ゲート電極がワード
線310 に接続されたアクセストランジスタ415 、および
ビット線421 とドライバトランジスタ412 のドレイン電
極との間に接続され、ゲート電極がワード線310 に接続
されたアクセストランジスタ416 とで構成されている。
【0036】500 はアドレスバッファ100 からの内部ア
ドレス信号intADDを受け、この内部アドレス信号intADD
に応じて複数の列選択線510 の電位CSL1,CSL2,・・・の
うち1つをLレベルからHレベルに立ち上げる列デコー
ダ、600 はビット線対420 、421 とI/O線対610 、61
1 との間に接続され、ゲート電極が列選択線510 に接続
され、対をなす2つのnチャネルMOSトランジスタ62
0 、621 からなり、ビット線対420 、421 の電位BL1,/B
L1,BL2,/BL2,・・・のうち1対の電位をI/O線対610
、611 に伝えるためのIOゲート回路である。700 は
イコライズ信号発生回路200 から出力されるイコライズ
信号φE を受け、このイコライズ信号φEがほぼ電源電
位VCCのHレベルとなるとビット線対420 、421 を電源
電位VCCよりVthだけ低い電位VCC−Vthでイコライズ
するビット線イコライズ回路で、電源電位ノード202 と
ビット線420 との間に接続され、ゲート電極にイコライ
ズ信号φE を受け、閾値電圧がVthのプリチャージ用ト
ランジスタ701 、電源電位ノード202 とビット線421 と
の間に接続され、ゲート電極にイコライズ信号φE を受
け、閾値電圧がVthのプリチャージ用トランジスタ702
およびビット線420 と421 との間に接続され、ゲート電
極にイコライズ信号φE を受けるイコライズ用トランジ
スタ703 とから構成される。
ドレス信号intADDを受け、この内部アドレス信号intADD
に応じて複数の列選択線510 の電位CSL1,CSL2,・・・の
うち1つをLレベルからHレベルに立ち上げる列デコー
ダ、600 はビット線対420 、421 とI/O線対610 、61
1 との間に接続され、ゲート電極が列選択線510 に接続
され、対をなす2つのnチャネルMOSトランジスタ62
0 、621 からなり、ビット線対420 、421 の電位BL1,/B
L1,BL2,/BL2,・・・のうち1対の電位をI/O線対610
、611 に伝えるためのIOゲート回路である。700 は
イコライズ信号発生回路200 から出力されるイコライズ
信号φE を受け、このイコライズ信号φEがほぼ電源電
位VCCのHレベルとなるとビット線対420 、421 を電源
電位VCCよりVthだけ低い電位VCC−Vthでイコライズ
するビット線イコライズ回路で、電源電位ノード202 と
ビット線420 との間に接続され、ゲート電極にイコライ
ズ信号φE を受け、閾値電圧がVthのプリチャージ用ト
ランジスタ701 、電源電位ノード202 とビット線421 と
の間に接続され、ゲート電極にイコライズ信号φE を受
け、閾値電圧がVthのプリチャージ用トランジスタ702
およびビット線420 と421 との間に接続され、ゲート電
極にイコライズ信号φE を受けるイコライズ用トランジ
スタ703 とから構成される。
【0037】800 はイコライズ信号発生回路200 からの
第1の信号φ2 およびI/O線610、611 の電位IO,/IOが
入力され、第1の信号φ2 がHレベルであるとI/O線
対610 、611 間の電位差を増幅してリードデータRD,/RD
を出力し、第1の信号φ2がLレベルであるとリードデ
ータRD,/RDをラッチする差動増幅回路、900 はこの差動
増幅回路からのリードデータRD,/RDを受けて出力データ
Dout を出力ピン901 に出力する出力バッファ回路であ
る。
第1の信号φ2 およびI/O線610、611 の電位IO,/IOが
入力され、第1の信号φ2 がHレベルであるとI/O線
対610 、611 間の電位差を増幅してリードデータRD,/RD
を出力し、第1の信号φ2がLレベルであるとリードデ
ータRD,/RDをラッチする差動増幅回路、900 はこの差動
増幅回路からのリードデータRD,/RDを受けて出力データ
Dout を出力ピン901 に出力する出力バッファ回路であ
る。
【0038】次に、以上のように構成されたこの発明の
半導体記憶装置の動作について、図2のタイミング図に
基づき説明する。ここでは図1に示されたメモリセル41
0 のうちメモリセル410aa および410bb にHレベルおよ
びLレベルのデータが記憶されているものとし、最初に
すでにメモリセル410bb からLデータが読み出されてお
り、その後メモリセル410aa からHデータを読み出し、
再びメモリセル410bbからLデータを読み出した後にメ
モリセル410aa にLレベルのデータを書き込む動作を説
明する。まず、図2の(a) に示すように外部からのアド
レス信号ADD がA2からA1に変化する時刻t10以前は、イ
コライズ信号発生回路200 から出力されるイコライズ信
号φE は図2の(g) に示すようにHレベルで、このイコ
ライズ信号φE をゲートに受けるプリチャージ用トラン
ジスタ701 、702 およびイコライズ用トランジスタ703
は導通状態となっており、ビット線420 、421 の電位BL
1,/BL1,BL2,/BL2,・・・は図2の(m) や(n) に示すよう
にVCC−Vthにイコライズされている。
半導体記憶装置の動作について、図2のタイミング図に
基づき説明する。ここでは図1に示されたメモリセル41
0 のうちメモリセル410aa および410bb にHレベルおよ
びLレベルのデータが記憶されているものとし、最初に
すでにメモリセル410bb からLデータが読み出されてお
り、その後メモリセル410aa からHデータを読み出し、
再びメモリセル410bbからLデータを読み出した後にメ
モリセル410aa にLレベルのデータを書き込む動作を説
明する。まず、図2の(a) に示すように外部からのアド
レス信号ADD がA2からA1に変化する時刻t10以前は、イ
コライズ信号発生回路200 から出力されるイコライズ信
号φE は図2の(g) に示すようにHレベルで、このイコ
ライズ信号φE をゲートに受けるプリチャージ用トラン
ジスタ701 、702 およびイコライズ用トランジスタ703
は導通状態となっており、ビット線420 、421 の電位BL
1,/BL1,BL2,/BL2,・・・は図2の(m) や(n) に示すよう
にVCC−Vthにイコライズされている。
【0039】また、イコライズ信号発生回路200 から出
力される第1の信号φ2 は図2の(f) に示すようにLレ
ベルとなっており、これを受ける行デコーダ300 はワー
ド線310 の電位WL1,WL2,・・・を全て図2の(h) や(i)
に示すようにLレベルとしており、これを受けるメモリ
セル410 のアクセストランジスタ415 および416 は全て
非導通状態となりプリチャージ用トランジスタ701 、70
2 からビット線420 および421 を介してメモリセル410
に電流が流れない。そして、列デコーダ500 はアドレス
信号A2に応じた列選択線510bの電位CSL2を図2の(k) に
示すようにHレベルに立ち上げており、この電位CSL2を
ゲート電極に受けるIOゲート回路600におけるnチャ
ネルMOSトランジスタ620b、621bは導通状態となり、
ビット線420b、421bとI/O線610 、611 とがこのnチ
ャネルMOSトランジスタ620bおよび621bを介して接続
され、I/O線610 、611 の電位IO,/IOは図2の(p) に
示すようにイコライズされている。そしてLレベルの第
1の信号φ2 を受ける差動増幅回路800 は図2の(q) に
示すようにLレベルのリードデータRD、Hレベルのリー
ドデータ/RD をラッチして出力しており、これを受ける
出力バッファ回路900 は図2の(r) に示すようにLレベ
ルの出力データDout を出力ピン901 に出力している。
力される第1の信号φ2 は図2の(f) に示すようにLレ
ベルとなっており、これを受ける行デコーダ300 はワー
ド線310 の電位WL1,WL2,・・・を全て図2の(h) や(i)
に示すようにLレベルとしており、これを受けるメモリ
セル410 のアクセストランジスタ415 および416 は全て
非導通状態となりプリチャージ用トランジスタ701 、70
2 からビット線420 および421 を介してメモリセル410
に電流が流れない。そして、列デコーダ500 はアドレス
信号A2に応じた列選択線510bの電位CSL2を図2の(k) に
示すようにHレベルに立ち上げており、この電位CSL2を
ゲート電極に受けるIOゲート回路600におけるnチャ
ネルMOSトランジスタ620b、621bは導通状態となり、
ビット線420b、421bとI/O線610 、611 とがこのnチ
ャネルMOSトランジスタ620bおよび621bを介して接続
され、I/O線610 、611 の電位IO,/IOは図2の(p) に
示すようにイコライズされている。そしてLレベルの第
1の信号φ2 を受ける差動増幅回路800 は図2の(q) に
示すようにLレベルのリードデータRD、Hレベルのリー
ドデータ/RD をラッチして出力しており、これを受ける
出力バッファ回路900 は図2の(r) に示すようにLレベ
ルの出力データDout を出力ピン901 に出力している。
【0040】そして、図2の(a) に示すように時刻t10
で外部からのアドレス信号ADD がA2からA1に変化する
と、これを受けてアドレスバッファ100 の出力する内部
アドレス信号intADDが変化する。するとこのintADDを受
けるアドレス変化検知回路210は図2の(c) に示すよう
に時刻t12までの所定期間Hレベルとなるアドレス変化
信号φ0 を出力する。一方、書き込み信号WEはLレベル
のままなので、これを受けて書き込み終了検知回路220
から出力される書き込み終了信号φW は図2の(d) に示
すようにLレベルのままとなり、この書き込み終了信号
φW およびHレベルとなったアドレス変化信号φ0 を受
けるOR回路230 は図2の(e) に示すように所定期間H
レベルとなる信号φ1 を出力する。この信号φ1 をセッ
ト入力に受ける第1の信号発生回路240 におけるR−S
フリップフロップ242 は図2の(f)に示すようにLレベ
ルからHレベルへと立ち上がる第1の信号φ2 を出力す
る。
で外部からのアドレス信号ADD がA2からA1に変化する
と、これを受けてアドレスバッファ100 の出力する内部
アドレス信号intADDが変化する。するとこのintADDを受
けるアドレス変化検知回路210は図2の(c) に示すよう
に時刻t12までの所定期間Hレベルとなるアドレス変化
信号φ0 を出力する。一方、書き込み信号WEはLレベル
のままなので、これを受けて書き込み終了検知回路220
から出力される書き込み終了信号φW は図2の(d) に示
すようにLレベルのままとなり、この書き込み終了信号
φW およびHレベルとなったアドレス変化信号φ0 を受
けるOR回路230 は図2の(e) に示すように所定期間H
レベルとなる信号φ1 を出力する。この信号φ1 をセッ
ト入力に受ける第1の信号発生回路240 におけるR−S
フリップフロップ242 は図2の(f)に示すようにLレベ
ルからHレベルへと立ち上がる第1の信号φ2 を出力す
る。
【0041】そして、第2の信号発生回路250 における
インバータ251 はHレベルの信号φ1 を反転したLレベ
ルの信号をNAND回路252 に出力し、これを受けるN
AND回路252 はHレベルの信号をNAND回路254 に
出力し、このNAND回路254 はさらにインバータ253
からのLレベルの書き込み信号WEを反転したHレベルの
信号も受けてLレベルの信号を出力し、これを受けるイ
ンバータ255 から出力されるイコライズ信号φE は図2
の(g) に示すようにHレベルのままで、このイコライズ
信号φE をゲート電極に受けるプリチャージ用トランジ
スタ701 、702およびイコライズ用トランジスタ703 は
導通状態のままとなり、ビット線420 、421 の電位BL1,
/BL1,BL2,/BL2,・・・も図2の(m) や(n) に示すように
VCC−Vthにイコライズされたままである。一方行デコ
ーダ300 は時刻t10でアドレス信号ADD がA2からA1に変
化したのに伴いワード線310aの電位WL1 を図2の(h) に
示すように時刻t11でHレベルへ立ち上げ、これを受け
てメモリセル410aa におけるアクセストランジスタ415a
a および416aa は導通状態となる。
インバータ251 はHレベルの信号φ1 を反転したLレベ
ルの信号をNAND回路252 に出力し、これを受けるN
AND回路252 はHレベルの信号をNAND回路254 に
出力し、このNAND回路254 はさらにインバータ253
からのLレベルの書き込み信号WEを反転したHレベルの
信号も受けてLレベルの信号を出力し、これを受けるイ
ンバータ255 から出力されるイコライズ信号φE は図2
の(g) に示すようにHレベルのままで、このイコライズ
信号φE をゲート電極に受けるプリチャージ用トランジ
スタ701 、702およびイコライズ用トランジスタ703 は
導通状態のままとなり、ビット線420 、421 の電位BL1,
/BL1,BL2,/BL2,・・・も図2の(m) や(n) に示すように
VCC−Vthにイコライズされたままである。一方行デコ
ーダ300 は時刻t10でアドレス信号ADD がA2からA1に変
化したのに伴いワード線310aの電位WL1 を図2の(h) に
示すように時刻t11でHレベルへ立ち上げ、これを受け
てメモリセル410aa におけるアクセストランジスタ415a
a および416aa は導通状態となる。
【0042】このとき、ビット線420aおよび421aの電位
BL1 および/BL1は図2の(m) に示すようにイコライズさ
れて等しくなっているが、アクセストランジスタ415aa
および416aa のオン抵抗が比較的大きいため、ドライバ
トランジスタ411aa および412aa のドレイン電極にはH
レベルおよびLレベルの電位が保たれたままとなってい
る。また、列デコーダ500 も時刻t10でアドレス信号AD
D がA2からA1に変化したのに伴い、列選択線510bの電位
CSL2を図2の(k) に示すようにほぼ時刻t11でLレベル
へ立ち下げ、列選択線510aの電位CSL1を図2の(j) に示
すようにHレベルへ立ち上げる。すると、これを受けて
IOゲート回路600 におけるnチャネルMOSトランジ
スタ620aおよび621aが導通し、ビット線420a、421aとI
/O線610 、611 とが接続され、このI/O線610 、61
1 の電位IO,/IOも図2の(p) に示すようにイコライズさ
れ等しくなる。さらに、差動増幅回路800 は第1の信号
φ2 がHレベルになったのを受けてリードデータRD,/RD
のラッチをやめ、図2の(q) に示すようにともにLレベ
ルとなるリードデータRDおよび/RD を出力し、出力バッ
ファ900 はこのリードデータRDおよび/RD が共にLレベ
ルになったのを受けて図2の(r) に示すようにハイイン
ピーダンス(Hi-Z)の出力データDout を出力する。
BL1 および/BL1は図2の(m) に示すようにイコライズさ
れて等しくなっているが、アクセストランジスタ415aa
および416aa のオン抵抗が比較的大きいため、ドライバ
トランジスタ411aa および412aa のドレイン電極にはH
レベルおよびLレベルの電位が保たれたままとなってい
る。また、列デコーダ500 も時刻t10でアドレス信号AD
D がA2からA1に変化したのに伴い、列選択線510bの電位
CSL2を図2の(k) に示すようにほぼ時刻t11でLレベル
へ立ち下げ、列選択線510aの電位CSL1を図2の(j) に示
すようにHレベルへ立ち上げる。すると、これを受けて
IOゲート回路600 におけるnチャネルMOSトランジ
スタ620aおよび621aが導通し、ビット線420a、421aとI
/O線610 、611 とが接続され、このI/O線610 、61
1 の電位IO,/IOも図2の(p) に示すようにイコライズさ
れ等しくなる。さらに、差動増幅回路800 は第1の信号
φ2 がHレベルになったのを受けてリードデータRD,/RD
のラッチをやめ、図2の(q) に示すようにともにLレベ
ルとなるリードデータRDおよび/RD を出力し、出力バッ
ファ900 はこのリードデータRDおよび/RD が共にLレベ
ルになったのを受けて図2の(r) に示すようにハイイン
ピーダンス(Hi-Z)の出力データDout を出力する。
【0043】そしてアドレス変化検知回路210 から出力
されるアドレス変化信号φ0 が図2の(c) に示すように
時刻t12でLレベルに立ち下がると、このアドレス変化
信号φ0 およびLレベルの書き込み終了信号φW を受け
るOR回路230 は図2の(e)に示すようにLレベルに立
ち下がる信号φ1 を出力する。このとき、第1の信号発
生回路240 におけるR−Sフリップフロップ242 から出
力される第1の信号φ2 はセット入力の信号φ1 が変化
しても、まだ遅延回路241 の遅延時間が経過していない
ためHレベルの第1の信号φ2 が遅延回路241 を通って
R−Sフリップフロップ242 のリセット入力に入力され
ておらず、第1の信号φ2 は図2の(f)に示すようにH
レベルを保ったままとなる。そして、第2の信号発生回
路250 におけるインバータ251 はLレベルの信号φ1 を
反転したHレベルの信号をNAND回路252 に出力し、
さらにHレベルの第1の信号φ2 を受けるNAND回路
252 はLレベルの信号をNAND回路254 に出力し、こ
のNAND回路254 はHレベルの信号を出力し、これを
受けるインバータ255 から出力されるイコライズ信号φ
E は図2の(g) に示すようにHレベルからLレベルへ立
ち下がる。
されるアドレス変化信号φ0 が図2の(c) に示すように
時刻t12でLレベルに立ち下がると、このアドレス変化
信号φ0 およびLレベルの書き込み終了信号φW を受け
るOR回路230 は図2の(e)に示すようにLレベルに立
ち下がる信号φ1 を出力する。このとき、第1の信号発
生回路240 におけるR−Sフリップフロップ242 から出
力される第1の信号φ2 はセット入力の信号φ1 が変化
しても、まだ遅延回路241 の遅延時間が経過していない
ためHレベルの第1の信号φ2 が遅延回路241 を通って
R−Sフリップフロップ242 のリセット入力に入力され
ておらず、第1の信号φ2 は図2の(f)に示すようにH
レベルを保ったままとなる。そして、第2の信号発生回
路250 におけるインバータ251 はLレベルの信号φ1 を
反転したHレベルの信号をNAND回路252 に出力し、
さらにHレベルの第1の信号φ2 を受けるNAND回路
252 はLレベルの信号をNAND回路254 に出力し、こ
のNAND回路254 はHレベルの信号を出力し、これを
受けるインバータ255 から出力されるイコライズ信号φ
E は図2の(g) に示すようにHレベルからLレベルへ立
ち下がる。
【0044】すると、このイコライズ信号φE を受ける
ビット線イコライズ回路700 におけるプリチャージ用ト
ランジスタ701 、702 およびイコライズ用トランジスタ
703が非導通状態となり、ビット線420 、421 のイコラ
イズが中止され、ビット線420aおよび421aにメモリセル
410aa におけるドライバトランジスタ411aa および412a
a のドレイン電極に保持されたHレベルおよびLレベル
の電位がそれぞれ読み出され、このビット線420aおよび
421aの電位BL1 および/BL1には図2の(m) に示すように
電位差が生じてBL1 >/BL1となる。これに応じてこのビ
ット線420aおよび421aに接続されているI/O線610 お
よび611 の電位IOおよび/IO は図2の(p) に示すように
電位差が開いて時刻t13でΔV1となる。すると、このI
/O線610 、611 の電位IO,/IOを受ける差動増幅回路80
0 はIO,/IO間の電位差がΔV1になると図2の(q) に示す
ようにHレベルに立ち上がるリードデータRDおよびこれ
と相補の関係をなすLレベルのリードデータ/RD を出力
し、出力バッファ回路900はこれを受けて図2の(r) に
示すようにHレベルとなる出力データDout を出力ピン
901 に出力する。
ビット線イコライズ回路700 におけるプリチャージ用ト
ランジスタ701 、702 およびイコライズ用トランジスタ
703が非導通状態となり、ビット線420 、421 のイコラ
イズが中止され、ビット線420aおよび421aにメモリセル
410aa におけるドライバトランジスタ411aa および412a
a のドレイン電極に保持されたHレベルおよびLレベル
の電位がそれぞれ読み出され、このビット線420aおよび
421aの電位BL1 および/BL1には図2の(m) に示すように
電位差が生じてBL1 >/BL1となる。これに応じてこのビ
ット線420aおよび421aに接続されているI/O線610 お
よび611 の電位IOおよび/IO は図2の(p) に示すように
電位差が開いて時刻t13でΔV1となる。すると、このI
/O線610 、611 の電位IO,/IOを受ける差動増幅回路80
0 はIO,/IO間の電位差がΔV1になると図2の(q) に示す
ようにHレベルに立ち上がるリードデータRDおよびこれ
と相補の関係をなすLレベルのリードデータ/RD を出力
し、出力バッファ回路900はこれを受けて図2の(r) に
示すようにHレベルとなる出力データDout を出力ピン
901 に出力する。
【0045】この時刻t13とほぼ同時またはこれよりも
少し遅れて第1の信号発生回路240から出力されている
Hレベルの第1の信号φ2 が遅延回路241 を介してR−
Sフリップフロップ242 のリセット入力に伝わり、この
R−Sフリップフロップ242から出力される第1の信号
φ2 は図2の(f) に示すようにリセットされHレベルか
らLレベルへと立ち下がる。すると、この第1の信号φ
2 を受けるNAND回路252 はHレベルの信号をNAN
D回路254 に出力し、このNAND回路254 はさらにイ
ンバータ253 からのLレベルの書き込み信号WEを反転し
たHレベルの信号も受けてLレベルの信号を出力し、こ
れを受けるインバータ255 から出力されるイコライズ信
号φE は図2の(g) に示すようにLレベルからHレベル
に立ち上がり、このイコライズ信号φE を受けるビット
線イコライズ回路700 におけるプリチャージ用トランジ
スタ701 、702 およびイコライズ用トランジスタ703 が
導通状態となりビット線420 および421 の電位は図2の
(m) や(n) に示すようにイコライズされ等しくなる。ま
た、ビット線420aおよび421aに接続されたI/O線610
および611 の電位もこのイコライズ回路700 でイコライ
ズされ図2の(p) に示すように等しくなる。
少し遅れて第1の信号発生回路240から出力されている
Hレベルの第1の信号φ2 が遅延回路241 を介してR−
Sフリップフロップ242 のリセット入力に伝わり、この
R−Sフリップフロップ242から出力される第1の信号
φ2 は図2の(f) に示すようにリセットされHレベルか
らLレベルへと立ち下がる。すると、この第1の信号φ
2 を受けるNAND回路252 はHレベルの信号をNAN
D回路254 に出力し、このNAND回路254 はさらにイ
ンバータ253 からのLレベルの書き込み信号WEを反転し
たHレベルの信号も受けてLレベルの信号を出力し、こ
れを受けるインバータ255 から出力されるイコライズ信
号φE は図2の(g) に示すようにLレベルからHレベル
に立ち上がり、このイコライズ信号φE を受けるビット
線イコライズ回路700 におけるプリチャージ用トランジ
スタ701 、702 およびイコライズ用トランジスタ703 が
導通状態となりビット線420 および421 の電位は図2の
(m) や(n) に示すようにイコライズされ等しくなる。ま
た、ビット線420aおよび421aに接続されたI/O線610
および611 の電位もこのイコライズ回路700 でイコライ
ズされ図2の(p) に示すように等しくなる。
【0046】このとき差動増幅回路800 は第1の信号φ
2 がLレベルとなったのを受けてHレベルのリードデー
タRDおよびLレベルのリードデータ/RD をラッチするの
で、出力バッファ900 から出力される出力データDout
はHレベルを保ったままとなる。また、行デコーダ300
は第1の信号φ2 がLレベルとなったのを受けてワード
線310 の電位WL1,WL2,・・・を全て図2の(h) や(i) に
示すようにLレベルにする。
2 がLレベルとなったのを受けてHレベルのリードデー
タRDおよびLレベルのリードデータ/RD をラッチするの
で、出力バッファ900 から出力される出力データDout
はHレベルを保ったままとなる。また、行デコーダ300
は第1の信号φ2 がLレベルとなったのを受けてワード
線310 の電位WL1,WL2,・・・を全て図2の(h) や(i) に
示すようにLレベルにする。
【0047】その後、図2の(a) に示すように時刻t14
で外部からのアドレス信号ADD がA1からA2に変化する
と、これを受けてアドレスバッファ100 の出力する内部
アドレスintADDが変化する。すると時刻t14から時刻t
17に至るまでアドレス変化信号φ0 、信号φ1 、第1の
信号φ2 およびイコライズ信号φE は図2の(c) 、
(e)、(f) および(g) に示すように時刻t10からt13に
至るまでと同様の動作で出力される。そして行デコーダ
300 は時刻t14でアドレス信号ADD がA1からA2に変化し
たのに伴いワード線310bの電位WL2 を図2の(i) に示す
ようにHレベルへ立ち上げる。すると、これを受けてメ
モリセル410bb におけるアクセストランジスタ415bb お
よび416bb は導通状態となる。
で外部からのアドレス信号ADD がA1からA2に変化する
と、これを受けてアドレスバッファ100 の出力する内部
アドレスintADDが変化する。すると時刻t14から時刻t
17に至るまでアドレス変化信号φ0 、信号φ1 、第1の
信号φ2 およびイコライズ信号φE は図2の(c) 、
(e)、(f) および(g) に示すように時刻t10からt13に
至るまでと同様の動作で出力される。そして行デコーダ
300 は時刻t14でアドレス信号ADD がA1からA2に変化し
たのに伴いワード線310bの電位WL2 を図2の(i) に示す
ようにHレベルへ立ち上げる。すると、これを受けてメ
モリセル410bb におけるアクセストランジスタ415bb お
よび416bb は導通状態となる。
【0048】また、列デコーダ500 も時刻t14でアドレ
ス信号ADD がA1からA2に変化したのに伴い、列選択線51
0aの電位CSL1を図2の(j) に示すようにほぼ時刻t15で
Lレベルへ立ち下げ、列選択線510bの電位CSL2を図2の
(k) に示すようにHレベルへ立ち上げる。すると、これ
を受けてIOゲート回路600 におけるnチャネルMOS
トランジスタ620bおよび621bが導通し、ビット線420b、
421bとI/O線610 、611 とが接続され、このI/O線
610 、611 の電位IO,/IOも図2の(p) に示すようにイコ
ライズされ等しいままとなる。さらに、差動増幅回路80
0 は時刻t14で第1の信号φ2 がHレベルになったのを
受けてリードデータRD,/RDのラッチを解除し、図2の
(q)に示すようにともにLレベルとなるリードデータRD
および/RDを出力し、出力バッファ900 はこのリードデ
ータRDおよび/RD が共にLレベルになったのを受けて図
2の(r) に示すようにハイインピーダンス(Hi-Z)の出力
データDout を出力する。
ス信号ADD がA1からA2に変化したのに伴い、列選択線51
0aの電位CSL1を図2の(j) に示すようにほぼ時刻t15で
Lレベルへ立ち下げ、列選択線510bの電位CSL2を図2の
(k) に示すようにHレベルへ立ち上げる。すると、これ
を受けてIOゲート回路600 におけるnチャネルMOS
トランジスタ620bおよび621bが導通し、ビット線420b、
421bとI/O線610 、611 とが接続され、このI/O線
610 、611 の電位IO,/IOも図2の(p) に示すようにイコ
ライズされ等しいままとなる。さらに、差動増幅回路80
0 は時刻t14で第1の信号φ2 がHレベルになったのを
受けてリードデータRD,/RDのラッチを解除し、図2の
(q)に示すようにともにLレベルとなるリードデータRD
および/RDを出力し、出力バッファ900 はこのリードデ
ータRDおよび/RD が共にLレベルになったのを受けて図
2の(r) に示すようにハイインピーダンス(Hi-Z)の出力
データDout を出力する。
【0049】そしてイコライズ信号φE が図2の(g) に
示すように時刻t16でLレベルに立ち下がると、このイ
コライズ信号φE を受けるビット線イコライズ回路700
におけるプリチャージ用トランジスタ701 、702 および
イコライズ用トランジスタ703 が非導通状態となり、ビ
ット線420 、421 のイコライズが中止され、ビット線42
0bおよび421bにメモリセル410bb におけるドライバトラ
ンジスタ411bb および412bb のドレイン電極に保持され
たLレベルおよびHレベルの電位がそれぞれ読み出さ
れ、このビット線420bおよび421bの電位BL2 および/BL2
の間に図2の(n)に示すように電位差が生じてBL2 </BL
2となる。
示すように時刻t16でLレベルに立ち下がると、このイ
コライズ信号φE を受けるビット線イコライズ回路700
におけるプリチャージ用トランジスタ701 、702 および
イコライズ用トランジスタ703 が非導通状態となり、ビ
ット線420 、421 のイコライズが中止され、ビット線42
0bおよび421bにメモリセル410bb におけるドライバトラ
ンジスタ411bb および412bb のドレイン電極に保持され
たLレベルおよびHレベルの電位がそれぞれ読み出さ
れ、このビット線420bおよび421bの電位BL2 および/BL2
の間に図2の(n)に示すように電位差が生じてBL2 </BL
2となる。
【0050】これに応じてこのビット線420bおよび421b
に接続されているI/O線610 および611 の電位IOおよ
び/IO は図2の(p) に示すように電位差が開いて時刻t
17でΔV1となる。すると、このI/O線610 、611 の電
位IO,/IOを受ける差動増幅回路800 はIO,/IO間の電位差
がΔV1になると図2の(q) に示すようにHレベルに立ち
上がるリードデータ/RD およびこれと相補の関係をなす
LレベルのリードデータRDを出力し、出力バッファ回路
900 はこれを受けて図2の(r) に示すようにLレベルと
なる出力データDout を出力ピン901 に出力する。
に接続されているI/O線610 および611 の電位IOおよ
び/IO は図2の(p) に示すように電位差が開いて時刻t
17でΔV1となる。すると、このI/O線610 、611 の電
位IO,/IOを受ける差動増幅回路800 はIO,/IO間の電位差
がΔV1になると図2の(q) に示すようにHレベルに立ち
上がるリードデータ/RD およびこれと相補の関係をなす
LレベルのリードデータRDを出力し、出力バッファ回路
900 はこれを受けて図2の(r) に示すようにLレベルと
なる出力データDout を出力ピン901 に出力する。
【0051】そして、アドレス信号ADD が図2の(a) に
示すように時刻t18でA2からA1に変化すると、時刻t18
から時刻t22に至るまではアドレス変化信号φ0 、信号
φ1および第1の信号φ2 は図2の(c) 、(e) および(f)
に示すように時刻t10からt13に至るまでと同様の動
作で出力される。さらにワード線310aおよび列選択線51
0aも図2の(h) 〜(k) に示すように時刻t10からt13に
至るまでと同様の動作をして選択される。イコライズ信
号φE は図2の(g) に示すように時刻t21まではデータ
読み出しのときと同様の信号を出力するが、書き込み信
号WEが時刻t21でHレベルとなるとイコライズ信号発生
回路200 におけるインバータ253 から出力される書き込
み信号WEの反転信号を受けるNAND回路254 は第1の
信号φ2が時刻t22でLレベルとなってもHレベルの信
号を出力し、インバータ255 はこの出力を受け、図2の
(g) に示すようにLレベルのままとなるイコライズ信号
φE を出力し、これを受けるビット線イコライズ回路70
0 はビット線420 および421 のイコライズを中止する。
示すように時刻t18でA2からA1に変化すると、時刻t18
から時刻t22に至るまではアドレス変化信号φ0 、信号
φ1および第1の信号φ2 は図2の(c) 、(e) および(f)
に示すように時刻t10からt13に至るまでと同様の動
作で出力される。さらにワード線310aおよび列選択線51
0aも図2の(h) 〜(k) に示すように時刻t10からt13に
至るまでと同様の動作をして選択される。イコライズ信
号φE は図2の(g) に示すように時刻t21まではデータ
読み出しのときと同様の信号を出力するが、書き込み信
号WEが時刻t21でHレベルとなるとイコライズ信号発生
回路200 におけるインバータ253 から出力される書き込
み信号WEの反転信号を受けるNAND回路254 は第1の
信号φ2が時刻t22でLレベルとなってもHレベルの信
号を出力し、インバータ255 はこの出力を受け、図2の
(g) に示すようにLレベルのままとなるイコライズ信号
φE を出力し、これを受けるビット線イコライズ回路70
0 はビット線420 および421 のイコライズを中止する。
【0052】そして、このようにしてメモリセル410aa
が選択され、ビット線420aおよび421aを介してI/O線
610 および611 と接続された後、時刻t21で書き込み信
号WEがHレベルへ立ち上がると、図示していないデータ
バッファによりI/O線610および611 に図2の(p) に
示すようにLレベルおよびHレベルの電位が与えられ電
位差がいっぱいまで開き、このI/O線610 および611
に接続されたビット線420aおよび421aも図2の(m) に示
されるようにLレベルおよびHレベルとなる。その後、
書き込み信号WEが図2の(b) に示すように時刻t23でH
レベルからLレベルへと変化すると、この書き込み信号
のインバータ253 による反転信号、および第1の信号φ
2 がLレベルとなっているのでHレベルを出力している
NAND回路252 からの出力をNAND回路254 は受
け、Lレベルの信号を出力し、インバータ255 はこの出
力を受けて図2の(g) に示すようにHレベルへと立ち上
がるイコライズ信号φE を出力する。
が選択され、ビット線420aおよび421aを介してI/O線
610 および611 と接続された後、時刻t21で書き込み信
号WEがHレベルへ立ち上がると、図示していないデータ
バッファによりI/O線610および611 に図2の(p) に
示すようにLレベルおよびHレベルの電位が与えられ電
位差がいっぱいまで開き、このI/O線610 および611
に接続されたビット線420aおよび421aも図2の(m) に示
されるようにLレベルおよびHレベルとなる。その後、
書き込み信号WEが図2の(b) に示すように時刻t23でH
レベルからLレベルへと変化すると、この書き込み信号
のインバータ253 による反転信号、および第1の信号φ
2 がLレベルとなっているのでHレベルを出力している
NAND回路252 からの出力をNAND回路254 は受
け、Lレベルの信号を出力し、インバータ255 はこの出
力を受けて図2の(g) に示すようにHレベルへと立ち上
がるイコライズ信号φE を出力する。
【0053】そして、この書き込み信号WEがHレベルか
らLレベルへ変化したのに伴い、書き込み終了検知回路
220 は図2の(d) に示すように時刻t24までの所定期間
だけHレベルとなる書き込み終了信号φW を出力する。
すると、これを受けるOR回路230 は図2の(e) に示す
ように所定期間Hレベルとなる信号φ1 を出力し、この
信号φ1 がHレベルに変化したのを受けて、第1の信号
発生回路240 におけるR−Sフリップフロップ242 がセ
ットされ第1の信号φ2 が図2の(f) に示すようにHレ
ベルとなる。すると、これを受ける行デコーダ300 はワ
ード線310aの電位WL1 を図2の(h) に示すようにHレベ
ルとし、信号φ1 が図2の(e) に示すように時刻t24で
Lレベルとなるとイコライズ信号φE がLレベルとなっ
てメモリセル410aa に書き込まれたばかりのLレベルの
データがビット線420a、421aを介してI/O線610 、61
1 に読み出され、読み出し動作の時と同様にリードデー
タ/RD がHレベルとなると、イコライズ信号φE は再び
Hレベルとなってこれを受けるビット線イコライズ回路
700 によりビット線420 、421 はイコライズされ図2の
(m) や(n) に示すように電位が等しくなる。
らLレベルへ変化したのに伴い、書き込み終了検知回路
220 は図2の(d) に示すように時刻t24までの所定期間
だけHレベルとなる書き込み終了信号φW を出力する。
すると、これを受けるOR回路230 は図2の(e) に示す
ように所定期間Hレベルとなる信号φ1 を出力し、この
信号φ1 がHレベルに変化したのを受けて、第1の信号
発生回路240 におけるR−Sフリップフロップ242 がセ
ットされ第1の信号φ2 が図2の(f) に示すようにHレ
ベルとなる。すると、これを受ける行デコーダ300 はワ
ード線310aの電位WL1 を図2の(h) に示すようにHレベ
ルとし、信号φ1 が図2の(e) に示すように時刻t24で
Lレベルとなるとイコライズ信号φE がLレベルとなっ
てメモリセル410aa に書き込まれたばかりのLレベルの
データがビット線420a、421aを介してI/O線610 、61
1 に読み出され、読み出し動作の時と同様にリードデー
タ/RD がHレベルとなると、イコライズ信号φE は再び
Hレベルとなってこれを受けるビット線イコライズ回路
700 によりビット線420 、421 はイコライズされ図2の
(m) や(n) に示すように電位が等しくなる。
【0054】以上のようにこの実施例1においては、デ
ータ読み出し時に差動増幅回路800がI/O線610 、611
に読み出されたデータがHレベルかLレベルかを検知
できるΔV1程度に、つまり差動増幅回路800 から出力さ
れるリードデータRD,/RDがHレベル、LレベルまたはL
レベル、Hレベルとなる程度にI/O線610 、611 の電
位IO,/IOに電位差が生じたら、イコライズ信号φE をH
レベルにしてイコライズを開始し、このI/O線610 、
611 間の電位差がいっぱいまで広がるのを防ぐと同時に
既にイコライズを済ませておくことで次のデータが読み
出されるまでの時間を短縮している。また、イコライズ
信号φE がHレベルとなってイコライズが開始されるタ
イミング、すなわち第1の信号φ2 がリセットされるタ
イミングを遅延回路241 の遅延時間をあらかじめシミュ
レーションで最適値に設定しておくことで、簡単にI/
O線610 、611 間の電位差がいっぱいまで広がるのを防
いでいる。
ータ読み出し時に差動増幅回路800がI/O線610 、611
に読み出されたデータがHレベルかLレベルかを検知
できるΔV1程度に、つまり差動増幅回路800 から出力さ
れるリードデータRD,/RDがHレベル、LレベルまたはL
レベル、Hレベルとなる程度にI/O線610 、611 の電
位IO,/IOに電位差が生じたら、イコライズ信号φE をH
レベルにしてイコライズを開始し、このI/O線610 、
611 間の電位差がいっぱいまで広がるのを防ぐと同時に
既にイコライズを済ませておくことで次のデータが読み
出されるまでの時間を短縮している。また、イコライズ
信号φE がHレベルとなってイコライズが開始されるタ
イミング、すなわち第1の信号φ2 がリセットされるタ
イミングを遅延回路241 の遅延時間をあらかじめシミュ
レーションで最適値に設定しておくことで、簡単にI/
O線610 、611 間の電位差がいっぱいまで広がるのを防
いでいる。
【0055】さらに行デコーダ300 は第1の信号φ2 が
Lレベルであるとワード線310 の電位を全てLレベルと
し、メモリセル410 をビット線420 、421 に接続しない
ので、第1の信号φ2 がLレベルとなってイコライズ信
号φE がHレベルへ立ち上がってビット線420 、421 の
イコライズが開始されても、ビット線420 、421 からメ
モリセル410 へ流れ込む電流がない。
Lレベルであるとワード線310 の電位を全てLレベルと
し、メモリセル410 をビット線420 、421 に接続しない
ので、第1の信号φ2 がLレベルとなってイコライズ信
号φE がHレベルへ立ち上がってビット線420 、421 の
イコライズが開始されても、ビット線420 、421 からメ
モリセル410 へ流れ込む電流がない。
【0056】実施例2.以下にこの発明の実施例2であ
る半導体記憶装置について、図3に基づいて説明する。
図3は図1に示されているイコライズ信号発生回路100
をDRAM(DynamicRandom Access Memory)のページモード
動作時のI/O線イコライズに適用した例で、図3にお
いて110 はロウアドレスストローブ信号/RASおよびアド
レスピン101 からのアドレス信号ADD を受け、ロウアド
レスストローブ信号/RASがLレベルへ立ち下がるとアド
レス信号ADD をロウアドレスとして取り込み内部ロウア
ドレス信号RAを出力するロウアドレスバッファ、120 は
コラムアドレスストローブ信号/CASおよびアドレスピン
101 からのアドレス信号ADD を受け、コラムアドレスス
トローブ信号/CASがLレベルへ立ち下がるとアドレス信
号ADD をコラムアドレスとして取り込み内部コラムアド
レス信号CAを出力するコラムアドレスバッファ、200 は
図1に示されたイコライズ信号発生回路200 とアドレス
変化検知回路210 以外は同じイコライズ信号発生回路
で、図1のアドレス変化検知回路210 はすべてのアドレ
ス信号ADD の変化を検知していたのに対し、図3のもの
はコラムアドレスバッファ120 からのコラムアドレスCA
のみの変化を検知し、所定期間Hレベルとなるアドレス
変化信号φ0 を出力するものである。
る半導体記憶装置について、図3に基づいて説明する。
図3は図1に示されているイコライズ信号発生回路100
をDRAM(DynamicRandom Access Memory)のページモード
動作時のI/O線イコライズに適用した例で、図3にお
いて110 はロウアドレスストローブ信号/RASおよびアド
レスピン101 からのアドレス信号ADD を受け、ロウアド
レスストローブ信号/RASがLレベルへ立ち下がるとアド
レス信号ADD をロウアドレスとして取り込み内部ロウア
ドレス信号RAを出力するロウアドレスバッファ、120 は
コラムアドレスストローブ信号/CASおよびアドレスピン
101 からのアドレス信号ADD を受け、コラムアドレスス
トローブ信号/CASがLレベルへ立ち下がるとアドレス信
号ADD をコラムアドレスとして取り込み内部コラムアド
レス信号CAを出力するコラムアドレスバッファ、200 は
図1に示されたイコライズ信号発生回路200 とアドレス
変化検知回路210 以外は同じイコライズ信号発生回路
で、図1のアドレス変化検知回路210 はすべてのアドレ
ス信号ADD の変化を検知していたのに対し、図3のもの
はコラムアドレスバッファ120 からのコラムアドレスCA
のみの変化を検知し、所定期間Hレベルとなるアドレス
変化信号φ0 を出力するものである。
【0057】430 はメモリトランジスタ431 およびキャ
パシタ432 からなるメモリセル、700 はnチャネルMO
Sトランジスタ711 、712 、713 からなるI/O線イコ
ライズ回路、1000はビット線420 および421 をVBL(=
1/2 VCC)にプリチャージ・イコライズするビット線イ
コライズ回路、1100はセンスアンプである。
パシタ432 からなるメモリセル、700 はnチャネルMO
Sトランジスタ711 、712 、713 からなるI/O線イコ
ライズ回路、1000はビット線420 および421 をVBL(=
1/2 VCC)にプリチャージ・イコライズするビット線イ
コライズ回路、1100はセンスアンプである。
【0058】次にこの実施例2の動作について説明す
る。メモリセル430aa はHレベル、メモリセル430ab は
Lレベルのデータを保持しているものとする。従って、
ワード線310aによってビット線420 、421 に読み出され
たメモリセルデータはセンスアンプ1100によって増幅さ
れ、BL1,/BL1,BL2,/BL2 はそれぞれHレベル、Lレベ
ル、Lレベル、Hレベルとなっている。コラムアドレス
が時刻t2 にCA1 に変化すると、図1の場合と同様にア
ドレス変化検知回路260 の出力φ0 およびR−Sフリッ
プフロップ回路242 の出力である列デコーダ活性化信号
となる第1の信号φ2 がHレベルとなり、コラム選択線
CSL1が一定期間Hレベルとなる。従ってビット線対420
a、421bがI/O線対610 、611 に接続される。差動増
幅回路800 はI/O線対610 、611 の電位差を増幅して
リードデータRDはHレベルとなる。
る。メモリセル430aa はHレベル、メモリセル430ab は
Lレベルのデータを保持しているものとする。従って、
ワード線310aによってビット線420 、421 に読み出され
たメモリセルデータはセンスアンプ1100によって増幅さ
れ、BL1,/BL1,BL2,/BL2 はそれぞれHレベル、Lレベ
ル、Lレベル、Hレベルとなっている。コラムアドレス
が時刻t2 にCA1 に変化すると、図1の場合と同様にア
ドレス変化検知回路260 の出力φ0 およびR−Sフリッ
プフロップ回路242 の出力である列デコーダ活性化信号
となる第1の信号φ2 がHレベルとなり、コラム選択線
CSL1が一定期間Hレベルとなる。従ってビット線対420
a、421bがI/O線対610 、611 に接続される。差動増
幅回路800 はI/O線対610 、611 の電位差を増幅して
リードデータRDはHレベルとなる。
【0059】時刻t3 に列デコーダ活性化信号である第
1の信号φ2 がLレベルとなると、イコライズ信号φE
がHレベルとなり、I/O線対を短絡する。時刻t4 に
コラムアドレスが変化すると同様にしてコラム選択線CS
L2がHレベルとなるが、I/O線対は十分イコライズさ
れているので、時刻t5 にイコライズが切れるとすぐに
I/O線対に逆データが転送される。時刻t7 にアドレ
スがCA1 に変化すると、列選択線CSL1がHレベルとな
る。書き込み信号WEがHレベルとなると、イコライズ信
号φE がLレベルとなり、I/O線対に書き込みデータ
が転送される。時刻t9 に書き込み信号WEがLレベルと
なると、書き込み終了信号発生回路220 の出力φW がH
レベルとなって列デコーダ活性化信号φ2 がHレベルと
なり、列選択線CSL1が一定期間Hレベルとなるとともに
イコライズ信号φE がHレベルとなって書き込みのため
に大きく振幅したI/O線対を短絡して読み出し動作に
備える。
1の信号φ2 がLレベルとなると、イコライズ信号φE
がHレベルとなり、I/O線対を短絡する。時刻t4 に
コラムアドレスが変化すると同様にしてコラム選択線CS
L2がHレベルとなるが、I/O線対は十分イコライズさ
れているので、時刻t5 にイコライズが切れるとすぐに
I/O線対に逆データが転送される。時刻t7 にアドレ
スがCA1 に変化すると、列選択線CSL1がHレベルとな
る。書き込み信号WEがHレベルとなると、イコライズ信
号φE がLレベルとなり、I/O線対に書き込みデータ
が転送される。時刻t9 に書き込み信号WEがLレベルと
なると、書き込み終了信号発生回路220 の出力φW がH
レベルとなって列デコーダ活性化信号φ2 がHレベルと
なり、列選択線CSL1が一定期間Hレベルとなるとともに
イコライズ信号φE がHレベルとなって書き込みのため
に大きく振幅したI/O線対を短絡して読み出し動作に
備える。
【0060】実施例3.次に、高集積化のために複数の
メモリセルブロックで、列デコーダを共用したDRAMに適
用した場合について述べる。図5において、70〜73はメ
モリセル66〜69、78〜97、99はn型MOSFET、70〜
73はメモリセル・キャパシタ、54〜57はメモリセル・ア
レイ、58〜61は行デコーダ、98は列デコーダである。54
のメモリセル・アレイにアクセスする場合について説明
する。この場合、ブロック選択信号BS1 によって、主I
/O線GIO,/GIOに、副I/O線LIO1,/LIO1が接続され
る。主I/O線と副I/O線で図1のI/O線と同様の
働きをするが、I/O線のイコライズを高速化するため
に、主I/O線にイコライズトランジスタ99、副I/O
線にイコライズトランジスタ86が備えられている。図5
の様に、列デコーダを共用して、I/O線を主I/O線
GIO,/GIOと副I/O線LIO,/LIOの階層構造にした場合、
主I/O線の長さは、64MDRAM では10mm程度もあるの
で、図1のイコライズ信号発生回路200 のイコライズ信
号φE は、主I/O線のイコライズトランジスタ99より
も、副I/O線のイコライズトランジスタ86には1ns程
度遅れて到達する。したがって、図6に示すように、ア
ドレス変化後、時刻t1 にアドレス変化検知回路の出力
φ1 が“L”になって、イコライズ信号φE が“L”に
なっても、トランジスタ86を制御するイコライズ信号φ
E(far)は伝搬遅延のため、時刻t2 に切れる。
メモリセルブロックで、列デコーダを共用したDRAMに適
用した場合について述べる。図5において、70〜73はメ
モリセル66〜69、78〜97、99はn型MOSFET、70〜
73はメモリセル・キャパシタ、54〜57はメモリセル・ア
レイ、58〜61は行デコーダ、98は列デコーダである。54
のメモリセル・アレイにアクセスする場合について説明
する。この場合、ブロック選択信号BS1 によって、主I
/O線GIO,/GIOに、副I/O線LIO1,/LIO1が接続され
る。主I/O線と副I/O線で図1のI/O線と同様の
働きをするが、I/O線のイコライズを高速化するため
に、主I/O線にイコライズトランジスタ99、副I/O
線にイコライズトランジスタ86が備えられている。図5
の様に、列デコーダを共用して、I/O線を主I/O線
GIO,/GIOと副I/O線LIO,/LIOの階層構造にした場合、
主I/O線の長さは、64MDRAM では10mm程度もあるの
で、図1のイコライズ信号発生回路200 のイコライズ信
号φE は、主I/O線のイコライズトランジスタ99より
も、副I/O線のイコライズトランジスタ86には1ns程
度遅れて到達する。したがって、図6に示すように、ア
ドレス変化後、時刻t1 にアドレス変化検知回路の出力
φ1 が“L”になって、イコライズ信号φE が“L”に
なっても、トランジスタ86を制御するイコライズ信号φ
E(far)は伝搬遅延のため、時刻t2 に切れる。
【0061】主I/O線対は、信号φE(far)が“L”に
なってトランジスタ86が非導通になるまで短絡されてい
るので、時刻t2 以降にしか主I/O線対に読み出しデ
ータに対応する電位差がつかないという問題がある。
なってトランジスタ86が非導通になるまで短絡されてい
るので、時刻t2 以降にしか主I/O線対に読み出しデ
ータに対応する電位差がつかないという問題がある。
【0062】実施例4.そこで、図7では、主I/O線
のイコライズ・トランジスタを制御する信号φ3 と、副
I/O線のイコライズ・トランジスタを制御する信号φ
4 を分けている。図8は信号φ3 、φ4 の発生回路の一
例である。図において、109 〜110 は反転増幅器であ
る。時刻t1 にアドレスが変化した後、アドレス変化検
知回路の出力19が時刻t2 に“L”になると、副I/O
線イコライズ信号φ4 が“L”となる。主I/O線のイ
コライズ信号φ2 が“L”になるのはNANDゲート2
5、反転増幅器108 の2段分だけ後である。従って、伝
搬遅延がゲート2段分以下の時は、副I/O線イコライ
ズトランジスタ86のイコライズ信号φ4(far)が切れるの
が遅れても、主I/O線のイコライズが切れる時には副
I/O線のイコライズも切れている。従って、イコライ
ズ信号が“L”にならないため、読み出し速度が遅くな
るのを防止することができる。
のイコライズ・トランジスタを制御する信号φ3 と、副
I/O線のイコライズ・トランジスタを制御する信号φ
4 を分けている。図8は信号φ3 、φ4 の発生回路の一
例である。図において、109 〜110 は反転増幅器であ
る。時刻t1 にアドレスが変化した後、アドレス変化検
知回路の出力19が時刻t2 に“L”になると、副I/O
線イコライズ信号φ4 が“L”となる。主I/O線のイ
コライズ信号φ2 が“L”になるのはNANDゲート2
5、反転増幅器108 の2段分だけ後である。従って、伝
搬遅延がゲート2段分以下の時は、副I/O線イコライ
ズトランジスタ86のイコライズ信号φ4(far)が切れるの
が遅れても、主I/O線のイコライズが切れる時には副
I/O線のイコライズも切れている。従って、イコライ
ズ信号が“L”にならないため、読み出し速度が遅くな
るのを防止することができる。
【0063】実施例5.図10は、信号φ4 とφ4(far)の
伝搬遅延がゲート2段分以上の場合のイコライズ信号発
生回路の構成例である。図において、111 、112 は反転
増幅器である。この制御回路109 の特徴は、時刻t2 か
ら開始する読み出しサイクルには、副I/O線のイコラ
イズ信号φ4 は“L”のままで、主I/O線のイコライ
ズ信号φ3 のみを“H”とし、時刻t3から開始する書
き込みサイクルには、書き込み信号Wの終了後、副I/
O線のイコライズ信号φ4 と、主IO線のイコライズ信
号φ3 の両方が“H”となるという点である。図11にあ
るように、読み出し時には、プリアンプで増幅可能な一
定の電位差がつけばすぐにイコライズを開始するのに対
して、書き込み時には、書き込みデータをビット線に伝
えるために、主I/O線GIO,/GIOと、副I/O線LIO,/L
IOを大振幅させる。したがって、書き込みサイクルに
は、主I/O線と副I/O線の両方のイコライズ・トラ
ンジスタを動作させることによって高速にイコライズす
る。読み出しサイクルには、副I/O線のイコライズ信
号φ4 は、動作させないので、信号φ4 の伝搬遅延によ
り、副I/O線のイコライズが切れるのが遅れてアクセ
ス時間が遅延するのを防止することができる。
伝搬遅延がゲート2段分以上の場合のイコライズ信号発
生回路の構成例である。図において、111 、112 は反転
増幅器である。この制御回路109 の特徴は、時刻t2 か
ら開始する読み出しサイクルには、副I/O線のイコラ
イズ信号φ4 は“L”のままで、主I/O線のイコライ
ズ信号φ3 のみを“H”とし、時刻t3から開始する書
き込みサイクルには、書き込み信号Wの終了後、副I/
O線のイコライズ信号φ4 と、主IO線のイコライズ信
号φ3 の両方が“H”となるという点である。図11にあ
るように、読み出し時には、プリアンプで増幅可能な一
定の電位差がつけばすぐにイコライズを開始するのに対
して、書き込み時には、書き込みデータをビット線に伝
えるために、主I/O線GIO,/GIOと、副I/O線LIO,/L
IOを大振幅させる。したがって、書き込みサイクルに
は、主I/O線と副I/O線の両方のイコライズ・トラ
ンジスタを動作させることによって高速にイコライズす
る。読み出しサイクルには、副I/O線のイコライズ信
号φ4 は、動作させないので、信号φ4 の伝搬遅延によ
り、副I/O線のイコライズが切れるのが遅れてアクセ
ス時間が遅延するのを防止することができる。
【0064】
【発明の効果】以上のように、この発明によれば、一定
の振幅の読み出し電位が、ビット線またはI/O線に読
み出されれば、ビット線または、I/O線のイコライズ
を開始するようにしたので、次の読み出し動作を高速に
することができる。また、I/O線を階層構成とし、各
階層ごとにイコライズ・トランジスタを設けた場合、イ
コライズ信号発生回路から位置的に遠いイコライズ・ト
ランジスタを制御する信号は、位置的に近いイコライズ
・トランジスタを制御する信号に比べて、アドレス信号
からの遅延が小さい信号としたので、I/O線を階層構
成とした場合でも、位置的に遠いイコライズ・トランジ
スタの動作が終了するのが遅れるためアクセス時間が遅
延することを防止できる。また、I/O線を階層構成と
した場合、位置的に、遠いイコライズ・トランジスタ
は、書き込み動作の後だけ動作されることにより、読み
出し動作の遅延を防止することができる。
の振幅の読み出し電位が、ビット線またはI/O線に読
み出されれば、ビット線または、I/O線のイコライズ
を開始するようにしたので、次の読み出し動作を高速に
することができる。また、I/O線を階層構成とし、各
階層ごとにイコライズ・トランジスタを設けた場合、イ
コライズ信号発生回路から位置的に遠いイコライズ・ト
ランジスタを制御する信号は、位置的に近いイコライズ
・トランジスタを制御する信号に比べて、アドレス信号
からの遅延が小さい信号としたので、I/O線を階層構
成とした場合でも、位置的に遠いイコライズ・トランジ
スタの動作が終了するのが遅れるためアクセス時間が遅
延することを防止できる。また、I/O線を階層構成と
した場合、位置的に、遠いイコライズ・トランジスタ
は、書き込み動作の後だけ動作されることにより、読み
出し動作の遅延を防止することができる。
【図1】この発明の実施例1を示す回路図である。
【図2】この発明の実施例1の動作を示すタイミング図
である。
である。
【図3】この発明の実施例2を示す回路図である。
【図4】この発明の実施例2の動作を示す回路図であ
る。
る。
【図5】この発明の実施例3を示す回路図である。
【図6】この発明の実施例3の動作を示すタイミング図
である。
である。
【図7】この発明の実施例4を示す回路図である。
【図8】この発明の実施例4におけるイコライズ信号発
生回路の回路図である。
生回路の回路図である。
【図9】この発明の実施例4の動作を示す回路図であ
る。
る。
【図10】この発明の実施例5を示す回路図である。
【図11】この発明の実施例5の動作を示すタイミング
図である。
図である。
【図12】従来の半導体記憶装置を示す回路図である。
【図13】従来の半導体記憶装置の動作を示すタイミン
グ図である。
グ図である。
200 イコライズ信号発生回路 210 アドレス変化検知回路 240 第1の信号発生回路 250 第2の信号発生回路 300 行デコーダ 610 I/O線 611 I/O線 800 差動増幅回路
Claims (4)
- 【請求項1】 メモリセルからのデータに対応した電位
が出力される第1の信号線および第2の信号線、 上記第1の信号線および第2の信号線の電位が入力さ
れ、第1の信号線の電位が第2の信号線の電位より第1
の所定電圧以上高いと第1のレベルとなり、上記第1の
信号線の電位が第2の信号線の電位より第2の所定電圧
以上低いと第2のレベルとなるリードデータを出力する
増幅回路、 アドレス信号を受け、このアドレス信号の変化に応答し
て第3のレベルから第4のレベルとなり、第1の信号線
と第2の信号線との電位差の絶対値が上記第1の所定電
圧と第2の所定電圧のどちらかの電圧になるのに応じて
第3のレベルとなるイコライズ信号を出力するイコライ
ズ信号発生回路、 上記第1の信号線および第2の信号線に接続され、上記
イコライズ信号を受け、このイコライズ信号が第3のレ
ベルであると上記第1の信号線および第2の信号線の電
位をイコライズし、上記イコライズ信号が第4のレベル
であると上記第1の信号線および第2の信号線の電位の
イコライズを中止する信号線イコライズ回路を備えた半
導体記憶装置。 - 【請求項2】 メモリセルからのデータに対応した電位
が出力される第1の信号線および第2の信号線、 上記第1の信号線および第2の信号線の電位が入力さ
れ、第1の信号線の電位が第2の信号線の電位より第1
の所定電圧以上高いと第1のレベルとなり、上記第1の
信号線の電位が第2の信号線の電位より第2の所定電圧
以上低いと第2のレベルとなるリードデータを出力する
増幅回路、 アドレス信号を受け、このアドレス信号の変化に応答し
て所定期間一方のレベルから他方のレベルへ変化する2
値レベルを有するアドレス変化信号を出力するアドレス
変化検知回路と、上記アドレス変化信号および自ら出力
する第1の信号の遅延回路を介した遅延信号を受け、上
記アドレス変化信号の一方のレベルから他方のレベルへ
の変化に応じて一方のレベルから他方のレベルへと変化
し、上記遅延信号の上記第1の信号の一方のレベルから
他方のレベルへの変化に伴う変化に応じて他方のレベル
から一方のレベルへと変化する2値レベルを有する第1
の信号を出力する第1の信号発生回路と、上記アドレス
変化信号および第1の信号を受け、アドレス変化信号が
一方のレベルかつ第1の信号が他方のレベルとなると第
3のレベルから第4のレベルとなり、第1の信号が一方
のレベルとなると第4のレベルから第3のレベルとなる
イコライズ信号を出力する第2の信号発生回路とを有す
るイコライズ信号発生回路、 上記第1の信号線および第2の信号線に接続され、上記
イコライズ信号を受け、このイコライズ信号が第3のレ
ベルであると上記第1の信号線および第2の信号線の電
位をイコライズし、上記イコライズ信号が第4のレベル
であると上記第1の信号線および第2の信号線の電位の
イコライズを中止する信号線イコライズ回路、 複数のワード線が接続され、上記第1の信号を受け、こ
の第1の信号が他方のレベルであると上記ワード線を全
て接地電位とする行デコーダを備えた半導体記憶装置。 - 【請求項3】 所定方向にのび、並べて配置され、メモ
リセルからのデータに対応した電位が出力される第1の
信号線および第2の信号線、 それぞれが、上記所定方向に対し垂直方向にのび、上記
第1の信号線に対応する第3の信号線および上記第2の
信号線に対応する第4の信号線からなり、上記所定方向
に沿って対応する第1の信号線および第2の信号線に接
続信号により接続および非接続をおこなう接続回路を介
して接続される複数の信号線対、 上記第1の信号線および第2の信号線の電位が入力さ
れ、第1の信号線の電位が第2の信号線の電位より第1
の所定電圧以上高いと第1のレベルとなり、上記第1の
信号線の電位が第2の信号線の電位より第2の所定電圧
以上低いと第2のレベルとなるリードデータを出力する
増幅回路、 アドレス信号の変化して所定期間経過後一方のレベルか
ら他方のレベルへの変化をする2値レベルを有する第1
のイコライズ信号およびこの第1のイコライズ信号の一
方のレベルから他方のレベルへの変化後、第3のレベル
から第4のレベルへと変化し、第1の信号線と第2の信
号線との電位差の絶対値が上記第1の所定電圧と第2の
所定電圧のどちらかの電圧になるのに応じて第3のレベ
ルとなる第2イコライズ信号を出力するイコライズ信号
発生回路、 上記信号線対にそれぞれ設けられ、上記第1のイコライ
ズ信号を受け、この第1のイコライズ信号が上記一方の
レベルであると第3の信号線および第4の信号線の電位
をイコライズし、他方のレベルであるとイコライズをや
める第1の信号線イコライズ回路、 上記第1の信号線および第2の信号線に接続され、上記
第2のイコライズ信号を受け、この第2のイコライズ信
号が第3のレベルであると上記第1の信号線および第2
の信号線の電位をイコライズし、第4のレベルであると
イコライズをやめる第2の信号線イコライズ回路を備え
た半導体記憶装置。 - 【請求項4】 所定方向にのび、並べて配置され、メモ
リセルからのデータに対応した電位が出力される第1の
信号線および第2の信号線、 それぞれが、上記所定方向に対し垂直方向にのび、上記
第1の信号線に対応する第3の信号線および上記第2の
信号線に対応する第4の信号線からなり、上記所定方向
に沿って対応する第1の信号線および第2の信号線に接
続信号により接続および非接続をおこなう接続回路を介
して接続される複数の信号線対、 上記第1の信号線および第2の信号線の電位が入力さ
れ、第1の信号線の電位が第2の信号線の電位より第1
の所定電圧以上高いと第1のレベルとなり、上記第1の
信号線の電位が第2の信号線の電位より第2の所定電圧
以上低いと第2のレベルとなるリードデータを出力する
増幅回路、 データ読み出し時は一方のレベルで、データ書き込み時
は一方のレベルから他方のレベルへと変化する書き込み
信号およびアドレス信号を受け、書き込み信号の他方の
レベルから一方のレベルへの変化に応じて所定期間一方
のレベルから他方のレベルへの変化をし、データ読み出
し時は一方のレベルとなる2値レベルを有する第1のイ
コライズ信号、および上記書き込み信号が一方のレベル
のとき上記アドレス信号の変化に応答して第3のレベル
から第4のレベルとなり、第1の信号線と第2の信号線
との電位差の絶対値が上記第1の所定電圧と第2の所定
電圧のどちらかの電圧になるのに応じて第3のレベルと
なり、かつデータ書き込み時は上記アドレス信号の変化
に応答して第3のレベルから第4のレベルとなり、書き
込み信号の他方のレベルから一方のレベルへの変化を受
けて第4のレベルから第3のレベルへと変化する第2の
イコライズ信号を出力するイコライズ信号発生回路、 上記信号線対にそれぞれ設けられ、上記第1のイコライ
ズ信号を受け、この第1のイコライズ信号が上記他方の
レベルであると第3の信号線および第4の信号線の電位
をイコライズし、上記一方のレベルであるとイコライズ
をやめる第1の信号線イコライズ回路、 上記第1の信号線および第2の信号線に接続され、上記
第2のイコライズ信号を受け、この第2のイコライズ信
号が第3のレベルであると上記第1の信号線および第2
の信号線の電位をイコライズし、第4のレベルであると
イコライズをやめる第2の信号線イコライズ回路を備え
た半導体記憶装置。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5231701A JPH0785675A (ja) | 1993-09-17 | 1993-09-17 | 半導体記憶装置 |
TW083103114A TW257868B (ja) | 1993-09-17 | 1994-04-09 | |
US08/306,098 US5487043A (en) | 1993-09-17 | 1994-09-14 | Semiconductor memory device having equalization signal generating circuit |
DE4432925A DE4432925C2 (de) | 1993-09-17 | 1994-09-15 | Halbleiterspeichervorrichtung |
US08/542,958 US5640363A (en) | 1993-09-17 | 1995-10-13 | Semiconductor memory device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5231701A JPH0785675A (ja) | 1993-09-17 | 1993-09-17 | 半導体記憶装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0785675A true JPH0785675A (ja) | 1995-03-31 |
Family
ID=16927652
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP5231701A Pending JPH0785675A (ja) | 1993-09-17 | 1993-09-17 | 半導体記憶装置 |
Country Status (4)
Country | Link |
---|---|
US (2) | US5487043A (ja) |
JP (1) | JPH0785675A (ja) |
DE (1) | DE4432925C2 (ja) |
TW (1) | TW257868B (ja) |
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-
1993
- 1993-09-17 JP JP5231701A patent/JPH0785675A/ja active Pending
-
1994
- 1994-04-09 TW TW083103114A patent/TW257868B/zh active
- 1994-09-14 US US08/306,098 patent/US5487043A/en not_active Expired - Fee Related
- 1994-09-15 DE DE4432925A patent/DE4432925C2/de not_active Expired - Fee Related
-
1995
- 1995-10-13 US US08/542,958 patent/US5640363A/en not_active Expired - Fee Related
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5901109A (en) * | 1997-04-25 | 1999-05-04 | Oki Electric Industry Co., Ltd. | Semiconductor memory device capable of higher-speed operation and activated in synchronism with clock |
Also Published As
Publication number | Publication date |
---|---|
US5487043A (en) | 1996-01-23 |
DE4432925C2 (de) | 1999-06-24 |
DE4432925A1 (de) | 1995-03-23 |
US5640363A (en) | 1997-06-17 |
TW257868B (ja) | 1995-09-21 |
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