JP3490131B2 - データ転送制御方法、データプロセッサ及びデータ処理システム - Google Patents

データ転送制御方法、データプロセッサ及びデータ処理システム

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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、命令情報やデータ情報
などの各所情報をメモリや周辺回路とデータプロセッサ
との間で転送制御する方法、並びにその方法を利用する
周辺回路、データプロセッサ、及びデータ処理システム
に係り、例えばデータプロセッサとメモリとの間でのデ
ータ転送制御技術に適用して特に有効な技術に関する。
尚、本明細書においてデータプロセッサは、ＣＰＵ（セ
ントラル・プロセッシング・ユニット）、マイクロプロ
セッサ、マイクロコンピュータ、シングルチップマイク
ロコンピュータ、ディジタル・シグナル・プロセッサ、
ダイレクト・メモリ・アクセス・コントローラなどのコ
ントローラを総称する概念とされる。
【０００２】
【従来の技術】従来のＣＰＵは、たとえば『日立３２ビ
ットＲＩＳＣプロセッサ ＰＡ／１０ＨＤ６９０１０ ハ
ードウェアマニュアル-暫定版- :ＡＤＪ−６０２−０６
５』に記載のように、ＬＳＩの性能、価格、製造プロセ
ス技術レベルなどの諸々の条件からチップ内に一つもし
くは複数のキャッシュ・メモリを内蔵するものがある。
これらのＣＰＵは、実装ボード上に置いて多くのメモリ
や入出力回路（Ｉ／Ｏ）と接続され、システムを構成す
る。システムの動作の基準となるのは、動作クロック
(システムクロック)を用いているのが一般的である。通
常、システムを構成するメモリや入出力回路などの周辺
回路は、それぞれ個別の機能や特性を備えているため、
動作手順や応答時間若しくは動作速度もそれぞれに異な
っている。言うまでもないがメモリや入出力回路が備え
るＣＰＵインタフェースも機能やタイミングなどに関し
類似点はあるものの個々に相違する場合が多い。
【０００３】このように機能、動作速度、インタフェー
ス仕様などの相違に対して、メモリにはメモリコントロ
ーラ、入出力回路にはＩ／Ｏコントローラが利用され
る。このようなコントローラの機能は大きく分けると以
下の２点とされる。
【０００４】第１には、ＣＰＵがどのメモリや入出力回
路を選択したかをメモリや入出力回路に伝え、データ転
送の起動をかける機能であり、所謂チップ選択若しくは
チップイネーブルの制御などとして把握することができ
る。例えば、アドレスやアクセスの種類を示す信号間で
論理を採り、動作クロックなどを用いてパルスまたはレ
ベル信号を形成して、選択したメモリまたは入出力回路
に接続された信号のみを真(Active)にする。
【０００５】第２には、動作クロックをカウンタなどで
計数してウェイトやレディーなどといった動作クロック
単位でＣＰＵにアクセス期間の延長を要求する信号を生
成し、この信号をＣＰＵが動作クロックごとに確認する
という規則でＣＰＵとメモリや周辺回路とのタイミング
の違い若しくは動作速度の違いを吸収し、確実にデータ
転送を実現するための機能である。この機能は所謂ウェ
イトステート制御機能である。
【０００６】
【発明が解決しようとする課題】しかしながらコントロ
ーラによる上述のウェイトステート制御には以下の問題
点の有ることが本発明者によって明らかにされた。
【０００７】（１）ウェイトステートによって延長され
るデータ転送時間の長さが常にシステムの動作クロック
単位で決められてしまうため、メモリや周辺回路の持つ
固有の性能を十分引き出すことができない。さらには、
そのメモリや入出力回路について製造/販売者から提出
される設計データに基づく性能を極限状態で使用してシ
ステムを設計することは実質上不可能であり、ある程度
の動作マージンを見込むため、ほとんどの場合、データ
転送に無駄時間が必ず発生し、データバス上でのデータ
転送効率が低下することが余儀なくされる。この問題点
は、実装ボード上でシステムを構成する場合、即ちメモ
リや入出力回路とＣＰＵとの接続を実装ボード上のバス
で行う場合に限らず、同一半導体チップにＣＰＵやメモ
リを形成する場合にもある程度あてはまる事柄である。
すなわち、電気的特性ならびに回路素子の配置を考慮し
て最適化設計を施せば、コントローラとメモリがコント
ローラの動作クロックに対して無駄無くデータ転送を行
なえるようにできるが、実際の回路設計では、個々の論
理回路ブロックの特性を考慮して、微妙なタイミングを
チップ内部で行わなければならず、必ずしも容易ではな
い。
【０００８】（２）上記ウェイトステート制御は、メモ
リや入出力回路が複数ある場合、機能(プロトコール含
む)や性能の違いからそれぞれのメモリや入出力回路毎
にシステム設計者が設計する必要があり、膨大な手間を
要する。
【０００９】（３）ウェイトステート制御のための回路
部分がメモリや入出力回路の数分だけ必要になり、シス
テムの複雑化、部品点数の増加、信号系統の負荷の増加な
ど高速化、小型化、低価格化などに対する弊害の原因を生
む。
【００１０】（４）上記（１）で説明したようにウェイ
トステート制御ではメモリや周辺回路の持つ固有の性能
を十分引き出すことがでず、動作の高速化には限界があ
るので、それに対処するために、全てまたはシステム効
率上効果の高いメモリや入出力回路に対してウェイトス
テート制御無しで接続することも可能ではある。しかし
ながら、そのとき、メモリや入出力回路の動作速度など
の特性に合わせてコントローラの動作クロックを抑える
と、ＣＰＵなどのコントローラの動作クロックは高速化
される傾向にあるため、システムの価値を低下させてし
まう。その逆に、コントローラの動作クロックに合わせ
て高速なメモリや入出力回路を使用すると、システム価
格の極端な上昇を招いてしまう。
【００１１】このように、ＣＰＵと周辺回路とのデータ
転送タイミングをＣＰＵ若しくはシステムの動作クロッ
クから生成している従来方式では、メモリなどの周辺回
路が持つ本来の性能を十分に活かすデータ転送を実現す
ることはできない。すなわち、周辺回路の特性を基に動
作クロックの整数倍のタイミングでウェイト信号をＣＰ
Ｕに返し、確実な動作に重点をおいたウェイトステート
制御機能でＣＰＵと周辺回路を接続していたのでは、根
本的な高速化への発展を望むことは難しいと本発明者は
判断した。
【００１２】本発明の目的は、メモリなどの周辺回路の
持つ本来の特性を充分に発揮させてデータ転送を行うこ
とができる技術を提供することにある。本発明の別の目
的は自らの特性にしたがってデータ転送のタイミングを
発生する周辺回路を提供することにある。本発明の更に
別の目的は、そのような周辺回路と効率的にデータ転送
を行うことができるデータプロセッサを提供することに
ある。本発明のその他の目的は、メモリなどの周辺回路
の持つ本来の特性を充分に発揮させてデータプロセッサ
との間で高速にデータ転送を行うことができるデータ処
理システムを提供することにある。
【００１３】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。
【００１４】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。
【００１５】すなわち、図１に代表的に示されるよう
に、周辺回路（１）としては、データプロセッサ（２）
からのアクセス要求（２００，２０１，２０２）に対し
て自ら内蔵する自励発振回路（１０２）の発振出力に同
期して当該アクセス要求に従った内部動作を行うと共
に、その内部動作に同期して上記データプロセッサに上
記アクセス要求に対する応答要求（１０３）を出力する
構成を採用する。データプロセッサには、所要の周辺回
路に対してアクセス要求を行うと共に、アクセス要求を
行った周辺回路からの応答要求を受け、これに同期して
当該アクセス要求の種別に応じ外部からデータを取り込
み又は外部にデータを出力する構成を採用する。
【００１６】斯るデータプロセッサと周辺回路との間の
データ転送制御は、データプロセッサが周辺回路に対し
てアクセス要求を行う処理と、アクセス要求された周辺
回路が自ら内蔵する自励発振回路の発振出力に同期して
当該アクセス要求に従った内部動作を行う処理と、上記
アクセス要求された周辺回路がその内部動作に同期して
上記データプロセッサに上記アクセス要求に対する応答
要求を出力する処理と、上記応答要求を受けた上記デー
タプロセッサがそれに同期して上記アクセス要求の種別
に応じ外部からデータを取り込む処理又は外部にデータ
を出力する処理を行う処理と、によって実現される。
【００１７】既存のデータプロセッサや周辺回路の構成
に対する付加回路を極力減らして上記手段を実現するに
は、上記アクセス要求は、アクセス対象として選択され
るべき周辺回路とデータの転送方向とを示すための情報
（２００，２０１）によって行い、上記応答要求は、周
辺回路の内部動作に同期して変化される一つの信号（１
０３）によって行うことができる。
【００１８】上述の機能を有する周辺回路を比較的簡単
に構成するには、図５に代表的に示されるように、デー
タプロセッサからのアクセス要求に応答して内部動作の
アクセスサイクル信号（１０１３）を自励発振回路（１
０２）の発振出力に基づいて生成するサイクルタイミン
グ発生回路（１０１０）と、上記アクセスサイクル信号
を上記応答要求として外部に出力する外部端子（ＡＣ）
と、上記アクセスサイクル信号（１０３）に同期して内
部動作タイミング信号を生成する内部タイミング発生回
路（１０１１）と、を設けて周辺回路を構成する。
【００１９】その様な周辺回路をバースト読出し（複数
語の連続データ読出し）可能なメモリとして構成する場
合には、図６に代表的に示されるように、メモリセルア
レイからの連続データ読出し語数を上記アクセスサイク
ル信号の変化に基づいて計数し、その計数結果が所定の
計数値に到達する状態を以って上記自励発振回路の発振
動作を停止させる計数回路（１０５）をさらに追加すれ
ばよい。このとき、連続データ読出し語数をプログラマ
ブルに設定可能にするには、図１２に代表的に示される
ように、上記計数回路には、上記所定の計数値を外部か
らプリセット可能に保持するパラメータレジスタ（１０
５１）を設ける。このパラメータレジスタは、計数回路
がその計数ビット数に応じた記憶段を有する場合、当該
記憶段をプリセット可能にしてこれを実質的なパラメー
タレジスタとして位置付けることができる。
【００２０】上述の機能を有するデータプロセッサにお
いて、内部ユニットと外部との間で転送速度の異なるデ
ータの受け渡しを高速若しくは効率的に行うには、図８
に代表的に示されるように、上記応答要求に基づいて書
込み及び読出し可能な非同期ポート（２０６４）と、内
部の動作クロックに同期して書込み及び読出し可能な同
期ポート（２０６５）とを有するバッファメモリ（２０
６）を採用する。上記バッファメモリの同期ポートは内
部ユニットとしての演算回路やレジスタなどに結合さ
れ、上記バッファメモリの非同期ポートは外部とインタ
フェースされる入出力バッファ回路（２０５）に接続さ
れる。このとき、周辺回路からバッファメモリに転送さ
れたデータを逸早く内部ユニット（２０４）の処理に供
せるようにするには、上記バッファメモリは、アクセス
制御回路が周辺回路にアクセス要求した連続読出しアク
セス回数を上記応答要求の変化回数から検出する計数回
路（２０６６）を備え、これによる上記検出結果を、当
該アクセス要求による読出しデータ取得の完了を意味す
る情報（図９に代表的に示されたアンドゲート２０６３
Ｒ５の出力情報）として中央処理装置に与えるようにす
るとよい。バッファメモリは完全デュアルポートに限定
されず、ユニポートバッファメモリを時分割的に見掛け
上デュアルポートとして利用してもよい。
【００２１】種類の異なる複数の周辺回路に上記データ
プロセッサをインタフェースさせるときは、図１４に代
表的に示されるように、データプロセッサにおける単一
の応答要求の入力端子を夫々の周辺回路における応答要
求の出力端子が共有するように、例えば論理和ゲートを
介して或はワイヤード・オアでそれらを接続する。
【００２２】データバスのビット数に対して例えば１／
２ｎビットのマルチビット入出力機能を有する相互に同
一の周辺回路をデータプロセッサとインタフェースさせ
るには、図１３に代表的に示されるように、データプロ
セッサは、応答要求に基づいて書込み及び読出し可能な
非同期ポートと、内部の動作クロックに同期して書込み
及び読出し可能な同期ポートとを有するバッファメモリ
（２０６Ｕ，２０６Ｌ）を複数組み備えればよい。
【００２３】
【作用】上記した手段によれば、周辺回路はそれ固有の
内蔵自励発振回路の発振出力に同期して動作され、当該
周辺回路に対してアクセス要求を行うデータプロセッサ
の動作クロック信号とは非同期で動作される。この関係
において、相互間のデータインタフェースは相互に対等
なアクセス要求とそれに対する応答要求によって実現す
る。このことは、従来データプロセッサの基本動作クロ
ックの整数倍に限定されていた一連のデータ転送時間
を、メモリなどの周辺回路の動作速度などの特性に応じ
て発生される固有自励発振周波数に依存した応答要求の
クロックサイクルに従って決定する。したがって、周辺
回路及びデータプロセッサ夫々の特性の限界時間でのデ
ータ転送が容易に実現される。換言すれば、従来の問題
点であるところのデータプロセッサの動作クロックとの
同期のために発生されていた無駄時間が軽減される。さ
らに、データプロセッサと個々の周辺回路とのインタフ
ェースのためのウェイトステート制御回路なども不要に
なって、回路接続手段の簡素化も実現する。
【００２４】周辺回路とインタフェースされるバッファ
メモリをオンチップで備えるデータプロセッサは、デー
タプロセッサの内部ユニットと外部との間のデータ転送
速度の相違を内部で吸収し、アクセス要求によるリード
データやライトデータの処理に逐次的な待ち時間を要し
ない。
【００２５】
【実施例】図１には本発明に係るデータプロセッサの一
実施例であるＣＰＵと本発明に係る周辺回路の一実施例
であるメモリとが接続された状態で示される。
【００２６】同図に示されるメモリ１は、代表的に示さ
れたメモリセルアレイ１００とアクセスサイクル制御部
１０１を一つの半導体基板に備え、データプロセッサ２
からのアクセス要求（２００，２０１，２０２）に対し
て自ら内蔵する自励発振回路１０２の発振出力に同期し
て当該アクセス要求に従ったリード動作又はライト動作
を行うと共に、その内部動作に同期して上記データプロ
セッサ２に上記アクセス要求に対する応答要求（１０
３）を出力する。
【００２７】同図に示されるＣＰＵ２は、代表的に示さ
れた演算回路２０４、演算回路２０４に一方のポートが
結合されたバッファメモリ２０６、バッファメモリ２０
６の他方のポートと外部のデータバス２１１とに結合さ
れた入出力バッファ回路２０５、外部のメモリ１やその
他図示しない周辺回路にアクセス要求などを行うアクセ
ス制御回路２０７、及び命令実行シーケンス制御回路や
割込み制御回路など中央処理装置全体の動作を制御する
中央制御部２０８を一つの半導体基板に備え、メモリ１
などの所要の周辺回路に対してアクセス要求（２００、
２０１、２０２）を行うと共に、アクセス要求を行った
周辺回路例えばメモリ１からの応答要求（１０３）を受
け、これに同期して当該アクセス要求の種別に応じ外部
からバッファメモリ２０６にデータを取り込み又はバッ
ファメモリ２０６から外部にデータを出力する。上記メ
モリ１はそれ固有の内蔵自励発振回路１０２の発振出力
に同期して動作される。その一方においてＣＰＵ２はシ
ステムの動作クロックに２０９に同期し動作される。
【００２８】ＣＰＵ２がメモリ１に対してアクセスを行
う場合、アクセスの開始をメモリ１にアクセススタート
信号２００によって伝える。アクセススタート信号２０
０はメモリにとってチップ選択信号と等価な信号とみな
される。特に制限されないが、本実施例に従えば、アク
セス制御回路２０７はチップ選択コントローラとしての
機能を内蔵する。この機能は、ＣＰＵ２から外部に出力
されるアドレス信号の上位数ビットをデコードしてチッ
プ選択信号を形成するデコーダに置き換えることができ
る。何れの場合においても、アクセス対象とすべき周辺
回路に割当てられたアドレスとＣＰＵ２で生成されるア
ドレスを参照するものであり、この意味において、メモ
リなどの周辺回路へのアクセス要求特にアクセス開始の
指示は、アクセスアドレスを生成する回路部分が直接的
又は間接的に行うものであり、アクセス制御回路はその
ような回路部分を含めたものとして把握される。
【００２９】データ転送の方向はリード/ライト信号２
０１によって指示される。リードとは、メモリ１などの
周辺回路からＣＰＵ２へのデータ転送であり、ライトと
は、ＣＰＵ２からメモリ１などの周辺回路へのデータ転
送である。本実施例に従えば、アクセスが要求された周
辺回路内のデータの位置指定(ポインタ)はアドレスバス
２１０に供給されるアドレス信号で指定される。データ
転送語数はシングルモード/バーストモードの指示信号
（シングル／バースト信号）２０２によって指示され
る。連続データ転送モードであるバーストモードを有し
ないものにあってはシングル／バースト信号２０２は不
要である。
【００３０】アクセスサイクル制御部１０１は、アクセ
ススタート信号２００によってアクセス要求を検出する
と、これに応答して内部動作のアクセスサイクル信号を
自励発振回路１０２の発振出力に基づいて生成する。メ
モリ１の内部ではリード/ライト制御信号２０１によっ
て指示されたリードまたはライト動作が上記アクセスサ
イクル信号に同期して行われる。さらに、メモリ１の外
部に対しては、上記アクセスサイクル信号をアクセスク
ロック信号１０３としてＣＰＵ２に出力する。このアク
セスクロック信号１０３はメモリ１にとって固有のクロ
ック信号であり、これがＣＰＵ２からのアクセス要求に
対する応答要求としてＣＰＵ２に与えられる。
【００３１】図２にはリード動作におけるメモリ１のデ
ータ出力及びライト動作におけるＣＰＵ２のデータ出力
タイミングとアクセスクロック信号１０３との関係が示
される。図２に従えば、リード動作が指示されたメモリ
１は、アクセスクロック信号１０３（メモリ内部におい
てはアクセスサイクル信号）の立ち上がりエッジに対し
てセットアップタイム（Ｔｒｓ）/ホールドタイム（Ｔ
ｒｈ）を保証するタイミングを以って、所望のデータを
データバス２１１に出力する。ＣＰＵ２はそのデータ
を、アクセスクロック信号１０３の立上がりタイミング
でバッファメモリ２０６に取り込む。ライトにおいて
は、ＣＰＵ２はアクセスクロック信号１０３の立ち下が
り対してセットアップタイム（Ｔｗｓ）/ホールドタイ
ム（Ｔｗｈ）を保証するようバッファメモリ２０６から
データバス２１１に出力する。メモリ１はそのデータを
上記アクセスサイクル信号の立ち下がりタイミングで取
り込む。尚、ライト動作においてもアクセスクロック信
号１０３の立ち上がりを基準にすることもできる。
【００３２】図１の実施例に従えば、アクセスサイクル
制御部１０１はバーストモードにおける連続データ転送
の完了をＣＰＵ２に通知するサイクルコンプリート信号
１０４を出力する。アクセス制御部１０１はアクセスク
ロック信号１０３と等価なアクセスサイクル信号によっ
て転送語数をバーストカウンタ１０５で計数し、カウン
トアップの状態をサイクルコンプリート信号１０４とし
て出力する。サイクルコンプリート信号１０４に代えて
それと同一の機能をＣＰＵ２側に実現してもよい。即
ち、ＣＰＵ２側にアクセスクロック信号１０３を計数す
るバーストカウンタを設ければよい。
【００３３】図３には上記実施例の比較例としてウェイ
トステート制御部を介してデータ転送を可能にするシス
テムのブロック図が示され、図４にはそのデータ転送タ
イミングが示される。
【００３４】図３においてＣＰＵ４００が外部のメモリ
４０１に対してデータ転送を行う場合、データ転送の開
始がメモリ４０１とウェイトステート制御部４０２にア
クセススタート信号４０３で通知される。アクセススタ
ート信号４０３を受け取ったメモリ４０１は、リード/
ライト制御回路４０４にてリード/ライト信号４０５に
従ってリードまたはライト動作を開始する。これに同期
して上記ウェイトステート制御部４０２もアクセススタ
ート信号４０３及びリード／ライト信号４０５などを解
釈して、ＣＰＵ４００と同一の動作クロック４０６を基
にアクセス完了を示すためのウェイト信号４０７を発生
すべく、ウェイトカウンタ４０８の計数を開始する。リ
ード動作においてメモリ４０１はその製造/販売業者が
保証する時間を経過することによってリードされるべき
データをデータバス４０９に出力することができる。ま
た、ライト動作においてメモリ４０１はその製造/販売
業者が保証する時間を経過することによってＣＰＵ４０
０が出力したデータバス４０９上のデータを内部に取り
込むことができる。上記製造/販売業者が保証する時間
を経過したことによるリード動作又はライト動作の完了
は、ウェイトステート制御部４０２からＣＰＵ４００に
ウェイト信号４０７の偽(False)への変化を以って、通
常はＣＰＵの動作クロック４０６に同期して伝えられる
（ウェイト信号が非同期信号の場合はＣＰＵ側でその動
作クロックに同期してウェイト信号を確認する）。例え
ば図４において、リード動作で時刻ｔ１にウェイト信号
が偽（ローレベル）にされると、ＣＰＵはデータバス上
のデータを読み込む。ライト動作において時刻ｔ２にウ
ェイト信号が偽にされると、ＣＰＵはライトすべきデー
タがメモリに取り込まれたことを確認して当該ライトデ
ータの出力を止める。
【００３５】図４のタイミングから明らかなように、リ
ードサイクルとライトサイクルでは、通常、ウェイト信
号を偽にする位置(タイミング)が異なる。また、バース
トモードにおいてウェイト信号は、転送語数分連続して
サイクリックに発生されるべきであることは当然である
が、第一語目の発生間隔と第二語目以降の発生間隔が異
なる。このため、ウェイト信号４０７の変化をＣＰＵ４
００が確認すると、ＣＰＵ４００は一連のリードまたは
ライトサイクルを完了し、次のサイクル開始までアクセ
ス制御回路４１０を待機させる。また、同一動作モード
におけるリードサイクルとライトサイクルの切換え時に
は、図４のＴｄｉｓで示されるよな切換え時間が必要と
される。これはクロックにて同期してウェイト信号を確
認しているためである。このように、ウェイト信号を利
用するデータ転送の場合には複雑な制御と余計な時間を
費やさなければならない。
【００３６】上記実施例によれば以下の作用効果が有
る。 （１）図１及び図２に示される本実施例においては、リ
ードサイクルとライトサイクルでは、通常、メモリなど
の周辺回路が発生するアクセスサイクルの発生開始位置
ならびにその変化の更新タイミングが異なるが、ＣＰＵ
２はこれらの複雑なタイミングを考慮することなくアク
セスクロック信号１０３の変化に従ってデータの入出力
だけに専念すればよい。すなわち、従来必要とされたウ
ェイトステート制御部無しでも複雑なタイミングでのデ
ータ転送が実現できる。このことは、もちろんシングル
転送とバースト転送の両方に適応している。
【００３７】（２）ウェイトステート制御部を無くし、
メモリなどの周辺回路から出力されるアクセスクロック
信号１０３でデータ転送を行うので、実質的にアクセス
サイクル時間の低減とバス使用効率向上が実現できる。
すなわち、メモリなどの周辺回路はそれ固有の内蔵自励
発振回路１０２の発振出力に同期して動作され、当該周
辺回路に対してアクセス要求を行うＣＰＵの動作クロッ
ク信号２０９とは非同期で動作され、相互間のデータイ
ンタフェースは相互に対等なアクセス要求とそれに対す
る応答要求によって実現する。したがって、従来ＣＰＵ
などのデータプロセッサの基本動作クロックの整数倍に
限定されていた一連のデータ転送時間を、メモリなどの
周辺回路の動作速度などの特性に応じて発生される固有
自励発振周波数に依存した応答要求のクロックサイクル
に従って決定することができる。これにより、周辺回路
及びＣＰＵ夫々の特性の限界時間でのデータ転送が容易
に実現できる。換言すれば、従来問題とされたＣＰＵの
動作クロックとの同期のために発生されていた無駄時間
を軽減できる。
【００３８】（３）ＣＰＵ２は、周辺回路とインタフェ
ースされるバッファメモリ２０６をオンチップで備える
から、ＣＰＵ内部ユニット２０４と外部との間のデータ
転送速度の相違を内部で吸収し、アクセス要求によるリ
ードデータやライトデータの処理に対して逐次的な待ち
時間が介在されることを防止できる。
【００３９】（４）上記実施例によるデータ転送形式
は、局所的に考えればメモリにもバス権を持たせたと拡
張して考えることもできる。すなわち、データ転送の開
始時は、ＣＰＵ２の動作クロック２０９でシステムが動
作していたものが、データ転送中は、メモリの動作クロ
ック１０３でシステムが動作していると考えられ、動的
にバス権が移動したように見える。この考え方は、将来
ＬＳＩの集積度が向上し論理機能がメモリにもマージさ
れる時期には特に有効な意味を持つものと考えられる。
【００４０】図５には上記メモリの一実施例ブロック図
が示される。同図に示されるメモリ１は、特に制限され
ないが、スタティック・ランダム・アクセス・メモリ
（ＳＲＡＭ）として、公知の半導体集積回路製造技術に
よって単結晶シリコンのような１個の半導体基板に形成
される。
【００４１】同図に示されるメモリ１は、ロウアドレス
信号の入力端子ＡＲ０〜ＡＲｍ、カラムアドレス信号の
入力端子ＡＣ０〜ＡＣｎ、データ入出力端子Ｉ／Ｏ０〜
Ｉ／Ｏｐ、チップ選択信号入力端子ＣＳ、アウトプット
イネーブル信号入力端子ＯＥ、ライトイネーブル信号入
力端子ＷＥ、アクセスサイクル信号出力端子ＡＣ、バー
スト／シングル切換信号入力端子Ｂ／Ｓ、そして図示し
ない電源端子が設けられている。図１との対応で説明す
れば、チップ選択信号入力端子ＣＳにはアクセススター
ト信号２００が供給され、アウトプットイネーブル信号
入力端子ＯＥにはリード／ライト信号２０１を構成する
リード信号が供給され、ライトイネーブル信号入力端子
ＷＥにはリード／ライト信号２０１を構成するライト信
号が供給され、アクセスサイクル信号出力端子ＡＣから
は上記アクセスサイクル信号１０３が出力される。
【００４２】メモリセルアレイ１００にはスタティック
型メモリセルがマトリクス配置されており、メモリセル
の選択端子に結合されたワード線はロウアドレスデコー
ダ１１０の出力に結合される。ロウアドレスデコーダ１
１０は外部から供給されるロウアドレス信号を内部相補
アドレス信号に変換して出力するロウアドレスバッファ
１１１の出力を受け、これをデコードすることによっ
て、ロウアドレス信号に対応する１本のワード線を選択
レベルに駆動する。メモリセルのデータ入出力端子に結
合されたビット線はカラムスイッチ回路１１２を介して
コモンデータ線１１３に共通接続される。コモンデータ
線１１３に導通されるべきビット線の選択はカラムアド
レスデコーダ１１４の出力を受ける上記カラムスイッチ
回路１１２が行う。カラムアドレスデコーダ１１４は外
部から供給されるカラムアドレス信号を内部相補アドレ
ス信号に変換して出力するカラムアドレスバッファ１１
５の出力を受け、これをデコードすることによって、カ
ラムスイッチ回路１１２によるビット線の選択動作を行
う。１１６はメモリセルからのコモンデータ線１１３に
読出されたデータを増幅して外部に出力するセンスアン
プ及び出力バッファ回路であり、その入力はコモンデー
タ線１１３に、出力はデータ入出力端子Ｉ／Ｏ０〜Ｉ／
Ｏｐに結合される。１１７はデータ入出力端子Ｉ／Ｏ０
〜Ｉ／Ｏｐに与えられた書込みデータを入力する入力バ
ッファであり、その出力はコモンデータ線１１３に結合
される。１１８はデータラッチ回路若しくはコモンデー
タ線のイコライズ又はプリチャージのためのデータコン
トロール回路である。
【００４３】アクセス制御部１０１は、サイクルタイミ
ング発生回路１０１０と、内部タイミング発生回路１０
１１を備える。内部タイミング発生回路１０１１は上記
入力端子ＣＳ，ＯＥ，ＷＥ，Ｂ／Ｓに結合され、アクセ
ススタートの検出、リード／ライト動作の判定、バース
トモード／シングルモードの判定などを行って内部動作
モードを決定し、サイクルタイミング発生回路１０１０
から供給されるアクセスサイクル信号に同期してその動
作モードに対応した内部動作タイミング信号を生成す
る。サイクルタイミング発生回路１０１０はＣＳ端子か
ら与えられるアクセススタートの指示に基づいて上記内
部タイミング発生回路１０１１から与えられる信号に同
期して自励発振回路１０２の発振出力に基づいてサイク
ルタイミング信号１０１３及びアクセスクロック信号１
０３を生成する。尚、遅延回路１０１４は自励発振出力
の位相調整用に用いられ、遅延回路１０１５は外部に出
力されたアクセスクロック信号１０３とサイクルタイミ
ング信号１０１３との位相合わせ用に用いられる。
【００４４】図６には上記サイクルタイミング発生回路
１０１０の詳細な一例回路が示される。自励発振回路１
０２は、特に制限されないが、２入力型アンドゲート１
０２０と当該アンドゲート１０２０の出力をその一方の
入力に帰還させるインバータアンプ１０２１から成る帰
還ループを有し、その発振及び停止を制御するトリガ回
路がアンドゲート１０２０の他方に入力に接続されて構
成される。トリガ回路は、初期状態において出力がハイ
レベルにされるセレクタ１０２２の出力が入力されると
共にオアゲート１０２３の出力が帰還入力されるアンド
ゲート１０２４を備える。上記オアゲート１０２３はそ
のアンドゲート１０２４の出力と上記内部タイミング発
生回路１０１１からリード或はライト動作の開始に同期
して供給されるワンショットパルスのようなトリガ信号
１０２５とを受けて、その出力をアンドゲート１０２０
に供給する。尚、１０２６〜１０２８で示されるものは
波形整形素子（若しくは遅延素子）である。この自励発
振回路１０２は初期状態においてローレベルを出力す
る。この状態でトリガ信号１０２５がワンショットパル
スで変化されると、アンドゲート１０２０とインバータ
アンプ１０２１で構成される帰還ループに発振を生ず
る。この発振状態はセレクタ１０２２の出力がローレベ
ルにパルス変化されてオアゲート１０２３の出力がロー
レベルにされるまで継続される。
【００４５】図６の構成においては、発振の停止を制御
するために、バーストカウンタ１０５及びセレクト１０
２２が利用される。セレクタ１０２２はＢ／Ｓ信号若し
くはそれと等価な内部信号が供給され、シングルモード
において波形整形素子１０２７の出力を選択する。した
がって、シングルモードにおいて自励発振回路１０２は
アクセスクロック信号１０３及びサイクルタイミング信
号１０１３をその１サイクル分変化させて発振動作を停
止する。バーストモードではバーストカウンタ１０５の
出力を選択する。バーストカウンタ１０５は、メモリセ
ルアレイからの連続データ読出し語数を波形整形素子１
０２７の出力パルス変化に基づいて計数し、その計数結
果が所定の計数値（目的とするバースト転送語数）に到
達する状態を以ってハイレベルからローレベルに変化す
るワンショットパルスを出力する。したがって、バース
トモードにおける連続読出し語数分のアクセスサイクル
が発生されると、自励発振回路１０２の発振動作を停止
させる。
【００４６】図７には図６のメモリの一例動作タイミン
グチャートが示される。同図に示されるようにリードサ
イクルにおいて読出しデータが出力されるタイミングに
同期してアクセスサイクル信号出力端子ＡＣが変化さ
れ、また、ライトサイクルにおいてアクセスサイクル信
号出力端子ＡＣが変化されタイミングに同期してＣＰＵ
から書込みデータが供給される。
【００４７】図８には上記ＣＰＵ２の詳細な一実施例ブ
ロック図が示される。同図に示されるＣＰＵ２は、特に
制限されないが、公知の半導体集積回路製造技術によっ
て単結晶シリコンのような１個の半導体基板に形成され
る。図１と同一の回路ブロックには同一符合を付してそ
の詳細な説明を省略する。ここではバッファメモリ２０
６について詳細に説明する。
【００４８】バッファメモリ２０６はＦＩＦＯ（ファー
ストイン・ファーストアウト）形式のリードバッファ２
０６１、ライトバッファ２０６２、及びバッファ制御回
路２０６３を有する。リードバッファ２０６１はＣＰＵ
によるリード方向にデータ転送専用とされ、ライトバッ
ファ２０６２はＣＰＵによるライト方向のデータ転送専
用とされる。双方のバッファ２０６１，２０６２は上記
アクセスクロック信号１０３で与えられるメモリ１から
の応答要求に基づいて制御される非同期ポート２０６４
と、内部の動作クロック２０９に同期して制御される同
期ポート２０６５とを有する。バッファ制御回路２０６
３は非同期ポート２０６４を制御するための非同期制御
部２０６３Ａと、同期ポート２０６５を制御するための
同期制御部２０６３Ｂを有する。非同期ポート２０６４
は上記入出力バッファ回路２０５に結合され、同期ポー
ト２０６５は演算回路２０４に含まれるレジスタ群やキ
ャッシュメモリなどにインタフェース可能にされる。
【００４９】非同期制御部２０６３Ａは、アクセスクロ
ック信号１０３の上記変化に同期してライトバッファ２
０６２にリード動作を指示する非同期リード信号（ASyn
c Read Signal）とそのときの非同期リードアドレス（A
Sync Read Pointer）を供給し、また、アクセスクロッ
ク信号１０３の上記変化に同期してリードバッファ２０
６１にライト動作を指示する非同期ライト信号（ASync
Write Signal）とそのときの非同期ライトアドレス（AS
ync Write Pointer）を供給する。アクセスクロック信
号１０３の変化に同期してリードバッファ２０６１をア
クセスすべきかライトバッファ２０６２をアクセスすべ
きかは、そのアクセスクロック信号１０３に対応される
ＣＰＵ２のアクセス要求がリード或はライトの何れであ
るかを示す情報を中央制御部２０８から受け取ることに
よって判定する。
【００５０】同期制御部２０６３Ｂは、中央制御部２０
８における命令実行制御の一環として動作される。例え
ばロード命令やストア命令或はムーブ命令のようなデー
タ転送命令などの実行に伴ってメモリリード動作を必要
とするときは、動作クロック２０９に同期してリードバ
ッファ２０６１にリード動作を指示する同期リード信号
（Sync Read Signal）とそのときの同期リードアドレス
（Sync Read Pointer）を供給し、また、データ転送命
令などの実行に伴ってメモリライト動作を必要とすると
きは、動作クロック２０９に同期してライトバッファ２
０６２にライト動作を指示する同期ライト信号（Sync W
rite Signal）とそのときの同期ライトアドレス（Sync
Write Pointer）を供給する。リードバッファ２０６１
をアクセスすべきかライトバッファ２０６２をアクセス
すべきかは、命令実行に伴って中央制御部２０８から出
力される命令解読信号が与えられることによって決定さ
れる。
【００５１】図８の例ではメモリ１は上記サイクルコン
プリート信号１０４の出力機能を有していない。それと
同等の機能は非同期制御部２０６３Ａに内蔵されるバー
ストカウンタ２０６６が行って、バースト転送サイクル
終了をアクセス制御回路２０７に与える。本実施例のＣ
ＰＵ２においてバーストカウンタ２０６６のカウントア
ップ信号はリードバッファ２０６１への書込み完了及び
ライトバッファ２０６２からの読出し完了を中央制御部
２０８へ通知することにも利用される。図９に基づいて
これを説明する。
【００５２】図９にはバッファ制御回路２０６３におけ
るリードバッファ２０６１に関する回路部分の詳細な一
例ブロック図が示される。リードバッファ２０６１の同
期リードアドレスはアップカウンタ２０６３Ｒ１が生成
し、リードバッファ２０６１の非同期ライトアドレスは
アップカウンタ２０６３Ｒ２が生成する。アップカウン
タ２０６３Ｒ２のアップカウント動作はアクセスクロッ
ク信号１０３がハイレベルに変化され且つ中央制御部２
０８からのリードバッファライト信号が活性化されたタ
イミングに同期して行われる。アップカウンタ２０６３
Ｒ１のアップカウント動作は中央制御部２０８からのリ
ードバッファリード信号が活性化されると動作クロック
２０９に同期して行われる。双方のアップカウンタ２０
６３Ｒ１，２０６３Ｒ２はアンドゲート２０６３Ｒ３の
ハイレベル出力によって０にクリアされる。クリアされ
るタイミングはアップカウンタ２０６３Ｒ１の出力値が
０でない場合に双方のアップカウンタ２０６３Ｒ１，２
０６３Ｒ２の出力が一致されたことが一致検出回路２０
６３Ｒ６で検出されたときである。アップカウンタ２０
６３Ｒ１の出力値が０であることは、０検出回路２０６
３Ｒ４が検出する。アップカウンタ２０６３Ｒ１の出力
値が０である場合、０検出回路２０６３Ｒ４による０検
出結果はリードバッファ２０６１の空を意味し、これが
中央制御部２０８に与えられる。中央制御部２０８は、
その状態を検出すると、メモリ１からのリードデータが
全て演算回路２０４に渡ったことを確認できる。図８に
示されるバーストカウンタ２０６６は連続データ転送語
数が転送すべき語数に到達したか否かを検出する。到達
したことがバーストカウンタ２０６６によって検出され
ると、当該バーストカウンタ２０６６の出力は所定期間
ハイレベルに変化される。メモリ１に対するリード動作
において上記バーストカウンタ２０６６の上記ハイレベ
ルへの変化はリード完了を意味する信号としてアンドゲ
ート２０６３Ｒ５に供給される。アンドゲート２０６３
Ｒ５は、０検出回路２０３Ｒ６によってアップカウンタ
２０６３Ｒ１の出力が０出ないときに上記リード完了を
意味する信号を受けると、リードバッファ２０６１への
リード完了を検出して、これを中央制御部２０８に渡
す。中央制御部２０８は、リードバッファ２０６１への
リード完了を検出すると、メモリ１からのリードデータ
が全てリードバッファ２０６１に貯えられたことを確認
でき、これによって、中央制御部２０８はリードデータ
をリードバッファ２０６１から読出して内部演算処理を
即座に開始させることができる。
【００５３】図１０にはバッファ制御回路２０６３にお
けるライトバッファ２０６２に関する回路部分の詳細な
一例ブロック図が示される。ライトバッファ２０６２の
同期ライトアドレスはアップカウンタ２０６３Ｗ２が生
成し、ライトバッファ２０６２の非同期リードアドレス
はアップカウンタ２０６３Ｗ１が生成する。アップカウ
ンタ２０６３Ｗ１のアップカウント動作はアクセスクロ
ック信号１０３がハイレベルに変化され且つ中央制御部
２０８からのライトバッファリード信号が活性化された
タイミングに同期して行われる。アップカウンタ２０６
３Ｗ２のアップカウント動作は中央制御部２０８からの
ライトバッファライト信号が活性化されると動作クロッ
ク２０９に同期して行われる。双方のアップカウンタ２
０６３Ｗ１，２０６３Ｗ２はアンドゲート２０６３Ｗ３
のハイレベル出力によって０にクリアされる。クリアさ
れるタイミングはアップカウンタ２０６３Ｗ１の出力値
が０でない場合に双方のアップカウンタ２０６３Ｗ１，
２０６３Ｗ２の出力が一致されたことが一致検出回路２
０６３Ｗ６で検出されたときである。アップカウンタ２
０６３Ｗ１の出力値が０であることは、０検出回路２０
６３Ｗ４が検出する。アップカウンタ２０６３Ｗ１の出
力値が０である場合、０検出回路２０６３Ｗ４による０
検出結果はライトバッファ２０６２の空を意味し、これ
によって中央制御部２０８はライトバッファ２０６２の
空の状態を認識する。メモリ１に対するライト動作にお
いて上記バーストカウンタ２０６６の上記ハイレベルへ
の変化はライト動作完了を意味する信号としてアンドゲ
ート２０６３Ｗ５に供給される。アンドゲート２０６３
Ｗ５は、０検出回路２０６３Ｗ４によってアップカウン
タ２０６３Ｗ１の出力が０でないときに上記ライト完了
を意味する信号を受けると、ライトバッファ２０６２へ
のライト動作完了を検出して、これを中央制御部２０８
に渡す。中央制御部２０８は、ライトバッファ２０６２
へのライト完了を検出すると、当該メモリライトアクセ
スに対するメモリからの応答要求に応ずるメモリ１への
ライトデータが全てライトバッファ２０６２から出力さ
れたことを確認できる。
【００５４】図１１には図８に示されるバッファメモリ
２０６とは別のバッファメモリが示される。同図に示さ
れるバッファメモリ２０６はリードバッファ２０６１と
ライトバッファ２０６２とに共用されるリード／ライト
バッファ２０６７を有し、バッファ制御回路２０６３に
はそのリード／ライトバッファ２０６７をリードバッフ
ァとして動作させるかライトバッファとして動作させる
かの情報が設定されるリード／ライトバッファイネーブ
ルフラグ２０６８が設けられ、中央制御部２０８からの
指示に従ってその動作が制御される。その他の点は図８
と同様であり、それと同一回路ブロックには同一符合を
付してその詳細な説明を省略する。これによってチップ
面積の低減に寄与する。
【００５５】図１２には図５のメモリに対して制御パラ
メータレジスタを有する実施例の要部が示される。すな
わち、図６のバーストカウンタ１０５によって計数すべ
き連続データ転送語数の目的転送語数（カウントアップ
する転送語数）をプリセット可能に保持するパラメータ
レジスタ１０５１を有する。このパラメータレジスタ１
０５１はＣＰＵ２の中央制御部２０８の制御によってプ
ログラマブルに所望のパラメータ（バースト転送語数を
特定する情報）が転送される。その他の構成は図５及び
図６と同様であり、それと同一回路ブロックには同一符
合を付してその詳細な説明を省略する。これによってデ
ータ転送の自由度若しくはその制御の柔軟性が増す。
尚、パラメータレジスタ１０５１は、バーストカウンタ
１０５がその計数ビット数に応じた記憶段を有する場
合、当該記憶段をプリセット可能に構成してこれをパラ
メータレジスタとすることができる。
【００５６】図１３にはデータバスのビット数に対して
例えば１／２ｎビットのマルチビット入出力機能を有す
る相互に同一のメモリをＣＰＵ２とインタフェースさせ
るときの実施例が示される。この実施例においてＣＰＵ
２は、バッファメモリ２０６及び入出力バッファ回路２
０５を複数組み備える。例えば、データバス２１１が３
２ビットでメモリ１の並列入出力ビット数が１６ビット
のとき、１６ビットの上位側データバス２１１Ｕは入出
力バッファ回路２０５Ｕを介して一方のメモリ１Ｕに、
１６ビットの下位側データバス２１１Ｕは入出力バッフ
ァ回路２０５Ｌを介して他方のメモリ１Ｌに結合され
る。アクセススタート信号２００、リード／ライト信号
２０１、シングル／バースト信号２０２、アドレスバス
２１０はメモリ１Ｕ及び１Ｌに共通接続される。アクセ
スクロック信号１０３Ｕはバッファメモリ２０６Ｕに、
アクセスクロック信号１０３Ｌはバッファメモリ２０６
Ｌに夫々各別に接続される。夫々のメモリ１Ｕ，１Ｌか
ら出力されるサイクルコンプリート信号１０４Ｕ，１０
４Ｌはサイクルコンプリート制御回路２０６９に供給さ
れ、双方のメモリアクセス終了をアクセス制御回路２０
７に伝達する。
【００５７】実際のメモリの並列入出力ビット数は、×
４，×８，×９，×１６，×１８ビットが主流であり、
ＣＰＵの並列データ入出力ビット数は、×１６，×３
２，×３６，×６４，×７２ビットなどとされているか
ら、それに対応してメモリとＣＰＵをインタフェースさ
せるには、図１３で示したように、複数ビット毎にバッ
ファメモリを設けることが必要かつ重要になる。
【００５８】図１４には異なる特性/機能を有するメモ
リを混在させてシステムを構成する場合の実施例が示さ
れる。この場合には、細かい端子機能や接続条件を無視
すれば、基本的にはアクセスクロックに合わせてデータ
転送が可能であるため、メモリ１−１のアクセスクロッ
ク信号１０３−１とメモリ１−２のアクセスクロック信
号１０３−２がＣＰＵ２の外部でオア（ＯＲ）ゲート３
００を介してバッファ制御回路２０６３に結合される。
同様に、メモリ１−１のアクセスコンプリート信号１０
４−１とメモリ１−２のアクセスコンプリータ信号１０
４−２もＣＰＵ２の外部でオアゲート３０１を介してア
クセス制御回路２０７に結合される。その他のアクセス
スタート信号２００、リード／ライト信号２０１、シン
グル／バースト信号２０２、アドレスバス２１０、デー
タバス２１１などはメモリ１−１，１−２に共通接続さ
れる。これによって、異なる特性/機能を有するメモリ
などの周辺回路を混在させてシステムを構成することが
できる。
【００５９】図１５には上記実施例で説明したＣＰＵ２
やメモリ１を用いたデータ処理システムの全体的な一実
施例が示される。図１５において上記実施例のメモリ
（ＲＡＭ）１と同様のプロトコールでデータ転送可能に
された周辺回路として、メモリ（ＲＯＭ）３、ハードデ
ィスク装置４１及びフロッピーディスク装置４２とイン
タフェースされるファイル制御装置４、フレームバッフ
ァ５１に対する描画制御及び描画された画像データをモ
ニタ５２に表示させる表示制御を行う表示制御装置５、
プリンタ６１やキーボード６２とインタフェースされる
パラレル／シリアルポート６、及びコミュニケーション
装置１０が設けられる。それらの周辺回路は自らの動作
特性に応じた固有の自励発振回路１０２を備えて、上記
メモリ同様にＣＰＵ２からのアクセス要求に対して応答
要求を返すことでデータ転送を実現する。図１５におい
て９はシステム監視装置であり、ウォッチドッグタイマ
によってシステム異常を監視したり電源電圧の状態を監
視したりする。高速データ転送装置８は例えばダイレク
ト・メモリ・アクセス・コントローラのような回路であ
って、ＣＰＵ２とのバス権調停はバス権監視装置７が行
う。高速データ転送装置もＣＰＵ２と同様のデータ転送
制御を行う。２１はＣＰＵ２に固有の外付けキャッシュ
メモリであり、ＣＰＵ２の内蔵キャッシュメモリ２２に
対して２次キャッシュメモリとされる。図１５のデータ
処理システムは、アドレス及びデータバス１１やコント
ロールバス１２が形成された実装基板に構成されてい
る。
【００６０】図１５のデータ処理システムにおいて、メ
モリや入出力回路に対するウェイトステート制御を要し
ないため、そのためのメモリコントローラや入出力コン
トローラは実装基板上に設けられていない。
【００６１】以上本発明者によってなされた発明を実施
例に基づいて具体的に説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは言うまでもない。
【００６２】例えば、上記実施例では周辺回路としてＲ
ＡＭのようなメモリに適用した場合について説明した
が、周辺回路はそれに限定されず、図１５に示される周
辺回路はもとよりそれ以外の各種周辺回路に適用でき
る。また、そのような周辺回路に適用されるものはＣＰ
Ｕやダイレクト・メモリ・アクセス・コントローラに限
定されず、マイクロプロセッサ、マイクロコンピュー
タ、シングルチップマイクロコンピュータ、ディジタル
・シグナル・プロセッサなどの各種データプロセッサに
適用することができる。
【００６３】また、バッファメモリは上記実施例のよう
な完全ディアルポートバッファに限定されず、ユニポー
トのバッファメモリを時分割でディアルポートに見せか
けて用いることも可能である。また、データプロセッサ
のチップ面積の観点からはバファメモリの深さ（記憶容
量）も重要であるが、あまり機能を落すとバスの速度向
上に貢献しなくなるため、この項目に関しては、コスト
パフォーマンスからのトレードオフを考慮して決定され
る設計的な事項である。なお、バッファメモリの深さ
は、1度のデータ転送で扱う語数に限定すること(バース
ト転送での語数の最大値など)がバッファ制御回路の簡
略化に役立つと考えられる。
【００６４】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。
【００６５】すなわち、周辺回路はそれ固有の内蔵自励
発振回路の発振出力に同期して動作され、当該周辺回路
に対してアクセス要求を行うデータプロセッサの動作ク
ロック信号とは非同期で動作され、この関係において、
相互間のデータインタフェースは相互に対等なアクセス
要求とそれに対する応答要求によって実現される。した
がって、データプロセッサの基本動作クロックの整数倍
に限定されていた一連のデータ転送時間を、メモリなど
の周辺回路の動作速度などの特性に応じて発生される固
有自励発振周波数に依存した応答要求のクロックサイク
ルに従って決定することができる。上記より、周辺回路
及びデータプロセッサ夫々の特性の限界時間でのデータ
転送を容易に実現できる。換言すれば、従来問題とされ
たデータプロセッサの動作クロックとの同期のために発
生されていた無駄時間を軽減できる。上記より、さら
に、データプロセッサと個々の周辺回路とのインタフェ
ースのためのウェイトステート制御回路なども不要にな
って、回路接続手段の簡素化ができる。
【００６６】周辺回路とインタフェースされるバッファ
メモリをオンチップで備えるデータプロセッサは、デー
タプロセッサの内部ユニットと外部との間のデータ転送
速度の相違を内部で吸収でき、アクセス要求によるリー
ドデータやライトデータの処理に逐次的な待ち時間を削
減できる。
【００６７】種類の異なる複数の周辺回路にデータプロ
セッサをインタフェースさせたり、データバスのビット
数に対して例えば１／２ｎビットのマルチビット入出力
機能を有する相互に同一の周辺回路をデータプロセッサ
とインタフェースさせてデータ処理システムを自由に構
成できる。
【図面の簡単な説明】
【図１】本発明に係るデータプロセッサの一実施例であ
るＣＰＵと本発明に係る周辺回路の一実施例であるメモ
リとを示すシステムブロック図である。
【図２】図１のシステムにおけるデータ転送動作の一例
タイミングチャートである。
【図３】図１の上記実施例との比較例としてウェイトス
テート制御部を介してデータ転送を可能にするシステム
のブロック図である。
【図４】図３のデータ転送動作タイミングチャートであ
る。
【図５】図１のメモリの一実施例ブロック図である。
【図６】図５のサイクルタイミング発生回路の詳細な一
例回路図である。
【図７】図６のメモリの一例動作タイミングチャートで
ある。
【図８】図１のＣＰＵの詳細な一実施例ブロック図であ
る。
【図９】図８のバッファ制御回路におけるリードバッフ
ァに関する回路部分の詳細な一例ブロック図である。
【図１０】図８のバッファ制御回路におけるライトバッ
ファに関する回路部分の詳細な一例ブロック図である。
【図１１】リードバッファとライトバッファを共用する
形式のバッファメモリを持つＣＰＵの一実施例ブロック
図である。
【図１２】バーストカウンタにパラメータレジスタを設
けたメモリの一実施例ブロック図である。
【図１３】データバスのビット数に対して例えば１／２
ｎビットのマルチビット入出力機能を有する相互に同一
のメモリをＣＰＵとインタフェースさせるときの一実施
例ブロック図である。
【図１４】異なる特性/機能を有するメモリを混在させ
てシステムを構成する場合の一実施例ブロック図であ
る。
【図１５】データ処理システムの全体的な一実施例ブロ
ック図である。
【符号の説明】
１ メモリ １Ｕ，１Ｌ メモリ １００ メモリセルアレイ １−１，１−２ メモリ １０１ アクセスサイクル制御部 １０１０ サイクルタイミング発生回路 １０１１ 内部タイミング発生回路 １０１３ サイクルタイミング信号 １０２ 自励発振回路 １０３ アクセスクロック信号 １０３Ｕ，１０３Ｌ アクセスクロック信号 １０３−１，１０３−２ アクセスクロック信号 １０５ バーストカウンタ １０５１ パラメータレジスタ ２ ＣＰＵ ２００ アクセススタート信号 ２０４ 演算回路 ２０５ 入出力バッファ回路 ２０５Ｕ，２０５Ｌ 入出力バッファ回路 ２０６ バッファメモリ ２０６Ｕ，２０６Ｌ バッファメモリ ２０６１ リードバッファ ２０６２ ライトバッファ ２０６３ バッファ制御回路 ２０６３Ａ 非同期制御部 ２０６３Ｂ 同期制御部 ２０６４ 非同期ポート ２０６５ 同期ポート ２０６６ バーストカウンタ ２０７ アクセス制御回路 ２０８ 中央制御部 ２０９ 動作クロック信号 ２１０ アドレスバス ２１１ データバス ２１１Ｕ，２１１Ｌ データバス ３００，３０１ オアゲート ３ メモリ ４ ファイル制御装置 ５ 表示制御装置 ６ パラレルシリアルポート １０ コミュニケーション装置
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 13/42 350 ＷＰＩ（ＤＩＡＬＯＧ)

Claims (5)

    (57)【特許請求の範囲】
  1. 【請求項１】 周辺回路にアクセス要求を行なうアクセ
    ス制御回路と、 上記アクセス要求に応答して、周辺回路からアクセスク
    ロック信号を含む応答要求を受ける入力端子と、 アクセスクロック信号に同期してデータの書込み又は読
    み出し動作を実行するバッファメモリと、 上記バッファメモリに結合された演算回路及び入出力バ
    ッファ回路と、 上記アクセス制御回路、バッファメモリ及び演算回路を
    制御する中央制御部と を含み、上記中央制御部は、予め上記応答要求の変化数を上記周
    辺回路に指定することが可能であり、 上記バッファメモリは、上記中央制御部が予め上記応答
    要求の変化回数を上記周辺回路に指定したとき、上記入
    力端子から受ける上記応答要求の変化数に基づいて、上
    記アクセス制御回路から上記周辺回路にアクセス要求し
    た連続読み出しアクセス回数を検出するカウンタを含
    み、上記中央制御部は、上記アクセス要求によるデータ取得
    完了を示す情報として、上記検出結果を上記バッファメ
    モリから受けるものであり、 上記演算回路は、内部の動作クロック信号に同期して動
    作し、 上記アクセスクロック信号は上記動作クロック信号と非
    同期である、ことを特徴とするデータプロセッサ。
  2. 【請求項２】 上記バッファメモリは、上記アクセスク
    ロック信号に同期してデータの書込み又は読み出しを行
    なう非同期ポート、及び上記動作クロック信号に同期し
    てデータの書込み又は読み出しを行なう同期ポートを有
    し、 上記同期ポートは上記演算回路に結合され、 上記非同期ポートは上記入出力バッファ回路に結合され
    る、ものである ことを特徴とする請求項１記載のデータ
    プロセッサ。
  3. 【請求項３】 上記アクセス要求は、周辺回路を指示す
    る信号を含むものであることを特徴とする請求項２記載
    のデータプロセッサ。
  4. 【請求項４】 周辺回路にアクセス要求を行なうアクセ
    ス制御回路と、 上記アクセス要求に応答して、周辺回路から応答要求を
    受ける入力端子と、 上記応答要求又は動作クロックに同期してデータの書き
    込み又は読み出し動作を実行するバッファメモリと、 上記バッファメモリに結合された演算回路及び入出力バ
    ッファ回路と、 上記アクセス制御回路、上記バッファメモリ及び上記演
    算回路を制御する中央制御部とを含み、上記中央制御部は、予め上記応答要求の変化数を上記周
    辺回路に指定することが可能であり、 上記バッファメモリは、上記中央制御部が予め上記応答
    要求の変化回数を上記周辺回路に指定したとき、上記入
    力端子から受ける上記応答要求の変化数に基づいて、上
    記アクセス制御回路から上記周辺回路にアクセス要求し
    た連続読み出しアクセス回数を検出するカウンタを含
    み、 上記中央制御部は、上記アクセス要求によるデータ取得
    完了を示す情報として、上記検出結果を上記バッファメ
    モリから受けるものであることを特徴とするデータプロ
    セッサ。
  5. 【請求項５】 周辺回路にアクセス要求を行なうアクセ
    ス制御回路と、 上記アクセス要求に応答して、周辺回路から応答要求を
    受ける入力端子と、 上記応答要求に従って書込み又は読み出しを行なう非同
    期ポートと内部動作クロックに同期してデータの書き込
    み又は読み出しを行なう同期ポートとを有するバッファ
    メモリと、 上記バッファメモリの上記同期ポートに接続された演算
    回路と、 上記バッファメモリの上記非同期ポートに接続された、
    上記バッファメモリと上記周辺回路とのインタフェース
    を行なう入出力バッファ回路と、 上記アクセス制御回路、上記バッファメモリ、上記演算
    回路及び上記入出力バッファを制御する中央制御部とを
    含み、上記中央制御部は、予め上記応答要求の変化数を上記周
    辺回路に指定することが可能であり、 上記バッファメモリは、上記中央制御部が予め上記応答
    要求の変化回数を上記周辺回路に指定したとき、上記入
    力端子から受ける上記応答要求の変化数に基づいて、上
    記アクセス制御回路から上記周辺回路にアクセス要求し
    た連続読み出しアクセス回数を検出するカウンタを含
    み、 上記中央制御部は、上記アクセス要求によるデータ取得
    完了を示す情報として、上記バッファメモリから上記検
    出結果を受けるものであることを特徴とするデータプロ
    セッサ。
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