JP3490131B2 - データ転送制御方法、データプロセッサ及びデータ処理システム - Google Patents
データ転送制御方法、データプロセッサ及びデータ処理システムInfo
- Publication number
- JP3490131B2 JP3490131B2 JP02196994A JP2196994A JP3490131B2 JP 3490131 B2 JP3490131 B2 JP 3490131B2 JP 02196994 A JP02196994 A JP 02196994A JP 2196994 A JP2196994 A JP 2196994A JP 3490131 B2 JP3490131 B2 JP 3490131B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- access
- data
- memory
- buffer memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
- G11C7/1018—Serial bit line access mode, e.g. using bit line address shift registers, bit line address counters, bit line burst counters
- G11C7/1027—Static column decode serial bit line access mode, i.e. using an enabled row address stroke pulse with its associated word line address and a sequence of enabled bit line addresses
-
- A—HUMAN NECESSITIES
- A01—AGRICULTURE; FORESTRY; ANIMAL HUSBANDRY; HUNTING; TRAPPING; FISHING
- A01G—HORTICULTURE; CULTIVATION OF VEGETABLES, FLOWERS, RICE, FRUIT, VINES, HOPS OR SEAWEED; FORESTRY; WATERING
- A01G13/00—Protecting plants
- A01G13/02—Protective coverings for plants; Coverings for the ground; Devices for laying-out or removing coverings
- A01G13/0237—Devices for protecting a specific part of a plant, e.g. roots, trunk or fruits
-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B65—CONVEYING; PACKING; STORING; HANDLING THIN OR FILAMENTARY MATERIAL
- B65D—CONTAINERS FOR STORAGE OR TRANSPORT OF ARTICLES OR MATERIALS, e.g. BAGS, BARRELS, BOTTLES, BOXES, CANS, CARTONS, CRATES, DRUMS, JARS, TANKS, HOPPERS, FORWARDING CONTAINERS; ACCESSORIES, CLOSURES, OR FITTINGS THEREFOR; PACKAGING ELEMENTS; PACKAGES
- B65D31/00—Bags or like containers made of paper and having structural provision for thickness of contents
- B65D31/02—Bags or like containers made of paper and having structural provision for thickness of contents with laminated walls
-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B65—CONVEYING; PACKING; STORING; HANDLING THIN OR FILAMENTARY MATERIAL
- B65D—CONTAINERS FOR STORAGE OR TRANSPORT OF ARTICLES OR MATERIALS, e.g. BAGS, BARRELS, BOTTLES, BOXES, CANS, CARTONS, CRATES, DRUMS, JARS, TANKS, HOPPERS, FORWARDING CONTAINERS; ACCESSORIES, CLOSURES, OR FITTINGS THEREFOR; PACKAGING ELEMENTS; PACKAGES
- B65D33/00—Details of, or accessories for, sacks or bags
- B65D33/16—End- or aperture-closing arrangements or devices
- B65D33/30—Deformable or resilient metal or like strips or bands
-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B65—CONVEYING; PACKING; STORING; HANDLING THIN OR FILAMENTARY MATERIAL
- B65D—CONTAINERS FOR STORAGE OR TRANSPORT OF ARTICLES OR MATERIALS, e.g. BAGS, BARRELS, BOTTLES, BOXES, CANS, CARTONS, CRATES, DRUMS, JARS, TANKS, HOPPERS, FORWARDING CONTAINERS; ACCESSORIES, CLOSURES, OR FITTINGS THEREFOR; PACKAGING ELEMENTS; PACKAGES
- B65D85/00—Containers, packaging elements or packages, specially adapted for particular articles or materials
- B65D85/30—Containers, packaging elements or packages, specially adapted for particular articles or materials for articles particularly sensitive to damage by shock or pressure
- B65D85/34—Containers, packaging elements or packages, specially adapted for particular articles or materials for articles particularly sensitive to damage by shock or pressure for fruit, e.g. apples, oranges or tomatoes
-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B65—CONVEYING; PACKING; STORING; HANDLING THIN OR FILAMENTARY MATERIAL
- B65D—CONTAINERS FOR STORAGE OR TRANSPORT OF ARTICLES OR MATERIALS, e.g. BAGS, BARRELS, BOTTLES, BOXES, CANS, CARTONS, CRATES, DRUMS, JARS, TANKS, HOPPERS, FORWARDING CONTAINERS; ACCESSORIES, CLOSURES, OR FITTINGS THEREFOR; PACKAGING ELEMENTS; PACKAGES
- B65D85/00—Containers, packaging elements or packages, specially adapted for particular articles or materials
- B65D85/50—Containers, packaging elements or packages, specially adapted for particular articles or materials for living organisms, articles or materials sensitive to changes of environment or atmospheric conditions, e.g. land animals, birds, fish, water plants, non-aquatic plants, flower bulbs, cut flowers or foliage
- B65D85/52—Containers, packaging elements or packages, specially adapted for particular articles or materials for living organisms, articles or materials sensitive to changes of environment or atmospheric conditions, e.g. land animals, birds, fish, water plants, non-aquatic plants, flower bulbs, cut flowers or foliage for living plants; for growing bulbs
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
- G06F13/1668—Details of memory controller
- G06F13/1689—Synchronisation and timing concerns
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Mechanical Engineering (AREA)
- Life Sciences & Earth Sciences (AREA)
- Health & Medical Sciences (AREA)
- General Health & Medical Sciences (AREA)
- General Engineering & Computer Science (AREA)
- Toxicology (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Marine Sciences & Fisheries (AREA)
- Evolutionary Biology (AREA)
- Botany (AREA)
- Zoology (AREA)
- Environmental Sciences (AREA)
- Information Transfer Systems (AREA)
- Dram (AREA)
- Memory System (AREA)
Description
などの各所情報をメモリや周辺回路とデータプロセッサ
との間で転送制御する方法、並びにその方法を利用する
周辺回路、データプロセッサ、及びデータ処理システム
に係り、例えばデータプロセッサとメモリとの間でのデ
ータ転送制御技術に適用して特に有効な技術に関する。
尚、本明細書においてデータプロセッサは、CPU(セ
ントラル・プロセッシング・ユニット)、マイクロプロ
セッサ、マイクロコンピュータ、シングルチップマイク
ロコンピュータ、ディジタル・シグナル・プロセッサ、
ダイレクト・メモリ・アクセス・コントローラなどのコ
ントローラを総称する概念とされる。
ットRISCプロセッサ PA/10HD69010 ハ
ードウェアマニュアル-暫定版- :ADJ−602−06
5』に記載のように、LSIの性能、価格、製造プロセ
ス技術レベルなどの諸々の条件からチップ内に一つもし
くは複数のキャッシュ・メモリを内蔵するものがある。
これらのCPUは、実装ボード上に置いて多くのメモリ
や入出力回路(I/O)と接続され、システムを構成す
る。システムの動作の基準となるのは、動作クロック
(システムクロック)を用いているのが一般的である。通
常、システムを構成するメモリや入出力回路などの周辺
回路は、それぞれ個別の機能や特性を備えているため、
動作手順や応答時間若しくは動作速度もそれぞれに異な
っている。言うまでもないがメモリや入出力回路が備え
るCPUインタフェースも機能やタイミングなどに関し
類似点はあるものの個々に相違する場合が多い。
ス仕様などの相違に対して、メモリにはメモリコントロ
ーラ、入出力回路にはI/Oコントローラが利用され
る。このようなコントローラの機能は大きく分けると以
下の2点とされる。
路を選択したかをメモリや入出力回路に伝え、データ転
送の起動をかける機能であり、所謂チップ選択若しくは
チップイネーブルの制御などとして把握することができ
る。例えば、アドレスやアクセスの種類を示す信号間で
論理を採り、動作クロックなどを用いてパルスまたはレ
ベル信号を形成して、選択したメモリまたは入出力回路
に接続された信号のみを真(Active)にする。
計数してウェイトやレディーなどといった動作クロック
単位でCPUにアクセス期間の延長を要求する信号を生
成し、この信号をCPUが動作クロックごとに確認する
という規則でCPUとメモリや周辺回路とのタイミング
の違い若しくは動作速度の違いを吸収し、確実にデータ
転送を実現するための機能である。この機能は所謂ウェ
イトステート制御機能である。
ーラによる上述のウェイトステート制御には以下の問題
点の有ることが本発明者によって明らかにされた。
るデータ転送時間の長さが常にシステムの動作クロック
単位で決められてしまうため、メモリや周辺回路の持つ
固有の性能を十分引き出すことができない。さらには、
そのメモリや入出力回路について製造/販売者から提出
される設計データに基づく性能を極限状態で使用してシ
ステムを設計することは実質上不可能であり、ある程度
の動作マージンを見込むため、ほとんどの場合、データ
転送に無駄時間が必ず発生し、データバス上でのデータ
転送効率が低下することが余儀なくされる。この問題点
は、実装ボード上でシステムを構成する場合、即ちメモ
リや入出力回路とCPUとの接続を実装ボード上のバス
で行う場合に限らず、同一半導体チップにCPUやメモ
リを形成する場合にもある程度あてはまる事柄である。
すなわち、電気的特性ならびに回路素子の配置を考慮し
て最適化設計を施せば、コントローラとメモリがコント
ローラの動作クロックに対して無駄無くデータ転送を行
なえるようにできるが、実際の回路設計では、個々の論
理回路ブロックの特性を考慮して、微妙なタイミングを
チップ内部で行わなければならず、必ずしも容易ではな
い。
リや入出力回路が複数ある場合、機能(プロトコール含
む)や性能の違いからそれぞれのメモリや入出力回路毎
にシステム設計者が設計する必要があり、膨大な手間を
要する。
部分がメモリや入出力回路の数分だけ必要になり、シス
テムの複雑化、部品点数の増加、信号系統の負荷の増加な
ど高速化、小型化、低価格化などに対する弊害の原因を生
む。
トステート制御ではメモリや周辺回路の持つ固有の性能
を十分引き出すことがでず、動作の高速化には限界があ
るので、それに対処するために、全てまたはシステム効
率上効果の高いメモリや入出力回路に対してウェイトス
テート制御無しで接続することも可能ではある。しかし
ながら、そのとき、メモリや入出力回路の動作速度など
の特性に合わせてコントローラの動作クロックを抑える
と、CPUなどのコントローラの動作クロックは高速化
される傾向にあるため、システムの価値を低下させてし
まう。その逆に、コントローラの動作クロックに合わせ
て高速なメモリや入出力回路を使用すると、システム価
格の極端な上昇を招いてしまう。
転送タイミングをCPU若しくはシステムの動作クロッ
クから生成している従来方式では、メモリなどの周辺回
路が持つ本来の性能を十分に活かすデータ転送を実現す
ることはできない。すなわち、周辺回路の特性を基に動
作クロックの整数倍のタイミングでウェイト信号をCP
Uに返し、確実な動作に重点をおいたウェイトステート
制御機能でCPUと周辺回路を接続していたのでは、根
本的な高速化への発展を望むことは難しいと本発明者は
判断した。
持つ本来の特性を充分に発揮させてデータ転送を行うこ
とができる技術を提供することにある。本発明の別の目
的は自らの特性にしたがってデータ転送のタイミングを
発生する周辺回路を提供することにある。本発明の更に
別の目的は、そのような周辺回路と効率的にデータ転送
を行うことができるデータプロセッサを提供することに
ある。本発明のその他の目的は、メモリなどの周辺回路
の持つ本来の特性を充分に発揮させてデータプロセッサ
との間で高速にデータ転送を行うことができるデータ処
理システムを提供することにある。
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。
に、周辺回路(1)としては、データプロセッサ(2)
からのアクセス要求(200,201,202)に対し
て自ら内蔵する自励発振回路(102)の発振出力に同
期して当該アクセス要求に従った内部動作を行うと共
に、その内部動作に同期して上記データプロセッサに上
記アクセス要求に対する応答要求(103)を出力する
構成を採用する。データプロセッサには、所要の周辺回
路に対してアクセス要求を行うと共に、アクセス要求を
行った周辺回路からの応答要求を受け、これに同期して
当該アクセス要求の種別に応じ外部からデータを取り込
み又は外部にデータを出力する構成を採用する。
データ転送制御は、データプロセッサが周辺回路に対し
てアクセス要求を行う処理と、アクセス要求された周辺
回路が自ら内蔵する自励発振回路の発振出力に同期して
当該アクセス要求に従った内部動作を行う処理と、上記
アクセス要求された周辺回路がその内部動作に同期して
上記データプロセッサに上記アクセス要求に対する応答
要求を出力する処理と、上記応答要求を受けた上記デー
タプロセッサがそれに同期して上記アクセス要求の種別
に応じ外部からデータを取り込む処理又は外部にデータ
を出力する処理を行う処理と、によって実現される。
に対する付加回路を極力減らして上記手段を実現するに
は、上記アクセス要求は、アクセス対象として選択され
るべき周辺回路とデータの転送方向とを示すための情報
(200,201)によって行い、上記応答要求は、周
辺回路の内部動作に同期して変化される一つの信号(1
03)によって行うことができる。
に構成するには、図5に代表的に示されるように、デー
タプロセッサからのアクセス要求に応答して内部動作の
アクセスサイクル信号(1013)を自励発振回路(1
02)の発振出力に基づいて生成するサイクルタイミン
グ発生回路(1010)と、上記アクセスサイクル信号
を上記応答要求として外部に出力する外部端子(AC)
と、上記アクセスサイクル信号(103)に同期して内
部動作タイミング信号を生成する内部タイミング発生回
路(1011)と、を設けて周辺回路を構成する。
語の連続データ読出し)可能なメモリとして構成する場
合には、図6に代表的に示されるように、メモリセルア
レイからの連続データ読出し語数を上記アクセスサイク
ル信号の変化に基づいて計数し、その計数結果が所定の
計数値に到達する状態を以って上記自励発振回路の発振
動作を停止させる計数回路(105)をさらに追加すれ
ばよい。このとき、連続データ読出し語数をプログラマ
ブルに設定可能にするには、図12に代表的に示される
ように、上記計数回路には、上記所定の計数値を外部か
らプリセット可能に保持するパラメータレジスタ(10
51)を設ける。このパラメータレジスタは、計数回路
がその計数ビット数に応じた記憶段を有する場合、当該
記憶段をプリセット可能にしてこれを実質的なパラメー
タレジスタとして位置付けることができる。
いて、内部ユニットと外部との間で転送速度の異なるデ
ータの受け渡しを高速若しくは効率的に行うには、図8
に代表的に示されるように、上記応答要求に基づいて書
込み及び読出し可能な非同期ポート(2064)と、内
部の動作クロックに同期して書込み及び読出し可能な同
期ポート(2065)とを有するバッファメモリ(20
6)を採用する。上記バッファメモリの同期ポートは内
部ユニットとしての演算回路やレジスタなどに結合さ
れ、上記バッファメモリの非同期ポートは外部とインタ
フェースされる入出力バッファ回路(205)に接続さ
れる。このとき、周辺回路からバッファメモリに転送さ
れたデータを逸早く内部ユニット(204)の処理に供
せるようにするには、上記バッファメモリは、アクセス
制御回路が周辺回路にアクセス要求した連続読出しアク
セス回数を上記応答要求の変化回数から検出する計数回
路(2066)を備え、これによる上記検出結果を、当
該アクセス要求による読出しデータ取得の完了を意味す
る情報(図9に代表的に示されたアンドゲート2063
R5の出力情報)として中央処理装置に与えるようにす
るとよい。バッファメモリは完全デュアルポートに限定
されず、ユニポートバッファメモリを時分割的に見掛け
上デュアルポートとして利用してもよい。
プロセッサをインタフェースさせるときは、図14に代
表的に示されるように、データプロセッサにおける単一
の応答要求の入力端子を夫々の周辺回路における応答要
求の出力端子が共有するように、例えば論理和ゲートを
介して或はワイヤード・オアでそれらを接続する。
2nビットのマルチビット入出力機能を有する相互に同
一の周辺回路をデータプロセッサとインタフェースさせ
るには、図13に代表的に示されるように、データプロ
セッサは、応答要求に基づいて書込み及び読出し可能な
非同期ポートと、内部の動作クロックに同期して書込み
及び読出し可能な同期ポートとを有するバッファメモリ
(206U,206L)を複数組み備えればよい。
内蔵自励発振回路の発振出力に同期して動作され、当該
周辺回路に対してアクセス要求を行うデータプロセッサ
の動作クロック信号とは非同期で動作される。この関係
において、相互間のデータインタフェースは相互に対等
なアクセス要求とそれに対する応答要求によって実現す
る。このことは、従来データプロセッサの基本動作クロ
ックの整数倍に限定されていた一連のデータ転送時間
を、メモリなどの周辺回路の動作速度などの特性に応じ
て発生される固有自励発振周波数に依存した応答要求の
クロックサイクルに従って決定する。したがって、周辺
回路及びデータプロセッサ夫々の特性の限界時間でのデ
ータ転送が容易に実現される。換言すれば、従来の問題
点であるところのデータプロセッサの動作クロックとの
同期のために発生されていた無駄時間が軽減される。さ
らに、データプロセッサと個々の周辺回路とのインタフ
ェースのためのウェイトステート制御回路なども不要に
なって、回路接続手段の簡素化も実現する。
メモリをオンチップで備えるデータプロセッサは、デー
タプロセッサの内部ユニットと外部との間のデータ転送
速度の相違を内部で吸収し、アクセス要求によるリード
データやライトデータの処理に逐次的な待ち時間を要し
ない。
実施例であるCPUと本発明に係る周辺回路の一実施例
であるメモリとが接続された状態で示される。
れたメモリセルアレイ100とアクセスサイクル制御部
101を一つの半導体基板に備え、データプロセッサ2
からのアクセス要求(200,201,202)に対し
て自ら内蔵する自励発振回路102の発振出力に同期し
て当該アクセス要求に従ったリード動作又はライト動作
を行うと共に、その内部動作に同期して上記データプロ
セッサ2に上記アクセス要求に対する応答要求(10
3)を出力する。
れた演算回路204、演算回路204に一方のポートが
結合されたバッファメモリ206、バッファメモリ20
6の他方のポートと外部のデータバス211とに結合さ
れた入出力バッファ回路205、外部のメモリ1やその
他図示しない周辺回路にアクセス要求などを行うアクセ
ス制御回路207、及び命令実行シーケンス制御回路や
割込み制御回路など中央処理装置全体の動作を制御する
中央制御部208を一つの半導体基板に備え、メモリ1
などの所要の周辺回路に対してアクセス要求(200、
201、202)を行うと共に、アクセス要求を行った
周辺回路例えばメモリ1からの応答要求(103)を受
け、これに同期して当該アクセス要求の種別に応じ外部
からバッファメモリ206にデータを取り込み又はバッ
ファメモリ206から外部にデータを出力する。上記メ
モリ1はそれ固有の内蔵自励発振回路102の発振出力
に同期して動作される。その一方においてCPU2はシ
ステムの動作クロックに209に同期し動作される。
う場合、アクセスの開始をメモリ1にアクセススタート
信号200によって伝える。アクセススタート信号20
0はメモリにとってチップ選択信号と等価な信号とみな
される。特に制限されないが、本実施例に従えば、アク
セス制御回路207はチップ選択コントローラとしての
機能を内蔵する。この機能は、CPU2から外部に出力
されるアドレス信号の上位数ビットをデコードしてチッ
プ選択信号を形成するデコーダに置き換えることができ
る。何れの場合においても、アクセス対象とすべき周辺
回路に割当てられたアドレスとCPU2で生成されるア
ドレスを参照するものであり、この意味において、メモ
リなどの周辺回路へのアクセス要求特にアクセス開始の
指示は、アクセスアドレスを生成する回路部分が直接的
又は間接的に行うものであり、アクセス制御回路はその
ような回路部分を含めたものとして把握される。
01によって指示される。リードとは、メモリ1などの
周辺回路からCPU2へのデータ転送であり、ライトと
は、CPU2からメモリ1などの周辺回路へのデータ転
送である。本実施例に従えば、アクセスが要求された周
辺回路内のデータの位置指定(ポインタ)はアドレスバス
210に供給されるアドレス信号で指定される。データ
転送語数はシングルモード/バーストモードの指示信号
(シングル/バースト信号)202によって指示され
る。連続データ転送モードであるバーストモードを有し
ないものにあってはシングル/バースト信号202は不
要である。
ススタート信号200によってアクセス要求を検出する
と、これに応答して内部動作のアクセスサイクル信号を
自励発振回路102の発振出力に基づいて生成する。メ
モリ1の内部ではリード/ライト制御信号201によっ
て指示されたリードまたはライト動作が上記アクセスサ
イクル信号に同期して行われる。さらに、メモリ1の外
部に対しては、上記アクセスサイクル信号をアクセスク
ロック信号103としてCPU2に出力する。このアク
セスクロック信号103はメモリ1にとって固有のクロ
ック信号であり、これがCPU2からのアクセス要求に
対する応答要求としてCPU2に与えられる。
ータ出力及びライト動作におけるCPU2のデータ出力
タイミングとアクセスクロック信号103との関係が示
される。図2に従えば、リード動作が指示されたメモリ
1は、アクセスクロック信号103(メモリ内部におい
てはアクセスサイクル信号)の立ち上がりエッジに対し
てセットアップタイム(Trs)/ホールドタイム(T
rh)を保証するタイミングを以って、所望のデータを
データバス211に出力する。CPU2はそのデータ
を、アクセスクロック信号103の立上がりタイミング
でバッファメモリ206に取り込む。ライトにおいて
は、CPU2はアクセスクロック信号103の立ち下が
り対してセットアップタイム(Tws)/ホールドタイ
ム(Twh)を保証するようバッファメモリ206から
データバス211に出力する。メモリ1はそのデータを
上記アクセスサイクル信号の立ち下がりタイミングで取
り込む。尚、ライト動作においてもアクセスクロック信
号103の立ち上がりを基準にすることもできる。
制御部101はバーストモードにおける連続データ転送
の完了をCPU2に通知するサイクルコンプリート信号
104を出力する。アクセス制御部101はアクセスク
ロック信号103と等価なアクセスサイクル信号によっ
て転送語数をバーストカウンタ105で計数し、カウン
トアップの状態をサイクルコンプリート信号104とし
て出力する。サイクルコンプリート信号104に代えて
それと同一の機能をCPU2側に実現してもよい。即
ち、CPU2側にアクセスクロック信号103を計数す
るバーストカウンタを設ければよい。
トステート制御部を介してデータ転送を可能にするシス
テムのブロック図が示され、図4にはそのデータ転送タ
イミングが示される。
401に対してデータ転送を行う場合、データ転送の開
始がメモリ401とウェイトステート制御部402にア
クセススタート信号403で通知される。アクセススタ
ート信号403を受け取ったメモリ401は、リード/
ライト制御回路404にてリード/ライト信号405に
従ってリードまたはライト動作を開始する。これに同期
して上記ウェイトステート制御部402もアクセススタ
ート信号403及びリード/ライト信号405などを解
釈して、CPU400と同一の動作クロック406を基
にアクセス完了を示すためのウェイト信号407を発生
すべく、ウェイトカウンタ408の計数を開始する。リ
ード動作においてメモリ401はその製造/販売業者が
保証する時間を経過することによってリードされるべき
データをデータバス409に出力することができる。ま
た、ライト動作においてメモリ401はその製造/販売
業者が保証する時間を経過することによってCPU40
0が出力したデータバス409上のデータを内部に取り
込むことができる。上記製造/販売業者が保証する時間
を経過したことによるリード動作又はライト動作の完了
は、ウェイトステート制御部402からCPU400に
ウェイト信号407の偽(False)への変化を以って、通
常はCPUの動作クロック406に同期して伝えられる
(ウェイト信号が非同期信号の場合はCPU側でその動
作クロックに同期してウェイト信号を確認する)。例え
ば図4において、リード動作で時刻t1にウェイト信号
が偽(ローレベル)にされると、CPUはデータバス上
のデータを読み込む。ライト動作において時刻t2にウ
ェイト信号が偽にされると、CPUはライトすべきデー
タがメモリに取り込まれたことを確認して当該ライトデ
ータの出力を止める。
ードサイクルとライトサイクルでは、通常、ウェイト信
号を偽にする位置(タイミング)が異なる。また、バース
トモードにおいてウェイト信号は、転送語数分連続して
サイクリックに発生されるべきであることは当然である
が、第一語目の発生間隔と第二語目以降の発生間隔が異
なる。このため、ウェイト信号407の変化をCPU4
00が確認すると、CPU400は一連のリードまたは
ライトサイクルを完了し、次のサイクル開始までアクセ
ス制御回路410を待機させる。また、同一動作モード
におけるリードサイクルとライトサイクルの切換え時に
は、図4のTdisで示されるよな切換え時間が必要と
される。これはクロックにて同期してウェイト信号を確
認しているためである。このように、ウェイト信号を利
用するデータ転送の場合には複雑な制御と余計な時間を
費やさなければならない。
る。 (1)図1及び図2に示される本実施例においては、リ
ードサイクルとライトサイクルでは、通常、メモリなど
の周辺回路が発生するアクセスサイクルの発生開始位置
ならびにその変化の更新タイミングが異なるが、CPU
2はこれらの複雑なタイミングを考慮することなくアク
セスクロック信号103の変化に従ってデータの入出力
だけに専念すればよい。すなわち、従来必要とされたウ
ェイトステート制御部無しでも複雑なタイミングでのデ
ータ転送が実現できる。このことは、もちろんシングル
転送とバースト転送の両方に適応している。
メモリなどの周辺回路から出力されるアクセスクロック
信号103でデータ転送を行うので、実質的にアクセス
サイクル時間の低減とバス使用効率向上が実現できる。
すなわち、メモリなどの周辺回路はそれ固有の内蔵自励
発振回路102の発振出力に同期して動作され、当該周
辺回路に対してアクセス要求を行うCPUの動作クロッ
ク信号209とは非同期で動作され、相互間のデータイ
ンタフェースは相互に対等なアクセス要求とそれに対す
る応答要求によって実現する。したがって、従来CPU
などのデータプロセッサの基本動作クロックの整数倍に
限定されていた一連のデータ転送時間を、メモリなどの
周辺回路の動作速度などの特性に応じて発生される固有
自励発振周波数に依存した応答要求のクロックサイクル
に従って決定することができる。これにより、周辺回路
及びCPU夫々の特性の限界時間でのデータ転送が容易
に実現できる。換言すれば、従来問題とされたCPUの
動作クロックとの同期のために発生されていた無駄時間
を軽減できる。
ースされるバッファメモリ206をオンチップで備える
から、CPU内部ユニット204と外部との間のデータ
転送速度の相違を内部で吸収し、アクセス要求によるリ
ードデータやライトデータの処理に対して逐次的な待ち
時間が介在されることを防止できる。
は、局所的に考えればメモリにもバス権を持たせたと拡
張して考えることもできる。すなわち、データ転送の開
始時は、CPU2の動作クロック209でシステムが動
作していたものが、データ転送中は、メモリの動作クロ
ック103でシステムが動作していると考えられ、動的
にバス権が移動したように見える。この考え方は、将来
LSIの集積度が向上し論理機能がメモリにもマージさ
れる時期には特に有効な意味を持つものと考えられる。
が示される。同図に示されるメモリ1は、特に制限され
ないが、スタティック・ランダム・アクセス・メモリ
(SRAM)として、公知の半導体集積回路製造技術に
よって単結晶シリコンのような1個の半導体基板に形成
される。
信号の入力端子AR0〜ARm、カラムアドレス信号の
入力端子AC0〜ACn、データ入出力端子I/O0〜
I/Op、チップ選択信号入力端子CS、アウトプット
イネーブル信号入力端子OE、ライトイネーブル信号入
力端子WE、アクセスサイクル信号出力端子AC、バー
スト/シングル切換信号入力端子B/S、そして図示し
ない電源端子が設けられている。図1との対応で説明す
れば、チップ選択信号入力端子CSにはアクセススター
ト信号200が供給され、アウトプットイネーブル信号
入力端子OEにはリード/ライト信号201を構成する
リード信号が供給され、ライトイネーブル信号入力端子
WEにはリード/ライト信号201を構成するライト信
号が供給され、アクセスサイクル信号出力端子ACから
は上記アクセスサイクル信号103が出力される。
型メモリセルがマトリクス配置されており、メモリセル
の選択端子に結合されたワード線はロウアドレスデコー
ダ110の出力に結合される。ロウアドレスデコーダ1
10は外部から供給されるロウアドレス信号を内部相補
アドレス信号に変換して出力するロウアドレスバッファ
111の出力を受け、これをデコードすることによっ
て、ロウアドレス信号に対応する1本のワード線を選択
レベルに駆動する。メモリセルのデータ入出力端子に結
合されたビット線はカラムスイッチ回路112を介して
コモンデータ線113に共通接続される。コモンデータ
線113に導通されるべきビット線の選択はカラムアド
レスデコーダ114の出力を受ける上記カラムスイッチ
回路112が行う。カラムアドレスデコーダ114は外
部から供給されるカラムアドレス信号を内部相補アドレ
ス信号に変換して出力するカラムアドレスバッファ11
5の出力を受け、これをデコードすることによって、カ
ラムスイッチ回路112によるビット線の選択動作を行
う。116はメモリセルからのコモンデータ線113に
読出されたデータを増幅して外部に出力するセンスアン
プ及び出力バッファ回路であり、その入力はコモンデー
タ線113に、出力はデータ入出力端子I/O0〜I/
Opに結合される。117はデータ入出力端子I/O0
〜I/Opに与えられた書込みデータを入力する入力バ
ッファであり、その出力はコモンデータ線113に結合
される。118はデータラッチ回路若しくはコモンデー
タ線のイコライズ又はプリチャージのためのデータコン
トロール回路である。
ング発生回路1010と、内部タイミング発生回路10
11を備える。内部タイミング発生回路1011は上記
入力端子CS,OE,WE,B/Sに結合され、アクセ
ススタートの検出、リード/ライト動作の判定、バース
トモード/シングルモードの判定などを行って内部動作
モードを決定し、サイクルタイミング発生回路1010
から供給されるアクセスサイクル信号に同期してその動
作モードに対応した内部動作タイミング信号を生成す
る。サイクルタイミング発生回路1010はCS端子か
ら与えられるアクセススタートの指示に基づいて上記内
部タイミング発生回路1011から与えられる信号に同
期して自励発振回路102の発振出力に基づいてサイク
ルタイミング信号1013及びアクセスクロック信号1
03を生成する。尚、遅延回路1014は自励発振出力
の位相調整用に用いられ、遅延回路1015は外部に出
力されたアクセスクロック信号103とサイクルタイミ
ング信号1013との位相合わせ用に用いられる。
1010の詳細な一例回路が示される。自励発振回路1
02は、特に制限されないが、2入力型アンドゲート1
020と当該アンドゲート1020の出力をその一方の
入力に帰還させるインバータアンプ1021から成る帰
還ループを有し、その発振及び停止を制御するトリガ回
路がアンドゲート1020の他方に入力に接続されて構
成される。トリガ回路は、初期状態において出力がハイ
レベルにされるセレクタ1022の出力が入力されると
共にオアゲート1023の出力が帰還入力されるアンド
ゲート1024を備える。上記オアゲート1023はそ
のアンドゲート1024の出力と上記内部タイミング発
生回路1011からリード或はライト動作の開始に同期
して供給されるワンショットパルスのようなトリガ信号
1025とを受けて、その出力をアンドゲート1020
に供給する。尚、1026〜1028で示されるものは
波形整形素子(若しくは遅延素子)である。この自励発
振回路102は初期状態においてローレベルを出力す
る。この状態でトリガ信号1025がワンショットパル
スで変化されると、アンドゲート1020とインバータ
アンプ1021で構成される帰還ループに発振を生ず
る。この発振状態はセレクタ1022の出力がローレベ
ルにパルス変化されてオアゲート1023の出力がロー
レベルにされるまで継続される。
するために、バーストカウンタ105及びセレクト10
22が利用される。セレクタ1022はB/S信号若し
くはそれと等価な内部信号が供給され、シングルモード
において波形整形素子1027の出力を選択する。した
がって、シングルモードにおいて自励発振回路102は
アクセスクロック信号103及びサイクルタイミング信
号1013をその1サイクル分変化させて発振動作を停
止する。バーストモードではバーストカウンタ105の
出力を選択する。バーストカウンタ105は、メモリセ
ルアレイからの連続データ読出し語数を波形整形素子1
027の出力パルス変化に基づいて計数し、その計数結
果が所定の計数値(目的とするバースト転送語数)に到
達する状態を以ってハイレベルからローレベルに変化す
るワンショットパルスを出力する。したがって、バース
トモードにおける連続読出し語数分のアクセスサイクル
が発生されると、自励発振回路102の発振動作を停止
させる。
グチャートが示される。同図に示されるようにリードサ
イクルにおいて読出しデータが出力されるタイミングに
同期してアクセスサイクル信号出力端子ACが変化さ
れ、また、ライトサイクルにおいてアクセスサイクル信
号出力端子ACが変化されタイミングに同期してCPU
から書込みデータが供給される。
ロック図が示される。同図に示されるCPU2は、特に
制限されないが、公知の半導体集積回路製造技術によっ
て単結晶シリコンのような1個の半導体基板に形成され
る。図1と同一の回路ブロックには同一符合を付してそ
の詳細な説明を省略する。ここではバッファメモリ20
6について詳細に説明する。
ストイン・ファーストアウト)形式のリードバッファ2
061、ライトバッファ2062、及びバッファ制御回
路2063を有する。リードバッファ2061はCPU
によるリード方向にデータ転送専用とされ、ライトバッ
ファ2062はCPUによるライト方向のデータ転送専
用とされる。双方のバッファ2061,2062は上記
アクセスクロック信号103で与えられるメモリ1から
の応答要求に基づいて制御される非同期ポート2064
と、内部の動作クロック209に同期して制御される同
期ポート2065とを有する。バッファ制御回路206
3は非同期ポート2064を制御するための非同期制御
部2063Aと、同期ポート2065を制御するための
同期制御部2063Bを有する。非同期ポート2064
は上記入出力バッファ回路205に結合され、同期ポー
ト2065は演算回路204に含まれるレジスタ群やキ
ャッシュメモリなどにインタフェース可能にされる。
ック信号103の上記変化に同期してライトバッファ2
062にリード動作を指示する非同期リード信号(ASyn
c Read Signal)とそのときの非同期リードアドレス(A
Sync Read Pointer)を供給し、また、アクセスクロッ
ク信号103の上記変化に同期してリードバッファ20
61にライト動作を指示する非同期ライト信号(ASync
Write Signal)とそのときの非同期ライトアドレス(AS
ync Write Pointer)を供給する。アクセスクロック信
号103の変化に同期してリードバッファ2061をア
クセスすべきかライトバッファ2062をアクセスすべ
きかは、そのアクセスクロック信号103に対応される
CPU2のアクセス要求がリード或はライトの何れであ
るかを示す情報を中央制御部208から受け取ることに
よって判定する。
8における命令実行制御の一環として動作される。例え
ばロード命令やストア命令或はムーブ命令のようなデー
タ転送命令などの実行に伴ってメモリリード動作を必要
とするときは、動作クロック209に同期してリードバ
ッファ2061にリード動作を指示する同期リード信号
(Sync Read Signal)とそのときの同期リードアドレス
(Sync Read Pointer)を供給し、また、データ転送命
令などの実行に伴ってメモリライト動作を必要とすると
きは、動作クロック209に同期してライトバッファ2
062にライト動作を指示する同期ライト信号(Sync W
rite Signal)とそのときの同期ライトアドレス(Sync
Write Pointer)を供給する。リードバッファ2061
をアクセスすべきかライトバッファ2062をアクセス
すべきかは、命令実行に伴って中央制御部208から出
力される命令解読信号が与えられることによって決定さ
れる。
プリート信号104の出力機能を有していない。それと
同等の機能は非同期制御部2063Aに内蔵されるバー
ストカウンタ2066が行って、バースト転送サイクル
終了をアクセス制御回路207に与える。本実施例のC
PU2においてバーストカウンタ2066のカウントア
ップ信号はリードバッファ2061への書込み完了及び
ライトバッファ2062からの読出し完了を中央制御部
208へ通知することにも利用される。図9に基づいて
これを説明する。
るリードバッファ2061に関する回路部分の詳細な一
例ブロック図が示される。リードバッファ2061の同
期リードアドレスはアップカウンタ2063R1が生成
し、リードバッファ2061の非同期ライトアドレスは
アップカウンタ2063R2が生成する。アップカウン
タ2063R2のアップカウント動作はアクセスクロッ
ク信号103がハイレベルに変化され且つ中央制御部2
08からのリードバッファライト信号が活性化されたタ
イミングに同期して行われる。アップカウンタ2063
R1のアップカウント動作は中央制御部208からのリ
ードバッファリード信号が活性化されると動作クロック
209に同期して行われる。双方のアップカウンタ20
63R1,2063R2はアンドゲート2063R3の
ハイレベル出力によって0にクリアされる。クリアされ
るタイミングはアップカウンタ2063R1の出力値が
0でない場合に双方のアップカウンタ2063R1,2
063R2の出力が一致されたことが一致検出回路20
63R6で検出されたときである。アップカウンタ20
63R1の出力値が0であることは、0検出回路206
3R4が検出する。アップカウンタ2063R1の出力
値が0である場合、0検出回路2063R4による0検
出結果はリードバッファ2061の空を意味し、これが
中央制御部208に与えられる。中央制御部208は、
その状態を検出すると、メモリ1からのリードデータが
全て演算回路204に渡ったことを確認できる。図8に
示されるバーストカウンタ2066は連続データ転送語
数が転送すべき語数に到達したか否かを検出する。到達
したことがバーストカウンタ2066によって検出され
ると、当該バーストカウンタ2066の出力は所定期間
ハイレベルに変化される。メモリ1に対するリード動作
において上記バーストカウンタ2066の上記ハイレベ
ルへの変化はリード完了を意味する信号としてアンドゲ
ート2063R5に供給される。アンドゲート2063
R5は、0検出回路203R6によってアップカウンタ
2063R1の出力が0出ないときに上記リード完了を
意味する信号を受けると、リードバッファ2061への
リード完了を検出して、これを中央制御部208に渡
す。中央制御部208は、リードバッファ2061への
リード完了を検出すると、メモリ1からのリードデータ
が全てリードバッファ2061に貯えられたことを確認
でき、これによって、中央制御部208はリードデータ
をリードバッファ2061から読出して内部演算処理を
即座に開始させることができる。
けるライトバッファ2062に関する回路部分の詳細な
一例ブロック図が示される。ライトバッファ2062の
同期ライトアドレスはアップカウンタ2063W2が生
成し、ライトバッファ2062の非同期リードアドレス
はアップカウンタ2063W1が生成する。アップカウ
ンタ2063W1のアップカウント動作はアクセスクロ
ック信号103がハイレベルに変化され且つ中央制御部
208からのライトバッファリード信号が活性化された
タイミングに同期して行われる。アップカウンタ206
3W2のアップカウント動作は中央制御部208からの
ライトバッファライト信号が活性化されると動作クロッ
ク209に同期して行われる。双方のアップカウンタ2
063W1,2063W2はアンドゲート2063W3
のハイレベル出力によって0にクリアされる。クリアさ
れるタイミングはアップカウンタ2063W1の出力値
が0でない場合に双方のアップカウンタ2063W1,
2063W2の出力が一致されたことが一致検出回路2
063W6で検出されたときである。アップカウンタ2
063W1の出力値が0であることは、0検出回路20
63W4が検出する。アップカウンタ2063W1の出
力値が0である場合、0検出回路2063W4による0
検出結果はライトバッファ2062の空を意味し、これ
によって中央制御部208はライトバッファ2062の
空の状態を認識する。メモリ1に対するライト動作にお
いて上記バーストカウンタ2066の上記ハイレベルへ
の変化はライト動作完了を意味する信号としてアンドゲ
ート2063W5に供給される。アンドゲート2063
W5は、0検出回路2063W4によってアップカウン
タ2063W1の出力が0でないときに上記ライト完了
を意味する信号を受けると、ライトバッファ2062へ
のライト動作完了を検出して、これを中央制御部208
に渡す。中央制御部208は、ライトバッファ2062
へのライト完了を検出すると、当該メモリライトアクセ
スに対するメモリからの応答要求に応ずるメモリ1への
ライトデータが全てライトバッファ2062から出力さ
れたことを確認できる。
206とは別のバッファメモリが示される。同図に示さ
れるバッファメモリ206はリードバッファ2061と
ライトバッファ2062とに共用されるリード/ライト
バッファ2067を有し、バッファ制御回路2063に
はそのリード/ライトバッファ2067をリードバッフ
ァとして動作させるかライトバッファとして動作させる
かの情報が設定されるリード/ライトバッファイネーブ
ルフラグ2068が設けられ、中央制御部208からの
指示に従ってその動作が制御される。その他の点は図8
と同様であり、それと同一回路ブロックには同一符合を
付してその詳細な説明を省略する。これによってチップ
面積の低減に寄与する。
メータレジスタを有する実施例の要部が示される。すな
わち、図6のバーストカウンタ105によって計数すべ
き連続データ転送語数の目的転送語数(カウントアップ
する転送語数)をプリセット可能に保持するパラメータ
レジスタ1051を有する。このパラメータレジスタ1
051はCPU2の中央制御部208の制御によってプ
ログラマブルに所望のパラメータ(バースト転送語数を
特定する情報)が転送される。その他の構成は図5及び
図6と同様であり、それと同一回路ブロックには同一符
合を付してその詳細な説明を省略する。これによってデ
ータ転送の自由度若しくはその制御の柔軟性が増す。
尚、パラメータレジスタ1051は、バーストカウンタ
105がその計数ビット数に応じた記憶段を有する場
合、当該記憶段をプリセット可能に構成してこれをパラ
メータレジスタとすることができる。
例えば1/2nビットのマルチビット入出力機能を有す
る相互に同一のメモリをCPU2とインタフェースさせ
るときの実施例が示される。この実施例においてCPU
2は、バッファメモリ206及び入出力バッファ回路2
05を複数組み備える。例えば、データバス211が3
2ビットでメモリ1の並列入出力ビット数が16ビット
のとき、16ビットの上位側データバス211Uは入出
力バッファ回路205Uを介して一方のメモリ1Uに、
16ビットの下位側データバス211Uは入出力バッフ
ァ回路205Lを介して他方のメモリ1Lに結合され
る。アクセススタート信号200、リード/ライト信号
201、シングル/バースト信号202、アドレスバス
210はメモリ1U及び1Lに共通接続される。アクセ
スクロック信号103Uはバッファメモリ206Uに、
アクセスクロック信号103Lはバッファメモリ206
Lに夫々各別に接続される。夫々のメモリ1U,1Lか
ら出力されるサイクルコンプリート信号104U,10
4Lはサイクルコンプリート制御回路2069に供給さ
れ、双方のメモリアクセス終了をアクセス制御回路20
7に伝達する。
4,×8,×9,×16,×18ビットが主流であり、
CPUの並列データ入出力ビット数は、×16,×3
2,×36,×64,×72ビットなどとされているか
ら、それに対応してメモリとCPUをインタフェースさ
せるには、図13で示したように、複数ビット毎にバッ
ファメモリを設けることが必要かつ重要になる。
リを混在させてシステムを構成する場合の実施例が示さ
れる。この場合には、細かい端子機能や接続条件を無視
すれば、基本的にはアクセスクロックに合わせてデータ
転送が可能であるため、メモリ1−1のアクセスクロッ
ク信号103−1とメモリ1−2のアクセスクロック信
号103−2がCPU2の外部でオア(OR)ゲート3
00を介してバッファ制御回路2063に結合される。
同様に、メモリ1−1のアクセスコンプリート信号10
4−1とメモリ1−2のアクセスコンプリータ信号10
4−2もCPU2の外部でオアゲート301を介してア
クセス制御回路207に結合される。その他のアクセス
スタート信号200、リード/ライト信号201、シン
グル/バースト信号202、アドレスバス210、デー
タバス211などはメモリ1−1,1−2に共通接続さ
れる。これによって、異なる特性/機能を有するメモリ
などの周辺回路を混在させてシステムを構成することが
できる。
やメモリ1を用いたデータ処理システムの全体的な一実
施例が示される。図15において上記実施例のメモリ
(RAM)1と同様のプロトコールでデータ転送可能に
された周辺回路として、メモリ(ROM)3、ハードデ
ィスク装置41及びフロッピーディスク装置42とイン
タフェースされるファイル制御装置4、フレームバッフ
ァ51に対する描画制御及び描画された画像データをモ
ニタ52に表示させる表示制御を行う表示制御装置5、
プリンタ61やキーボード62とインタフェースされる
パラレル/シリアルポート6、及びコミュニケーション
装置10が設けられる。それらの周辺回路は自らの動作
特性に応じた固有の自励発振回路102を備えて、上記
メモリ同様にCPU2からのアクセス要求に対して応答
要求を返すことでデータ転送を実現する。図15におい
て9はシステム監視装置であり、ウォッチドッグタイマ
によってシステム異常を監視したり電源電圧の状態を監
視したりする。高速データ転送装置8は例えばダイレク
ト・メモリ・アクセス・コントローラのような回路であ
って、CPU2とのバス権調停はバス権監視装置7が行
う。高速データ転送装置もCPU2と同様のデータ転送
制御を行う。21はCPU2に固有の外付けキャッシュ
メモリであり、CPU2の内蔵キャッシュメモリ22に
対して2次キャッシュメモリとされる。図15のデータ
処理システムは、アドレス及びデータバス11やコント
ロールバス12が形成された実装基板に構成されてい
る。
モリや入出力回路に対するウェイトステート制御を要し
ないため、そのためのメモリコントローラや入出力コン
トローラは実装基板上に設けられていない。
例に基づいて具体的に説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは言うまでもない。
AMのようなメモリに適用した場合について説明した
が、周辺回路はそれに限定されず、図15に示される周
辺回路はもとよりそれ以外の各種周辺回路に適用でき
る。また、そのような周辺回路に適用されるものはCP
Uやダイレクト・メモリ・アクセス・コントローラに限
定されず、マイクロプロセッサ、マイクロコンピュー
タ、シングルチップマイクロコンピュータ、ディジタル
・シグナル・プロセッサなどの各種データプロセッサに
適用することができる。
な完全ディアルポートバッファに限定されず、ユニポー
トのバッファメモリを時分割でディアルポートに見せか
けて用いることも可能である。また、データプロセッサ
のチップ面積の観点からはバファメモリの深さ(記憶容
量)も重要であるが、あまり機能を落すとバスの速度向
上に貢献しなくなるため、この項目に関しては、コスト
パフォーマンスからのトレードオフを考慮して決定され
る設計的な事項である。なお、バッファメモリの深さ
は、1度のデータ転送で扱う語数に限定すること(バース
ト転送での語数の最大値など)がバッファ制御回路の簡
略化に役立つと考えられる。
的なものによって得られる効果を簡単に説明すれば下記
の通りである。
発振回路の発振出力に同期して動作され、当該周辺回路
に対してアクセス要求を行うデータプロセッサの動作ク
ロック信号とは非同期で動作され、この関係において、
相互間のデータインタフェースは相互に対等なアクセス
要求とそれに対する応答要求によって実現される。した
がって、データプロセッサの基本動作クロックの整数倍
に限定されていた一連のデータ転送時間を、メモリなど
の周辺回路の動作速度などの特性に応じて発生される固
有自励発振周波数に依存した応答要求のクロックサイク
ルに従って決定することができる。上記より、周辺回路
及びデータプロセッサ夫々の特性の限界時間でのデータ
転送を容易に実現できる。換言すれば、従来問題とされ
たデータプロセッサの動作クロックとの同期のために発
生されていた無駄時間を軽減できる。上記より、さら
に、データプロセッサと個々の周辺回路とのインタフェ
ースのためのウェイトステート制御回路なども不要にな
って、回路接続手段の簡素化ができる。
メモリをオンチップで備えるデータプロセッサは、デー
タプロセッサの内部ユニットと外部との間のデータ転送
速度の相違を内部で吸収でき、アクセス要求によるリー
ドデータやライトデータの処理に逐次的な待ち時間を削
減できる。
セッサをインタフェースさせたり、データバスのビット
数に対して例えば1/2nビットのマルチビット入出力
機能を有する相互に同一の周辺回路をデータプロセッサ
とインタフェースさせてデータ処理システムを自由に構
成できる。
るCPUと本発明に係る周辺回路の一実施例であるメモ
リとを示すシステムブロック図である。
タイミングチャートである。
テート制御部を介してデータ転送を可能にするシステム
のブロック図である。
る。
例回路図である。
ある。
る。
ァに関する回路部分の詳細な一例ブロック図である。
ファに関する回路部分の詳細な一例ブロック図である。
形式のバッファメモリを持つCPUの一実施例ブロック
図である。
けたメモリの一実施例ブロック図である。
nビットのマルチビット入出力機能を有する相互に同一
のメモリをCPUとインタフェースさせるときの一実施
例ブロック図である。
てシステムを構成する場合の一実施例ブロック図であ
る。
ック図である。
Claims (5)
- 【請求項1】 周辺回路にアクセス要求を行なうアクセ
ス制御回路と、 上記アクセス要求に応答して、周辺回路からアクセスク
ロック信号を含む応答要求を受ける入力端子と、 アクセスクロック信号に同期してデータの書込み又は読
み出し動作を実行するバッファメモリと、 上記バッファメモリに結合された演算回路及び入出力バ
ッファ回路と、 上記アクセス制御回路、バッファメモリ及び演算回路を
制御する中央制御部と を含み、上記中央制御部は、予め上記応答要求の変化数を上記周
辺回路に指定することが可能であり、 上記バッファメモリは、上記中央制御部が予め上記応答
要求の変化回数を上記周辺回路に指定したとき、上記入
力端子から受ける上記応答要求の変化数に基づいて、上
記アクセス制御回路から上記周辺回路にアクセス要求し
た連続読み出しアクセス回数を検出するカウンタを含
み、上記中央制御部は、上記アクセス要求によるデータ取得
完了を示す情報として、上記検出結果を上記バッファメ
モリから受けるものであり、 上記演算回路は、内部の動作クロック信号に同期して動
作し、 上記アクセスクロック信号は上記動作クロック信号と非
同期である、ことを特徴とするデータプロセッサ。 - 【請求項2】 上記バッファメモリは、上記アクセスク
ロック信号に同期してデータの書込み又は読み出しを行
なう非同期ポート、及び上記動作クロック信号に同期し
てデータの書込み又は読み出しを行なう同期ポートを有
し、 上記同期ポートは上記演算回路に結合され、 上記非同期ポートは上記入出力バッファ回路に結合され
る、ものである ことを特徴とする請求項1記載のデータ
プロセッサ。 - 【請求項3】 上記アクセス要求は、周辺回路を指示す
る信号を含むものであることを特徴とする請求項2記載
のデータプロセッサ。 - 【請求項4】 周辺回路にアクセス要求を行なうアクセ
ス制御回路と、 上記アクセス要求に応答して、周辺回路から応答要求を
受ける入力端子と、 上記応答要求又は動作クロックに同期してデータの書き
込み又は読み出し動作を実行するバッファメモリと、 上記バッファメモリに結合された演算回路及び入出力バ
ッファ回路と、 上記アクセス制御回路、上記バッファメモリ及び上記演
算回路を制御する中央制御部とを含み、上記中央制御部は、予め上記応答要求の変化数を上記周
辺回路に指定することが可能であり、 上記バッファメモリは、上記中央制御部が予め上記応答
要求の変化回数を上記周辺回路に指定したとき、上記入
力端子から受ける上記応答要求の変化数に基づいて、上
記アクセス制御回路から上記周辺回路にアクセス要求し
た連続読み出しアクセス回数を検出するカウンタを含
み、 上記中央制御部は、上記アクセス要求によるデータ取得
完了を示す情報として、上記検出結果を上記バッファメ
モリから受けるものであることを特徴とするデータプロ
セッサ。 - 【請求項5】 周辺回路にアクセス要求を行なうアクセ
ス制御回路と、 上記アクセス要求に応答して、周辺回路から応答要求を
受ける入力端子と、 上記応答要求に従って書込み又は読み出しを行なう非同
期ポートと内部動作クロックに同期してデータの書き込
み又は読み出しを行なう同期ポートとを有するバッファ
メモリと、 上記バッファメモリの上記同期ポートに接続された演算
回路と、 上記バッファメモリの上記非同期ポートに接続された、
上記バッファメモリと上記周辺回路とのインタフェース
を行なう入出力バッファ回路と、 上記アクセス制御回路、上記バッファメモリ、上記演算
回路及び上記入出力バッファを制御する中央制御部とを
含み、上記中央制御部は、予め上記応答要求の変化数を上記周
辺回路に指定することが可能であり、 上記バッファメモリは、上記中央制御部が予め上記応答
要求の変化回数を上記周辺回路に指定したとき、上記入
力端子から受ける上記応答要求の変化数に基づいて、上
記アクセス制御回路から上記周辺回路にアクセス要求し
た連続読み出しアクセス回数を検出するカウンタを含
み、 上記中央制御部は、上記アクセス要求によるデータ取得
完了を示す情報として、上記バッファメモリから上記検
出結果を受けるものであることを特徴とするデータプロ
セッサ。
Priority Applications (15)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP02196994A JP3490131B2 (ja) | 1994-01-21 | 1994-01-21 | データ転送制御方法、データプロセッサ及びデータ処理システム |
US08/369,722 US5673398A (en) | 1994-01-21 | 1995-01-06 | Data transfer control method, and peripheral circuit, data processor and data processing system for the method |
KR1019950000690A KR100319020B1 (ko) | 1994-01-21 | 1995-01-17 | 데이타전송제어방법과이것에사용하는주변회로,데이타프로세서및데이타처리시스템 |
US08/896,473 US5978891A (en) | 1994-01-21 | 1997-07-18 | Memory for operating synchronously with clock signals generated internally responsive to externally received control signals while outputting the clock signals via an external terminal |
US09/400,997 US6088743A (en) | 1994-01-21 | 1999-09-21 | Processor receiving response request corresponding to access clock signal with buffer for external transfer synchronous to response request and internal transfer synchronous to operational clock |
US09/400,999 US6247073B1 (en) | 1994-01-21 | 1999-09-21 | Memory outputting both data and timing signal with output data and timing signal being aligned with each other |
KR1020000001848A KR100431107B1 (ko) | 1994-01-21 | 2000-01-15 | 데이타전송 제어방법과 이것에 사용하는 주변회로, 데이타프로세서 및 데이타 처리시스템 |
US09/816,120 US20010011311A1 (en) | 1994-01-21 | 2001-03-26 | Data transfer control method, and peripheral circuit, data processor and data processing system for the method |
US10/211,263 US6598099B2 (en) | 1994-01-21 | 2002-08-05 | Data transfer control method, and peripheral circuit, data processor and data processing system for the method |
US10/211,297 US6643720B2 (en) | 1994-01-21 | 2002-08-05 | Data transfer control method, and peripheral circuit, data processor and data processing system for the method |
US10/640,042 US20040039857A1 (en) | 1994-01-21 | 2003-08-14 | Data transfer control method, and peripheral circuit, data processor and data processing system for the method |
KR1020030057424A KR100627766B1 (ko) | 1994-01-21 | 2003-08-20 | 데이타전송 제어방법과 이것에 사용하는 주변회로, 데이타프로세서 및 데이타 처리시스템 |
US11/144,589 US7203809B2 (en) | 1994-01-21 | 2005-06-06 | Data transfer control method, and peripheral circuit, data processor and processing system for the method |
KR1020060024803A KR100678546B1 (ko) | 1994-01-21 | 2006-03-17 | 데이터전송 제어방법과 이것에 사용하는 주변회로, 데이터 처리 장치 및 데이터 처리시스템 |
US11/712,425 US20070214337A1 (en) | 1994-01-21 | 2007-03-01 | Data transfer control method, and peripheral circuit, data processor and data processing system for the method |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP02196994A JP3490131B2 (ja) | 1994-01-21 | 1994-01-21 | データ転送制御方法、データプロセッサ及びデータ処理システム |
Related Child Applications (2)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2000122364A Division JP3328638B2 (ja) | 1994-01-21 | 2000-04-18 | メモリ装置 |
JP2003314902A Division JP2004046894A (ja) | 2003-09-08 | 2003-09-08 | データ処理システム及びデータプロセッサ |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH07210507A JPH07210507A (ja) | 1995-08-11 |
JP3490131B2 true JP3490131B2 (ja) | 2004-01-26 |
Family
ID=12069881
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP02196994A Expired - Lifetime JP3490131B2 (ja) | 1994-01-21 | 1994-01-21 | データ転送制御方法、データプロセッサ及びデータ処理システム |
Country Status (3)
Country | Link |
---|---|
US (10) | US5673398A (ja) |
JP (1) | JP3490131B2 (ja) |
KR (4) | KR100319020B1 (ja) |
Families Citing this family (58)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH07210445A (ja) * | 1994-01-20 | 1995-08-11 | Mitsubishi Electric Corp | 半導体記憶装置およびコンピュータ |
FI104858B (fi) * | 1995-05-29 | 2000-04-14 | Nokia Networks Oy | Menetelmä ja laitteisto asynkronisen väylän sovittamiseksi synkroniseen piiriin |
US5826092A (en) * | 1995-09-15 | 1998-10-20 | Gateway 2000, Inc. | Method and apparatus for performance optimization in power-managed computer systems |
KR100382467B1 (ko) * | 1996-01-05 | 2003-07-23 | 엘지전자 주식회사 | 시리얼인터페이스시스템 |
KR100232896B1 (ko) * | 1996-12-31 | 1999-12-01 | 김영환 | 저전력형 반도체 메모리 소자 |
AU9798798A (en) * | 1997-10-10 | 1999-05-03 | Rambus Incorporated | Power control system for synchronous memory device |
JP3102398B2 (ja) * | 1997-12-17 | 2000-10-23 | 日本電気株式会社 | タイミング信号生成回路 |
US6622224B1 (en) * | 1997-12-29 | 2003-09-16 | Micron Technology, Inc. | Internal buffered bus for a drum |
JPH11204742A (ja) * | 1998-01-20 | 1999-07-30 | Sony Corp | メモリ及び情報機器 |
US6154821A (en) | 1998-03-10 | 2000-11-28 | Rambus Inc. | Method and apparatus for initializing dynamic random access memory (DRAM) devices by levelizing a read domain |
US6542162B1 (en) * | 1998-06-15 | 2003-04-01 | International Business Machines Corporation | Color mapped and direct color OSD region processor with support for 4:2:2 profile decode function |
US6202101B1 (en) | 1998-09-30 | 2001-03-13 | Compaq Computer Corporation | System and method for concurrently requesting input/output and memory address space while maintaining order of data sent and returned therefrom |
JP3376306B2 (ja) | 1998-12-25 | 2003-02-10 | エヌイーシーマイクロシステム株式会社 | データ処理装置、そのデータ処理方法 |
JP3976927B2 (ja) * | 1999-01-25 | 2007-09-19 | キヤノン株式会社 | バス制御装置 |
JP2000216935A (ja) | 1999-01-25 | 2000-08-04 | Canon Inc | 複合機器の情報処理システム |
US6381684B1 (en) * | 1999-04-26 | 2002-04-30 | Integrated Device Technology, Inc. | Quad data rate RAM |
US6401213B1 (en) * | 1999-07-09 | 2002-06-04 | Micron Technology, Inc. | Timing circuit for high speed memory |
JP3335602B2 (ja) * | 1999-11-26 | 2002-10-21 | 株式会社クリエイティブ・ブレインズ | 思考系の解析方法および解析装置 |
US6421280B1 (en) * | 2000-05-31 | 2002-07-16 | Intel Corporation | Method and circuit for loading data and reading data |
US6690757B1 (en) * | 2000-06-20 | 2004-02-10 | Hewlett-Packard Development Company, L.P. | High-speed interconnection adapter having automated lane de-skew |
US6880023B2 (en) | 2000-07-25 | 2005-04-12 | Seagate Technology Llc | Method and apparatus for a disc drive client interface |
US6842747B2 (en) * | 2000-07-25 | 2005-01-11 | Seagate Technology Llc | Method and apparatus for a disc drive interface |
KR20020014534A (ko) * | 2000-08-18 | 2002-02-25 | 박종섭 | 저전력 오디오 프로세서 |
JP4722305B2 (ja) * | 2001-02-27 | 2011-07-13 | 富士通セミコンダクター株式会社 | メモリシステム |
US20020133652A1 (en) * | 2001-03-19 | 2002-09-19 | Tai Quan | Apparatus for avoiding starvation in hierarchical computer systems that prioritize transactions |
US6877055B2 (en) | 2001-03-19 | 2005-04-05 | Sun Microsystems, Inc. | Method and apparatus for efficiently broadcasting transactions between a first address repeater and a second address repeater |
US6889343B2 (en) * | 2001-03-19 | 2005-05-03 | Sun Microsystems, Inc. | Method and apparatus for verifying consistency between a first address repeater and a second address repeater |
JP2003140963A (ja) * | 2001-11-07 | 2003-05-16 | Mitsubishi Electric Corp | 半導体記憶システム |
US6996640B1 (en) * | 2001-08-07 | 2006-02-07 | Adaptec, Inc. | Method and system for asynchronously transferring data |
JP4340536B2 (ja) * | 2001-08-29 | 2009-10-07 | メディアテック インコーポレーテッド | 無線システムにおけるクロックおよび電力制御の方法および装置 |
US6545907B1 (en) * | 2001-10-30 | 2003-04-08 | Ovonyx, Inc. | Technique and apparatus for performing write operations to a phase change material memory device |
US7715377B2 (en) * | 2002-01-03 | 2010-05-11 | Integrated Device Technology, Inc. | Apparatus and method for matrix memory switching element |
JP3510618B2 (ja) * | 2002-02-05 | 2004-03-29 | 沖電気工業株式会社 | バスブリッジ回路及びそのアクセス制御方法 |
US7194008B2 (en) * | 2002-03-15 | 2007-03-20 | Broadcom Corporation | Method and apparatus for parsing data streams |
JP4383028B2 (ja) * | 2002-08-15 | 2009-12-16 | Necエレクトロニクス株式会社 | 半導体記憶装置及びその制御方法 |
US7210050B2 (en) * | 2002-08-30 | 2007-04-24 | Intel Corporation | Increasing robustness of source synchronous links by avoiding write pointers based on strobes |
ITMI20022629A1 (it) * | 2002-12-12 | 2004-06-13 | St Microelectronics Srl | Sistema di memoria comprendente una memoria a semiconduttore |
KR100453071B1 (ko) * | 2003-01-18 | 2004-10-15 | 삼성전자주식회사 | 프로세서 버스 연결 장치 및 방법 |
US20050060524A1 (en) * | 2003-09-17 | 2005-03-17 | Ittai Anati | Processor and methods for micro-operations generation |
GB2414357A (en) * | 2004-05-18 | 2005-11-23 | Medicsight Plc | Nodule boundary detection |
JP2005346825A (ja) * | 2004-06-02 | 2005-12-15 | Pioneer Electronic Corp | 処理制御装置、データ処理装置、処理制御方法、そのプログラム、および、そのプログラムを記録した記録媒体 |
KR100549871B1 (ko) * | 2004-10-22 | 2006-02-06 | 삼성전자주식회사 | 데이터 핀의 상태에 의해서 동작 모드가 결정되는 반도체메모리 장치 및 이를 이용한 동작 모드 결정 방법 |
JP4502792B2 (ja) * | 2004-12-09 | 2010-07-14 | 富士通セミコンダクター株式会社 | データバッファ回路 |
WO2007097003A1 (ja) * | 2006-02-24 | 2007-08-30 | Fujitsu Limited | データ制御装置、データ制御方法およびデータ制御プログラム |
JP5055046B2 (ja) * | 2007-07-06 | 2012-10-24 | 株式会社日立超エル・エス・アイ・システムズ | 自動販売機およびこれに適したシリアルバスシステム |
TWI466018B (zh) * | 2007-08-24 | 2014-12-21 | Via Tech Inc | 降低電腦系統耗能的方法、電腦系統、及控制裝置 |
KR100905816B1 (ko) * | 2007-12-28 | 2009-07-02 | 주식회사 하이닉스반도체 | 칩 선택 제어 장치와 그것을 포함하는 불휘발성 메모리장치 |
WO2009096141A1 (ja) * | 2008-01-29 | 2009-08-06 | Panasonic Corporation | メモリアクセスタイミング調整装置及びメモリアクセスタイミング調整方法 |
US8031533B2 (en) | 2008-02-14 | 2011-10-04 | Hynix Semiconductor Inc. | Input circuit of semiconductor memory apparatus and controlling method thereof |
JP5173751B2 (ja) * | 2008-11-10 | 2013-04-03 | パナソニック株式会社 | 同期・非同期制御部を有するコンピュータシステム |
CN102057360B (zh) * | 2008-11-19 | 2014-01-22 | Lsi股份有限公司 | 使用自定时的时分复用总线的互连 |
KR101566899B1 (ko) | 2009-02-26 | 2015-11-06 | 삼성전자주식회사 | 동작 특성들을 변경할 수 있는 반도체 장치와 그 방법, 및 상기 반도체 장치를 포함하는 반도체 시스템 |
CN102207919A (zh) * | 2010-03-30 | 2011-10-05 | 国际商业机器公司 | 加速数据传输的处理单元、芯片、计算设备和方法 |
KR20180053113A (ko) * | 2016-11-11 | 2018-05-21 | 에스케이하이닉스 주식회사 | 반도체장치 |
US10134482B2 (en) * | 2017-01-17 | 2018-11-20 | Micron Technology, Inc. | Apparatuses and methods for high speed writing test mode for memories |
TWI734326B (zh) * | 2019-12-30 | 2021-07-21 | 新唐科技股份有限公司 | 音訊同步處理電路及其方法 |
US11301377B2 (en) * | 2020-08-20 | 2022-04-12 | Marvell Rianta Semiconductor Ulc | Addressing scheme for local memory organization |
CN116561027A (zh) * | 2022-01-27 | 2023-08-08 | 瑞昱半导体股份有限公司 | 异步先进先出内存的控制方法及对应的数据传输*** |
Family Cites Families (67)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
USRE30331E (en) * | 1973-08-10 | 1980-07-08 | Data General Corporation | Data processing system having a unique CPU and memory timing relationship and data path configuration |
US3893003A (en) * | 1973-08-23 | 1975-07-01 | Texaco Inc | Method for reducing the strength of electrostatic fields in an oil tanker |
US3893033A (en) * | 1974-05-02 | 1975-07-01 | Honeywell Inf Systems | Apparatus for producing timing signals that are synchronized with asynchronous data signals |
JPS5931740B2 (ja) | 1978-08-14 | 1984-08-03 | 日本電気株式会社 | 記憶装置制御方式 |
JPS6054065A (ja) | 1983-09-02 | 1985-03-28 | Hitachi Ltd | 同期制御装置 |
DE3501569C2 (de) * | 1984-01-20 | 1996-07-18 | Canon Kk | Datenverarbeitungseinrichtung |
US4755937A (en) * | 1986-02-14 | 1988-07-05 | Prime Computer, Inc. | Method and apparatus for high bandwidth shared memory |
SE452937B (sv) * | 1986-04-18 | 1987-12-21 | Ericsson Telefon Ab L M | Sett och anordning for att overfora data mellan tva datautrustningar som drivs av var sin oberoende klocka |
JPS62263561A (ja) | 1986-05-09 | 1987-11-16 | Fujitsu Ltd | デ−タ転送方式 |
DE3751609T2 (de) * | 1986-09-01 | 1996-07-04 | Nippon Electric Co | Datenprozessor mit Hochgeschwindigkeitsdatenübertragung. |
EP0258872B1 (en) * | 1986-09-01 | 1994-05-04 | Nec Corporation | Serial data transfer system |
JPH0786855B2 (ja) * | 1987-04-15 | 1995-09-20 | 日本電気株式会社 | シリアルデ−タ処理装置 |
JPS63308656A (ja) | 1987-06-10 | 1988-12-16 | Fujitsu Ltd | ブロックアクセス制御装置 |
JPH0720836Y2 (ja) | 1987-07-16 | 1995-05-15 | 株式会社東芝 | 回転陽極型x線管 |
JPS6459447A (en) * | 1987-08-31 | 1989-03-07 | Hitachi Ltd | Data transfer circuit |
JP2668219B2 (ja) | 1987-09-08 | 1997-10-27 | セイコーエプソン株式会社 | アナログ波形発生装置 |
JPS6481794A (en) | 1987-09-18 | 1989-03-28 | Toshiba Corp | Elevator for freight |
JPH01163849A (ja) * | 1987-12-21 | 1989-06-28 | Hitachi Micro Comput Eng Ltd | 半導体集積回路 |
DE3782500T2 (de) * | 1987-12-23 | 1993-05-06 | Ibm | Gemeinsam genutzte speicherschnittstelle fuer datenverarbeitungsanlage. |
JPH01169654A (ja) | 1987-12-25 | 1989-07-04 | Hitachi Ltd | 非同期データ転送制御方式 |
US5140680A (en) * | 1988-04-13 | 1992-08-18 | Rockwell International Corporation | Method and apparatus for self-timed digital data transfer and bus arbitration |
JPH0283762A (ja) | 1988-09-21 | 1990-03-23 | Matsushita Electric Ind Co Ltd | システムクロック制御装置 |
JPH0291877A (ja) * | 1988-09-27 | 1990-03-30 | Nec Corp | 半導体記憶装置 |
AU625293B2 (en) * | 1988-12-09 | 1992-07-09 | Tandem Computers Incorporated | Synchronization of fault-tolerant computer system having multiple processors |
US5537640A (en) * | 1988-12-30 | 1996-07-16 | Intel Corporation | Asynchronous modular bus architecture with cache consistency |
US5335337A (en) * | 1989-01-27 | 1994-08-02 | Digital Equipment Corporation | Programmable data transfer timing |
JPH02252046A (ja) | 1989-03-24 | 1990-10-09 | Nec Corp | データ転送装置 |
DE68916945T2 (de) | 1989-04-28 | 1995-03-16 | Ibm | Synchronisierschaltung für Datenüberträge zwischen zwei mit unterschiedlicher Geschwindigkeit arbeitenden Geräten. |
JPH0320849A (ja) * | 1989-06-16 | 1991-01-29 | Matsushita Electric Ind Co Ltd | データ出力装置 |
JPH03152794A (ja) * | 1989-11-09 | 1991-06-28 | Nec Ic Microcomput Syst Ltd | 半導体記憶装置 |
GB9008366D0 (en) * | 1990-04-12 | 1990-06-13 | British Aerospace | Data interaction architecture(dia)for real time embedded multi processor systems |
JP2519580B2 (ja) * | 1990-06-19 | 1996-07-31 | 三菱電機株式会社 | 半導体集積回路 |
JPH0453084A (ja) * | 1990-06-20 | 1992-02-20 | Nec Ic Microcomput Syst Ltd | 半導体記憶装置 |
KR100214435B1 (ko) * | 1990-07-25 | 1999-08-02 | 사와무라 시코 | 동기식 버스트 엑세스 메모리 |
JPH0489687A (ja) | 1990-07-25 | 1992-03-23 | Oki Electric Ind Co Ltd | 同期式バーストアクセスメモリ |
JP2778222B2 (ja) * | 1990-08-15 | 1998-07-23 | 日本電気株式会社 | 半導体集積回路装置 |
US5260905A (en) * | 1990-09-03 | 1993-11-09 | Matsushita Electric Industrial Co., Ltd. | Multi-port memory |
JP3082229B2 (ja) | 1990-09-14 | 2000-08-28 | ソニー株式会社 | メモリ装置 |
JPH04177696A (ja) | 1990-11-13 | 1992-06-24 | Nec Corp | 半導体記憶回路 |
JPH04263191A (ja) | 1991-02-18 | 1992-09-18 | Nec Corp | 半導体記憶装置 |
ATE295571T1 (de) * | 1991-03-01 | 2005-05-15 | Advanced Micro Devices Inc | Ausgangspuffer für mikroprozessor |
US5293603A (en) * | 1991-06-04 | 1994-03-08 | Intel Corporation | Cache subsystem for microprocessor based computer system with synchronous and asynchronous data path |
CA2068010C (en) * | 1991-08-30 | 1996-10-22 | Robert Chih-Tsin Eng | Alternate master bursting data rate management techniques for use in computer systems having dual bus architecture |
JP3190398B2 (ja) * | 1991-12-24 | 2001-07-23 | 松下電器産業株式会社 | データ入出力制御装置及び方法 |
US5887196A (en) * | 1991-12-30 | 1999-03-23 | Apple Computer, Inc. | System for receiving a control signal from a device for selecting its associated clock signal for controlling the transferring of information via a buffer |
US5309567A (en) * | 1992-01-24 | 1994-05-03 | C-Cube Microsystems | Structure and method for an asynchronous communication protocol between master and slave processors |
JPH05216821A (ja) | 1992-01-31 | 1993-08-27 | Nec Corp | ワードシリアル出力回路の同期方式 |
JPH05268016A (ja) * | 1992-02-19 | 1993-10-15 | Nec Corp | 半導体集積回路 |
US5325516A (en) * | 1992-03-09 | 1994-06-28 | Chips And Technologies Inc. | Processor system with dual clock |
US5371880A (en) * | 1992-05-13 | 1994-12-06 | Opti, Inc. | Bus synchronization apparatus and method |
US5457781A (en) * | 1993-01-04 | 1995-10-10 | Amdahl Corporation | System having main unit for shutting off clocks to memory upon completion of writing data into memory and information supervising unit to read the data |
AU6988494A (en) * | 1993-05-28 | 1994-12-20 | Rambus Inc. | Method and apparatus for implementing refresh in a synchronous dram system |
US5617367A (en) * | 1993-09-01 | 1997-04-01 | Micron Technology, Inc. | Controlling synchronous serial access to a multiport memory |
US5485602A (en) * | 1993-12-27 | 1996-01-16 | Motorola, Inc. | Integrated circuit having a control signal for identifying coinciding active edges of two clock signals |
JPH0856274A (ja) * | 1994-06-06 | 1996-02-27 | Ricoh Co Ltd | 画像形成装置の通信回路 |
US5513377A (en) | 1994-06-17 | 1996-04-30 | International Business Machines Corporation | Input-output element has self timed interface using a received clock signal to individually phase aligned bits received from a parallel bus |
US5832047A (en) | 1994-06-17 | 1998-11-03 | International Business Machines Corporation | Self timed interface |
US5522088A (en) | 1994-06-17 | 1996-05-28 | International Business Machines Corporation | Shared channel subsystem has a self timed interface using a received clock signal to individually phase align bits received from a parallel bus |
US6192482B1 (en) | 1994-06-17 | 2001-02-20 | International Business Machines Corporation | Self-timed parallel data bus interface to direct storage devices |
JPH1021684A (ja) | 1996-07-05 | 1998-01-23 | Mitsubishi Electric Corp | 同期型半導体記憶装置 |
US5991850A (en) | 1996-08-15 | 1999-11-23 | Micron Technology, Inc. | Synchronous DRAM modules including multiple clock out signals for increasing processing speed |
US5893927A (en) * | 1996-09-13 | 1999-04-13 | International Business Machines Corporation | Memory device having programmable device width, method of programming, and method of setting device width for memory device |
JPH10222464A (ja) * | 1997-01-31 | 1998-08-21 | Mitsubishi Electric Corp | 同期式直列データ転送装置 |
US5987576A (en) | 1997-02-27 | 1999-11-16 | Hewlett-Packard Company | Method and apparatus for generating and distributing clock signals with minimal skew |
JPH11213666A (ja) * | 1998-01-30 | 1999-08-06 | Mitsubishi Electric Corp | 出力回路および同期型半導体記憶装置 |
US6111807A (en) * | 1998-07-17 | 2000-08-29 | Mitsubishi Denki Kabushiki Kaisha | Synchronous semiconductor memory device allowing easy and fast text |
US6044032A (en) * | 1998-12-03 | 2000-03-28 | Micron Technology, Inc. | Addressing scheme for a double data rate SDRAM |
-
1994
- 1994-01-21 JP JP02196994A patent/JP3490131B2/ja not_active Expired - Lifetime
-
1995
- 1995-01-06 US US08/369,722 patent/US5673398A/en not_active Expired - Lifetime
- 1995-01-17 KR KR1019950000690A patent/KR100319020B1/ko not_active IP Right Cessation
-
1997
- 1997-07-18 US US08/896,473 patent/US5978891A/en not_active Expired - Lifetime
-
1999
- 1999-09-21 US US09/400,997 patent/US6088743A/en not_active Expired - Lifetime
- 1999-09-21 US US09/400,999 patent/US6247073B1/en not_active Expired - Lifetime
-
2000
- 2000-01-15 KR KR1020000001848A patent/KR100431107B1/ko not_active IP Right Cessation
-
2001
- 2001-03-26 US US09/816,120 patent/US20010011311A1/en not_active Abandoned
-
2002
- 2002-08-05 US US10/211,297 patent/US6643720B2/en not_active Expired - Fee Related
- 2002-08-05 US US10/211,263 patent/US6598099B2/en not_active Expired - Fee Related
-
2003
- 2003-08-14 US US10/640,042 patent/US20040039857A1/en not_active Abandoned
- 2003-08-20 KR KR1020030057424A patent/KR100627766B1/ko not_active IP Right Cessation
-
2005
- 2005-06-06 US US11/144,589 patent/US7203809B2/en not_active Expired - Fee Related
-
2006
- 2006-03-17 KR KR1020060024803A patent/KR100678546B1/ko not_active IP Right Cessation
-
2007
- 2007-03-01 US US11/712,425 patent/US20070214337A1/en not_active Abandoned
Also Published As
Publication number | Publication date |
---|---|
US20050216690A1 (en) | 2005-09-29 |
KR100319020B1 (ko) | 2002-04-22 |
US6088743A (en) | 2000-07-11 |
KR100431107B1 (ko) | 2004-05-20 |
KR100627766B1 (ko) | 2006-09-25 |
US20070214337A1 (en) | 2007-09-13 |
US5673398A (en) | 1997-09-30 |
US20020194446A1 (en) | 2002-12-19 |
US6643720B2 (en) | 2003-11-04 |
US20020199128A1 (en) | 2002-12-26 |
KR100678546B1 (ko) | 2007-02-06 |
US20040039857A1 (en) | 2004-02-26 |
US6598099B2 (en) | 2003-07-22 |
KR950033856A (ko) | 1995-12-26 |
JPH07210507A (ja) | 1995-08-11 |
US5978891A (en) | 1999-11-02 |
US20010011311A1 (en) | 2001-08-02 |
US7203809B2 (en) | 2007-04-10 |
US6247073B1 (en) | 2001-06-12 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3490131B2 (ja) | データ転送制御方法、データプロセッサ及びデータ処理システム | |
US5339395A (en) | Interface circuit for interfacing a peripheral device with a microprocessor operating in either a synchronous or an asynchronous mode | |
US5333294A (en) | Configurable data width direct memory access device with a read address counter and a write address counter which increments the addresses based on the desired data transfer width | |
JPH0630087B2 (ja) | インタ−フエ−ス回路 | |
US6487617B1 (en) | Source-destination re-timed cooperative communication bus | |
EP0466970B1 (en) | Microprocessor with multiple bus configurations | |
JP3328638B2 (ja) | メモリ装置 | |
JP3693013B2 (ja) | データ処理システム、アレイ型プロセッサ、データ処理装置、コンピュータプログラム、情報記憶媒体 | |
JP3708902B2 (ja) | 半導体装置 | |
JP2004029898A (ja) | データプロセッサ | |
JP2831083B2 (ja) | マルチプロセッサシステムおよび割り込み制御装置 | |
JP2001312327A (ja) | 区分化同期インタフェース用調整可能クロックを備えたデータ処理システム | |
EP0426156B1 (en) | Floppy disk controller with DMA verify operations | |
JP3861898B2 (ja) | データ処理システム、アレイ型プロセッサ、データ処理装置、コンピュータプログラム、情報記憶媒体 | |
JP2004046894A (ja) | データ処理システム及びデータプロセッサ | |
US5638528A (en) | Data processing system and a method for cycling longword addresses during a burst bus cycle | |
JPH051504B2 (ja) | ||
JPH0399354A (ja) | バス・コントローラ | |
JP2003099397A (ja) | データ処理システム | |
JP2536102B2 (ja) | デ―タ処理装置 | |
JP3565603B2 (ja) | マイクロコントローラシステム及びマイクロコントローラ | |
JPH09305530A (ja) | Dmaコントローラ | |
JPH01121965A (ja) | マイクロプロセッサ | |
JP2000187641A (ja) | 情報伝達回路 | |
JPH02150951A (ja) | 情報処理装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20031028 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071107 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081107 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081107 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091107 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101107 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111107 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111107 Year of fee payment: 8 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111107 Year of fee payment: 8 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111107 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121107 Year of fee payment: 9 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121107 Year of fee payment: 9 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131107 Year of fee payment: 10 |
|
EXPY | Cancellation because of completion of term |