KR20180053113A - 반도체장치 - Google Patents

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KR20180053113A KR1020160150498A KR20160150498A KR20180053113A KR 20180053113 A KR20180053113 A KR 20180053113A KR 1020160150498 A KR1020160150498 A KR 1020160150498A KR 20160150498 A KR20160150498 A KR 20160150498A KR 20180053113 A KR20180053113 A KR 20180053113A
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Abstract

반도체장치는 외부제어신호에 응답하여 리드신호, 리드어드레스, 라이트신호 및 라이트어드레스를 생성하는 입력제어회로; 상기 리드신호 및 상기 리드어드레스에 응답하여 제1 셀어레이에 저장된 제1 리드데이터 및 제2 리드데이터가 출력되도록 제어하는 제1 동작제어회로; 상기 제1 리드데이터 및 상기 제2 리드데이터에 응답하여 기설정된 연산동작을 수행하여 제1 라이트데이터 및 제2 라이트데이터를 생성하는 연산회로; 및 상기 라이트신호 및 상기 라이트어드레스에 응답하여 상기 제1 라이트데이터 및 상기 제2 라이트데이터를 제2 셀어레이에 저장되도록 제어하는 제2 동작제어회로를 포함한다.

Description

반도체장치{MEMORY DEVICE}
본 발명은 연산회로를 포함하는 반도체장치에 관한 것이다.
반도체시스템은 데이터를 저장하는 반도체장치와 컨트롤러를 포함한다. 컨트롤러는 반도체장치로부터 데이터를 입력받아 특정 기능을 수행하기 위한 연산을 수행한 후 연산이 수행된 데이터를 반도체장치에 인가한다.
본 발명은 연산회로를 포함하는 반도체장치를 제공한다.
이를 위해 본 발명은 외부제어신호에 응답하여 리드신호, 리드어드레스, 라이트신호 및 라이트어드레스를 생성하는 입력제어회로; 상기 리드신호 및 상기 리드어드레스에 응답하여 제1 셀어레이에 저장된 제1 리드데이터 및 제2 리드데이터가 출력되도록 제어하는 제1 동작제어회로; 상기 제1 리드데이터 및 상기 제2 리드데이터에 응답하여 기설정된 연산동작을 수행하여 제1 라이트데이터 및 제2 라이트데이터를 생성하는 연산회로; 및 상기 라이트신호 및 상기 라이트어드레스에 응답하여 상기 제1 라이트데이터 및 상기 제2 라이트데이터를 제2 셀어레이에 저장되도록 제어하는 제2 동작제어회로를 포함하는 반도체장치를 제공한다.
또한, 본 발명은 외부제어신호에 응답하여 리드신호, 리드어드레스, 라이트신호 및 라이트어드레스를 생성하는 입력제어회로; 상기 리드신호 및 상기 리드어드레스에 응답하여 제1 셀어레이에 저장된 제1 리드데이터가 출력되도록 제어하는 제1 동작제어회로; 상기 제1 리드데이터 및 제2 리드데이터에 응답하여 기설정된 연산동작을 수행하여 제1 라이트데이터 및 제2 라이트데이터를 생성하는 연산회로; 및 상기 라이트신호 및 상기 라이트어드레스에 응답하여 상기 제1 라이트데이터 및 상기 제2 라이트데이터를 제2 셀어레이에 저장되도록 제어하는 제2 동작제어회로를 포함하는 반도체장치를 제공한다.
또한, 본 발명은 외부제어신호 및 모드신호에 응답하여 제1 리드신호, 제1 리드어드레스, 제2 리드신호, 제2 리드어드레스, 제1 라이트신호, 제1 라이트어드레스, 제2 라이트신호 및 제2 라이트어드레스를 생성하는 입력제어회로; 상기 모드신호가 제1 논리레벨인 경우 제1 리드데이터에 응답하여 기설정된 연산동작을 수행하여 제1 라이트데이터를 생성하고, 상기 모드신호가 제2 논리레벨인 경우 제2 리드데이터에 응답하여 상기 기설정된 연산동작을 수행하여 제2 라이트데이터를 생성하는 연산회로; 및 상기 모드신호가 상기 제1 논리레벨인 경우 상기 제1 리드신호 및 상기 제1 리드어드레스에 응답하여 제1 셀어레이에 저장된 제1 리드데이터가 출력되도록 제어하고, 상기 모드신호가 상기 제2 논리레벨인 경우 상기 제2 라이트신호 및 상기 제2 라이트어드레스에 응답하여 상기 제2 라이트데이터가 제1 셀어레이에 저장되도록 제어하는 제1 동작제어회로를 포함하는 반도체장치를 제공한다.
본 발명에 의하면 반도체장치 내부에 연산회로를 포함하여 특정 기능을 수행하기 위한 연산을 수행함으로, 연산을 수행하기 위해 컨트롤러와 반도체 간의 데이터 전송에 따라 소모되는 전류 및 비용을 절감할 수 있는 효과가 있다.
도 1은 본 발명의 일 실시예에 따른 반도체장치의 구성을 도시한 블록도이다.
도 2는 도 1에 도시된 반도체장치에 포함된 입력제어회로의 일 실시예에 따른 구성을 도시한 도면이다.
도 3은 도 1에 도시된 반도체장치에 포함된 연산회로의 일 실시예에 따른 구성을 도시한 도면이다.
도 4는 도 1에 도시된 반도체장치의 동작을 설명하기 위한 타이밍도이다.
도 5는 본 발명의 다른 실시예에 따른 반도체장치의 구성을 도시한 블록도이다.
도 6은 본 발명의 또 다른 실시예에 따른 반도체장치의 구성을 도시한 블록도이다.
도 7은 도 1, 도 5 및 도 6에 도시된 반도체장치가 적용된 전자시스템의 일 실시예에 따른 구성을 도시한 도면이다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
도 1에 도시된 바와 같이, 본 발명의 일 실시예에 따른 반도체장치는 입력제어회로(11), 제1 동작제어회로(12), 제1 셀어레이(13), 연산회로(14), 제2 동작제어회로(15) 및 제2 셀어레이(16)를 포함할 수 있다.
입력제어회로(11)는 커맨드(CMD) 및 어드레스(ADD)에 응답하여 리드신호(RDS), 리드어드레스(RADD), 라이트신호(WTS), 라이트어드레스(WADD) 및 연산제어신호(AR_CNT<1:M>)를 생성할 수 있다. 커맨드(CMD) 및 어드레스(ADD)는 실시예에 따라서 동일한 라인을 통해 전송될 수 있다. 커맨드(CMD) 및 어드레스(ADD)는 실시예에 따라서 다수의 비트를 포함한 신호로 구현될 수 있다. 입력제어회로(11)는 커맨드(CMD)를 디코딩하여 리드신호(RDS) 및 라이트신호(WTS)를 생성할 수 있다. 리드신호(RDS)는 제1 셀어레이(13)에 대한 리드동작이 수행되는 구간동안 인에이블될 수 있다. 라이트신호(WTS)는 제2 셀어레이(16)에 대한 라이트동작이 수행되는 구간동안 인에이블될 수 있다. 입력제어회로(11)는 어드레스(ADD)를 디코딩하여 리드어드레스(RADD) 및 라이트어드레스(WADD)를 생성할 수 있다. 리드어드레스(RADD)는 실시예에 따라서 다수의 비트를 포함하는 신호로 구현될 수 있다. 리드어드레스(RADD)에 포함된 비트들의 논리레벨조합에 따라 제1 셀어레이(13)에 포함된 셀들 중 리드동작이 수행되는 셀이 선택될 수 있다. 라이트어드레스(WADD)는 실시예에 따라서 다수의 비트를 포함하는 신호로 구현될 수 있다. 라이트어드레스(WADD)에 포함된 비트들의 논리레벨조합에 따라 제2 셀어레이(16)에 포함된 셀들 중 라이트동작이 수행되는 셀이 선택될 수 있다. 연산제어신호(AR_CNT<1:M>)는 실시예에 따라서 반도체장치 외부에서 입력되거나 반도체장치 내부에서 생성되도록 구현될 수 있다. 연산제어신호(AR_CNT<1:M>)는 실시예에 따라서 커맨드(CMD) 및 어드레스(ADD) 중 적어도 하나를 통해 입력되는 신호로부터 생성될 수 있다. 입력제어회로(11)의 보다 구체적인 구성 및 동작에 대한 설명은 도 2를 참고하여 후술한다.
제1 동작제어회로(12)는 리드신호(RDS) 및 리드어드레스(RADD)에 응답하여 제1 셀어레이(13)에 포함된 셀들에 대한 리드동작을 제어할 수 있다. 제1 동작제어회로(12)는 리드신호(RDS)가 인에이블된 상태에서 리드어드레스(RADD)에 따라 엑세스되는 제1 셀어레이(13)에 포함된 셀들에 저장된 데이터들이 제1 리드데이터(RDATA1) 및 제2 리드데이터(RDATA2)로 출력되도록 제어할 수 있다.
연산회로(14)는 연산제어신호(AR_CNT<1:M>)에 응답하여 제1 리드데이터(RDATA1) 및 제2 리드데이터(RDATA2)로부터 제1 라이트데이터(WDATA1) 및 제2 라이트데이터(WDATA2)를 생성할 수 있다. 연산회로(14)는 연산제어신호(AR_CNT<1:M>)에 의해 설정되는 연산동작을 수행하여 제1 리드데이터(RDATA1) 및 제2 리드데이터(RDATA2)를 입력받아 다양한 연산을 수행하여 제1 라이트데이터(WDATA1) 및 제2 라이트데이터(WDATA2)를 생성할 수 있다. 연산제어신호(AR_CNT<1:M>)에 의해 설정되는 연산동작은 실시예에 따라 다양하게 설정될 수 있다. 연산동작에는 합연산, 곱연산, 차감연산, 논리곱연산, 논리합연산, 배타적논리합연산, 반전연산, 시프팅연산 및 에러정정연산 등이 포함될 수 있다. 연산제어신호(AR_CNT<1:M>)에 포함된 비트수(M)는 실시예에 따라서 다양하게 설정될 수 있다.
제2 동작제어회로(15)는 라이트신호(WTS) 및 라이트어드레스(WADD)에 응답하여 제2 셀어레이(16)에 포함된 셀들에 대한 라이트동작을 제어할 수 있다. 제2 동작제어회로(15)는 라이트신호(WTS)가 인에이블된 상태에서 라이트어드레스(WADD)에 따라 엑세스되는 제2 셀어레이(16)에 포함된 셀들에 제1 라이트데이터(WDATA1) 및 제2 라이트데이터(WDATA2)가 저장되도록 제어할 수 있다.
도 2를 참고하면 입력제어회로(11)는 커맨드디코더(111), 리드신호생성회로(112), 연산제어신호생성회로(113), 지연신호생성회로(114), 라이트신호생성회로(115) 및 어드레스생성회로(116)를 포함할 수 있다.
커맨드디코더(111)는 커맨드(CMD)를 디코딩하여 내부커맨드(RMW, Read Modify Write command)를 생성할 수 있다. 내부커맨드(RMW)는 리드동작을 통해 출력된 데이터를 기설정된 연산을 통해 변형한 후 라이트동작으로 셀에 저장하는 동작을 수행하기 위해 인에이블될 수 있다.
리드신호생성회로(112)는 내부커맨드(RMW)에 응답하여 리드신호(RDS)를 생성할 수 있다. 리드신호생성회로(112)는 내부커맨드(RMW)가 인에이블되는 시점에 동기하여 인에이블되는 리드신호(RDS)를 생성할 수 있다.
연산제어신호생성회로(113)는 커맨드(CMD) 및 어드레스(ADD)에 응답하여 연산제어신호(AR_CNT<1:M>)를 생성할 수 있다. 연산제어신호생성회로(113)는 커맨드(CMD) 및 어드레스(ADD)를 통해 입력된 신호들을 연산제어신호(AR_CNT<1:M>)로 출력할 수 있다. 연산제어신호생성회로(113)는 실시예에 따라서 커맨드(CMD) 및 어드레스(ADD)를 통해 입력된 신호들에 대한 기설정된 연산을 수행하여 연산제어신호(AR_CNT<1:M>)를 생성할 수 있다. 연산제어신호생성회로(113)는 실시예에 따라서 커맨드(CMD) 및 어드레스(ADD) 중 하나를 통해 입력된 신호들로부터 연산제어신호(AR_CNT<1:M>)를 생성할 수도 있다. 연산제어신호생성회로(113)는 실시예에 따라서 커맨드(CMD) 및 어드레스(ADD)를 통해 입력된 신호와 무관하게 연산제어신호(AR_CNT<1:M>)를 외부로부터 입력받거나 내부에서 생성할 수도 있다.
지연신호생성회로(114)는 연산제어신호(AR_CNT<1:M>)에 응답하여 내부커맨드(RMW)로부터 지연신호(DLY)를 생성할 수 있다. 지연신호생성회로(113)는 내부커맨드(RMW)가 인에이블된 시점부터 연산제어신호(AR_CNT<1:M>)에 의해 설정되는 지연구간만큼 경과된 시점에서 인에이블되는 지연신호(DLY)를 생성할 수 있다. 연산제어신호(AR_CNT<1:M>)에 의해 설정되는 지연구간은 실시예에 따라서 다양하게 설정될 수 있다. 지연신호생성회로(114)는 실시예에 따라서 연산제어신호(AR_CNT<1:M>)에 포함된 비트들 중 일부 비트만을 사용하여 지연신호(DLY)를 생성할 수 있다. 지연신호생성회로(114)는 실시예에 따라서 연산제어신호(AR_CNT<1:M>)와 무관한 신호를 외부로부터 입력받거나 내부에서 생성하여 지연신호(DLY)를 생성할 수도 있다.
라이트신호생성회로(115)는 지연신호(DLY)에 응답하여 라이트신호(WTS)를 생성할 수 있다. 라이트신호생성회로(115)는 지연신호(DLY)가 인에이블되는 시점에 동기하여 인에이블되는 라이트신호(WTS)를 생성할 수 있다.
어드레스생성회로(116)는 내부커맨드(RMW) 및 지연신호(DLY)에 응답하여 어드레스(ADD)를 디코딩하여 리드어드레스(RADD) 및 라이트어드레스(WADD)를 생성할 수 있다. 어드레스생성회로(116)는 내부커맨드(RMW)가 인에이블되는 경우 어드레스(ADD)를 디코딩하여 리드어드레스(RADD)를 생성할 수 있다. 어드레스생성회로(116)는 지연신호(DLY)가 인에이블되는 경우 어드레스(ADD)를 디코딩하여 라이트어드레스(WADD)를 생성할 수 있다.
도 3을 참고하면 연산회로(14)는 선택기(141), 제1 연산기(142), 제2 연산기(143), 제3 연산기(144), 제4 연산기(145), 제5 연산기(146), 제6 연산기(147), 제7 연산기(148), 제8 연산기(149), 제9 연산기(150) 및 연산선택회로(151)를 포함할 수 있다.
선택기(141)는 연산제어신호에 포함된 비트(AR_CNT<i>)에 응답하여 제1 리드데이터(RDATA1) 또는 제2 리드데이터(RDATA2)를 출력할 수 있다. 제1 연산기(142)는 제1 리드데이터(RDATA1) 및 제2 리드데이터(RDATA2)를 입력받아 합(ADD)연산을 수행하여 제1 연산신호(CAL1)를 생성할 수 있다. 제2 연산기(143)는 제1 리드데이터(RDATA1) 및 제2 리드데이터(RDATA2)를 입력받아 차감(SUBTRACT)연산을 수행하여 제2 연산신호(CAL2)를 생성할 수 있다. 제3 연산기(144)는 제1 리드데이터(RDATA1) 및 제2 리드데이터(RDATA2)를 입력받아 곱(MULTIPLY)연산을 수행하여 제3 연산신호(CAL3)를 생성할 수 있다. 제4 연산기(145)는 제1 리드데이터(RDATA1) 및 제2 리드데이터(RDATA2)를 입력받아 논리곱(AND)연산을 수행하여 제4 연산신호(CAL4)를 생성할 수 있다. 제5 연산기(146)는 제1 리드데이터(RDATA1) 및 제2 리드데이터(RDATA2)를 입력받아 논리합(OR)연산을 수행하여 제5 연산신호(CAL5)를 생성할 수 있다. 제6 연산기(147)는 제1 리드데이터(RDATA1) 및 제2 리드데이터(RDATA2)를 입력받아 부정논리합(XOR)연산을 수행하여 제6 연산신호(CAL6)를 생성할 수 있다. 제7 연산기(148)는 선택기(141)의 출력신호를 반전(INVERT)시켜 제7 연산신호(CAL7)를 생성할 수 있다. 제8 연산기(149)는 선택기(141)의 출력신호를 시프트(SHIFT)하여 제8 연산신호(CAL8)를 생성할 수 있다. 제9 연산기(150)는 선택기(141)의 출력신호를 회전(ROTATE)시켜 제9 연산신호(CAL9)를 생성할 수 있다.
연산선택회로(151)는 연산제어신호에 포함된 비트들(AR_CNT<j:k>)에 응답하여 제1 내지 제9 연산신호(CAL1~CAL9)로부터 제1 라이트데이터(WDATA1) 및 제2 라이트데이터(WDATA2)를 생성할 수 있다. 연산선택회로(151)는 연산제어신호에 포함된 비트들(AR_CNT<j:k>)의 논리조합에 따라 제1 내지 제9 연산신호(CAL1~CAL9)를 다양하게 조합하는 연산을 수행하여 제1 라이트데이터(WDATA1) 및 제2 라이트데이터(WDATA2)를 생성할 수 있다. 연산제어신호에 포함된 비트들(AR_CNT<j:k>)의 논리조합에 따라 제1 내지 제9 연산신호(CAL1~CAL9)를 다양하게 조합하여 수행되는 연산은 실시예에 따라서 다양하게 구현될 수 있다.
이상 살펴본 바와 같이 구성된 반도체장치의 동작을 도 4를 참고하여 살펴보되, 내부커맨드(RMW)가 인에이블되어 리드동작을 통해 출력된 데이터를 기설정된 연산을 통해 변형한 후 라이트동작으로 셀에 저장하는 동작이 수행되는 경우를 가정하여 살펴보면 다음과 같다.
T11 시점에서 리드신호(RDS)가 인에이블되면 리드어드레스(RADD)에 의해 엑세스되는 제1 셀어레이(13)에 포함된 셀들에 대한 리드동작이 수행되어 제1 리드데이터(RDATA1) 및 제2 리드데이터(RDATA2)가 출력된다.
T11 시점에서 기설정된 시점만큼 지연된 T12 시점에서 라이트신호(WTS)가 인에이블되고, 라이트어드레스(WADD)에 의해 엑세스되는 제2 셀어레이(16)에 포함된 셀들에 대한 라이트동작이 수행되어 제1 라이트데이터(WDATA1) 및 제2 라이트데이터(WDATA2)가 저장된다.
도 5에 도시된 바와 같이, 본 발명의 다른 실시예에 따른 반도체장치는 입력제어회로(21), 제1 동작제어회로(22), 제1 셀어레이(23), 연산회로(24), 제2 동작제어회로(25) 및 제2 셀어레이(26)를 포함할 수 있다.
입력제어회로(21)는 커맨드(CMD) 및 어드레스(ADD)에 응답하여 리드신호(RDS), 리드어드레스(RADD), 라이트신호(WTS), 라이트어드레스(WADD) 및 연산제어신호(AR_CNT<1:M>)를 생성할 수 있다. 커맨드(CMD) 및 어드레스(ADD)는 실시예에 따라서 동일한 라인을 통해 전송될 수 있다. 커맨드(CMD) 및 어드레스(ADD)는 실시예에 따라서 다수의 비트를 포함한 신호로 구현될 수 있다. 입력제어회로(21)는 커맨드(CMD)를 디코딩하여 리드신호(RDS) 및 라이트신호(WTS)를 생성할 수 있다. 리드신호(RDS)는 제1 셀어레이(23)에 대한 리드동작이 수행되는 구간동안 인에이블될 수 있다. 라이트신호(WTS)는 제2 셀어레이(26)에 대한 라이트동작이 수행되는 구간동안 인에이블될 수 있다. 입력제어회로(21)는 어드레스(ADD)를 디코딩하여 리드어드레스(RADD) 및 라이트어드레스(WADD)를 생성할 수 있다. 리드어드레스(RADD)는 실시예에 따라서 다수의 비트를 포함하는 신호로 구현될 수 있다. 리드어드레스(RADD)에 포함된 비트들의 논리레벨조합에 따라 제1 셀어레이(23)에 포함된 셀들 중 리드동작이 수행되는 셀이 선택될 수 있다. 라이트어드레스(WADD)는 실시예에 따라서 다수의 비트를 포함하는 신호로 구현될 수 있다. 라이트어드레스(WADD)에 포함된 비트들의 논리레벨조합에 따라 제2 셀어레이(26)에 포함된 셀들 중 라이트동작이 수행되는 셀이 선택될 수 있다. 연산제어신호(AR_CNT<1:M>)는 실시예에 따라서 반도체장치 외부에서 입력되거나 반도체장치 내부에서 생성되도록 구현될 수 있다. 연산제어신호(AR_CNT<1:M>)는 실시예에 따라서 커맨드(CMD) 및 어드레스(ADD) 중 적어도 하나를 통해 입력되는 신호로부터 생성될 수 있다.
제1 동작제어회로(22)는 리드신호(RDS) 및 리드어드레스(RADD)에 응답하여 제1 셀어레이(23)에 포함된 셀들에 대한 리드동작을 제어할 수 있다. 제1 동작제어회로(22)는 리드신호(RDS)가 인에이블된 상태에서 리드어드레스(RADD)에 따라 엑세스되는 제1 셀어레이(23)에 포함된 셀들에 저장된 데이터들이 제1 리드데이터(RDATA1)로 출력되도록 제어할 수 있다.
연산회로(24)는 연산제어신호(AR_CNT<1:M>)에 응답하여 제1 리드데이터(RDATA1) 및 제2 리드데이터(RDATA2)로부터 제1 라이트데이터(WDATA1) 및 제2 라이트데이터(WDATA2)를 생성할 수 있다. 제2 리드데이터(RDATA2)는 반도체장치 외부에서 입력되거나 제1 셀어레이(23)와 무관하게 반도체장치 내부에서 생성될 수 있다. 연산회로(24)는 연산제어신호(AR_CNT<1:M>)에 의해 설정되는 연산동작을 수행하여 제1 리드데이터(RDATA1) 및 제2 리드데이터(RDATA2)를 입력받아 다양한 연산을 수행하여 제1 라이트데이터(WDATA1) 및 제2 라이트데이터(WDATA2)를 생성할 수 있다. 연산제어신호(AR_CNT<1:M>)에 의해 설정되는 연산동작은 실시예에 따라 다양하게 설정될 수 있다. 연산동작에는 합연산, 곱연산, 차감연산, 논리곱연산, 논리합연산, 배타적논리합연산, 반전연산, 시프팅연산 및 에러정정연산 등이 포함될 수 있다. 연산제어신호(AR_CNT<1:M>)에 포함된 비트수(M)는 실시예에 따라서 다양하게 설정될 수 있다.
제2 동작제어회로(25)는 라이트신호(WTS) 및 라이트어드레스(WADD)에 응답하여 제2 셀어레이(26)에 포함된 셀들에 대한 라이트동작을 제어할 수 있다. 제2 동작제어회로(25)는 라이트신호(WTS)가 인에이블된 상태에서 라이트어드레스(WADD)에 따라 엑세스되는 제2 셀어레이(26)에 포함된 셀들에 제1 라이트데이터(WDATA1) 및 제2 라이트데이터(WDATA2)가 저장되도록 제어할 수 있다.
도 6에 도시된 바와 같이, 본 발명의 다른 실시예에 따른 반도체장치는 입력제어회로(31), 제1 동작제어회로(32), 제1 셀어레이(33), 연산회로(34), 제2 동작제어회로(35) 및 제2 셀어레이(36)를 포함할 수 있다.
입력제어회로(31)는 커맨드(CMD), 어드레스(ADD) 및 모드신호(MODE)에 응답하여 제1 리드신호(RDS1), 제1 리드어드레스(RADD1), 제2 리드신호(RDS2), 제2 리드어드레스(RADD2), 제1 라이트신호(WTS1), 제1 라이트어드레스(WADD1), 제2 라이트신호(WTS2), 제2 라이트어드레스(WADD2) 및 연산제어신호(AR_CNT<1:M>)를 생성할 수 있다. 커맨드(CMD) 및 어드레스(ADD)는 실시예에 따라서 동일한 라인을 통해 전송될 수 있다. 커맨드(CMD) 및 어드레스(ADD)는 실시예에 따라서 다수의 비트를 포함한 신호로 구현될 수 있다. 모드신호(MODE)는 제1 셀어레이(33)에 대한 리드동작이 수행되고, 제2 셀어레이(36)에 대한 라이트동작이 수행되는 경우 제1 논리레벨로 설정될 수 있다. 모드신호(MODE)는 제2 셀어레이(36)에 대한 리드동작이 수행되고, 제1 셀어레이(33)에 대한 라이트동작이 수행되는 경우 제2 논리레벨로 설정될 수 있다. 모드신호(MODE)의 제1 및 제2 논리레벨은 실시예에 따라서 다르게 설정될 수 있다.
입력제어회로(31)는 모드신호(MODE)가 제1 논리레벨인 경우 커맨드(CMD)를 디코딩하여 제1 리드신호(RDS1) 및 제1 라이트신호(WTS1)를 생성할 수 있다. 제1 리드신호(RDS1)는 제1 셀어레이(33)에 대한 리드동작이 수행되는 구간동안 인에이블될 수 있다. 제1 라이트신호(WTS1)는 제2 셀어레이(36)에 대한 라이트동작이 수행되는 구간동안 인에이블될 수 있다. 입력제어회로(31)는 모드신호(MODE)가 제1 논리레벨인 경우 어드레스(ADD)를 디코딩하여 제1 리드어드레스(RADD1) 및 제1 라이트어드레스(WADD1)를 생성할 수 있다. 제1 리드어드레스(RADD1)는 실시예에 따라서 다수의 비트를 포함하는 신호로 구현될 수 있다. 제1 리드어드레스(RADD1)에 포함된 비트들의 논리레벨조합에 따라 제1 셀어레이(33)에 포함된 셀들 중 리드동작이 수행되는 셀이 선택될 수 있다. 제1 라이트어드레스(WADD1))는 실시예에 따라서 다수의 비트를 포함하는 신호로 구현될 수 있다. 제1 라이트어드레스(WADD1)에 포함된 비트들의 논리레벨조합에 따라 제2 셀어레이(36)에 포함된 셀들 중 라이트동작이 수행되는 셀이 선택될 수 있다.
입력제어회로(31)는 모드신호(MODE)가 제2 논리레벨인 경우 커맨드(CMD)를 디코딩하여 제2 리드신호(RDS2) 및 제2 라이트신호(WTS2)를 생성할 수 있다. 제2 리드신호(RDS2)는 제2 셀어레이(36)에 대한 리드동작이 수행되는 구간동안 인에이블될 수 있다. 제2 라이트신호(WTS2)는 제1 셀어레이(33)에 대한 라이트동작이 수행되는 구간동안 인에이블될 수 있다. 입력제어회로(31)는 모드신호(MODE)가 제2 논리레벨인 경우 어드레스(ADD)를 디코딩하여 제2 리드어드레스(RADD2) 및 제2 라이트어드레스(WADD2)를 생성할 수 있다. 제2 리드어드레스(RADD2)는 실시예에 따라서 다수의 비트를 포함하는 신호로 구현될 수 있다. 제2 리드어드레스(RADD2)에 포함된 비트들의 논리레벨조합에 따라 제2 셀어레이(36)에 포함된 셀들 중 리드동작이 수행되는 셀이 선택될 수 있다. 제2 라이트어드레스(WADD2))는 실시예에 따라서 다수의 비트를 포함하는 신호로 구현될 수 있다. 제2 라이트어드레스(WADD2)에 포함된 비트들의 논리레벨조합에 따라 제1 셀어레이(33)에 포함된 셀들 중 라이트동작이 수행되는 셀이 선택될 수 있다.
연산제어신호(AR_CNT<1:M>)는 실시예에 따라서 반도체장치 외부에서 입력되거나 반도체장치 내부에서 생성되도록 구현될 수 있다. 연산제어신호(AR_CNT<1:M>)는 실시예에 따라서 커맨드(CMD) 및 어드레스(ADD) 중 적어도 하나를 통해 입력되는 신호로부터 생성될 수 있다.
제1 동작제어회로(32)는 모드신호(MODE)가 제1 논리레벨인 경우 제1 리드신호(RDS1) 및 제1 리드어드레스(RADD1)에 응답하여 제1 셀어레이(33)에 포함된 셀들에 대한 리드동작을 제어할 수 있다. 제1 동작제어회로(32)는 제1 리드신호(RDS1)가 인에이블된 상태에서 제1 리드어드레스(RADD1)에 따라 엑세스되는 제1 셀어레이(33)에 포함된 셀들에 저장된 데이터들이 제1 리드데이터(RDATA1) 및 제2 리드데이터(RDATA2)로 출력되도록 제어할 수 있다. 제1 동작제어회로(32)는 모드신호(MODE)가 제2 논리레벨인 경우 제2 라이트신호(WTS2) 및 제2 라이트어드레스(WADD2)에 응답하여 제1 셀어레이(33)에 포함된 셀들에 대한 라이트동작을 제어할 수 있다. 제1 동작제어회로(32)는 제2 라이트신호(WTS2)가 인에이블된 상태에서 제2 라이트어드레스(WADD2)에 따라 엑세스되는 제1 셀어레이(33)에 포함된 셀들에 제3 라이트데이터(WDATA3) 및 제4 라이트데이터(WDATA4)가 저장되도록 제어할 수 있다.
연산회로(34)는 모드신호(MODE)가 제1 논리레벨인 경우 연산제어신호(AR_CNT<1:M>)에 응답하여 제1 리드데이터(RDATA1) 및 제2 리드데이터(RDATA2)로부터 제1 라이트데이터(WDATA1) 및 제2 라이트데이터(WDATA2)를 생성할 수 있다. 연산회로(34)는 연산제어신호(AR_CNT<1:M>)에 의해 설정되는 연산동작을 수행하여 제1 리드데이터(RDATA1) 및 제2 리드데이터(RDATA2)를 입력받아 다양한 연산을 수행하여 제1 라이트데이터(WDATA1) 및 제2 라이트데이터(WDATA2)를 생성할 수 있다. 연산회로(34)는 모드신호(MODE)가 제2 논리레벨인 경우 연산제어신호(AR_CNT<1:M>)에 응답하여 제3 리드데이터(RDATA3) 및 제4 리드데이터(RDATA4)로부터 제3 라이트데이터(WDATA3) 및 제4 라이트데이터(WDATA4)를 생성할 수 있다. 연산회로(34)는 연산제어신호(AR_CNT<1:M>)에 의해 설정되는 연산동작을 수행하여 제3 리드데이터(RDATA3) 및 제4 리드데이터(RDATA4)를 입력받아 다양한 연산을 수행하여 제3 라이트데이터(WDATA3) 및 제4 라이트데이터(WDATA4)를 생성할 수 있다. 연산제어신호(AR_CNT<1:M>)에 의해 설정되는 연산동작은 실시예에 따라 다양하게 설정될 수 있다. 연산동작에는 합연산, 곱연산, 차감연산, 논리곱연산, 논리합연산, 배타적논리합연산, 반전연산, 시프팅연산 및 에러정정연산 등이 포함될 수 있다. 연산제어신호(AR_CNT<1:M>)에 포함된 비트수(M)는 실시예에 따라서 다양하게 설정될 수 있다.
제2 동작제어회로(35)는 모드신호(MODE)가 제1 논리레벨인 경우 제1 라이트신호(WTS1) 및 제1 라이트어드레스(WADD1)에 응답하여 제2 셀어레이(36)에 포함된 셀들에 대한 라이트동작을 제어할 수 있다. 제2 동작제어회로(35)는 제1 라이트신호(WTS1)가 인에이블된 상태에서 제1 라이트어드레스(WADD1)에 따라 엑세스되는 제2 셀어레이(36)에 포함된 셀들에 제1 라이트데이터(WDATA1) 및 제2 라이트데이터(WDATA2)가 저장되도록 제어할 수 있다. 제2 동작제어회로(35)는 모드신호(MODE)가 제2 논리레벨인 경우 제2 리드신호(RDS2) 및 제2 리드어드레스(RADD2)에 응답하여 제2 셀어레이(36)에 포함된 셀들에 대한 리드동작을 제어할 수 있다. 제2 동작제어회로(35)는 제2 리드신호(RDS2)가 인에이블된 상태에서 제2 리드어드레스(RADD2)에 따라 엑세스되는 제2 셀어레이(36)에 포함된 셀들에 저장된 데이터들이 제3 리드데이터(RDATA3) 및 제4 리드데이터(RDATA4)로 출력되도록 제어할 수 있다.
앞서, 도 1, 도 5 및 도 6에서 살펴본 반도체장치는 메모리시스템, 그래픽시스템, 컴퓨팅시스템 및 모바일시스템 등을 포함하는 전자시스템에 적용될 수 있다. 예를 들어, 도 7을 참고하면 본 발명의 일 실시예에 따른 전자시스템(1000)은 데이터저장부(1001), 메모리컨트롤러(1002), 버퍼메모리(1003) 및 입출력인터페이스(1004)를 포함할 수 있다.
데이터저장부(1001)는 메모리컨트롤러(1002)로부터의 제어신호에 따라 메모리컨트롤러(1002)로부터 인가되는 데이터를 저장하고 저장된 데이터를 판독하여 메모리컨트롤러(1002)에 출력한다. 데이터저장부(1001)는 도 1, 도 5 및 도 6에 도시된 반도체장치를 포함할 수 있다. 한편, 데이터저장부(1001)는 전원이 차단되어도 데이터를 잃지 않고 계속 저장할 수 있는 비휘발성 메모리를 포함할 수 있다. 비휘발성 메모리는 플래쉬 메모리(Nor Flash Memory, NAND Flash Memory), 상변환 메모리(Phase Change Random Access Memory; PRAM), 저항 메모리(Resistive Random Access Memory;RRAM), 스핀 주입자화반전 메모리(Spin Transfer Torque Random Access Memory; STTRAM), 자기메모리(Magnetic Random Access Memory; MRAM)로 구현될 수 있다.
메모리컨트롤러(1002)는 입출력인터페이스(1004)를 통해 외부기기(호스트 장치)로부터 인가되는 명령어를 디코딩하고 디코딩된 결과에 따라 데이터저장부(1001) 및 버퍼메모리(1003)에 대한 데이터 입출력을 제어한다. 도 7에서는 메모리컨트롤러(1002)가 하나의 블록으로 표시되었으나, 메모리컨트롤러(1002)는 데이터저장부(1001)를 제어하기 위한 컨트롤러와 휘발성 메모리인 버퍼메모리(1003)를 제어하기 위한 컨트롤러가 독립적으로 구성될 수 있다.
버퍼메모리(1003)는 메모리컨트롤러(1002)에서 처리할 데이터 즉 데이터저장부(1001)에 입출력되는 데이터를 임시적으로 저장할 수 있다. 버퍼메모리(1003)는 제어신호에 따라 메모리컨트롤러(1002)에서 인가되는 데이터(DATA)를 저장할 수 있다. 버퍼메모리(1003)는 저장된 데이터를 판독하여 메모리컨트롤러(1002)에 출력한다. 버퍼메모리(1003)는 DRAM(Dynamic Random Access Memory), Moblie DRAM, SRAM(Static Random Access Memory) 등의 휘발성 메모리를 포함할 수 있다.
입출력인터페이스(1004)는 메모리컨트롤러(1002)와 외부기기(호스트) 사이의 물리적 연결을 제공하여 메모리컨트롤러(1002)가 외부기기로부터 데이터 입출력을 위한 제어신호를 수신하고 외부기기와 데이터를 교환할 수 있도록 해준다. 입출력인터페이스(1004)는 USB, MMC, PCI-E, SAS, SATA, PATA, SCSI, ESDI, 및 IDE 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 포함할 수 있다.
전자시스템(1000)은 호스트 장치의 보조 기억장치 또는 외부 저장장치로 사용될 수 있다. 전자시스템(1000)은 고상 디스크(Solid State Disk; SSD), USB 메모리(Universal Serial Bus Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등을 포함할 수 있다.
11: 입력제어회로 12: 제1 동작제어회로
13: 제1 셀어레이 14: 연산회로
15: 제2 동작제어회로 16: 제2 셀어레이
111: 커맨드디코더 112: 리드신호생성회로
113: 연산제어신호생성회로 114:지연신호생성회로
115: 라이트신호생성회로 116: 어드레스생성회로
142: 제1 연산기 143: 제2 연산기
144: 제3 연산기 145: 제4 연산기
146: 제5 연산기 147: 제6 연산기
148: 제7 연산기 149: 제8 연산기
150: 제9 연산기 151: 연산선택회로

Claims (20)

  1. 외부제어신호에 응답하여 리드신호, 리드어드레스, 라이트신호 및 라이트어드레스를 생성하는 입력제어회로;
    상기 리드신호 및 상기 리드어드레스에 응답하여 제1 셀어레이에 저장된 제1 리드데이터 및 제2 리드데이터가 출력되도록 제어하는 제1 동작제어회로;
    상기 제1 리드데이터 및 상기 제2 리드데이터에 응답하여 기설정된 연산동작을 수행하여 제1 라이트데이터 및 제2 라이트데이터를 생성하는 연산회로; 및
    상기 라이트신호 및 상기 라이트어드레스에 응답하여 상기 제1 라이트데이터 및 상기 제2 라이트데이터를 제2 셀어레이에 저장되도록 제어하는 제2 동작제어회로를 포함하는 반도체장치.
  2. 제 1 항에 있어서, 상기 외부제어신호는 커맨드 및 어드레스 중 적어도 하나를 포함하는 반도체장치.
  3. 제 1 항에 있어서, 상기 리드신호는 상기 제1 셀어레이에 대한 리드동작이 수행되는 구간동안 인에이블되고, 상기 리드어드레스는 상기 제1 리드데이터 및 상기 제2 리드데이터가 저장된 상기 제1 셀어레이에 포함된 셀들에 엑세스하기 위한 논리레벨조합을 갖는 반도체장치.
  4. 제 1 항에 있어서, 상기 라이트신호는 상기 제2 셀어레이에 대한 라이트동작이 수행되는 구간동안 인에이블되고, 상기 라이트어드레스는 상기 제1 라이트데이터 및 상기 제2 라이트데이터가 저장되는 상기 제2 셀어레이에 포함된 셀들에 엑세스하기 위한 논리레벨조합을 갖는 반도체장치.
  5. 제 1 항에 있어서, 상기 입력제어회로는
    커맨드를 디코딩하여 내부커맨드를 생성하는 커맨드디코더;
    상기 내부커맨드에 응답하여 상기 리드신호를 생성하는 리드신호생성회로;
    상기 내부커맨드에 응답하여 지연신호를 생성하는 지연신호생성회로; 및
    상기 지연신호에 응답하여 상기 라이트신호를 생성하는 라이트신호생성회로를 포함하는 반도체장치.
  6. 제 5 항에 있어서, 상기 내부커맨드는 상기 제1 셀어레이에 대한 리드동작을 수행한 후 기설정된 지연구간 경과 후 상기 제2 셀어레이에 대한 라이트동작을 수행하기 위해 인에이블되는 반도체장치.
  7. 제 5 항에 있어서, 상기 입력제어회로는
    상기 내부커맨드 및 지연신호에 응답하여 어드레스를 디코딩하여 상기 리드어드레스 및 상기 라이트어드레스를 생성하는 어드레스생성회로를 더 포함하는 반도체장치.
  8. 제 7 항에 있어서, 상기 어드레스생성회로는 상기 내부커맨드가 인에이블되는 경우 상기 어드레스를 디코딩하여 상기 리드어드레스를 생성하고, 상기 지연신호가 인에이블되는 경우 상기 어드레스를 디코딩하여 상기 라이트어드레스를 생성하는 반도체장치.
  9. 제 1 항에 있어서, 상기 지연신호생성회로는 지연제어신호에 의해 설정되는 지연구간만큼 상기 내부커맨드를 지연시켜 상기 지연신호를 생성하는 반도체장치.
  10. 제 1 항에 있어서, 상기 입력제어회로는 상기 외부제어신호에 응답하여 연산제어신호를 생성하는 반도체장치.
  11. 제 10 항에 있어서, 상기 연산회로가 수행하는 상기 기설정된 연산동작은 상기 연산제어신호의 논리레벨조합에 따라 결정되는 반도체장치.
  12. 외부제어신호에 응답하여 리드신호, 리드어드레스, 라이트신호 및 라이트어드레스를 생성하는 입력제어회로;
    상기 리드신호 및 상기 리드어드레스에 응답하여 제1 셀어레이에 저장된 제1 리드데이터가 출력되도록 제어하는 제1 동작제어회로;
    상기 제1 리드데이터 및 제2 리드데이터에 응답하여 기설정된 연산동작을 수행하여 제1 라이트데이터 및 제2 라이트데이터를 생성하는 연산회로; 및
    상기 라이트신호 및 상기 라이트어드레스에 응답하여 상기 제1 라이트데이터 및 상기 제2 라이트데이터를 제2 셀어레이에 저장되도록 제어하는 제2 동작제어회로를 포함하는 반도체장치.
  13. 제 12 항에 있어서, 상기 제2 리드데이터는 상기 반도체장치 외부에서 입력되는 반도체장치.
  14. 제 10 항에 있어서, 상기 외부제어신호는 커맨드 및 어드레스 중 적어도 하나를 포함하는 반도체장치.
  15. 외부제어신호 및 모드신호에 응답하여 제1 리드신호, 제1 리드어드레스, 제2 리드신호, 제2 리드어드레스, 제1 라이트신호, 제1 라이트어드레스, 제2 라이트신호 및 제2 라이트어드레스를 생성하는 입력제어회로;
    상기 모드신호가 제1 논리레벨인 경우 제1 리드데이터에 응답하여 기설정된 연산동작을 수행하여 제1 라이트데이터를 생성하고, 상기 모드신호가 제2 논리레벨인 경우 제2 리드데이터에 응답하여 상기 기설정된 연산동작을 수행하여 제2 라이트데이터를 생성하는 연산회로; 및
    상기 모드신호가 상기 제1 논리레벨인 경우 상기 제1 리드신호 및 상기 제1 리드어드레스에 응답하여 제1 셀어레이에 저장된 제1 리드데이터가 출력되도록 제어하고, 상기 모드신호가 상기 제2 논리레벨인 경우 상기 제2 라이트신호 및 상기 제2 라이트어드레스에 응답하여 상기 제2 라이트데이터가 제1 셀어레이에 저장되도록 제어하는 제1 동작제어회로를 포함하는 반도체장치.
  16. 제 15 항에 있어서, 상기 모드신호는 커맨드 및 어드레스 중 적어도 하나에 의해 논리레벨이 설정되는 반도체장치.
  17. 제 15 항에 있어서, 상기 제1 리드신호는 상기 모드신호가 상기 제1 논리레벨인 상태에서 상기 제1 셀어레이에 대한 리드동작이 수행되는 구간동안 인에이블되고, 상기 제1 리드어드레스는 상기 모드신호가 상기 제1 논리레벨인 상태에서 상기 제1 리드데이터가 저장된 상기 제1 셀어레이에 포함된 셀들에 엑세스하기 위한 논리레벨조합을 갖는 반도체장치.
  18. 제 15 항에 있어서, 상기 제2 라이트신호는 상기 모드신호가 상기 제2 논리레벨인 상태에서 상기 제1 셀어레이에 대한 라이트동작이 수행되는 구간동안 인에이블되고, 상기 제2 라이트어드레스는 상기 제2 라이트데이터가 저장되는 상기 제1 셀어레이에 포함된 셀들에 엑세스하기 위한 논리레벨조합을 갖는 반도체장치.
  19. 제 15 항에 있어서,
    상기 모드신호가 상기 제1 논리레벨인 경우 상기 제1 라이트신호 및 상기 제1 라이트어드레스에 응답하여 상기 제1 라이트데이터가 상기 제2 셀어레이에 저장되도록 제어하고, 상기 모드신호가 상기 제2 논리레벨인 경우 상기 제2 리드신호 및 상기 제2 리드어드레스에 응답하여 상기 제2 셀어레이에 저장된 제2 리드데이터가 출력되도록 제어하는 제2 동작제어회로를 더 포함하는 반도체장치.
  20. 제 19 항에 있어서, 상기 제1 라이트신호는 상기 모드신호가 상기 제1 논리레벨인 상태에서 상기 제2 셀어레이에 대한 라이트동작이 수행되는 구간동안 인에이블되고, 상기 제1 라이트어드레스는 상기 모드신호가 상기 제1 논리레벨인 상태에서 상기 제1 라이트데이터가 저장되는 상기 제2 셀어레이에 포함된 셀들에 엑세스하기 위한 논리레벨조합을 갖으며, 상기 제2 리드신호는 상기 모드신호가 상기 제2 논리레벨인 상태에서 상기 제2 셀어레이에 대한 리드동작이 수행되는 구간동안 인에이블되고, 상기 제2 리드어드레스는 상기 모드신호가 상기 제2 논리레벨인 상태에서 상기 제2 리드데이터가 저장된 상기 제2 셀어레이에 포함된 셀들에 엑세스하기 위한 논리레벨조합을 갖는 반도체장치.
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20210064987A1 (en) * 2019-09-03 2021-03-04 Nvidia Corporation Processor and system to convert tensor operations in machine learning
US11915125B2 (en) 2019-10-31 2024-02-27 SK Hynix Inc. Arithmetic devices for neural network
US11386947B2 (en) 2019-10-31 2022-07-12 SK Hynix Inc. Arithmetic devices conducting auto-load operation for writing the activation functions
US11676651B2 (en) 2019-10-31 2023-06-13 SK Hynix Inc. Arithmetic devices conducting auto-load operation
TWI773106B (zh) * 2021-01-28 2022-08-01 華邦電子股份有限公司 具有運算功能的記憶體裝置及其操作方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3490131B2 (ja) * 1994-01-21 2004-01-26 株式会社ルネサステクノロジ データ転送制御方法、データプロセッサ及びデータ処理システム
JP2001216783A (ja) * 1999-11-22 2001-08-10 Mitsubishi Electric Corp 制御信号発生回路およびそれを備える半導体装置
CN104617944B (zh) * 2010-06-24 2018-03-16 太阳诱电株式会社 半导体装置
EP2800097B1 (en) * 2012-01-12 2018-03-21 Sony Corporation Storage control device, storage device, information processing system, and processing methods therefor
KR20140028618A (ko) * 2012-08-29 2014-03-10 삼성전자주식회사 쓰기 페일을 줄이는 메모리 장치, 이를 포함하는 메모리 시스템 및 그 쓰기 방법
KR102084461B1 (ko) * 2013-03-04 2020-04-14 삼성전자 주식회사 저항체를 이용한 비휘발성 메모리 장치
KR102087436B1 (ko) * 2013-04-02 2020-04-14 에스케이하이닉스 주식회사 반도체장치 및 반도체시스템

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