JPH051504B2

JPH051504B2 -

Info

Publication number: JPH051504B2
Application number: JP60078418A
Authority: JP
Inventors: Shigeki Morinaga; Mitsuru Watabe
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1985-04-15
Filing date: 1985-04-15
Publication date: 1993-01-08
Also published as: JPS61237150A; US4888685A

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は入出力演算のデータ処理方式に係り、
例えばシングルチツプマイクロコンピユータの入
出力装置（Ｉ／Ｏプロセツサ部）が入出力演算を
行う場合の、Ｉ／Ｏプロセツサ内部、及びＩ／Ｏ
プロセツサ部とマイクロコンピユータ本体側の
CPUとの間で行われるデータ処理方式に関する。

〔従来の技術〕

マイクロコンピユータは、周知のように中央演
算処理部（CPU）、記憶装置（RAM，ROM）等
のマイクロコンピユータ本体、その周辺機器で、
あるＩ／Ｏプロセツサ部などで構成される。

マイクロコンピユータ本体（もくしはマイクロ
プロセツサ）はデータ・バス、アドレス・バスを
介してＩ／Ｏプロセツサ部のレジスタ群へのアク
セス（読出し、書込み）を行う機能を有する他
に、Ｉ／Ｏプロセツサ部もその内部で自身のレジ
スタ群とのアクセスによりデータの入出力演算を
行う機能を有している。

ところで、マイクロコンピユータのCPUと
Ｉ／Ｏプロセツサ部とのインターフエイス・バス
において、特にCPUからＩ／Ｏプロセツサ部の
カウンタ／タイマのコンペア・レジスタへデータ
を書き込むときに、次のような問題があつた。

その問題とは、Ｉ／Ｏプロセツサ部内の入出力
演算としてカウンタ／タイマのデータとコンペ
ア・レジスタのデータとを比較するため、Ｉ／Ｏ
プロセツサ部がコンペウ・レジスタ等のデータを
アクセス（読出し）しているときに、コンペア・
レジスタのデータをマイクロコンピユータ本体か
らのアクセス（書込み）によつて書き換えられた
場合、双方のアクセスによるデータ確立時期に競
合が生じて比較の結果が不正確になり、出力パル
スが誤動作することがある。これを解消する公知
例としては、例えば特開昭54−58117号公報に記
載されたものがある。

その方法は、カウンタ／タイマのデータとコン
ペア・レジスタのデータとを比較しているとき
に、コンペア・レジスタのデータを書換える場
合、比較結果を出力ラツチに保持しないことで対
処している。

〔発明が解決しようとする課題〕

しかし、この方法では、場合によつては、Ｉ／
Ｏプロセツサ部の動作が制約を受けるおそれがあ
る。

なお、データアクセスに関するその他の従来技
術には、例えば、特開昭55−82366号公報に記載
のマルチプロセツサ・システムがある。

この従来技術は、２台のプロセツサ（例えば１
台がシステム全体を管理するマスタ側プロセツ
サ、もう１台がＩ／Ｏ装置制御用のスレーブ側プ
ロセツサ）を共有のメモリ装置と接続してDMA
（direct memory access）制御を行う技術に関す
る。そして、共有メモリに対するアクセス競合を
避けるため、一方のプロセツサのマシン・サイク
ル・クロツクφ₁，φ₂（２相クロツクφ₁，φ₂は非重
複）と他方のプロセツサのマシンサイクルのクロ
ツクφ₁，φ₂との位相を180°（半周期）ずらす構成
とし、各プロセツサとも自身のクロツクの一方が
所定論理値の場合に共有メモリと接続して交互に
メモリ接続を図つている。

この方式は各プロセツサがそれぞれのアクセス
動作を１マシン・サイクルで行うような場合〔さ
らに詳述すれば、アクセス動作の１マシン・サイ
クルのうち半サイクルがアドレス信号送出の開始
期間、残りの半サイクルが共有メモリに対する接
続期間（データ確立期間）とする場合〕には、互
いのアクセス動作を半周期ずらしてアクセス競合
（データ確立時期の競合）を回避できる。

しかし、前述した如きＩ／Ｏプロセツサ部が自
身のレジスタ群へアクセスしている時に、マイク
ロコンピユータ本体からＩ／Ｏプロセツサ部のレ
ジスタ群にアクセス（特に書込み）している場
合、特にＩ／Ｏプロセツサ部とマイクロコンピユ
ータ本体とがそれぞれのアクセス動作に要するマ
シンサイクル数を異にしている場合には、アクセ
ス競合の解決作として採用することはできない。

すなわち、Ｉ／Ｏプロセツサ部をマイクロコン
ピユータ本体（或いはマイクロプロセツサ）と同
一のマシン・サイクル信号φ₁，φ₂で動作させた
場合であつても、マイクロコンピユータ本体が自
身だけで行うアクセスと、Ｉ／Ｏプロセツサ部が
その入出力演算のため自身のレジスタ群へ行うア
クセスとが、それぞれのアクセス動作に要するマ
シン・サイクル数を異にする場合、それに伴うア
クセス中のデータ確立期間に要するマシン・サイ
クル数が異なる。例えば、マイクロコンピユータ
のアクセス動作に要するマシン・サイクル数を２
マシン・サイクルとし、Ｉ／Ｏプロセツサ部のア
クセス動作に要するマシン・サイクル数を１マシ
ンサイクルとした場合、前者のデータ確立時期は
１マシンサイクル、後者のデータ確立期間は0.5
マシンサイクルとなる。その結果、アクセス動作
に用いる、マイクロコンピユータ本体のクロツク
φ₁，φ₂とＩ／Ｏプロセツサ部のクロツクφ₁，φ₂
との位相を半周期ずらしても、前者のデータ確立
期間の一部が後者のデータ確立期間と競合してし
まう、いわゆる同時アクセスが生じる。

本発明は以上の点に鑑みてなされ、その目的
は、従来配慮がなされていなかつたＩ／Ｏプロセ
ツサ部の動作の制約をなくしつつ、Ｉ／Ｏプロセ
ツサ部の入出力演算時にマイクロコンピユータ本
体もしくはマイクロプロセツサからＩ／Ｏプロセ
ツサ部のレジスタ群にアクセスがあつても、その
処理効率を高めつつアクセス競合に起因する出力
誤動作を起こさないデータの入出力処理方式を提
供することにある。

〔課題を解決するための手段〕

本発明は上記目的を達成すために、前記のよう
なマイクロコンピユータ本体もしくはマイクロプ
ロセツサとＩ／Ｏプロセツサ部（入出力装置）と
を備えるシステムにおいて、前記マイクロコン
ピユータ本体もしくはマイクロプロセツサは、ア
クセス動作に要するマシン・サイクル数が２マシ
ン・サイクル以上に設定され、一方、前記Ｉ／
Ｏプロセツサ部は、入出力演算を行う場合に１マ
シン・サイクル単位で自身のレジスタ群にアクセ
スし、この場合のアクセスによるデータ確立は非
重複のクロツク信号φ₁，φ₂のいずれか一方に特
定したクロツク信号の所定論理値に合わせて行う
ことを前提として、且つ、前記マイクロコンピユータ本体もしく
はマイクロプロセツサから前記Ｉ／Ｏプロセツサ
部のレジスタ群へのアクセスは、リード・デー
タ・バツフア、ライド・データ・バツフア及び入
出力用インターフエイス・バスを用いてＩマシ
ン・サイクルに変更しつつそのデータ確立をクロ
ツク信号φ₁，φ₂のうち前記のデータ確立に用
いない方のクロツク信号の所定論理値（この論理
値自体はにおける所定論理値と一致する）に合
わせて行うよう設定した。

〔作用〕

上記構成よりなれば、Ｉ／Ｏプロセツサ部が入
出力演算時等に自身のレジスタ群にアクセス（デ
ータの読出し、書込み）する場合は、１マシン・
サイクル単位でなされるが、この場合におけるデ
ータ確立期間（リード・バス、ライト・バスのデ
イスチヤージ期間）のタイミングは、クロツク信
号φ₁，φ₂のうち特定された一方のクロツク信号
の所定の論理値（ここでは一例として特定クロツ
ク信号をφ₂とし所定論理値“１”とする）のと
き実行される（このタイミング設定が前述のの
タイミングに相当する）。

そして、この入出力演算時にマイクロコンピユ
ータ本体（もしくはマイクロプロセツサ、以下、
説明の便宜上、これを含めてマイクロコンピユー
タ本体とする）からＩ／Ｏプロセツサ部の指定の
レジスタにアクセス指令があつた場合には、例え
ば、レジスタへのデータの書込み指令があつた場
合には、マイクロコンピユータ本体内でのデータ
取り出しは２マシン・サイクルによつて行われ
る。その取り出したデータをＩ／Ｏプロセツサ部
の指定のレジスタにデータ・バスを介してアクセ
ス（書込み）する過程で、ライト・データ・バツ
フアによつて一時的にデータが保持され、ここで
保持データのアクセス動作に要するマシン・サイ
クルが１マシン・サイクルに変更されつつ、その
データ確立のタイミング（入出力インターフエー
ス・バスがデイスチヤージの期間）が、上記した
のタイミング設定に用いたクロツク信号と逆の
クロツク信号の所定論理値（ここでは、一例とし
てクロツク信号がφ₁でその論理値が“１”とす
る）の時となつて、レジスタへの書込みが実行さ
れる。

また、マイクロコンピユータ本体もしくはマイ
クロプロセツサがＩ／Ｏプロセツサ部の指定のレ
ジスタに対し読出しする場合には、Ｉ／Ｏプロセ
ツサ部で１マシンサイクルによりアクセスしたデ
ータを上記書込み同様のクロツク信号の所定論理
値のタイミングでデータ確立し、リード・デー
タ・バツフア及び入出力インターフエース・バス
を介して、マイクロコンピユータ本体の２マシ
ン・サイクルのアクセス動作に合わせてデータが
送られる。

以上のようなデータ処理方式を採用すること
で、アクセス動作に要するマシン・サイクル数が
異なるＩ／Ｏプロセツサ部、マイクロコンピユー
タ本体において、Ｉ／Ｏプロセツサ部の入出力演
算中にマイクロコンピユータ本体からのアクセス
があつても、Ｉ／Ｏプロセツサ部の制約なしに互
いのアクセス競合をなくしてデータの正確な処理
を実行できる。

〔発明の実施例〕

本発明の実施例を、第１図ないし第５図を参照
して説明する。

まず、第１図は、本発明の一実施例の実施に供
せられるシングルチツプマイクロコンピユータの
全体概略構成を示したものであり、マイクロコン
ピユータ本体（以下、マイクロコンピユータ部と
称する）２１０と、入出力を処理する装置に係る
Ｉ／Ｏプロセツサ部２１２より構成されるもので
ある。

マイクロコンピユータ部２１０は、プロセツサ
に係る中央演算処理部（CPU）２００、デー
タ・メモリ部（RAM）２０１およびプログラ
ム・メモリ部（ROM）２０２より構成される。
また、Ｉ／Ｏプロセツサ部２１２は、入出力タス
ク・レジスタ部２０５、タスク・デコーダ部２０
６および入出力演算部２０７から構成される。

マイクロコンピユータ部２１０とＩ／Ｏプロセ
ツサ部２１２とのインターフエース・バスは、デ
ータ・バス２０３、アドレスおよびクロツク信号
を含む、アドレスおよびコントロール・バス２０
４によつて行うものである。

そして、２０８は入力群、２０９は出力群であ
る。

Ｉ／Ｏプロセツサ部２１２の入出力タスク・レ
ジスタ部２０５は、入出力機能を命令データとし
て保持しているレジスタ群であり、マイクロコン
ピユータ部２１０よりデータ・バス２０３を介し
て、入出力タスク・レジスタ部２０５に機能命令
データを書込むものである。

入出力タスク・レジスタ部２０５に書込まれた
機能命令データは、逐次、読出され、その機能命
令に応じて、タスク・デコーダ部２０６を介し
て、入出力演算部２０７を制御するものである。

タスク・デコーダ部２０６は、機能命令データ
と入力群２０８の信号状態により、入出力演算部
２０７を制御するための信号を発生する機能を有
するものである。

入出力演算部１０７は、カウンタ／タイマのた
めのインクリメント、カウンタ／タイマのデータ
のキヤプチヤ・レジスタへの転送、カウンタ／タ
イマのデータとコンペア・レジスタのデータとの
比較、および出力群２０９への出力信号発生など
を行うものである。

ここで、Ｉ／Ｏプロセツサ部２１２の詳細なブ
ロツク構成を示すものが第２図である。

入出力演算部２０７の演算部は、カウンタ／タ
イマ、キヤプチヤ・レジスタおよびコンペア・レ
ジスタとなるレジスタ群１０５と、第１のソー
ス・ラツチ１０６と、第２のソース・ラツチ１０
７と、入出力演算を行うALU１０８と、デイス
テイネーシヨン・ラツチ１０９と、ライト・デー
タ・バツフア１１１と、リード・データ・バツフ
ア１１２とより構成されるものである。

そして、レジスタ群１０５の各タスクの命令に
よつて、指定されたレジスタがアクセスされ、入
出力処理を行うものであり、ALU１０８は、イ
ンクリメント、比較などを行うものである。

また、レジスタ群１０５、第１のソース・ラツ
チ１０６、第２のソース・ラツチ１０７、ALU
１０８、デイステイネーシヨン・ラツチ１０９、
ライト・データ・バツフア１１１、およびリー
ド・データ・バツフア１１２は、それぞれ、第１
の入出力用リード・バス１１６、第２の入出力用
リード・バス１１７、入出力用ライト・バス１１
８とともに、マイクロコンピユータ部２１０のデ
ータ・バス２０３にインターフエイスされる入出
力用インターフエイス・バス１１９で接続されて
いるものである。

さらに、ライト・データ・バツフア１１１とリ
ード・データ・バツフア１１２は、マイクロコン
ピユータ部２１０からのライト・データおよびリ
ード・データをレジスタ群１０５のレジスタへ書
込み、読出しを行うための両バツフアである。

出力ラツチ群１１０は、比較を行つたときの比
較結果を保持するラツチで、このラツチの出力が
出力ピンに接続され、出力群２０９に信号を出力
するものである。

１３０は、CPUアドレス・デコーダで、レジ
スタ群１０５への書込み、読出しを行うための中
央演算処理部２００からのアドレスをデコードす
るものである。このCPUアドレス・デコーダ１
３０の入力１３１は、アドレスおよびコントロー
ル・バス２０４に接続され、CPUアドレス制御
信号１３５は、CPUアドレス・デコーダ１３０
の出力である。

入出力タスク・レジスタ部２０５は、入出力タ
スク信号発生回路１０１、タスク・アドレス・デ
コーダ回路１０２、タスク・ライト・アドレス・
デコーダ回路１５０およびタスク・レジスタ群１
０３より構成されるものである。

各種機器を制御するためには、多数の入出力処
理タスクを実行する必要がある。つまり、タス
ク・レジスタ群１０３に多くの入出力処理タスク
の命令が記憶されている。

そのため、入出力タスク信号発生回路１０１よ
りタスク番号を発生し、タスク・アドレス・デコ
ーダ回路１０２を介して、タスク・レジスタ群１
０３よりタスク番号に対応した入出力処理タスク
の命令を読出し、実行するものである。

ここで、第３図は、Ｉ／Ｏプロセツサ部のタス
ク命令のフオーマツト図である。

すなわち、前記各タスクの命令は、第３図に示
すように、入出力タスク番号、入出力指定、カウ
ンタ／タイマのレジスタ番号、キヤプチヤ／コン
ペアのレジスタ番号、計数条件、キヤプチヤ／コ
ンペアの条件、クロツク入力のピン番号、キヤプ
チヤ／リセツト入力ピン番号、および出力ピン番
号のデータであり、入出力演算デコーダ群１０４
を介して、入出力演算部２０７の制御信号１１
３、入出力ピン制御信号１１４、第１のリード・
バス制御信号１３２、第２のリード・バス制御信
号１３３、およびライト・バス制御信号１３４を
発生する。

１４０は、クロツク発生回路であり、これは、
基準クロツク信号φにより、２相の重りのないク
ロツク信号φ₁，φ₂を発生するものである。

次に、第４図のイは、第２図のＩ／Ｏプロセツ
サ部２１２における入出力演算部２０７のタイミ
ング図であり、ロは、そのチヤージの説明図であ
る。

すなわち、入出力演算部２０７は、クロツク発
生回路１４０によつて発生するａで示す第１のク
ロツク信号φ₁とｂで示す第２のクロツク信号φ₂
の、重なりのない２相クロツク信号によつて動作
する。

まず、カウンタ／タイマの計数後に、コンペ
ア・レジスタのデータと比較するモードについ
て、動作を説明する。

第４図のｃは、第１の入出力用リード・バス１
１６の状態を示すものである。

第１のクロツク信号φ₁ａが“１”のときに、
第１の入出力用リード・バス１１６をプリチヤー
ジする。第２のクロツク信号φ₂ｂが“１”にな
ると、カウンタ／タイマのデータに従つて、第１
の入出力用リード・バス１１６はデイスチヤージ
が始まり、第２のクロツク信号φ₂ｂが“１”の
期間に、上記のデータが確立する（黒点で示
す。）。第１の入出力用リード・バス１１６上のデ
ータは、第２のクロツク信号φ₂ｂが“１”の期
間中に、第１のソース・ラツチ１０６にラツチさ
れる。

ｄに第１のソース・ラツチ１０６の状態を示し
ている。

すなわち、破線の時点で、第１のソース・ラツ
チ１０６に前記カウンタ／タイマのデータがラツ
チされる。この第１のソース・ラツチ１０６にラ
ツチされたデータは、第２のクロツク信号φ₂ｂ
が“１”の期間にプリチヤージされたALU１０
８の、第２図に示したＡ端子に入力される。この
状態を示すのがｅの黒点表示である。

一方、ALU１０８のＢ端子に入力されるデー
タは全て０で、ALU１０８は、カウンタ／タイ
マに必要な計数動作を、入出力演算デコーダ群１
０４の信号に従つて行うものである。つまり、カ
ウンタ／タイマをインクリメントする。

ALU１０８によつてインクリメントされたデ
ータは、デイステイネーシヨン・ラツチ１０９へ
入力され、第１のクロツク信号φ₁ａが“１”の
期間中に、デイステイネーシヨン・ラツチ１０９
にデータがラツチされる。そのデイステイネーシ
ヨン・ラツチの状態を示したのがｆである。

次に、デイステイネーシヨン・ラツチ１０９の
出力は、第１のクロツク信号φ₁ａが“１”の期
間中に、プリチヤージされる入出力用ライト・バ
ス１１８と第１の入出力用リード・バス１１６に
入力されるもので、ｇとｃとにそれらの状態を示
している。

つまり、第２のクロツク信号φ₂ｂが“１”の
期間中に、デイステイネーシヨン・ラツチ１０９
のｆに示すデータに従つて、第１の入出力用リー
ド・バス１１６と入出力用ライト・バス１１８を
デイスチヤージし、それぞれのバス上にデータが
確立される。第１の入出力用リード・バス１１６
上のデータは第１のソース・ラツチ１０６とカウ
ンタ／タイマに指定したレジスタ群１０５のレジ
スタに書込まれる。この状態を示すものが、図示
のｈである。

つまり、第１のソース・ラツチ１０６は比較す
るための該データを書込み、レジスタ群１０５の
レジスタを、カウンタ／タイマとするため読出し
たレジスタに該データを書込むものである。なお
ｉについては後述する。

一方、比較の基準となる基準データは第２の入
出力用リード・バス１１７を介して、第２のソー
ス・ラツチ１０７に書込まれる。その動作を、第
４図イのｊ，ｋによつて説明する。

ａに示す第１のクロツク信号φ₁が“１”の期
間中に、第２の入出力用リード・バス１１７をプ
リチヤージする。ｂに示す次の第２のクロツク信
号φ₂が“１”の期間中に、基準データを保持し
ているレジスタ群１０５のコンペア・レジスタの
データに従つてデイスチヤージされ、第２の入出
力用リード・バス１１７上に基準データが確立さ
れる。

第２の入出力用リード・バス１１７のデータ
は、ｂに示す第２のクロツク信号φ₂が“１”の
期間中に、第２のソース・ラツチ１０７に書込ま
れる。

第１のソース・ラツチ１０６の出力と第２のソ
ース・ラツチ１０７の出力とは、それぞれALU
１０８のＡ端子、Ｂ端子に入力され、比較動作
が、ａに示す第１のクロツク信号φ₁が“１”の
期間中に終了すると同時に、その比較結果は、出
力ラツチ群１１０の指定されたラツチに保持され
る。この状態を示すものが、図のｌである。

次に、カウンタ／タイマのデータをキヤプチ
ヤ・レジスタへ転送する動作を説明する。

カウンタ／タイマの動作は、比較する場合と同
様な動作である。

カウンタ／タイマのデータをキヤプチヤ・レジ
スタへ転送するためには、カウンタ／タイマの計
数されたデータが保持されているデイステイネー
シヨン・ラツチ１０９によつて、第１の入出力用
リード・バス１１６を介し、レジスタ群１０５の
指定されたキヤプチヤ・レジスタに計数されたデ
ータを書込むことによつて行うものである。

第１の入出力用リード・バス１１６上に、ｂに
示す第２のクロツク信号φ₂が“１”の期間中に、
デイステイネーシヨン・ラツチ１０９の出力に従
つて、データを確立させ、第１のソース・ラツチ
１０６に、そのデータを書込むものである。

書込まれたデータは、ALU１０８のＡ端子に
入力され、Ａ端子に入力されたデータと同じデー
タをデイステイネーシヨン・ラツチ１０９に書込
むものである。

次に、ａに示す第１のクロツク信号φ₁が“１”
の期間中にプリチヤージされた入出力用ライト・
バス１１８上に、ｂに示す第２のクロツク信号
φ₂が“１”の期間中にデイスチヤージされて、
デイステイネーシヨン・ラツチ１０９のデータを
確立させる。入出力ライト・バス１１８上のデー
タは、レジスタ群１０５の指定されたキヤプチ
ヤ・レジスタに書込まれる。この状態を示すもの
が、図のｉである。

以上のごとく、Ｉ／Ｏプロセツサ部２１２は、
第１のクロツク信号φ₁と第２のクロツク信号φ₂
とで動作する。一方、マイクロコンピユータ部２
１０も、第１のクロツク信号φ₁と第２のクロツ
クφ₂で動作する。

そのため、マイクロコンピユータ部２１０から
Ｉ／Ｏプロセツサ部２１２へデータを書込む場合
などに、レジスタ競合が生じることがある。

Ｉ／Ｏプロセツサ部２１２のレジスタ群１０
５、のあるレジスタが動作中に、マイクロコンピ
ユータ部２１０からデータを、そのレジスタを書
込もうとした場合、レジスタのデータが不確かに
なり、入出力処理に誤動作が生じる。

第５図は上記不都合を解消するために実行され
る、マイクロコンピユータ部２１０からデータを
Ｉ／Ｏプロセツサ部２１２のレジスタへ書込むと
きと、Ｉ／Ｏプロセツサ部２１２のレジスタのデ
ータをマイクロコンピユータ部２１０が読出すと
きとの詳細なタイミングを示すものである。

ここで、Ｉ／Ｏプロセツサ部２１２の内部バス
（第１の入出力用リード・バス１１６、第２のリ
ード・バス１１７、入出力用ライト・バス１１
８）は、第１のクロツク信号φ₁が“１”の期間
中はプリチヤージ状態で、第２のクロツク信号
φ₂が“１”の期間中にデイスチヤージされ、レ
ジスタ群１０５のレジスタのデータが各バスに確
立される。そのため、レジスタ群１０５のデータ
が不確かな期間は、このデイスチヤージ期間であ
る。

このため、マイクロコンピユータ部２１０から
Ｉ／Ｏプロセツサ部２１２の指定のレジスタに対
してアクセスする場合、そのデータ操作（確立）
に要する期間として、Ｉ／Ｏプロセツサ部２１２
が内部バス（第１のリード・バス１１６、第２の
リードバス１１７、入出力用ライト・バス１１
８）をプリチヤージ状態にしている時（第１のク
ロツク信号φ₁が“１”の期間）に設定するのが
望ましい。それには次の配慮が必要である。

すなわち、マイクロコンピユータ部２１０のア
クセス動作に要するマシン・サイクル数は、通
常、２マシン・サイクル以上とすることが多く
（第５図の例では、第２クロツク信号φ₂の立下り
から次の立下りまでを１マシン・サイクルとし、
マイクロコンピユータ部２１０のアクセス動作に
要する期間は２マシン・サイクルとしてある）、
そのうちの１マシン・サイクルをデータ確立期間
として用いる。一方、Ｉ／Ｏプロセツサ部２１２
が自身のレジスタ群１０５に対しアクセスする場
合の動作期間は１マシン・サイクルで、そのデー
タ確立期間は前述のようにφ₂の“１”の間で0.5
マシンサイクルとなる。その結果、双方のアクセ
ス動作の周期ひいてはデータ確立時期をずらそう
としても、マイクロコンピユータ部２１０のデー
タ確立時期の一部がＩ／Ｏプロセツサ部２１２の
第４図ｃ，ｇで示したデータ確立時期（デイスチ
ヤージ期間）と重複してまい、そのままではアク
セス競合を避けることができない。

そこで、本実施例では、Ｉ／Ｏプロセツサ部２
１２が自身のレジスタ群１０５にアクセスしてい
る場合に、マイクロコンピユータ部２１０がレジ
スタ群１０５にアクセスする場合には、次のよう
にして対処する。これを第５図により説明する。

第５図において、ｒに示す信号はアドレス信号
で、２マシン・サイクルの間、アドレスデータが
確立し、この期間がマイクロコンピユータ部２１
０のアクセス動作に要する期間である（少し遅ら
せて図示してある）。

またｓに示す信号は、ライト・ストローブ信号
（“０”でイネーブル）、ｔに示す信号は、リー
ド・ストローブ信号（“０”でイネーブル）で、
１マシン・サイクルの間、データが確立し（少し
遅らせて図示してある）、データはｖに示す信号
で１マシン・サイクルの終りで確立する。

マイクロコンピユータ部２１０からレジスタ群
１０５のレジスタへデータを書込む場合は、次の
ようなタイミングとなる。

すなわち、マイクロコンピユータ部２１０は、
第２のクロツク信号φ₂の立下りで、Ｉ／Ｏプロ
セツサ部２１２のレジスタ群１０５に対して、デ
ータを書込むべきレジスタのアドレス信号が発生
され、次に、ライト・ストローブ信号が“０”に
なると同時に、データ・バス２０３上に、書込む
べきデータを確立させる。この状態を示すものが
ｖである。そのデータは、ライト・データ・バツ
フア１１１に保持される。

その状態をｗに示し、破線で示す時点でデータ
がラツチされる。

また、アドレス信号は、CPUアドレス・デコ
ーダ１３０のラツチに保持され、デコードされ
る。その状態をｕに示している。

一方、入出力用インターフエイス・バス１１９
は、第２のクロツク信号φ₂が“１”の期間中に
プリチヤージされ、第１のクロツク信号φ₂が
“１”の期間中に、ライト・データ・バツフア１
１１に保持されている書込むべきデータに従つて
デイスチヤージされる。

入出力用インターフエイス・バス１１９がデイ
スチヤージされている間に、バス上には、書込む
べきデータが確立し、そのデータをレジスタ群１
０５のレジスタに書込むものである。この状態を
示すものが、ｘ，ｚである。すなわち、マイクロ
コンピユータ部２１０で２マシン・サイクルにて
アクセスされたデータを、ライト・データ・バツ
フア１１１及び入出力用インターフエイス・バス
１１９を介して、その２マシン・サイクル・アク
セスと等価の１マシン・サイクルに変更しつつ、
そのデータ確立時期を、第１のクロツク信号φ₁
が“１”となるようにタイミング設定する。

次に、マイクロコンピユータ部２１０がレジス
タ群１０５のレジスタのデータを読出す場合は、
次のようなタイミングとなる。

書込む場合と同様に、マイクロコンピユータ部
２１０は、第２のクロツク信号φ₂の立下りで、
Ｉ／Ｏプロセツサ部２１２のレジスタ群に対し
て、データを読出すべきレジスタのアドレス信号
が発生され、次に、リード・ストローブ信号が
“０”にする。また、アドレス信号は、CPUアド
レス・デコーダ１３０によつて、書込み動作とは
異なり、ラツチに保持せずにデコードされる。そ
の状態をｕに示している。

一方、入出力用インターフエイス・バス１１９
は、第２のクロツク信号φ₂が“１”の期間中に
プリチヤージされている。そこで、レジスタ群１
０５の読出すべきレジスタのデータに従つて、第
１のクロツク信号φ₁が“１”の期間中にデイス
チヤージされ、読出すべきデータを入出力用イン
ターフエース・バス１１９上に確立させる。確立
されたデータは第１のクロツク信号φ₁が“１”
の期間中に、リード・データ・バツフア１１２に
保持され、そのデータをデータ・バス２０３上に
確立させる。この状態を示すのがｙである。

本実施例によれば、いつ、何ん時にでも、マイ
クロコンピユータ部がデータの書込み、読出しを
自由に行うことができ、さらに、レジスタ競合が
起きないのでＩ／Ｏプロセツサ部の動作に制約を
受けないという効果がある。

〔発明の効果〕

以上のように本発明によれば、アクセス動作に
要するマシン・サイクル数が異なるＩ／Ｏプロセ
ツサ部、マイクロコンピユータ本体において、
Ｉ／Ｏプロセツサ部内部におけるアクセス動作と
マイクロコンピユータ本体からＩ／Ｏプロセツサ
部に対するアクセスを、Ｉ／Ｏプロセツサ部の制
約なしに互いのアクセス競合をなくしてデータの
正確且つ迅速な処理を実行でき、データ処理効率
向上とＩ／Ｏプロセツサ部の入出力演算の出力誤
動作防止の双方を実現できる。

【図面の簡単な説明】

第１図は、本発明の一実施例の実施に供せられ
るシングルチツプマイクロコンピユータの全体概
略構成図、第２図は、そのＩ／Ｏプロセツサ部の
ブロツク図、第３図は、そのＩ／Ｏプロセツサ部
のタスク命令のフオーマツト図、第４図は、同
Ｉ／Ｏプロセツサ部の動作タイミング図、第５図
は、そのマイクロコンピユータ部とＩ／Ｏプロセ
ツサ部とのインターフエイスの動作タイミング図
である。１０１……入出力タスク信号発生回路、１０２
……タスク・アドレス・デコーダ回路、１０３…
…タスク・レジスタ群、１０４……入出力演算デ
コーダ群、１０５……レジスタ群、１０６……第
１のソース・ラツチ、１０７……第２のソース・
ラツチ、１０８……ALU、１０９……デイステ
イネーシヨン・ラツチ、１１０……出力用ラツチ
群、１１１……ライト・データ・バツフア、１１
２……リード・データ・バツフア、１１３……制
御信号、１１４……入出力ピン制御信号、１１５
……ピン番号制御回路、１１６……第１の入出力
用リード・バス、１１７……第２の入出力用リー
ド・バス、１１８……入出力用ライト・バス、１
１９……入出力用インターフエイス・バス、１３
０……CPUアドレス・デコーダ、１３１……
CPUアドレス・デコーダの入力、１３２……第
１のリード・バス制御信号、１１３……第２のリ
ード・バス制御信号、１３４……ライト・バス制
御信号、１３５……CPUアドレス制御信号、１
４０……クロツク発生回路、１５０……タスク・
ライト・アドレス・デコーダ回路、２００……中
央演算処理部、２０１……データ・メモリ部、２
０２……プログラム・メモリ部、２０３……デー
タ・バス、２０４……アドレスおよびコントロー
ル・バス、２０５……入出力タスク・レジスタ
部、２０６……タスク・デコーダ部、２０７……
入出力演算部、２０８……入力群、２０９……出
力群、２１０……マイクロコンピユータ部、２１
２……Ｉ／Ｏプロセツサ部。

Claims

【特許請求の範囲】１マイクロコンピユータ本体もしくはマイクロ
プロセツサと入出力装置とを備え、前記入出力装
置は、前記マイクロコンピユータ本体もしくはマ
イクロプロセツサと同一のマシン・サイクル・ク
ロツク信号（このマシン・サイクル・クロツク信
号は重なりのない２相クロツク信号φ₁，φ₂を使
用する）により動作する方式において、前記マイクロコンピユータ本体もしくはマイ
クロプロセツサは、アクセス動作に要するマシ
ン・サイクル数が２マシン・サイクル以上に設定
され、一方、前記入出力装置は、入出力演算を
行う場合に１マシン・サイクル単位で自身のレジ
スタ群にアクセスし、この場合のアクセスによる
データ確立はクロツク信号φ₁，φ₂のいずれか一
方に特定したクロツク信号の所定論理に合わせて
行い、且つ、前記マイクロコンピユータ本体もしく
はマイクロプロセツサから前記入出力装置のレジ
スタ群へのアクセスは、リード・データ・バツフ
ア、ライト・データ・バツフア及び入出力用イン
ターフエイス・バスを用いて１マシン・サイクル
に変更しつつそのデータ確立をクロツク信号φ₁，
φ₂のうち前記のデータ確立に用いない方のク
ロツク信号の所定論理値（この論理値自体はに
おける所定論理値と一致する）にタイミングを合
わせて行うことを特徴とする入出力演算のデータ
処理方式。２特許請求の範囲第１項において、前記にお
けるアクセスは、前記入出力装置のリード・バス
及びライト・バスのプリチヤージ期間をそれぞれ
クロツク信号φ₁の論理値“１”に合わせ、デイ
スチヤージ期間（データ確立時期）をクロツク信
号φ₂の理論値“１”に合わせ、一方、前記に
おけるアクセスは、前記入出力用インターフエイ
ス・バスのプリチヤージ期間をクロツク信号φ₂
の論理値“１”に合わせ、デイスチヤージ期間
（データ確立時期）をクロツク信号φ₁の論理値
“１”に合わせた入出力演算のデータ処理方式。