JPH07210445A - 半導体記憶装置およびコンピュータ - Google Patents

半導体記憶装置およびコンピュータ

Info

Publication number
JPH07210445A
JPH07210445A JP6004677A JP467794A JPH07210445A JP H07210445 A JPH07210445 A JP H07210445A JP 6004677 A JP6004677 A JP 6004677A JP 467794 A JP467794 A JP 467794A JP H07210445 A JPH07210445 A JP H07210445A
Authority
JP
Japan
Prior art keywords
signal
output
level
data
potential
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP6004677A
Other languages
English (en)
Inventor
Tomohisa Wada
知久 和田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP6004677A priority Critical patent/JPH07210445A/ja
Publication of JPH07210445A publication Critical patent/JPH07210445A/ja
Priority to US08/844,949 priority patent/US6453399B2/en
Priority to US08/901,938 priority patent/US5859806A/en
Pending legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/106—Data output latches
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1069—I/O lines read out arrangements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/22—Control and timing of internal memory operations
    • G11C2207/2245—Memory devices with an internal cache buffer

Landscapes

  • Dram (AREA)
  • Static Random-Access Memory (AREA)
  • Memory System (AREA)
  • Semiconductor Memories (AREA)

Abstract

(57)【要約】 【目的】 高温、低電源電圧の最悪条件下で使用してな
いときの無駄な待機時間を抑制する。 【構成】 データ Dj を出力するとともに、このデータ
Dj が出力されるのに基づいて所定レベルとなるデータ
出力確定信号OAを出力する記憶手段（半導体記憶装置）
１１を有する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は半導体記憶装置および
コンピュータに係り、特に記憶データ出力時にこの出力
が確定したことを知らせる信号を出力する半導体記憶装
置とこの半導体記憶装置を備えるコンピュータに関す
る。また、この発明に係る半導体記憶装置は、スーパー
コンピュータ、大型計算機、ワークステーション、パー
ソナルコンピュータなど、全てのレベルのコンピュータ
に利用可能である。
【０００２】
【従来の技術】図３５は例えばDRAM（Dynamic Ramdom A
ccess Memory）やSRAM（Static Random Access Memory
）などの従来の半導体記憶装置を示しており、図３５
において１はアドレス信号A0,A1,…および例えばDRAMな
らばロウアドレスストローブ信号/RAS、コラムアドレス
ストローブ信号/CAS、ライトイネーブル信号/WE 、SRAM
ならばチップセレクト信号/CS 、ライトイネーブル信号
/WE などの制御信号CTR を受け、この制御信号CTR の状
態に応じて、外部から与えられた入力データ Dinをアド
レス信号A0,A1,…により選択されたメモリセルに書き込
んだり、アドレス信号A0,A1,…により選択されたメモリ
セルに記憶されていたデータに応じた電位を外部に出力
データ Dout として読み出すRAM （Random Access Memo
ry）である。
【０００３】次に、以上のように構成された従来の半導
体記憶装置の読み出し動作について図３６および図３７
のタイミング図に基づき説明する。図３６はRAM １がSR
AMの場合の読み出し動作を示すタイミング図で、まず読
み出し動作時はチップセレクト信号/CS は図３６の
（ａ）に示すようにＬレベルにされSRAMが活性化してお
り、ライトイネーブル信号/WE は図３６の（ｂ）に示す
ようにＨレベルにされている。そして外部から与えられ
るアドレス信号A0,A1,…が図３６の（ｃ）に示すように
時刻ｔ0 で変化すると、このアドレス信号A0,A1,…によ
り選択されたメモリセルに記憶されていたデータに応じ
て、出力データ Dout が図３６の（ｄ）に示すように、
アドレス信号A0,A1,…が変化した時刻ｔ0 からアドレス
アクセス時間ｔAAC （例えば10ns) だけ経過した時刻ｔ
1 で、ハイインピーダンス（Hi-Z）状態からＨレベルま
たはＬレベルとなる。そして、チップセレクト信号/CS
が図３６の（ａ）に示すように時刻ｔ2 でＨレベルにさ
れるとSRAMは非活性化し、出力データ Dout は図３６の
（ｄ）に示すように再びハイインピーダンス（Hi-Z）状
態となる。
【０００４】図３７はRAM １がDRAMの場合の読み出し動
作を示すタイミング図で、まずロウアドレスストローブ
信号/RASが図３７の（ａ）に示すようにＬレベルに立ち
下げられる時刻ｔ0 より前に、アドレス信号A0,A1,…が
図３７の（ｄ）に示すように選択しようとするメモリセ
ルのＸアドレスにされる。そして、ロウアドレスストロ
ーブ信号/RASが図３７の（ａ）に示すように時刻ｔ0 で
Ｌレベルに立ち下げられると、これを受けるDRAMはアド
レス信号A0,A1,…をＸアドレスとして内部へ取り込みラ
ッチする。次に、ライトイネーブル信号/WE が図３７の
（ｃ）に示されるように時刻ｔ1 でＨレベルとされ、こ
れを受けてDRAMはこの後読み出し動作が行われるように
制御される。
【０００５】そして、コラムアドレスストローブ信号/C
ASが図３７の（ｂ）に示されるように時刻ｔ3 でＬレベ
ルに立ち下げられる前の時刻ｔ2 で、アドレス信号A0,A
1,…が図３７の（ｄ）に示すように選択しようとするメ
モリセルのＹアドレスにされ、コラムアドレスストロー
ブ信号/CASが図３７の（ｂ）に示されるように時刻ｔ3
でＬレベルに立ち下げられると、ＸアドレスおよびＹア
ドレスにより選択されたメモリセルに記憶されていたデ
ータに応じて、出力データ Dout が図３７の（ｅ）に示
すように、時刻ｔ0 から/RASアクセス時間ｔRAC （例え
ば50ns）、時刻ｔ3 から/CASアクセス時間ｔCAC （例え
ば10ns）だけ経過した時刻ｔ4 でハイインピーダンス
（Hi-Z）状態からＨレベルまたはＬレベルとなる。そし
て、コラムアドレスストローブ信号/CASが図３７の
（ｂ）に示すように時刻ｔ5 でＨレベルに立ち上げられ
ると、出力データ Dout は図３７の（ｅ）に示すように
再びハイインピーダンス（Hi-Z）状態となる。
【０００６】
【発明が解決しようとする課題】上記のような従来の半
導体記憶装置においては、アクセス時間はRAM のスペッ
クとして最大アクセス時間（ｔAAC (max),ｔRAC (max),
ｔCAC (max) 等）として規定されている。また、RAM の
動作コンディションもスペックとして規定されている。
例えば、電源電位は5V±10％（4.5V〜5.5V）、動作温度
は0 ℃〜70℃である。RAM のアクセス時間はRAM を構成
しているトランジスタの性能で主に決定され、一般にＭ
ＯＳトランジスタの電流駆動能力は電源電位が低いほど
小さくなり、また動作温度が高くなるほど小さくなり、
動作速度は電流駆動能力が小さいほど遅くなるため、最
大アクセス時間はRAM の動作コンディションスペックの
最悪環境条件、つまり低電源電位かつ高温時のアクセス
時間となる。従って、従来のRAM を使用するシステムに
おいてタイミング設計をする場合、実際には低電源電位
かつ高温時の最悪環境条件で使用していなくても、この
最悪環境条件で使用されても大丈夫なように余裕を見て
アクセス時間としては最大アクセス時間でタイミング設
計しなければならないため、実際に最悪環境条件で使用
されない場合は最大アクセス時間よりも速くアクセスで
きるのに、最悪環境条件で使用されても大丈夫なように
余裕をみて設定されたタイミングのマージンの分だけシ
ステムの速度に無駄が生じていた。
【０００７】また、周波数が固定されたクロックに同期
して動作するシステムにおいては、このシステムの最悪
環境条件でRAM が正常に動作するように周波数を低くし
てシステムの設計をする必要があり、実際は最悪環境条
件で使用されず、RAM がもっと高速でアクセスできるな
どの、もっとシステムを高速で動作させることができる
場合でも、クロックの周波数が固定されているため結果
として見かけ上最悪環境条件と同じ速度で動作するとい
うような、システムの速度に無駄が生じていた。
【０００８】この発明は上記した点に鑑みてなされたも
のであり、製造プロセスを変えることなしに、最悪環境
条件で使用されてないときのシステムの速度の無駄を抑
制することができる半導体記憶装置およびコンピュータ
を得ることを目的とする。
【０００９】
【課題を解決するための手段】この発明の請求項１に係
るコンピュータは、１ビットのデータが記憶されるメモ
リセルを複数有し、アドレス入力端子から与えられるア
ドレス信号に応じたメモリセルからのデータをデータ出
力端子に出力すると共に、このデータの出力に基づき所
定レベルとなるデータ出力確定信号を出力確定信号出力
端子に出力する記憶手段、上記アドレス入力端子にアド
レス信号を与え、上記データ出力端子からのデータを受
け、上記データ出力確定信号が所定レベルになるのに基
づき上記データをラッチして内部へ取り組み、処理を行
う処理手段を備えたものである。
【００１０】また、この発明の請求項２に係るコンピュ
ータは、請求項１に係るコンピュータにおける記憶手段
および処理手段を１チップに備えたものである。
【００１１】また、この発明の請求項３に係る半導体記
憶装置は、それぞれが、複数のメモリセルを有するサブ
メモリセルアレイを複数含む複数のメモリセルアレイ、
上記各サブメモリセルアレイに対応して設けられ、対応
するサブメモリセルアレイに含まれる複数のメモリセル
のうち選択されるメモリセルに記憶されていたデータに
応じた電位が出力される、複数のデータ出力線対、上記
各データ出力線対に設けられ、このデータ出力線対の電
位差を増幅した相補の増幅信号を出力する複数の差動増
幅手段、上記各差動増幅手段からの増幅信号を受け、ア
ドレス信号により選択される増幅信号に応じたデータを
この増幅信号に対応した出力端子に出力する出力手段、
上記各差動増幅手段に対応して設けられ、それぞれが対
応する差動増幅手段から出力ささる増幅信号の一方がＨ
レベル、他方がＬレベルとなると第１の所定レベルとな
るサブ出力確定信号を出力する複数のサブ出力確定信号
発生手段、上記各メモリセルアレイに対応して設けら
れ、各メモリセルアレイに含まれるサブメモリセルアレ
イに対応するサブ出力確定信号発生手段から出力される
複数のサブ出力確定信号を受け、このサブ出力確定信号
が全て上記第１の所定レベルとなると第２の所定レベル
となるアレイ用出力確定信号を出力する複数のアレイ用
出力確定信号発生手段と、上記各複数のアレイ用出力確
定信号発生手段からのアレイ用出力確定信号を受け、少
なくとも上記出力端子に出力されるデータに対応したア
レイ用出力確定信号が全て第２の所定電位となると第３
の所定電位となるデータ出力確定信号を出力確定信号出
力端子に出力するデータ出力確定信号発生手段とを有す
るメイン出力確定信号発生手段を備えたものである。
【００１２】また、この発明の請求項４に係る半導体記
憶装置は、複数のメモリセルを有するメモリセルアレ
イ、上記メモリセルアレイの複数のメモリセルのうち、
アドレス信号に基づき選択されるメモリセルに記憶され
ていたデータに応じた接地電位以上電源電位以下の電位
が出力され、一方の電位と他方の電位との間に電位差が
生じるデータ出力線対、プリチャージ信号を受け、この
プリチャージ信号に基づき上記データ出力線対を上記接
地電位より高く上記電源電位以下のプリチャージ電位に
するプリチャージ手段、上記データ出力線対の一方の電
位および上記接地電位と上記プリチャージ電位との間の
基準電位を受け、一方の電位が基準電位より高いとＨレ
ベル、低いとＬレベルとなる増幅信号を出力する第１の
増幅手段と、上記他方の電位および上記基準電位を受
け、他方の電位が基準電位より高いとＨレベル、低いと
Ｌレベルとなる増幅信号を出力する第２の増幅手段とを
有する差動増幅手段、上記第１の増幅手段および上記第
２の増幅手段からの増幅信号を受け、一方がＨレベル、
他方がＬレベルとなると所定レベルとなる出力確定信号
を出力する出力確定信号発生手段を備えたものである。
【００１３】また、この発明の請求項５に係る半導体記
憶装置は、複数のメモリセルを有するメモリセルアレ
イ、上記メモリセルアレイの複数のメモリセルのうち、
アドレス信号に基づき選択されるメモリセルに記憶され
ていたデータに応じた接地電位以上電源電位以下の電位
が出力され、一方の電位と他方の電位との間に電位差が
生じるデータ出力線対、プリチャージ信号を受け、この
プリチャージ信号に基づき上記データ出力線対を上記接
地電位より高く上記電源電位以下のプリチャージ電位に
するプリチャージ手段、第１の出力ノードおよび第２の
出力ノードを有し、上記データ出力線対の一方の電位お
よび他方の電位を受け、この２つの電位の電位差を検知
増幅した相補信号の一方を第１の出力ノードに出力し、
他方を第２の出力ノードに出力する相補増幅手段と、一
方の電極が上記第１の出力ノードに接続される第１のキ
ャパシタと、一方の電極が上記第２の出力ノードに接続
される第２のキャパシタと、上記第１のキャパシタの他
方の電極に接続される第１の入力ノードを有し、この第
１の入力ノードに与えられる電位が第１の所定電位より
も高いとＨレベルおよびＬレベルの２値レベルのうち一
方のレベルとなり、低いと他方のレベルとなる第１の増
幅信号を第１の増幅信号出力ノードに出力する第１の増
幅手段と、上記第２のキャパシタの他方の電極に接続さ
れる第２の入力ノードを有し、この第２の入力ノードに
与えられる電位が第２の所定電位よりも高いと上記一方
のレベルとなり、低いと上記他方のレベルとなる第２の
増幅信号を第２の増幅信号出力ノードに出力する第２の
増幅手段と、第１の基準電位およびオフセットキャンセ
ル制御信号を受け、このオフセットキャンセル制御信号
に基づき上記第１の基準電位を上記第１の入力ノードお
よび第２の入力ノードに与えるオフセットキャンセル手
段とを有する差動増幅手段、上記第１の増幅信号および
上記第２の増幅信号を受け、この一方がＨレベル、他方
がＬレベルとなると所定レベルとなる出力確定信号を出
力する出力確定信号発生手段を備えたものである。
【００１４】また、この発明の請求項６に係る半導体記
憶装置は、請求項５に係る半導体記憶装置における第１
の所定電位を、差動増幅手段に与えられ、接地電位より
も高く第１の基準電位よりも低い第２の基準電位とし、
第２の所定電位を上記第２の基準電位としたものであ
る。
【００１５】また、この発明の請求項７に係る半導体記
憶装置は、複数のメモリセルを有するメモリセルアレ
イ、上記メモリセルアレイの複数のメモリセルのうちア
ドレス信号に基づき選択されるメモリセルに記憶されて
いたデータに応じた接地電位以上電源電位以下の電位が
出力され、一方の電位と他方の電位との間に電位差が生
じるデータ出力線対、プリチャージ信号を受け、このプ
リチャージ信号に基づき上記データ出力線対を上記接地
電位より高く上記電源電位以下のプリチャージ電位にす
るプリチャージ手段、上記データ出力線対の一方の電位
および他方の電位を受け、この２つの電位の電位差に基
づくプリ増幅信号を出力するプリ増幅手段と、第１の入
力ノードを有し、上記プリ増幅信号をキャパシタを介し
てこの第１の入力ノードに受け、第１の入力ノードに与
えられる電位が第１の所定電位よりも高いとＨレベルお
よびＬレベルの２値レベルのうち一方のレベルとなり、
低いと他方のレベルとなる第１の増幅信号を第１の増幅
信号出力ノードに出力する第１の増幅手段と、第２の入
力ノードを有し、上記プリ増幅信号をキャパシタを介し
てこの第２の入力ノードに受け、第２の入力ノードに与
えられる電位が上記第１の所定電位よりも高い第２の所
定電位よりも高いと上記他方のレベルとなり、上記第２
の所定電位よりも低いと上記一方のレベルとなる第２の
増幅信号を第２の増幅信号出力ノードに出力する第２の
増幅手段と、上記第１の所定電位と第２の所定電位との
間の第１の基準電位およびオフセットキャンセル制御信
号を受け、このオフセットキャンセル制御信号に基づき
上記第１の基準電位を上記第１の入力ノードおよび第２
の入力ノードに与えるオフセットキャンセル手段とを有
する差動増幅手段、上記第１の増幅信号および上記第２
の増幅信号を受け、この一方がＨレベル、他方がＬレベ
ルとなると所定レベルとなる出力確定信号を出力する出
力確定信号発生手段を備えたものである。
【００１６】また、この発明の請求項８に係る半導体記
憶装置は、請求項７に係る半導体記憶装置における第１
の所定電位を差動増幅手段に与えられる第２の基準電位
とし、第２の所定電位を差動増幅手段に与えられる第３
の基準電位としたものである。
【００１７】また、この発明の請求項９に係る半導体記
憶装置は、請求項５または請求項７に係る半導体記憶装
置において、さらに第１の増幅手段は第１の入力ノード
と第１の増幅信号出力ノードとの間に接続され、入力側
に上記第１の入力ノードの電位を受ける第１のインバー
タを有し、第２の増幅手段は第２の入力ノードと第２の
増幅信号出力ノードとの間に接続され、入力側に上記第
２の入力ノードの電位を受ける第２のインバータを有す
るものとし、第１の所定電位を第１のインバータの閾
値、第２の所定電位を第２のインバータの閾値としたも
のである。
【００１８】また、この発明の請求項１０に係るコンピ
ュータは、１ビットのデータが記憶されるメモリセルを
複数有し、第１のレベルと第２のレベルとの間で変化す
る動作要求信号に応じた信号を動作要求信号入力端子か
ら受け、この動作要求信号入力端子に与えられる信号が
上記動作要求信号における第１のレベルから第２のレベ
ルへの変化に応じた変化をすると第３のレベルから第４
のレベルとなるビジー信号をビジー信号出力端子に出力
し、アドレス入力端子から与えられるアドレス信号に応
じたメモリセルからのデータをデータ出力端子に出力す
るとともに、このデータの出力に基づき所定のレベルと
なるデータ出力確定信号を出力確定信号出力端子に出力
する記憶手段、上記アドレス入力端子にアドレス信号を
与え、上記動作要求信号を出力し、上記ビジー信号が第
４のレベルのときは上記動作要求信号の第１のレベルか
ら第２のレベルへの変化を抑制し、上記データ出力端子
からのデータを受け、上記データ出力確定信号が所定レ
ベルになるのに基づき上記データをラッチして内部へ取
り込み、処理を行う処理手段を備えるものである。
【００１９】また、この発明の請求項１１に係るコンピ
ュータは、請求項１０に係るコンピュータにおける記憶
手段と処理手段とを１チップに設けたものである。
【００２０】また、この発明の請求項１２に係る半導体
記憶装置は、１ビットのデータが記憶されるメモリセル
を複数有し、第１のレベルと第２のレベルとの間で変化
する動作要求信号に応じた信号を動作要求信号入力端子
から受け、この動作要求信号入力端子に与えられる信号
が上記動作要求信号における第１のレベルから第２のレ
ベルへの変化に応じた変化をすると第３のレベルから第
４のレベルとなるビジー信号をビジー信号出力端子に出
力し、アドレス入力端子から与えられるアドレス信号に
応じたメモリセルからのデータをデータ出力端子に出力
するとともに、このデータの出力に基づき所定のレベル
となるデータ出力確定信号を出力確定信号出力端子に出
力するものである。
【００２１】また、この発明の請求項１３に係る半導体
記憶装置は、請求項１２に係る半導体記憶装置おいて、
さらにメモリセルは行列状に配置され、各行に対応した
メモリセルに接続され、対応した列が選択されると電位
が接地電位から立ち上げられるワード線と、各列に対応
したメモリセルが接続されるビット線を備え、２値レベ
ルを有するデータ授受完了信号を受け、このデータ授受
完了信号が一方のレベルになるとビジー信号を第３のレ
ベルとし、上記ビジー信号が第３のレベルとなるとアド
レス信号とは独立して上記ワード線が全て接地電位にさ
れるとともに、上記ビット線が全てプリチャージ電位に
プリチャージされるものである。
【００２２】また、この発明の請求項１４に係る半導体
記憶装置は、請求項１２に係る半導体記憶装置におい
て、さらにメモリセルは行列状に配置され、各行に対応
したメモリセルに接続され、対応した列が選択されると
電位が接地電位から立ち上げられるワード線と、各列に
対応したメモリセルが接続されるビット線と、データ出
力端子に対応して設けられ、アドレス信号に基づき選択
されたメモリセルからのデータを受けて上記データ出力
端子にこのデータを出力するとともに、データ出力確定
信号の所定レベルへの変化に応じてこのデータをラッチ
する出力回路を備え、上記データ出力確定信号が所定レ
ベルになるとビジー信号を第３のレベルとし、上記ビジ
ー信号が第３のレベルとなるとアドレス信号とは独立し
て上記ワード線が全て接地電位にされるとともに、上記
ビット線が全てプリチャージ電位にプリチャージされる
ものである。
【００２３】また、この発明の請求項１５に係る半導体
記憶装置は、複数のＤＲＡＭメモリセルを有し、メイン
メモリ用アドレス信号を受けて、このアドレス信号に基
づき選択されるＤＲＡＭメモリセルに記憶されたデータ
を出力するとともに、このデータの出力に応じて第１の
所定レベルとなるメインメモリ用出力確定信号を出力す
るメインメモリ、複数のＳＲＡＭメモリセルを含み、キ
ャッシュメモリ用アドレス信号を受けて、このアドレス
信号に基づき選択されるＳＲＡＭメモリセルに記憶され
たデータを出力するとともに、このデータの出力に応じ
て第２の所定レベルとなるキャッシュメモリ用出力確定
信号を出力するＳＲＡＭメモリアレイと、複数のＳＲＡ
Ｍメモリセルを含み、上記キャッシュメモリ用アドレス
信号を受け、このアドレス信号に基づき選択されるＳＲ
ＡＭメモリセルに記憶されたタグアドレスデータを出力
するタグメモリアレイとを有するキャッシュメモリ、上
記メインメモリ用アドレス信号の上記タグアドレスデー
タに対応する部分および上記タグアドレスデータを受
け、両者が一致すると第１のレベルとなり、不一致であ
ると第２のレベルとなるキャッシュヒット信号を出力す
るコンパレータ手段、上記メインメモリからのデータと
メインメモリ用出力確定信号、上記キャッシュメモリか
らのデータとキャッシュメモリ用出力確定信号、とよび
上記コンパレータ手段からのキャッシュヒット信号を受
け、このキャッシュヒット信号が第１のレベルであると
上記キャッシュメモリからのデータに応じた出力データ
を出力するとともに、上記キャッシュメモリ用出力確定
信号が第２の所定レベルになるのに応じて第３の所定レ
ベルとなるデータ出力確定信号を出力し、上記キャッシ
ュヒット信号が第２のレベルであると上記メインメモリ
からのデータに応じた出力データを出力するとともに、
上記メインメモリ用出力確定信号が第１の所定レベルに
なるのに応じて第３の所定レベルとなるデータ出力確定
信号を出力するマルチプレクサ手段を備えるものであ
る。
【００２４】
【作用】この発明の請求項１に係るコンピュータにおい
ては、記憶手段がアドレス信号に応じたメモリセルから
のデータをデータ出力端子に出力すると共に、このデー
タの出力に基づき所定レベルとなるデータ出力確定信号
を出力確定信号出力端子に出力し、処理手段が記憶手段
のデータ出力端子からのデータおよび出力確定信号出力
端子からのデータ出力確定信号を受け、このデータ出力
確定信号が所定のレベルとなるとデータをラッチして内
部に取り込み、処理を行うので、このコンピュータを最
悪条件の高温、低電源電圧下で使用していないときは記
憶手段の最大アクセス時間よりも短い時間でデータ出力
確定信号が所定レベルとなるため、処理手段に最大アク
セス時間が経過してからデータをラッチし内部に取り込
み、処理する動作をさせなくてよいので、無駄な待機時
間が抑制され高速動作が可能となる。
【００２５】また、この発明の請求項２に係るコンピュ
ータにおいては、請求項１に係るコンピュータと同様
に、記憶手段がアドレス信号に応じたメモリセルからの
データを出力すると共に、このデータの出力に基づき所
定レベルとなるデータ出力確定信号を出力し、処理手段
が記憶手段からのデータおよびデータ出力確定信号を受
け、このデータ出力確定信号が所定のレベルとなるとデ
ータをラッチして内部に取り込み、処理を行うので、こ
のコンピュータを最悪条件の高温、低電源電圧下で使用
していないときは記憶手段の最大アクセス時間よりも短
い時間でデータ出力確定信号が所定レベルとなるため、
無駄な待機時間が抑制され高速動作が可能となる。
【００２６】さらに、処理手段と記憶手段とは１チップ
に設けられているため、チップ内のインターフェイスは
データ出力確定信号を使用して高速に行われ、外部との
インターフェイスは固定周波数に同期させた従来のシス
テムのインターフェイスを使用でき、従来のシステムの
コンピュータをこの請求項２に係るコンピュータと差し
替えることにより、コンピュータのピン数やシステムデ
ータバスの数を増加させる事なくシステム全体の高速化
を容易に図ることができる。
【００２７】また、この発明の請求項３に係る半導体記
憶装置においては、少なくとも出力端子に出力されるデ
ータに対応したアレイ用出力確定信号が全て第２の所定
レベルとなると第３の所定レベルとなるデータ出力確定
信号を出力するので、最悪条件の高温、低電源電圧下で
使用していないときは半導体記憶装置の最大アクセス時
間よりも短い時間でデータ出力確定信号が第３の所定レ
ベルとなるため、この半導体記憶装置からのデータを受
けて所定の動作をする装置は最大アクセス時間が経過し
てから所定動作を始めなくてもデータ出力確定信号が第
３の所定レベルとなって所定動作を始めることで無駄な
待機時間が抑制され高速動作が可能となる。
【００２８】さらに、サブメモリセルアレイごとにサブ
出力確定信号発生手段を設け、複数のサブメモリアレイ
を有するメモリセルアレイごとに、各メモリセルアレイ
内の複数のサブ出力確定信号が全て第１の所定レベルと
なると第２の所定レベルとなるアレイ用出力確定信号を
出力するアレイ用出力確定信号発生手段を設け、少なく
とも出力端子に出力されるデータに対応したアレイ用出
力確定信号が全て第２の所定レベルとなると第３の所定
レベルとなるデータ出力確定信号を出力するデータ出力
確定信号発生手段を設けているので、出力端子に出力さ
れるデータに対応していないアレイ用出力確定信号が第
２の所定レベルとなるのが遅いか、または全く第２の所
定レベルとならない場合もデータ出力確定信号はこれに
引きずられて遅くなったり出力されなかったりすること
がなく、高速動作が可能となり、また、各メモリセルア
レイに対応するアレイ用出力確定信号は、このメモリセ
ルアレイに含まれるサブメモリセルアレイからの出力が
全て確定してから第２の所定レベルとなるようになって
いるので、１つのメモリアレイ内の複数のサブメモリセ
ルアレイから複数の出力端子にデータが出力される他ビ
ット品の場合、この出力端子からのデータが全て確定し
てからデータ出力確定信号第３の所定レベルとなるの
で、ある出力端子のデータはまだ確定していないのにデ
ータ出力確定信号が第３の所定レベルとなることがな
く、確実な動作が可能となる。
【００２９】また、この発明の請求項４に係る半導体記
憶装置においては、差動増幅手段からの増幅信号が確定
してから所定レベルとなる出力確定信号を出力する出力
確定信号発生手段を備えているので、この出力確定信号
が所定レベルになるのに応じてこの半導体記憶装置のデ
ータを受ける装置を動作させれば、最悪条件の高温、低
電源電圧下で使用していないときは最大アクセス時間よ
りも短い時間で出力確定信号が所定レベルとなるため、
無駄な待機時間が抑制され高速動作が可能となる。
【００３０】さらに、第１の増幅手段と第２の増幅手段
がデータ出力線の電位および接地電位とプリチャージ電
位との間の基準電位を受けているため、データ出力線対
がプリチャージ電位にプリチャージされているとき、第
１および第２の増幅手段がオフセット電圧による出力を
出さないように基準電位をプリチャージ電位よりも低く
しておくことで、データ出力線対をプリチャージしてい
るときに差動増幅手段のオフセット電圧により誤って出
力確定信号が所定レベルとなるのが防がれる。
【００３１】また、この発明の請求項５に係る半導体記
憶装置においては、請求項４に係る半導体記憶装置と同
様に、差動増幅手段からの増幅信号が確定してから所定
レベルとなる出力確定信号を出力する出力確定信号発生
手段を備えているので、この出力確定信号が所定レベル
になるのに応じてもの半導体記憶装置のデータを受ける
装置を動作させれば、最悪条件の高温、低電源電圧下で
使用していないときは最大アクセス時間よりも短い時間
で出力確定信号が所定レベルとなるため、無駄な待機時
間が抑制され高速動作が可能となる。
【００３２】さらに、第１の増幅手段の第１の入力ノー
ドに第１のキャパシタを接続し、第２の増幅手段の第２
の入力ノードに第２のキャパシタを接続し、第１および
第２の入力ノードと入力される信号との間を非導通にし
ておき、データ出力線対がプリチャージ電位にプリチャ
ージされるとき、第１および第２の増幅手段がオフセッ
ト電圧による出力を出さないように、オフセットキャン
セル手段により第１および第２の入力ノードに第１の基
準電位を与えることで、データ出力線対をプリチャージ
しているときに差動増幅手段のオフセット電圧により誤
って出力確定信号が所定レベルとなるのが防がれる。
【００３３】また、この発明の請求項６に係る半導体記
憶装置においても、請求項５に係る半導体記憶装置と同
様にして高速動作が可能となり、データ出力線対をプリ
チャージしているときに差動増幅手段のオフセット電圧
により誤って出力確定信号が所定レベルとなるのが防が
れる。
【００３４】また、この発明の請求項７に係る半導体記
憶装置においては、請求項４に係る半導体記憶装置と同
様に、差動増幅手段からの増幅信号が確定してから所定
レベルとなる出力確定信号を出力する出力確定信号発生
手段を備えているので、この出力確定信号が所定レベル
になるのに応じてこの半導体記憶装置のデータを受ける
装置を動作させれば、最悪条件の高温、低電源電圧下で
使用していないときは最大アクセス時間よりも短い時間
で出力確定信号が所定レベルとなるため、無駄な待機時
間が抑制され高速動作が可能となる。
【００３５】さらに、第１の増幅手段の第１の入力ノー
ドおよび第２の増幅手段の第２の入力ノードに入力され
る信号はキャパシタを介して入力されるようにし、第１
および第２の入力ノードと入力される信号との間を非導
通にしておき、データ出力線対がプリチャージ電位にプ
リチャージされるとき、第１および第２の増幅手段がオ
フセット電圧による出力をださないように、オフセット
キャンセル手段により第１および第２の入力ノードに第
１の基準電位を与えることで、データ出力線対をプリチ
ャージしているときに差動増幅手段のオフセット電圧に
より誤って出力確定信号が所定レベルとなるのが防がれ
る。
【００３６】また、この発明の請求項８に係る半導体記
憶装置においても、請求項７に係る半導体記憶装置と同
様にして高速動作が可能となり、データ出力線対をプリ
チャージしているときに差動増幅手段のオフセット電圧
により誤って出力確定信号が所定レベルとなるのが防が
れる。
【００３７】また、この発明の請求項９に係る半導体記
憶装置においても、請求項５または請求項７に係る半導
体記憶装置と同様にして高速動作が可能となり、データ
出力線対をプリチャージしているときに差動増幅手段の
オフセット電圧により誤って出力確定信号が所定レベル
となるのが防がれる。
【００３８】また、この発明の請求項１０に係るコンピ
ュータにおいては、請求項１に係るコンピュータと同様
に、記憶手段がアドレス信号に応じたメモリセルからの
データをデータ出力端子に出力すると共に、このデータ
の出力に基づき所定レベルとなるデータ出力確定信号を
出力確定信号出力端子に出力し、処理手段が記憶手段の
データ出力端子からのデータおよび出力確定信号出力端
子からのデータ出力確定信号を受け、このデータ出力確
定信号が所定のレベルとなるとデータをラッチして内部
に取り込み、処理を行うので、このコンピュータを最悪
条件の高温、低電件電圧下で使用していないときは記憶
手段の最大アクセス時間よりも短い時間でデータ出力確
定信号が所定レベルとなるため、処理手段に最大アクセ
ス時間が経過してからデータをラッチし内部に取り込
み、処理する動作をさせなくてよいので、無駄な待機時
間が抑制され高速動作が可能となる。
【００３９】また、この発明の請求１１に係るコンピュ
ータにおいては、請求項１０に係るコンピュータと同様
に無駄な待機時間が抑制され高速動作が可能となる。
【００４０】さらに、処理手段と記憶手段とは１チップ
に設けられているため、チップ内のインターフェイスは
データ出力確定信号を使用して高速に行われ、外部との
インターフェイスは固定周波数に同期させた従来のシス
テムのインターフェイスを使用でき、従来のシステムの
コンピュータをこの請求項１１に係るコンピュータと差
し替えることにより、コンピュータのピン数やシステム
データバスの数を増加させる事なくシステム全体の高速
化を容易に図ることができる。
【００４１】また、この発明の請求項１２に係る半導体
記憶装置においては、アドレス信号に応じたメモリセル
からのデータをデータ出力端子に出力すると共に、この
データの出力に基づき所定レベルとなるデータ出力確定
信号を出力確定信号出力端子に出力するので、このデー
タ出力確定信号が所定レベルになるのに応じてこの半導
体記憶装置のデータを受ける装置を動作させれば、最悪
条件の高温、低電源電圧下で使用していないときは最大
アクセス時間よりも短い時間で出力確定信号が所定レベ
ルとなるため、無駄な待機時間が抑制され高速動作が可
能となる。
【００４２】さらに、動作要求信号を受け、この動作要
求信号が第１のレベルから動作要求を示す第２のレベル
に変化するとビジー信号を第３のレベルから第４のレベ
ルとして、この半導体記憶装置が動作中であることを示
すことで、動作中に動作要求されることを抑制すること
が可能となる。
【００４３】また、この発明の請求項１３に係る半導体
記憶装置においても、請求項１２に係る半導体記憶装置
と同様にして高速動作が可能となり、動作中に動作要求
されることを抑制することが可能となる。
【００４４】また、この発明の請求項１４に係る半導体
記憶装置においても、請求項１２に係る半導体記憶装置
と同様にして高速動作が可能となり、動作中に動作要求
されることを抑制することが可能となる。
【００４５】また、この発明の請求項１５に係る半導体
記憶装置においては、キャッシュヒット信号がキャッシ
ュヒットを示す第１のレベルのときはキャッシュメモリ
用出力確定信号により、キャッシュミスを示す第２のレ
ベルのときはメインメモリ用出力確定信号により所定レ
ベルとなるデータ出力確定信号を出力するので、このデ
ータ出力確定信号が所定レベルになるのに応じてこの半
導体記憶装置のデータを受ける装置を動作させれば、最
悪条件の高温、低電源電圧下で使用していないときはキ
ャッシュヒット時およびキャッシュミス時ともに最大ア
クセス時間よりも短い時間で出力確定信号が所定レベル
となるため、無駄な待機時間が抑制され高速動作が可能
となる。
【００４６】
【実施例】実施例１．以下にこの発明の実施例１につい
て、図１から図９に基づいて説明する。まず図１はMPU
(Micro Processor Unit) 10とSRAM 11 を備えたコンピ
ュータを示しており、MPU 10はこの発明の処理手段の一
例で、アドレス信号A i (i= 0,1,…,16)、SRAM 11 から
のデータD j (j= 0,1,…,7) の読み出しを行うための出
力イネーブル信号/OE およびSRAM 11 へのデータD j の
書き込みを行うためのライトイネーブル信号/WE を発生
してSRAM 11 に与え、SRAM 11 から出力されるデータD
jおよびデータ出力確定信号OAを受け、SRAM 11 からデ
ータD j を読み出す際は出力イネーブル信号/OE をＬレ
ベル、ライトイネーブル信号/WE をＨレベルとして、デ
ータ出力確定信号OAがＨレベルとなると入力されるデー
タD j をラッチして内部に取り込み処理し、このときSR
AM 11 とのアクセスにはクロック信号を利用せず、SRAM
11 へデータを書き込む際は出力イネーブル信号/OE を
Ｈレベル、ライトイネーブル信号/WE をＬレベルとし
て、書き込みデータD j をSRAM 11 に出力する。
【００４７】また、SRAM 11 はこの発明の記憶手段およ
び半導体記憶装置の一例で、MPU 10からのアドレス信号
A i 、出力イネーブル信号/OE およびライトイネーブル
信号/WE を受け、出力イネーブル信号/OE がＬレベル、
ライトイネーブル信号がＨレベルであるとアドレス信号
により選択されるメモリセルからデータD j を出力し、
このデータD j が確定するとＨレベルとなるデータ出力
確定信号OAを出力し、出力イネーブル信号/OE がＨレベ
ル、ライトイネーブル信号がＬレベルであるとアドレス
信号により選択されるメモリセルにデータD j を書き込
む。
【００４８】図２は図１に示されたコンピュータの高
温、低電源電圧下の最悪条件よりももっと良好な条件で
のSRAM 11 からMPU 10にデータD j を読み出す動作を示
すタイミング図で、まず、MPU 10から出力されるライト
イネーブル信号/WE が図２の（ｃ）に示すようにＨレベ
ルのままで、出力イネーブル信号/OE が図２の（ｂ）に
示すように時刻ｔ0 でＬレベルに立ち下げられ、所望の
アドレス信号A i (=b)が図２の（ａ）に示すように時刻
ｔ1 で与えられると、このアドレス信号A i により選択
されたメモリセルからのデータD j (=D b ）が図２の
（ｄ）に示されるように時刻ｔ2 で出力され始める。す
るとこれに基づきデータD j が確定したことを示すデー
タ出力確定信号OAが図２の（ｅ）に示すように時刻ｔ3
でＨレベルに立ち上がる。
【００４９】すると、MPU 10はこれを受けてデータD j
をラッチして内部に取り込み処理をし、さらに次のアド
レス信号A i (=c)を図２の（ａ）に示すように時刻ｔ4
でSRAM 11 に与える。SRAM 11 はこれを受けてプリチャ
ージ動作を行い、この間データD j は図２の（ｄ）に示
すように時刻ｔ5 から時刻ｔ6 までハイインピーダンス
(Hi-Z)となり、データ出力確定信号OAは図２の（ｅ）に
示すようにＬレベルに立ち下がる。そして、アドレス信
号A i により選択されたメモリセルからのデータD j (=
D c ）が図２の（ｄ）に示されるように時刻ｔ6 で出力
され始めると、これに基づきデータD j が確定したこと
を示すデータ出力確定信号OAが図２の（ｅ）に示すよう
に時刻ｔ7 でＨレベルに立ち上がり、時刻ｔ2 から時刻
ｔ5 までの動作と同様に動作する。
【００５０】このように、この実施例１では高温、低電
源電圧下の最悪条件よりももっと良好な条件で動作する
場合、従来のものではMPU が最大アドレスアクセス時間
ｔAA C (max) 経過するまではデータD j をラッチして内
部に取り込み処理し、次のアドレス信号A i を発生する
という動作をせず無駄な待機時間があったのに対し、ア
ドレスアクセス時間ｔAAC （＝ｔ3 −ｔ1 ）でデータD
j をラッチして内部に取り込み処理し、次のアドレス信
号A i を発生するという動作をし、無駄な待機時間を抑
制して高速化している。
【００５１】次にこの実施例１における図１に示された
SRAM 11 の構成について図３から図８に基づき説明す
る。図３はSRAM 11のブロック図で、図おいて１２は外
部からのアドレス信号A i (i= 0,1,…,16)を受け、この
アドレス信号A i と同じ論理の内部回路のためのロウア
ドレス信号RA0 〜RA8 、ブロックアドレス信号BA9 〜BA
13、コラムアドレス信号CA14〜CA16およびこの反転信号
/RA0〜/RA8,/BA9 〜/BA1 3,/CA14 〜/CA16 を出力するア
ドレスバッファ、１３はアドレスバッファ１２からのロ
ウアドレス信号RA0,/RA0〜RA8,/RA8を受け、RA0,/RA0お
よびRA1,/RA1に基づき１つがＨレベルとなるロウプリデ
コード信号X0〜X3、RA2,/RA2およびRA3,/RA3に基づき１
つがＨレベルとなるロウプリデコード信号X4〜X7、RA4,
/RA4およびRA5,/RA5およびRA6,/RA6に基づき１つがＨレ
ベルとなるロウプリデコード信号X8〜X15 、RA7,/RA7お
よびRA8,/RA8に基づき１つがＨレベルとなるロウプリデ
コード信号X16 〜X19 を出力するロウプリデコーダであ
る。
【００５２】１４はアドレスバッファ１２からのブロッ
クアドレス信号BA9,/BA9〜BA13,/BA13を受け、BA9,/ BA
9 およびRA10,/RA10に基づき１つがＨレベルとなるＺプ
リデコード信号Z0〜Z3、BA11,/BA11およびBA12,/BA12お
よびBA13,/BA13に基づき１つがＨレベルとなるＺプリデ
コード信号Z4〜Z11 を出力するＺプリデコーダ、１５は
アドレスバッファ１２からのコラムアドレス信号CA14,/
CA14〜CA16,/CA16を受け、CA14,/CA14およびCA15,/CA15
およびCA16,/CA16に基づき１つがＨレベルとなるコラム
デコード信号Y0〜Y7を出力するコラムデコーダ、１６は
Ｚプリデコーダ１４からのＺプリデコード信号Z0〜Z11
に基づき１つがＨレベルとなるブロック選択信号BS0 〜
BS31を出力するブロック選択信号発生回路である。
【００５３】１７はブロック選択信号発生回路１６から
のブロック選択信号BSK (k=0,1, …,31)およびロウプリ
デコーダ13からのロウプリデコーダ信号X1(1=16,17,18,
19)を受け、例えばBS7 がＨレベルでX17 がＨレベルな
らばV71 がＨレベル、BS17がＨレベルでX19 がＨレベル
ならばV173がＨレベルとなるといったふうに、１つがＨ
レベルとなるサブデコード信号V k(1-16) を出力するロ
ウサブデコード回路、１８はロウプリデコーダ１３から
のロウプリデコード信号X0〜X15 およびロウサブデコー
ド回路１７からのサブデコード信号V k(1-16) を受け、
１２８本のグローバル選択線のうち１本をＨレベルと
し、Ｈレベルとなるブロック選択信号BSKに対応するブ
ロックの５１２本のローカルワード線のうち１本をＨレ
ベルとするロウデコーダ１８である。
【００５４】１９はアドレスバッファ１２からのアドレ
ス信号を受け、このアドレス信号が変化すると所定期間
Ｈレベルとなるワンショットパルスからなるアドレス変
化信号ATD を出力するアドレス変化検知回路、２０はア
ドレス変化検知回路１９からのアドレス変化信号ATD を
受け、このアドレス変化信号ATD がＨレベルになるのに
応じて所定期間Ｌレベルとなるプリチャージ信号/ φp
を出力するプリチャージ信号発生回路、２１は複数のグ
ローバルワード線および複数のローカルワード線と、こ
れらワード線に垂直に配置される複数のビット線対と、
各ビット線対とローカルワード線との交点に対応して配
置される複数のメモリセルと、各ビット線対に対応して
設けられプリチャージ信号発生信号からのプリチャージ
信号/ φp がＬレベルとなるとビット線対を電源電位Ｖ
cc (例えば5.0V) にプリチャージする複数のビット線プ
リチャージ回路を有するメモリセルアレイ、２２はブロ
ック選択信号発生回路１６からのブロック選択信号BSK
およびコラムデコーダ１５からのコラムデコード信号Y0
〜Y7を受け、Ｈレベルとなるブロック信号BSK に相当す
るブロックのコラム選択信号CSL0〜CSL7のうちの１つを
Ｈレベルとするコラム選択回路である。
【００５５】２３はコラム選択回路２２からのコラム選
択信号CSL0〜CSL7を受け、Ｈレベルとなるコラム選択信
号に対応したビット線対をＩ／Ｏ線対に選択的に接続す
るIOゲート回路、２４はIOゲート回路２３からＩ／Ｏ線
対により伝達される電位IO0,/IO0〜IO7,/IO7を増幅した
増幅信号RD0 〜RD7 を出力する差動増幅手段、２５は差
動増幅手段２４からの増幅信号を受け、これに応じたデ
ータ出力確定信号OAを出力する出力確定信号発生回路、
２６は外部から出力イネーブル信号/OE を受け、内部回
路のための内部出力イネーブル信号/OE を出力する/OE
バッファ、２７は外部からライトイネーブル信号/WE を
受け、内部回路のための内部ライトイネーブル信号/WE
を出力する/WE バッファ、２８は/OE バッファ２６から
の内部出力イネーブル信号/OE を受け、この内部出力イ
ネーブル信号/OE がＬレベルであると差動増幅回路２４
からの増幅信号RD0 〜RD7 に応じたデータD0〜D7を入出
力端子２９へ出力し、内部出力イネーブル信号/OE がＨ
レベルであると入出力端子２９に与えられるデータD0〜
D7に応じた書き込みデータWD0 〜WD7 を出力する入出力
回路である。
【００５６】３０は/WE バッファ２７からの内部ライト
イネーブル信号/WE を受け、この内部ライトイネーブル
信号/WE がＬレベルであると入出力回路２８からの書き
込みデータWD0 〜WD7 に応じた電位をIO0,/IO0〜IO7,/I
O7としてIOゲート回路２３内のＩ／Ｏ線対に伝えるライ
トバッファ、３１はブロック選択信号発生回路１６から
のブロック選択信号BS0 〜BS31を受け、ブロック選択信
号BS0 〜BS31それぞれに対応したセンスアンプイネーブ
ル信号SE0 〜SE31を出力するセンスアップイネーブル信
号発生回路で、センスアンプイネーブル信号SEk は対応
するブロック選択信号BSk がＬレベルのときはＬレベル
となり、Ｈレベルのときは接地電位よりも高く、電源電
位Ｖcc よりも少し低い電位となる。
【００５７】図４は図３に示されたメモリセルアレイ２
１およびロウデコーダ１８の概略ブロック図で、図５は
図４の要部拡大図である。図４および図５において、１
８１はロウデコーダ１８に含まれ、ロウプリデコーダ１
３からのロウプリデコード信号X0〜X15 を受け、グロー
バルワード線２１０の電位GWL0, GWL1, …,GWL127 のう
ちち１つをＨレベルとするグローバルロウデコーダ、１
８２はロウデコーダ１８に含まれ、ロウサブデコード回
路１７からのサブデコード信号V00 〜V03,V10〜V13,…,
V310 〜V313を受け、対応するローカルワード線をＨレ
ベルにするローカルロウデコーダである。そして、図４
に示すようにSRAM １１はローカルロウデコーダ１８２
により３２個のメモリセルアレイ２１に分割され、グロ
ーバルロウデコーダ、１８１を挟んで両側に１６個づつ
配置されている。
【００５８】図６は図５よりもさらに詳細に示した回路
図で、図６に示すように各メモリセルアレイ２１に対応
して上下に４体づつ計８対のIOゲート回路２３に含まれ
るＩ／Ｏ線対２３０が配置され、各メモリセルアレイ２
１はメモリセルMCが接続されているビット線対２１２が
この８対のＩ／Ｏ線対のうちどのＩ／Ｏ線２３０に接続
されるかでさらに８つのサブメモリセルアレイに接続さ
れている。また、ローカルロウデコーダ１８２は一方の
入力がグローバルワード線に接続され、他方の入力にサ
ブデコード信号V k0〜V k3のうち１つを受けるＮＡＮＤ
回路１８２ａとこのＮＡＮＤ回路１８２ａの出力を入力
側に受け、出力側がローカルワード線に接続されるイン
バータ１８２ｂとを有する。
【００５９】さらにコラム選択回路２２は各Ｉ／Ｏ線対
２３０に対応してメモリアレイに８個設けられ、それぞ
れがブロック選択信号BSk およびコラムデコード信号Y0
〜Y7を受け、ブロック選択信号BSk がＬレベルならば全
てＬレベルとなり、ＨレベルならばＨレベルのコラムデ
コード信号Y0〜Y7に対応して１つがＨレベルとなるコラ
ム選択信号CSL0〜CSL7を出力し、IOゲート回路２３に含
まれるIOゲート２３１のＨレベルとなるコラム選択信号
CSL m をゲート電極に受けるｎチャネルＭＯＳトランジ
スタ２３１ａおよび２３１ｂが導通し、これに対応した
ビット線対２１２がＩ／Ｏ線対２３０に接続される。ま
た、各ビット線対２１２には電源電位が与えられる電源
電位ノード１１０との間に接続され、ゲート電極にプリ
チャージ信号/ φp を受けるｐチャネルトランジスタ２
１３ａおよび２１３ｂからなるビット線プリチャージ回
路２１３に接続されている。
【００６０】また、Ｉ／Ｏ線対２３０はＩ／Ｏ線プリチ
ャージ回路２３２を構成するゲート電極にプリチャージ
信号/ φp を受けるｐチャネルＭＯＳトランジスタを介
して電源電位ノード１１０に接続されている。さらに、
各Ｉ／Ｏ線対２３０には差動増幅回路２４が接続され、
この差動増幅回路２４はＩ／Ｏ線２３０がプリチャージ
されているときにオフセット電圧が原因でＨレベルの増
幅信号RDknを出力しないように正相入力側にプリチャー
ジされる電源電位ＶCCよりも100mV 程度低い基準電位Ｖ
ref （ＶCC＝5.0Vのとき4.9V）を受け、逆相入力側にＩ
／Ｏ線対２３０の一方の電位IOn を受け増幅信号RDknを
出力する第１の増幅回路と、正相入力側に基準電位Ｖ
ref を受け、逆相入力側にＩ／Ｏ線対２３０の他方の電
位/IO n を受け増幅信号/RD knを出力する第２の増幅回
路とを有する。そして、２５０は各差動増幅回路２４に
対応して設けられ、対応した増幅信号増幅信号RDkn,/RD
knを受け、どちらかがＨレベルとなるとＨレベルとなる
サブ出力確定信号発生回路で、一方の入力が差動増幅回
路２４の第１の増幅回路２４０の出力に接続され、他方
の入力が第２の増幅回路２４１の出力に接続されるＮＯ
Ｒ回路２５０ａと、入力がこのＮＯＲ回路２５０ａの出
力に接続され、出力側からサブ出力確定信号SOA knを出
力するインバータ２５０ｂとからなる。
【００６１】図７はメモリセルMCおよび差動増幅回路２
４の具体的回路図を示す回路図で、メモリセルMCにおい
て２１４ａは電源電位ノード１１０とノード２１４ｂと
の間に接続された抵抗、２１４ｃは電源電位ノード１１
０とノード２１４ｄとの間に接続された抵抗、２１４ｅ
はノード２１４ｂと接地電位ノード１１１との間に接続
されゲート電極がノード２１４ｄに接続されたｎチャネ
ルＭＯＳトランジスタからなるドライバトランジスタ、
２１４ｆはノード２１４ｄと接地電位ノード１１１との
間に接続され、ゲート電極がノード２１４ｂに接続され
たｎチャネルＭＯＳトランジスタからなるドライバトラ
ンジスタ、２１４ｇはノード２１４ｂとビット線２１２
ａとの間に接続され、ゲート電極がローカルワード線２
１１に接続されたｎチャネルＭＯＳトランジスタからな
るアクセストランジスタ、２１４ｈはノード２１４ｄと
ビット線２１２ｂとの間に接続され、ゲート電極がロー
カルワード線２１１に接続されたｎチャネルＭＯＳトラ
ンジスタからなるアクセストランジスタである。
【００６２】また、差動増幅回路２４において、２４０
はレベルシフタ２４２とカレントミラーセンスアンプ２
４３とを有する第１の増幅回路、２４１はレベルシフタ
２４４とカレントミラーセンスアンプ２４５とを有する
第２の増幅回路で、レベルシフタ２４２において２４２
ａは電源電位ノード１１０とノード２４２ｂとの間に接
続され、ゲート電極に基準電位Ｖref を受けるｎチャネ
ルＭＯＳトランジスタ、２４２ｃは電源電位ノード１１
０とノード２４２ｄとの間に接続され、ゲート電極にＩ
／Ｏ線２３０ａの電位IOn を受けるｎチャネルＭＯＳト
ランジスタ、２４２ｅはドレイン電極がノード２４２ｂ
に接続され、ゲート電極がノード２４２ｄに接続された
ｎチャネルＭＯＳトランジスタ、２４２ｆはノード２４
２ｄとｎチャネルＭＯＳトランジスタ２４２ｅのソース
電極との間に接続され、ゲート電極がノード２４２ｂに
接続され、ｎチャネルＭＯＳトランジスタ２４２ｅとで
クロスカップル回路を構成するｎチャネルＭＯＳトラン
ジスタ、２４２ｇはｎチャネルＭＯＳトランジスタ２４
２ｅおよび２４２ｆのソース電極と接地電位ノード１１
１との間に接続され、ゲート電極にブロック選択信号BS
k がＨレベルとなると接地電位よりも高く、電源電位Ｖ
ccよりも少し低い電位となるセンスアップイネーブル信
号SEk (k=0,1, …,31)を受け、飽和領域で動作して定電
流源となっているｎチャネルＭＯＳトランジスタであ
る。
【００６３】また、カレントミラーセンスアンプ２４３
において、２４３ａは電源電位ノード１１０とノード２
４３ｂとの間に接続され、ゲート電極がノード２４３ｂ
に接続されたｐチャネルＭＯＳトランジスタ、２４３ｃ
は電源電位ノード１１０と増幅信号RDknが出力される出
力ノード２４３ｄとの間に接続され、ゲート電極がノー
ド２４３ｂに接続され、ｐチャネルＭＯＳトランジスタ
２４３ａとでカレントミラー回路を構成するｐチャネル
ＭＯＳトランジスタ、２４３ｅはドレイン電極がノード
２４３ｂに接続され、ゲート電極がレベルシフタ２４２
におけるノード２４２ｂに接続されたｎチャネルＭＯＳ
トランジスタ、２４３ｆは出力ノード２４３ｄとｎチャ
ネルＭＯＳトランジスタ２４３ｅのソース電極との間に
接続され、ゲート電極がレベルシフタ２４２のノード２
４２ｄに接続されたｎチャネルＭＯＳトランジスタ、２
４３ｇはｎチャネルＭＯＳトランジスタ２４３ｅおよび
２４３ｆのソース電極と接地電位ノード１１１との間に
接続され、ゲート電極にセンスアンプイネーブル信号SE
k を受け、飽和状態で動作して定電流源となっているｎ
チャネルＭＯＳトランジスタである。
【００６４】また、レベルシフタ２４４において２４４
ａは電源電位ノード１１０とノード２４４ｂとの間に接
続され、ゲート電極に基準電位Ｖref を受けるｎチャネ
ルＭＯＳトランジスタ、２４４ｃは電源電位ノード１１
０とノード２４４ｄとの間に接続され、ゲート電極にＩ
／Ｏ線２３０ｂの電位/IO n を受けるｎチャネルＭＯＳ
トランジスタ、２４４ｅはドレイン電極がノード２４４
ｂに接続され、ゲート電極がノード２４４ｄに接続され
たｎチャネルＭＯＳトランジスタ、２４４ｆはノード２
４４ｄとｎチャネルＭＯＳトランジスタ２４４ｅのソー
ス電極との間に接続され、ゲート電極がノード２４４ｂ
に接続され、ｎチャネルＭＯＳトランジスタ２４４ｅと
でクロスカップル回路を構成するｎチャネルＭＯＳトラ
ンジスタ、２４４ｇはｎチャネルＭＯＳトランジスタ２
４４ｅおよび２４４ｆのソース電極と接地電位ノード１
１１との間に接続され、ゲート電極にセンスアンプイネ
ーブル信号SEk を受け、飽和領域で動作して定電流源と
なっているｎチャネルＭＯＳトランジスタである。
【００６５】また、カレントミラーセンスアンプ２４５
において、２４５ａは電源電位ノード１１０とノード２
４５ｂとの間に接続され、ゲート電極がノード２４５ｂ
に接続されたｐチャネルＭＯＳトランジスタ、２４５ｃ
は電源電位ノード１１０と増幅信号RDknが出力される出
力ノード２４５ｄとの間に接続され、ゲート電極がノー
ド２４５ｂに接続され、ｐチャネルＭＯＳトランジスタ
２４５ａとでカレントミラー回路を構成するｐチャネル
ＭＯＳトランジスタ、２４５ｅはドレイン電極がノード
２４５ｂに接続され、ゲート電極がレベルシフタ２４４
におけるノード２４４ｂに接続されたｎチャネルＭＯＳ
トランジスタ、２４５ｆは出力ノード２４５ｄとｎチャ
ネルＭＯＳトランジスタ２４５ｅのソース電極との間に
接続され、ゲート電極がレベルシフタ２４４のノード２
４４ｄに接続されたｎチャネルＭＯＳトランジスタ、２
４５ｇはｎチャネルＭＯＳトランジスタ２４５ｅおよび
２４５ｆのソース電極と接地電位ノード１１１との間に
接続され、ゲート電極にセンスアンプイネーブル信号SE
k を受け、飽和状態で動作して定電流源となっているｎ
チャネルＭＯＳトランジスタである。
【００６６】このようにこの実施例１における第１の増
幅回路２４０および第２の増幅回路２４１では、ビット
線対２１２およびＩ／Ｏ線対は電源電位Ｖccにプリチャ
ージされるため、カレントミラーセンスアンプ２４３お
よび２４５の前段にレベルシフタ２４２および２４４を
設け，カレントミラーセンスアンプ２４３および２４５
の入力電位のレベルを低下させ、カレントミラーセンス
アンプ２４３および２４５が高ゲインの領域で動作する
ようにして第１の増幅回路２４０および第２の増幅回路
２４１自体の高速化をはかっている。また、基準電位Ｖ
ref (4.9V)をプリチャージされる電源電位Ｖcc(5.0V)よ
りも100mV 程度低くしておくことで、第１の増幅回路２
４０および第２の増幅回路２４１がオメセット電圧特
性、つまりそれぞれの２つの入力電位が等しいときに、
理想的には接地電位と電源電位との中間の電位が出力さ
れるはずだか、増幅回路を構成するトランジスタの寸法
のばらつきによりＨレベルまたはＬレベルを出力するか
決まってしまうという特性をもっていることで増幅信号
RDkn,/RDknがＨレベルとなってしまうということが抑制
されている。
【００６７】図８は、出力確定信号発生回路２５を示す
回路図で、図において２５１は各メモリセルアレイ２１
に対応して設けられ、対応するメモリセルアレイに含ま
れる８個のサブメモリセルアレイに対応して設けられた
サブ出力確定信号発生回路２５０からのサブ出力確定信
号SOA k0〜SOA k7を受け、これが全てＨレベルとなると
Ｈレベルとなるアレイ用出力確定信号MOA k を出力する
アレイ用出力確定信号発生回路で、サブ出力確定信号SO
A k0〜SOA k7を受ける８入力ＮＡＮＤ回路２５１ａとこ
のＮＡＮＤ回路２５１ａの出力を入力側に受け、アレイ
用出力確定信号MOA k を出力するインバータから構成さ
れる。また、２５２は各メモリセルアレイ２１に設けら
れた３２個のアレイ用出力確定信号発生回路２５１から
のアレイ用出力確定信号MOA k を受け、このうち少なく
とも１つがＨレベルとなるとＨレベルとなるデータ出力
確定信号発生回路で、３２個のアレイ用出力確定信号発
生回路２５１からのアレイ用出力確定信号MOA k を受け
る３２入力ＮＯＲ回路２５２ａとこのＮＯＲ回路２５２
ａの出力を入力側に受け、データ出力確定信号OAを出力
するインバータ２５２ｂとから構成され、３２個のアレ
イ用出力確定信号発生回路２５１とでメイン出力確定信
号発生回路２５ａを構成する。
【００６８】次に以上のように構成された実施例１のSR
AM １１の動作について図９に基づき説明する。ここで
は、まず、＃１６のメモリセルアレイのローカルワード
線の電位LWL0およびコラム選択信号CSL0に相当するメモ
リセルMCからデータを読み出し、引き続き＃３１のメモ
リセルアレイのローカルワード線の電位LWL511およびコ
ラム選択信号CSL7に相当するメモリセルMCからデータを
読み出し動作を説明する。まず外部から与えられるライ
トイネーブル信号/WE はＨレベル、出力イネーブル信号
/OE はＬレベルの状態を保ったままで、アドレス信号A
i を図９の（ａ）に示すように時刻ｔ0 で変化させる
と、これに基づきブロック選択信号発生回路１６から出
力されるブロック選択信号BS16が図９の（ｂ）に示すよ
うにＨレベルとなり残りのBSk はＬレベルとなる。
【００６９】また、このアドレス信号A i の変化に伴い
アドレス変化検知回路はワンショットのアドレス変化信
号ATD を出力し、これを受けるプリチャージ信号発生回
路２０が図９の（ｃ）に示すように時刻ｔ1 でＬレベル
となるとこれを受けるビット線プリチャージ回路２１３
によりビット線対２１２は電源電位Ｖccにプリチャージ
され、Ｉ／Ｏ線プリチャージ回路２３２によりＩ／Ｏ線
対２３０の電位IOn ,/IOn (n=0,1, …,7) は図９の
（ｇ）に示すように電源電位Ｖccにプリチャージされ
る。そして、このＩ／Ｏ線対２３０の電位IOn ,/IOn が
電源電位Ｖccにプリチャージされたことにより、差動増
幅回路２４における第１の増幅回路２４０および第２の
増幅回路２４１の逆相入力(5.0V)が正相入力のＶ
ref (4.9V)よりも高くなるため、第１の増幅回路２４０
および第２の増幅回路２４１から出力される増幅信号RD
kn,/RDknは図９の（ｈ）に示すようにともにＬレベルと
なり、これを受けてサブ出力確定信号発生回路２５０か
ら出力されるサブ出力確定信号SOA knは図９の（ｊ）に
示すようにＬレベルとなり、これを受けるアレイ用出力
確定信号発生回路２５１から出力されるアレイ用出力確
定信号MOA k は全て図９の（ｋ）に示すようにＬレベル
となり、これを受けるデータ出力確定信号発生回路２５
２から出力されるデータ出力確定信号OAは図９の（ｍ）
に示すようにＬレベルとなる。
【００７０】また、クローバルロウデコーダ１８１によ
りクローバルワード線の電位GWL0がＨレベルに立ち上げ
られあとのクローバルワード線の電位GWL u はＬレベル
とされ、＃１６のメモリセルアレイ２１に対応するコラ
ム選択回路２２はＨレベルのブロック選択信号BS16を受
け、コラム選択信号CSL0を図９の（ｆ）に示すようにＨ
レベルに立ち上げ、残りのCSL m はＬレベルとし、他の
メモリセルアレイ２１に対応するコラム選択回路２２は
Ｌレベルのブロック選択信号BSk を受けてすべてのコラ
ム選択信号CSL0〜CSL7をＬレベルとする。
【００７１】そして、＃１６のメモリセルアレイ２１に
対応するローカルロウデコーダ１８２によりローカルワ
ード線の電位LWL0が図９の（ｅ）に示すように時刻ｔ2
でＨレベルに立ち上げられ残りのLWL v はＬレベルにさ
れ、他のメモリセルアレイ２１に対応するローカルロウ
デコーダ１８２はすべてのローカルワード線の電位LWL0
〜LWL511をＬレベルとする。その後、プリチャージ信号
/ φ pが図９の（ｃ）に示すように時刻ｔ3 でＨレベル
に立ち上がると、これを受けて＃１６のメモリセルアレ
イ２１内のローカルワード線の電位LWL0を受け、コラム
選択信号CSL0に対応したビット線対２１２に接続された
メモリセルMCに記憶されていたデータに応じた電位が、
このビット線対２１２およびIOゲート２３１を介してＩ
／Ｏ線対２３０に伝えられ、このＩ／Ｏ線対の電位I
On ,/IOn は図９の（ｇ）に示すように一方は電源電位
Ｖcc(5.0V)のままで他方は500mV 程度低い電位(4.5V)と
なり、正相入力に基準電位Ｖref (4.9V)を受ける差動増
幅回路２４における第１の増幅回路２４０および第２の
増幅回路２４１のどちらか一方の逆相入力が基準電位Ｖ
ref よりも高いプリチャージされた電源電位Ｖccのまま
で他方の逆相入力が基準電位Ｖref よりも低い電位とな
るため、増幅信号RD16n および/RD16nは図９の（ｈ）に
示すように一方がＨレベル他方がＬレベルとなり、他の
メモリセルアレイ２１に対応した増幅信号RDkn,/RDknは
メモリセルが選択されないためＬレベルのままとなる。
【００７２】そして、入出力回路２８は差動増幅回路２
４からの増幅信号RD160,/RD160〜RD167,/RD167を受け、
これに応じたデータD0〜D7を図９の（ｉ）に示すように
入出力端子２９に出力する。また、＃１６のメモリセル
アレイ２１に対応する増幅信号RD16n および/RD16nの一
方がＨレベル他方がＬレベルになったのを受けて、この
メモリセルアレイ２１に対応するサブ出力確定信号発生
回路２５０から出力されるサブ出力確定信号SOA16nは図
９の（ｊ）に示すようにＨレベルとなり、このサブ出力
確定信号SOA16nを受けるこのメモリセルアレイ２１に対
応したアレイ用出力確定信号発生回路２５１から出力さ
れるアレイ用出力確定信号MOA16 は８個のサブ出力確定
信号SOA160〜SOA167のうち一番遅くＨレベルに立ち上が
る信号がＨレベルになり８個すべてがＨレベルになると
図９の（ｋ）に示すようにＨレベルとなる。一方、選択
されていない他のメモリセルアレイ２１に対応する増幅
信号RDknおよび/RD knはともにＬレベルのままで、これ
を受けるサブ出力確定信号発生回路２５０から出力され
るサブ出力確定信号SOA knはＬレベルのままとなり、こ
れを受けるアレイ用出力確定信号発生回路２５１から出
力されるアレイ用出力確定信号MOA0〜MOA15,MOA17 〜MO
A31 はＬレベルのままとなる。
【００７３】そして、各アレイ用出力確定信号発生回路
２５１から出力されるアレイ用出力確定信号MOA0〜MOA
31 を受けてデータ出力確定信号発生回路２５２から出
力されるデータ出力確定信号OAは、入出力端子２９に出
力されるデータに対応したアレイ用出力確定信号MOA16
がＨレベルとなると図９の（ｍ）に示すように時刻ｔ5
でＨレベルとなり、出力確定信号出力端子２５３から外
部に出力され、データ出力が確定したことを知らせる。
【００７４】その後、時刻ｔ6 でアドレス信号A i が図
９の（ａ）に示すように変化すると、上記した時刻ｔ0
から時刻ｔ5 までの動作とほぼ同様に動作し、まず、ア
ドレス信号A i に基づきブロック選択信号発生回路１６
から出力されるブロック選択信号BS31が図９の（ｂ）に
示すようにＨレベルとなり残りのBSk はＬレベルとな
る。
【００７５】また、このアドレス信号A i の変化に伴い
アドレス変化検知回路はワンショットのアドレス変化信
号ATD を出力し、これを受けるプリチャージ信号発生回
路２０が図９の（ｃ）に示すように時刻ｔ7 でＬレベル
となるとこれを受けるビット線プリチャージ回路２１３
によりビット線対２１２は電源電位Ｖccにプリチャージ
され、Ｉ／Ｏ線プリチャージ回路２３２によりＩ／Ｏ線
対２３０の電位IOn ,/IOn (n=0,1, …,7) は図９の
（ｇ）に示すように電源電位Ｖccにプリチャージされ
る。そして、このＩ／Ｏ線対２３０の電位IOn ,/IOn が
電源電位Ｖccにプリチャージされたことにより、差動増
幅回路２４における第１の増幅回路２４０および第２の
増幅回路２４１の逆相入力(5.0V)が正相入力のＶ
ref (4.9V)よりも高くなるため、第１の増幅回路２４０
および第２の増幅回路２４１から出力される増幅信号RD
kn,/RDknは図９の（ｈ）に示すようにともにＬレベルと
なり、これを受けてサブ出力確定信号発生回路２５０か
ら出力されるサブ出力確定信号SOA knは図９の（ｊ）に
示すようにＬレベルとなり、これを受けるアレイ用出力
確定信号発生回路２５１から出力されるアレイ用出力確
定信号MOA k は全て図９の（ｋ）に示すようにＬレベル
となり、これを受けるデータ出力確定信号発生回路２５
２から出力されるデータ出力確定信号OAは図９の（ｍ）
に示すようにＬレベルとなる。
【００７６】また、クローバルロウデコーダ１８１によ
りクローバルワード線の電位GWL127がＨレベルに立ち上
げられたあとのクローバルワード線の電位GWL u はＬレ
ベルとされ、＃３１のメモリセルアレイ２１に対応する
コラム選択回路２２はＨレベルのブロック選択信号BS31
を受け、コラム選択信号CSL7を図９の（ｆ）に示すよう
にＨレベルに立ち上げ、残りのCSL m はＬレベルとし、
他のメモリセルアレイ２１に対応するコラム選択回路２
２はＬレベルのブロック選択信号BSk を受けてすべての
コラム選択信号CSL0〜CSL7をＬレベルとする。
【００７７】そして、＃３１のメモリセルアレイ２１に
対応するローカルロウデコーダ１８２によりローカルワ
ード線の電位LWL511が図９の（ｅ）に示すように時刻ｔ
8 でＨレベルに立ち上げられ残りのLWL v はＬレベルに
され、他のメモリセルアレイ２１に対応するローカルロ
ウデコーダ１８２はすべてのローカルワード線の電位LW
L0〜LWL511をＬレベルとする。その後、プリチャージ信
号/ φ pが図９の（ｃ）に示すように時刻ｔ9 でＨレベ
ルに立ち上がると、これを受けて＃３１のメモリセルア
レイ２１内のローカルワード線の電位LWL511を受け、コ
ラム選択信号CSL7に対応したビット線対２１２に接続さ
れたメモリセルMCに記憶されていたデータに応じた電位
が、このビット線対２１２およびIOゲート２３１を介し
てＩ／Ｏ線対２３０に伝えられ、このＩ／Ｏ線対の電位
IOn ,/IOn は図９の（ｇ）に示すように一方は電源電位
Ｖcc(5.0V)のままで他方は500mV 程度低い電位(4.5V)と
なり、正相入力に基準電位Ｖref (4.9V)を受ける差動増
幅回路２４における第１の増幅回路２４０および第２の
増幅回路２４１のどちらか一方の逆相入力が基準電位Ｖ
ref よりも高いプリチャージされた電源電位Ｖccのまま
で他方の逆相入力が基準電位Ｖref よりも低い電位とな
るため、増幅信号RD31n および/RD31nは図９の（ｈ）に
示すように一方がＨレベル他方がＬレベルとなり、他の
メモリセルアレイ２１に対応した増幅信号RDkn,/RDknは
メモリセルが選択されないためＬレベルのままとなる。
【００７８】そして、入出力回路２８は差動増幅回路２
４からの増幅信号RD310,/RD310〜RD317,/RD317を受け、
これに応じたデータD0〜D7を図９の（ｉ）に示すように
入出力端子２９に出力する。また、＃３１のメモリセル
アレイ２１に対応する増幅信号RD31n および/RD31nの一
方がＨレベル他方がＬレベルになったのを受けて、この
メモリセルアレイ２１に対応するサブ出力確定信号派生
回路２５０から出力されるサブ出力確定信号SOA31nは図
９の（ｊ）に示すようにＨレベルとなり、このサブ出力
確定信号SOA31nを受けるこのメモリセルアレイ２１に対
応したアレイ用出力確定信号発生回路２５１から出力さ
れるアレイ用出力確定信号MOA31 は８個のサブ出力確定
信号SOA310〜SOA317のうち一番遅くＨレベルに立ち上が
る信号がＨレベルになり８個すべてがＨレベルになると
図９の（ｋ）に示すようにＨレベルとなる。一方、選択
されていない他のメモリセルアレイ２１に対応する増幅
信号RDknおよび/RD knはともにＬレベルのままで、これ
を受けるサブ出力確定信号発生回路２５０から出力され
るサブ出力確定信号SOA knはＬレベルのままとなり、こ
れを受けるアレイ用出力確定信号発生回路２５１から出
力されるアレイ用出力確定信号MOA0〜MOA30 はＬレベル
のままとなる。
【００７９】そして、各アレイ用出力確定信号発生回路
２５１から出力されるアレイ用出力確定信号MOA0〜MOA
31 を受けてデータ出力確定信号発生回路２５２から出
力されるデータ出力確定信号OAは、入出力端子２９に出
力されるデータに対応したアレイ用出力確定信号MOA31
がＨレベルとなると図９の（ｍ）に示すように時刻ｔ11
でＨレベルとなり、出力確定信号出力端子２５３から外
部に出力され、データ出力が確定したことを知らせる。
【００８０】以上のようにこの実施例１のコンピュータ
においては、SRAM １１がアドレス信号に応じたメモリ
セルからのデータD0〜D7をデータ入出力端子２９に出力
すると共に、このデータD0〜D7の出力が確定するとＨレ
ベルとなるデータ出力確定信号OAを出力確定信号出力端
子２５３に出力し、MPU １０がSRAM １１のデータ入出
力端子２９からのデータD0〜D7および出力確定信号出力
端子２５３からのデータ出力確定信号OAを受け、このデ
ータ出力確定信号OAが所定のレベルとなるとデータD0〜
D7をラッチして内部に取り込み処理を行うので、このコ
ンピュータを最悪条件の高温、低電源電圧下で使用して
いないときはSRAM １１の最大アドレスアクセス時間ｔ
AAC (max) よりも短い時間ｔAAC でデータ出力確定信号
OAがＨレベルとなるため、従来のように最大アドレスア
クセス時間ｔAAC (max) までにRAM の読み出し動作が完
了していることを前提として、MPU １０に最大アドレス
アクセス時間ｔAAC (max) が経過してから、つまりこの
最大アドレスアクセス時間ｔAAC (max) を考慮してこれ
よりも周期の大きなクロック信号に同期させてデータD0
〜D7をラッチし内部に取り込み処理する動作をさせなく
てよいので、ｔAAC(max) −ｔAAC だけ無駄な待機時間
が抑制され高速動作が可能となる。
【００８１】また、この実施例１のSRAM １１において
は、メモリセルを３２個の複数のメモリセルアレイ２１
に分割して選択されていない３１個のメモリセルアレイ
２１では差動増幅回路２４を非活性化するなどして読み
出し動作を行わないようにしているので低消費電力であ
る。さらに、このように３２個の複数のメモリセルアレ
イ２１に分割されたSRAM１１において、各メモリセルア
レイ２１に対応して設けられた３２個のアレイ用出力確
定信号発生回路２５１から出力される、対応したメモリ
セルアレイ２１からのデータが確定したことを知らせる
アレイ用出力確定信号MOA0〜MOA31 のうち、入出力端子
２９に出力されるデータD0〜D7に対応した１個のアレイ
用出力確定信号MOA k がＨレベルとなると、データ出力
確定信号OAがＨレベルとなるようにデータ出力確定信号
発生回路２５２を構成しているので、選択されていない
メモリセルアレイ２１に対応した残りの３１個のアレイ
用出力確定信号MOA k がＬレベルのままでも確実にデー
タ出力確定信号OAを出力することができる。
【００８２】また、さらに１つメモリセルアレイ２１を
各入出力端子２９に対応させて８個のサブメモリセルア
レイに分割し、各サブメモリセルアレイに対応して設け
られるサブ出力確定信号発生回路２５０からの８個のサ
ブ出力確定信号SOA k0〜SOAk7が全て出力が確定したこ
とを示すＨレベルになってからこのメモリアレイ２１に
対応したアレイ用出力確定信号MOA k がＨレベルとなる
ようにアレイ用出力確定信号発生回路２５１を構成して
いるので、×８の多ビット品でも全てのデータD0〜D7が
確定してからデータ出力確定信号OAがＨレベルに立ち上
がることになり、確実なデータ出力確定信号OAの出力が
実現できる。
【００８３】また、差動増幅回路２４における第１の増
幅回路２４０および第２の増幅回路２４１がそれぞれＩ
／Ｏ線対２３０のどちらかの電位IOn ,/IOn と、接地電
位とプリチャージ電位Ｖcc(5.0V)との間の基準電位Ｖ
ref (4.9V)を受けているため、Ｉ／Ｏ線対２３０がプリ
チャージ電位にプリチャージされているとき、第１の増
幅回路２４０および第２の増幅回路２４１がオフセット
電圧によらずともにＬレベルの増幅信号RDkn,/RDknを出
力するので、Ｉ／Ｏ線対２３０をプリチャージしている
ときにオフセット電圧により増幅信号RDkn,/RDknのうち
一方がＨレベル、他方がＬレベルとなり誤ってサブ出力
確定信号がＨレベルとなるのが防がれる。
【００８４】さらに、第１の増幅回路２４０および第２
の増幅回路２４１におけるカレントミラーセンスアンプ
２４３および２４５の前段にレベルシフタ２４２および
２４４を設け、カレントミラーセンスアンプ２４３およ
び２４５の入力電位のレベルを低下させ、カレントミラ
ーセンスアンプ２４３および２４５が高ゲインの領域で
動作するようにしているので、第１の増幅回路２４０お
よび第２の増幅回路２４１の高速動作が可能となる。
【００８５】また、第１の増幅回路２４０および第２の
増幅回路２４１をセンスアンプイネーブル信号SEk によ
り活性化させるとき、このセンスアンプイネーブル信号
SEkを完全に電源電位Ｖccでなく、電源電位Ｖccよりも
低い電位としているので、第１の増幅回路２４０および
第２の増幅回路２４１が高ゲインとなり高速動作が可能
となる。
【００８６】実施例２．次にこの発明の実施例２につい
て、図１０に基づき説明する。この実施例２が実施例１
と異なる点は、差動増幅回路２４の回路構成である。図
１０は、この実施例２の差動増幅回路２４の回路図およ
びその周辺回路図を示しており、差動増幅回路２４にお
いて、２４６はＩ／Ｏ線対２３０の電位IOn ,/IOn を受
け、これをシフトダウンしたシフト電位VS,/VSを出力す
るレベルシフタ、２４７はレベルシフタ２４６からのシ
フト電位VS,/VSを受け、これを増幅した相補信号CSG,/C
SGを第１の出力ノード２４７ｂおよび第２の出力ノード
２４７ｄに出力するクロスカップルセンスアンプで、レ
ベルシフタ２４６とで相補増幅回路２４ａを構成する。
【００８７】また、２４ｂは一方の電極が相補増幅回路
２４ａにおける第１の出力ノード２４７ｂに接続される
第１のキャパシタ、２４ｃは一方の電極が相補増幅回路
２４ａにおける第２の出力ノード２４７ｄに接続された
第２のキャパシタ、２４８は第１のキャパシタ２４ｂの
他方の電極に接続された第１の入力ノード２４８ｈを有
し、第２の基準電位Ｖref2(2.4V)および第１の入力ノー
ドの電位P1を受け、この第１の入力ノードの電位P1が第
２の基準電位Ｖref2より高いとＬレベルとなり、低いと
Ｈレベルとなる増幅信号RDknを出力する第１の増幅回
路、２４９は第２のキャパシタ２４ｂの他方の電極に接
続された第２の入力ノード２４９ｈを有し、第２の基準
電位Ｖref2(2.4V)および第２の入力ノードの電位/P1 を
受け、この第２の入力ノードの電位/P1 が第２の基準電
位Ｖref2より高いとＬレベルとなり、低いとＨレベルと
なる増幅手段/RD knを出力する第２の増幅回路である。
【００８８】また、２４ｄはアドレス変化検知回路１９
からのアドレス変化信号ATD を受け、このアドレス変化
信号ATD のＨレベルへの立ち上がりに応じてＨレベルと
なり、所定期間Ｈレベルを保持するオフセットキャンセ
ル制御信号OCC を出力するオフセットキャンセル制御信
号発生回路、２４ｅは1/2 Ｖccの第１の基準電位Ｖre f1
(2.5V)およびオフセットキャンセル制御信号発生回路２
４ｄからのオフセットキャンセル制御信号OCC を受け、
このオフセットキャンセル制御信号OCC がＨレベルとな
ると、第１の増幅回路２４８における第１の入力ノード
２４８ｈおよび第２の増幅回路２４９における第２の入
力ノード２４９ｈに第１の基準電位Ｖre f1を与えるオフ
セットキャンセル回路で、第１の基準電位Ｖref1が与え
られるノード２４ｅｃと第１の入力ノード２４８ｈとの
間に接続され、ゲート電極にオフセットキャンセル制御
信号OCC を受けるｎチャネルＭＯＳトランジスタ２４ｅ
ａと、ノード２４ｅと第２の入力ノード２４９ｈとの間
に接続され、ゲート電極にオフセットキャンセル制御信
号OCC を受けるｎチャネルＭＯＳトランジスタ２４ｅｂ
とから構成されている。
【００８９】さらに、レベルシフタ２４６において、２
４６ａは電源電位ノード１１０とシフト電位VSを出力す
るノード２４６ｂとの間に接続され、ゲート電極にＩ／
Ｏ線２３０ａの電位IOn を受けるｎチャネルＭＯＳトラ
ンジスタ、２４６ｃは電源電位ノード１１０とシフト電
位/VS を出力するノード２４６ｄとの間に接続され、ゲ
ート電極にＩ／Ｏ線２３０ｂの電位/IO n を受けるｎチ
ャネルＭＯＳトランジスタ、２４６ｅはドレイン電極が
ノード２４６ｂに接続され、ゲート電極がノード２４６
ｄに接続されたｎチャネルＭＯＳトランジスタ、２４６
ｆはノード２４６ｄとｎチャネルＭＯＳトランジスタ２
４６ｅのソース電極との間に接続され、ゲート電極がノ
ード２４６ｂに接続され、ｎチャネルＭＯＳトランジス
タ２４６ｅとでクロスカップル回路を構成するｎチャネ
ルＭＯＳトランジスタ、２４６ｇはｎチャネルＭＯＳト
ランジスタ２４６ｅおよび２４６ｆのソース電極と接地
電位ノード１１１との間に接続され、ゲート電極にブロ
ック選択信号BSk がＨレベルとなると接地電位よりも高
く、電源電位Ｖccよりも少し低い電位となるセンスアン
プイネーブル信号SEk を受け、飽和領域で動作して定電
流源となっているｎチャネルＭＯＳトランジスタであ
る。
【００９０】また、クロスカップルセンスアンプ２４７
において、２４７ａは電源電位ノード１１０と相補信号
CSG が出力される第１の出力ノード２４７ｂとの間に接
続され、ゲート電極が相補信号/CSGが出力される第２の
出力ノード２４７ｄに接続されたｐチャネルＭＯＳトラ
ンジスタ、２４７ｃは電源電位ノード１１０と第２の出
力ノード２４７ｄとの間に接続され、ゲート電極が第１
の出力ノード２４７ｂに接続され、ｐチャネルＭＯＳト
ランジスタ２４７ａとでクロスカップル回路を構成する
ｐチャネルＭＯＳトランジスタ、２４７ｅはドレイン電
極が第１の出力ノード２４７ｂに接続されゲート電極に
レベルシフタ２４６からのシフト電位VSを受けるｎチャ
ネルＭＯＳトランジスタ、２４７ｆは第２の出力ノード
２４７ｄとｎチャネルＭＯＳトランジスタ２４７ｅのソ
ース電極との間に接続され、ゲート電極にレベルシフタ
２４６からのシフト電位/VS を受けるｎチャネルＭＯＳ
トランジスタ、２４７ｇはｎチャネルＭＯＳトランジス
タ２４７ｅおよび２４７ｆのソース電極と接地電位ノー
ド１１１との間に接続され、ゲート電極にセンスアンプ
イネーブル信号SEk を受け、飽和領域で動作して定電流
源となっているｎチャネルＭＯＳトランジスタ、２４７
ｈは電源電位ノード１１０と第１の出力ノード２４７ｂ
との間にダイオード接続されたｐチャネルＭＯＳトラン
ジスタ、２４７ｉは電源電位ノード１１０と第２の出力
ノード２４７ｄとの間にダイオード接続されたｐチャネ
ルＭＯＳトランジスタである。
【００９１】また、第１の増幅回路２４８において、２
４８ａは電源電位ノード１１０とノード２４８ｂとの間
に接続され、ゲート電極がノード２４８ｂに接続された
ｐチャネルＭＯＳトランジスタ、２４８ｃは電源電位ノ
ード１１０と増幅信号RDknが出力される増幅信号出力ノ
ード２４８ｄとの間に接続され、ゲート電極がノード２
４８ｂに接続され、ｐチャネルＭＯＳトランジスタ２４
８ａとでカレントミラー回路を構成するｐチャネルＭＯ
Ｓトランジスタ、２４８ｅはドレイン電極がノード２４
８ｂに接続され、ゲート電極に第２の基準電位Ｖref2を
受けるｎチャネルＭＯＳトランジスタ、２４８ｆは増幅
信号出力ノード２４８ｄとｎチャネルＭＯＳトランジス
タ２４８ｅのソース電極との間に接続され、ゲート電極
が第１の入力ノード２４８ｈに接続されたｎチャネルＭ
ＯＳトランジスタ、２４８ｇはｎチャネルＭＯＳトラン
ジスタ２４８ｅおよび２４８ｆのソース電極と接地電位
ノード１１１との間に接続され、ゲート電極にセンスア
ンプイネーブル信号SEk を受け、飽和領域で動作して定
電流源となっているｎチャネルＭＯＳトランジスタで、
この第１の増幅回路２４８を構成するトランジスタは消
費電流低減のためクロスカップルセンスアンプ２４７を
構成するトランジスタよりもサイズがしぼってある。
【００９２】また、第２の増幅回路２４９において、２
４９ａは電源電位ノード１１０とノード２４９ｂとの間
に接続され、ゲート電極がノード２４９ｂに接続された
ｐチャネルＭＯＳトランジスタ、２４９ｃは電源電位ノ
ード１１０と増幅信号/RD knが出力される増幅信号出力
ノード２４９ｄとの間に接続され、ゲート電極がノード
２４９ｂに接続され、ｐチャネルＭＯＳトランジスタ２
４９ａとでカレントミラー回路を構成するｐチャネルＭ
ＯＳトランジスタ、２４９ｅはドレイン電極がノード２
４９ｂに接続され、ゲート電極に第２の基準電位Ｖref2
を受けるｎチャネルＭＯＳトランジスタ、２４９ｆは増
幅信号出力ノード２４９ｄとｎチャネルＭＯＳトランジ
スタ２４９ｅのソース電極との間に接続され、ゲート電
極が第２の入力ノード２４９ｈに接続されたｎチャネル
ＭＯＳトランジスタ、２４９ｇはｎチャネルＭＯＳトラ
ンジスタ２４９ｅおよび２４９ｆのソース電極と接地電
位ノード１１１との間に接続され、ゲート電極にセンス
アンプイネーブル信号SEkを受け、飽和領域で動作して
定電流源となっているｎチャネルＭＯＳトランジスタ
で、この第２の増幅回路２４９を構成するトランジスタ
も消費電流低減のためクロスカップルセンスアンプ２４
７を構成するトランジスタよりもサイズがしぼってあ
る。
【００９３】次に以上のように構成された実施例２の動
作について説明する。この実施例２においても図９のタ
イミング図に示されたように実施例１とほぼ同様の動作
をする。よって、回路構成の異なる差動増幅回路２４の
動作について図１１に基づき説明する。まず、アドレス
信号A i が図１１の（ａ）に示すように時刻ｔ20で変化
すると、このアドレス信号A i に基づき選択メモリアレ
イに対応したセンスアンプイネーブル信号SEk が図１１
の（ｂ）に示すようにＨレベルに立ち上がり、これを受
ける差動増幅回路２４は活性化し、このアドレス信号A
i の変化を受けるアドレス変化検知回路１９が図１１の
（ｃ）に示すようなワンショットのアドレス変化信号AT
D を出力し、これを受けるオフセットキャンセル制御信
号発生回路２４ｄから出力されるオフセットキャンセル
制御信号OCC は図１１の（ｅ）に示すようにＨレベルに
立ち上がる。
【００９４】すると、Ｈレベルに立ち上がったオフセッ
トキャンセル制御信号OCC を受けるオフセットキャンセ
ル回路２４ｅにおけるｎチャネルＭＯＳトランジスタ２
４ｅａおよび２４ｅｂが導通し、第１の基準電位Ｖref1
(2.5V)が第１の入力ノード２４８ｈおよび第２の入力ノ
ード２４９ｈに伝えられ、この第１の入力ノード２４８
ｈの電位P1および第２の入力ノード２４９ｈの電位/P1
は図１１の（ｉ）に示すように第１の基準電位Ｖref1と
なる。すると、第１の入力ノードの電位P1と第１の基準
電位Ｖref1よりも100mV 程度低い第２の基準電位Ｖref2
(2.4V)とを受ける第１の増幅回路２４８は、第１の入力
ノードの電位P1(2.5V)が第２の基準電位Ｖref2(2.4V)よ
りも高いので、図１１の（ｊ）に示すようにＬレベルと
なる増幅信号RDknを出力する。このように、第２の基準
電位Ｖref2を第１の基準電位Ｖre f1よりも100mV 程度低
くしておくことで、増幅回路がオフセット電圧特性、つ
まり２つの入力電位が等しいときに、理想的には接地電
位と電源電位との中間の電位が出力されるはずだが、増
幅回路を構成するトランジスタの寸法のばらつきにより
ＨレベルまたはＬレベルを出力するか決まってしまうと
いう特性をもっていることで増幅信号RDknがＨレベルと
なってしまうということが抑制されている。
【００９５】また、第２の増幅回路２４９においても第
１の増幅回路２４８と同様に第２の入力ノードの電位/P
1 と第１の基準電位Ｖref1よりも100mV 程度低い第２の
基準電位Ｖref2(2.4V)とを受け、第１の入力ノードの電
位P1(2.5V)が第２の基準電位Ｖref2(2.4V)よりも高いの
で、図１１の（ｊ）に示すようにＬレベルとなる増幅信
号/RD knを出力する。すると、共にＬレベルの増幅信号
RDkn, /RD knを受けるサブ出力確定信号発生回路２５０
はＬレベルのサブ出力確定信号SOA knを図１１の（ｋ）
に示すように出力する。
【００９６】そして、ワンショットのアドレス変化信号
ATD を受け、プリチャージ信号発生回路２０から出力さ
れるプリチャージ信号/ φp は図１１の（ｃ）に示すよ
うに時刻ｔ21でＬレベルとなり、このプリチャージ信号
/ φp を受けるＩ／Ｏ線プリチャージ回路２３２はＩ／
Ｏ線２３０ａおよび２３０ｂの電位IOn ,/IOn を図１１
（ｆ）に示すように電源電位ＶCCにプリチャージする。
そして、このＩ／Ｏ線の電位IOn ,/IOn を受けるレベル
シフタ２４６は、理想的にはともに接地電位と電源電位
との中間の電位となるシフト電位VS,/VSを出力するが、
これもやはりこのレベルシフタ２４６を構成するトラン
ジスタの寸法のばらつきで、図１１の（ｇ）斜線部に示
すようにどちらか一方が中間の電位よりも高い電位、他
方が中間の電位より低い電位となるシフト電位VS,/VSを
出力する。
【００９７】そして、このシフト電位VS,/VSを受けるク
ロスカップルセンスアンプ２４７の第１の出力ノード２
４７ｂおよび第２の出力ノード２４７ｄに出力される相
補信号CSG,/CSGは入力されるシフト電位VS,/VS間に電位
差がある場合は図１１の（ｈ）斜線部に示すように一方
がＨレベル他方がＬレベルとなり、また、理想的に共に
中間の電位のシフト電位VS,/VSが入力された場合は、こ
のクロスカップルセンスアンプ２４７は理想的にはとも
に中間の電位となる相補信号CSG,/CSGを出力するところ
であるが、やはりオフセット特性をもっているのでこの
クロスカップルセンスアンプ２４７を構成するトランジ
スタの寸法のばらつきにより一方がＨレベル、他方がＬ
レベルとなる相補信号CSG,/CSGを図１１の（ｈ）斜線部
に示すように出力する。このｔ21の時点でも第１の入力
ノード２４８ｈおよび第２の入力ノード２４９ｈにはオ
フセットキャンセル回路２４ｅにより第１の基準電位Ｖ
re f1(2.5V)が与えられているので第１の増幅回路２４８
および第２の増幅回路２４９は共にＬレベルの増幅信号
RDkn,/RDknを出力したままである。
【００９８】そして、プリチャージ信号/ φp が図１１
の（ｄ）に示すように時刻ｔ22でＨレベルに立ち上がる
と、Ｉ／Ｏ線２３０ａおよび２３０ｂのプリチャージが
終了し、このＩ／Ｏ線２３０ａおよび２３０ｂの電位IO
n ,/IOn は選択されたメモリセルに記憶されていたデー
タに応じて、図１１の（ｆ）に示すように一方がプリチ
ャージされていた電源電位Ｖccのままに、他方がプリチ
ャージされていた電源電位Ｖccよりも500mV 程度低い電
位となる。また、オフセットキャンセル制御信号発生回
路２４ｄから出力されるオフセットキャンセル制御信号
OCC も図１１（ｅ）に示すようにＬレベルに立ち下が
り、これを受けるオフセットキャンセル回路２４ｅにお
けるｎチャネルＭＯＳトランジスタ２４ｅａおよび２４
ｅｂは非導通状態となり、第１の入力ノード２４８ｈお
よび第２の入力ノード２４９ｈに第１の基準電位Ｖref1
が供給されなくなる。
【００９９】そして、電位差の生じたＩ／Ｏ線２３０ａ
および２３０ｂの電位IOn ,/IOn を受けるレベルシフタ
２４６は、この電位レベルをシフトダウンしたシフト電
位VS,/VSを図１１（ｇ）に示すように時刻ｔ23で出力
し、クロスカップルセンスアンプ２４７はこのシフト電
位VS,/VSを受けて一方がＨレベル、他方がＬレベルとな
る相補信号CSG,/CSGを図１１の（ｈ）に示すように出力
する。すると、この相補信号CSG,/CSGを受ける第１のキ
ャパシタ２４ｂおよび第２のキャパシタ２４ｃの容量結
合により、第１の入力ノード２４８ｈの電位P1および第
２の入力ノードの電位/P1 が図１１の（ｉ）に示すよう
に、一方が第１の増幅回路２４８および第２の増幅回路
２４９に入力されている第２の基準電位Ｖref2(2.4V)よ
り高いＨレベルに、他方がこの第２の基準電位Ｖ
ref2(2.4V)より低いＬレベルとなり、第１の増幅回路２
４８および第２の増幅回路２４９から出力される増幅回
路RDkn,/RDknは図１１の（ｊ）に示すように、一方がＨ
レベル他方がＬレベルとなり、これを受けてサブ出力確
定信号発生回路２５０から出力されるサブ出力確定信号
SOAknはＨレベルに立ち上がる。
【０１００】以上のようにこの実施例２のコンピュータ
においては、実施例１におけるコンピュータと同様に、
データD0〜D7の出力が確定するとＨレベルとなるデータ
出力確定信号OAを出力確定信号出力端子２５３に出力す
るので、コンピュータを最悪条件の高温、低電源電圧下
で使用していないときMPU １０の無駄な待機時間が抑制
され高速動作が可能となる。また、この実施例２のSRAM
１１においては、実施例１のSRAM １１と同様に、メ
モリセルを複数のメモリセルアレイ２１に分割して分割
動作しているので低消費電力である。また、これも実施
例１のSRAM １１と同様に入出力端子２９に出力される
データD0〜D7に対応した１個のアレイ用出力確定信号MO
A k がＨレベルとなると、データ出力確定信号OAがＨレ
ベルとなるようにしているので、選択されていないメモ
リセルアレイ２１に対応した残りのアレイ用出力確定信
号MOA k がＬレベルのままでも確実にデータ出力確定信
号OAを出力することができる。
【０１０１】また、これも実施例１のSRAM １１と同様
に１つメモリセルアレイ２１内の各サブメモリセルアレ
イに対応して設けられるサブ出力確定信号発生回路２５
０からのサブ出力確定信号SOA k0〜SOA k7が全て出力が
確定したことを示すＨレベルになってからアレイ用出力
確定信号MOA k がＨレベルとなるようにしているので、
多ビット品でも全てのデータD0〜D7が確定してからデー
タ出力確定信号OAがＨレベルに立ち上がることになり、
確実なデータ出力確定信号OAの出力が実現できる。
【０１０２】さらに、この実施例２においては、差動増
幅回路２４におけるクロスカップルセンスアンプ２４７
と、第１の入力ノード２４８ｈおよび第２の入力ノード
２４９ｈとの間に第１のキャパシタ２４ｂおよび第２の
キャパシタ２４ｃを設け、Ｉ／Ｏ線対２３０をプリチャ
ージ中はオフセットキャンセル回路２４ｅにより第１の
入力ノード２４８ｈおよび第２の入力ノード２４９ｈに
第１の基準電位Ｖref1を与えているため、プリチャージ
中は第１の入力ノード２４８ｈおよび第２の入力ノード
２４９ｈがクロスカップルセンスアンプ２４７のオフセ
ット電圧の影響を受けず、その結果クロスカップルセン
スアンプ２４７のオフセット電圧が増幅信号RDkn,/RDkn
に影響せず、オフセット電圧で誤ってサブ出力確定信号
SOA knがＨレベルとなることがない。
【０１０３】さらに、差動増幅回路２４における第１の
増幅回路２４８および第２の増幅回路２４９はＩ／Ｏ線
対２３０のプリチャージ中に第１の入力ノード２４８ｈ
および第２の入力ノード２４９ｈに与えられる第１の基
準電位Ｖref1(2.5V)より100mV 程度低い第２の基準電位
Ｖref2(2.4V)を受けているので、プリチャージ中に第１
の増幅回路２４８および第２の増幅回路２４９がオフセ
ット電圧によらずともにＬレベルの増幅信号RDkn,/RDkn
を出力し、オフセット電圧により誤ってサブ出力確定信
号SOA knがＨレベルとなることがない。
【０１０４】さらに、差動増幅回路２４におけるクロス
カップルセンスアンプ２４７の前段にレベルシフタ２４
６を設け、クロスカップルセンスアンプ２４７の入力電
位のレベルを低下させ、クロスカップルセンスアンプ２
４７が高ゲインの領域で動作するようにしているので、
差動増幅回路２４の高速動作が可能となる。
【０１０５】また、差動増幅回路２４をセンスアンプイ
ネーブル信号SEk により活性化させるとき、このセンス
アンプイネーブル信号SEk を完全に電源電位Ｖccでな
く、電源電位Ｖccよりも低い電位としているので、差動
増幅回路２４が高ゲインとなり高速動作が可能となる。
【０１０６】実施例３．次にこの発明の実施例３につい
て、図１２に基づき説明する。この実施例３が実施例２
と異なる点は、差動増幅回路２４における第１の増幅回
路２４８および第２の増幅回路２４９の回路構成と、第
１の増幅回路２４８から増幅信号/RD kn出力され、第２
の増幅回路２４９から増幅信号RDknが出力される点であ
る。図１２は、この実施例２の差動増幅回路２４の回路
図およびその周辺回路図を示しており、差動増幅回路２
４の第１の増幅回路２４８において、２４８ｉは第１の
入力ノード２４８ｈと増幅信号/RD knが出力される増幅
信号出力ノード２４８ｉｃとの間に接続され、この第１
の入力ノード２４８ｈの電位P1を受け、Ｉ／Ｏ線対２３
０をプリチャージ中にオフセットキャンセル回路２４ｅ
により第１の入力ノード２４８ｈに与えられる第１の基
準電位Ｖref1(2.5V)よりも低い閾値V th1(2.4V) を有
し、第１の入力ノード２４８ｈの電位P1がこの閾値V
th1 より高いとＬレベルとなり、低いとＨレベルとなる
増幅信号/RD knを出力するインバータで、電源電位ノー
ド１１０と増幅信号出力ノード２４８ｉｃとの間に接続
され、ゲート電極が第１の入力ノード２４８ｈに接続さ
れるｐチャネルＭＯＳトランジスタ２４８ｉａと、増幅
信号出力ノード２４８ｉｃと接地電位ノード１１１との
間に接続され、ゲート電極が第１の入力ノード２４８ｈ
に接続されたｎチャネルＭＯＳトランジスタ２４８ｉｂ
とから構成されている。
【０１０７】また、第２の増幅回路２４９において、２
４９ｉは第２の入力ノード２４９ｈと増幅信号RDknが出
力される増幅信号出力ノード２４９ｉｃとの間に接続さ
れ、この第２の入力ノード２４９ｈの電位/P1 を受け、
Ｉ／Ｏ線対２３０をプリチャージ中にオフセットキャン
セル回路２４ｅにより第２の入力ノード２４９ｈに与え
られる第１の基準電位Ｖref1(2.5V)よりも低い閾値Ｖ
th2(2.4V) を有し、第２の入力ノード２４９ｈの電位/P
1 がこの閾値Ｖth2 より高いとＬレベルとなり、低いと
Ｈレベルとなる増幅信号RDknを出力するインバータで、
電源電位ノード１１０と増幅信号出力ノード２４９ｉｃ
との間に接続され、ゲート電極が第２の入力ノード２４
９ｈに接続されるｐチャネルＭＯＳトランジスタ２４９
ｉａと、増幅信号出力ノード２４９ｉｃと接地電位ノー
ド１１１との間に接続され、ゲート電極が第２の入力ノ
ード２４９ｈに接続されたｎチャネルＭＯＳトランジス
タ２４９ｉｂとから構成されている。
【０１０８】そして、インバータ２４８ｉの閾値Ｖth1
およびインバータ２４９ｉの閾値Ｖth2 はこのインバー
タ２４８ｉおよびインバータ２４９ｉを構成するトラン
ジスタのチャネル長で決めている。そして、第１の入力
ノード２４８ｈおよび第２の入力ノード２４９ｈに第１
の基準電位Ｖref1(2.5V)が与えられているときの、電源
電位ノード１１０からｐチャネルＭＯＳトランジスタ２
４８ｉａおよびｎチャネルＭＯＳトランジスタ２４８ｉ
ｂを介して接地電位ノード１１１に流れる貫通電流およ
び電源電位ノード１１０からｐチャネルＭＯＳトランジ
スタ２４９ｉａおよびｎチャネルＭＯＳトランジスタ２
４９ｉｂを介して接地電位ノード１１１に流れる貫通電
流を減少させるために、これらのトランジスタのチャネ
ル幅をクロスカップルセンスアンプ２４７を構成するト
ランジスタなどに比べて小さくしてチャネル幅とチャネ
ル長の比を小さくしている。
【０１０９】この実施例３においても、図９のタイミン
グ図に示されたように実施例１とほぼ同様の動作をす
る。また、実施例１と回路構成の異なる差動増幅回路２
４の動作についても図１１のタイミング図に示された実
施例２の差動増幅回路２４と同様の動作をする。
【０１１０】以上のようにこの実施例３のコンピュータ
においては、実施例１におけるコンピュータと同様に、
データD0〜D7の出力が確定するとＨレベルとなるデータ
出力確定信号OAを出力確定信号出力端子２５３に出力す
るので、コンピュータを最悪条件の高温、低電源電圧下
で使用していないときMPU １０の無駄な待機時間が抑制
され高速動作が可能となる。また、この実施例３のSRAM
１１においては、実施例１のSRAM １１と同様に、メ
モリセルを複数のメモリセルアレイ２１に分割して分割
動作しているので低消費電力である。また、これも実施
例１のSRAM １１と同様に入出力端子２９に出力される
データD0〜D7に対応した１個のアレイ用出力確定信号MO
A k がＨレベルとなると、データ出力確定信号OAがＨレ
ベルとなるようにしているので、選択されていないメモ
リセルアレイ２１に対応した残りのアレイ用出力確定信
号MOA k がＬレベルのままでも確実にデータ出力確定信
号OAを出力することができる。
【０１１１】また、これも実施例１のSRAM １１と同様
に１つメモリセルアレイ２１内の各サブメモリセルアレ
イに対応して設けられるサブ出力確定信号発生回路２５
０からのサブ出力確定信号SOA k0〜SOA k7が全て出力が
確定したことを示すＨレベルになってからアレイ用出力
確定信号MOA k がＨレベルとなるようにしているので、
多ビット品でも全てのデータD0〜D7が確定してからデー
タ出力確定信号OAがＨレベルに立ち上がることになり、
確実なデータ出力確定信号OAの出力が実現できる。
【０１１２】また、この実施例３においては、実施例２
のSRAM １１と同様に差動増幅回路２４におけるクロス
カップルセンスアンプ２４７と、第１の入力ノード２４
８ｈおよび第２の入力ノード２４９ｈとの間に第１のキ
ャパシタ２４ｂおよび第２のキャパシタ２４ｃを設け、
Ｉ／Ｏ線対２３０をプリチャージ中はオフセットキャン
セル回路２４ｅにより第１の入力ノード２４８ｈおよび
第２の入力ノード２４９ｈに第１の基準電位Ｖref1を与
えているため、プリチャージ中は第１の入力ノード２４
８ｈおよび第２の入力ノード２４９ｈがクロスカップル
センスアンプ２４７のオフセット電圧の影響を受けず、
その結果クロスカップルセンスアンプ２４７のオフセッ
ト電圧が増幅信号RDkn,/RDknに影響せず、オフセット電
圧で誤ってサブ出力確定信号SOA knがＨレベルとなるこ
とがない。
【０１１３】さらに、差動増幅回路２４における第１の
増幅回路２４８および第２の増幅回路２４９はＩ／Ｏ線
対２３０のプリチャージ中に第１の入力ノード２４８ｈ
および第２の入力ノード２４９ｈに与えられる第１の基
準電位Ｖref1(2.5V)より100mV 程度低い閾値Ｖth1 およ
びＶth2 (2.4V)を有するインバータ２４８ｉおよび２４
９ｉから構成されているので、プリチャージ中は確実に
サブ出力確定信号SOAknがＬレベルとなり、かつ、実施
例２におけるカレントミラーセンスアンプからなる第１
の増幅回路２４８および第２の増幅回路２４９よりも少
ない素子で回路構成を実現でき、また、第２の基準電位
Ｖref2を発生させる回路が不要となるので、実施例２に
くらべレイアウト面積が低減される。
【０１１４】また、このインバータ２４８ｉおよび２４
９ｉトランジスタのチャネル幅をクロスカップルセンス
アンプ２４７を構成するトランジスタなどに比べて小さ
くしてチャネル幅とチャネル長の比を小さくしているの
で、貫通電流が少なく低消費電力となっている。
【０１１５】さらに、差動増幅回路２４におけるクロス
カップルセンスアンプ２４７の前段にレベルシフタ２４
６を設け、クロスカップルセンスアンプ２４７の入力電
位のレベルを低下させ、クロスカップルセンスアンプ２
４７が高ゲインの領域で動作するようにしているので、
差動増幅回路２４の高速動作が可能となる。
【０１１６】また、差動増幅回路２４をセンスアンプイ
ネーブル信号SEk により活性化させるとき、このセンス
アンプイネーブル信号SEk を完全に電源電位Ｖccでな
く、電源電位Ｖccよりも低い電位としているので、差動
増幅回路２４が高ゲインとなり高速動作が可能となる。
【０１１７】実施例４．次にこの発明の実施例４につい
て、図１３に基づき説明する。この実施例４が実施例２
と異なる点は、差動増幅回路２４の回路構成である。図
１３は、この実施例４の差動増幅回路２４の回路図およ
びその周辺回路図を示しており、差動増幅回路２４にお
いて、２４６は実施例２におけるレベルシフタ２４６と
同じ回路構成で、Ｉ／Ｏ線対２３０の電位IOn ,/IOn を
受け、これをシフトダウンしたシフト電位VS,/VSを出力
するレベルシフタ、２４ｆはレベルシフタ２４６からの
シフト電位VS,/VSを受け、これを増幅したプリ増幅信号
信号PSを出力ノード２４ｆｄに出力するカレントミラー
センスアンプで、レベルシフタ２４６とでプリ増幅回路
２４ｇを構成する。
【０１１８】また、２４ｈは一方の電極がプリ増幅回路
２４ｇにおける出力ノード２４ｆｄに接続されたキャパ
シタ、２４ｊは第２の基準電位Ｖref2(2.4V)およびキャ
パシタ２４ｈの他方の電極に接続された入力ノード２４
ｉの電位P2を受け、この入力ノードの電位P2が第２の基
準電位Ｖref2より高いとＬレベルとなり、低いとＨレベ
ルとなる増幅信号RDknに出力する第１の増幅回路、２４
ｋは第３の基準電位Ｖref3(2.6V)および第１の増幅回路
２４ｊと共通の入力ノード２４ｉの電位P2を受け、この
入力ノードの電位P2が第３の基準電位Ｖref3より高いと
Ｈレベルとなり、低いとＬレベルとなる増幅信号/RD kn
を出力する第２の増幅回路である。
【０１１９】また、２４ｄは実施例２におけるオフセッ
トキャンセル制御信号発生回路２４ｄと同じオフセット
キャンセル制御信号発生回路で、アドレス変化検知回路
１９からのアドレス変化信号ATD を受け、このアドレス
変化信号ATD のＨレベルへの立ち上がりに応じてＨレベ
ルとなり、所定期間Ｈレベルを保持するオフセットキャ
ンセル制御信号OCC を出力する。２４ｍは第１の基準電
位Ｖref1(2.5V)およびオフセットキャンセル制御信号発
生回路２４ｄからのオフセットキャンセル制御信号OCC
を受け、このオフセットキャンセル制御信号OCC がＨレ
ベルとなると、第１の増幅回路２４ｊおよび第２の増幅
回路２４ｋに共通の入力ノード２４ｉに第１の基準電位
Ｖref1を与えるオフセットキャンセル回路で、第１の基
準電位Ｖref1が与えられるノード２４ｍｂと入力ノード
２４ｉとの間に接続され、ゲート電極にオフセットキャ
ンセル制御信号OCC を受けるｎチャネルＭＯＳトランジ
スタ２４ｍａから構成されている。
【０１２０】さらに、カレントミラーセンスアンプ２４
ｆにおいて、２４ｆａは電源電位ノード１１０とノード
２４ｆｂとの間に接続され、ゲート電極がノード２４ｆ
ｂに接続されたｐチャネルＭＯＳトランジスタ、２４ｆ
ｃは電源電位ノード１１０とプリ増幅信号PSが出力され
る出力ノード２４ｆｄとの間に接続され、ゲート電極が
ノード２４ｆｂに接続され、ｐチャネルＭＯＳトランジ
スタ２４ｆａとでカレントミラー回路を構成するｐチャ
ネルＭＯＳトランジスタ、２４ｆｅはドレイン電極がノ
ード２４ｆｂに接続され、ゲート電極にレベルシフタ２
４６からのシフト電位VSを受けるｎチャネルＭＯＳトラ
ンジスタ、２４ｆｆは出力ノード２４ｆｄとｎチャネル
ＭＯＳトランジスタ２４ｆｅのソース電極との間に接続
され、ゲート電極にレベルシフタ２４６からのシフト電
位/VS を受けるｎチャネルＭＯＳトランジスタ、２４ｆ
ｇはｎチャネルＭＯＳトランジスタ２４ｆｅおよび２４
ｆｆのソース電極と接地電位ノード１１１との間に接続
され、ゲート電極にセンスアンプイネーブル信号SEk を
受け、飽和領域で動作して定電流源となっているｎチャ
ネルＭＯＳトランジスタである。
【０１２１】また、第１の増幅回路２４ｊにおいて、２
４ｊａは電源電位ノード１１０とノード２４ｊｂとの間
に接続され、ゲート電極がノード２４ｊｂに接続された
ｐチャネルＭＯＳトランジスタ、２４ｊｃは電源電位ノ
ード１１０と増幅信号RDknが出力される増幅信号出力ノ
ード２４ｊｄとの間に接続され、ゲート電極がノード２
４ｊｂに接続され、ｐチャネルＭＯＳトランジスタ２４
ｊａとでカレントミラー回路を構成するｐチャネルＭＯ
Ｓトランジスタ、２４ｊｅはドレイン電極がノード２４
ｊｂに接続され、ゲート電極に第２の基準電位Ｖ
ref2(2.4V)を受けるｎチャネルＭＯＳトランジスタ、２
４ｊｆは増幅信号出力ノード２４ｊｄとｎチャネルＭＯ
Ｓトランジスタ２４ｊｅのソース電極との間に接続さ
れ、ゲート電極が入力ノード２４ｉに接続されたｎチャ
ネルＭＯＳトランジスタ、２４ｊｇはｎチャネルＭＯＳ
トランジスタ２４ｊｅおよび２４ｊｆのソース電極と接
地電位ノード１１１との間に接続され、ゲート電極にセ
ンスアンプイネーブル信号SEk を受け、飽和領域で動作
して定電流源となっているｎチャネルＭＯＳトランジス
タで、この第１の増幅回路２４ｊを構成するトランジス
タは消費電流低減のためカレントミラーセンスアンプ２
４ｆを構成するトランジスタよりもサイズがしぼってあ
る。
【０１２２】また、第２の増幅回路２４ｋにおいて、２
４ｋａは電源電位ノード１１０とノード２４ｋｂとの間
に接続され、ゲート電極がノード２４ｋｂに接続された
ｐチャネルＭＯＳトランジスタ、２４ｋｃは電源電位ノ
ード１１０と増幅信号/RD knが出力される増幅信号出力
ノード２４ｋｄとの間に接続され、ゲート電極がノード
２４ｋｂに接続され、ｐチャネルＭＯＳトランジスタ２
４ｋａとでカレントミラー回路を構成するｐチャネルＭ
ＯＳトランジスタ、２４ｋｅはドレイン電極がノード２
４ｋｂに接続され、ゲート電極が入力ノード２４ｉに接
続されたｎチャネルＭＯＳトランジスタ、２４ｋｆは増
幅信号出力ノード２４ｋｄとｎチャネルＭＯＳトランジ
スタ２４ｋｅのソース電極との間に接続され、ゲート電
極に第３の基準電位Ｖref3(2.6V)を受けるｎチャネルＭ
ＯＳトランジスタ、２４ｋｇはｎチャネルＭＯＳトラン
ジスタ２４ｋｅおよび２４ｋｆのソース電極と接地電位
ノード１１１との間に接続され、ゲート電極にセンスア
ンプイネーブル信号SEk を受け、飽和領域で動作して定
電流源となっているｎチャネルＭＯＳトランジスタで、
この第２の増幅回路２４ｋを構成するトランジスタは消
費電流低減のためカレントミラーセンスアンプ２４ｆを
構成するトランジスタよりもサイズがしぼってある。
【０１２３】次に以上のように構成された実施例４の動
作について説明する。この実施例４においても図９のタ
イミング図に示されたように実施例１とほぼ同様の動作
をする。よって、回路構成の異なる差動増幅回路２４の
動作について図１４に基づき説明する。まず、アドレス
信号A i が図１４の（ａ）に示すように時刻ｔ20で変化
すると、このアドレス信号A i に基づき選択メモリアレ
イに対応したセンスアンプイネーブル信号SEk が図１４
の（ｂ）に示すようにＨレベルに立ち上がり、これを受
ける差動増幅回路２４は活性化し、このアドレス信号A
i の変化を受けるアドレス変化検知回路１９が図１４の
（ｃ）に示すようなワンショットのアドレス変化信号AT
D を出力し、これを受けるオフセットキャンセル制御信
号発生回路２４ｄから出力されるオフセットキャンセル
制御信号OCC は図１４の（ｅ）に示すようにＨレベルに
立ち上がる。
【０１２４】すると、Ｈレベルに立ち上がったオフセッ
トキャンセル制御信号OCC を受けるオフセットキャンセ
ル回路２４ｍにおけるｎチャネルＭＯＳトランジスタ２
４ｍａが導通し、1/2 Ｖccの第１の基準電位Ｖref1(2.5
V)が入力ノード２４ｉに伝えられ、入力ノード２４ｉの
電位P2は図１４の（ｉ）に示すように第１の基準電位Ｖ
ref1となる。すると、入力ノード２４ｉの電位P2と第１
の基準電位Ｖref1よりも100mV 程度低い第２の基準電位
Ｖref2(2.4V)とを受ける第１の増幅回路２４ｊは、入力
ノード２４ｉの電位P2(2.5V)が第２の基準電位Ｖ
ref2(2.4V)よりも高いので、図１４の（ｊ）に示すよう
にＬレベルとなる増幅信号RDknを出力する。このよう
に、第２の基準電位Ｖref2を第１の基準電位Ｖref1より
も100mV 程度低くしておくことで、増幅回路がオフセッ
ト電圧特性、つまり２つの入力電位が等しいときに、理
想的には接地電位と電源電位との中間の電位が出力され
るはずだが、増幅回路を構成するトランジスタの寸法の
ばらつきによりＨレベルまたはＬレベルを出力するか決
まってしまうという特性をもっていることで増幅信号RD
knがＨレベルとなってしまうということが抑制されてい
る。
【０１２５】また、第２の増幅回路２４ｋにおいても第
１の増幅回路２４ｊと同様に入力ノード２４ｉの電位P2
と第１の基準電位Ｖref1よりも100mV 程度高い第３の基
準電位Ｖref3(2.6V)とを受け、入力ノード２４ｉの電位
P1(2.5V)が第３の基準電位Ｖref3(2.6V)よりも低いの
で、図１４の（ｊ）に示すようにＬレベルとなる増幅信
号/RD knを出力する。このように、第３の基準電位Ｖ
ref3を第１の基準電位Ｖre f1よりも100mV 程度高くして
おくことで、増幅回路がオフセット電圧特性をもってい
ることで増幅信号/RD kn がＨレベルとなってしまうと
いうことが抑制されている。そして、共にＬレベルの増
幅信号RDkn,/RD kn を受けるサブ出力確定信号発生回路
２５０はＬレベルのサブ出力確定信号SOA knを図１４の
（ｋ）に示すように出力する。
【０１２６】そして、ワンショントのアドレス変化信号
ATD を受け、プリチャージ信号発生回路２０から出力さ
れるプリチャージ信号/ φp は図１４の（ｃ）に示すよ
うに時刻ｔ21でＬレベルとなり、このプリチャージ信号
/ φp を受けるＩ／Ｏ線プリチャージ回路２３２はＩ／
Ｏ線２３０ａおよび２３０ｂの電位IOn ,/IO nを図１４
（ｆ）に示すように電源電位Ｖccにプリチャージする。
そして、このＩ／Ｏ線の電位IOn ,/IO nを受けるレベル
シフタ２４６は、理想的にはともに接地電位と電源電位
との中間の電位となるシフト電位VS,/VSを出力するが、
これもやはりこのレベルシフタ２４６を構成するトラン
ジスタの寸法のばらつきで、図１４の（ｇ）斜線部に示
すようにどちらか一方が中間の電位よりも高い電位、他
方が中間の電位より低い電位となるシフト電位VS,/VSを
出力する。
【０１２７】そして、このシフト電位VS,/VSを受けるカ
レントミラーセンスアンプ２４ｆの出力ノード２４ｆｄ
に出力されるプリ増幅信号PSは、入力されるシフト電位
VS,/VS間に電位差がある場合は図１４の（ｈ）斜線部に
示すようにVS＞/VS ならばＨレベル、VS＜/VS ならばＬ
レベルとなり、また、理想的に共に中間の電位のシフト
電位VS,/VSが入力された場合は、このカレントミラーセ
ンスアンプ２４ｆは理想的には中間の電位となるプリ増
幅信号PSを出力するところであるが、やはりオフセット
特性をもっているのでこのカレントミラーセンスアンプ
２４ｆを構成するトランジスタの寸法のばらつきにより
ＨレベルまたはＬレベルとなるプリ増幅信号PSを図１４
の（ｈ）斜線部に示すように出力する。このｔ21の時点
でも入力ノード２４ｉにはオフセットキャンセル回路２
４ｍにより第１の基準電位Ｖref1(2.5V)が与えられてい
るので第１の増幅回路２４ｊおよび第２の増幅回路２４
ｋは共にＬレベルの増幅信号RDkn,/RD kn を出力したま
まである。
【０１２８】そして、プリチャージ信号/ φp が図１４
の（ｄ）に示すように時刻ｔ22でＨレベルに立ち上がる
と、Ｉ／Ｏ線２３０ａおよび２３０ｂのプリチャージが
終了し、このＩ／Ｏ線２３０ａおよび２３０ｂの電位IO
n ,/IO nは選択されたメモリセルに記憶されていたデー
タに応じて、図１４の（ｆ）に示すように一方がプリチ
ャージされていた電源電位Ｖccのままに、他方がプリチ
ャージされていた電源電位Ｖccよりも500mV 程度低い電
位となる。また、オフセットキャンセル制御信号発生回
路２４ｄから出力されるオフセットキャンセル制御信号
OCC も図１４（ｅ）に示すようにＬレベルに立ち下が
り、これ受けるオフセットキャンセル回路２４ｍにおけ
るｎチャネルＭＯＳトランジスタ２４ｍａは非導通状態
となり、入力ノード２４ｉに第１の基準電位Ｖref1が供
給されなくなる。
【０１２９】そして、電位差の生じたＩ／Ｏ線２３０ａ
および２３０ｂの電位IOn ,/IO nを受けるレベルシフタ
２４６は、この電位レベルをシフトダウンしたシフト電
位VS,/VSを図１４（ｇ）に示すように時刻ｔ23で出力
し、カレントミラーセンスアンプ２４ｆはこのシフト電
位VS,/VSを受けてVS＞/VS ならばＨレベル、VS＜/VS な
らばＬレベルとなるプリ増幅信号PSを図１４の（ｈ）に
示すように出力する。すると、このプリ増幅信号PSを受
けるキャパシタ２４ｈの容量結合により、入力ノード２
４ｉの電位P2が図１４の（ｉ）に示すように、プリ増幅
信号PSがＨレベルに変化した場合は第１の増幅回路２４
ｉに入力されている第２の基準電位Ｖref2(2.4V)および
第２の増幅回路２４ｋに入力されている第３の基準電位
Ｖref3(2.6V)より高いＨレベルに、プリ増幅信号PSがＬ
レベルに変化した場合は第１の増幅回路２４ｊに入力さ
れている第２の基準電位Ｖref2(2.4V)および第２の増幅
回路２４ｋに入力されている第３の基準電位Ｖref3(2.6
V)より低いＬレベルになり、第１の増幅回路２４ｊおよ
び第２の増幅回路２４ｋから出力される増幅信号RDkn,/
RD kn は図１４の（ｊ）に示すように、一方がＨレベル
他方がＬレベルとなり、これを受けてサブ出力確定信号
発生回路２５０から出力されるサブ出力確定信号SOA kn
はＨレベルに立ち上がる。
【０１３０】以上のようにこの実施例４のコンピュータ
においては、実施例１におけるコンピュータと同様に、
データD0〜D7の出力が確定するとＨレベルとなるデータ
出力確定信号OAを出力確定信号出力端子２５３に出力す
るので、コンピュータを最悪条件の高温、低電源電圧下
で使用していないときMPU １０の無駄な待機時間が抑制
され高速動作が可能となる。また、この実施例２のSRAM
１１においては、実施例１のSRAM １１と同様に、メ
モリセルを複数のメモリセルアレイ２１に分割して分割
動作しているので低消費電力である。また、これも実施
例１のSRAM １１と同様に入出力端子２９に出力される
データD0〜D7に対応した１個のアレイ用出力確定信号MO
A k がＨレベルとなると、データ出力確定信号OAがＨレ
ベルとなるようにしているので、選択されていないメモ
リセルアレイ２１に対応した残りのアレイ用出力確定信
号MOA k がＬレベルのままでも確実にデータ出力確定信
号OAを出力することができる。
【０１３１】また、これも実施例１のSRAM １１と同様
に１つメモリセルアレイ２１内の各サブメモリセルアレ
イに対応して設けられるサブ出力確定信号発生回路２５
０からのサブ出力確定信号SOA k0〜SOA k7が全て出力が
確定してこと示すＨレベルになってからアレイ用出力確
定信号MOA k がＨレベルとなるようにしているので、多
ビット品でも全てのデータD0〜D7が確定してからデータ
出力確定信号OAがＨレベルに立ち上がることになり、確
実なデータ出力確定信号OAの出力が実現できる。
【０１３２】さらに、この実施例４においては、差動増
幅回路２４におけるカレントミラーセンスアンプ２４ｆ
と入力ノード２４ｉとの間にキャパシタ２４ｈを設け、
Ｉ／Ｏ線対２３０をプリチャージ中はオフセットキャン
セル回路２４ｍにより入力ノード２４ｉに第１の基準電
位Ｖref1を与えているため、プリチャージ中は入力ノー
ド２４ｉがカレントミラーセンスアンプ２４ｆのオフセ
ット電圧の影響を受けず、その結果カレントミラーセン
スアンプ２４ｆのオフセット電圧が増幅信号RDkn,/RD
kn に影響せず、オフセット電圧で誤ってサブ出力確定
信号SOA knがＨレベルとなることがない。
【０１３３】さらに、差動増幅回路２４における第１の
増幅回路２４ｊおよび第２の増幅回路２４ｋはＩ／Ｏ線
対２３０のプリチャージ中にそれぞれ入力ノード２４ｉ
に与えられる第１の基準電位Ｖref1(2.5V)より100mV 程
度低い第２の基準電位Ｖref2(2.4V)および第１の基準電
位Ｖref1(2.5V)より100mV 程度高い第３の基準電位Ｖ
ref3(2.6V)を受けているので、プリチャージ中に第１の
増幅回路２４ｊおよび第２の増幅回路２４ｋがオフセッ
ト電圧によらずともにＬレベルの増幅信号RDkn,/RD kn
を出力し、オフセット電圧により誤ってサブ出力確定信
号SOA knがＨレベルとなることがない。
【０１３４】さらに、差動増幅回路２４におけるカレン
トミラーセンスアンプ２４ｆの前段にレベルシフタ２４
６を設け、カレントミラーセンスアンプ２４ｆの入力電
位のレベルを低下させ、カレントミラーセンスアンプ２
４ｆが高ゲインの領域で動作するようにしているので、
差動増幅回路２４の高速動作が可能となる。
【０１３５】また、差動増幅回路２４をセンスアンプイ
ネーブル信号SEk により活性化させるとき、このセンス
アンプイネーブル信号SEk を完全に電源電位Ｖccでな
く、電源電位Ｖccよりも低い電位としているので、差動
増幅回路２４が高ゲインとなり高速動作が可能となる。
【０１３６】実施例５．次にこの発明の実施例５につい
て、図１５に基づき説明する。この実施例５が実施例４
と異なる点は、差動増幅回路２４における第１の増幅回
路２４ｊおよび第２の増幅回路２４ｋの回路構成と、第
１の増幅回路２４ｊから増幅信号 ／ＲＤｋｎが出力さ
れ、第２の増幅回路２４ｋから増幅信号ＲＤｋｎが出力
される点である。図１５は、この実施例５の差動増幅回
路２４の回路図およびその周辺回路図を示しており、差
動増幅回路２４の第１の増幅回路２４ｊにおいて、２４
ｊｉは入力ノード２４ｉと増幅信号/RD knが出力される
増幅信号出力ノード２４ｊｉｃとの間に接続され、入力
ノード２４ｉの電位P2を受け、Ｉ／Ｏ線対２３０をプリ
チャージ中にオフセットキャンセル回路２４ｍにより入
力ノード２４ｉに与えられる第１の基準電位Ｖrefl(2.5
V)よりも低い閾値Ｖthl (2.4V)を有し、入力ノード２４
ｉの電位P2がこの閾値Ｖthl より高いとＬレベルとな
り、低いとＨレベルとなる増幅信号/RD knを出力するイ
ンバータで、電源電位ノード１１０と増幅信号出力ノー
ド２４ｊｉｃとの間に接続され、ゲート電極が入力ノー
ド２４ｉに接続されるｐチャネルＭＯＳトランジスタ２
４ｊｉａと、増幅信号出力ノード２４ｊｉｃと接地電位
ノード１１１との間に接続され、ゲート電極が入力ノー
ド２４ｉに接続されたｎチャネルＭＯＳトランジスタ２
４ｊｉｂとから構成されている。
【０１３７】また、第２の増幅回路２４ｋにおいて、２
４ｋｉは入力ノード２４ｉと増幅信号RDknが出力される
増幅信号出力ノード２４ｋｋとの間にインバータ２４ｋ
ｊを介して接続され、入力ノード２４ｉの電位P2を受
け、Ｉ／Ｏ線対２３０をプリチャージ中にオフセットキ
ャンセル回路２４ｍにより入力ノード２４ｉに与えられ
る第１の基準電位Ｖrefl(2.5V)よりも高い閾値Ｖ
th2 (2.6V)を有し、入力ノード２４ｉの電位P2がこの閾
値Ｖth2 より高いとＬレベルとなり、低いとＨレベルと
なる信号を出力するインバータで、電源電位ノード１１
０と出力ノード２４ｋｉｃとの間に接続され、ゲート電
極が入力ノード２４ｉに接続されるｐチャネルＭＯＳト
ランジスタ２４ｋｉａと、出力ノード２４ｋｉｃと接地
電位ノード１１１との間に接続され、ゲート電極が入力
ノード２４ｉに接続されたｎチャネルＭＯＳトランジス
タ２４ｋｉｂとから構成されている。
【０１３８】そして、インバータ２４ｊｉの閾値Ｖth1
およびインバータ２４ｋｉの閾値Ｖth2 はこのインバー
タ２４ｊｉおよびインバータ２４９ｋｉを構成するトラ
ンジスタのチャネル長で決めており、ｎチャネルＭＯＳ
トランジスタ２４ｊｉｂのチャネル長はｎチャネルＭＯ
Ｓトランジスタ２４ｋｉｂのチャネル長より短く、ｐチ
ャネルＭＯＳトランジスタ２４ｊｉａのチャネル長はｐ
チャネルＭＯＳトランジスタ２４ｋｉａのチャネル長よ
り長い。そして、入力ノード２４ｉに第１の基準電位Ｖ
refl(2.5V)が与えられているときの、電源電位ノード１
１０からｐチャネルＭＯＳトランジスタ２４ｊｉａおよ
びｎチャネルＭＯＳトランジスタ２４ｊｉｂを介して接
地電位ノード１１１に流れる貫通電流および電源電位ノ
ード１１０からｐチャネルＭＯＳトランジスタ２４ｋｉ
ａおよびｎチャネルＭＯＳトランジスタ２４ｋｉｂを介
して接地電位ノード１１１に流れる貫通電流を減少させ
るために、これらのトランジスタのチャネル幅をカレン
トミラーセンスアンプ２４ｆを構成するトランジスタな
どに比べて小さくしてチャネル幅とチャネル長の比を小
さくしている。
【０１３９】この実施例５においても、図９のタイミン
グ図に示されたように実施例１とほぼ同様の動作をす
る。また、実施例１と回路構成の異なる差動増幅回路２
４の動作についても図１４のタイミング図に示された実
施例４の差動増幅回路２４と同様の動作をする。
【０１４０】以上のようにこの実施例５のコンピュータ
においては、実施例１におけるコンピュータと同様に、
データD0〜D7の出力が確定するとＨレベルとなるデータ
出力確定信号OAを出力確定信号出力端子２５３に出力す
るので、コンピュータを最悪条件の高温、低電源電圧下
で使用していないとき MPU１０の無駄な待機時間が抑制
され高速動作が可能となる。また、この実施例５のSRAM
１１においては、実施例１のSRAM １１と同様に、メ
モリセルを複数のメモリセルアレイ２１に分割して分割
動作しているので低消費電力である。また、これも実施
例１のSRAM １１と同様に入出力端子２９に出力される
データD0〜D7に対応した１個のアレイ用出力確定信号 M
OAk がＨレベルとなると、データ出力確定信号OAがＨレ
ベルとなるようにしているので、選択されていないメモ
リセルアレイ２１に対応した残りのアレイ用出力確定信
号 MOAk がＬレベルのままでも確実にデータ出力確定信
号OAを出力することができる。
【０１４１】また、これも実施例１のSRAM １１と同様
に１つメモリセルアレイ２１内の各サブメモリセルアレ
イに対応して設けられるサブ出力確定信号発生回路２５
０からのサブ出力確定信号 SOAk0〜 SOAk7が全て出力が
確定したことを示すＨレベルになってからアレイ用出力
確定信号MOA k がＨレベルとなるようにしているので、
多ビット品でも全てのデータD0〜D7が確定してからデー
タ出力確定信号OAがＨレベルに立ち上がることになり、
確実なデータ出力確定信号OAの出力が実現できる。
【０１４２】また、この実施例５においては、実施例４
のSRAM １１と同様に差動増幅回路２４におけるカレン
トミラーセンスアンプ２４ｆと入力ノード２４ｉとの間
にキャパシタ２４ｈを設け、Ｉ／Ｏ線対２３０をプリチ
ャージ中はオフセットキャンセル回路２４ｍにより入力
ノード２４ｉに第１の基準電位Ｖreflを与えているた
め、プリチャージ中は入力ノード２４ｉがカレントミラ
ーセンスアンプ２４ｆのオフセット電圧の影響を受け
ず、その結果カレントミラーセンスアンプ２４ｆのオフ
セット電圧が増幅信号RDkn,/RDknに影響せず、オフセッ
ト電圧で誤ってサブ出力確定信号 SOAknがＨレベルとな
ることがない。
【０１４３】さらに、差動増幅回路２４における第１の
増幅回路２４ｊおよび第２の増幅回路２４ｋは、Ｉ／Ｏ
線対２３０のプリチャージ中に入力ノード２４ｉに与え
られる第１の基準電位Ｖrefl(2.5V)より100mV 程度低い
閾値Ｖth1 (2.4V)および100mV 程度高いＶth2 (2.6V)を
有するインバータ２４ｊｉおよび２４ｋｉを備えている
ので、プリチャージ中は確実にサブ出力確定信号 SOAkn
がＬレベルとなり、かつ、実施例４におけるカレントミ
ラーセンスアンプからなる第１の増幅回路２４ｊおよび
第２の増幅回路２４ｋよりも少ない素子で回路構成を実
現でき、また、第２の基準電位Ｖref2および第３の基準
電位Ｖref3を発生させる回路が不要となるので、実施例
４にくらべレイアウト面積が低減される。
【０１４４】また、このインバータ２４ｊｉおよび２４
ｋｉを構成するトランジスタのチャネル幅をカレントミ
ラーセンスアンプ２４ｆを構成するトランジスタなどに
比べて小さくしてチャネル幅とチャネル長の比を小さく
しているので、貫通電流が少なく低消費電力となってい
る。
【０１４５】さらに、差動増幅回路２４におけるカレン
トミラーセンスアンプ２４ｆの前段にレベルシフタ２４
６を設け、カレントミラーセンスアンプ２４ｆの入力電
位のレベルを低下させ、カレントミラーセンスアンプ２
４ｆが高ゲインの領域で動作するようにしているので、
差動増幅回路２４の高速動作が可能となる。
【０１４６】また、差動増幅回路２４をセンスアンプイ
ネーブル信号SEk により活性化させるとき、このセンス
アンプイネーブル信号SEk を完全に電源電位ＶCCでな
く、電源電位ＶCCよりも低い電位としているので、差動
増幅回路２４が高ゲインとなり高速動作が可能となる。
【０１４７】実施例６．次にこの発明の実施例６につい
て、図１６から図２３に基づき説明する。この実施例６
も実施例１と同様に固定周波数によらないインターフェ
イスを有している非同期型のコンピュータで、この実施
例は“INTORODUCUTION TO VLSI SYSTEMS”(ADDISON WES
LEY出版、CARVER MEAD および LYNN CONWAY著) の7.7
章p.252〜254 に紹介されている4-cycle signaling を
非同期型のコンピュータで使用できるように改善したも
のである。
【０１４８】図１６はこの実施例６のコンピュータを示
しており、MPU 32はこの発明の処理手段の一例で、アド
レス信号A i (i=0,1,・・・,16)、SRAM 33からのデータ D
j (j=0,1,・・・,7) の読み出しを行うための出力イネーブ
ル信号/OE およびSRAM 33へのデータ Dj の書き込みを
行うためのライトイネーブル信号/WE を発生してSRAM11
に与えており、SRAM 33からデータ Dj を読み出す際は
出力イネーブル信号/OE をＬレベル、ライトイネーブル
信号/WE をＨレベルとして、所望のアドレス信号A i を
SRAM 33へ与えるとともに、SRAM 33の動作要求信号入
力端子に出力している動作要求信号RSをＬレベルからＨ
レベルに立ち上げ、SRAM 33の出力確定信号出力端子か
ら出力されるデータ出力確定信号OAがＨレベルとなると
入力されるデータ Dj をラッチして内部に取り込んで処
理し、このときSRAM 33とのアクセスにはクロック信号
を利用しない。
【０１４９】また、この MPU32はSRAM 33のビジー信号
出力端子から出力されるビジー信号BSG がＨレベルのと
きは動作要求信号RSをＬレベルからＨレベルへ立ち上げ
ないようにしており、さらに、Ｈレベルとなったデータ
出力確定信号OA受け、入力されるデータD j をラッチし
て内部に取り込んで処理し始めたことを示すためにデー
タ授受完了信号AFをＬレベルからＨレベルに立ち上げ
る。一方、SRAM 33へデータを書き込む際は出力イネー
ブル信号/OE をＨレベル、ライトイネーブル信号/WE を
Ｌレベルとして、書き込みデータ Dj および所望のアド
レス信号 Ai をSRAM 11に出力するとともに動作要求信
号RSをＬレベルからＨレベルへ変化させる。
【０１５０】さらに、SRAM 33はこの発明の記憶手段お
よび半導体記憶装置の一例で、MPU32からのアドレス信
号A i 、出力イネーブル信号/OE およびライトイネーブ
ル信号/WE を受け、出力イネーブル信号/OE がＬレベ
ル、ライトイネーブル信号がＨレベルであり、動作要求
信号入力端子に与えられる動作要求信号RSがＬレベルか
らＨレベルに変化するとＬレベルからＨレベルとなるビ
ジー信号BSG をビジー信号出力端子に出力し、アドレス
入力端子から与えられるアドレス信号 Ai により選択さ
れるメモリセルからのデータD j を出力するとともに、
このデータD jが確定するとＨレベルとなるデータ出力
確定信号OAを出力し、データ授受完了信号入力端子に与
えられるデータ授受完了信号AFがＬレベルからＨレベル
へ変化するとビジー信号BSG をＨレベルからＬレベルと
し、データ出力確定信号OAをＬレベル、出力データ Dj
をハイインピーダンス状態とする。
【０１５１】一方、出力イネーブル信号/OE がＨレベ
ル、ライトイネーブル信号がＬレベルで、動作要求信号
RSがＬレベルからＨレベルに変化するとアドレス信号 A
i により選択されるメモリセルにデータ Dj が書き込ま
れる。
【０１５２】図１７は図１６に示されたコンピュータの
高温、低電源電圧下の最悪条件よりももっと良好な条件
でのSRAM 33からMPU 32にデータ Dj を読み出す動作を
示すタイミング図で、まず、 MPU32から出力されるライ
トイネーブル信号/WE が図１７の（ｃ）に示すようにＨ
レベルのままで、出力イネーブル信号/OE が図１７の
（ｂ）に示すように時刻ｔ0 でＬレベルに立ち下げら
れ、所望のアドレス信号Ai (=ａ) が図１７の（ａ）に
示すように時刻ｔ1 で与えられ、動作要求信号RSが図１
７の（ｅ）に示すようにＬレベルからＨレベルに立ち上
げられると、これを受けてSRAM 33から出力されるビジ
ー信号BSG は動作中に次の動作要求が来ないように図１
７の（ｆ）に示すように時刻ｔ2 でＬレベルからＨレベ
ルに立ち上がり、これを受けるMPU 32は動作要求信号RS
を図１７の（ｅ）に示すように時刻ｔ3 でＬレベルとし
た後は、ビジー信号BSG がＨレベルの間はこの動作要求
信号RSがＬレベルからＨレベルに変化しないようにして
いる。
【０１５３】そして、アドレス信号A i により選択され
たメモリセルからのデータ Dj (=Da) が図１７の（ｄ）
に示されるように時刻ｔ4 で出力され始める。するとこ
れに基づきデータ Dj が確定したことを示すデータ出力
確定信号OAが図１７の（ｇ）に示すように時刻ｔ5 でＨ
レベルに立ち上がり、MPU 32はこれを受けてデータDj
をラッチして内部に取り込み、処理をして、さらに、Ｈ
レベルとなったデータ出力確定信号OAを受け、入力され
るデータ Dj をラッチして内部に取り込んで処理し始め
たことを示すためにデータ授受完了信号AFを図１７の
（ｈ）に示すように時刻ｔ6 でＬレベルからＨレベルに
立ち上げる。すると、これを受けてSRAM33から出力され
るビジー信号BSG およびデータ出力確定信号OAは図１７
の（ｆ）および（ｇ）に示すようにＬレベルに立ち下が
り、出力データ Dj は図１７の（ｄ）に示されるように
ハイインピーダンス状態となり次の動作要求に備える。
【０１５４】そして、データ授受完了信号AFが図１７の
（ｈ）に示すように時刻ｔ7 でＨレベルに立ち下げら
れ、次のアドレス信号A i (=b)が図１７の（ａ）に示す
ように時刻ｔ8 でSRAM 33に与えられ、動作要求信号RS
がＬレベルからＨレベルに立ち上げられると、 MPU32お
よびSRAM 33は時刻ｔ1 から時刻ｔ7 までの動作と同様
に動作し、SRAM 33はMPU 32にアドレス信号A i (=b)に
対応したデータ Dj (=Db) を出力する。
【０１５５】次にこの実施例６における図１６に示され
たSRAM 33の構成について図１８から図２２に基づき説
明する。図１８はSRAM 33のブロック図で、図３に示さ
れた実施例１におけるSRAM 11と異なっている点は、新
たにデータ授受完了信号AFを受けるデータ授受完了信号
入力端子３４ａ、動作要求信号RSを受ける動作要求信号
入力端子３４ｂ、ビジー信号BSG が出力されるビジー信
号出力端子３４ｃが設けられている点、動作要求信号RS
およびデータ授受完了信号AFを受けてデータ授受完了信
号AFがＬレベルで動作要求信号RSがＬレベルからＨレベ
ルに立ち上がるとＬレベルからＨレベルとなり、データ
授受完了信号AFがＨレベルであるとＬレベルとなるビジ
ー信号BSG を出力するビジー信号発生回路３５が設けら
れている点である。
【０１５６】さらに、この実施例６におけるSRAM 33で
はブロック選択信号発生回路１６がビジー信号発生回路
３５からのビジー信号BSG を受け、このビジー信号BSG
がＨレベルのときは、実施例１におけるSRAM 11のブロ
ック選択信号発生回路１６と同様にＺプリデコーダ１４
からのプリデコード信号Z0〜Z11 に基づき１つがＨレベ
ルとなるブロック選択信号BS0 〜BS31を出力するが、ビ
ジー信号BSG がＬレベルのときは３２個のブロック選択
信号BS0 〜BS31全てを非活性のＬレベルとする点で異な
り、また、この実施例６におけるSRAM 33では実施例１
におけるSRAM１１のようにプリチャージ信号／φp を発
生させるためのアドレス変化検知回路１９およびプリチ
ャージ信号発生回路２０がなく、メモリセルアレイ２１
はプリチャージ信号／φp のかわりにビジー信号BSG を
受け、これによりプリチャージを行っている点でも異な
る。
【０１５７】また、アドレスバッファ１２がビジー信号
BSG を受け、このビジー信号がＨレベルとなるとアドレ
ス信号 Ai をラッチする機能を有している点でも異な
り、出力確定信号発生回路２５がデータ授受完了信号AF
を受け、このデータ授受完了信号AFがＨレベルであると
データ出力確定信号OAをＬレベルとする機能を備えてい
る点でも異なり、入出力回路２８がデータ授受完了信号
AFを受け、このデータ授受完了信号AFがＨレベルである
と出力データD j をハイインピーダンス状態とする機能
を備えている点でも異なる。さらに、/OE バッファ２６
および/WE バッファ２７がビジー信号BSG を受け、この
ビジー信号BSG がＨレベルとなると出力イネーブル信号
/OE およびライトイネーブル信号/WE をラッチする機能
を有している点も異なる。
【０１５８】図１９はSRAM３３におけるビジー信号発生
回路３５の回路図で、図において３５１はセット入力
(S) が動作要求信号RSが与えられる動作要求信号入力端
子３４ｂに接続され、リセット入力(R) がデータ授受完
了信号が与えられるデータ授受完了信号入力端子３４ａ
に接続され、出力側(Q) からビジー信号BSG を出力する
Ｒ−Ｓフリップフロップ回路で、互いの出力が他方の入
力の１つに接続され、もう１つの入力がそれぞれ動作要
求信号入力端子３４ｂ、データ授受完了信号入力端子３
４ａに接続される２つのＮＯＲ回路３５１ａ、３５１ｂ
から構成されており、リセット入力(R) がＬレベルでセ
ット入力(S) がＬレベルからＨレベルに立ち上がると出
力(Q) がセットされ（Ｈレベルに立ち上げられ）、リセ
ット入力(R）がＨレベルであるとセット入力(S) のレベ
ルによらず出力(Q) がリセットされる（Ｌレベルにされ
る）。
【０１５９】図２０はSRAM３３におけるアドレスバッフ
ァ１２の回路図で、図において１２１はアドレス信号 A
i (i=0,1,・・・,16)およびビジー信号BSG を受け、ビジー
信号BSG がＬレベルのときはアドレス信号 Ai と同じ論
理の信号RAi ( またはBAi ,CAi ) およびこの反転信号/
RA i ( または/BA i ,/CAi ) を出力し、ビジー信号BSG
がＨレベルのときはアドレス信号A i (i=0,1,・・・,16)
をラッチし、出力信号RAi ( またはBAi , CAi ) および
/RA i ( または/BA i ,/CAi ) を保持する部分アドレス
バッファで、アドレス信号が与えられるノード１２１ｂ
とノード１２１ｃとの間に接続され、ゲート電極にビジ
ー信号BSG を受けるｐチャネルＭＯＳトランジスタ１２
１ａと、ノード１２１ｃと出力信号/RA i ( または /BA
i ,/CAi) が出力されるノード１２１ｆとの間に接続さ
れるインバータ１２１ｄと、ノード１２１ｆと出力信号
RAi ( またはBAi , CAi ) が出力されるノード１２１ｇ
との間に接続されるインバータ１２１ｅと、ノード１２
１ｃとノード１２１ｇとの間に接続され、ゲート電極に
ビジー信号BSG を受けるｎチャネルＭＯＳトランジスタ
１２１ｈとから構成される。
【０１６０】図２１はSRAM３３における出力確定信号発
生回路２５のブロック図で、図において２５０、２５
１、２５２は図８に示された実施例１における出力確定
信号発生回路２５のサブ出力確定信号発生回路２５０、
アレイ用出力確定信号発生回路２５１、データ出力確定
信号発生回路２５２と同じ回路構成のサブ出力確定信号
発生回路、アレイ用出力確定信号発生回路、データ出力
確定セット信号発生回路で、これに加えさらに、データ
出力確定セット信号発生回路２５２からのデータ出力確
定セット信号OAS をセット入力側(S) に受け、リセット
入力側(R) にデータ授受完了信号AFを受け、出力側(Q)
からデータ出力確定信号OAが出力されるＲ−Ｓフリップ
フロップ回路２５４が設けられており、データ出力確定
セット信号発生回路２５２とＲ−Ｓフリップフロップ回
路２５４とで新たにデータ出力確定信号発生回路を構成
している。
【０１６１】図２２はSRAM３３における入出力回路２８
の出力部分を示す回路図で、図において２８１はデータ
授受完了信号AFおよび出力イネーブル信号/OE を受け、
この信号がともにＬレベルのときＨレベルとなりそれ以
外のときはＬレベルとなる出力制御信号OCおよびその反
転信号/OC を出力する出力制御回路で、入力側にデータ
授受完了信号AFおよび出力イネーブル信号/OE を受け、
出力側から出力制御信号OCを出力するＮＯＲ回路２８１
ａと、ＮＯＲ回路２８１ａからの出力コントロール信号
OCを受け、反転信号/OC を出力するインバータ２８１ｂ
とから構成される。
【０１６２】２８２はアドレス信号により選択されたメ
モリセルからのデータRDko,・・・,RDk7および出力制御回
路２８１からの出力制御記号OCおよび/OC を受け、この
出力制御記号OCがＨレベル、/OC がＬレベルのときはRD
k0,・・・,RD k7の論理を反転したデータD0, D1, ・・・,D7を
出力し、出力制御記号OCがＬレベル、/OC がＨレベルの
ときはハイインピーダンス状態のデータD0, D1, ・・・,D7
を出力するトライステートバッファで、ソース電極が電
源電位ノード１１０に接続され、ゲート電極に出力制御
記号/OC を受けるｐチャネルＭＯＳトランジスタ２８２
ａと、このｐチャネルＭＯＳトランジスタ２８２ａのド
レイン電極とデータ Dj が出力されるデータ出力ノード
２８２ｅとの間に接続され、ゲート電極にアドレス信号
により選択されたメモリセルからのデータRDkjを受ける
ｐチャネルＭＯＳトランジスタ２８２ｂと、ソース電極
が接地電位ノード１１１に接続され、ゲート電極に出力
制御記号OCを受けるｎチャネルＭＯＳトランジスタ２８
２ｃと、このｎチャネルＭＯＳトランジスタ２８２ｃの
ドレイン電極と出力ノード２８２ｅとの間に接続され、
ゲート電極にデータRDkjを受けるｎチャネルＭＯＳトラ
ンジスタ２８２ｄとから構成される。
【０１６３】次に以上のように構成されたこの実施例６
におけるSRAM３３の動作について図２３に基づき説明す
る。まず外部から与えられるライトイネーブル信号/WE
はＨレベル、出力イネーブル信号/OE はＬレベルの状態
を保ったままで、データ授受完了信号AFを図２３の
（ｅ）に示すように時刻ｔ0 でＬレベルに立ち下げる
と、入出力回路２８における出力制御回路２８１から出
力される出力制御記号OCは図２３の（ｊ）に示すように
Ｈレベルとなりデータ出力可能状態となる。このとき、
ビジー信号BSG は図２３の（ｃ）に示すようにＬレベル
のままであるので、このビジー信号BSG を受けるビット
線プリチャージ回路２１３およびＩ／Ｏ線プリチャージ
回路２３２はビット線対２１２およびＩ／Ｏ線対２３０
を電源電位ＶCCにプリチャージし、ブロック選択信号発
生回路１６から出力されるブロック選択信号BSk は全て
Ｌレベルとなり、このブロック選択信号BSk を受けるロ
ウサブデコード回路１７はロウサブデコード信号V K0〜
V K3を全てＬレベルとするため、ロウデコーダ１８にお
けるローカルロウデコーダ１８２は全てのローカルワー
ド線２１１の電位 LWLv をＬレベルとしている。
【０１６４】そして、アドレス信号A i を図２３の
（ａ）に示すように時刻ｔ1 で所望のアドレスにして動
作要求信号RSをＬレベルからＨレベルに変化させると、
ビジー信号発生回路３５から出力されるビジー信号BSG
が図２３の（ｃ）に示すようにＬレベルから動作中であ
ることを示すＨレベルに立ち上がる。すると、このビジ
ー信号BSG を受けるビット線プリチャージ回路２１３お
よびＩ／Ｏ線プリチャージ回路２３２はプリチャージを
中止し、アドレスバッファ１２はアドレス信号 Aiをラ
ッチし、ブロック選択信号発生回路１６は図２３の
（ｆ）に示すように時刻ｔ2 でブロック選択信号BSk の
うちアドレス信号A i により選択されたブロック選択信
号BSk をＨレベルにし、残りのBSk をＬレベルとする。
【０１６５】また、グローバルロウデコーダ１８１によ
り選択された１本のグローバルワード線の電位 GWLu が
Ｈレベルに立ち上げられ、ブロック選択信号により選択
されたブロック（メモリアレイ）に対応するローカルロ
ウデコーダ１８２により１本のローカルワード線２１１
の電位 LWLv が図２３の（ｇ）に示すように時刻ｔ3で
Ｈレベルに立ち上げられ、選択されたブロックに対応す
るコラム選択回路２２により選択された１つのコラム選
択信号 CSLm が図２３の（ｈ）に示すようにＨレベルに
立ち上げられる。
【０１６６】すると、選択されたメモリセルMC記憶され
ていたデータに応じた電位が、ビット線対２１２および
IOゲート２３１を介してＩ／Ｏ線対２３０に伝えられ、
これを受ける差動増幅回路２４から出力される増幅信号
RDknおよび/RD knは図２３の（ｉ）に示すように時刻t4
で一方がＨレベル、他方がＬレベルとなり、これを受け
て入出力回路２８は増幅信号RDknおよび/RD knに応じた
データD0〜D7を図２３の（ｋ）に示すように入出力端子
２９に出力する。また、選択されたブロックに対応する
増幅信号RDknおよび/RD knの一方がＨレベル他方がＬレ
ベルになったのを受けて、このブロックに対応するサブ
出力確定信号発生回路２５０から出力されるサブ出力確
定信号SOA knはＨレベルとなり、このサブ出力確定信号
SOA knを受けるこのブロックに対応したアレイ用出力確
定信号発生回路２５１から出力されるアレイ用出力確定
信号MOA k はＨレベルとなる。
【０１６７】そして、各アレイ用出力確定信号発生回路
２５１から出力されるアレイ用出力確定信号MOA0〜MOA
31 を受けてデータ出力確定セット信号発生回路２５２
から出力されるデータ出力確定セット信号OAS は、入出
力端子２９に出力されるデータに対応したアレイ用出力
確定信号MOA k がＨレベルとなるとＨレベルとなり、こ
のデータ出力確定セット信号OAS をセット入力側（Ｓ）
に受けるR-S フリップフロップ回路２５４から出力確定
信号出力端子２５３に出力されるデータ出力確定信号OA
は図２３の（ｄ）に示すように時刻ｔ5 でＨレベルに変
化し、データ出力が確定したことが外部に知らされる。
【０１６８】そして、外部から与えられる動作要求信号
RSはビジー信号BSG がＨレベルに立ち上がったのに応じ
て図２３の（ｂ）に示すようにＬレベルへ立ち下げら
れ、時刻ｔ8 で再びＨレベルに立ち上げるのに備えられ
る。そして、データ授受完了信号AFが図２３の（ｅ）に
示すように時刻ｔ6 でＨレベルに立ち上げられると、こ
れを受けるビジー信号発生回路３５から出力されるビジ
ー信号BSG はＬレベルとなり、次の動作要求待ちとな
り、このビジー信号BSG を受けるビット線プリチャージ
回路２１３およびＩ／Ｏ線プリチャージ回路２３２はプ
リチャージを開始し、アドレスバッファ１２はアドレス
信号 Ai のラッチを解除する。
【０１６９】また、データ授受完了信号AFがＨレベルに
立ち上げられたのを受けて、出力確定信号発生回路２５
におけるR-S フリップフロップ２５４はデータ出力確定
信号OAを図２３の（ｄ）に示すようにＬレベルにリセッ
トし、入出力回路２８における出力制御回路２８１から
出力される出力制御信号OCは図２３の（ｊ）に示すよう
にＬレベルとなり、これを受けてトライステートバッフ
ァ２８２から出力されるデータD j は図２３の（ｋ）に
示すようにハイインピーダンス状態（Hi-Z）となる。
【０１７０】その後、データ授受完了信号AFが図２３の
（ｅ）に示すように時刻ｔ7 でＬレベルに立ち下げら
れ、時刻ｔ8 で図２３の（ａ）に示すように次の所望の
アドレス信号A i が与えられ、図２３の（ｂ）に示すよ
うに動作要求信号RSがＨレベルに立ち上げられると、上
記した時刻ｔ0 から時刻ｔ6 までの動作とほぼ同様に次
のアドレス信号A i に基づくデータD j の出力動作が行
われる。
【０１７１】以上のようにこの実施例６のコンピュータ
においては、実施例１と同様にSRAM３３がアドレス信号
に応じたメモリセルからのデータD0〜D7をデータ入出力
端子２９に出力すると共に、このデータD0〜D7の出力が
確定するとＨレベルとなるデータ出力確定信号OAを出力
確定信号出力端子２５３に出力し、MPU ３２がSRAM３３
のデータ入出力端子２９からのデータD0〜D7および出力
確定信号出力端子２５３からのデータ出力確定信号OAを
受け、このデータ出力確定信号OAが所定のレベルとなる
とデータD0〜D7をラッチして内部に取り込み、処理を行
うので、このコンピュータを最悪条件の高温、低電源電
圧下で使用していないときは、従来の固定周波数のクロ
ックに同期させたものに比べ無駄な待機時間が抑制され
高速動作が可能となる。
【０１７２】また、この実施例６におけるSRAM３３はビ
ジー信号BSG によりSRAM３３が動作中であることを示す
ので、SRAM３３が動作中に動作要求されることを抑制す
ることが可能となる。
【０１７３】また、ビジー信号BSG がＬレベルとなると
ビット線およびＩ／Ｏ線をプリチャージし、データ授受
完了信号AFがＨレベルになったのを受けてビジー信号BS
G をＬレベルとしてプリチャージを開始するので、実施
例１に示されたSRAM１１のようにアドレス信号が入力さ
れてからプリチャージを開始するよりも早くプリチャー
ジが完了し、データ Dj が高速で出力される。また、そ
の他実施例１と同様の構成に基づく同様の効果を奏す
る。
【０１７４】実施例７．次にこの発明の実施例７につい
て、図２４から図２６に基づき説明する。図２４におい
て、この実施例７が実施例６と異なる点は、この実施例
７におけるSRAM３３のビジー信号発生回路３５が動作要
求信号RSおよび出力確定信号発生回路２５からの出力確
定信号セット信号OAS を受けて、この出力確定信号セッ
ト信号OAS がＬレベルで動作要求信号RSがＬレベルから
Ｈレベルに立ち上がるとビジー信号BSG をＬレベルから
Ｈレベルとし、データ授受完了信号AFがＨレベルである
とビジー信号BSG をＬレベルとする点、および入出力回
路２８が出力確定信号発生回路２５からのデータ出力確
定信号OAおよびデータ出力確定セット信号OAS を受け、
データ出力確定信号OAがＨレベルであると出力データ D
j をハイインピーダンス状態とし、データ出力確定セッ
ト信号OAS のＬレベルからＨレベルへの立ち上がりでデ
ータRDkjを取り込んで出力データD j を保持する機能を
備えている点である。
【０１７５】図２５はビジー信号発生回路３５、出力確
定信号発生回路２５および入出力回路２８の出力部分の
回路図で、ビジー信号発生回路３５は図１９に示された
実施例６のビジー信号発生回路３５と同じ回路構成であ
るが、R-S フリップフロップ回路３５１におけるリセッ
ト入力側（Ｒ）の入力が出力確定信号発生回路２５から
のデータ出力確定セット信号OAS である点で異なってい
る。また、入出力回路２８において、データRDkjを受け
るノードとトライステートバッファ２８２との間にデー
タ出力確定セット信号OAS を受け、このデータ出力確定
セット信号OASのＬレベルからＨレベルへの立ち上がり
でデータRDkjを取り込んでトライステートバッファ２８
２への出力を保持するレジスタ回路２８３を備えている
点、出力制御回路２８１が図２２に示されているように
データ授受完了信号AFを受けているかわりに出力確定信
号発生回路２５からのデータ出力確定信号OAを受けてお
り、出力イネーブル信号/OE を受けるインバータ２８１
ｃ、データ出力確定信号OAとインバータ２８１ｃの出力
を受け、出力制御記号/OC を出力するＮＡＮＤ回路２８
１ｄ、およびＮＡＮＤ回路２８１ｄの出力を受け、出力
制御記号/OC を出力するインバータ２８１ｅから構成さ
れている点でも異なる。
【０１７６】次に以上のように構成されたこの実施例７
におけるSRAM３３の動作について図２６に基づき説明す
る。まず外部から与えられるライトイネーブル信号/WE
はＨレベル、出力イネーブル信号/OE はＬレベルの状態
を保ったままで、データ授受完了信号AFを図２６の
（ｅ）に示すように時刻ｔ0 でＬレベルに立ち下げてお
く。このとき、ビジー信号BSG は図２６の（ｃ）に示す
ようにＬレベルのままであるので、このビジー信号BSG
を受けるビット線プリチャージ回路２１３およびＩ／Ｏ
線プリチャージ回路２３２はビット線対２１２およびＩ
／Ｏ線対２３０を電源電位Ｖccにプリチャージし、ブロ
ック選択信号発生回路１６から出力されるブロック選択
信号BSk は全てＬレベルとなり、このブロック選択信号
BSk を受けるロウサブデコード回路１７はロウサブデコ
ード信号Ｖko〜Ｖk3を全てＬレベルとするため、ロウデ
コーダ１８におけるローカルロウデコーダ１８２は全て
ローカルワード線２１１の電位 LWLv をＬレベルとして
いる。
【０１７７】そして、アドレス信号Aiを図２６の（ａ）
に示すように時刻ｔ1 で所望のアドレスにして動作要求
信号RSをＬレベルからＨレベルに変化させると、ビジー
信号発生回路３５から出力されるビジー信号BSG が図２
６の（ｃ）に示すようにＬレベルから動作中であること
を示すＨレベルに立ち上がる。すると、このビジー信号
BSG を受けるビット線プリチャージ回路２１３およびＩ
／Ｏ線プリチャージ回路２３２はプリチャージを中止
し、アドレスバッファ１２はアドレス信号Aiをラッチ
し、ブロック選択信号発生回路１６は図２６の（ｆ）に
示すように時刻ｔ2でブロック選択信号BSk のうちアド
レス信号Aiにより選択されたブロック選択信号BSk をＨ
レベルにし、残りのBSk をＬレベルとする。
【０１７８】また、グローバルロウデコーダ１８１によ
り選択された１本のグローバルワード線の電位GWLuがＨ
レベルに立ち上げられ、ブロック選択信号により選択さ
れたブロック（メモリアレイ）に対応するローカルロウ
デコーダ１８２により１本のローカルワード線２１１の
電位LWLvが図２６の（ｇ）に示すように時刻ｔ3 でＨレ
ベルに立ち上げられ、選択されたブロックに対応するコ
ラム選択回路２２により選択された１つのコラム選択信
号CSLmが図２６の（ｈ）に示すようにＨレベルに立ち上
げられる。
【０１７９】すると、選択されたメモリセルMCに記憶さ
れていたデータに応じた電位が、ビット線対２１２およ
びIOゲート２３１を介してＩ／Ｏ線対２３０に伝えら
れ、これを受ける差動増幅回路２４から出力される増幅
信号RDknおよび /RDknは図２６の（ｉ）に示すように時
刻ｔ4 で一方がＨレベル、他方がＬレベルとなる。ま
た、選択されたブロックに対応する増幅信号RDknおよび
/RDknの一方がＨレベル他方がＬレベルとなったのを受
けて、このブロックに対応するサブ出力確定信号発生回
路２５０から出力されるサブ出力確定信号 SOAknはＨレ
ベルとなり、このサブ出力確定信号 SOAknを受けるこの
ブロックに対応したアレイ用出力確定信号発生回路２５
１から出力されるアレイ用出力確定信号 MOAk はＨレベ
ルとなる。
【０１８０】そして、各アレイ用出力確定信号発生回路
２５１から出力されるアレイ用出力確定信号 MOA0 〜MO
A31 を受けてデータ出力確定セット信号発生回路２５２
から出力されるデータ出力確定セット信号OSA は、入出
力端子２９に出力されるデータに対応したアレイ用出力
確定信号 MOAk がＨレベルとなるとＨレベルとなり、こ
のデータ出力確定セット信号OSA をセット入力側（Ｓ）
に受けるR-S フリップフロップ回路２５４から出力確定
信号出力端子２５３に出力されるデータ出力確定信号OA
は図２３の（ｄ）に示すように時刻ｔ5 でＨレベルに変
化し、データ出力が確定したことが外部に知らされる。
【０１８１】また、出力確定信号発生回路２５から出力
されるデータ出力確定セット信号OAS のＬレベルからＨ
レベルへの立ち上がりを受けて、入出力回路２８におけ
るレジスタ回路２８３は増幅信号RDkjを取り込みトライ
ステートバッファ２８２に伝え、出力制御回路２８１は
データ出力確定信号OAがＨレベルになったのを受けて、
出力制御信号OCを図２６の（ｊ）に示すようにほぼ時刻
ｔ5 でＨレベルとする。すると、トライステートバッフ
ァ２８２はこれを受けて増幅信号RDknおよび /RDknに応
じたデータD0〜D7を図２６の（ｋ）に示すようにほぼ時
刻ｔ5 で入出力端子２９に出力する。
【０１８２】また、出力確定信号発生回路２５から出力
されるデータ出力確定セット信号OAS がＨレベルへ立ち
上がったのを受けて、ビジー信号発生回路３５から出力
されるビジー信号BSG は図２６の（ｃ）に示すようにＬ
レベルに立ち下がり次の動作要求待ちとなる。このビジ
ー信号BSG のＬレベルへの立ち下がりを受けて、ブロッ
ク選択信号発生回路１６は全てのブロック信号BSk を図
２６の（ｆ）に示すように非活性のＬレベルとし、これ
を受けてローカルワード線の電位LWLvおよび列選択信号
CSLmは全てのブロック（メモリアレイ）で非活性のＬレ
ベルとなる。さらに、ビジー信号BSG がＬレベルになっ
たのを受けてビット線プリチャージ回路２１３およびＩ
／Ｏ線プリチャージ回路２３２はプリチャージを開始
し、これによりサブ出力確定信号 SOAkjは全てＬレベル
となり、従ってデータ出力確定セット信号OAS はＬレベ
ルとなるが、R-S フリップフロップ回路２５４が設けら
れているためデータ出力確定信号OAは図２６の（ｄ）に
示すようにＨレベルに保持されたままである。また、プ
リチャージが開始されることにより増幅信号RDkj,/RDkj
は全てＬレベルとなるが、入出力回路２８におけるレジ
スタ回路２８３により、前の増幅信号RDkj,/RDkjが保持
されてトライステートバッファ２８２に出力されている
ので、出力データ Dj は図２６の（ｋ）に示すように保
持されたままとなる。
【０１８３】そして、外部から与えられる動作要求信号
RSはビジー信号BSG がＨレベルに立ち上がったのに応じ
て図２６の（ｂ）に示すようにＬレベルへ立ち下げら
れ、時刻ｔ8 で再びＨレベルに立ち上がるのに備えられ
る。そして、データ授受完了信号AFが図２６の（ｅ）に
示すように時刻ｔ6 にＨレベルに立ち上げられると、出
力確定信号発生回路２５におけるR-S フリップフロップ
２５４はデータ出力確定信号OAを図２６の（ｄ）に示す
ようにＬレベルにリセットし、このデータ出力確定信号
OAを受け、入出力回路２８における出力制御回路２８１
から出力される出力制御信号OCは図２６の（ｊ）に示す
ようにＬレベルとなり、これを受けてトライステートバ
ッファ２８２から出力されるデータ Dj は図２６の
（ｋ）に示すようにハイインピーダンス状態(Hi-Z)とな
る。
【０１８４】その後、データ授受完了信号AFが図２６の
（ｅ）に示すように時刻ｔ7 でＬレベルに立ち下げら
れ、時刻ｔ8 で図２６の（ａ）に示すように次の所望の
アドレス信号Aiが与えられ、図２６の（ｂ）に示すよう
に動作要求信号RSがＨレベルに立ち上げられると、上記
した時刻ｔ0 から時刻ｔ6 までの動作とほぼ同様に次の
アドレス信号Aiに基づくデータ Dj の出力動作が行われ
る。
【０１８５】以上のようにこの実施例７のコンピュータ
においては、実施例６と同様にSRAM３３がアドレス信号
に応じたメモリセルからのデータD0〜D7をデータ入出力
端子２９に出力すると共に、このデータD0〜D7の出力が
確定するとＨレベルとなるデータ出力確定信号OAを出力
確定信号出力端子２５３に出力し、 MPU３２がSRAM３３
のデータ入出力端子２９からのデータD0〜D7および出力
確定信号出力端子２５３からのデータ出力確定信号OAを
受け、このデータ出力確定信号OAが所定のレベルとなる
とデータD0〜D7をラッチして内部に取り込み、処理を行
うので、このコンピュータを最悪条件の高温、低電源電
圧下で使用していないときは、従来の固定周波数のクロ
ックに同期させたものに比べ無駄な待機時間が抑制され
高速動作が可能となる。
【０１８６】また、この実施例７におけるSRAM３３は実
施例６におけるSRAM３３と同様に、ビジー信号BSG によ
りSRAM３３が動作中であることを示すので、SRAM３３が
動作中に動作要求されることを抑制することが可能とな
る。
【０１８７】また、ビジー信号BSG がＬレベルとなると
ビット線およびＩ／Ｏ線をプリチャージし、データ出力
確定セット信号OAS が出力データ Dj が確定したことを
示すＨレベルとなるとビジー信号BSG を次の動作要求待
ちであることを示すＬレベルに立ち下げてプリチャージ
を開始するようにしているので、実施例１に示されたSR
AM１１のようにアドレス信号が入力されてからプリチャ
ージを開始するよりも早くプリチャージが完了し、デー
タ Dj が高速で出力され、実施例６のデータ授受完了信
号AFによりビジー信号BSG をＬレベルにしてプリチャー
ジを開始するようにしているものよりも早くプリチャー
ジが完了し、データ Dj が高速で出力される。
【０１８８】また、入出力回路２８にデータ出力確定セ
ット信号OAS の立ち上がりで選択メモリセルからのデー
タRDkjを取り込み出力データ Dj を保持し続けるように
したので、出力データ Dj が確定したらすぐにプリチャ
ージを開始しても出力データDj は保持し続けられ、確
実なデータ出力を行うことができ、出力データ Dj を出
力している間に次の動作要求を受けて次の読み出し動作
を開始することができるので、スループットが向上す
る。また、その他実施例１と同様の構成に基づく同様の
効果を奏する。
【０１８９】実施例８．次のこの発明の実施例８である
コンピュータシステムについて、図２７に基づき説明す
る。図において４０は図１に示された実施例１における
コンピュータをワンチップ化したこの発明のコンピュー
タの一例であるMPU で、４０ａは図１に示されたMPU １
０の回路を含む処理回路、４０ｂは図１に示されたSRAM
１１の回路と同一構成のキャッシュメモリである。ま
た、４１はMPU ４０からのアドレス信号 Aw 、ロウアド
レスストローブ信号/RAS、コラムアドレスストローブ信
号/CAS、ライトイネーブル信号/WE を受け、これらの信
号に基づきデータ Dx を読み出したり書き込んだりする
DRAMからなるメインメモリで、キャッシュヒットのとき
はキャッシュメモリ４０ｂがアクセスされ、キャッシュ
ミスのときはメインメモリ４１がアクセスされる。
【０１９０】以上のようにこの実施例８のコンピュータ
においては、MPU ４０におけるキャッシュメモリ４０ｂ
がアドレス信号に応じたメモリセルからのデータD0〜D7
を処理回路４０ａに出力すると共に、このデータD0〜D7
の出力が確定するとＨレベルとなるデータ出力確定信号
OAを処理回路４０ａに出力し、処理回路４０ａがこのキ
ャッシュメモリ４０ｂからのデータD0〜D7およびデータ
出力確定信号OAを受け、このデータ出力確定信号OAが所
定のレベルとなるとデータD0〜D7をラッチして内部に取
り込み処理を行うので、このコンピュータを最悪条件の
高温、低電源電圧下で使用していないときはキャッシュ
メモリの最大アドレスアクセス時間ｔAA c (max) よりも
短い時間ｔAAc でデータ出力確定信号OAがＨレベルとな
るため、従来のように最大アドレスアクセス時間ｔAAc
(max) までにRAM の読み出し動作が完了していることを
前提として、処理回路４０ａに最大アドレスアクセス時
間ｔAAc (max) が経過してから、つまりこの最大アドレ
スアクセス時間ｔAAc (max) を考慮してこれよりも周期
の大きなクロック信号に同期させてデータD0〜D7をラッ
チし内部に取り込み、処理する動作をさせなくてよいの
で、ｔAAc (max) −ｔAAc だけ無駄な待機時間が抑制さ
れ高速動作が可能となる。
【０１９１】また、処理回路４０ａとキャッシュメモリ
４０ｂとは１チップのMPU ４０に設けられているため、
データ出力確定信号OAを使用してのインターフェイスは
チップ内に限られ、外部のメインメモリ４１とは従来の
ように固定周波数に同期させてのインターフェイスを使
用することになるのて、MPU ４０は従来のインターフェ
イスを使用しているシステムにも使用可能となり、従来
のシステムのMPU をこの実施例８における高速キャッシ
ュアクセスのMPU ４０と差し替えることによりMPU ４０
とメインメモリ４１との間のデータバスの数やピン数を
増加させる事なくシステム全体の高速化を容易に図るこ
とができる。
【０１９２】実施例９．次のこの発明の実施例９である
コンピュータシステムについて、図２８に基づき説明す
る。図において４２は図１６に示された実施例６におけ
るコンピュータをワンチップ化したこの発明のコンピュ
ータの一例であるMPU で、４２ａは図１６に示されたMP
U ３２の回路を含む処理回路、４２ｂは図１６に示され
たSRAM３３の回路と同一構成のキャッシュメモリであ
る。また、４１は実施例８と同様にMPU ４２からのアド
レス信号 Aw 、ロウアドレスストローブ信号/RAS、コラ
ムアドレスストローブ信号/CAS、ライトイネーブル信号
/WE を受け、これらの信号に基づき、データ Dx を読み
出したり書き込んだりするDRAMからなるメインメモリ
で、キャッシュヒットのときは、キャッシュメモリ４２
ｂがアクセスされ、キャッシュミスのときはメインメモ
リ４１がアクセスされる。
【０１９３】以上のようにこの実施例９のコンピュータ
においては、実施例８と同様にMPU４２におけるキャッ
シュメモリ４２ｂがアドレス信号に応じたメモリセルか
らのデータD0〜D7を処理回路４２ａに出力すると共に、
ごのデータD0〜D7の出力が確定するとＨレベルとなるデ
ータ出力確定信号OAを処理回路４２ａに出力し、処理回
路４２ａがこのキャッシュメモリ４２ｂからのデータD0
〜D7およびデータ出力確定信号OAを受け、このデータ出
力確定回路OAが所定のレベルとなるとデータD0〜D7をラ
ッチして内部に取り込み処理を行うので、このコンピュ
ータを最悪条件の高温、低電源電圧下で使用していない
ときは無駄な待機時間が抑制され高速動作が可能とな
る。
【０１９４】また、これも実施例８と同様に処理回路４
２ａとキャッシュメモリ４２ｂとは１チップのMPU ４２
に設けられているため、データ出力確定信号OAを使用し
てのインターフェイスはチップ内に限られ、外部のメイ
ンメモリ４１とは従来のように固定周波数に同期させて
のインターフェイスを使用することになるので、MPU４
２は従来のインターフェイスを使用しているシステムに
も使用可能となり、従来のシステムのMPU をこの実施例
９における高速キャッシュアクセスのMPU ４２と差し替
えることによりMPU ４２とメインメモリ４１との間のデ
ータバスの数やピン数を増加させる事なくシステム全体
の高速化を容易に図ることができる。
【０１９５】実施例１０．以下にこの発明の半導体記憶
装置の一例であるダイレクトマッピング方式のキャッシ
ュDRAM（以下CDRAM と称す）について図２９から図３２
に基づき説明する。ダイレクトマッピング方式とは、メ
インメモリ上のブロックをキャッシュメモリ上の特定の
ブロックにマッピングする方法で、コンパレータが少な
くてすみ、コストを低くできるものである。図２９にお
いて、５１は複数のDRAMメモリセルからなり、ｎビット
のメインメモリ用アドレス信号Aiを受けてこのアドレス
信号Aiに基づき選択されるDRAMメモリセルに記憶された
ｋ（例えば1,4,8,16）ビットのデータ OD1j を出力する
とともに、このデータ OD1j が出力される（確定する）
のに応じてＨレベルとなるメインメモリ用出力確定信号
OA1 を出力するメインメモリアレイである。
【０１９６】５２は複数のSRAMメモリセルからなり、ｎ
ビットのアドレス信号Aiの下位ｍビットからなるキャッ
シュメモリ用アドレス信号 Ap を受けてこの、アドレス
信号Ap に基づき選択されるSRAMメモリセルに記憶され
たｋビットのデータ OD2j を出力するとともに、このデ
ータ OD2j が出力される（確定する）のに応じてＨレベ
ルとなるキャッシュメモリ用出力確定信号OA2 を出力す
るデータメモリ部となるSRAMメモリアレイ５２ａと、複
数のSRAMメモリセルからなり、ｎビットのアドレス信号
Ai の下位ｍビットのキャッシュメモリ用アドレス信号
Ap を受けてこのアドレス信号 Ap に基づき選択される
SRAMメモリセルに記憶されたｎ−ｍビットのタグアドレ
スデータTAq を出力するディレクトリ部となるタグメモ
リアレイ５２ｂとから構成されるキャッシュメモリアレ
イである。
【０１９７】５３はメインメモリ用アドレス信号 Ai の
タグアドレスデータTAq に対応する上位ｎ−ｍビットの
ブロックアドレス Aq およびタグアドレスデータTAq を
受け、両者が一致するとキャッシュヒットを示すＨレベ
ル、不一致であるとキャッシュミスを示すＬレベルとな
るキャッシュヒット信号HIT を出力するコンパレータ回
路、５４はメインメモリ５１からのｋビットのデータ O
D1j とメインメモリ用出力確定信号OA1 、キャッシュメ
モリ５２からのｋビットの OD1j データとキャッシュメ
モリ用出力確定信号OA2 、およびコンパレータ回路５３
からのキャッシュヒット信号HIT を受け、このキャッシ
ュヒット信号HIT がＨレベルであるとキャッシュメモリ
５２からのデータ OD2j をｋビットの出力データODj と
して出力するとともに、キャッシュメモリ用出力確定信
号OA2 をデータ出力確定信号OAとして出力し、キャッシ
ュヒット信号HIT がＬレベルであるとメインメモリ５１
からのデータ OD1j をｋビットの出力データODj として
出力するとともに、メインメモリ用出力確定信号OA1 を
データ出力確定信号OAとして出力するマルチプレクサ回
路である。
【０１９８】図３０はマルチプレクサ５４の回路図で、
図において５４１はキャッシュヒット信号HIT を受けて
キャッシュヒット信号HIT およびこの反転信号/HITを出
力し、マルチプレクサ５４を制御するマルチプレクサ制
御回路で、キャッシュヒット信号HIT を受けてこの反転
信号/HITを出力するインバータ５４１ａから構成され
る。
【０１９９】５４２はマルチプレクサ制御回路５４１か
らのキャッシュヒット信号HIT,/HITおよびメインメモリ
５１からのｋビットのデータ OD1j 、キャッシュメモリ
５２からのｋビットのデータ OD2j を受け、キャッシュ
ヒット信号HIT がＨレベルであるとキャッシュメモリ５
２からのデータ OD2j をｋビットの出力データODj とし
て出力し、キャッシュヒット信号HIT がＬレベルである
とメインメモリ５１からのデータ OD1j をｋビットの出
力データODj として出力する出力データ用マルチプレク
サで、それぞれがキャッシュヒット信号HIT,/HITを受け
るとともに入力ノード５４２ｂにメインメモリ５１から
のデータ OD1j 、入力ノード５４２ｄにキャッシュメモ
リ５２からのデータ OD2j を受け、キャッシュヒット信
号HIT がＨレベルであるとキャッシュメモリ５２からの
データ OD2j を出力データODj として各出力ノード５４
２ｃに出力し、キャッシュヒット信号HIT がＬレベルで
あるとメインメモリ５１からのデータ OD1j をｋビット
の出力データODj として各出力ノード５４２ｃに出力す
る、ｋ個の出力データ用サブマルチプレクサ５４２ａか
らなる。
【０２００】そして、各出力データ用サブマルチプレク
サ５４２ａは入力ノード５４２ｂと出力ノード５４２ｃ
との間に接続され、ゲート電極にキャッシュヒット信号
HITを受けるｐチャネルＭＯＳトランジスタ５４２ａａ
と、入力ノード５４２ｂと出力ノード５４２ｃとの間に
接続され、ゲート電極にキャッシュヒット信号／ＨＩＴ
を受けるｎチャネルＭＯＳトランジスタ５４２ａｂと、
入力ノード５４２ｄと出力ノード５４２ｃとの間に接続
され、ゲート電極にキャッシュヒット信号／ＨＩＴを受
けるｐチャネルＭＯＳトランジスタ５４２ａｃと、入力
ノード５４２ｄと出力ノード５４２ｃとの間に接続さ
れ、ゲート電極にキャッシュヒット信号HIT を受けるｎ
チャネルＭＯＳトランジスタ５４２ａｄとを有する。
【０２０１】５４３はマルチプレクサ制御回路５４１か
らのキャッシュヒット信号HIT,/HITおよびメインメモリ
５１からのメインメモリ用出力確定信号OA1 、キャッシ
ュメモリ５２からのキャッシュメモリ用出力確定信号OA
2 を受け、キャッシュヒット信号HIT がＨレベルである
とメインメモリ用出力確定信号OA1 をデータ出力確定信
号OAとして出力ノード５４３ｆへ出力し、キャッシュヒ
ット信号HIT がＬレベルであるとキャッシュメモリ用出
力確定信号OA2 をデータ出力確定信号OAとして出力ノー
ド５４３ｆに出力する確定信号用マルチプレクサで、入
力ノード５４３ｅと出力ノード５４３ｆとの間に接続さ
れ、ゲート電極にキャッシュヒット信号HIT を受けるｐ
チャネルＭＯＳトランジスタ５４３ａと、入力ノード５
４３ｅと出力ノード５４３ｆとの間に接続され、ゲート
電極にキャッシュヒット信号/HITを受けるｎチャネルＭ
ＯＳトランジスタ５４３ｂと、入力ノード５４３ｇと出
力ノード５４３ｆとの間に接続され、ゲート電極にキャ
ッシュヒット信号/HITを受けるｐチャネルＭＯＳトラン
ジスタ５４３ｃと、入力ノード５４３ｇと出力ノード５
４３ｆとの間に接続され、ゲート電極にキャッシュヒッ
ト信号HIT を受けるｎチャネルＭＯＳトランジスタ５４
３ｄを有する。
【０２０２】図３１はダイレクトマッピング方式のメモ
リ空間を示す図で、メインメモリ上のｋビット幅のデー
タＤはキャッシュミス時に外部へ出力されるとともに、
データＤが格納されたアドレスを指定したｎビットのメ
インメモリ用アドレス信号 Ai の下位ｍビットからなる
キャッシュメモリ用アドレス信号 Ap より指定されるSR
AMメモリアレイのアドレスにコピーされる。そして、デ
ータＤがメインメモリアレイのどのアドレスに相当する
ものなのかを知るためのメインメモリ用アドレス信号 A
i の上位ｎ−ｍビットがキャッシュメモリ用アドレス信
号 Ap により指定されるタグメモリアレイのアドレスに
タグアドレスデータとして格納される。
【０２０３】そして再び同じアドレス信号が入力された
ときは、このアドレス信号により指定されたタグメモリ
アレイのアドレスにこのアドレス信号の上位ｎ−ｍビッ
トと同じタグアドレスデータが格納されているので、キ
ャッシュヒットしてSRAMメモリアレイの対応したアドレ
スからデータＤが出力される。
【０２０４】次の以上のように構成されたCDRAM ５０の
動作について図３２に基づき説明する。ここでは、最初
のアクセスではキャッシュヒット、次のアクセスではキ
ャッシュミスとなった場合の読み出し動作について説明
する。まず、所望のアドレス信号 Ai （時分割入力の場
合はロウアドレス信号が与えられた後コラムアドレス信
号）が図３２の（ａ）に示すように時刻ｔ0 で与えられ
ると、このアドレス信号 Ai の下位ｍビットを受けてタ
グメモリアレイ５２ｂからタグアドレスデータTAq が出
力され、これを受けるコンパレータ５３がアドレス信号
Ai の上位ｎ−ｍビットとタグアドレスデータTAq とを
比較してキャッシュヒット信号HIT を図３２の（ｂ）に
示すように時刻ｔ1 でキャッシュヒットを示すＨレベル
とする。
【０２０５】また、SRAMメモリアレイ５２ａの選択され
たメモリセルからのｋビットのデータ OD2j が図３２の
（ｄ）に示すようにほぼ時刻ｔ1 で出力されるととも
に、キャッシュメモリ用出力確定信号OA2 が図３２の
（ｇ）に示すようにＨレベルとされ、マルチプレクサ５
４はＨレベルのキャッシュヒット信号HIT を受け、SRAM
メモリアレイ５２ａからのデータ OD2j を出力データOD
j として図３２（ｅ）に示すようにほぼ時刻ｔ1 で出力
するとともに、キャッシュメモリ用出力確定信号OA2 を
データ出力確定信号OAとして図３２の（ｈ）に示すよう
に出力する。
【０２０６】そして、読み出し速度がキャッシュメモリ
の読み出し速度に比べて遅くメインメモリ５１からデー
タ OD1j が図３２の（ｃ）に示すように時刻ｔ2 で出力
され、メインメモリ用出力確定信号OA1 が図３２の
（ｆ）に示すようにＨレベルに立ち上がるが、マルチプ
レクサ５４に入力されるキャッシュヒット信号HIT はＨ
レベルなので、データ OD1j およびメインメモリ用出力
確定信号OA1 は出力されない。
【０２０７】そして次のアドレス信号 Ai が図３２の
（ａ）に示すように時刻ｔ3 で与えられると、このアド
レス信号 Ai の下位ｍビットを受けてタグメモリアレイ
５２ｂからタグアドレスデータTAq が出力され、これを
受けるコンパレータ５３がアドレス信号 Ai の上位ｎ−
ｍビットとタグアドレスデータTAq とを比較してキャッ
シュヒット信号HIT を図３２の（ｂ）に示すように時刻
ｔ4 でキャッシュミスを示すＬレベルとする。
【０２０８】また、SRAMメモリアレイ５２ａの選択され
たメモリセルからのｋビットのデータ OD2j が図３２の
（ｄ）に示すようにほぼ時刻ｔ4 で出力されるととも
に、キャッシュメモリ用出力確定信号OA2 が図３２の
（ｇ）に示すようにＨレベルとされるが、マルチプレク
サ５４はＬレベルのキャッシュヒット信号HIT を受けて
いるため、SRAMメモリアレイ５２ａからのデータ OD2j
を出力データODj として出力せず、またキャッシュメモ
リ用出力確定信号OA2 をデータ出力確定信号OAとして出
力しない。
【０２０９】そして、読み出し速度がキャッシュメモリ
の読み出し速度に比べて遅いメインメモリ５１からデー
タ OD1j が図３２の（ｃ）に示すように時刻ｔ5 で出力
され、メインメモリ用出力確定信号OA1 が図３２の
（ｆ）に示すようにＨレベルに立ち上がり、Ｌレベルの
キャッシュヒット信号HIT を受けるマルチプレクサ５４
はデータ OD1j を出力データODj として図３２の（ｅ）
に示すようにほぼ時刻ｔ5で出力するとともに、メイン
メモリ用出力確定信号OA1 をデータ出力確定信号OAとし
て図３２の（ｈ）に示すように出力する。
【０２１０】以上のようにこの実施例１０のCDRAM ５０
においては、キャッシュヒット信号HIT がキャッシュヒ
ットを示すＨレベルのときはキャッシュメモリ用出力確
定信号OA2 により、キャッシュミスを示すＬレベルのと
きはメインメモリ用出力確定信号OA1 によりＨレベルと
なるデータ出力確定信号OAを出力するので、このデータ
出力確定信号OAがＨレベルになるのに応じてこのCDRAM
５０のデータ Dj を受ける装置を動作させれば、最悪条
件の高温、低電源電圧下で使用していないときはキャッ
シュヒット時およびキャッシュミス時ともに最悪条件で
のアクセス時間である最大アクセス時間よりも短い時間
でデータ出力確定信号OAがＨレベルとなるため、無駄な
待機時間が抑制され高速動作が可能となる。
【０２１１】さらに、従来の固定周波数のクロック信号
に同期したインターフェイスではキャッシュヒット時は
高速のキャッシュメモリにアクセスされるので、ノーウ
ェイトでアクセスを開始した次のクロック信号の立ち上
がりでデータを取り込み、キャッシュミス時は低速のメ
インメモリにアクセスされるので、キャッシュミスした
ことをキャッシュヒット信号により外部に知らせてウェ
イトをかけてクロック信号の何サイクルかの間データを
取り込まないようにする必要があるが、この実施例１０
のCDRAM ５０においてはデータ出力確定信号OAの立ち上
がりによりデータを取り込むインターフェイスであるた
め、キャッシュヒットかミスかを外部に知らせる必要が
なくなる。
【０２１２】実施例１１．以下にこの発明の実施例１１
のコンピュータについて図３３に基づき説明する。この
実施例１１においては、実施例１におけるSRAM１１の出
力確定信号発生回路２５に実施例１０に使用されている
マルチプレクサを応用している。図３３はこの実施例１
１におけるSRAM１１のブロック図を示しており、図３に
示された実施例１におけるSRAM１１と一番異なる点は、
実施例１では８ビットのデータD0〜D7を入出力していた
のに対し、この実施例１１では16ビットのデータD0〜D
15 が入出力されている点である。これに伴い、外部か
ら与えられるアドレス信号 Aiは１ビット減ってA0〜A
15 となり、アドレスバッファ１２から出力されるブロ
ックアドレスBAi も１ビット減ってBA9,/BA9〜BA12,/BA
12となり、これを受けるＺプリデコーダ１４はBA9,/BA
9, BA10,/BA10の論理に基づき１つがＨレベルとなるＺ
プリデコーダ信号Z0〜Z3およびBA11,/BA11, BA12,/BA12
の論理に基づき１つがＨレベルとなるＺプリデコーダ信
号Z4〜Z7を出力する。
【０２１３】さらに、Ｚプリデコード信号Z0〜Z7を受け
るブロック選択信号発生回路１６はこのＺプリデコード
信号Z0〜Z7に基づきBS0 〜BS15のうち１つがＨレベルと
なり、BS16〜BS31のうち１つがＨレベルとなるブロック
選択信号BS0 〜BS31を出力して、これに基づいて♯０〜
♯３１の３２個のメモリセルアレイ２１のうち２個が活
性化される。また、差動増幅回路２４と入出力回路２８
との間、入出力回路２８とライトバッファ３０との間の
データRDj,WDj のやり取りは１６ビット単位（各メモリ
セルアレイでRDk0〜RDk7，WDk0〜WDk7の８ビットがやり
取りされ、２ブメモリセルアレイが選択されるので１６
ビット）で行われ、出力確定信号発生回路２５はブロッ
ク選択信号BS0 〜BS31を受けて、少なくともブロック選
択信号BS0 〜BS31により選択された２つのメモリセルア
レイ２１からのアレイ用出力確定信号 MOAk がともにＨ
レベルとなるとＨレベルとなるデータ出力確定信号OAを
出力する。
【０２１４】図３４は出力確定信号発生回路２５の回路
図を示しており、図において、２５０および２５１は図
８に示された実施例１における出力確定信号発生回路２
５のサブ出力確定信号発生回路２５０およびアレイ用出
力確定信号発生回路２５１と同じ回路である。２５５は
それぞれがブロック選択信号BS0 〜BS15およびアレイ用
出力確定信号MOA0〜MOA15 、またはブロック選択信号BS
16〜BS31およびアレイ用出力確定信号MOA16 〜MOA31 を
受け、Ｈレベルとなったブロック選択信号BSkに対応し
たアレイ用出力確定信号 MOAk を出力ノード２５５ｃに
出力するマルチプレクサである。
【０２１５】そして、各マルチプレクサ２５５は、各ブ
ロック選択信号BSk に対応して設けられ、ブロック選択
信号BSk を受けてこの反転信号 /BSk を出力するインバ
ータ２５５ａａと、アレイ用出力確定信号 MOAk が入力
される入力ノード２５５ｂと出力ノード２５５ｃとの間
に接続されるｐチャネルＭＯＳトランジスタ２５５ａｂ
と、入力ノード２５５ｂと出力ノード２５５ｃとの間に
接続されるｎチャネルＭＯＳトランジスタ２５５ａｃと
から構成されるサブマルチプレクサ２５５ａを複数有す
る。
【０２１６】２５６は２つのマルチプレクサ２５５から
のアレイ用出力確定信号 MOAk を受け、これがともにＨ
レベルとなるとＨレベルとなるデータ出力確定信号OAを
出力し、２つのマルチプレクサ２５５からのアレイ用出
力確定信号 MOAk を受けるＮＡＮＤ回路２５６ａと、Ｎ
ＡＮＤ回路２５６ａの出力を受けてデータ出力確定信号
OAを出力するインバータ２５６ｂとで構成され、マルチ
プレクサ２５５とでデータ出力確定信号発生回路を構成
するＡＮＤ回路で、このＡＮＤ回路２５６、マルチプレ
クサ２５５およびアレイ用出力確定信号発生回路２５１
とでメイン出力確定信号発生回路２５ａを構成してい
る。
【０２１７】以上のように構成されたこの発明の実施例
１１においては、実施例１と同様の効果を奏する。
【０２１８】
【発明の効果】この発明の請求項１係る発明は、記憶手
段がアドレス信号に応じたメモリセルからのデータを出
力すると共に、このデータの出力に基づき所定レベルと
なるデータ出力確定信号を出力することで、最悪条件の
高温、低電源電圧下で使用していないときの無駄な待機
時間が抑制され高速動作が可能となる。
【０２１９】また、この発明の請求項２に係る発明は、
請求項１に係る発明と同様の効果を奏し、さらに処理手
段と記憶手段とは１チップに設けられているため、コン
ピュータのピン数やシステムデータバスの数を増加させ
る事なくシステム全体の高速化を容易に図ることができ
る。
【０２２０】また、この発明の請求項３に係る発明は、
少なくとも出力されるデータに対応したアレイ用出力確
定信号が全て第２の所定レベルとなると第３の所定レベ
ルとなるデータ出力確定信号を出力することで、最悪条
件の高温、低電源電圧下で使用していないときの無駄な
待機時間が抑制され高速動作が可能となる。
【０２２１】さらに、サブメモリセルアレイごとにサブ
出力確定信号発生手段を設け、複数のサブメモリアレイ
を有するメモリセルアレイごとに、各メモリセルアレイ
内の複数のサブ出力確定信号が全て第１の所定レベルと
なると第２の所定レベルとなるアレイ用出力確定信号を
出力するアレイ用出力確定信号発生手段を設け、少なく
とも出力されるデータに対応したアレイ用出力確定信号
が全て第２の所定レベルとなると第３の所定レベルとな
るデータ出力確定信号を出力するデータ出力確定信号発
生手段を設けているので、高速かつ確実な動作が可能と
なる。
【０２２２】また、この発明の請求項４に係る発明は、
差動増幅手段からの増幅信号が確定してから所定レベル
となる出力確定信号を出力する出力確定信号発生手段を
備えているので、最悪条件の高温、低電源電圧下で使用
していないときは無駄な待機時間が抑制され高速動作が
可能となる。
【０２２３】さらに、第１の増幅手段と第２ど増幅手段
がデータ出力線の電位および接地電位とプリチャージ電
位との間の基準電位を受けているため、データ出力線対
をプリチャージしているときに差動増幅手段のオフセッ
ト電圧により誤って出力確定信号が所定レベルとなるの
を抑制することができる。
【０２２４】また、この発明の請求項５に係る発明は、
差動増幅手段からの増幅信号が確定してから所定レベル
となる出力確定信号を出力する出力確定信号発生手段を
備えているので、最悪条件の高温、低電源電圧下で使用
していないときは無駄な待機時間が抑制され高速動作が
可能となる。
【０２２５】さらに、第１の増幅手段の第１の入力ノー
ドに第１のキャパシタを接続し、第２の増幅手段の第２
の入力ノードに第２のキャパシタを接続し、データ出力
線対がプリチャージ電位にプリチャージされるとき、オ
フセットキャンセル手段により第１および第２の入力ノ
ードに第１の基準電位を与えることで、データ出力線対
をプリチャージしているときは差動増幅手段のオフセッ
ト電圧により誤って出力確定信号が所定レベルとなるの
が妨がれる。
【０２２６】また、この発明の請求項６に係る発明にお
いても、請求項５に係る発明と同様の効果を奏する。
【０２２７】また、この発明の請求項７に係る発明は、
差動増幅手段からの増幅信号が確定してから所定レベル
となる出力確定信号を出力する出力確定信号発生手段を
備えているので、最悪条件の高温、低電源電圧下で使用
していないときは無駄な待機時間が抑制され高速動作が
可能となる。
【０２２８】さらに、第１の増幅手段の第１の入力ノー
ドおよび第２の増幅手段の第２の入力ノードに入力され
る信号はキャパシタを介して入力されるようにし、デー
タ出力線対がプリチャージ電位にプリチャージされると
き、オフセットキャンセル手段により第１および第２の
入力ノードに第１の基準電位を与えることで、データ出
力線対をプリチャージしているときは差動増幅手段のオ
フセット電圧により誤って出力確定信号が所定レベルと
なるのが妨がれる。
【０２２９】また、この発明の請求項８に係る発明にお
いても、請求項７に係る発明と同様の効果を奏する。
【０２３０】また、この発明の請求項９に係る発明にお
いても、請求項５または請求項７に係る発明と同様の効
果を奏する。
【０２３１】また、この発明の請求項１０に係る発明
は、記憶手段がアドレス信号に応じたメモリセルからの
データを出力すると共に、このデータの出力に基づき所
定レベルとなるデータ出力確定信号を出力することで、
最悪条件の高温、低電源電圧下で使用していないときの
無駄な待機時間が抑制され高速動作が可能となる。
【０２３２】また、この発明の請求項１１に係る発明
は、請求項１０に係る発明と同様の効果を奏し、さらに
処理手段と記憶手段とは１チップに設けられているた
め、コンピュータのピン数やシステムデータバスの数を
増加させる事なくシステム全体の高速化を容易に図るこ
とができる。
【０２３３】また、この発明の請求項１２に係る発明
は、アドレス信号に応じたメモリセルからのデータを出
力すると共に、このデータの出力に基づき所定レベルと
なるデータ出力確定信号を出力することで、最悪条件の
高温、低電源電圧下で使用していないときの無駄な待機
時間が抑制され高速動作が可能となる。
【０２３４】さらに、動作要求信号を受け、この動作要
求信号が第１のレベルから第２のレベルに変化するとビ
ジー信号を第３のレベルから第４のレベルとすること
で、動作中に動作要求されることを抑制することが可能
となる。
【０２３５】また、この発明の請求項１３に係る発明に
おいても、請求項１２に係る発明と同様の効果を奏す
る。
【０２３６】また、この発明の請求項１４に係る発明に
おいても、請求項１２に係る発明と同様の効果を奏す
る。
【０２３７】また、この発明の請求項１５に係る発明に
おいては、キャッシュヒット信号がキャッシュヒットを
示す第１のレベルのときはキャッシュメモリ用出力確定
信号により、キャッシュミスを示す第２のレベルのとき
はメインメモリ用出力確定信号により所定レベルとなる
データ出力確定信号を出力することで、最悪条件の高
温、低電源電圧下で使用していないときはキャッシュヒ
ット時およびキャッシュミス時ともに無駄な待機時間が
抑制され高速動作が可能となる。
【図面の簡単な説明】
【図１】この発明の実施例１のコンピュータを示すブロ
ック図である。
【図２】この発明の実施例１のコンピュータの動作を示
すタイミング図である。
【図３】この発明の実施例１におけるSRAMのブロック図
である。
【図４】この発明の実施例１におけるSRAMのメモリセル
アレイの配置を示す図である。
【図５】この発明の実施例１におけるSRAMのメモリセル
アレイの１つと周辺回路の対応関係を示すブロック図で
ある。
【図６】この発明の実施例１におけるSRAMのメモリセル
アレイの１つとその周辺回路の回路図である。
【図７】この発明の実施例１におけるSRAMの差動増幅回
路とその周辺回路を示す回路図である。
【図８】この発明の実施例１におけるSRAMの出力確定信
号発生回路を示す回路図である。
【図９】この発明の実施例１におけるSRAMの動作を示す
タイミング図である。
【図１０】この発明の実施例２におけるSRAMの差動増幅
回路とその周辺回路を示す回路図である。
【図１１】この発明の実施例２におけるSRAMの動作を示
すタイミング図である。
【図１２】この発明の実施例３におけるSRAMの差動増幅
回路とその周辺回路を示す回路図である。
【図１３】この発明の実施例４におけるSRAMの差動増幅
回路とその周辺回路を示す回路図である。
【図１４】この発明の実施例４におけるSRAMの動作を示
すタイミング図である。
【図１５】この発明の実施例５におけるSRAMの差動増幅
回路とその周辺回路を示す回路図である。
【図１６】この発明の実施例６のコンピュータを示すブ
ロック図である。
【図１７】この発明の実施例６のコンピュータの動作を
示すタイミング図である。
【図１８】この発明の実施例６におけるSRAMのブロック
図である。
【図１９】この発明の実施例６におけるSRAMのビジー信
号発生回路を示す回路図である。
【図２０】この発明の実施例６におけるSRAMのアドレス
バッファを示す回路図である。
【図２１】この発明の実施例６におけるSRAMの出力確定
信号発生回路を示す回路図である。
【図２２】この発明の実施例６におけるSRAMの入出力回
路の出力部分の回路図である。
【図２３】この発明の実施例６におけるSRAMの動作を示
すタイミング図である。
【図２４】この発明の実施例７におけるSRAMのブロック
図である。
【図２５】この発明の実施例７におけるSRAMのビジー信
号発生回路、出力確定信号発生回路および入出力回路の
出力部分の回路図である。
【図２６】この発明の実施例７におけるSRAMの動作を示
すタイミング図である。
【図２７】この発明の実施例８のコンピュータシステム
のブロック図である。
【図２８】この発明の実施例９のコンピュータシステム
のブロック図である。
【図２９】この発明の実施例１０におけるキャッシュDR
AMを示すブロック図である。
【図３０】この発明の実施例１０におけるキャッシュDR
AMのマルチプレクサを示す回路図である。
【図３１】この発明の実施例１０におけるキャッシュDR
AMのメモリ空間を示す図である。
【図３２】この発明の実施例１０におけるキャッシュDR
AMの動作を示す回路図である。
【図３３】この発明の実施例１１におけるSRAMのブロッ
ク図である。
【図３４】この発明の実施例１１におけるSRAMの出力確
定信号発生回路を示す回路図である。
【図３５】従来のRAM を示すブロック図である。
【図３６】従来のSRAMの動作を示すタイミング図であ
る。
【図３７】従来のSRAMの動作を示すタイミング図であ
る。
【符号の説明】
１０ MPU １１ SRAM ２１ メモリセルアレイ ２４ 差動増幅回路 ２５ 出力確定信号発生回路 ２８ 入出力回路 ２９ データ入出力端子 ３２ MPU ３３ SRAM ３４ｂ 動作要求信号入力端子 ３４ｃ ビジー信号出力端子 ５１ メインメモリアレイ ５２ キャッシュメモリアレイ ５２ａ SRAMメモリアレイ ５２ｂ タグメモリアレイ ５３ コンパレータ ５４ マルチプレクサ ２１１ ワード線 ２１２ ビット線対 ２３０ Ｉ／Ｏ線対 ２３２ Ｉ／Ｏ線プリチャージ回路 ２４０ 第１の増幅回路 ２４１ 第２の増幅回路 ２４７ｂ 第１の出力ノード ２４７ｄ 第２の出力ノード ２４８ 第１の増幅回路 ２４８ｄ 第１の増幅信号出力ノード ２４８ｈ 第１の入力ノード ２４８ｉ 第１のインバータ ２４９ 第２の増幅回路 ２４９ｄ 第２の増幅信号出力ノード ２４９ｈ 第２の入力ノード ２４９ｉ 第２のインバータ ２４ａ 相補増幅回路 ２４ｂ 第１のキャパシタ ２４ｃ 第２のキャパシタ ２４ｅ オフセットキャンセル回路 ２４ｇ プリ増幅回路 ２４ｈ キャパシタ ２４ｉ 第１および第２の入力ノード ２４ｊ 第１の増幅回路 ２４ｊｄ 第１の増幅信号出力ノード ２４ｊｉ 第１のインバータ ２４ｋ 第２の増幅回路 ２４ｋｄ 第２の増幅信号出力ノード ２４ｋｉ 第２のインバータ ２４ｍ オフセットキャンセル回路 ２５０ サブ出力確定信号発生回路 ２５１ アレイ用出力確定信号発生回路 ２５２ データ出力確定信号発生回路 ２５３ 出力確定信号出力端子 ２５ａ メイン出力確定信号発生回路 ＭＣ メモリセル

Claims (15)

    【特許請求の範囲】
  1. 【請求項１】 １ビットのデータが記憶されるメモリセ
    ルを複数有し、アドレス入力端子から与えられるアドレ
    ス信号に応じたメモリセルからのデータをデータ出力端
    子に出力すると共に、このデータの出力に基づき所定レ
    ベルとなるデータ出力確定信号を出力確定信号出力端子
    に出力する記憶手段、 上記アドレス入力端子にアドレス信号を与え、上記デー
    タ出力端子からのデータを受け、上記データ出力確定信
    号が所定レベルになるのに基づき上記データをラッチし
    て内部へ取り組み、処理を行う処理手段を備えるコンピ
    ュータ。
  2. 【請求項２】 メモリ手段と処理手段とは１チップに設
    けられることを特徴とする請求項１記載のコンピュー
    タ。
  3. 【請求項３】 それぞれが、複数のメモリセルを有する
    サブメモリセルアレイを複数含む複数のメモリセルアレ
    イ、 上記各サブメモリセルアレイに対応して設けられ、対応
    するサブメモリセルアレイに含まれる複数のメモリセル
    のうち選択されるメモリセルに記憶されていたデータに
    応じた電位が出力される、複数のデータ出力線対、 上記各データ出力線対に設けられ、このデータ出力線対
    の電位差を増幅した相補の増幅信号を出力する複数の差
    動増幅手段、 上記各差動増幅手段からの増幅信号を受け、アドレス信
    号により選択される増幅信号に応じたデータをこの増幅
    信号に対応した出力端子に出力する出力手段、 上記各差動増幅手段に対応して設けられ、それぞれが対
    応する差動増幅手段から出力ささる増幅信号の一方がＨ
    レベル、他方がＬレベルとなると第１の所定レベルとな
    るサブ出力確定信号を出力する複数のサブ出力確定信号
    発生手段、 上記各メモリセルアレイに対応して設けられ、各メモリ
    セルアレイに含まれるサブメモリセルアレイに対応する
    サブ出力確定信号発生手段から出力される複数のサブ出
    力確定信号を受け、このサブ出力確定信号が全て上記第
    １の所定レベルとなると第２の所定レベルとなるアレイ
    用出力確定信号を出力する複数のアレイ用出力確定信号
    発生手段と、上記各複数のアレイ用出力確定信号発生手
    段からのアレイ用出力確定信号を受け、少なくとも上記
    出力端子に出力されるデータに対応したアレイ用出力確
    定信号が全て第２の所定レベルとなると第３の所定レベ
    ルとなるデータ出力確定信号を出力確定信号出力端子に
    出力するデータ出力確定信号発生手段とを有するメイン
    出力確定信号発生手段を備える半導体記憶装置。
  4. 【請求項４】 複数のメモリセルを有するメモリセルア
    レイ、 上記メモリセルアレイの複数のメモリセルのうち、アド
    レス信号に基づき選択されるメモリセルに記憶されてい
    たデータに応じた接地電位以上電源電位以下の電位が出
    力され、一方の電位と他方の電位との間に電位差が生じ
    るデータ出力線対、 プリチャージ信号を受け、このプリチャージ信号に基づ
    き上記データ出力線対を上記接地電位より高く上記電源
    電位以下のプリチャージ電位にするプリチャージ手段、 上記データ出力線対の一方の電位および上記接地電位と
    上記プリチャージ電位との間の基準電位を受け、一方の
    電位が基準電位より高いとＨレベル、低いとＬレベルと
    なる増幅信号を出力する第１の増幅手段と、上記他方の
    電位および上記基準電位を受け、他方の電位が基準電位
    より高いとＨレベル、低いとＬレベルとなる増幅信号を
    出力する第２の増幅手段とを有する差動増幅手段、 上記第１の増幅手段および上記第２の増幅手段からの増
    幅信号を受け、一方がＨレベル、他方がＬレベルとなる
    と所定レベルとなる出力確定信号を出力する出力確定信
    号発生手段を備える半導体記憶装置。
  5. 【請求項５】 複数のメモリセルを有するメモリセルア
    レイ、 上記メモリセルアレイの複数のメモリセルのうち、アド
    レス信号に基づき選択されるメモリセルに記憶されてい
    たデータに応じた接地電位以上電源電位以下の電位が出
    力され、一方の電位と他方の電位との間に電位差が生じ
    るデータ出力線対、 プリチャージ信号を受け、このプリチャージ信号に基づ
    き上記データ出力線対を上記接地電位より高く上記電源
    電位以下のプリチャージ電位にするプリチャージ手段、 第１の出力ノードおよび第２の出力ノードを有し、上記
    データ出力線対の一方の電位および他方の電位を受け、
    この２つの電位の電位差を検知増幅した相補信号の一方
    を第１の出力ノードに出力し、他方を第２の出力ノード
    に出力する相補増幅手段と、一方の電極が上記第１の出
    力ノードに接続される第１のキャパシタと、一方の電極
    が上記第２の出力ノードに接続される第２のキャパシタ
    と、上記第１のキャパシタの他方の電極に接続される第
    １の入力ノードを有し、この第１の入力ノードに与えら
    れる電位が第１の所定電位よりも高いとＨレベルおよび
    Ｌレベルの２値レベルのうち一方のレベルとなり、低い
    と他方のレベルとなる第１の増幅信号を第１の増幅信号
    出力ノードに出力する第１の増幅手段と、上記第２のキ
    ャパシタの他方の電極に接続される第２の入力ノードを
    有し、この第２の入力ノードに与えられる電位が第２の
    所定電位よりも高いと上記一方のレベルとなり、低いと
    上記他方のレベルとなる第２の増幅信号を第２の増幅信
    号出力ノードに出力する第２の増幅手段と、第１の基準
    電位およびオフセットキャンセル制御信号を受け、この
    オフセットキャンセル制御信号に基づき上記第１の基準
    電位を上記第１の入力ノードおよび第２の入力ノードに
    与えるオフセットキャンセル手段とを有する差動増幅手
    段、 上記第１の増幅信号および上記第２の増幅信号を受け、
    この一方がＨレベル、他方がＬレベルとなると所定レベ
    ルとなる出力確定信号を出力する出力確定信号発生手段
    を備える半導体記憶装置。
  6. 【請求項６】 第１の所定電位は差動増幅手段に与えら
    れ、接地電位よりも高く第１の基準電位よりも低い第２
    の基準電位で、第２の所定電位は上記第２の基準電位で
    あることを特徴とする請求項５記載の半導体記憶装置。
  7. 【請求項７】 複数のメモリセルを有するメモリセルア
    レイ、 上記メモリセルアレイの複数のメモリセルのうち、アド
    レス信号に基づき選択されるメモリセルに記憶されてい
    たデータに応じた接地電位以上電源電位以下の電位が出
    力され、一方の電位と他方の電位との間に電位差が生じ
    るデータ出力線対、 プリチャージ信号を受け、このプリチャージ信号に基づ
    き上記データ出力線対を上記接地電位より高く上記電源
    電位以下のプリチャージ電位にするプリチャージ手段、 上記データ出力線対の一方の電位および他方の電位を受
    け、この２つの電位の電位差に基づくプリ増幅信号を出
    力するプリ増幅手段と、第１の入力ノードを有し、上記
    プリ増幅信号をキャパシタを介してこの第１の入力ノー
    ドに受け、第１の入力ノードに与えられる電位が第１の
    所定電位よりも高いとＨレベルおよびＬレベルの２値レ
    ベルのうち一方のレベルとなり、低いと他方のレベルと
    なる第１の増幅信号を第１の増幅信号出力ノードに出力
    する第１の増幅手段と、第２の入力ノードを有し、上記
    プリ増幅信号をキャパシタを介してこの第２の入力ノー
    ドに受け、第２の入力ノードに与えられる電位が上記第
    １の所定電位よりも高い第２の所定電位よりも高いと上
    記他方のレベルとなり、上記第２の所定電位よりも低い
    と上記一方のレベルとなる第２の増幅信号を第２の増幅
    信号出力ノードに出力する第２の増幅手段と、上記第１
    の所定電位と第２の所定電位との間の第１の基準電位お
    よびオフセットキャンセル制御信号を受け、このオフセ
    ットキャンセル制御信号に基づき上記第１の基準電位を
    上記第１の入力ノードおよび第２の入力ノードに与える
    オフセットキャンセル手段とを有する差動増幅手段、 上記第１の増幅信号および上記第２の増幅信号を受け、
    この一方がＨレベル、他方がＬレベルとなると所定レベ
    ルとなる出力確定信号を出力する出力確定信号発生手段
    を備える半導体記憶装置。
  8. 【請求項８】 第１の所定電位は差動増幅手段に与えら
    れる第２の基準電位で、第２の所定電位は差動増幅手段
    に与えられる第３の基準電位であることを特徴とする請
    求項７記載の半導体記憶装置。
  9. 【請求項９】 第１の増幅手段は第１の入力ノードと第
    １の増幅信号出力ノードとの間に接続され、入力側に上
    記第１の入力ノードの電位を受ける第１のインバータを
    有し、 第２の増幅手段は第２の入力ノードと第２の増幅信号出
    力ノードとの間に接続され、入力側に上記第２の入力ノ
    ードの電位を受ける第２のインバータを有し、 第１の所定電位は第１のインバータの閾値で、第２の所
    定電位は第２のインバータの閾値であることを特徴とす
    る請求項５または請求項７記載の半導体記憶装置。
  10. 【請求項１０】 １ビットのデータが記憶されるメモリ
    セルを複数有し、第１のレベルと第２のレベルとの間で
    変化する動作要求信号に応じた信号を動作要求信号入力
    端子から受け、この動作要求信号入力端子に与えられる
    信号が上記動作要求信号における第１のレベルから第２
    のレベルへの変化に応じた変化をすると第３のレベルか
    ら第４のレベルとなるビジー信号をビジー信号出力端子
    に出力し、アドレス入力端子から与えられるアドレス信
    号に応じたメモリセルからのデータをデータ出力端子に
    出力するとともに、このデータの出力に基づき所定のレ
    ベルとなるデータ出力確定信号を出力確定信号出力端子
    に出力する記憶手段、 上記アドレス入力端子にアドレス信号を与え、上記動作
    要求信号を出力し、上記ビジー信号が第４のレベルのと
    きは上記動作要求信号の第１のレベルから第２のレベル
    への変化を抑制し、上記データ出力端子からのデータを
    受け、上記データ出力確定信号が所定レベルになるのに
    基づき上記データをラッチして内部へ取り込み、処理を
    行う処理手段を備えるコンピュータ。
  11. 【請求項１１】 記憶手段と処理手段とは１チップに設
    けられることを特徴とする請求項１０記載のコンピュー
    タ。
  12. 【請求項１２】 １ビットのデータが記憶されるメモリ
    セルを複数有し、第１のレベルと第２のレベルとの間で
    変化する動作要求信号に応じた信号を動作要求信号入力
    端子から受け、この動作要求信号入力端子に与えられる
    信号が上記動作要求信号における第１のレベルから第２
    のレベルへの変化に応じた変化をすると第３のレベルか
    ら第４のレベルとなるビジー信号をビジー信号出力端子
    に出力し、アドレス入力端子から与えられるアドレス信
    号に応じたメモリセルからのデータをデータ出力端子に
    出力するとともに、このデータの出力に基づき所定のレ
    ベルとなるデータ出力確定信号を出力確定信号出力端子
    に出力する半導体記憶装置。
  13. 【請求項１３】 メモリセルは行列状に配置され、各行
    に対応したメモリセルに接続され、対応した列が選択さ
    れると電位が接地電位から立ち上げられるワード線と、
    各列に対応したメモリセルが接続されるビット線を備
    え、 ２値レベルを有するデータ授受完了信号を受け、このデ
    ータ授受完了信号が一方のレベルになるとビジー信号を
    第３のレベルとし、 上記ビジー信号が第３のレベルとなるとアドレス信号と
    は独立して上記ワード線が全て接地電位にされるととも
    に、上記ビット線が全てプリチャージ電位にプリチャー
    ジされることを特徴とする請求項１２記載の半導体記憶
    装置。
  14. 【請求項１４】 メモリセルは行列状に配置され、各行
    に対応したメモリセルに接続され、対応した列が選択さ
    れると電位が接地電位から立ち上げられるワード線と、
    各列に対応したメモリセルが接続されるビット線と、 データ信号端子に対応して設けられ、アドレス信号に基
    づき選択されたメモリセルからのデータを受けて上記デ
    ータ出力端子にこのデータを出力するとともに、データ
    出力確定信号の所定レベルへの変化に応じてこのデータ
    をラッチする出力回路を備え、 上記データ出力確定信号が所定レベルになるとビジー信
    号を第３のレベルとし、 上記ビジー信号が第３のレベルとなるとアドレス信号と
    は独立して上記ワード線が全て接地電位にされるととも
    に、上記ビット線が全てプリチャージ電位にプリチャー
    ジされることを特徴とする請求項１２記載の半導体記憶
    装置。
  15. 【請求項１５】 複数のＤＲＡＭメモリセルを有し、メ
    インメモリ用アドレス信号を受けて、このアドレス信号
    に基づき選択されるＤＲＡＭメモリセルに記憶されたデ
    ータを出力するとともに、このデータの出力に応じて第
    １の所定レベルとなるメインメモリ用出力確定信号を出
    力するメインメモリ、 複数のＳＲＡＭメモリセルを含み、キャッシュメモリ用
    アドレス信号を受けて、このアドレス信号に基づき選択
    されるＳＲＡＭメモリセルに記憶されたデータを出力す
    るとともに、このデータの出力に応じて第２の所定レベ
    ルとなるキャッシュメモリ用出力確定信号を出力するＳ
    ＲＡＭメモリアレイと、複数のＳＲＡＭメモリセルを含
    み、上記キャッシュメモリ用アドレス信号を受け、この
    アドレス信号に基づき選択されるＳＲＡＭメモリセルに
    記憶されたタグアドレスデータを出力するタグメモリア
    レイとを有するキャッシュメモリ、 上記メインメモリ用アドレス信号の上記タグアドレスデ
    ータに対応する部分および上記タグアドレスデータを受
    け、両者が一致すると第１のレベルとなり、不一致であ
    ると第２のレベルとなるキャッシュヒット信号を出力す
    るコンパレータ手段、 上記メインメモリからのデータとメインメモリ用出力確
    定信号、上記キャッシュメモリからのデータとキャッシ
    ュメモリ用出力確定信号、とよび上記コンパレータ手段
    からのキャッシュヒット信号を受け、このキャッシュヒ
    ット信号が第１のレベルであると上記キャッシュメモリ
    からのデータに応じた出力データを出力するとともに、
    上記キャッシュメモリ用出力確定信号が第２の所定レベ
    ルになるのに応じて第３の所定レベルとなるデータ出力
    確定信号を出力し、上記キャッシュヒット信号が第２の
    レベルであると上記メインメモリからのデータに応じた
    出力データを出力するとともに、上記メインメモリ用出
    力確定信号が第１の所定レベルになるのに応じて第３の
    所定レベルとなるデータ出力確定信号を出力するマルチ
    プレクサ手段を備える半導体記憶装置。
JP6004677A 1994-01-20 1994-01-20 半導体記憶装置およびコンピュータ Pending JPH07210445A (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP6004677A JPH07210445A (ja) 1994-01-20 1994-01-20 半導体記憶装置およびコンピュータ
US08/844,949 US6453399B2 (en) 1994-01-20 1997-04-23 Semiconductor memory device and computer having a synchronization signal indicating that the memory data output is valid
US08/901,938 US5859806A (en) 1994-01-20 1997-07-29 Semiconductor memory device and computer

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP6004677A JPH07210445A (ja) 1994-01-20 1994-01-20 半導体記憶装置およびコンピュータ

Publications (1)

Publication Number Publication Date
JPH07210445A true JPH07210445A (ja) 1995-08-11

Family

ID=11590534

Family Applications (1)

Application Number Title Priority Date Filing Date
JP6004677A Pending JPH07210445A (ja) 1994-01-20 1994-01-20 半導体記憶装置およびコンピュータ

Country Status (2)

Country Link
US (2) US6453399B2 (ja)
JP (1) JPH07210445A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPWO2007116827A1 (ja) * 2006-03-30 2009-08-20 パナソニック株式会社 半導体記憶装置

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001307480A (ja) * 2000-04-24 2001-11-02 Mitsubishi Electric Corp 半導体集積回路装置
US6353568B1 (en) * 2000-12-29 2002-03-05 Lsi Logic Corporation Dual threshold voltage sense amplifier
US6480438B1 (en) * 2001-06-12 2002-11-12 Ovonyx, Inc. Providing equal cell programming conditions across a large and high density array of phase-change memory cells
US7161992B2 (en) 2001-10-18 2007-01-09 Intel Corporation Transition encoded dynamic bus circuit
JP2004055099A (ja) * 2002-07-24 2004-02-19 Renesas Technology Corp 差動増幅回路およびそれを用いた半導体記憶装置
US7154300B2 (en) * 2003-12-24 2006-12-26 Intel Corporation Encoder and decoder circuits for dynamic bus
US7221605B2 (en) * 2004-08-31 2007-05-22 Micron Technology, Inc. Switched capacitor DRAM sense amplifier with immunity to mismatch and offsets
US7272029B2 (en) * 2004-12-29 2007-09-18 Intel Corporation Transition-encoder sense amplifier
US7385424B2 (en) * 2005-06-30 2008-06-10 International Business Machines Corporation High-speed differential receiver
US20080232169A1 (en) * 2007-03-20 2008-09-25 Atmel Corporation Nand-like memory array employing high-density nor-like memory devices
US8108609B2 (en) * 2007-12-04 2012-01-31 International Business Machines Corporation Structure for implementing dynamic refresh protocols for DRAM based cache
US8024513B2 (en) * 2007-12-04 2011-09-20 International Business Machines Corporation Method and system for implementing dynamic refresh protocols for DRAM based cache
US20090144507A1 (en) * 2007-12-04 2009-06-04 International Business Machines Corporation APPARATUS AND METHOD FOR IMPLEMENTING REFRESHLESS SINGLE TRANSISTOR CELL eDRAM FOR HIGH PERFORMANCE MEMORY APPLICATIONS
US20090144504A1 (en) * 2007-12-04 2009-06-04 International Business Machines Corporation STRUCTURE FOR IMPLEMENTING REFRESHLESS SINGLE TRANSISTOR CELL eDRAM FOR HIGH PERFORMANCE MEMORY APPLICATIONS
US9337776B1 (en) * 2014-12-23 2016-05-10 Micron Technology, Inc. High-input common-mode differential amplifiers
KR102382727B1 (ko) * 2016-03-18 2022-04-08 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 이를 사용한 시스템

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3564507A (en) * 1968-04-10 1971-02-16 Ibm Asynchronous interface for use between a main memory and a central processing unit
US3735360A (en) * 1971-08-25 1973-05-22 Ibm High speed buffer operation in a multi-processing system
JPS594713B2 (ja) * 1975-03-11 1984-01-31 シチズン時計株式会社 ヒヨウジセイギヨカイロ
US4479178A (en) * 1981-07-02 1984-10-23 Texas Instruments Incorporated Quadruply time-multiplex information bus
US4811202A (en) * 1981-10-01 1989-03-07 Texas Instruments Incorporated Quadruply extended time multiplexed information bus for reducing the `pin out` configuration of a semiconductor chip package
JPS5998365A (ja) * 1982-11-27 1984-06-06 Shigeto Suzuki 複数同時アクセス型記憶装置
US5528551A (en) 1987-05-21 1996-06-18 Texas Instruments Inc Read/write memory with plural memory cell write capability at a selected row address
US4839796A (en) * 1987-07-16 1989-06-13 Icon International, Inc. Static frame digital memory
US5034922A (en) * 1987-12-21 1991-07-23 Motorola, Inc. Intelligent electrically erasable, programmable read-only memory with improved read latency
JPH027141A (ja) 1988-06-27 1990-01-11 Toshiba Corp キャッシュメモリシステム
JPH0271488A (ja) 1988-09-07 1990-03-12 Mitsubishi Electric Corp データ処理システム
JP2648840B2 (ja) * 1988-11-22 1997-09-03 株式会社日立製作所 半導体記憶装置
DE68916945T2 (de) * 1989-04-28 1995-03-16 Ibm Synchronisierschaltung für Datenüberträge zwischen zwei mit unterschiedlicher Geschwindigkeit arbeitenden Geräten.
JPH03144990A (ja) * 1989-10-31 1991-06-20 Toshiba Corp メモリ装置
US5448744A (en) * 1989-11-06 1995-09-05 Motorola, Inc. Integrated circuit microprocessor with programmable chip select logic
JPH04159690A (ja) 1990-10-24 1992-06-02 Sony Corp メモリ装置
US5239639A (en) * 1990-11-09 1993-08-24 Intel Corporation Efficient memory controller with an independent clock
US5363330A (en) 1991-01-28 1994-11-08 Mitsubishi Denki Kabushiki Kaisha Non-volatile semiconductor memory device incorporating data latch and address counter for page mode programming
US5530944A (en) * 1991-02-27 1996-06-25 Vlsi Technology, Inc. Intelligent programmable dram interface timing controller
ATE295571T1 (de) * 1991-03-01 2005-05-15 Advanced Micro Devices Inc Ausgangspuffer für mikroprozessor
US5224070A (en) * 1991-12-11 1993-06-29 Intel Corporation Apparatus for determining the conditions of programming circuitry used with flash EEPROM memory
US5459733A (en) * 1992-03-20 1995-10-17 National Semiconductor Corporation Input/output checker for a memory array
US5442640A (en) * 1993-01-19 1995-08-15 International Business Machines Corporation Test and diagnosis of associated output logic for products having embedded arrays
JPH06295258A (ja) * 1993-04-07 1994-10-21 Toshiba Corp 半導体記憶装置及び記憶装置
JP2994534B2 (ja) 1993-09-09 1999-12-27 富士通株式会社 半導体記憶装置
JP3490131B2 (ja) * 1994-01-21 2004-01-26 株式会社ルネサステクノロジ データ転送制御方法、データプロセッサ及びデータ処理システム

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPWO2007116827A1 (ja) * 2006-03-30 2009-08-20 パナソニック株式会社 半導体記憶装置

Also Published As

Publication number Publication date
US5859806A (en) 1999-01-12
US20010047449A1 (en) 2001-11-29
US6453399B2 (en) 2002-09-17

Similar Documents

Publication Publication Date Title
JPH07210445A (ja) 半導体記憶装置およびコンピュータ
US5241503A (en) Dynamic random access memory with improved page-mode performance and method therefor having isolator between memory cells and sense amplifiers
US5226009A (en) Semiconductor memory device supporting cache and method of driving the same
KR910004188B1 (ko) 반도체 기억장치
US5111386A (en) Cache contained type semiconductor memory device and operating method therefor
US4879692A (en) Dynamic memory circuit with improved sensing scheme
KR101090040B1 (ko) 반공유 감지 증폭기 및 글로벌 판독 라인 아키텍처를 포함하는, 데이터를 판독 및 기록하기 위한 메모리 디바이스, 및 메모리 디바이스를 구동시키는 방법
US6421290B2 (en) Output circuit for alternating multiple bit line per column memory architecture
TWI271736B (en) Refresh mechanism in dynamic memories
JP2002528844A (ja) １−ｔｓｒａｍと互換可能な装置のリフレッシュを可能とする時間を増加させるための方法及び装置
JPH08129882A (ja) 半導体記憶装置
JPH08195085A (ja) データメモリ内のセンス増幅
US4669064A (en) Semiconductor memory device with improved data write function
JP2014222556A (ja) マルチバンクメモリデバイスのメモリバスアウトプットドライバ及びそのための方法
JP3101297B2 (ja) 半導体メモリ装置
US4238841A (en) Dynamic semiconductor memory read/write access circuit
JP2892216B2 (ja) 半導体メモリ
KR100306511B1 (ko) 반도체기억장치
KR960025777A (ko) 프리챠지 회로를 갖는 반도체 메모리 디바이스
CN105448329B (zh) 静态随机存储器及其数据写入方法、输入输出电路
KR20240090623A (ko) 리셋-셋 래치를 사용하는 싱글 엔드형 감지 메모리
US11264115B2 (en) Integrated circuit memory with built-in self-test (BIST)
KR930000768B1 (ko) 반도체 기억장치
US10276222B2 (en) Method for accessing a memory and memory access circuit
US5691942A (en) Semiconductor memory having extended data out function

Legal Events

Date Code Title Description
A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20040330

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20050405