JPH0472318B2 - - Google Patents
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- JPH0472318B2 JPH0472318B2 JP59270652A JP27065284A JPH0472318B2 JP H0472318 B2 JPH0472318 B2 JP H0472318B2 JP 59270652 A JP59270652 A JP 59270652A JP 27065284 A JP27065284 A JP 27065284A JP H0472318 B2 JPH0472318 B2 JP H0472318B2
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- 230000015654 memory Effects 0.000 claims description 69
- 239000004065 semiconductor Substances 0.000 claims description 15
- 230000004044 response Effects 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 7
- 230000004913 activation Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 230000003247 decreasing effect Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- 239000011159 matrix material Substances 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
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- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は半導体メモリ、特にマルチ・ビツト構
成の半導体メモリの低消費電力化に関する。
成の半導体メモリの低消費電力化に関する。
従来なされたメモリの低消費電力化は、回路部
品の低減、回路工夫および回路部品、配線等の縮
小によるものが多かつたが、本発明は、半導体メ
モリの構成方法によつて、上部低消費電力化を達
成するものである。
品の低減、回路工夫および回路部品、配線等の縮
小によるものが多かつたが、本発明は、半導体メ
モリの構成方法によつて、上部低消費電力化を達
成するものである。
第１図は、半導体集積回路を用いたメモリの概
念図である。一般に、１ビツトの情報を記憶する
メモリ・セルMCが、Ｘ、Ｙ方向にマトリツクス
状に配列され、ＸデコーダXDEおよびＹデコー
ダYDECによつて一つのメモリ・セルMCを選択
し、情報の書込み、読出しを行なう。
念図である。一般に、１ビツトの情報を記憶する
メモリ・セルMCが、Ｘ、Ｙ方向にマトリツクス
状に配列され、ＸデコーダXDEおよびＹデコー
ダYDECによつて一つのメモリ・セルMCを選択
し、情報の書込み、読出しを行なう。
通常、ワード線１は、Ｘ方向の選択に用いられ
Ｙ方向の選択およびデータの入出力にはデータ線
２，３を用いる。
Ｙ方向の選択およびデータの入出力にはデータ線
２，３を用いる。
ワード線１は、メモリ・セルの転送トランジス
タ４および５に接続され、メモリ・セルのトラン
ジスタがｎチヤネル型MOSFETの場合には、ワ
ード線１の電位が低レベルから高レベルになつた
時にメモリ・セル転送トランジスタ４，５が導通
状態となつてメモリ・セルへの書込み、読出しが
可能となる。
タ４および５に接続され、メモリ・セルのトラン
ジスタがｎチヤネル型MOSFETの場合には、ワ
ード線１の電位が低レベルから高レベルになつた
時にメモリ・セル転送トランジスタ４，５が導通
状態となつてメモリ・セルへの書込み、読出しが
可能となる。
ここで、ワード線１が高レベルで選択されたメ
モリ・セルは、例えば、ノード６に低レベルの情
報“０”、ノード７に高レベルの情報“１”が書
き込まれている場合、データ線２には、データ線
負荷MOSトランジスタ８（または８′）、メモ
リ・セルの転送トランジスタ４（または５）、お
よび駆動MOSトランジスタ９（または９′）の間
の関係で決まる一定の電流が流れる。この電流
は、ワード線１によつて選ばれ、それに接続され
た全てのメモリ・セルに流れる電流であり、メモ
リの消費電流の大部分を占める。メモリが大容量
化されるに伴い、この電流の低減が大きな問題と
なつている。なお、図中のWDRVはワード・ド
ライバ、Ｉ／Ｏはデータ入出力制御回路である。
また、１０および１０′はメモリ・セルMCの負
荷抵抗を示す。
モリ・セルは、例えば、ノード６に低レベルの情
報“０”、ノード７に高レベルの情報“１”が書
き込まれている場合、データ線２には、データ線
負荷MOSトランジスタ８（または８′）、メモ
リ・セルの転送トランジスタ４（または５）、お
よび駆動MOSトランジスタ９（または９′）の間
の関係で決まる一定の電流が流れる。この電流
は、ワード線１によつて選ばれ、それに接続され
た全てのメモリ・セルに流れる電流であり、メモ
リの消費電流の大部分を占める。メモリが大容量
化されるに伴い、この電流の低減が大きな問題と
なつている。なお、図中のWDRVはワード・ド
ライバ、Ｉ／Ｏはデータ入出力制御回路である。
また、１０および１０′はメモリ・セルMCの負
荷抵抗を示す。
一方、従来構成の、すなわちｎビツトの入出力
制御回路Ｉ／Ｏを持つメモリは、第２図に示すよ
うに、Ｉ／Ｏ１〜Ｉ／Onのメモリ・セル・ブロ
ツクからの情報をｎビツト同時に入出力するた
め、１本のワード線１１に全てのＸ方向メモリ・
セルが接続される構成となつていた。このため、
大容量のメモリになる程、ワード線活性化によつ
てデータ線に流れる消費電流が増大した。この結
果、メモリ・チツプの温度上昇による寿命の低
下、信頼性の低下、さらにICパツケージの許容
電力を越えてしまうという問題が憂慮された。
制御回路Ｉ／Ｏを持つメモリは、第２図に示すよ
うに、Ｉ／Ｏ１〜Ｉ／Onのメモリ・セル・ブロ
ツクからの情報をｎビツト同時に入出力するた
め、１本のワード線１１に全てのＸ方向メモリ・
セルが接続される構成となつていた。このため、
大容量のメモリになる程、ワード線活性化によつ
てデータ線に流れる消費電流が増大した。この結
果、メモリ・チツプの温度上昇による寿命の低
下、信頼性の低下、さらにICパツケージの許容
電力を越えてしまうという問題が憂慮された。
本発明の目的は、上記従来技術の欠点を克服
し、低消費電力、高速のマルチ・ビツト構成の半
導体メモリを提供することにある。
し、低消費電力、高速のマルチ・ビツト構成の半
導体メモリを提供することにある。
本願で開示される発明のうち、代表的なものの
概要は下記の通りである。
概要は下記の通りである。
すなわち、メモリ・セル・ブロツクを少なくと
も二つ有してなる半導体メモリであつて、 該二つのメモリ・セル・ブロツクのワード線
（１２，１３，WL−Ｌ，WL−Ｒ）を駆動する駆
動回路（XDEC／WDRV）を上記二つのメモ
リ・セル・ブロツクの間に配置し、 該駆動回路（XDEC／WDRV）はアドレス信
号（A0，A7，A8，8）に応答して上記二つのメ
モリ・セル・ブロツクの一方のワード線（１２，
WL−Ｌ）を選択する一方、上記二つのメモリ・
セル・ブロツクの他方のワード線（１３，WL−
Ｒ）を非選択とする如く構成され、 上記二つのメモリ・セル・ブロツクはそれぞれ
複数のサブ・ブロツク（Ｉ／O1，Ｉ／O2，Ｉ／
O3…Ｉ／Oo）から構成されるとともに、ひとつ
のメモリ・セル・ブロツクに属する複数のサブ・
ブロツク（Ｉ／O1，Ｉ／O2，Ｉ／O3…Ｉ／Oo）
のそれぞれは互いに独立のデータを書き込みもし
くは読み出しを行ない、 上記二つのメモリ・セル・ブロツクで互いに対
応する二つのサブ・ブロツク（Ｉ／Oo）はそれ
ぞれ対応するコモン・データ線（cd，）を介
して相互に接続され、上記二つのメモリ・セル・
ブロツクのうち上記二つのメモリ・セル・ブロツ
クの間に配置された上記駆動回路（XDEC／
WDRV）によつて選択されたワード線（１２，
WL−Ｌ）を有する方のメモリ・セル・ブロツク
に関して、上記複数のサブ・ブロツクの数（ｎ−
１）に対応するマルチ・ビツトのデータを書き込
みもしくは読み出しを行なうことを特徴とする
（第３図および第４図参照）。
も二つ有してなる半導体メモリであつて、 該二つのメモリ・セル・ブロツクのワード線
（１２，１３，WL−Ｌ，WL−Ｒ）を駆動する駆
動回路（XDEC／WDRV）を上記二つのメモ
リ・セル・ブロツクの間に配置し、 該駆動回路（XDEC／WDRV）はアドレス信
号（A0，A7，A8，8）に応答して上記二つのメ
モリ・セル・ブロツクの一方のワード線（１２，
WL−Ｌ）を選択する一方、上記二つのメモリ・
セル・ブロツクの他方のワード線（１３，WL−
Ｒ）を非選択とする如く構成され、 上記二つのメモリ・セル・ブロツクはそれぞれ
複数のサブ・ブロツク（Ｉ／O1，Ｉ／O2，Ｉ／
O3…Ｉ／Oo）から構成されるとともに、ひとつ
のメモリ・セル・ブロツクに属する複数のサブ・
ブロツク（Ｉ／O1，Ｉ／O2，Ｉ／O3…Ｉ／Oo）
のそれぞれは互いに独立のデータを書き込みもし
くは読み出しを行ない、 上記二つのメモリ・セル・ブロツクで互いに対
応する二つのサブ・ブロツク（Ｉ／Oo）はそれ
ぞれ対応するコモン・データ線（cd，）を介
して相互に接続され、上記二つのメモリ・セル・
ブロツクのうち上記二つのメモリ・セル・ブロツ
クの間に配置された上記駆動回路（XDEC／
WDRV）によつて選択されたワード線（１２，
WL−Ｌ）を有する方のメモリ・セル・ブロツク
に関して、上記複数のサブ・ブロツクの数（ｎ−
１）に対応するマルチ・ビツトのデータを書き込
みもしくは読み出しを行なうことを特徴とする
（第３図および第４図参照）。
従つて、二つのメモリ・セル・ブロツクのワー
ド線（１２，１３，WL−Ｌ，WL−Ｒ）を駆動
する駆動回路（XDEC／WDRV）が二つのメモ
リ・セル・ブロツクの間に配置されているため、
ワード線（１２，１３，WL−Ｌ，WL−Ｒ）の
配線長が第１図の半分となり、ワード線の遅延時
間が小さくなり高速動作が可能となる。
ド線（１２，１３，WL−Ｌ，WL−Ｒ）を駆動
する駆動回路（XDEC／WDRV）が二つのメモ
リ・セル・ブロツクの間に配置されているため、
ワード線（１２，１３，WL−Ｌ，WL−Ｒ）の
配線長が第１図の半分となり、ワード線の遅延時
間が小さくなり高速動作が可能となる。
また駆動回路（XDEC／WDRV）はアドレス
信号（A0，A7，A8，8）に応答して二つのメモ
リ・セル・ブロツクの一方のワード線（１２，
WL−Ｌ）を選択する一方、二つのメモリ・セ
ル・ブロツクの他方のワード線（１３，WL−
Ｒ）を非選択とするので、第１図および第２図と
比較して、消費電力が半分となり、低消費電力動
作が可能となる。
信号（A0，A7，A8，8）に応答して二つのメモ
リ・セル・ブロツクの一方のワード線（１２，
WL−Ｌ）を選択する一方、二つのメモリ・セ
ル・ブロツクの他方のワード線（１３，WL−
Ｒ）を非選択とするので、第１図および第２図と
比較して、消費電力が半分となり、低消費電力動
作が可能となる。
さらに、二つのメモリ・セル・ブロツクはそれ
ぞれで複数のサブ・ブロツク（Ｉ／O1，Ｉ／O2，
Ｉ／O3…Ｉ／Oo）がマルチ・ビツトを構成し、
アドレス信号（A0，A7，A8，8）に応答して二
つのうち一方のメモリ・セル・ブロツクのワード
線（WL−Ｒ）が選択的に選択されることにより
マルチ・ビツトのデータの書き込み・読み出しが
可能となるが、二つのメモリ・セル・ブロツクで
互いに対応する二つのサブ・ブロツク（Ｉ／Oo）
はコモン・データ線（cd，）を介して接続さ
れているので、選択されたワード線（１２，WL
−Ｌ）を有する方のメモリ・セル・ブロツクに関
してマルチ・ビツトのデータの書き込みもしくは
読み出しを行なうので、二つのワード線（WL−
Ｌ，WL−Ｒ）のいずれが選択されても、マル
チ・ビツトのデータの書き込み・読み出しが確実
に実行可能となる。
ぞれで複数のサブ・ブロツク（Ｉ／O1，Ｉ／O2，
Ｉ／O3…Ｉ／Oo）がマルチ・ビツトを構成し、
アドレス信号（A0，A7，A8，8）に応答して二
つのうち一方のメモリ・セル・ブロツクのワード
線（WL−Ｒ）が選択的に選択されることにより
マルチ・ビツトのデータの書き込み・読み出しが
可能となるが、二つのメモリ・セル・ブロツクで
互いに対応する二つのサブ・ブロツク（Ｉ／Oo）
はコモン・データ線（cd，）を介して接続さ
れているので、選択されたワード線（１２，WL
−Ｌ）を有する方のメモリ・セル・ブロツクに関
してマルチ・ビツトのデータの書き込みもしくは
読み出しを行なうので、二つのワード線（WL−
Ｌ，WL−Ｒ）のいずれが選択されても、マル
チ・ビツトのデータの書き込み・読み出しが確実
に実行可能となる。
以下、図面を参照して、本発明の実施例を詳細
に説明する。
に説明する。
本発明による半導体メモリは、第３図に示すよ
うに、Ｉ／Ｏ構成によるワード単位のメモリ・セ
ル・ブロツクの構成を論理ゲートを介して複数個
に分割（図では２分割）し、その情報の入出力で
あるコモン・データ線cd，をメモリ・セル・
ブロツクで接続し、Ｘデコーダの選択により、そ
れぞれのメモリ・セル・ブロツクを別々に読出し
できることを要旨とする。これにより、ワード線
１２，１３をそれぞれ別に選択し、選択されるＸ
方向のメモリ・セル数を複数分の一に減少させ、
ワード線活性化によりメモリ・セルを通つて流れ
るデータ線消費電流を低下させるものである。
うに、Ｉ／Ｏ構成によるワード単位のメモリ・セ
ル・ブロツクの構成を論理ゲートを介して複数個
に分割（図では２分割）し、その情報の入出力で
あるコモン・データ線cd，をメモリ・セル・
ブロツクで接続し、Ｘデコーダの選択により、そ
れぞれのメモリ・セル・ブロツクを別々に読出し
できることを要旨とする。これにより、ワード線
１２，１３をそれぞれ別に選択し、選択されるＸ
方向のメモリ・セル数を複数分の一に減少させ、
ワード線活性化によりメモリ・セルを通つて流れ
るデータ線消費電流を低下させるものである。
第４図は、本発明の一実施例である8K語×８
ビツト構成のメモリの概略図を示すものである。
全体で8K語×８ビツト構成のメモリでは、左右
二つのメモリ・セル・ブロツクに分割され、各ブ
ロツクは８個のメモリ・セル・サブ・ブロツクが
あり、一つのサブ・ブロツクの中に256行×16列
のメモリ・セルMCがＸ、Ｙ方向に配列される。
なお、図中のLMOSはデータ線負荷MOSトラン
ジスタ、YSWはデータ線スイツチMOSトランジ
スタ、Ｉ／Ｏ１〜Ｉ／Ｏ８は入出力制御部、
XDECはデコーダ、YDECはＹデコーダ、WL・
Ｌは左のワード線、WL・Ｒは右のワード線、さ
らにA0〜A12はアドレス信号である。
ビツト構成のメモリの概略図を示すものである。
全体で8K語×８ビツト構成のメモリでは、左右
二つのメモリ・セル・ブロツクに分割され、各ブ
ロツクは８個のメモリ・セル・サブ・ブロツクが
あり、一つのサブ・ブロツクの中に256行×16列
のメモリ・セルMCがＸ、Ｙ方向に配列される。
なお、図中のLMOSはデータ線負荷MOSトラン
ジスタ、YSWはデータ線スイツチMOSトランジ
スタ、Ｉ／Ｏ１〜Ｉ／Ｏ８は入出力制御部、
XDECはデコーダ、YDECはＹデコーダ、WL・
Ｌは左のワード線、WL・Ｒは右のワード線、さ
らにA0〜A12はアドレス信号である。
本発明のメモリのワード線は、メモリ・セルの
選択を８ビツト同時に入出力するために、32列の
メモリ・セルを16列ずつＸデコーダを介して左右
に分割し、さらにＸデコーダXDEC内で、一つの
アドレス信号、例えばA8，8とロジツクを取る
ことにより、左のワード線WL・Ｌもしくは右の
ワード線WL・Ｒのどちらかを活性化する。この
結果、メモリ・セルを選ぶワード線を半減し、デ
ータ線負荷MOSトランジスタLMOS、メモリ・
セルMCを介して流れる消費電流を半減すること
ができる。
選択を８ビツト同時に入出力するために、32列の
メモリ・セルを16列ずつＸデコーダを介して左右
に分割し、さらにＸデコーダXDEC内で、一つの
アドレス信号、例えばA8，8とロジツクを取る
ことにより、左のワード線WL・Ｌもしくは右の
ワード線WL・Ｒのどちらかを活性化する。この
結果、メモリ・セルを選ぶワード線を半減し、デ
ータ線負荷MOSトランジスタLMOS、メモリ・
セルMCを介して流れる消費電流を半減すること
ができる。
上記実施例では、８ビツト構成を例にとつて説
明したが、他の一般的な構成である、４ビツト、
16ビツト、32ビツト、等についても同様な低消費
電力化が期待できる。また、本発明の骨子は半導
体メモリの構成方法を示すものであり、そのメモ
リを構成する素子を限定するものではない。
明したが、他の一般的な構成である、４ビツト、
16ビツト、32ビツト、等についても同様な低消費
電力化が期待できる。また、本発明の骨子は半導
体メモリの構成方法を示すものであり、そのメモ
リを構成する素子を限定するものではない。
なお、メモリ・セル・ブロツクの外部にコモ
ン・データ線を配線し、左右を継ぐことによる影
響、例えばメモリ・チツプ占有面積、コモン・デ
ータ線容量等の増加は当然考えられるが、それら
は大容量メモリにおける消費電流の減少によつて
得られる利益に較べて無視し得るものである。
ン・データ線を配線し、左右を継ぐことによる影
響、例えばメモリ・チツプ占有面積、コモン・デ
ータ線容量等の増加は当然考えられるが、それら
は大容量メモリにおける消費電流の減少によつて
得られる利益に較べて無視し得るものである。
さらに、本実施例では、Ｘデコーダを介して左
右それぞれｎビツト構成に分割したが、さらに分
割を細分化して、低電力化が図れることは言うま
でもない。
右それぞれｎビツト構成に分割したが、さらに分
割を細分化して、低電力化が図れることは言うま
でもない。
以上説明したように、本発明によれば、従来技
術における、ワード線活性化に伴なう消費電流の
増大、メモリ・チツプの温度上昇による寿命の低
下、信頼性の低下などの諸欠点を克服して、低消
費電力の半導体メモリを提供することができる。
術における、ワード線活性化に伴なう消費電流の
増大、メモリ・チツプの温度上昇による寿命の低
下、信頼性の低下などの諸欠点を克服して、低消
費電力の半導体メモリを提供することができる。
第１図は半導体集積回路におけるメモリの概念
図、第２図は従来構成の半導体メモリを説明する
ためのブロツク図、第３図は本発明の半導体メモ
リを説明するためのブロツク図、第４図は本発明
の一実施例を示すブロツク図である。 ＜符号の説明＞、１……ワード線、２，３……
データ線、４，５……転送トランジスタ、６，７
……ノード、８，８′……負荷MOSトランジス
タ、９，９′……駆動MOSトランジスタ、１０，
１０′……負荷抵抗、１１，１２，１３……ワー
ド線、MC……メモリ・セル、XDEC……Ｘデコ
ーダ、YDEC……Ｙデコーダ、WDRV……ワー
ド・ドライバ、Ｉ／Ｏ……データ入出力制御回
路、cd，……コモン・データ線、LMOS……
データ線負荷MOSトランジスタ、YSW……デー
タ線スイツチMOSトランジスタ、WL・Ｌ……
左のワード線、WL・Ｒ……右のワード線、A0〜
A12……アドレス信号。
図、第２図は従来構成の半導体メモリを説明する
ためのブロツク図、第３図は本発明の半導体メモ
リを説明するためのブロツク図、第４図は本発明
の一実施例を示すブロツク図である。 ＜符号の説明＞、１……ワード線、２，３……
データ線、４，５……転送トランジスタ、６，７
……ノード、８，８′……負荷MOSトランジス
タ、９，９′……駆動MOSトランジスタ、１０，
１０′……負荷抵抗、１１，１２，１３……ワー
ド線、MC……メモリ・セル、XDEC……Ｘデコ
ーダ、YDEC……Ｙデコーダ、WDRV……ワー
ド・ドライバ、Ｉ／Ｏ……データ入出力制御回
路、cd，……コモン・データ線、LMOS……
データ線負荷MOSトランジスタ、YSW……デー
タ線スイツチMOSトランジスタ、WL・Ｌ……
左のワード線、WL・Ｒ……右のワード線、A0〜
A12……アドレス信号。
Claims (1)
- 【特許請求の範囲】 １ メモリ・セル・ブロツクを少なくとも二つ有
してなる半導体メモリであつて、 該二つのメモリ・セル・ブロツクのワード線を
駆動する駆動回路を上記二つのメモリ・セル・ブ
ロツクの間に配置し、 該駆動回路はアドレス信号に応答して上記二つ
のメモリ・セル・ブロツクの一方のワード線を選
択する一方、上記二つのメモリ・セル・ブロツク
の他方のワード線を非選択とする如く構成され、 上記二つのメモリ・セル・ブロツクはそれぞれ
複数のサブ・ブロツクから構成されるとともに、
ひとつのメモリ・セル・ブロツクに属する複数の
サブ・ブロツクのそれぞれは互いに独立のデータ
の書き込みもしくは読み出しを行ない、 上記二つのメモリ・セル・ブロツクの上記複数
のサブ・ブロツクには複数のコモン・データ線が
接続されており、 上記二つのメモリ・セル・ブロツクで互いに対
応する二つのサブ・ブロツクはそれぞれ対応する
コモン・データ線を介して相互に接続され、上記
二つのメモリ・セル・ブロツクのうち上記二つの
メモリ・セル・ブロツクの間に配置された上記駆
動回路によつて選択されたワード線を有する方の
メモリ・セル・ブロツクに関して、上記複数のサ
ブ・ブロツクの数に対応するマルチ・ビツトのデ
ータの書き込みもしくは読み出しを行ない、 上記二つのメモリ・セル・ブロツクと上記駆動
回路と上記コモン・データ線とはメモリ・チツプ
内部に配置されたおり、 上記マルチ・ビツトのデータは上記駆動回路に
よつて選択されたワード線を有する方のメモリ・
セル・ブロツクの上記複数のサブ・ブロツクへ同
時書き込みもしくは上記複数のサブ・ブロツクか
ら同時読み出しされる ことを特徴とする半導体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59270652A JPS60167188A (ja) | 1984-12-24 | 1984-12-24 | 半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59270652A JPS60167188A (ja) | 1984-12-24 | 1984-12-24 | 半導体メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60167188A JPS60167188A (ja) | 1985-08-30 |
| JPH0472318B2 true JPH0472318B2 (ja) | 1992-11-17 |
Family
ID=17489066
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59270652A Granted JPS60167188A (ja) | 1984-12-24 | 1984-12-24 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60167188A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NL8602178A (nl) * | 1986-08-27 | 1988-03-16 | Philips Nv | Geintegreerde geheugenschakeling met blokselektie. |
| JP2784550B2 (ja) * | 1990-03-05 | 1998-08-06 | 三菱電機株式会社 | 半導体記憶装置 |
| JPH074567A (ja) * | 1993-06-15 | 1995-01-10 | Sankoo Kizai Kk | パイプ支持装置 |
| JPH08273362A (ja) * | 1995-03-30 | 1996-10-18 | Nec Ic Microcomput Syst Ltd | 半導体記憶装置 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5619584A (en) * | 1979-07-24 | 1981-02-24 | Chiyou Lsi Gijutsu Kenkyu Kumiai | Semiconductor memory |
| JPS5668988A (en) * | 1979-11-05 | 1981-06-09 | Toshiba Corp | Semiconductor memory |
| JPS5694576A (en) * | 1979-12-28 | 1981-07-31 | Fujitsu Ltd | Word decoder circuit |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51163830U (ja) * | 1975-06-20 | 1976-12-27 |
-
1984
- 1984-12-24 JP JP59270652A patent/JPS60167188A/ja active Granted
Patent Citations (3)
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|---|---|---|---|---|
| JPS5619584A (en) * | 1979-07-24 | 1981-02-24 | Chiyou Lsi Gijutsu Kenkyu Kumiai | Semiconductor memory |
| JPS5668988A (en) * | 1979-11-05 | 1981-06-09 | Toshiba Corp | Semiconductor memory |
| JPS5694576A (en) * | 1979-12-28 | 1981-07-31 | Fujitsu Ltd | Word decoder circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60167188A (ja) | 1985-08-30 |
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