JP3435205B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- G11C—STATIC STORES
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- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
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- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
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- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
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- Microelectronics & Electronic Packaging (AREA)
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Description
【０００１】
【産業上の利用分野】この発明は、ランダムアクセスポ
ートとシリアルアクセスポートを備えてスプリット転送
機能を有する半導体記憶装置に関し、特に画像用高速メ
モリに使用される半導体記憶装置に関する。
ートとシリアルアクセスポートを備えてスプリット転送
機能を有する半導体記憶装置に関し、特に画像用高速メ
モリに使用される半導体記憶装置に関する。
【０００２】
【従来の技術】ランダムアクセスメモリ（ＲＡＭ）とシ
リアルポートメモリ（ＳＡＭ）の両方を備えたデュアル
ポートメモリが画像用メモリとして良く用いられてい
る。
リアルポートメモリ（ＳＡＭ）の両方を備えたデュアル
ポートメモリが画像用メモリとして良く用いられてい
る。
【０００３】このようなメモリとしては、例えば図７に
示すように構成されたものがあり、その一般的な使い方
は、ＲＡＭのある行に書かれたデータをＳＡＭに転送
し、その転送されたデータをシリアルにＳＡＭから出力
し、画面に表示するというものである。このＳＡＭへの
データ転送とＳＡＭからの出力を効率良く行なうため
に、スプリット転送モードが採用されている。
示すように構成されたものがあり、その一般的な使い方
は、ＲＡＭのある行に書かれたデータをＳＡＭに転送
し、その転送されたデータをシリアルにＳＡＭから出力
し、画面に表示するというものである。このＳＡＭへの
データ転送とＳＡＭからの出力を効率良く行なうため
に、スプリット転送モードが採用されている。
【０００４】スプリット転送は、カラムを２分割して転
送するモードである。通常のリード転送おいては、ＳＡ
Ｍ出力を間断なく行なうためには、ＲＡＭからＳＡＭへ
のデータ転送のタイミングとシリアルクロック入力のタ
イミングの同期が厳しいのに対し、このスプリット転送
モードは、ＳＡＭを２つ（ＵＰＰＥＲ／ＬＯＷＥＲ）に
分割することによって、例えば、ＵＰＰＥＲ側はＲＡＭ
からデータの読み込み、ＬＯＷＥＲ側ではＳＡＭから外
部への出力を行なうことができるため、厳しいタイミン
グに制約されることなく、間断のないＳＡＭ出力を行な
うことができる。
送するモードである。通常のリード転送おいては、ＳＡ
Ｍ出力を間断なく行なうためには、ＲＡＭからＳＡＭへ
のデータ転送のタイミングとシリアルクロック入力のタ
イミングの同期が厳しいのに対し、このスプリット転送
モードは、ＳＡＭを２つ（ＵＰＰＥＲ／ＬＯＷＥＲ）に
分割することによって、例えば、ＵＰＰＥＲ側はＲＡＭ
からデータの読み込み、ＬＯＷＥＲ側ではＳＡＭから外
部への出力を行なうことができるため、厳しいタイミン
グに制約されることなく、間断のないＳＡＭ出力を行な
うことができる。
【０００５】スプリット転送に対応するＳＡＭの出力は
そのサイクルで指定されるＴＡＰＡＤＤＲＥＳＳ（タッ
プアドレス）から予め設定されたＢｏｕｎｄａｒｙ Ａ
ＤＤＲＥＳＳ（バウンダリアドレス）で終了する。ＳＡ
Ｍの出力を効率良く画面に表示できるようにするために
は、Ｂｏｕｎｄａｒｙ ＡＤＤＲＥＳＳによりＳＡＭの
カラムを２ｎ個（ｎ≧１）に分割できる。連続的なスプ
リット転送とＳＡＭ出力を行なっている場合には、ＳＡ
ＭアドレスがＢｏｕｎｄａｒｙ ＡＤＤＲＥＳＳに達し
た後、次のスプリット転送で指定されたＴＡＰ ＡＤＤ
ＲＥＳＳへ飛ぶことを繰り返す。
そのサイクルで指定されるＴＡＰＡＤＤＲＥＳＳ（タッ
プアドレス）から予め設定されたＢｏｕｎｄａｒｙ Ａ
ＤＤＲＥＳＳ（バウンダリアドレス）で終了する。ＳＡ
Ｍの出力を効率良く画面に表示できるようにするために
は、Ｂｏｕｎｄａｒｙ ＡＤＤＲＥＳＳによりＳＡＭの
カラムを２ｎ個（ｎ≧１）に分割できる。連続的なスプ
リット転送とＳＡＭ出力を行なっている場合には、ＳＡ
ＭアドレスがＢｏｕｎｄａｒｙ ＡＤＤＲＥＳＳに達し
た後、次のスプリット転送で指定されたＴＡＰ ＡＤＤ
ＲＥＳＳへ飛ぶことを繰り返す。
【０００６】このようなＳＡＭアドレスの制御は、ＳＡ
Ｍ Ｃｏｕｎｔｅｒ ＡＤＤＲＥＳＳ（ＳＡＭカウンタ
アドレス）、Ｂｏｕｎｄａｒｙ ＡＤＤＲＥＳＳ，ＴＡ
ＰＡＤＤＲＥＳＳとＳＡＭのＵＰＰＥＲ／ＬＯＷＥＲ側
のうちアクティブになっている方を示す出力信号ＱＳＦ
を用いて行なわれる。なお、出力信号ＱＳＦがハイレベ
ル（Ｈ）ならばＵＰＰＥＲ側が、ロウレベル（Ｌ）なら
ばＬＯＷＥＲ側がアクティブになっていることを示して
いる。
Ｍ Ｃｏｕｎｔｅｒ ＡＤＤＲＥＳＳ（ＳＡＭカウンタ
アドレス）、Ｂｏｕｎｄａｒｙ ＡＤＤＲＥＳＳ，ＴＡ
ＰＡＤＤＲＥＳＳとＳＡＭのＵＰＰＥＲ／ＬＯＷＥＲ側
のうちアクティブになっている方を示す出力信号ＱＳＦ
を用いて行なわれる。なお、出力信号ＱＳＦがハイレベ
ル（Ｈ）ならばＵＰＰＥＲ側が、ロウレベル（Ｌ）なら
ばＬＯＷＥＲ側がアクティブになっていることを示して
いる。
【０００７】以下に、図８〜図１０を用いて従来のＳＡ
Ｍ Ｃｏｕｎｔｅｒ Ａｄｄｒｅｓｓと信号ＱＳＦの制
御法を述べる。
Ｍ Ｃｏｕｎｔｅｒ Ａｄｄｒｅｓｓと信号ＱＳＦの制
御法を述べる。
【０００８】図８は従来のＳＡＭ内部アドレスの流れを
示す図である。図９はＳＡＭ Ｃｏｕｎｔｅｒ ＡＤＤ
ＲＥＳＳ，信号ＱＳＦを制御する際に使用される主要な
内部信号のタイミングチャート図であり、図９に示す例
では連続したスプリット転送モードの一部分を示したも
のである。図１０は従来のスプリット転送の制御に使わ
れる回路の簡略構成を示す図である。
示す図である。図９はＳＡＭ Ｃｏｕｎｔｅｒ ＡＤＤ
ＲＥＳＳ，信号ＱＳＦを制御する際に使用される主要な
内部信号のタイミングチャート図であり、図９に示す例
では連続したスプリット転送モードの一部分を示したも
のである。図１０は従来のスプリット転送の制御に使わ
れる回路の簡略構成を示す図である。
【０００９】以下、説明を簡単にするために、コア部と
なるＲＡＭが２分割されてＳＡＭアドレスが０〜５１１
の５１２ビット、設定されているＢｏｕｎｄａｒｙ Ａ
ＤＤＲＥＳＳが１２７，２５５，３８３，５１１として
説明する。また、ＳＣ（ｎ）は外部からみたＳＡＭアド
レスがｎであることを示し、ＳＲＴ（ｍ）はＴＡＰＡＤ
ＤＲＥＳＳがｍのスプリット転送であることを示す。
なるＲＡＭが２分割されてＳＡＭアドレスが０〜５１１
の５１２ビット、設定されているＢｏｕｎｄａｒｙ Ａ
ＤＤＲＥＳＳが１２７，２５５，３８３，５１１として
説明する。また、ＳＣ（ｎ）は外部からみたＳＡＭアド
レスがｎであることを示し、ＳＲＴ（ｍ）はＴＡＰＡＤ
ＤＲＥＳＳがｍのスプリット転送であることを示す。
【００１０】図８において、ＲＡＭ部のカラムアドレス
は、／ＣＡＳがロウレベルで第１の内部アドレスレジス
タ８１に取り込まれ、第１の内部アドレスレジスタ８１
に取り込まれたアドレスは、ＳＡＭのカウンタアドレス
とＢｏｕｎｄａｒｙ ＡＤＤＲＥＳＳを比較する第１の
比較器８４の比較結果が一致した際に第２の内部アドレ
スレジスタ８２に取り込まれ、第２の内部アドレスレジ
スタ８２に取り込まれたアドレスは、第１の比較器８４
の比較結果が一致し、かつＳＣが入力された際に第３の
内部アドレスレジスタ８３に取り込まれて、ＳＡＭのカ
ウンタアドレスとして出力される。また、ＳＡＭのカウ
ンタアドレスとＢｏｕｎｄａｒｙ ＡＤＤＲＥＳＳと第
１の内部アドレスレジスタ８１に格納されたアドレスと
を比較する第２の比較器８５の比較結果として、信号Ｑ
ＳＦが出力される。
は、／ＣＡＳがロウレベルで第１の内部アドレスレジス
タ８１に取り込まれ、第１の内部アドレスレジスタ８１
に取り込まれたアドレスは、ＳＡＭのカウンタアドレス
とＢｏｕｎｄａｒｙ ＡＤＤＲＥＳＳを比較する第１の
比較器８４の比較結果が一致した際に第２の内部アドレ
スレジスタ８２に取り込まれ、第２の内部アドレスレジ
スタ８２に取り込まれたアドレスは、第１の比較器８４
の比較結果が一致し、かつＳＣが入力された際に第３の
内部アドレスレジスタ８３に取り込まれて、ＳＡＭのカ
ウンタアドレスとして出力される。また、ＳＡＭのカウ
ンタアドレスとＢｏｕｎｄａｒｙ ＡＤＤＲＥＳＳと第
１の内部アドレスレジスタ８１に格納されたアドレスと
を比較する第２の比較器８５の比較結果として、信号Ｑ
ＳＦが出力される。
【００１１】ＳＡＭ Ｃｏｕｎｔｅｒ ＡＤＤＲＥＳＳ
の制御において、ＳＡＭ Ｃｏｕｎｔｅｒ ＡＤＤＲＥ
ＳＳ（ＳＡｉ）は普通の状態では、ＳＡｉ＝（ＳＡｉ＋
１）とＳＣが入る度に１がインクリメントされ、“５１
１”に達すると０に戻る。しかし、画像用メモリにはス
プリット転送というものがあり、Ｂｏｕｎｄａｒｙに達
すると指定したアドレス（ＴＡＰ ＡＤＤＲＥＳＳ）に
飛ぶという動作がある。
の制御において、ＳＡＭ Ｃｏｕｎｔｅｒ ＡＤＤＲＥ
ＳＳ（ＳＡｉ）は普通の状態では、ＳＡｉ＝（ＳＡｉ＋
１）とＳＣが入る度に１がインクリメントされ、“５１
１”に達すると０に戻る。しかし、画像用メモリにはス
プリット転送というものがあり、Ｂｏｕｎｄａｒｙに達
すると指定したアドレス（ＴＡＰ ＡＤＤＲＥＳＳ）に
飛ぶという動作がある。
【００１２】例えば図９に示す例では、ＴＡＰ ＡＤＤ
ＲＥＳＳ＝２５５または５１１のスプリット転送後ＳＣ
（３８３）が入力されると、Ｂｏｕｎｄａｒｙ ＡＤＤ
ＲＥＳＳ（ＢＤＡｊ）とＳＡｉとの比較によって両者は
一致し、比較器の出力がＨとなるため信号ＳＴＰＡ＝Ｈ
となり、信号ＳＰＬＴＣ＝Ｈ（スプリット転送モードで
あることを示す）なので、信号ＴＡＰＬＣ２にＬＯＷパ
ルスが発生し、ＴＡＰＡＤＤＲＥＳＳ（１５５）が次の
転送先アドレスとして取り込まれる。
ＲＥＳＳ＝２５５または５１１のスプリット転送後ＳＣ
（３８３）が入力されると、Ｂｏｕｎｄａｒｙ ＡＤＤ
ＲＥＳＳ（ＢＤＡｊ）とＳＡｉとの比較によって両者は
一致し、比較器の出力がＨとなるため信号ＳＴＰＡ＝Ｈ
となり、信号ＳＰＬＴＣ＝Ｈ（スプリット転送モードで
あることを示す）なので、信号ＴＡＰＬＣ２にＬＯＷパ
ルスが発生し、ＴＡＰＡＤＤＲＥＳＳ（１５５）が次の
転送先アドレスとして取り込まれる。
【００１３】そして、次のＳＣが入るとこのＳＣはＢｏ
ｕｎｄａｒｙ ＡＤＤＲＥＳＳに一致したＳＣの後の最
初のＳＣ（以下、１ｓｔ ＳＣという）なので、１ｓｔ
ＳＣ認識信号ＦＳＣＴにハイレベルのパルスが発生し
て、アドレス（２５５）がＳＡｉに転送され、ＳＡＭ
Ｃｏｕｎｔｅｒ ＡＤＤＲＥＳＳとしてＴＡＰ ＡＤＤ
ＲＥＳＳがセットされる。
ｕｎｄａｒｙ ＡＤＤＲＥＳＳに一致したＳＣの後の最
初のＳＣ（以下、１ｓｔ ＳＣという）なので、１ｓｔ
ＳＣ認識信号ＦＳＣＴにハイレベルのパルスが発生し
て、アドレス（２５５）がＳＡｉに転送され、ＳＡＭ
Ｃｏｕｎｔｅｒ ＡＤＤＲＥＳＳとしてＴＡＰ ＡＤＤ
ＲＥＳＳがセットされる。
【００１４】次に、ＱＳＦ制御において、ＳＡＭのＵＰ
ＰＥＲ／ＬＯＷＥＲ側のどちらがアクティブになってい
るかを示す信号ＱＳＦの制御には、ＮＬＭ１ＳＣ・ＡＴ
ＡＰという信号が用いられている。
ＰＥＲ／ＬＯＷＥＲ側のどちらがアクティブになってい
るかを示す信号ＱＳＦの制御には、ＮＬＭ１ＳＣ・ＡＴ
ＡＰという信号が用いられている。
【００１５】信号ＮＬＭ１ＳＣはＷＲＡＰ ＡＲＯＵＮ
Ｄの際用いられ、ＳＡＭ Ｃｏｕｎｔｅｒ ＡＤＤＲＥ
ＳＳ（ＳＡｉ）と（Ｂｏｕｎｄａｒｙ ＡＤＤＲＥＳ
Ｓ）−１を比較して一致するとハイレベルになる信号で
ある。これは、ＳＣ＝Ｂｏｕｎｄａｒｙであることを判
定した後、信号ＱＳＦを切り換えたのでは信号ＱＳＦの
アクセス時間が遅くなるため、２サイクルで信号ＱＳＦ
をアクセスするようになっているためである。
Ｄの際用いられ、ＳＡＭ Ｃｏｕｎｔｅｒ ＡＤＤＲＥ
ＳＳ（ＳＡｉ）と（Ｂｏｕｎｄａｒｙ ＡＤＤＲＥＳ
Ｓ）−１を比較して一致するとハイレベルになる信号で
ある。これは、ＳＣ＝Ｂｏｕｎｄａｒｙであることを判
定した後、信号ＱＳＦを切り換えたのでは信号ＱＳＦの
アクセス時間が遅くなるため、２サイクルで信号ＱＳＦ
をアクセスするようになっているためである。
【００１６】したがって、（Ｂｏｕｎｄａｒｙ−１）サ
イクルになると信号ＮＬＭ１ＳＣ＝Ｈとなり、内部レジ
スタに信号ＱＳＦのデータをラッチし、Ｂｏｕｎｄａｒ
ｙＡＤＤＲＥＳＳと一致したＳＣサイクルで出力を行な
う。
イクルになると信号ＮＬＭ１ＳＣ＝Ｈとなり、内部レジ
スタに信号ＱＳＦのデータをラッチし、Ｂｏｕｎｄａｒ
ｙＡＤＤＲＥＳＳと一致したＳＣサイクルで出力を行な
う。
【００１７】しかし、図９に示すのように、ＳＲＴ１で
ＴＡＰ ＡＤＤＲＥＳＳとしてＢｏｕｎｄａｒｙ ＡＤ
ＤＲＥＳＳが与えられ、しかもその１ｓｔ ＳＣがＳＲ
Ｔ２サイクルより後に来ると、このＳＣ（図９に＊ａで
示す）はＳＲＴ１の１ｓｔＳＣであって、かつＳＲＴ２
にとってのＢｏｕｎｄａｒｙ ＡＤＤＲＥＳＳであるか
ら、ここで信号ＱＳＦが変化してさらに次のＳＣでＳＲ
Ｔ２のＴＡＰ ＡＤＤＲＥＳＳがセットされなければな
らない。すなわち、このようなＳＲＴとＳＣの組み合わ
せでは、（Ｂｏｕｎｄａｒｙ−１）に相当するＳＣサイ
クルがなくなる。そこで、ＡＴＡＰという信号が設けら
れた。
ＴＡＰ ＡＤＤＲＥＳＳとしてＢｏｕｎｄａｒｙ ＡＤ
ＤＲＥＳＳが与えられ、しかもその１ｓｔ ＳＣがＳＲ
Ｔ２サイクルより後に来ると、このＳＣ（図９に＊ａで
示す）はＳＲＴ１の１ｓｔＳＣであって、かつＳＲＴ２
にとってのＢｏｕｎｄａｒｙ ＡＤＤＲＥＳＳであるか
ら、ここで信号ＱＳＦが変化してさらに次のＳＣでＳＲ
Ｔ２のＴＡＰ ＡＤＤＲＥＳＳがセットされなければな
らない。すなわち、このようなＳＲＴとＳＣの組み合わ
せでは、（Ｂｏｕｎｄａｒｙ−１）に相当するＳＣサイ
クルがなくなる。そこで、ＡＴＡＰという信号が設けら
れた。
【００１８】信号ＡＴＡＰはＴＡＰ ＡＤＤＲＥＳＳと
Ｂｏｕｎｄａｒｙ ＡＤＤＲＥＳＳとの比較を行ない一
致した場合にＡＴＡＰ＝Ｈとなり、そのままラッチされ
る。ＷＲＡＰ ＡＲＯＵＮＤモードの場合の信号ＮＬＭ
１ＳＣと同様な動作を行ない、ＡＴＡＰ＝Ｈの間にＳＣ
が入ると信号ＱＳＦが切り換わる。
Ｂｏｕｎｄａｒｙ ＡＤＤＲＥＳＳとの比較を行ない一
致した場合にＡＴＡＰ＝Ｈとなり、そのままラッチされ
る。ＷＲＡＰ ＡＲＯＵＮＤモードの場合の信号ＮＬＭ
１ＳＣと同様な動作を行ない、ＡＴＡＰ＝Ｈの間にＳＣ
が入ると信号ＱＳＦが切り換わる。
【００１９】このような従来の回路では、ＣＢＲＳ（／
ＣＡＳビフォア／ＲＡＳリフレッシュ・ストップ・レジ
スタセット）、ＳＲＴ（スプリット転送）、ＣＢＲ（／
ＣＡＳビフォア／ＲＡＳリフレッシュ・オプションリセ
ット）の複合モードの一部で不具合が生じる。
ＣＡＳビフォア／ＲＡＳリフレッシュ・ストップ・レジ
スタセット）、ＳＲＴ（スプリット転送）、ＣＢＲ（／
ＣＡＳビフォア／ＲＡＳリフレッシュ・オプションリセ
ット）の複合モードの一部で不具合が生じる。
【００２０】以下にその不具合となるモードを３つ挙
げ、その問題点を説明する。
げ、その問題点を説明する。
【００２１】まず、従来の第１のＳＡＭ複合モード（例
１）のタイミングチャートを図１１に示す。
１）のタイミングチャートを図１１に示す。
【００２２】図１１において、ＣＢＲＳ，ＣＢＲモード
でのみＢｏｕｎｄａｒｙ ＡＤＤＲＥＳＳを変更するこ
とができる。ＣＢＲＳの場合、Ｎｅｗ Ｂｏｕｎｄａｒ
ｙＡＤＤＲＥＳＳはＣＢＲＳ後のスプリット転送後から
有効になる。そのため、内部Ｂｏｕｎｄａｒｙ ＡＤＤ
ＲＥＳＳはＳＲＴ２の／ＲＡＳ降下後に変化する。図１
１の場合には、ＳＲＴ１の時にＢｏｕｎｄａｒｙ ＡＤ
ＤＲＥＳＳ＝２５５，５１１であるが、その後ＣＢＲＳ
によりＳＲＴ２後からＢｏｕｎｄａｒｙ ＡＤＤＲＥＳ
Ｓ＝１２７，２５５，３８３，５１１となる。
でのみＢｏｕｎｄａｒｙ ＡＤＤＲＥＳＳを変更するこ
とができる。ＣＢＲＳの場合、Ｎｅｗ Ｂｏｕｎｄａｒ
ｙＡＤＤＲＥＳＳはＣＢＲＳ後のスプリット転送後から
有効になる。そのため、内部Ｂｏｕｎｄａｒｙ ＡＤＤ
ＲＥＳＳはＳＲＴ２の／ＲＡＳ降下後に変化する。図１
１の場合には、ＳＲＴ１の時にＢｏｕｎｄａｒｙ ＡＤ
ＤＲＥＳＳ＝２５５，５１１であるが、その後ＣＢＲＳ
によりＳＲＴ２後からＢｏｕｎｄａｒｙ ＡＤＤＲＥＳ
Ｓ＝１２７，２５５，３８３，５１１となる。
【００２３】ＳＲＴ２におけるＢｏｕｎｄａｒｙ変化
後、ＳＡＭ Ｃｏｕｎｔｅｒ ＡＤＤＲＥＳＳとＮｅｗ
Ｂｏｕｎｄａｒｙ ＡＤＤＲＥＳＳとの比較が行なわ
れ、ＳＣ（１２７）がＢｏｕｎｄａｒｙと見なされてし
まい、ハイレベルとなってはいけない信号ＳＴＰＡがハ
イレベルとなる。
後、ＳＡＭ Ｃｏｕｎｔｅｒ ＡＤＤＲＥＳＳとＮｅｗ
Ｂｏｕｎｄａｒｙ ＡＤＤＲＥＳＳとの比較が行なわ
れ、ＳＣ（１２７）がＢｏｕｎｄａｒｙと見なされてし
まい、ハイレベルとなってはいけない信号ＳＴＰＡがハ
イレベルとなる。
【００２４】この時（図１１に＊ｂで示す）に、スプリ
ット転送モード（ＳＰＬＴＣ＝Ｈ）なので、信号ＴＡＰ
ＬＣ２にＬＯＷパルスが発生し、ＳＡＭ Ｃｏｕｎｔｅ
ｒＡＤＤＲＥＳＳにＳＲＴ１のＴＡＰ ＡＤＤＲＥＳＳ
が取り込まれてしまう。本来ならば、ＷＲＡＰ ＡＲＯ
ＵＮＤでＳＲＴ２後最初のＳＣ（図１１に＊ｃで示す）
では、ＳＡＭ Ｃｏｕｎｔｅｒ ＡＤＤＲＥＳＳ＝１２
８になるはずであるが、あたかもＳＲＴ１の時からＢｏ
ｕｎｄａｒｙ ＡＤＤＲＥＳＳが４分割されていたかの
ようにＳＲＴ１のＴＡＰ ＡＤＤＲＥＳＳに飛んでしま
うというＳＡＭ Ｃｏｕｎｔｅｒ ＡＤＤＲＥＳＳの誤
動作が生じてしまう。
ット転送モード（ＳＰＬＴＣ＝Ｈ）なので、信号ＴＡＰ
ＬＣ２にＬＯＷパルスが発生し、ＳＡＭ Ｃｏｕｎｔｅ
ｒＡＤＤＲＥＳＳにＳＲＴ１のＴＡＰ ＡＤＤＲＥＳＳ
が取り込まれてしまう。本来ならば、ＷＲＡＰ ＡＲＯ
ＵＮＤでＳＲＴ２後最初のＳＣ（図１１に＊ｃで示す）
では、ＳＡＭ Ｃｏｕｎｔｅｒ ＡＤＤＲＥＳＳ＝１２
８になるはずであるが、あたかもＳＲＴ１の時からＢｏ
ｕｎｄａｒｙ ＡＤＤＲＥＳＳが４分割されていたかの
ようにＳＲＴ１のＴＡＰ ＡＤＤＲＥＳＳに飛んでしま
うというＳＡＭ Ｃｏｕｎｔｅｒ ＡＤＤＲＥＳＳの誤
動作が生じてしまう。
【００２５】このような誤動作が生じる条件としては、
（ＣＢＲＳ＋ＳＲＴ）の複合モードであり、このＣＢＲ
ＳでＢｏｕｎｄａｒｙが細かくなる方向に分割し直され
るために、Ｂｏｕｎｄａｒｙ変化前ＳＡＭ Ｃｏｕｎｔ
ｅｒ ＡＤＤＲＥＳＳ≠Ｂｏｕｎｄａｒｙ、変化後ＳＡ
Ｍ Ｃｏｕｎｔｅｒ ＡＤＤＲＥＳＳ＝Ｂｏｕｎｄａｒ
ｙと見なされるようなＳＣがこのＳＲＴ２の前に存在す
る場合である。
（ＣＢＲＳ＋ＳＲＴ）の複合モードであり、このＣＢＲ
ＳでＢｏｕｎｄａｒｙが細かくなる方向に分割し直され
るために、Ｂｏｕｎｄａｒｙ変化前ＳＡＭ Ｃｏｕｎｔ
ｅｒ ＡＤＤＲＥＳＳ≠Ｂｏｕｎｄａｒｙ、変化後ＳＡ
Ｍ Ｃｏｕｎｔｅｒ ＡＤＤＲＥＳＳ＝Ｂｏｕｎｄａｒ
ｙと見なされるようなＳＣがこのＳＲＴ２の前に存在す
る場合である。
【００２６】また、このような制限が生じる原因は、Ｓ
ＲＴ２におけるＢｏｕｎｄａｒｙ変化後、ＳＡＭ Ｃｏ
ｕｎｔｅｒ ＡＤＤＲＥＳＳとＮｅｗ Ｂｏｕｎｄａｒ
ｙＡＤＤＲＥＳＳとの比較が行われ、信号ＳＴＰＡ＝Ｈ
になってしまうことにある。
ＲＴ２におけるＢｏｕｎｄａｒｙ変化後、ＳＡＭ Ｃｏ
ｕｎｔｅｒ ＡＤＤＲＥＳＳとＮｅｗ Ｂｏｕｎｄａｒ
ｙＡＤＤＲＥＳＳとの比較が行われ、信号ＳＴＰＡ＝Ｈ
になってしまうことにある。
【００２７】次に、従来の第２のＳＡＭ複合モード（例
２）のタイミングチャートを図１２に示す。
２）のタイミングチャートを図１２に示す。
【００２８】図１２に示す例では、ＳＲＴ１時にはＢｏ
ｕｎｄａｒｙ ＡＤＤＲＥＳＳ＝１２７，２５５，３８
３，５１１であり、ＳＲＴ１後のＳＣ（１２７）（図１
２に＊ｄで示す）で信号ＱＳＦがＬからＨへ変化する。
その後、ＳＣが入力されないＤＳＲＴ（Ｄｕｍｍｙ Ｓ
ＲＴ），ＣＢＲＳ，ＳＲＴ２が続く。ＳＲＴ１の１ｓｔ
ＳＣ（図１２に＊ｅで示す）である信号ＱＳＦの変化
後最初のＳＣ（３８３）は、Ｂｏｕｎｄａｒｙ変化前に
（Ｄｕｍｍｙ ＳＲＴで）ＢｏｕｎｄａｒｙＡＤＤＲＥ
ＳＳと見なされ、信号ＡＴＡＰがハイレベルとなる。
ｕｎｄａｒｙ ＡＤＤＲＥＳＳ＝１２７，２５５，３８
３，５１１であり、ＳＲＴ１後のＳＣ（１２７）（図１
２に＊ｄで示す）で信号ＱＳＦがＬからＨへ変化する。
その後、ＳＣが入力されないＤＳＲＴ（Ｄｕｍｍｙ Ｓ
ＲＴ），ＣＢＲＳ，ＳＲＴ２が続く。ＳＲＴ１の１ｓｔ
ＳＣ（図１２に＊ｅで示す）である信号ＱＳＦの変化
後最初のＳＣ（３８３）は、Ｂｏｕｎｄａｒｙ変化前に
（Ｄｕｍｍｙ ＳＲＴで）ＢｏｕｎｄａｒｙＡＤＤＲＥ
ＳＳと見なされ、信号ＡＴＡＰがハイレベルとなる。
【００２９】しかしながら、ＳＲＴ２の前のＣＢＲＳで
Ｂｏｕｎｄａｒｙ ＡＤＤＲＥＳＳ＝２５５，５１１を
セットしているためにＢｏｕｎｄａｒｙ変化後、ＳＣ
（３８３）はもはやＢｏｕｎｄａｒｙではなくなるの
で、信号ＡＴＡＰ＝Ｌにならなければならない。しか
し、このＡＴＡＰという信号はラッチされており、ＳＣ
が入ることによってのみこのラッチが解除されるように
なっている。したがって、途中でＢｏｕｎｄａｒｙが変
化してもＳＣが入力されないため信号ＡＴＡＰ＝Ｈにラ
ッチされたままである。そのため、ＳＲＴ１の１ｓｔ
ＳＣで信号ＱＳＦの誤動作が生じてしまう。
Ｂｏｕｎｄａｒｙ ＡＤＤＲＥＳＳ＝２５５，５１１を
セットしているためにＢｏｕｎｄａｒｙ変化後、ＳＣ
（３８３）はもはやＢｏｕｎｄａｒｙではなくなるの
で、信号ＡＴＡＰ＝Ｌにならなければならない。しか
し、このＡＴＡＰという信号はラッチされており、ＳＣ
が入ることによってのみこのラッチが解除されるように
なっている。したがって、途中でＢｏｕｎｄａｒｙが変
化してもＳＣが入力されないため信号ＡＴＡＰ＝Ｈにラ
ッチされたままである。そのため、ＳＲＴ１の１ｓｔ
ＳＣで信号ＱＳＦの誤動作が生じてしまう。
【００３０】このような誤動作が生じる条件としては、
信号ＱＳＦの変化後から１ｓｔ ＳＣまでの間にＤＳＲ
Ｔ＋ＣＢＲＳ＋ＳＲＴが入り、このＣＢＲＳで粗くなる
方向にＢｏｕｎｄａｒｙが変わり、ＣＢＲＳ以前にＴＡ
Ｐ ＡＤＤＲＥＳＳ＝Ｂｏｕｎｄａｒｙ ＡＤＤＲＥＳ
Ｓ、ＣＢＲＳ以降にＴＡＰ ＡＤＤＲＥＳＳ≠Ｂｏｕｎ
ｄａｒｙ ＡＤＤＲＥＳＳと見なされる場合である。
信号ＱＳＦの変化後から１ｓｔ ＳＣまでの間にＤＳＲ
Ｔ＋ＣＢＲＳ＋ＳＲＴが入り、このＣＢＲＳで粗くなる
方向にＢｏｕｎｄａｒｙが変わり、ＣＢＲＳ以前にＴＡ
Ｐ ＡＤＤＲＥＳＳ＝Ｂｏｕｎｄａｒｙ ＡＤＤＲＥＳ
Ｓ、ＣＢＲＳ以降にＴＡＰ ＡＤＤＲＥＳＳ≠Ｂｏｕｎ
ｄａｒｙ ＡＤＤＲＥＳＳと見なされる場合である。
【００３１】また、このような誤動作がが生じる原因と
しては、Ｄｕｍｍｙ ＳＲＴが入ることによって信号Ｔ
ＡＰＬＣ１にパルスが発生し、Ｂｏｕｎｄａｒｙと比較
されるはずの情報が格納されている内部アドレスレジス
タにＤｕｍｍｙ ＳＲＴのＴＡＰ ＡＤＤＲＥＳＳが上
書きされてしまうために、ＳＲＴ１のＴＡＰ ＡＤＤＲ
ＥＳＳを保持しておくことができなくなことに加えて、
Ｂｏｕｎｄａｒｙの変化が生じ、信号ＱＳＦを変化させ
る必要がなくなっても信号ＡＴＡＰのラッチを解除する
機能が従来の構成にないことにある。
しては、Ｄｕｍｍｙ ＳＲＴが入ることによって信号Ｔ
ＡＰＬＣ１にパルスが発生し、Ｂｏｕｎｄａｒｙと比較
されるはずの情報が格納されている内部アドレスレジス
タにＤｕｍｍｙ ＳＲＴのＴＡＰ ＡＤＤＲＥＳＳが上
書きされてしまうために、ＳＲＴ１のＴＡＰ ＡＤＤＲ
ＥＳＳを保持しておくことができなくなことに加えて、
Ｂｏｕｎｄａｒｙの変化が生じ、信号ＱＳＦを変化させ
る必要がなくなっても信号ＡＴＡＰのラッチを解除する
機能が従来の構成にないことにある。
【００３２】最後に、従来の第３のＳＡＭ複合モード
（例３）のタイミングチャートを図１３に示す。
（例３）のタイミングチャートを図１３に示す。
【００３３】図１３に示す例では、ＳＲＴ１の時Ｂｏｕ
ｎｄａｒｙ ＡＤＤＲＥＳＳ＝１２７，２５５，３８
３，５１１であり、ＳＣ（１２７）（図１３に＊ｆで示
す）で信号ＱＳＦがＬからＨへ変わる。その後、ＳＲＴ
２，ＣＢＲと続く。ＣＢＲモードの場合は、ＣＢＲの直
後からＢｏｕｎｄａｒｙ ＡＤＤＲＥＳＳ＝２５５，５
１１となる。
ｎｄａｒｙ ＡＤＤＲＥＳＳ＝１２７，２５５，３８
３，５１１であり、ＳＣ（１２７）（図１３に＊ｆで示
す）で信号ＱＳＦがＬからＨへ変わる。その後、ＳＲＴ
２，ＣＢＲと続く。ＣＢＲモードの場合は、ＣＢＲの直
後からＢｏｕｎｄａｒｙ ＡＤＤＲＥＳＳ＝２５５，５
１１となる。
【００３４】このモードは第２の複合モード（例２）と
同様に、ＳＲＴ１の１ｓｔ ＳＣ（図１３に＊ｇで示
す）である信号ＱＳＦの変化後最初のＳＣ（３８３）
は、Ｂｏｕｎｄａｒｙ変化前に（ＳＲＴ２で）Ｂｏｕｎ
ｄａｒｙ ＡＤＤＲＥＳＳと見なされ、信号ＡＴＡＰが
ハイレベルとなる。
同様に、ＳＲＴ１の１ｓｔ ＳＣ（図１３に＊ｇで示
す）である信号ＱＳＦの変化後最初のＳＣ（３８３）
は、Ｂｏｕｎｄａｒｙ変化前に（ＳＲＴ２で）Ｂｏｕｎ
ｄａｒｙ ＡＤＤＲＥＳＳと見なされ、信号ＡＴＡＰが
ハイレベルとなる。
【００３５】しかしながら、ＣＢＲＳによりＢｏｕｎｄ
ａｒｙ変化後、ＳＣ（３８３）はＢｏｕｎｄａｒｙでは
なくなるので、ＡＴＡＰ＝Ｌにならなければならない。
しかし、このＡＴＡＰという信号はラッチされており、
ＳＣが入ることによってこのラッチが解除されるように
なる。したがって、途中てでＢｏｕｎｄａｒｙが変化し
てもＳＣが入力されないためＡＴＡＰ＝Ｈにラッチされ
たままである。そのために、ＳＲＴ１の１ｓｔ ＳＣで
信号ＱＳＦの誤動作が生じてしまう。
ａｒｙ変化後、ＳＣ（３８３）はＢｏｕｎｄａｒｙでは
なくなるので、ＡＴＡＰ＝Ｌにならなければならない。
しかし、このＡＴＡＰという信号はラッチされており、
ＳＣが入ることによってこのラッチが解除されるように
なる。したがって、途中てでＢｏｕｎｄａｒｙが変化し
てもＳＣが入力されないためＡＴＡＰ＝Ｈにラッチされ
たままである。そのために、ＳＲＴ１の１ｓｔ ＳＣで
信号ＱＳＦの誤動作が生じてしまう。
【００３６】このような誤動作が生じる条件としては、
信号ＱＳＦの変化後から１ｓｔ ＳＣまでの間に（ＳＲ
Ｔ＋ＣＢＲ）が入り、ＣＢＲ以前はＴＡＰ ＡＤＤＲＥ
ＳＳ＝Ｂｏｕｎｄａｒｙ ＡＤＤＲＥＳＳ、ＣＢＲ以降
はＴＡＰ ＡＤＤＲＥＳＳ≠Ｂｏｕｎｄａｒｙ ＡＤＤ
ＲＥＳＳと見なされる場合である。
信号ＱＳＦの変化後から１ｓｔ ＳＣまでの間に（ＳＲ
Ｔ＋ＣＢＲ）が入り、ＣＢＲ以前はＴＡＰ ＡＤＤＲＥ
ＳＳ＝Ｂｏｕｎｄａｒｙ ＡＤＤＲＥＳＳ、ＣＢＲ以降
はＴＡＰ ＡＤＤＲＥＳＳ≠Ｂｏｕｎｄａｒｙ ＡＤＤ
ＲＥＳＳと見なされる場合である。
【００３７】また、このような誤動作が生じる原因とし
ては、例２と同様に、ＳＲＴ２が入ることによって信号
ＴＡＰＬＣ１にパルスが発生し、Ｂｏｕｎｄａｒｙと比
較されるはずの情報が格納されている内部アドレスレジ
スタにＳＲＴ２のＴＡＰ ＡＤＤＲＥＳＳが上書きされ
てしまうために、ＳＲＴ１のＴＡＰ ＡＤＤＲＥＳＳを
保持しておくことができなくなるいうことに加えて、Ｂ
ｏｕｎｄａｒｙの変化が生じ、信号ＱＳＦを変化させる
必要がなくなっても信号ＡＴＡＰのラッチを解除する機
能が従来の回路にないことにある。
ては、例２と同様に、ＳＲＴ２が入ることによって信号
ＴＡＰＬＣ１にパルスが発生し、Ｂｏｕｎｄａｒｙと比
較されるはずの情報が格納されている内部アドレスレジ
スタにＳＲＴ２のＴＡＰ ＡＤＤＲＥＳＳが上書きされ
てしまうために、ＳＲＴ１のＴＡＰ ＡＤＤＲＥＳＳを
保持しておくことができなくなるいうことに加えて、Ｂ
ｏｕｎｄａｒｙの変化が生じ、信号ＱＳＦを変化させる
必要がなくなっても信号ＡＴＡＰのラッチを解除する機
能が従来の回路にないことにある。
【００３８】
【発明が解決しようとする課題】以上説明したように、
スプリット転送機能を備えた従来のメモリにあっては、
上述したスプリット転送，ＣＢＲＳ，ＣＢＲの複合モー
ドにおいて、ＵＰＰＥＲ側とＬＯＷＥＲ側のＳＡＭの切
り替え制御で誤動作が生じていた。
スプリット転送機能を備えた従来のメモリにあっては、
上述したスプリット転送，ＣＢＲＳ，ＣＢＲの複合モー
ドにおいて、ＵＰＰＥＲ側とＬＯＷＥＲ側のＳＡＭの切
り替え制御で誤動作が生じていた。
【００３９】そこで、この発明は、上記に鑑みてなされ
たものであり、その目的とするところは、スプリット転
送，ＣＢＲＳ，ＣＢＲの複合モードにおいて、ＳＡＭの
切り替え制御が正確に行われる半導体記憶装置を提供す
ることにある。
たものであり、その目的とするところは、スプリット転
送，ＣＢＲＳ，ＣＢＲの複合モードにおいて、ＳＡＭの
切り替え制御が正確に行われる半導体記憶装置を提供す
ることにある。
【００４０】
【課題を解決するための手段】上記目的を達成するため
に、請求項１記載の発明は、ランダムアクセスポート
（ＲＡＭ）とシリアルアクセスポート（ＳＡＭ）との間
でのスプリット転送機能及びシリアルアクセスポートの
入出力終了アドレス（Ｂｏｕｎｄａｒｙ ＡＤＤＲＥＳ
Ｓ）を変化させる機能を備えた半導体記憶装置であっ
て、入出力終了アドレスの分割が変化するか否かを判定
し、判定結果を示すＣＭＰ信号を生成する生成回路と、
単独あるいは連続したスプリット転送サイクル中に、Ｓ
ＡＭの入出力終了アドレスを変化させるモードを実行し
た際に、変化前後の入出力終了アドレスの値を比較し、
ＣＭＰ信号により入出力開始アドレスと入出力終了アド
レスとの比較を、入出力終了アドレスが変化する直前か
ら最初に入力されるシリアルクロックまで禁止する第１
の比較回路と、カラムアドレスストローブ（／ＣＡＳ）
信号に基づいてアドレスを取り込んでＳＡＭの入出力開
始アドレス（ＴＡＰ ＡＤＤＲＥＳＳ）を保持する第１
のレジスタと、第１の比較回路の比較結果に基づいて第
１のレジスタに保持されたアドレスを取り込んで保持す
る第２のレジスタと、入出力終了アドレスの分割が変化
する場合は、ＣＭＰ信号に基づいて第１又は第２のレジ
スタに保持された入出力アドレスと入出力終了アドレス
とを比較し、ＳＡＭのアクティブ状態にある分割部分を
示す信号を出力制御する第２の比較回路とから構成され
る。
に、請求項１記載の発明は、ランダムアクセスポート
（ＲＡＭ）とシリアルアクセスポート（ＳＡＭ）との間
でのスプリット転送機能及びシリアルアクセスポートの
入出力終了アドレス（Ｂｏｕｎｄａｒｙ ＡＤＤＲＥＳ
Ｓ）を変化させる機能を備えた半導体記憶装置であっ
て、入出力終了アドレスの分割が変化するか否かを判定
し、判定結果を示すＣＭＰ信号を生成する生成回路と、
単独あるいは連続したスプリット転送サイクル中に、Ｓ
ＡＭの入出力終了アドレスを変化させるモードを実行し
た際に、変化前後の入出力終了アドレスの値を比較し、
ＣＭＰ信号により入出力開始アドレスと入出力終了アド
レスとの比較を、入出力終了アドレスが変化する直前か
ら最初に入力されるシリアルクロックまで禁止する第１
の比較回路と、カラムアドレスストローブ（／ＣＡＳ）
信号に基づいてアドレスを取り込んでＳＡＭの入出力開
始アドレス（ＴＡＰ ＡＤＤＲＥＳＳ）を保持する第１
のレジスタと、第１の比較回路の比較結果に基づいて第
１のレジスタに保持されたアドレスを取り込んで保持す
る第２のレジスタと、入出力終了アドレスの分割が変化
する場合は、ＣＭＰ信号に基づいて第１又は第２のレジ
スタに保持された入出力アドレスと入出力終了アドレス
とを比較し、ＳＡＭのアクティブ状態にある分割部分を
示す信号を出力制御する第２の比較回路とから構成され
る。
【００４１】請求項２記載の発明は、ランダムアクセス
ポート（ＲＡＭ）とシリアルアクセスポート（ＳＡＭ）
との間でのスプリット転送機能及びシリアルアクセスポ
ートの入出力終了アドレス（Ｂｏｕｎｄａｒｙ ＡＤＤ
ＲＥＳＳ）を変化させる機能を備えた半導体記憶装置で
あって、入出力終了アドレスの分割が粗くなるか又は細
かくなるかを判定し、粗くなることを示すＲＯＵＧＨ信
号及び細かくなることを示すＦＩＮＥ信号を生成する生
成回路と、単独あるいは連続したスプリット転送サイク
ル中に、ＳＡＭの入出力終了アドレスを変化させるモー
ドを実行した際に、変化前後の入出力終了アドレスの値
を比較し、ＦＩＮＥ信号により入出力終了アドレスの分
割が細かくなる場合には、入出力開始アドレスと入出力
終了アドレスとの比較を、入出力終了アドレスが変化す
る直前から最初に入力されるシリアルクロックまで禁止
する第１の比較回路と、カラムアドレスストローブ（／
ＣＡＳ）信号に基づいてアドレスを取り込んでＳＡＭの
入出力開始アドレス（ＴＡＰ ＡＤＤＲＥＳＳ）を保持
する第１のレジスタと、第１の比較回路の比較結果に基
づいて第１のレジスタに保持されたアドレスを取り込ん
で保持する第２のレジスタと、入出力終了アドレスの分
割が粗くなる場合は、ＲＯＵＧＨ信号に基づいて第１又
は第２のレジスタに保持された入出力アドレスと入出力
終了アドレスとを比較し、ＳＡＭのアクティブ状態にあ
る分割部分を示す信号を出力制御する第２の比較回路と
から構成される。
ポート（ＲＡＭ）とシリアルアクセスポート（ＳＡＭ）
との間でのスプリット転送機能及びシリアルアクセスポ
ートの入出力終了アドレス（Ｂｏｕｎｄａｒｙ ＡＤＤ
ＲＥＳＳ）を変化させる機能を備えた半導体記憶装置で
あって、入出力終了アドレスの分割が粗くなるか又は細
かくなるかを判定し、粗くなることを示すＲＯＵＧＨ信
号及び細かくなることを示すＦＩＮＥ信号を生成する生
成回路と、単独あるいは連続したスプリット転送サイク
ル中に、ＳＡＭの入出力終了アドレスを変化させるモー
ドを実行した際に、変化前後の入出力終了アドレスの値
を比較し、ＦＩＮＥ信号により入出力終了アドレスの分
割が細かくなる場合には、入出力開始アドレスと入出力
終了アドレスとの比較を、入出力終了アドレスが変化す
る直前から最初に入力されるシリアルクロックまで禁止
する第１の比較回路と、カラムアドレスストローブ（／
ＣＡＳ）信号に基づいてアドレスを取り込んでＳＡＭの
入出力開始アドレス（ＴＡＰ ＡＤＤＲＥＳＳ）を保持
する第１のレジスタと、第１の比較回路の比較結果に基
づいて第１のレジスタに保持されたアドレスを取り込ん
で保持する第２のレジスタと、入出力終了アドレスの分
割が粗くなる場合は、ＲＯＵＧＨ信号に基づいて第１又
は第２のレジスタに保持された入出力アドレスと入出力
終了アドレスとを比較し、ＳＡＭのアクティブ状態にあ
る分割部分を示す信号を出力制御する第２の比較回路と
から構成される。
【００４２】
【作用】上記構成において、請求項１又は２記載の発明
は、Ｂｏｕｎｄａｒｙ ＡＤＤＲＥＳＳを変化させる場
合に、Ｂｏｕｎｄａｒｙ ＡＤＤＲＥＳＳの変化前後の
値を比較し、Ｂｏｕｎｄａｒｙ ＡＤＤＲＥＳＳが変化
する場合と変化しない場合、もしくは粗くなる場合と細
かくなる場合によってＢｏｕｎｄａｒｙ ＡＤＤＲＥＳ
ＳとＳＡＭの入出力開始アドレス又はＳＡＭの入出力ア
ドレスとの比較の制御の仕方を変えるようにしている。
は、Ｂｏｕｎｄａｒｙ ＡＤＤＲＥＳＳを変化させる場
合に、Ｂｏｕｎｄａｒｙ ＡＤＤＲＥＳＳの変化前後の
値を比較し、Ｂｏｕｎｄａｒｙ ＡＤＤＲＥＳＳが変化
する場合と変化しない場合、もしくは粗くなる場合と細
かくなる場合によってＢｏｕｎｄａｒｙ ＡＤＤＲＥＳ
ＳとＳＡＭの入出力開始アドレス又はＳＡＭの入出力ア
ドレスとの比較の制御の仕方を変えるようにしている。
【００４３】
【実施例】以下、図面を用いてこの発明の実施例を説明
する。
する。
【００４４】図１は請求項１記載の発明の一実施例に係
わる半導体記憶装置の要部構成ならびに信号の流れを示
す図であり、図２は請求項２記載の発明の一実施例に係
わる半導体記憶装置の要部構成ならびに信号の流れを示
す図であり、図３は本発明の記憶装置で使用される信号
を生成する回路の構成を示す図であり、図４〜図６は本
発明の記憶装置におけるスプリット転送動作のタイミン
グチャートを示す図である。
わる半導体記憶装置の要部構成ならびに信号の流れを示
す図であり、図２は請求項２記載の発明の一実施例に係
わる半導体記憶装置の要部構成ならびに信号の流れを示
す図であり、図３は本発明の記憶装置で使用される信号
を生成する回路の構成を示す図であり、図４〜図６は本
発明の記憶装置におけるスプリット転送動作のタイミン
グチャートを示す図である。
【００４５】図１において、ＲＡＭ部のカラムアドレス
は、／ＣＡＳがロウレベルで第１の内部アドレスレジス
タ１に取り込まれ、第１の内部アドレスレジスタ１に取
り込まれたアドレスは、ＳＡＭのカウンタアドレス（Ｓ
Ａ０〜ＳＡｉ）とＢｏｕｎｄａｒｙ ＡＤＤＲＥＳＳ
（ＢＤＡ０〜ＢＤＡｊ）を比較する第１の比較器４の比
較結果が一致した際に第２の内部アドレスレジスタ２に
取り込まれ、第２の内部アドレスレジスタ２に取り込ま
れたアドレスは、第１の比較器４の比較結果が一致し、
かつＳＣが入力された際に第３の内部アドレスレジスタ
３に取り込まれて、ＳＡＭのカウンタアドレスとして出
力される。また、ＳＡＭのカウンタアドレス又はＢｏｕ
ｎｄａｒｙ ＡＤＤＲＥＳＳと第１の内部アドレスレジ
スタ１に格納されたアドレス又は第２の内部アドレスレ
ジスタ２に備えられた本発明に特徴的な退避レジスタ２
１に格納されたアドレスとを比較する第２の比較器５の
比較結果として、信号ＱＦＳが出力される。
は、／ＣＡＳがロウレベルで第１の内部アドレスレジス
タ１に取り込まれ、第１の内部アドレスレジスタ１に取
り込まれたアドレスは、ＳＡＭのカウンタアドレス（Ｓ
Ａ０〜ＳＡｉ）とＢｏｕｎｄａｒｙ ＡＤＤＲＥＳＳ
（ＢＤＡ０〜ＢＤＡｊ）を比較する第１の比較器４の比
較結果が一致した際に第２の内部アドレスレジスタ２に
取り込まれ、第２の内部アドレスレジスタ２に取り込ま
れたアドレスは、第１の比較器４の比較結果が一致し、
かつＳＣが入力された際に第３の内部アドレスレジスタ
３に取り込まれて、ＳＡＭのカウンタアドレスとして出
力される。また、ＳＡＭのカウンタアドレス又はＢｏｕ
ｎｄａｒｙ ＡＤＤＲＥＳＳと第１の内部アドレスレジ
スタ１に格納されたアドレス又は第２の内部アドレスレ
ジスタ２に備えられた本発明に特徴的な退避レジスタ２
１に格納されたアドレスとを比較する第２の比較器５の
比較結果として、信号ＱＦＳが出力される。
【００４６】第１の比較器４は、Ｂｏｕｎｄａｒｙアド
レスの分割数の変更が生じたか否かを示す信号ＣＭＰが
ロウレベル、すなわち通常動作時に比較動作を行い、信
号ＣＭＰ＝Ｈ、すなわちＢｏｕｎｄａｒｙの切換え時に
は比較動作を行わない。また、信号ＣＭＰ＝Ｌ、すなわ
ち通常動作時には第１の内部アドレスレジスタ１のアド
レスが第２の比較器５に与えられ、信号ＣＭＰ＝Ｈ、す
なわちＢｏｕｎｄａｒｙの切換え時には退避レジスタ２
１のアドレスが比較器５に与えられる。
レスの分割数の変更が生じたか否かを示す信号ＣＭＰが
ロウレベル、すなわち通常動作時に比較動作を行い、信
号ＣＭＰ＝Ｈ、すなわちＢｏｕｎｄａｒｙの切換え時に
は比較動作を行わない。また、信号ＣＭＰ＝Ｌ、すなわ
ち通常動作時には第１の内部アドレスレジスタ１のアド
レスが第２の比較器５に与えられ、信号ＣＭＰ＝Ｈ、す
なわちＢｏｕｎｄａｒｙの切換え時には退避レジスタ２
１のアドレスが比較器５に与えられる。
【００４７】図２に示す構成及び信号の流れは、図１に
示す構成及び信号の流れに比べて、単独あるいは連続し
たスプリット転送サイクル中に、ＳＡＭ入出力終了アド
レスである、Ｂｏｕｎｄａｒｙ ＡＤＤＲＥＳＳを変化
させるモードを実行した場合に、その変化前後の値の比
較を行ない、Ｂｏｕｎｄａｒｙ ＡＤＤＲＥＳＳの分割
が粗くなる場合にハイレベルとなる信号ＲＯＵＧＨと、
細かくなる場合にハイレベルとなる信号ＦＩＮＥを設
け、第１の比較器４は信号ＦＩＮＥがロウレベル、すな
わち通常動作時に比較動作を行い、信号ＦＩＮＥ＝Ｈ、
すなわちＢｏｕｎｄａｒｙの切換え時には比較動作を行
なわず、信号ＲＯＵＧＨ＝Ｌ、すなわち通常動作時には
第１の内部アドレスレジスタ１のアドレスが第２の比較
器５に与えられ、信号ＲＯＵＧＨ＝Ｈ、すなわちＢｏｕ
ｎｄａｒｙの切換え時には退避レジスタ２１のアドレス
が比較器５に与えられるようにしたことである。
示す構成及び信号の流れに比べて、単独あるいは連続し
たスプリット転送サイクル中に、ＳＡＭ入出力終了アド
レスである、Ｂｏｕｎｄａｒｙ ＡＤＤＲＥＳＳを変化
させるモードを実行した場合に、その変化前後の値の比
較を行ない、Ｂｏｕｎｄａｒｙ ＡＤＤＲＥＳＳの分割
が粗くなる場合にハイレベルとなる信号ＲＯＵＧＨと、
細かくなる場合にハイレベルとなる信号ＦＩＮＥを設
け、第１の比較器４は信号ＦＩＮＥがロウレベル、すな
わち通常動作時に比較動作を行い、信号ＦＩＮＥ＝Ｈ、
すなわちＢｏｕｎｄａｒｙの切換え時には比較動作を行
なわず、信号ＲＯＵＧＨ＝Ｌ、すなわち通常動作時には
第１の内部アドレスレジスタ１のアドレスが第２の比較
器５に与えられ、信号ＲＯＵＧＨ＝Ｈ、すなわちＢｏｕ
ｎｄａｒｙの切換え時には退避レジスタ２１のアドレス
が比較器５に与えられるようにしたことである。
【００４８】図３において、信号ＳＴＰＡ及び信号ＴＡ
ＰＬＣ２は、比較回路３１と遅延回路３２及び論理ゲー
トにより生成され、信号ＡＴＡＰ及び信号ＳＱＸＦは、
比較回路３３，３４及び論理ゲートにより生成され、信
号ＦＩＮＥ及び信号ＲＯＵＧＨは、（ＣＢＲＳ＋ＳＲ
Ｔ）又はＣＢＲの時にＢｏｕｎｄａｒｙの変化直前から
ＳＣが入力されるまでの間ハイレベルを出力する出力回
路３５及びＣＢＲＳ／ＣＢＲによるＢｏｕｎｄａｒｙの
変更が行われる際に、分割数が粗くなるか又は細かくな
るかを判定する判定回路３６により生成される。
ＰＬＣ２は、比較回路３１と遅延回路３２及び論理ゲー
トにより生成され、信号ＡＴＡＰ及び信号ＳＱＸＦは、
比較回路３３，３４及び論理ゲートにより生成され、信
号ＦＩＮＥ及び信号ＲＯＵＧＨは、（ＣＢＲＳ＋ＳＲ
Ｔ）又はＣＢＲの時にＢｏｕｎｄａｒｙの変化直前から
ＳＣが入力されるまでの間ハイレベルを出力する出力回
路３５及びＣＢＲＳ／ＣＢＲによるＢｏｕｎｄａｒｙの
変更が行われる際に、分割数が粗くなるか又は細かくな
るかを判定する判定回路３６により生成される。
【００４９】なお、判定回路３６により分割数が変更さ
れたことを示す信号ＣＭＰを生成するようにしてもよ
い。
れたことを示す信号ＣＭＰを生成するようにしてもよ
い。
【００５０】次に、従来の技術の欄で説明したそれぞれ
の複合モード（例１〜例３）別に本発明の実施例を説明
する。
の複合モード（例１〜例３）別に本発明の実施例を説明
する。
【００５１】第１のＳＡＭ複合モード（例１）の本発明
実施後のタイミングチャートを図４に示す。このモード
の問題点は、Ｂｏｕｎｄａｒｙ変化後にＳＡＭ Ｃｏｕ
ｎｔｅｒ ＡＤＤＲＥＳＳとＮｅｗ Ｂｏｕｎｄａｒｙ
ＡＤＤＲＥＳＳとの比較がなされてしまい、ＳＣ（１
２７）がＢｏｕｎｄａｒｙと見なされ、ＳＡＭ Ｃｏｕ
ｎｔｅｒ ＡＤＤＲＥＳＳが誤動作してしまうというの
は、前述した通りである。
実施後のタイミングチャートを図４に示す。このモード
の問題点は、Ｂｏｕｎｄａｒｙ変化後にＳＡＭ Ｃｏｕ
ｎｔｅｒ ＡＤＤＲＥＳＳとＮｅｗ Ｂｏｕｎｄａｒｙ
ＡＤＤＲＥＳＳとの比較がなされてしまい、ＳＣ（１
２７）がＢｏｕｎｄａｒｙと見なされ、ＳＡＭ Ｃｏｕ
ｎｔｅｒ ＡＤＤＲＥＳＳが誤動作してしまうというの
は、前述した通りである。
【００５２】誤動作が生じる条件であるＢｏｕｎｄａｒ
ｙを細かくする方向に分割し直すＣＢＲＳ後のＳＲＴの
先頭からＳＣが入るまでの間はハイレベルとなるＦＩＮ
Ｅという信号を設け、図３に示すように、信号ＦＩＮＥ
＝Ｈの時、信号ＳＴＰＡをロウレベルとするような回路
を構成する。これにより、図４に示すように、ＳＲＴ１
後最初のＳＣ（１２７）が、ＳＲＴ２におけるＢｏｕｎ
ｄａｒｙの変更が生じても誤Ｂｏｕｎｄａｒｙと見なさ
れることはなくなり、ＳＡＭ ＣｏｕｎｔｅｒＡＤＤＲ
ＥＳＳが正常に動作することになる。
ｙを細かくする方向に分割し直すＣＢＲＳ後のＳＲＴの
先頭からＳＣが入るまでの間はハイレベルとなるＦＩＮ
Ｅという信号を設け、図３に示すように、信号ＦＩＮＥ
＝Ｈの時、信号ＳＴＰＡをロウレベルとするような回路
を構成する。これにより、図４に示すように、ＳＲＴ１
後最初のＳＣ（１２７）が、ＳＲＴ２におけるＢｏｕｎ
ｄａｒｙの変更が生じても誤Ｂｏｕｎｄａｒｙと見なさ
れることはなくなり、ＳＡＭ ＣｏｕｎｔｅｒＡＤＤＲ
ＥＳＳが正常に動作することになる。
【００５３】次に、第２のＳＡＭ複合モード（例２）の
本発明実施後のタイミングチャートを図５に示す。
本発明実施後のタイミングチャートを図５に示す。
【００５４】この複合モードの問題点は、ＳＲＴ２にお
けるＢｏｕｎｄａｒｙ変化後、ＳＲＴ１のＴＡＰ ＡＤ
ＤＲＥＳＳとＮｅｗ Ｂｏｕｎｄａｒｙとの比較が行な
われないところにある。
けるＢｏｕｎｄａｒｙ変化後、ＳＲＴ１のＴＡＰ ＡＤ
ＤＲＥＳＳとＮｅｗ Ｂｏｕｎｄａｒｙとの比較が行な
われないところにある。
【００５５】そこで、図１に示す新しく設けられた退避
レジスタ２１の出力は以下のように動作する。ＳＲＴ１
で取り込まれたＴＡＰ ＡＤＤＲＥＳＳは、ＳＲＴ１の
後のＳＣ＝Ｂｏｕｎｄａｒｙ ＡＤＤＲＥＳＳ（図１２
に示す＊ｄ）で動くＴＡＰＬＣ２により退避レジスタ２
１に取り込まれる。取れ込まれたアドレスはＳＲＴ２後
まで保たれるので結果的にＳＲＴ２のＴＡＰ ＡＤＤＲ
ＥＳＳがＳＲＴ２後まで保持される。
レジスタ２１の出力は以下のように動作する。ＳＲＴ１
で取り込まれたＴＡＰ ＡＤＤＲＥＳＳは、ＳＲＴ１の
後のＳＣ＝Ｂｏｕｎｄａｒｙ ＡＤＤＲＥＳＳ（図１２
に示す＊ｄ）で動くＴＡＰＬＣ２により退避レジスタ２
１に取り込まれる。取れ込まれたアドレスはＳＲＴ２後
まで保たれるので結果的にＳＲＴ２のＴＡＰ ＡＤＤＲ
ＥＳＳがＳＲＴ２後まで保持される。
【００５６】一方、誤動作が起きる条件であるＢｏｕｎ
ｄａｒｙを粗くする方向に分割し直すＣＢＲＳ後のＳＲ
Ｔの先頭からＳＣが入るまでの間、ハイレベルとなるＲ
ＯＵＧＨという信号を作り、信号ＲＯＵＧＨ＝Ｈの時、
退避レジスタ２１のアドレスとＮｅｗ Ｂｏｕｎｄａｒ
ｙ ＡＤＤＲＥＳＳとの比較をし直すことによって、Ｔ
ＡＰ ＡＤＤＲＥＳＳ（退避レジスタ２１のアドレス＝
３８３／１２７）はＢｏｕｎｄａｒｙとは見なされず、
ＡＴＡＰ＝Ｌとなる。
ｄａｒｙを粗くする方向に分割し直すＣＢＲＳ後のＳＲ
Ｔの先頭からＳＣが入るまでの間、ハイレベルとなるＲ
ＯＵＧＨという信号を作り、信号ＲＯＵＧＨ＝Ｈの時、
退避レジスタ２１のアドレスとＮｅｗ Ｂｏｕｎｄａｒ
ｙ ＡＤＤＲＥＳＳとの比較をし直すことによって、Ｔ
ＡＰ ＡＤＤＲＥＳＳ（退避レジスタ２１のアドレス＝
３８３／１２７）はＢｏｕｎｄａｒｙとは見なされず、
ＡＴＡＰ＝Ｌとなる。
【００５７】Ｂｏｕｎｄａｒｙ ＡＤＤＲＥＳＳの変更
がない場合（ＲＯＵＧＨ＝Ｌ）はいままで通り、第１の
内部アドレスレジスタ１とＢｏｕｎｄａｒｙ ＡＤＤＲ
ＥＳＳとの比較を行なう。そのため、ＳＲＴ１の１ｓｔ
ＳＣであるＳＣ（３８３）となる前にＡＴＡＰ＝Ｌと
なり、信号ＱＳＦは誤って切り替わることなく正常に動
作する。
がない場合（ＲＯＵＧＨ＝Ｌ）はいままで通り、第１の
内部アドレスレジスタ１とＢｏｕｎｄａｒｙ ＡＤＤＲ
ＥＳＳとの比較を行なう。そのため、ＳＲＴ１の１ｓｔ
ＳＣであるＳＣ（３８３）となる前にＡＴＡＰ＝Ｌと
なり、信号ＱＳＦは誤って切り替わることなく正常に動
作する。
【００５８】次に、第３のＳＡＭ複合モード（例３）の
本発明実施後のタイミングチャートを図６に示す。
本発明実施後のタイミングチャートを図６に示す。
【００５９】この複合モードの問題点は、第２のＳＡＭ
複合モード（例２）と同様、ＣＢＲにおけるＢｏｕｎｄ
ａｒｙの変更後、ＳＲＴ１のＴＡＰ ＡＤＤＲＥＳＳと
Ｎｅｗ Ｂｏｕｎｄａｒｙ ＡＤＤＲＥＳＳとの比較が
行なわれないところにある。そこで、この実施例では、
ＳＴＲ１後のＳＣ＝Ｂｏｕｎｄａｒｙ ＡＤＤＲＥＳＳ
（図６に示す＊ｈ）で動くＴＡＰＬＣ２により、ＴＡＰ
ＡＤＤＲＥＳＳが退避レジスタ２１に取り込まれＣＢ
ＲＳ後まで保持される。
複合モード（例２）と同様、ＣＢＲにおけるＢｏｕｎｄ
ａｒｙの変更後、ＳＲＴ１のＴＡＰ ＡＤＤＲＥＳＳと
Ｎｅｗ Ｂｏｕｎｄａｒｙ ＡＤＤＲＥＳＳとの比較が
行なわれないところにある。そこで、この実施例では、
ＳＴＲ１後のＳＣ＝Ｂｏｕｎｄａｒｙ ＡＤＤＲＥＳＳ
（図６に示す＊ｈ）で動くＴＡＰＬＣ２により、ＴＡＰ
ＡＤＤＲＥＳＳが退避レジスタ２１に取り込まれＣＢ
ＲＳ後まで保持される。
【００６０】したがって、誤動作が起きる条件であるＣ
ＢＲによってＢｏｕｎｄａｒｙが粗くなる方向に分割し
直される場合は、ＣＢＲの先頭からＳＣが入るまでの
間、信号ＲＯＵＧＨ＝Ｈとなり、退避レジスタ２１のア
ドレスとＮｅｗ ＡＤＤＲＥＳＳとの比較をし直すこと
によって、ＴＡＰ ＡＤＤＲＥＳＳ（退避レジスタ２１
＝３８３／１２７）はＢｏｕｎｄａｒｙとは見なされ
ず、ＡＴＡＰ＝Ｌとなる。一方、Ｂｏｕｎｄａｒｙ Ａ
ＤＤＲＥＳＳの変化のない場合には、いままで通り退避
レジスタ２１とＢｏｕｎｄａｒｙ ＡＤＤＲＥＳＳとの
比較を行なう。そのため、ＳＲＴ１の１ｓｔ ＳＣであ
るＳＣが“３８３”となる前にＡＴＡＰ＝Ｌとなり、信
号ＱＳＦは誤って切り替わることなく正常に動作する。
ＢＲによってＢｏｕｎｄａｒｙが粗くなる方向に分割し
直される場合は、ＣＢＲの先頭からＳＣが入るまでの
間、信号ＲＯＵＧＨ＝Ｈとなり、退避レジスタ２１のア
ドレスとＮｅｗ ＡＤＤＲＥＳＳとの比較をし直すこと
によって、ＴＡＰ ＡＤＤＲＥＳＳ（退避レジスタ２１
＝３８３／１２７）はＢｏｕｎｄａｒｙとは見なされ
ず、ＡＴＡＰ＝Ｌとなる。一方、Ｂｏｕｎｄａｒｙ Ａ
ＤＤＲＥＳＳの変化のない場合には、いままで通り退避
レジスタ２１とＢｏｕｎｄａｒｙ ＡＤＤＲＥＳＳとの
比較を行なう。そのため、ＳＲＴ１の１ｓｔ ＳＣであ
るＳＣが“３８３”となる前にＡＴＡＰ＝Ｌとなり、信
号ＱＳＦは誤って切り替わることなく正常に動作する。
【００６１】以上に述べたように、上記実施例では、新
しく退避レジスタ２１を設けることによって、第２の複
合モード（例２）のように、ＳＣの入らないスプリット
転送（Ｄｕｍｍｙ ＳＲＴ）が入ることにより、Ｂｏｕ
ｎｄａｒｙとの比較が行なわれるべき本来の第１の内部
アドレスレジスタ１にＤｕｍｍｙ ＳＲＴのＴＡＰＡＤ
ＤＲＥＳＳが取り込まれて上書きされることがなく、Ｔ
ＡＰ ＡＤＤＲＥＳＳを保持できる。
しく退避レジスタ２１を設けることによって、第２の複
合モード（例２）のように、ＳＣの入らないスプリット
転送（Ｄｕｍｍｙ ＳＲＴ）が入ることにより、Ｂｏｕ
ｎｄａｒｙとの比較が行なわれるべき本来の第１の内部
アドレスレジスタ１にＤｕｍｍｙ ＳＲＴのＴＡＰＡＤ
ＤＲＥＳＳが取り込まれて上書きされることがなく、Ｔ
ＡＰ ＡＤＤＲＥＳＳを保持できる。
【００６２】また、ＣＢＲＳ，ＣＢＲによってスプリッ
ト転送中にＢｏｕｎｄａｒｙが切り替わることがあって
も、Ｂｏｕｎｄａｒｙ ＡＤＤＲＥＳＳの分割の変更を
示すＣＭＰという信号、又はＢｏｕｎｄａｒｙ ＡＤＤ
ＲＥＳＳの分割が粗くなるか又は細かくなるかを示すＦ
ＩＮＥ，ＲＯＵＧＨという信号を設けることにより、比
較すべきＢｏｕｎｄａｒｙ ＡＤＤＲＥＳＳとＴＡＰ
ＡＤＤＲＥＳＳを選択できる。
ト転送中にＢｏｕｎｄａｒｙが切り替わることがあって
も、Ｂｏｕｎｄａｒｙ ＡＤＤＲＥＳＳの分割の変更を
示すＣＭＰという信号、又はＢｏｕｎｄａｒｙ ＡＤＤ
ＲＥＳＳの分割が粗くなるか又は細かくなるかを示すＦ
ＩＮＥ，ＲＯＵＧＨという信号を設けることにより、比
較すべきＢｏｕｎｄａｒｙ ＡＤＤＲＥＳＳとＴＡＰ
ＡＤＤＲＥＳＳを選択できる。
【００６３】このため、スプリット転送、ダミースプリ
ット転送、ＣＢＲＳ、ＣＢＲをどのように組み合わせて
もＳＡＭ Ｃｏｕｎｔｅｒ ＡＤＤＲＥＳＳと信号ＱＳ
Ｆを正しく制御することができる。
ット転送、ＣＢＲＳ、ＣＢＲをどのように組み合わせて
もＳＡＭ Ｃｏｕｎｔｅｒ ＡＤＤＲＥＳＳと信号ＱＳ
Ｆを正しく制御することができる。
【００６４】なお、上記実施例では、ＳＡＭのアドレス
を０〜５１１；ＢｏｕｎｄａｒｙＡＤＤＲＥＳＳを２分
割あるいは４分割で説明したが、本発明はこれらに限定
されるものではない。
を０〜５１１；ＢｏｕｎｄａｒｙＡＤＤＲＥＳＳを２分
割あるいは４分割で説明したが、本発明はこれらに限定
されるものではない。
【００６５】さらに、上記実施例では、スプリット転送
はスプリットリード転送（ＲＡＭ→ＳＡＭ）として説明
したが、本発明はスプリットラトイ転送（ＳＡＭ→ＲＡ
Ｍ）でも適用することができる。
はスプリットリード転送（ＲＡＭ→ＳＡＭ）として説明
したが、本発明はスプリットラトイ転送（ＳＡＭ→ＲＡ
Ｍ）でも適用することができる。
【００６６】以上述べたように、本発明によりデュアル
ポートメモリを画像用メモリとしてより使いやすくする
ことができる。
ポートメモリを画像用メモリとしてより使いやすくする
ことができる。
【００６７】
【発明の効果】以上説明したように、請求項１又は２記
載の発明によれば、ＳＡＭの入出力開始アドレスを保持
するレジスタを２つ設けるようにしているので、ＳＣの
入らないスプリット転送が入ることにより、Ｂｏｕｎｄ
ａｒｙとの比較が行なわれるべき本来の第１のレジスタ
にＴＡＰ ＡＤＤＲＥＳＳが取り込まれて上書きされる
ことがなくなり、ＴＡＰ ＡＤＤＲＥＳＳを確実に保持
できる。
載の発明によれば、ＳＡＭの入出力開始アドレスを保持
するレジスタを２つ設けるようにしているので、ＳＣの
入らないスプリット転送が入ることにより、Ｂｏｕｎｄ
ａｒｙとの比較が行なわれるべき本来の第１のレジスタ
にＴＡＰ ＡＤＤＲＥＳＳが取り込まれて上書きされる
ことがなくなり、ＴＡＰ ＡＤＤＲＥＳＳを確実に保持
できる。
【００６８】また、スプリット転送中にＢｏｕｎｄａｒ
ｙが切り替わることがあっても、Ｂｏｕｎｄａｒｙ Ａ
ＤＤＲＥＳＳの分割の変更を示す信号、又はＢｏｕｎｄ
ａｒｙ ＡＤＤＲＥＳＳの分割が変化するか否かを示す
信号、又は粗くなるか細かくなるかを示す信号を設ける
ようにしたので、比較すべきＢｏｕｎｄａｒｙ ＡＤＤ
ＲＥＳＳとＴＡＰ ＡＤＤＲＥＳＳを選択でき、スプリ
ット転送ならびにスプリット転送における複合モードで
の分割されたＳＡＭを正確に切り替え制御することがで
きる。
ｙが切り替わることがあっても、Ｂｏｕｎｄａｒｙ Ａ
ＤＤＲＥＳＳの分割の変更を示す信号、又はＢｏｕｎｄ
ａｒｙ ＡＤＤＲＥＳＳの分割が変化するか否かを示す
信号、又は粗くなるか細かくなるかを示す信号を設ける
ようにしたので、比較すべきＢｏｕｎｄａｒｙ ＡＤＤ
ＲＥＳＳとＴＡＰ ＡＤＤＲＥＳＳを選択でき、スプリ
ット転送ならびにスプリット転送における複合モードで
の分割されたＳＡＭを正確に切り替え制御することがで
きる。
【図１】請求項１記載の発明の一実施例に係わる半導体
装置の構成及び信号の流れを示す図である。
装置の構成及び信号の流れを示す図である。
【図２】請求項２記載の発明の一実施例に係わる半導体
装置の構成及び信号の流れを示す図である。
装置の構成及び信号の流れを示す図である。
【図３】図１又は図２に示す実施例で使用されるに信号
を生成する回路の構成を示す図である。
を生成する回路の構成を示す図である。
【図４】図１又は図２に示す実施例のタイミングチャー
トを示す図である。
トを示す図である。
【図５】図１又は図２に示す実施例のタイミングチャー
トを示す図である。
トを示す図である。
【図６】図１又は図２に示す実施例のタイミングチャー
トを示す図である。
トを示す図である。
【図７】従来のデュアルポートメモリの構成を示す図で
ある。
ある。
【図８】従来構成におけるＳＡＭ内部アドレスの流れを
示す図である。
示す図である。
【図９】従来のスプリット転送動作のタイミングチャー
トを示す図である。
トを示す図である。
【図１０】従来のスプリット転送動作に使用される信号
を生成する構成を示す図である。
を生成する構成を示す図である。
【図１１】従来のスプリット転送動作における複合モー
ドのタイミングチャートを示す図である。
ドのタイミングチャートを示す図である。
【図１２】従来のスプリット転送動作における複合モー
ドのタイミングチャートを示す図である。
ドのタイミングチャートを示す図である。
【図１３】従来のスプリット転送動作における複合モー
ドのタイミングチャートを示す図である。
ドのタイミングチャートを示す図である。
１，８１ 第１の内部アドレスレジスタ
２，８２ 第２の内部アドレスレジスタ
３，８３ 第３の内部アドレスレジスタ
４，８４ 第１の比較器
５，８５ 第２の比較器
２１ 退避レジスタ
３１，３３，３４ 比較回路
３２ 遅延回路
３５ 出力回路
３６ 判定回路
フロントページの続き
(56)参考文献 特開 平５−274864（ＪＰ，Ａ)
特開 平５−274862（ＪＰ，Ａ)
特開 平３−176887（ＪＰ，Ａ)
特開 平５−114287（ＪＰ，Ａ)
特開 平３−263683（ＪＰ，Ａ)
特開 昭59−56276（ＪＰ，Ａ)
特開 平５−135572（ＪＰ，Ａ)
特開 平６−332791（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
G11C 11/401 - 11/4099
Claims (2)
- 【請求項１】 ランダムアクセスポート（ＲＡＭ）とシ
リアルアクセスポート（ＳＡＭ）との間でのスプリット
転送機能及びシリアルアクセスポートの入出力終了アド
レス（Ｂｏｕｎｄａｒｙ ＡＤＤＲＥＳＳ）を変化させ
る機能を備えた半導体記憶装置であって、 入出力終了アドレスの分割が変化するか否かを判定し、
判定結果を示すＣＭＰ信号を生成する生成回路と、 単独あるいは連続したスプリット転送サイクル中に、Ｓ
ＡＭの入出力終了アドレスを変化させるモードを実行し
た際に、変化前後の入出力終了アドレスの値を比較し、
ＣＭＰ信号により入出力開始アドレスと入出力終了アド
レスとの比較を、入出力終了アドレスが変化する直前か
ら最初に入力されるシリアルクロックまで禁止する第１
の比較回路と、 カラムアドレストスローブ（／ＣＡＳ）信号に基づいて
アドレスを取り込んでＳＡＭの入出力開始アドレス（Ｔ
ＡＰ ＡＤＤＲＥＳＳ）を保持する第１のレジスタと、 第１の比較回路の比較結果に基づいて第１のレジスタに
保持されたアドレスを取り込んで保持する第２のレジス
タと、 入出力終了アドレスの分割が変化する場合は、ＣＭＰ信
号に基づいて第１又は第２のレジスタに保持された入出
力アドレスと入出力終了アドレスとを比較し、ＳＡＭの
アクティブ状態にある分割部分を示す信号を出力制御す
る第２の比較回路とを有することを特徴とする半導体記
憶装置。 - 【請求項２】 ランダムアクセスポート（ＲＡＭ）とシ
リアルアクセスポート（ＳＡＭ）との間でのスプリット
転送機能及びシリアルアクセスポートの入出力終了アド
レス（Ｂｏｕｎｄａｒｙ ＡＤＤＲＥＳＳ）を変化させ
る機能を備えた半導体記憶装置であって、 入出力終了アドレスの分割が粗くなるか又は細かくなる
かを判定し、粗くなることを示すＲＯＵＧＨ信号及び細
かくなることを示すＦＩＮＥ信号を生成する生成回路
と、 単独あるいは連続したスプリット転送サイクル中に、Ｓ
ＡＭの入出力終了アドレスを変化させるモードを実行し
た際に、変化前後の入出力終了アドレスの値を比較し、
ＦＩＮＥ信号により入出力終了アドレスの分割が細かく
なる場合には、入出力開始アドレスと入出力終了アドレ
スとの比較を、入出力終了アドレスが変化する直前から
最初に入力されるシリアルクロックまで禁止する第１の
比較回路と、 カラムアドレストスローブ（／ＣＡＳ）信号に基づいて
アドレスを取り込んでＳＡＭの入出力開始アドレス（Ｔ
ＡＰ ＡＤＤＲＥＳＳ）を保持する第１のレジスタと、 第１の比較回路の比較結果に基づいて第１のレジスタに
保持されたアドレスを取り込んで保持する第２のレジス
タと、 入出力終了アドレスの分割が粗くなる場合は、ＲＯＵＧ
Ｈ信号に基づいて第１又は第２のレジスタに保持された
入出力アドレスと入出力終了アドレスとを比較し、ＳＡ
Ｍのアクティブ状態にある分割部分を示す信号を出力制
御する第２の比較回路とを有することを特徴とする半導
体記憶装置。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04558594A JP3435205B2 (ja) | 1994-03-16 | 1994-03-16 | 半導体記憶装置 |
| US08/405,497 US5748201A (en) | 1994-03-16 | 1995-03-16 | Semiconductor memory device having multiple modes that allow the cell array to be divided into a variable number of portions |
| KR1019950005727A KR100197769B1 (ko) | 1994-03-16 | 1995-03-16 | 반도체 기억장치 |
| EP95103850A EP0673036A3 (en) | 1994-03-16 | 1995-03-16 | Semiconductor memory device with split transmission mode. |
| TW084102908A TW279940B (ja) | 1994-03-16 | 1995-03-25 | |
| US08/989,789 US5890197A (en) | 1994-03-16 | 1997-12-12 | Semiconductor memory device having split transfer function |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04558594A JP3435205B2 (ja) | 1994-03-16 | 1994-03-16 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07254269A JPH07254269A (ja) | 1995-10-03 |
| JP3435205B2 true JP3435205B2 (ja) | 2003-08-11 |
Family
ID=12723432
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04558594A Expired - Fee Related JP3435205B2 (ja) | 1994-03-16 | 1994-03-16 | 半導体記憶装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (2) | US5748201A (ja) |
| EP (1) | EP0673036A3 (ja) |
| JP (1) | JP3435205B2 (ja) |
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|---|---|---|---|---|
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| US7155549B2 (en) * | 2004-07-26 | 2006-12-26 | Rush Malcolm J | VMEbus split-read transaction |
| US7054218B2 (en) * | 2004-08-26 | 2006-05-30 | Intel Corporation | Serial memory address decoding scheme |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07111837B2 (ja) * | 1988-10-19 | 1995-11-29 | 株式会社東芝 | 不揮発性半導体メモリ |
| US5001672A (en) * | 1989-05-16 | 1991-03-19 | International Business Machines Corporation | Video ram with external select of active serial access register |
| EP0427114A3 (en) * | 1989-11-07 | 1992-07-15 | Micron Technology, Inc. | High speed bit mask register architecture |
| JPH0821233B2 (ja) * | 1990-03-13 | 1996-03-04 | 株式会社東芝 | 画像メモリおよび画像メモリからデータを読み出す方法 |
| JPH06102842A (ja) * | 1990-08-06 | 1994-04-15 | Texas Instr Inc <Ti> | 分割シリアルレジスタ及び動作カウンタの付いたビデオランダムアクセスメモリを含むグラフィックディスプレイシステム |
| US5270973A (en) * | 1990-08-06 | 1993-12-14 | Texas Instruments Incorporated | Video random access memory having a split register and a multiplexer |
| JPH04298882A (ja) * | 1991-03-28 | 1992-10-22 | Nec Corp | デュアルポートメモリ |
| JPH05101646A (ja) * | 1991-10-07 | 1993-04-23 | Mitsubishi Electric Corp | デユアルポートメモリ |
| US5481671A (en) * | 1992-02-03 | 1996-01-02 | Advantest Corporation | Memory testing device for multiported DRAMs |
| JPH05274862A (ja) * | 1992-03-24 | 1993-10-22 | Mitsubishi Electric Corp | 半導体メモリ装置 |
| JPH0736778A (ja) * | 1993-07-21 | 1995-02-07 | Toshiba Corp | 画像メモリ |
| JPH0798979A (ja) * | 1993-09-29 | 1995-04-11 | Toshiba Corp | 半導体記憶装置 |
| JPH07160572A (ja) * | 1993-12-10 | 1995-06-23 | Toshiba Corp | 画像メモリシステム |
| US5657266A (en) * | 1995-06-30 | 1997-08-12 | Micron Technology, Inc. | Single ended transfer circuit |
-
1994
- 1994-03-16 JP JP04558594A patent/JP3435205B2/ja not_active Expired - Fee Related
-
1995
- 1995-03-16 EP EP95103850A patent/EP0673036A3/en not_active Ceased
- 1995-03-16 KR KR1019950005727A patent/KR100197769B1/ko not_active IP Right Cessation
- 1995-03-16 US US08/405,497 patent/US5748201A/en not_active Expired - Fee Related
- 1995-03-25 TW TW084102908A patent/TW279940B/zh active
-
1997
- 1997-12-12 US US08/989,789 patent/US5890197A/en not_active Expired - Fee Related
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|---|---|
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| JPH07254269A (ja) | 1995-10-03 |
| KR100197769B1 (ko) | 1999-06-15 |
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| KR950027826A (ko) | 1995-10-18 |
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