JP3435205B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- G11C—STATIC STORES
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- G11C7/1075—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers for multiport memories each having random access ports and serial ports, e.g. video RAM
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- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
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Description
【0001】
【産業上の利用分野】この発明は、ランダムアクセスポ
ートとシリアルアクセスポートを備えてスプリット転送
機能を有する半導体記憶装置に関し、特に画像用高速メ
モリに使用される半導体記憶装置に関する。
ートとシリアルアクセスポートを備えてスプリット転送
機能を有する半導体記憶装置に関し、特に画像用高速メ
モリに使用される半導体記憶装置に関する。
【0002】
【従来の技術】ランダムアクセスメモリ(RAM)とシ
リアルポートメモリ(SAM)の両方を備えたデュアル
ポートメモリが画像用メモリとして良く用いられてい
る。
リアルポートメモリ(SAM)の両方を備えたデュアル
ポートメモリが画像用メモリとして良く用いられてい
る。
【0003】このようなメモリとしては、例えば図7に
示すように構成されたものがあり、その一般的な使い方
は、RAMのある行に書かれたデータをSAMに転送
し、その転送されたデータをシリアルにSAMから出力
し、画面に表示するというものである。このSAMへの
データ転送とSAMからの出力を効率良く行なうため
に、スプリット転送モードが採用されている。
示すように構成されたものがあり、その一般的な使い方
は、RAMのある行に書かれたデータをSAMに転送
し、その転送されたデータをシリアルにSAMから出力
し、画面に表示するというものである。このSAMへの
データ転送とSAMからの出力を効率良く行なうため
に、スプリット転送モードが採用されている。
【0004】スプリット転送は、カラムを2分割して転
送するモードである。通常のリード転送おいては、SA
M出力を間断なく行なうためには、RAMからSAMへ
のデータ転送のタイミングとシリアルクロック入力のタ
イミングの同期が厳しいのに対し、このスプリット転送
モードは、SAMを2つ(UPPER/LOWER)に
分割することによって、例えば、UPPER側はRAM
からデータの読み込み、LOWER側ではSAMから外
部への出力を行なうことができるため、厳しいタイミン
グに制約されることなく、間断のないSAM出力を行な
うことができる。
送するモードである。通常のリード転送おいては、SA
M出力を間断なく行なうためには、RAMからSAMへ
のデータ転送のタイミングとシリアルクロック入力のタ
イミングの同期が厳しいのに対し、このスプリット転送
モードは、SAMを2つ(UPPER/LOWER)に
分割することによって、例えば、UPPER側はRAM
からデータの読み込み、LOWER側ではSAMから外
部への出力を行なうことができるため、厳しいタイミン
グに制約されることなく、間断のないSAM出力を行な
うことができる。
【0005】スプリット転送に対応するSAMの出力は
そのサイクルで指定されるTAPADDRESS(タッ
プアドレス)から予め設定されたBoundary A
DDRESS(バウンダリアドレス)で終了する。SA
Mの出力を効率良く画面に表示できるようにするために
は、Boundary ADDRESSによりSAMの
カラムを2n個(n≧1)に分割できる。連続的なスプ
リット転送とSAM出力を行なっている場合には、SA
MアドレスがBoundary ADDRESSに達し
た後、次のスプリット転送で指定されたTAP ADD
RESSへ飛ぶことを繰り返す。
そのサイクルで指定されるTAPADDRESS(タッ
プアドレス)から予め設定されたBoundary A
DDRESS(バウンダリアドレス)で終了する。SA
Mの出力を効率良く画面に表示できるようにするために
は、Boundary ADDRESSによりSAMの
カラムを2n個(n≧1)に分割できる。連続的なスプ
リット転送とSAM出力を行なっている場合には、SA
MアドレスがBoundary ADDRESSに達し
た後、次のスプリット転送で指定されたTAP ADD
RESSへ飛ぶことを繰り返す。
【0006】このようなSAMアドレスの制御は、SA
M Counter ADDRESS(SAMカウンタ
アドレス)、Boundary ADDRESS,TA
PADDRESSとSAMのUPPER/LOWER側
のうちアクティブになっている方を示す出力信号QSF
を用いて行なわれる。なお、出力信号QSFがハイレベ
ル(H)ならばUPPER側が、ロウレベル(L)なら
ばLOWER側がアクティブになっていることを示して
いる。
M Counter ADDRESS(SAMカウンタ
アドレス)、Boundary ADDRESS,TA
PADDRESSとSAMのUPPER/LOWER側
のうちアクティブになっている方を示す出力信号QSF
を用いて行なわれる。なお、出力信号QSFがハイレベ
ル(H)ならばUPPER側が、ロウレベル(L)なら
ばLOWER側がアクティブになっていることを示して
いる。
【0007】以下に、図8〜図10を用いて従来のSA
M Counter Addressと信号QSFの制
御法を述べる。
M Counter Addressと信号QSFの制
御法を述べる。
【0008】図8は従来のSAM内部アドレスの流れを
示す図である。図9はSAM Counter ADD
RESS,信号QSFを制御する際に使用される主要な
内部信号のタイミングチャート図であり、図9に示す例
では連続したスプリット転送モードの一部分を示したも
のである。図10は従来のスプリット転送の制御に使わ
れる回路の簡略構成を示す図である。
示す図である。図9はSAM Counter ADD
RESS,信号QSFを制御する際に使用される主要な
内部信号のタイミングチャート図であり、図9に示す例
では連続したスプリット転送モードの一部分を示したも
のである。図10は従来のスプリット転送の制御に使わ
れる回路の簡略構成を示す図である。
【0009】以下、説明を簡単にするために、コア部と
なるRAMが2分割されてSAMアドレスが0〜511
の512ビット、設定されているBoundary A
DDRESSが127,255,383,511として
説明する。また、SC(n)は外部からみたSAMアド
レスがnであることを示し、SRT(m)はTAPAD
DRESSがmのスプリット転送であることを示す。
なるRAMが2分割されてSAMアドレスが0〜511
の512ビット、設定されているBoundary A
DDRESSが127,255,383,511として
説明する。また、SC(n)は外部からみたSAMアド
レスがnであることを示し、SRT(m)はTAPAD
DRESSがmのスプリット転送であることを示す。
【0010】図8において、RAM部のカラムアドレス
は、/CASがロウレベルで第1の内部アドレスレジス
タ81に取り込まれ、第1の内部アドレスレジスタ81
に取り込まれたアドレスは、SAMのカウンタアドレス
とBoundary ADDRESSを比較する第1の
比較器84の比較結果が一致した際に第2の内部アドレ
スレジスタ82に取り込まれ、第2の内部アドレスレジ
スタ82に取り込まれたアドレスは、第1の比較器84
の比較結果が一致し、かつSCが入力された際に第3の
内部アドレスレジスタ83に取り込まれて、SAMのカ
ウンタアドレスとして出力される。また、SAMのカウ
ンタアドレスとBoundary ADDRESSと第
1の内部アドレスレジスタ81に格納されたアドレスと
を比較する第2の比較器85の比較結果として、信号Q
SFが出力される。
は、/CASがロウレベルで第1の内部アドレスレジス
タ81に取り込まれ、第1の内部アドレスレジスタ81
に取り込まれたアドレスは、SAMのカウンタアドレス
とBoundary ADDRESSを比較する第1の
比較器84の比較結果が一致した際に第2の内部アドレ
スレジスタ82に取り込まれ、第2の内部アドレスレジ
スタ82に取り込まれたアドレスは、第1の比較器84
の比較結果が一致し、かつSCが入力された際に第3の
内部アドレスレジスタ83に取り込まれて、SAMのカ
ウンタアドレスとして出力される。また、SAMのカウ
ンタアドレスとBoundary ADDRESSと第
1の内部アドレスレジスタ81に格納されたアドレスと
を比較する第2の比較器85の比較結果として、信号Q
SFが出力される。
【0011】SAM Counter ADDRESS
の制御において、SAM Counter ADDRE
SS(SAi)は普通の状態では、SAi=(SAi+
1)とSCが入る度に1がインクリメントされ、“51
1”に達すると0に戻る。しかし、画像用メモリにはス
プリット転送というものがあり、Boundaryに達
すると指定したアドレス(TAP ADDRESS)に
飛ぶという動作がある。
の制御において、SAM Counter ADDRE
SS(SAi)は普通の状態では、SAi=(SAi+
1)とSCが入る度に1がインクリメントされ、“51
1”に達すると0に戻る。しかし、画像用メモリにはス
プリット転送というものがあり、Boundaryに達
すると指定したアドレス(TAP ADDRESS)に
飛ぶという動作がある。
【0012】例えば図9に示す例では、TAP ADD
RESS=255または511のスプリット転送後SC
(383)が入力されると、Boundary ADD
RESS(BDAj)とSAiとの比較によって両者は
一致し、比較器の出力がHとなるため信号STPA=H
となり、信号SPLTC=H(スプリット転送モードで
あることを示す)なので、信号TAPLC2にLOWパ
ルスが発生し、TAPADDRESS(155)が次の
転送先アドレスとして取り込まれる。
RESS=255または511のスプリット転送後SC
(383)が入力されると、Boundary ADD
RESS(BDAj)とSAiとの比較によって両者は
一致し、比較器の出力がHとなるため信号STPA=H
となり、信号SPLTC=H(スプリット転送モードで
あることを示す)なので、信号TAPLC2にLOWパ
ルスが発生し、TAPADDRESS(155)が次の
転送先アドレスとして取り込まれる。
【0013】そして、次のSCが入るとこのSCはBo
undary ADDRESSに一致したSCの後の最
初のSC(以下、1st SCという)なので、1st
SC認識信号FSCTにハイレベルのパルスが発生し
て、アドレス(255)がSAiに転送され、SAM
Counter ADDRESSとしてTAP ADD
RESSがセットされる。
undary ADDRESSに一致したSCの後の最
初のSC(以下、1st SCという)なので、1st
SC認識信号FSCTにハイレベルのパルスが発生し
て、アドレス(255)がSAiに転送され、SAM
Counter ADDRESSとしてTAP ADD
RESSがセットされる。
【0014】次に、QSF制御において、SAMのUP
PER/LOWER側のどちらがアクティブになってい
るかを示す信号QSFの制御には、NLM1SC・AT
APという信号が用いられている。
PER/LOWER側のどちらがアクティブになってい
るかを示す信号QSFの制御には、NLM1SC・AT
APという信号が用いられている。
【0015】信号NLM1SCはWRAP AROUN
Dの際用いられ、SAM Counter ADDRE
SS(SAi)と(Boundary ADDRES
S)−1を比較して一致するとハイレベルになる信号で
ある。これは、SC=Boundaryであることを判
定した後、信号QSFを切り換えたのでは信号QSFの
アクセス時間が遅くなるため、2サイクルで信号QSF
をアクセスするようになっているためである。
Dの際用いられ、SAM Counter ADDRE
SS(SAi)と(Boundary ADDRES
S)−1を比較して一致するとハイレベルになる信号で
ある。これは、SC=Boundaryであることを判
定した後、信号QSFを切り換えたのでは信号QSFの
アクセス時間が遅くなるため、2サイクルで信号QSF
をアクセスするようになっているためである。
【0016】したがって、(Boundary−1)サ
イクルになると信号NLM1SC=Hとなり、内部レジ
スタに信号QSFのデータをラッチし、Boundar
yADDRESSと一致したSCサイクルで出力を行な
う。
イクルになると信号NLM1SC=Hとなり、内部レジ
スタに信号QSFのデータをラッチし、Boundar
yADDRESSと一致したSCサイクルで出力を行な
う。
【0017】しかし、図9に示すのように、SRT1で
TAP ADDRESSとしてBoundary AD
DRESSが与えられ、しかもその1st SCがSR
T2サイクルより後に来ると、このSC(図9に*aで
示す)はSRT1の1stSCであって、かつSRT2
にとってのBoundary ADDRESSであるか
ら、ここで信号QSFが変化してさらに次のSCでSR
T2のTAP ADDRESSがセットされなければな
らない。すなわち、このようなSRTとSCの組み合わ
せでは、(Boundary−1)に相当するSCサイ
クルがなくなる。そこで、ATAPという信号が設けら
れた。
TAP ADDRESSとしてBoundary AD
DRESSが与えられ、しかもその1st SCがSR
T2サイクルより後に来ると、このSC(図9に*aで
示す)はSRT1の1stSCであって、かつSRT2
にとってのBoundary ADDRESSであるか
ら、ここで信号QSFが変化してさらに次のSCでSR
T2のTAP ADDRESSがセットされなければな
らない。すなわち、このようなSRTとSCの組み合わ
せでは、(Boundary−1)に相当するSCサイ
クルがなくなる。そこで、ATAPという信号が設けら
れた。
【0018】信号ATAPはTAP ADDRESSと
Boundary ADDRESSとの比較を行ない一
致した場合にATAP=Hとなり、そのままラッチされ
る。WRAP AROUNDモードの場合の信号NLM
1SCと同様な動作を行ない、ATAP=Hの間にSC
が入ると信号QSFが切り換わる。
Boundary ADDRESSとの比較を行ない一
致した場合にATAP=Hとなり、そのままラッチされ
る。WRAP AROUNDモードの場合の信号NLM
1SCと同様な動作を行ない、ATAP=Hの間にSC
が入ると信号QSFが切り換わる。
【0019】このような従来の回路では、CBRS(/
CASビフォア/RASリフレッシュ・ストップ・レジ
スタセット)、SRT(スプリット転送)、CBR(/
CASビフォア/RASリフレッシュ・オプションリセ
ット)の複合モードの一部で不具合が生じる。
CASビフォア/RASリフレッシュ・ストップ・レジ
スタセット)、SRT(スプリット転送)、CBR(/
CASビフォア/RASリフレッシュ・オプションリセ
ット)の複合モードの一部で不具合が生じる。
【0020】以下にその不具合となるモードを3つ挙
げ、その問題点を説明する。
げ、その問題点を説明する。
【0021】まず、従来の第1のSAM複合モード(例
1)のタイミングチャートを図11に示す。
1)のタイミングチャートを図11に示す。
【0022】図11において、CBRS,CBRモード
でのみBoundary ADDRESSを変更するこ
とができる。CBRSの場合、New Boundar
yADDRESSはCBRS後のスプリット転送後から
有効になる。そのため、内部Boundary ADD
RESSはSRT2の/RAS降下後に変化する。図1
1の場合には、SRT1の時にBoundary AD
DRESS=255,511であるが、その後CBRS
によりSRT2後からBoundary ADDRES
S=127,255,383,511となる。
でのみBoundary ADDRESSを変更するこ
とができる。CBRSの場合、New Boundar
yADDRESSはCBRS後のスプリット転送後から
有効になる。そのため、内部Boundary ADD
RESSはSRT2の/RAS降下後に変化する。図1
1の場合には、SRT1の時にBoundary AD
DRESS=255,511であるが、その後CBRS
によりSRT2後からBoundary ADDRES
S=127,255,383,511となる。
【0023】SRT2におけるBoundary変化
後、SAM Counter ADDRESSとNew
Boundary ADDRESSとの比較が行なわ
れ、SC(127)がBoundaryと見なされてし
まい、ハイレベルとなってはいけない信号STPAがハ
イレベルとなる。
後、SAM Counter ADDRESSとNew
Boundary ADDRESSとの比較が行なわ
れ、SC(127)がBoundaryと見なされてし
まい、ハイレベルとなってはいけない信号STPAがハ
イレベルとなる。
【0024】この時(図11に*bで示す)に、スプリ
ット転送モード(SPLTC=H)なので、信号TAP
LC2にLOWパルスが発生し、SAM Counte
rADDRESSにSRT1のTAP ADDRESS
が取り込まれてしまう。本来ならば、WRAP ARO
UNDでSRT2後最初のSC(図11に*cで示す)
では、SAM Counter ADDRESS=12
8になるはずであるが、あたかもSRT1の時からBo
undary ADDRESSが4分割されていたかの
ようにSRT1のTAP ADDRESSに飛んでしま
うというSAM Counter ADDRESSの誤
動作が生じてしまう。
ット転送モード(SPLTC=H)なので、信号TAP
LC2にLOWパルスが発生し、SAM Counte
rADDRESSにSRT1のTAP ADDRESS
が取り込まれてしまう。本来ならば、WRAP ARO
UNDでSRT2後最初のSC(図11に*cで示す)
では、SAM Counter ADDRESS=12
8になるはずであるが、あたかもSRT1の時からBo
undary ADDRESSが4分割されていたかの
ようにSRT1のTAP ADDRESSに飛んでしま
うというSAM Counter ADDRESSの誤
動作が生じてしまう。
【0025】このような誤動作が生じる条件としては、
(CBRS+SRT)の複合モードであり、このCBR
SでBoundaryが細かくなる方向に分割し直され
るために、Boundary変化前SAM Count
er ADDRESS≠Boundary、変化後SA
M Counter ADDRESS=Boundar
yと見なされるようなSCがこのSRT2の前に存在す
る場合である。
(CBRS+SRT)の複合モードであり、このCBR
SでBoundaryが細かくなる方向に分割し直され
るために、Boundary変化前SAM Count
er ADDRESS≠Boundary、変化後SA
M Counter ADDRESS=Boundar
yと見なされるようなSCがこのSRT2の前に存在す
る場合である。
【0026】また、このような制限が生じる原因は、S
RT2におけるBoundary変化後、SAM Co
unter ADDRESSとNew Boundar
yADDRESSとの比較が行われ、信号STPA=H
になってしまうことにある。
RT2におけるBoundary変化後、SAM Co
unter ADDRESSとNew Boundar
yADDRESSとの比較が行われ、信号STPA=H
になってしまうことにある。
【0027】次に、従来の第2のSAM複合モード(例
2)のタイミングチャートを図12に示す。
2)のタイミングチャートを図12に示す。
【0028】図12に示す例では、SRT1時にはBo
undary ADDRESS=127,255,38
3,511であり、SRT1後のSC(127)(図1
2に*dで示す)で信号QSFがLからHへ変化する。
その後、SCが入力されないDSRT(Dummy S
RT),CBRS,SRT2が続く。SRT1の1st
SC(図12に*eで示す)である信号QSFの変化
後最初のSC(383)は、Boundary変化前に
(Dummy SRTで)BoundaryADDRE
SSと見なされ、信号ATAPがハイレベルとなる。
undary ADDRESS=127,255,38
3,511であり、SRT1後のSC(127)(図1
2に*dで示す)で信号QSFがLからHへ変化する。
その後、SCが入力されないDSRT(Dummy S
RT),CBRS,SRT2が続く。SRT1の1st
SC(図12に*eで示す)である信号QSFの変化
後最初のSC(383)は、Boundary変化前に
(Dummy SRTで)BoundaryADDRE
SSと見なされ、信号ATAPがハイレベルとなる。
【0029】しかしながら、SRT2の前のCBRSで
Boundary ADDRESS=255,511を
セットしているためにBoundary変化後、SC
(383)はもはやBoundaryではなくなるの
で、信号ATAP=Lにならなければならない。しか
し、このATAPという信号はラッチされており、SC
が入ることによってのみこのラッチが解除されるように
なっている。したがって、途中でBoundaryが変
化してもSCが入力されないため信号ATAP=Hにラ
ッチされたままである。そのため、SRT1の1st
SCで信号QSFの誤動作が生じてしまう。
Boundary ADDRESS=255,511を
セットしているためにBoundary変化後、SC
(383)はもはやBoundaryではなくなるの
で、信号ATAP=Lにならなければならない。しか
し、このATAPという信号はラッチされており、SC
が入ることによってのみこのラッチが解除されるように
なっている。したがって、途中でBoundaryが変
化してもSCが入力されないため信号ATAP=Hにラ
ッチされたままである。そのため、SRT1の1st
SCで信号QSFの誤動作が生じてしまう。
【0030】このような誤動作が生じる条件としては、
信号QSFの変化後から1st SCまでの間にDSR
T+CBRS+SRTが入り、このCBRSで粗くなる
方向にBoundaryが変わり、CBRS以前にTA
P ADDRESS=Boundary ADDRES
S、CBRS以降にTAP ADDRESS≠Boun
dary ADDRESSと見なされる場合である。
信号QSFの変化後から1st SCまでの間にDSR
T+CBRS+SRTが入り、このCBRSで粗くなる
方向にBoundaryが変わり、CBRS以前にTA
P ADDRESS=Boundary ADDRES
S、CBRS以降にTAP ADDRESS≠Boun
dary ADDRESSと見なされる場合である。
【0031】また、このような誤動作がが生じる原因と
しては、Dummy SRTが入ることによって信号T
APLC1にパルスが発生し、Boundaryと比較
されるはずの情報が格納されている内部アドレスレジス
タにDummy SRTのTAP ADDRESSが上
書きされてしまうために、SRT1のTAP ADDR
ESSを保持しておくことができなくなことに加えて、
Boundaryの変化が生じ、信号QSFを変化させ
る必要がなくなっても信号ATAPのラッチを解除する
機能が従来の構成にないことにある。
しては、Dummy SRTが入ることによって信号T
APLC1にパルスが発生し、Boundaryと比較
されるはずの情報が格納されている内部アドレスレジス
タにDummy SRTのTAP ADDRESSが上
書きされてしまうために、SRT1のTAP ADDR
ESSを保持しておくことができなくなことに加えて、
Boundaryの変化が生じ、信号QSFを変化させ
る必要がなくなっても信号ATAPのラッチを解除する
機能が従来の構成にないことにある。
【0032】最後に、従来の第3のSAM複合モード
(例3)のタイミングチャートを図13に示す。
(例3)のタイミングチャートを図13に示す。
【0033】図13に示す例では、SRT1の時Bou
ndary ADDRESS=127,255,38
3,511であり、SC(127)(図13に*fで示
す)で信号QSFがLからHへ変わる。その後、SRT
2,CBRと続く。CBRモードの場合は、CBRの直
後からBoundary ADDRESS=255,5
11となる。
ndary ADDRESS=127,255,38
3,511であり、SC(127)(図13に*fで示
す)で信号QSFがLからHへ変わる。その後、SRT
2,CBRと続く。CBRモードの場合は、CBRの直
後からBoundary ADDRESS=255,5
11となる。
【0034】このモードは第2の複合モード(例2)と
同様に、SRT1の1st SC(図13に*gで示
す)である信号QSFの変化後最初のSC(383)
は、Boundary変化前に(SRT2で)Boun
dary ADDRESSと見なされ、信号ATAPが
ハイレベルとなる。
同様に、SRT1の1st SC(図13に*gで示
す)である信号QSFの変化後最初のSC(383)
は、Boundary変化前に(SRT2で)Boun
dary ADDRESSと見なされ、信号ATAPが
ハイレベルとなる。
【0035】しかしながら、CBRSによりBound
ary変化後、SC(383)はBoundaryでは
なくなるので、ATAP=Lにならなければならない。
しかし、このATAPという信号はラッチされており、
SCが入ることによってこのラッチが解除されるように
なる。したがって、途中てでBoundaryが変化し
てもSCが入力されないためATAP=Hにラッチされ
たままである。そのために、SRT1の1st SCで
信号QSFの誤動作が生じてしまう。
ary変化後、SC(383)はBoundaryでは
なくなるので、ATAP=Lにならなければならない。
しかし、このATAPという信号はラッチされており、
SCが入ることによってこのラッチが解除されるように
なる。したがって、途中てでBoundaryが変化し
てもSCが入力されないためATAP=Hにラッチされ
たままである。そのために、SRT1の1st SCで
信号QSFの誤動作が生じてしまう。
【0036】このような誤動作が生じる条件としては、
信号QSFの変化後から1st SCまでの間に(SR
T+CBR)が入り、CBR以前はTAP ADDRE
SS=Boundary ADDRESS、CBR以降
はTAP ADDRESS≠Boundary ADD
RESSと見なされる場合である。
信号QSFの変化後から1st SCまでの間に(SR
T+CBR)が入り、CBR以前はTAP ADDRE
SS=Boundary ADDRESS、CBR以降
はTAP ADDRESS≠Boundary ADD
RESSと見なされる場合である。
【0037】また、このような誤動作が生じる原因とし
ては、例2と同様に、SRT2が入ることによって信号
TAPLC1にパルスが発生し、Boundaryと比
較されるはずの情報が格納されている内部アドレスレジ
スタにSRT2のTAP ADDRESSが上書きされ
てしまうために、SRT1のTAP ADDRESSを
保持しておくことができなくなるいうことに加えて、B
oundaryの変化が生じ、信号QSFを変化させる
必要がなくなっても信号ATAPのラッチを解除する機
能が従来の回路にないことにある。
ては、例2と同様に、SRT2が入ることによって信号
TAPLC1にパルスが発生し、Boundaryと比
較されるはずの情報が格納されている内部アドレスレジ
スタにSRT2のTAP ADDRESSが上書きされ
てしまうために、SRT1のTAP ADDRESSを
保持しておくことができなくなるいうことに加えて、B
oundaryの変化が生じ、信号QSFを変化させる
必要がなくなっても信号ATAPのラッチを解除する機
能が従来の回路にないことにある。
【0038】
【発明が解決しようとする課題】以上説明したように、
スプリット転送機能を備えた従来のメモリにあっては、
上述したスプリット転送,CBRS,CBRの複合モー
ドにおいて、UPPER側とLOWER側のSAMの切
り替え制御で誤動作が生じていた。
スプリット転送機能を備えた従来のメモリにあっては、
上述したスプリット転送,CBRS,CBRの複合モー
ドにおいて、UPPER側とLOWER側のSAMの切
り替え制御で誤動作が生じていた。
【0039】そこで、この発明は、上記に鑑みてなされ
たものであり、その目的とするところは、スプリット転
送,CBRS,CBRの複合モードにおいて、SAMの
切り替え制御が正確に行われる半導体記憶装置を提供す
ることにある。
たものであり、その目的とするところは、スプリット転
送,CBRS,CBRの複合モードにおいて、SAMの
切り替え制御が正確に行われる半導体記憶装置を提供す
ることにある。
【0040】
【課題を解決するための手段】上記目的を達成するため
に、請求項1記載の発明は、ランダムアクセスポート
(RAM)とシリアルアクセスポート(SAM)との間
でのスプリット転送機能及びシリアルアクセスポートの
入出力終了アドレス(Boundary ADDRES
S)を変化させる機能を備えた半導体記憶装置であっ
て、入出力終了アドレスの分割が変化するか否かを判定
し、判定結果を示すCMP信号を生成する生成回路と、
単独あるいは連続したスプリット転送サイクル中に、S
AMの入出力終了アドレスを変化させるモードを実行し
た際に、変化前後の入出力終了アドレスの値を比較し、
CMP信号により入出力開始アドレスと入出力終了アド
レスとの比較を、入出力終了アドレスが変化する直前か
ら最初に入力されるシリアルクロックまで禁止する第1
の比較回路と、カラムアドレスストローブ(/CAS)
信号に基づいてアドレスを取り込んでSAMの入出力開
始アドレス(TAP ADDRESS)を保持する第1
のレジスタと、第1の比較回路の比較結果に基づいて第
1のレジスタに保持されたアドレスを取り込んで保持す
る第2のレジスタと、入出力終了アドレスの分割が変化
する場合は、CMP信号に基づいて第1又は第2のレジ
スタに保持された入出力アドレスと入出力終了アドレス
とを比較し、SAMのアクティブ状態にある分割部分を
示す信号を出力制御する第2の比較回路とから構成され
る。
に、請求項1記載の発明は、ランダムアクセスポート
(RAM)とシリアルアクセスポート(SAM)との間
でのスプリット転送機能及びシリアルアクセスポートの
入出力終了アドレス(Boundary ADDRES
S)を変化させる機能を備えた半導体記憶装置であっ
て、入出力終了アドレスの分割が変化するか否かを判定
し、判定結果を示すCMP信号を生成する生成回路と、
単独あるいは連続したスプリット転送サイクル中に、S
AMの入出力終了アドレスを変化させるモードを実行し
た際に、変化前後の入出力終了アドレスの値を比較し、
CMP信号により入出力開始アドレスと入出力終了アド
レスとの比較を、入出力終了アドレスが変化する直前か
ら最初に入力されるシリアルクロックまで禁止する第1
の比較回路と、カラムアドレスストローブ(/CAS)
信号に基づいてアドレスを取り込んでSAMの入出力開
始アドレス(TAP ADDRESS)を保持する第1
のレジスタと、第1の比較回路の比較結果に基づいて第
1のレジスタに保持されたアドレスを取り込んで保持す
る第2のレジスタと、入出力終了アドレスの分割が変化
する場合は、CMP信号に基づいて第1又は第2のレジ
スタに保持された入出力アドレスと入出力終了アドレス
とを比較し、SAMのアクティブ状態にある分割部分を
示す信号を出力制御する第2の比較回路とから構成され
る。
【0041】請求項2記載の発明は、ランダムアクセス
ポート(RAM)とシリアルアクセスポート(SAM)
との間でのスプリット転送機能及びシリアルアクセスポ
ートの入出力終了アドレス(Boundary ADD
RESS)を変化させる機能を備えた半導体記憶装置で
あって、入出力終了アドレスの分割が粗くなるか又は細
かくなるかを判定し、粗くなることを示すROUGH信
号及び細かくなることを示すFINE信号を生成する生
成回路と、単独あるいは連続したスプリット転送サイク
ル中に、SAMの入出力終了アドレスを変化させるモー
ドを実行した際に、変化前後の入出力終了アドレスの値
を比較し、FINE信号により入出力終了アドレスの分
割が細かくなる場合には、入出力開始アドレスと入出力
終了アドレスとの比較を、入出力終了アドレスが変化す
る直前から最初に入力されるシリアルクロックまで禁止
する第1の比較回路と、カラムアドレスストローブ(/
CAS)信号に基づいてアドレスを取り込んでSAMの
入出力開始アドレス(TAP ADDRESS)を保持
する第1のレジスタと、第1の比較回路の比較結果に基
づいて第1のレジスタに保持されたアドレスを取り込ん
で保持する第2のレジスタと、入出力終了アドレスの分
割が粗くなる場合は、ROUGH信号に基づいて第1又
は第2のレジスタに保持された入出力アドレスと入出力
終了アドレスとを比較し、SAMのアクティブ状態にあ
る分割部分を示す信号を出力制御する第2の比較回路と
から構成される。
ポート(RAM)とシリアルアクセスポート(SAM)
との間でのスプリット転送機能及びシリアルアクセスポ
ートの入出力終了アドレス(Boundary ADD
RESS)を変化させる機能を備えた半導体記憶装置で
あって、入出力終了アドレスの分割が粗くなるか又は細
かくなるかを判定し、粗くなることを示すROUGH信
号及び細かくなることを示すFINE信号を生成する生
成回路と、単独あるいは連続したスプリット転送サイク
ル中に、SAMの入出力終了アドレスを変化させるモー
ドを実行した際に、変化前後の入出力終了アドレスの値
を比較し、FINE信号により入出力終了アドレスの分
割が細かくなる場合には、入出力開始アドレスと入出力
終了アドレスとの比較を、入出力終了アドレスが変化す
る直前から最初に入力されるシリアルクロックまで禁止
する第1の比較回路と、カラムアドレスストローブ(/
CAS)信号に基づいてアドレスを取り込んでSAMの
入出力開始アドレス(TAP ADDRESS)を保持
する第1のレジスタと、第1の比較回路の比較結果に基
づいて第1のレジスタに保持されたアドレスを取り込ん
で保持する第2のレジスタと、入出力終了アドレスの分
割が粗くなる場合は、ROUGH信号に基づいて第1又
は第2のレジスタに保持された入出力アドレスと入出力
終了アドレスとを比較し、SAMのアクティブ状態にあ
る分割部分を示す信号を出力制御する第2の比較回路と
から構成される。
【0042】
【作用】上記構成において、請求項1又は2記載の発明
は、Boundary ADDRESSを変化させる場
合に、Boundary ADDRESSの変化前後の
値を比較し、Boundary ADDRESSが変化
する場合と変化しない場合、もしくは粗くなる場合と細
かくなる場合によってBoundary ADDRES
SとSAMの入出力開始アドレス又はSAMの入出力ア
ドレスとの比較の制御の仕方を変えるようにしている。
は、Boundary ADDRESSを変化させる場
合に、Boundary ADDRESSの変化前後の
値を比較し、Boundary ADDRESSが変化
する場合と変化しない場合、もしくは粗くなる場合と細
かくなる場合によってBoundary ADDRES
SとSAMの入出力開始アドレス又はSAMの入出力ア
ドレスとの比較の制御の仕方を変えるようにしている。
【0043】
【実施例】以下、図面を用いてこの発明の実施例を説明
する。
する。
【0044】図1は請求項1記載の発明の一実施例に係
わる半導体記憶装置の要部構成ならびに信号の流れを示
す図であり、図2は請求項2記載の発明の一実施例に係
わる半導体記憶装置の要部構成ならびに信号の流れを示
す図であり、図3は本発明の記憶装置で使用される信号
を生成する回路の構成を示す図であり、図4〜図6は本
発明の記憶装置におけるスプリット転送動作のタイミン
グチャートを示す図である。
わる半導体記憶装置の要部構成ならびに信号の流れを示
す図であり、図2は請求項2記載の発明の一実施例に係
わる半導体記憶装置の要部構成ならびに信号の流れを示
す図であり、図3は本発明の記憶装置で使用される信号
を生成する回路の構成を示す図であり、図4〜図6は本
発明の記憶装置におけるスプリット転送動作のタイミン
グチャートを示す図である。
【0045】図1において、RAM部のカラムアドレス
は、/CASがロウレベルで第1の内部アドレスレジス
タ1に取り込まれ、第1の内部アドレスレジスタ1に取
り込まれたアドレスは、SAMのカウンタアドレス(S
A0〜SAi)とBoundary ADDRESS
(BDA0〜BDAj)を比較する第1の比較器4の比
較結果が一致した際に第2の内部アドレスレジスタ2に
取り込まれ、第2の内部アドレスレジスタ2に取り込ま
れたアドレスは、第1の比較器4の比較結果が一致し、
かつSCが入力された際に第3の内部アドレスレジスタ
3に取り込まれて、SAMのカウンタアドレスとして出
力される。また、SAMのカウンタアドレス又はBou
ndary ADDRESSと第1の内部アドレスレジ
スタ1に格納されたアドレス又は第2の内部アドレスレ
ジスタ2に備えられた本発明に特徴的な退避レジスタ2
1に格納されたアドレスとを比較する第2の比較器5の
比較結果として、信号QFSが出力される。
は、/CASがロウレベルで第1の内部アドレスレジス
タ1に取り込まれ、第1の内部アドレスレジスタ1に取
り込まれたアドレスは、SAMのカウンタアドレス(S
A0〜SAi)とBoundary ADDRESS
(BDA0〜BDAj)を比較する第1の比較器4の比
較結果が一致した際に第2の内部アドレスレジスタ2に
取り込まれ、第2の内部アドレスレジスタ2に取り込ま
れたアドレスは、第1の比較器4の比較結果が一致し、
かつSCが入力された際に第3の内部アドレスレジスタ
3に取り込まれて、SAMのカウンタアドレスとして出
力される。また、SAMのカウンタアドレス又はBou
ndary ADDRESSと第1の内部アドレスレジ
スタ1に格納されたアドレス又は第2の内部アドレスレ
ジスタ2に備えられた本発明に特徴的な退避レジスタ2
1に格納されたアドレスとを比較する第2の比較器5の
比較結果として、信号QFSが出力される。
【0046】第1の比較器4は、Boundaryアド
レスの分割数の変更が生じたか否かを示す信号CMPが
ロウレベル、すなわち通常動作時に比較動作を行い、信
号CMP=H、すなわちBoundaryの切換え時に
は比較動作を行わない。また、信号CMP=L、すなわ
ち通常動作時には第1の内部アドレスレジスタ1のアド
レスが第2の比較器5に与えられ、信号CMP=H、す
なわちBoundaryの切換え時には退避レジスタ2
1のアドレスが比較器5に与えられる。
レスの分割数の変更が生じたか否かを示す信号CMPが
ロウレベル、すなわち通常動作時に比較動作を行い、信
号CMP=H、すなわちBoundaryの切換え時に
は比較動作を行わない。また、信号CMP=L、すなわ
ち通常動作時には第1の内部アドレスレジスタ1のアド
レスが第2の比較器5に与えられ、信号CMP=H、す
なわちBoundaryの切換え時には退避レジスタ2
1のアドレスが比較器5に与えられる。
【0047】図2に示す構成及び信号の流れは、図1に
示す構成及び信号の流れに比べて、単独あるいは連続し
たスプリット転送サイクル中に、SAM入出力終了アド
レスである、Boundary ADDRESSを変化
させるモードを実行した場合に、その変化前後の値の比
較を行ない、Boundary ADDRESSの分割
が粗くなる場合にハイレベルとなる信号ROUGHと、
細かくなる場合にハイレベルとなる信号FINEを設
け、第1の比較器4は信号FINEがロウレベル、すな
わち通常動作時に比較動作を行い、信号FINE=H、
すなわちBoundaryの切換え時には比較動作を行
なわず、信号ROUGH=L、すなわち通常動作時には
第1の内部アドレスレジスタ1のアドレスが第2の比較
器5に与えられ、信号ROUGH=H、すなわちBou
ndaryの切換え時には退避レジスタ21のアドレス
が比較器5に与えられるようにしたことである。
示す構成及び信号の流れに比べて、単独あるいは連続し
たスプリット転送サイクル中に、SAM入出力終了アド
レスである、Boundary ADDRESSを変化
させるモードを実行した場合に、その変化前後の値の比
較を行ない、Boundary ADDRESSの分割
が粗くなる場合にハイレベルとなる信号ROUGHと、
細かくなる場合にハイレベルとなる信号FINEを設
け、第1の比較器4は信号FINEがロウレベル、すな
わち通常動作時に比較動作を行い、信号FINE=H、
すなわちBoundaryの切換え時には比較動作を行
なわず、信号ROUGH=L、すなわち通常動作時には
第1の内部アドレスレジスタ1のアドレスが第2の比較
器5に与えられ、信号ROUGH=H、すなわちBou
ndaryの切換え時には退避レジスタ21のアドレス
が比較器5に与えられるようにしたことである。
【0048】図3において、信号STPA及び信号TA
PLC2は、比較回路31と遅延回路32及び論理ゲー
トにより生成され、信号ATAP及び信号SQXFは、
比較回路33,34及び論理ゲートにより生成され、信
号FINE及び信号ROUGHは、(CBRS+SR
T)又はCBRの時にBoundaryの変化直前から
SCが入力されるまでの間ハイレベルを出力する出力回
路35及びCBRS/CBRによるBoundaryの
変更が行われる際に、分割数が粗くなるか又は細かくな
るかを判定する判定回路36により生成される。
PLC2は、比較回路31と遅延回路32及び論理ゲー
トにより生成され、信号ATAP及び信号SQXFは、
比較回路33,34及び論理ゲートにより生成され、信
号FINE及び信号ROUGHは、(CBRS+SR
T)又はCBRの時にBoundaryの変化直前から
SCが入力されるまでの間ハイレベルを出力する出力回
路35及びCBRS/CBRによるBoundaryの
変更が行われる際に、分割数が粗くなるか又は細かくな
るかを判定する判定回路36により生成される。
【0049】なお、判定回路36により分割数が変更さ
れたことを示す信号CMPを生成するようにしてもよ
い。
れたことを示す信号CMPを生成するようにしてもよ
い。
【0050】次に、従来の技術の欄で説明したそれぞれ
の複合モード(例1〜例3)別に本発明の実施例を説明
する。
の複合モード(例1〜例3)別に本発明の実施例を説明
する。
【0051】第1のSAM複合モード(例1)の本発明
実施後のタイミングチャートを図4に示す。このモード
の問題点は、Boundary変化後にSAM Cou
nter ADDRESSとNew Boundary
ADDRESSとの比較がなされてしまい、SC(1
27)がBoundaryと見なされ、SAM Cou
nter ADDRESSが誤動作してしまうというの
は、前述した通りである。
実施後のタイミングチャートを図4に示す。このモード
の問題点は、Boundary変化後にSAM Cou
nter ADDRESSとNew Boundary
ADDRESSとの比較がなされてしまい、SC(1
27)がBoundaryと見なされ、SAM Cou
nter ADDRESSが誤動作してしまうというの
は、前述した通りである。
【0052】誤動作が生じる条件であるBoundar
yを細かくする方向に分割し直すCBRS後のSRTの
先頭からSCが入るまでの間はハイレベルとなるFIN
Eという信号を設け、図3に示すように、信号FINE
=Hの時、信号STPAをロウレベルとするような回路
を構成する。これにより、図4に示すように、SRT1
後最初のSC(127)が、SRT2におけるBoun
daryの変更が生じても誤Boundaryと見なさ
れることはなくなり、SAM CounterADDR
ESSが正常に動作することになる。
yを細かくする方向に分割し直すCBRS後のSRTの
先頭からSCが入るまでの間はハイレベルとなるFIN
Eという信号を設け、図3に示すように、信号FINE
=Hの時、信号STPAをロウレベルとするような回路
を構成する。これにより、図4に示すように、SRT1
後最初のSC(127)が、SRT2におけるBoun
daryの変更が生じても誤Boundaryと見なさ
れることはなくなり、SAM CounterADDR
ESSが正常に動作することになる。
【0053】次に、第2のSAM複合モード(例2)の
本発明実施後のタイミングチャートを図5に示す。
本発明実施後のタイミングチャートを図5に示す。
【0054】この複合モードの問題点は、SRT2にお
けるBoundary変化後、SRT1のTAP AD
DRESSとNew Boundaryとの比較が行な
われないところにある。
けるBoundary変化後、SRT1のTAP AD
DRESSとNew Boundaryとの比較が行な
われないところにある。
【0055】そこで、図1に示す新しく設けられた退避
レジスタ21の出力は以下のように動作する。SRT1
で取り込まれたTAP ADDRESSは、SRT1の
後のSC=Boundary ADDRESS(図12
に示す*d)で動くTAPLC2により退避レジスタ2
1に取り込まれる。取れ込まれたアドレスはSRT2後
まで保たれるので結果的にSRT2のTAP ADDR
ESSがSRT2後まで保持される。
レジスタ21の出力は以下のように動作する。SRT1
で取り込まれたTAP ADDRESSは、SRT1の
後のSC=Boundary ADDRESS(図12
に示す*d)で動くTAPLC2により退避レジスタ2
1に取り込まれる。取れ込まれたアドレスはSRT2後
まで保たれるので結果的にSRT2のTAP ADDR
ESSがSRT2後まで保持される。
【0056】一方、誤動作が起きる条件であるBoun
daryを粗くする方向に分割し直すCBRS後のSR
Tの先頭からSCが入るまでの間、ハイレベルとなるR
OUGHという信号を作り、信号ROUGH=Hの時、
退避レジスタ21のアドレスとNew Boundar
y ADDRESSとの比較をし直すことによって、T
AP ADDRESS(退避レジスタ21のアドレス=
383/127)はBoundaryとは見なされず、
ATAP=Lとなる。
daryを粗くする方向に分割し直すCBRS後のSR
Tの先頭からSCが入るまでの間、ハイレベルとなるR
OUGHという信号を作り、信号ROUGH=Hの時、
退避レジスタ21のアドレスとNew Boundar
y ADDRESSとの比較をし直すことによって、T
AP ADDRESS(退避レジスタ21のアドレス=
383/127)はBoundaryとは見なされず、
ATAP=Lとなる。
【0057】Boundary ADDRESSの変更
がない場合(ROUGH=L)はいままで通り、第1の
内部アドレスレジスタ1とBoundary ADDR
ESSとの比較を行なう。そのため、SRT1の1st
SCであるSC(383)となる前にATAP=Lと
なり、信号QSFは誤って切り替わることなく正常に動
作する。
がない場合(ROUGH=L)はいままで通り、第1の
内部アドレスレジスタ1とBoundary ADDR
ESSとの比較を行なう。そのため、SRT1の1st
SCであるSC(383)となる前にATAP=Lと
なり、信号QSFは誤って切り替わることなく正常に動
作する。
【0058】次に、第3のSAM複合モード(例3)の
本発明実施後のタイミングチャートを図6に示す。
本発明実施後のタイミングチャートを図6に示す。
【0059】この複合モードの問題点は、第2のSAM
複合モード(例2)と同様、CBRにおけるBound
aryの変更後、SRT1のTAP ADDRESSと
New Boundary ADDRESSとの比較が
行なわれないところにある。そこで、この実施例では、
STR1後のSC=Boundary ADDRESS
(図6に示す*h)で動くTAPLC2により、TAP
ADDRESSが退避レジスタ21に取り込まれCB
RS後まで保持される。
複合モード(例2)と同様、CBRにおけるBound
aryの変更後、SRT1のTAP ADDRESSと
New Boundary ADDRESSとの比較が
行なわれないところにある。そこで、この実施例では、
STR1後のSC=Boundary ADDRESS
(図6に示す*h)で動くTAPLC2により、TAP
ADDRESSが退避レジスタ21に取り込まれCB
RS後まで保持される。
【0060】したがって、誤動作が起きる条件であるC
BRによってBoundaryが粗くなる方向に分割し
直される場合は、CBRの先頭からSCが入るまでの
間、信号ROUGH=Hとなり、退避レジスタ21のア
ドレスとNew ADDRESSとの比較をし直すこと
によって、TAP ADDRESS(退避レジスタ21
=383/127)はBoundaryとは見なされ
ず、ATAP=Lとなる。一方、Boundary A
DDRESSの変化のない場合には、いままで通り退避
レジスタ21とBoundary ADDRESSとの
比較を行なう。そのため、SRT1の1st SCであ
るSCが“383”となる前にATAP=Lとなり、信
号QSFは誤って切り替わることなく正常に動作する。
BRによってBoundaryが粗くなる方向に分割し
直される場合は、CBRの先頭からSCが入るまでの
間、信号ROUGH=Hとなり、退避レジスタ21のア
ドレスとNew ADDRESSとの比較をし直すこと
によって、TAP ADDRESS(退避レジスタ21
=383/127)はBoundaryとは見なされ
ず、ATAP=Lとなる。一方、Boundary A
DDRESSの変化のない場合には、いままで通り退避
レジスタ21とBoundary ADDRESSとの
比較を行なう。そのため、SRT1の1st SCであ
るSCが“383”となる前にATAP=Lとなり、信
号QSFは誤って切り替わることなく正常に動作する。
【0061】以上に述べたように、上記実施例では、新
しく退避レジスタ21を設けることによって、第2の複
合モード(例2)のように、SCの入らないスプリット
転送(Dummy SRT)が入ることにより、Bou
ndaryとの比較が行なわれるべき本来の第1の内部
アドレスレジスタ1にDummy SRTのTAPAD
DRESSが取り込まれて上書きされることがなく、T
AP ADDRESSを保持できる。
しく退避レジスタ21を設けることによって、第2の複
合モード(例2)のように、SCの入らないスプリット
転送(Dummy SRT)が入ることにより、Bou
ndaryとの比較が行なわれるべき本来の第1の内部
アドレスレジスタ1にDummy SRTのTAPAD
DRESSが取り込まれて上書きされることがなく、T
AP ADDRESSを保持できる。
【0062】また、CBRS,CBRによってスプリッ
ト転送中にBoundaryが切り替わることがあって
も、Boundary ADDRESSの分割の変更を
示すCMPという信号、又はBoundary ADD
RESSの分割が粗くなるか又は細かくなるかを示すF
INE,ROUGHという信号を設けることにより、比
較すべきBoundary ADDRESSとTAP
ADDRESSを選択できる。
ト転送中にBoundaryが切り替わることがあって
も、Boundary ADDRESSの分割の変更を
示すCMPという信号、又はBoundary ADD
RESSの分割が粗くなるか又は細かくなるかを示すF
INE,ROUGHという信号を設けることにより、比
較すべきBoundary ADDRESSとTAP
ADDRESSを選択できる。
【0063】このため、スプリット転送、ダミースプリ
ット転送、CBRS、CBRをどのように組み合わせて
もSAM Counter ADDRESSと信号QS
Fを正しく制御することができる。
ット転送、CBRS、CBRをどのように組み合わせて
もSAM Counter ADDRESSと信号QS
Fを正しく制御することができる。
【0064】なお、上記実施例では、SAMのアドレス
を0〜511;BoundaryADDRESSを2分
割あるいは4分割で説明したが、本発明はこれらに限定
されるものではない。
を0〜511;BoundaryADDRESSを2分
割あるいは4分割で説明したが、本発明はこれらに限定
されるものではない。
【0065】さらに、上記実施例では、スプリット転送
はスプリットリード転送(RAM→SAM)として説明
したが、本発明はスプリットラトイ転送(SAM→RA
M)でも適用することができる。
はスプリットリード転送(RAM→SAM)として説明
したが、本発明はスプリットラトイ転送(SAM→RA
M)でも適用することができる。
【0066】以上述べたように、本発明によりデュアル
ポートメモリを画像用メモリとしてより使いやすくする
ことができる。
ポートメモリを画像用メモリとしてより使いやすくする
ことができる。
【0067】
【発明の効果】以上説明したように、請求項1又は2記
載の発明によれば、SAMの入出力開始アドレスを保持
するレジスタを2つ設けるようにしているので、SCの
入らないスプリット転送が入ることにより、Bound
aryとの比較が行なわれるべき本来の第1のレジスタ
にTAP ADDRESSが取り込まれて上書きされる
ことがなくなり、TAP ADDRESSを確実に保持
できる。
載の発明によれば、SAMの入出力開始アドレスを保持
するレジスタを2つ設けるようにしているので、SCの
入らないスプリット転送が入ることにより、Bound
aryとの比較が行なわれるべき本来の第1のレジスタ
にTAP ADDRESSが取り込まれて上書きされる
ことがなくなり、TAP ADDRESSを確実に保持
できる。
【0068】また、スプリット転送中にBoundar
yが切り替わることがあっても、Boundary A
DDRESSの分割の変更を示す信号、又はBound
ary ADDRESSの分割が変化するか否かを示す
信号、又は粗くなるか細かくなるかを示す信号を設ける
ようにしたので、比較すべきBoundary ADD
RESSとTAP ADDRESSを選択でき、スプリ
ット転送ならびにスプリット転送における複合モードで
の分割されたSAMを正確に切り替え制御することがで
きる。
yが切り替わることがあっても、Boundary A
DDRESSの分割の変更を示す信号、又はBound
ary ADDRESSの分割が変化するか否かを示す
信号、又は粗くなるか細かくなるかを示す信号を設ける
ようにしたので、比較すべきBoundary ADD
RESSとTAP ADDRESSを選択でき、スプリ
ット転送ならびにスプリット転送における複合モードで
の分割されたSAMを正確に切り替え制御することがで
きる。
【図1】請求項1記載の発明の一実施例に係わる半導体
装置の構成及び信号の流れを示す図である。
装置の構成及び信号の流れを示す図である。
【図2】請求項2記載の発明の一実施例に係わる半導体
装置の構成及び信号の流れを示す図である。
装置の構成及び信号の流れを示す図である。
【図3】図1又は図2に示す実施例で使用されるに信号
を生成する回路の構成を示す図である。
を生成する回路の構成を示す図である。
【図4】図1又は図2に示す実施例のタイミングチャー
トを示す図である。
トを示す図である。
【図5】図1又は図2に示す実施例のタイミングチャー
トを示す図である。
トを示す図である。
【図6】図1又は図2に示す実施例のタイミングチャー
トを示す図である。
トを示す図である。
【図7】従来のデュアルポートメモリの構成を示す図で
ある。
ある。
【図8】従来構成におけるSAM内部アドレスの流れを
示す図である。
示す図である。
【図9】従来のスプリット転送動作のタイミングチャー
トを示す図である。
トを示す図である。
【図10】従来のスプリット転送動作に使用される信号
を生成する構成を示す図である。
を生成する構成を示す図である。
【図11】従来のスプリット転送動作における複合モー
ドのタイミングチャートを示す図である。
ドのタイミングチャートを示す図である。
【図12】従来のスプリット転送動作における複合モー
ドのタイミングチャートを示す図である。
ドのタイミングチャートを示す図である。
【図13】従来のスプリット転送動作における複合モー
ドのタイミングチャートを示す図である。
ドのタイミングチャートを示す図である。
1,81 第1の内部アドレスレジスタ
2,82 第2の内部アドレスレジスタ
3,83 第3の内部アドレスレジスタ
4,84 第1の比較器
5,85 第2の比較器
21 退避レジスタ
31,33,34 比較回路
32 遅延回路
35 出力回路
36 判定回路
フロントページの続き
(56)参考文献 特開 平5−274864(JP,A)
特開 平5−274862(JP,A)
特開 平3−176887(JP,A)
特開 平5−114287(JP,A)
特開 平3−263683(JP,A)
特開 昭59−56276(JP,A)
特開 平5−135572(JP,A)
特開 平6−332791(JP,A)
(58)調査した分野(Int.Cl.7,DB名)
G11C 11/401 - 11/4099
Claims (2)
- 【請求項1】 ランダムアクセスポート(RAM)とシ
リアルアクセスポート(SAM)との間でのスプリット
転送機能及びシリアルアクセスポートの入出力終了アド
レス(Boundary ADDRESS)を変化させ
る機能を備えた半導体記憶装置であって、 入出力終了アドレスの分割が変化するか否かを判定し、
判定結果を示すCMP信号を生成する生成回路と、 単独あるいは連続したスプリット転送サイクル中に、S
AMの入出力終了アドレスを変化させるモードを実行し
た際に、変化前後の入出力終了アドレスの値を比較し、
CMP信号により入出力開始アドレスと入出力終了アド
レスとの比較を、入出力終了アドレスが変化する直前か
ら最初に入力されるシリアルクロックまで禁止する第1
の比較回路と、 カラムアドレストスローブ(/CAS)信号に基づいて
アドレスを取り込んでSAMの入出力開始アドレス(T
AP ADDRESS)を保持する第1のレジスタと、 第1の比較回路の比較結果に基づいて第1のレジスタに
保持されたアドレスを取り込んで保持する第2のレジス
タと、 入出力終了アドレスの分割が変化する場合は、CMP信
号に基づいて第1又は第2のレジスタに保持された入出
力アドレスと入出力終了アドレスとを比較し、SAMの
アクティブ状態にある分割部分を示す信号を出力制御す
る第2の比較回路とを有することを特徴とする半導体記
憶装置。 - 【請求項2】 ランダムアクセスポート(RAM)とシ
リアルアクセスポート(SAM)との間でのスプリット
転送機能及びシリアルアクセスポートの入出力終了アド
レス(Boundary ADDRESS)を変化させ
る機能を備えた半導体記憶装置であって、 入出力終了アドレスの分割が粗くなるか又は細かくなる
かを判定し、粗くなることを示すROUGH信号及び細
かくなることを示すFINE信号を生成する生成回路
と、 単独あるいは連続したスプリット転送サイクル中に、S
AMの入出力終了アドレスを変化させるモードを実行し
た際に、変化前後の入出力終了アドレスの値を比較し、
FINE信号により入出力終了アドレスの分割が細かく
なる場合には、入出力開始アドレスと入出力終了アドレ
スとの比較を、入出力終了アドレスが変化する直前から
最初に入力されるシリアルクロックまで禁止する第1の
比較回路と、 カラムアドレストスローブ(/CAS)信号に基づいて
アドレスを取り込んでSAMの入出力開始アドレス(T
AP ADDRESS)を保持する第1のレジスタと、 第1の比較回路の比較結果に基づいて第1のレジスタに
保持されたアドレスを取り込んで保持する第2のレジス
タと、 入出力終了アドレスの分割が粗くなる場合は、ROUG
H信号に基づいて第1又は第2のレジスタに保持された
入出力アドレスと入出力終了アドレスとを比較し、SA
Mのアクティブ状態にある分割部分を示す信号を出力制
御する第2の比較回路とを有することを特徴とする半導
体記憶装置。
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