JP3524384B2 - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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- JP3524384B2 JP3524384B2 JP16093798A JP16093798A JP3524384B2 JP 3524384 B2 JP3524384 B2 JP 3524384B2 JP 16093798 A JP16093798 A JP 16093798A JP 16093798 A JP16093798 A JP 16093798A JP 3524384 B2 JP3524384 B2 JP 3524384B2
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- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Semiconductor Memories (AREA)
Description
ダムアクセスメモリ(DRAM)などのような半導体メ
モリ装置に係り、特にチップのサイズを縮小し、ライン
ローディングを低減するように改善した配置構造(Layo
ut)を有する半導体メモリ装置に関する。
要求を満足させるために、半導体メモリ装置の製造コス
トの削減、メモリセルの高集積化、動作速度の高速化の
ための研究を行っている。例えば、メモリセルのサイズ
を最小にして、制限されたチップ面積により多数のメモ
リセルを配置する研究や、チップのセル領域以外の領域
である周辺回路領域の回路配置を最適にする研究が活発
に行われている。周辺回路領域の回路配置の効率化は、
チップの全体面積中のセル面積の占有比率を高める高集
積化のスキームと密接に関係する。
のような半導体メモリ装置の平面配置図である。図1に
示すように、従来の半導体メモリ装置においては、半導
体チップのセル領域に多数のサブアレーブロック7a,
7b,..,7tが、所定の数のサブアレイブロック毎
に4ブロックに分割されている。周辺回路領域は、チッ
プの全体領域からセル領域を除いた領域である。
に横方向に配置されたパッド層1a,1bと、パッド層
1a,1bを中心として上下対称に配置されたサブアレ
ーブロック制御回路6a,6c並びに6b,6dと、パ
ッド層1a,1bを中心としてサブアレーブロック制御
回路6a,6c並びに6b,6dより遠くに対称に配置
されたローデコーダ(Row Decoder)5a,5c並びに
5b,5dと、パッド層1a,1bの内側の端部を基に
して縦方向に対称に配置されたカラムデコーダ(Column
Decoder)9a,9c並びに9b,9dと、カラムデコ
ーダ9aと9bとの間並びにカラムデコーダ9cと9d
との間にそれぞれ配置されたバッファ・コントロール部
2a,2b並びに2c,2dと、バッファ及びコントロ
ール部2aと2bとの間に配置されたカラムリダンダン
シ回路(Column Redundancy circuit)4a及びローリ
ダンダンシ回路3aと、バッファ・コントロール部2c
と2dとの間に配置されたカラムリダンダンシ回路4b
及びローリダンダンシ回路3bとが配置されている。
れたメモリセルに連結されているビットラインと基準ビ
ットラインとの間の電位差を感知増幅するビットライン
センスアンプと、該センスアンプが隣接するサブアレー
ブロックにより共有されるように該隣接するサブアレー
ブロックのうちいずれか一つのサブアレーブロックが活
性化するとき、もう一つのブロックを非活性化させるア
レー選択スイッチング部と、データの入/出力を行うた
めの入/出力ゲート部とが配置されている。
ワイヤボンディングされる多数のパッドを備え、該パッ
ドは、それぞれ外部から印加される電源及び読み出し/
書き込み動作のための各種の信号をチップの内部に供給
したり、読み出されたデータを外部に出力する役割を果
たす。この各種の信号は、アドレス信号、ローアドレス
ストロ−ブ信号(RAS:Row Address Strobe Signa
l)及びカラムアドレスストロ−ブ信号(CAS:Colum
n Address Strobe Signal)を含む。また、この各種の
信号は、パッド層1a,1bを通してバッファ・コント
ロール部2a,2b,2c,2dに印加される。バッフ
ァ・コントロール部2a,2b,2c,2dは、入/出
力バッファ、コントロールバッファ及びアドレスバッフ
ァを備える。また、バッファ・コントロール部2a,2
b,2c,2dは、印加されるアドレス信号をマルチプ
レクシングしてロー及びカラムアドレスとして前記アド
レスバッファにラッチし、前記入/出力バッファに貯蔵
されている読み出しデータを外部に出力する。
にローリダンダンシ回路3a及び3bは、それぞれカラ
ム及びローリダンダンシ動作のためにレーザーや電流に
より切断可能な多数のポリシリコンフューズを有するロ
ー及びカラム用のフューズボックスを内部に備える。
アドレス信号をデコーディングすることにより選択され
たノーマルワードラインを非活性化させ、これに対応す
るスペアワードラインを活性化させることをいう。ノー
マルワードラインは、一つのワードラインに連結されて
いる多数のメモリセルのうち、少なくとも一つのメモリ
セルにテスト段階で欠陥が発見された場合に、これをリ
ダンダンシメモリセルで置換するためにスペアワードラ
インに取り替えられる。このために前記フューズはトリ
ミング(trim)される。
レス信号をデコーディングすることにより選択されたノ
ーマルビットラインを非活性化させ、これに対応するス
ペアビットラインを活性化させることをいう。カラムリ
ダンダンシ回路4a,4bも、それぞれカラムフューズ
ボックスを備える。このカラムフューズボックスの全体
サイズは、通常のローフューズボックスの全体サイズの
1/4程度に過ぎない。
5dは、セル領域の周辺に隣接して配置されており、印
加されるローアドレスをデコーディングして、多数のワ
ードラインのうちいずれか一つを指定するための選択信
号を出力する機能を有している。ここで、印加されるロ
ーアドレスは、例えば、バッファ・コントロール部2
a,2b,2c,2d内に設けられたローアドレスバッ
ファと、ローアドレス中の一部をプリデコーディングす
るロープリデコーダとから出力される。各ワードライン
には、同一の行に属する複数のメモリセルが連結されて
いる。
6b,6dは、複数のサブアレーブロック7a,7
b,..,7tを制御して、メモリセルからデータを読
み出したり、メモリセルにデータを書き込んだりする。
より具体的には、サブアレーブロック制御回路6a,6
b,6c,6dは、ロー及びカラムアドレスを受信し
て、読み出し動作モードでは、ビットライン及びデータ
バスラインにあるセンスアンプの動作を制御し、書き込
み動作モードでは、書き込みドライバを制御する。
tは、それぞれ一つのアクセストランジスタと一つのス
トレージキャパシタからなる多数のデータ貯蔵用のメモ
リセルを備える。該メモリセルは、多数の行と列により
マトリックスが構成されるように配列される。また、ア
クセストランジスタのゲートはワードラインと連結さ
れ、そのドレインはビットラインと連結されている。
及び3bの配置関係をより詳しく示す配置図であり、図
1のレイアウトの約半分を示したものである。なお、図
1を反時計方向に90°回転させて見ると、ローリダン
ダンシ回路3a及び3b内のフューズボックス3ai及
び3biの配置関係がより容易に理解される。
bのうち、一つのパッド層1aが図面の中央に示されて
いる。図1に示すサブアレーブロック制御回路6aは、
図2に示すように、パッド層1aの左側に、二つの回路
6ai及び6ajに分割して配置されている。また、図
1に示すサブアレーブロック制御回路6cは、図2に示
すように、パッド層1aの右側に、二つの回路6ci及
び6cjに分割して配置されている。
e,7d,7cを一例として説明すると、図2に示すよ
うに、ローデコーダ5aは、ローデコーダ5ai,5a
j,5akに分割して配置され、ローデコーダ5cは、
ローデコーダ5ci,5cj,5ckに分割して配置され
ている。図2に示すレイアウトは、パッド層1aを挟ん
で左右対称の構造を有するので、以下では、パッド層1
aの左側のレイアウトに関してのみ説明する。
ック7e,7d,7cは、図1に示すものと同一であ
る。各サブアレーブロック7e,7d,7cには、複数
のリダンダンシメモリセルを有するリダンダンシセルブ
ロック7spが存在し、サブアレーブロック7eと7d
との間の領域(図1に示す領域80)内には、アレー選
択スイッチング部80a、センスアンプ80b、入出力
ゲート部80c及びアレー選択スイッチング部80dが
配置されている。また、サブアレーブロック7dと7c
との間の領域(図1に示す領域80)内には、アレー選
択スイッチング部80e、センスアンプ80f、入出力
ゲート部80g及びアレー選択スイッチング部80hが
配置されている。
配置される図2に示すフューズボックス3aiは、多数
のポリシリコンフューズをその内部に備え、カラムフュ
ーズボックスのサイズの約4倍の大きさを有する。
て出力されるリダンダンシイネーブル信号REDi〜R
EDnは、それぞれ一つずつローデコーダ5ai,5a
j,5akの内部に印加され、パッド層1aを通して入
力されるアドレス信号A0〜A11は、ロープリデコー
ダ21aに印加される。ロープリデコーダ21aの出力
バスを通して出力されるプリデコーディングローアドレ
スDRAi〜DRAnは、ローデコーダ5ai,5a
j,5ak並びにフューズボックス3aiに印加され
る。
Di〜REDnを伝達するバスと、プリデコーディング
ローアドレスDRAi−DRAnを伝達するバスとは、
図2に示すA領域で交差する。両バスを通常のワードラ
イン層の上部で互いに電気的に隔離されるように交差さ
せるためには、両バスを相異なる層に配置する必要があ
る。したがって、設計時に、A領域のサイズを十分に考
慮に入れるべきである。また、図2に示すB領域にリダ
ンダンシイネーブル信号REDi〜REDnを伝達する
バスが位置するので、該バスのライン数と幅に相当する
だけチップのサイズは増加する。さらに、リダンダンシ
イネーブル信号REDi〜REDnを伝達するバスの一
部は、図2において、最も遠いローデコーダ5akまで
配線されるので、装置の動作時におけるラインローディ
ング(line loading)が増加する。したがって、電力の
消耗が増える。そして、さらに、ロープリデコーダ21
aから出力されるプリデコーディングローアドレスDR
Ai〜DRAnは、ローデコーダには直接的に印加され
るが、フューズボックス3aiには他のバスを通して印
加される。これにより、チップ内の占有面積が増加す
る。
においては、カラムデコーダとローデコーダとの間にフ
ューズボックスが配置されるているため、チップのサイ
ズが大きく、バスのラインローディングも大きいという
問題点がある。したがって、半導体メモリチップのサイ
ズを最小化し、ラインローディングを低減することがで
きる配置構造を有する半導体メモリ装置が強く求められ
ている。
は、メモリチップのサイズを小さくし、ラインローディ
ングを低減することができる、改善した周辺回路領域の
レイアウトを有する半導体メモリ装置を提供することに
ある。
のフューズボックスを周辺回路領域内に最適に配置し
た、改善したレイアウトを有する半導体メモリ装置を提
供することにある。
に信号を印加するためのバスが互いに交差せず、リダン
ダンシイネーブル信号を伝えるバスのライン数と幅に依
存することがなく、チップのサイズを縮小させることが
できる周辺回路領域を有する半導体メモリ装置を提供す
ることにある。
ンシ用のフューズボックスが、ロープリデコーダの出力
バスを該ローデコーダと共有した配置構造を有するDR
AMを提供することにある。
め、本発明に係る半導体メモリ装置は、データの読み出
し、書き込みのためのメモリセルを有するセル領域と周
辺回路領域とを備える半導体メモリ装置において、前記
セル領域の周辺に配置され、印加されるローアドレスを
デコーディングして多数のワードラインのうち、いずれ
か一つを指定するための選択信号を出力するローデコー
ダと、それぞれ複数の前記メモリセルを含む複数のサブ
アレーブロックを制御してデータの入出力を可能にする
サブアレーブロック制御回路と、前記ローデコーダと前
記サブアレーブロック制御回路との間に配置され、欠陥
のあるワードラインをスペアワードラインによって置換
するための切断可能なフューズを含むフューズボックス
を有するローリダンダンシ回路とを備えることを特徴と
する半導体メモリ装置を提供する。
し、ラインローディングを低減することのできる半導体
メモリ装置の周辺回路領域のレイアウトに関する本発明
の好適な実施の形態を添付図面を参照して詳しく説明す
る。なお、図面において、同一の構成要素又は類似の構
成要素に対しては、可能な限り同一又は類似の符号を使
用する。以下の説明では、具体的な特定の事項を示す
が、本発明は、これらによって限定されるものでなく、
各種の変形が当技術分野で通常の知識を有する者により
可能なのは明らかである。また、関連する周知技術につ
いては適宜説明を省略する。
半導体メモリ装置の平面配置図である。図3において、
半導体チップのセル領域には、図1と同様に、多数のサ
ブアレーブロック7a,7b,..,7tが、所定の数
のサブアレイブロック毎に4ブロックに分割されてい
る。周辺回路領域内のパッド層1a,1b、サブアレー
ブロック制御回路6a,6c並びに6b,6d、ローデ
コーダ5a,5c並びに5b,5d、カラムデコーダ9
a,9c並びに9b,9dは、図1に示す配置と同様で
ある。
ンシ回路3aは、ローデコーダ5aとサブアレーブロッ
ク制御回路6aとの間に配置され、ローリダンダンシ回
路3bは、ローデコーダ5bとサブアレーブロック制御
回路6bとの間に配置されている。同様に、ローリダン
ダンシ回路3c及び3dは、それぞれ対応するローデコ
ーダとサブアレーブロック制御回路との間に配置され
る。このようにローリダンダンシ回路を配置することに
よりチップのサイズを最小化し、ラインローディングを
低減することができる。図示の便宜上、図1に示すバッ
ファ・コントロール部2a及び2b並びにカラムリダン
ダンシ回路4aは、一括して参照符号24aで示してい
る。参照符号80の領域の配置は図1と同一である。ま
た、図3における各ブロックの機能及び動作は図1に示
すものと同一である。
3a及び3c内のフューズボックス及びそれらの周辺部
分のレイアウトの詳細図である。なお、図3と図4との
関係は、図1と図2との関係と同一である。
が図面の中央に示されている。サブアレーブロック制御
回路6ai,6aj,6ci,6cjと、ローデコーダ
5ai,5aj,5ak,5ci,5cj,5ckは、
図2の場合と同様に配置されているが、該ローデコーダ
とサブアレーブロック制御回路との間には、それぞれ対
応する六つのフューズボックス3ai,3aj,3a
k,3ci,3cj,3ckが、図2の場合とは異なる
ように配置されている。なお、図4に示すレイアウト
は、左右対称の構造を有するので、以下では、パッド層
1aの左側の配置構造を主として説明する。
出力バスを通して出力されるプリデコーディングローア
ドレスDRAi〜DRAnは、ローデコーダ5ai,5
aj,5akとフューズボックス3ai,3aj,3a
kとに共通に印加される。図4においては、図2のよう
にリダンダンシイネーブル信号REDi〜REDnを伝
達するバスとプリデコーディングローアドレスDRAi
〜DRAnを伝達するバスが互いに交差するということ
がない。また、リダンダンシイネーブル信号REDi〜
REDnを伝達するバスが各ローデコーダとそれぞれ対
応するので、チップのサイズが増加せず、ラインローデ
ィングが低減する。これにより、電力の消耗を最少とす
ることができる。
スについてのチップ内の配置関係を示す。図6に示すよ
うに、フューズボックス3ajは、ローデコーダ5aj
とサブアレーブロック制御回路6aiとの間に配置され
ている。ローデコーダ5ajは、実質的に、プリデコー
ディングローアドレスDRAi〜DRAnを伝達するバ
ス層の下部に配置されている。
ドラインWLiに連結されたメモリセルに欠陥がなけれ
ば、ローデコーダ5ajは、印加されるプリデコーディ
ングローアドレスDRAi〜DRAnを受けて、これを
デコーディングして当該ワードラインを指定するための
選択信号をノーマルワードラインドライバ(図示せず)
に出力する。しかしながら、該当するワードラインWL
iに連結されたメモリセルのうち、いずれか一つに欠陥
がある場合には、当該ワードラインWLiはスペアワー
ドラインSWLiに取り替えられる。この場合、フュー
ズボックス3ajは、トリミングされているので、リダ
ンダンシイネーブル信号REDiが活性化されて、例え
ばNMOSトランジスタからなるリダンダンシワードラ
インドライバ3aj1に供給される。スペアワードライ
ンSWLiが活性化される場合、ノーマルワードライン
WLiは非活性化される。
3ajは、ローデコーダ5ajの上部に配置されている
バスに直角に連結されたバスを通してプリデコーディン
グアドレスDRAi〜DRAnを受ける。チップのサイ
ズの縮小のために、該直角に連結されたバス層は、ロー
デコーダ5ajの上部に配置されているバス層の上部に
配置することもできる。
スに関する具体的な回路図である。このフューズボック
スは、フューズ部100、入力部200、プリーチャー
ジ・出力部300を有する。フューズ部100は、多数
のフューズF1〜F8と、フューズF1〜F8にそれぞ
れ連結されたNMOSトランジスタ51,53,..,
67とで構成される。プリーチャージ・出力部300
は、プリーチャージ信号PDPXにゲートが連結された
PMOSトランジスタ41と、電源電圧Vccにソース
が連結されたPMOSトランジスタ43と、トランジス
タ43のゲートに出力端が連結され、フューズ部100
の出力端に入力端が連結されたインバータ45と、フュ
ーズ部100の出力端に直列に連結された駆動用のイン
バータ47及び49とで構成される。
レスDRAi〜DRAnを入力するために、図6に示す
ローデコーダ5aj上に配置されたバスに直角に連結さ
れ、他の層に配置されたバスからなる。
ーブロック制御回路との間にフューズボックスを配置す
ることにより、フューズボックスの出力を、隣接して配
置されたローデコーダに迅速に印加することができる。
その結果、リダンダンシイネーブル信号を伝達するバス
とプリデコーディングローアドレスを伝達するバスとの
オーバーラップの問題を解決すると共にラインローディ
ングの増加という問題を解決することができる。
を適正化にすることにより、チップの面積を縮小させる
と共にラインローディングを低減して電力の消耗を小さ
くすることができる。
を詳しく示す配置図。
装置の平面配置図。
ボックスのチップ内の配置関係を詳しく示す配置図。
回路図。
ップ内の配置関係を示す図。
ング部 80b,80f センスアンプ 80c、80g 入出力ゲート部 9a,9b,9c,9d カラムデコーダ 21a ロープリデコーダ 3ai,3bi フューズボックス 3aj1 リダンダンシワードラインドライバ 5ai,5aj,5ak,5ci,5cj,5ck ロ
ーデコーダ 6ai,6aj,6ci,6cj サブアレーブロック
制御回路 DRAi〜DRAn プリデコーディングローアドレス DRA0〜DRAn プリデコーディングローアドレス DRA0B〜DRAnB プリデコーディングローアド
レス(反転) REDi〜REDn リダンダンシイネーブル信号 A0〜A11 アドレス信号 100 フューズ部 200 入力部 300 プリーチャージ・出力部 F1〜F8 フューズ
Claims (2)
- 【請求項1】 データの読み出し、書き込みのためのメ
モリセルを有するセル領域と周辺回路領域とを備える半
導体メモリ装置において、 前記セル領域の周辺に配置され、印加されるローアドレ
スをデコーディングして多数のワードラインのうち、い
ずれか一つを指定するための選択信号を出力するローデ
コーダと、 それぞれ複数の前記メモリセルを含む複数のサブアレー
ブロックを制御してデータの入出力を可能にするサブア
レーブロック制御回路と、 前記ローデコーダと前記サブアレーブロック制御回路と
の間に配置され、欠陥のあるワードラインをスペアワー
ドラインによって置換するための切断可能なフューズを
含むフューズボックスを有するローリダンダンシ回路
と、 を備えることを特徴とする半導体メモリ装置。 - 【請求項2】 前記フューズボックスは、前記ローデコ
ーダの部分に配置されたローアドレスバスラインに連結
されたバスラインであって、該ローアドレスバスライン
の層と異なる層に配置されたバスライン通してローアド
レスを受け取ることを特徴とする請求項1に記載の半導
体メモリ装置。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR97-63404 | 1997-11-27 | ||
KR1019970063404A KR100278723B1 (ko) | 1997-11-27 | 1997-11-27 | 개선된레이아웃을가지는반도체메모리장치 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH11177063A JPH11177063A (ja) | 1999-07-02 |
JP3524384B2 true JP3524384B2 (ja) | 2004-05-10 |
Family
ID=19525755
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP16093798A Expired - Fee Related JP3524384B2 (ja) | 1997-11-27 | 1998-06-09 | 半導体メモリ装置 |
Country Status (3)
Country | Link |
---|---|
US (1) | US6094382A (ja) |
JP (1) | JP3524384B2 (ja) |
KR (1) | KR100278723B1 (ja) |
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1997
- 1997-11-27 KR KR1019970063404A patent/KR100278723B1/ko not_active IP Right Cessation
-
1998
- 1998-06-09 JP JP16093798A patent/JP3524384B2/ja not_active Expired - Fee Related
- 1998-11-25 US US09/200,008 patent/US6094382A/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
KR19990042561A (ko) | 1999-06-15 |
KR100278723B1 (ko) | 2001-01-15 |
JPH11177063A (ja) | 1999-07-02 |
US6094382A (en) | 2000-07-25 |
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A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040126 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A61 | First payment of annual fees (during grant procedure) |
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R250 | Receipt of annual fees |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110220 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
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