JP2666526B2 - 半導体記憶装置 - Google Patents

半導体記憶装置

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JP2666526B2 JP2160161A JP16016190A JP2666526B2 JP 2666526 B2 JP2666526 B2 JP 2666526B2 JP 2160161 A JP2160161 A JP 2160161A JP 16016190 A JP16016190 A JP 16016190A JP 2666526 B2 JP2666526 B2 JP 2666526B2
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Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体基板上に形成された半導体記憶装置に
関し、特にデータ入力端子とデータ出力端子とが共通の
端子として設けられた半導体記憶装置に関する。
〔従来の技術〕
読み出し及び書き込み動作の可能な半導体記憶装置
（以下RAMと記す）は大容量かつ高速動作可能な記憶装
置として多用されている。このようなRAMにおいては外
部端子数を減少させ、かつ外部のデータバスとの接続の
整合を取るためにデータ入力端子とデータ出力端子とを
共通のデータ入出力（I/O）端子として設けることが慣
用されている。すなわち、データI/O端子はRAM内部にお
いて、データ入力回路に接続されるとともにデータ出力
回路に接続される。データ入力回路は外部から供給され
る書込み制御信号（▲▼）が活性レベルの時に動作
状態とされ、その時のデータI/O端子の論理レベルに従
った書込みデータをメモリセルアレイに供給し、書込み
動作を行なう。他方データ出力回路は外部から供給され
る読み出し制御信号（▲▼が活性レベルでかつ上記
書込み制御信号が不活性レベルの時に付勢され、選択さ
れたメモリセルから読み出されたデータをデータI/O端
子へ出力する。
上述のRAMではデータ入力回路は書き込み制御信号の
みによって制御されている。
すなわち、書込み動作中は、書込み制御信号（▲
▼）の活性レベルによりデータ出力回路の動作を不能に
し、読出し制御信号（▲▼）が活性レベルとなって
も読出し動作は行なわれないので、外部よりデータI/O
端子に印加されているデータレベルがRAMの読出しデー
タによって異常になることはない。
しかし、読出し動作中は読み出し制御信号でデータ入
力回路の動作を不能にしてはおらず、書込み制御信号
（▲▼）は不活性レベルで読出し制御信号（▲
▼）を活性レベルとした場合、読出し制御信号（▲
▼）を再び不活性レベルとして読出し動作が完了するま
では書込み制御信号（▲▼）を活性レベルにするこ
とを使用条件上で禁止することにより、読出し動作中の
データI/O端子上のデータがRAM内へ誤って書込まれるこ
とを防いでいる。
しかしながら、データ出力回路は外部負荷を高速で駆
動する必要上、電流能力の大きい出力トランジスタが用
いられており、データ出力回路がデータI/O端子に新た
なデータを出力する時はデータ出力回路には大きな動作
電流が流れる。例えば、データ出力がハイレベルからロ
ーレベルに変化する時にはデータ出力回路の出力トラン
ジスタによってデータI/O端子の電荷はRAM内部の接地線
を介して接地レベルと放電される。このようなデータ出
力回路によって生ずる大きな動作電流はRAM内部の電
源，接地配線に流れ、この内部の電源接地配線の電位を
一時的に変動させる。他方上記書込み制御信号は比較的
小振巾のいわゆるTTLレベルであり、RAM内部のインバー
タ等の入力回路によって受けられ、この入力回路によっ
て論理レベルが判別されるとともにRAM内部で用いられ
るMOSレベルに変換される。この書込み制御信号を受け
る入力回路もRAM内で上記出力回路に接続する電源線、
接地線に接続されている。このため、出力回路の動作電
流によって生ぜしめられた電源線，接地線の電位変動は
そのまま書込制御信号の入力された入力回路に伝達さ
れ、入力回路の誤動作を起させる。例えば、データ出力
回路がデータI/O端子をハイレベルからローレベルに駆
動する時は、データ出力回路を介して内部接地線に大き
な電荷が流れ、接地線の電位が上昇する。この時、書き
込み制御信号が高レベルの不活性レベルにあったとする
と、入力回路の接地電位の上昇のため、この入力回路は
TTLレベルの高レベルの書込み制御信号を誤って低レベ
ルと認識し、データ入力回路を止み出し期間中に付勢し
てしまい、データ入力回路とデータ出力回路との間でデ
ータの競合を起こし、RAMを誤動作させてしまうという
欠点を有していた。
〔発明が解決しようとする課題〕
上述のように従来の半導体記憶装置は、読み出し動作
時に発生する電源線，接地線の電位変動によってデータ
書込み回路が誤動作をし易いという欠点を有している。
したがって本発明の目的は、読み出し時にデータ入力
回路が誤動作することのない半導体記憶装置を提供する
ことにある。
〔課題を解決するための手段〕
本発明による半導体記憶装置は、複数の読出し及び書
込みの可能なメモリセルを有するメモリセルアレイと、
該メモリセルアレイの少なくとも１つのメモリセルを選
択する４選択手段と、書込み時に外部から与えられたデ
ータを上記選択されたメモリセルに書込む書込み回路
と、読出し時に上記選択されたメモリセルのデータを外
部に出力する読み出し回路と、書込み制御信号と読出し
制御信号を受け、書込み制御信号が活性レベルで読出し
制御信号が非活性レベルの時にのみ上記書込み回路を動
作状態とする第１の制御回路と、上記読出し制御信号が
活性レベルで上記書込み制御信号が不活性レベルの時に
上記読出し回路を動作状態とする第２の制御回路とを有
する。
本発明によれば、第１の制御回路は書込み制御信号と
読出し制御信号の双方を受け、読出し制御信号が活性レ
ベルの時、すなわち読出し時には書込み制御信号がたと
え活性レベルとなっても書込み回路を動作状態とはいな
いように構成されている。従って本発明の記憶装置で
は、読出し時に電源ノイズ等によって書込み制御信号が
誤って非活性レベルから活性レベルと等価的になって
も、書込み回路は依然として非動作状態とされ、読出し
データと書込みデータの競合等による誤動作を効果的に
防止できる。
〔従来例〕
従来の半導体記憶装置の一例をダイナミックRAMを例
に第３図を参照して説明する。
メモリセルアレイ10には多数のメモリセルMCが行及び
列のマトリクス状に配置され、行方向にワード線WLが、
列方向にビット線BLが配置されている。行デコーダ11は
行アドレス信号XADを受けてワード線WLの１つを選択す
る。列デコーダ12は列アドレス信号YADを受けてビット
線BLの１つを列選択回路を介して内部バスラインDBに接
続する。
内部バスラインDBはデータ出力バッファ４の入力と、
データ入力バッファ３の出力に接続されている。データ
入力バッファ３の入力及びデータ出力バッファ４の出力
はデータ入出力端子I/Oに接続されている。外部から供
給される書込み制御信号▲▼は入力インバータ５に
印加されるとともに、外部から供給される読出し制御信
号▲▼とともにデータ出力制御回路２に入力されて
いる。▲▼，▲▼は共にTTL（０〜3V）レベル
の信号である。入力インバータ５の出力WEはデータ入力
制御回路１に入力される。データ入力制御回路１は出力
WEの高レベルに応答して制御信号φｉを出力し、データ
入力バッファ３を付勢する。データ出力制御回路２は▲
▼が高レベルで▲▼が低レベルの時に制御信号
φ０を出力し、データ出力バッファ４を付勢する。電源
パッド14,15はそれぞれ接地電位（GND）、電源電位（V
CC）を外部から受け、接地配線16,電源配線17にそれぞ
れ接続される。接地配線16,電源配線17は各回路に図示
のように電源電位（VCC）、接地電位（GND）を供給す
る。抵抗R1,R2は各配線16,17のパッド14,15に対する等
価的な抵抗を示したものである。
この回路は、書込み動作を行なう場合、書込み制御信
号▲▼を低レベルにすることによりデータ入力制御
回路１を動作させ、データ入力バッファ３を通じてデー
タ入出力端子I/Oに外部より印加されているデータをメ
モリセルアレイ10に伝達する。
読出し動作を行なう場合は、読出し制御信号▲▼
を低レベルにすることによりデータ出力制御回路２を動
作させ、データ出力バッファ４を通じてメモリセルアレ
イ10からのデータをデータ入出力端子I/Oに出力する。
書込み動作中は、高レベルの書込み制御信号▲▼
によりデータ出力制御回路２の動作を不能にし、読出し
制御信号▲▼が低レベルとなっても読出し動作は行
なわれないので、外部よりデータ入出力端子I/Oに印加
されているデータレベルが読出しデータによって異常に
なることはない。
しかし、読出し動作中は制御信号▲▼によってデ
ータ入力制御回路１の動作を不能にしてはおらず、書込
み制御信号▲▼は高レベルで読出し制御信号▲
▼を低レベルとした場合、読出し制御信号▲▼を再
び高レベルとして読出し動作が完了するまでは書込み制
御信号▲▼を低レベルにすることを使用条件上で禁
止することにより、読出し動作中のデータ入出力端子I/
O上のデータが書込まれることを防いでいる。
この記憶装置では、止み出し時に、データ出力バッフ
ァ４の出力トランジスタ（図示せず）は、データ入出力
端子I/Oに接続される外部負荷に対し高速なデータ出力
を要求されるため大きな電流能力が必要となり、読出し
動作時に出力トランジスタを介して大きな電流が流れ、
電源線17あるいは接地線16への雑音となる。
書込制御信号▲▼が高レベルの時、この接地線16
への雑音がデータ入力制御回路１及びインバータ８の接
地線18に入ると、インバータ８のＮチャネルMOS型のト
ランジスタQN1のゲート・ソース間の電位差が減少し、
トランジスタQN1の電流能力を低下させ、ＰチャネルMOS
型のトランジスタQP1の電流能力が勝ると、本来低レベ
ルであるべき出力WEのレベルが高レベルとなり、データ
入力制御回路１が誤作動をする。
また、TLLレベルの外部入力の信号の高レベルは最小
で2.4Vで電源レベルであるMOSレベルである内部信号の
高レベルに比べ非常に低いため、接地ラインへの雑音に
より誤作動を起こしやすい。
〔実施例〕
次に本発明の第１の実施例について第１図を参照して
説明する。
本実施例は第３図の入力インバータ５を第１図の如
く、入力として▲▼とφ０を受けるNOR回路５′に
置き代えることによって実現できる。なお、第１図にお
いて、第３図の構成素子と対応するものは同一もしくは
類似の参照符号によって示し、それらの詳細な説明は略
す。
NOR回路はＰチャンネルトランジスタQP3,QP4とＮチャ
ンネルトランジスタQN3,QN4によって構成される。
NOR回路５′は書込み制御信号▲▼が活性レベル
（低レベル）でかつ出力制御信号φ０が不活性レベル
（低レベル）のとき活性（高レベル）レベルとなり、出
力制御信号φ０が活性レベル（高レベル）のとき非活性
レベルとなる信号をWE′を出力する。このNOR回路５′
の出力信号WE′が活性レベルのとき活性（高）レベルの
データ入力制御信号φｉによりデータ入力バッファ３を
動作状態とし、NOR回路５′の出力信号が非活性（低）
レベルのとき非活性（低）レベルのデータ入力制御信号
φｉによりデータ入力バッファ３を非動作状態とするデ
ータ入力制御回路１と、読出し制御信号▲▼が活性
（低）レベルのとき活性（高）レベルのデータ出力制御
信号φ０によりデータ出力バッファ４を動作状態とし書
込み制御信号▲▼が活性（低）レベルのとき非活性
（低）レベルのデータ出力制御信号φ０によりデータ出
力バッファ４を非動作状態とするデータ出力制御回路２
とを有する構成となっている。
すなわち、この実施例においては、NOR回路５′，デ
ータ入力制御回路１及びデータ出力制御回路２により、
書込み制御信号▲▼が活性レベルのときデータ入力
バッファ３を動作状態とすると共にデータ出力バッファ
４を非動作状態とする書込み制御手段と、読出し制御信
号▲▼が活性レベルのときデータ出力バッファ４を
動作状態とすると共にデータ入力バッファ３を非動作状
態とする読出し制御手段とを形成している。
第４図にデータ出力制御回路1,NOR回路５′，データ
出力制御回路２′に係わる部分の構成を示す。データ出
力制御回路２は▲▼が入力されたインバータ22とイ
ンバータ22の出力と▲▼が入力され、その出力から
信号φ０が取り出されるNOR回路21とを有する。
データ入力制御回路１は継続接続されたインバータ2
3,24を有し、信号WE′を遅延させて信号φｉを生成して
いる。
第５図にデータ入力バッファ３およびデータ出力バッ
ファ４の構成例を示す。
データ出力バッファ４はＮチャンネルトランジスタQ
N9とＮチャンネルトランジスタQN8によって構成される
出力インバータと、インバータ35,38,39とNAND回路36,3
7によって構成される制御部とを有する。この制御部は
信号φ０が低レベルの時にトランジスタQN8,QN9のゲー
トが低レベルとなり出力インバータをハイインピーダン
ス状態とし、信号φ０が高レベルの時にバスDBのレベル
によってトランジスタQN8,QN9の一方がオン、他方がオ
ンとなる。出力インバータのトランジスタQN8のソース
は接地線16に、トランジスタQN9のドレインは電源線17
に接続されている。データ入力バッファ３はフリップフ
ロップを構成するインバータ31,32と、入力バッファと
してのインバータ34と、書込み用CMOSトランスファーゲ
ートを構成するＰチャンネルトランジスタQP7とＮチャ
ンネルトランジスタQN6と、データ取り出し用CMOSトラ
ンスファーゲートを構成するＰチャンネルトランジスタ
QP5とＮチャンネルトラジスタQNと、信号φｉの反転信
号を生成するインバータ33とを有する。データ入力バッ
ファ３は信号φｉが低レベルの時に端子I/Oのデータを
フリップフロップ（31,32）に書き込み、信号が高レベ
ルになるとフリップフロップ（31,32）にラッチされた
データをトランスファーゲート（QN5,QP5）を介してデ
ータバスDBに伝達し、メモリセルへの書込みを行なう。
次に、この実施例の動作について説明する。
データ入力制御回路１は、外部からの書込み制御信号
▲▼，読出し制御信号▲▼の入力条件によりデ
ータ入力制御信号φｉによりデータ入力バッファ３の動
作・非動作を制御し、データ入出力端子I/Oに外部より
印加されているデータをメモリセルアレイ10に伝える。
データ出力制御回路２は、書込み制御信号▲▼，
読出し制御信号▲▼の入力条件によりデータ出力制
御信号φ０によりデータ出力バッファ４の動作・非動作
を制御し、メモリセルアレイ10からのデータをデータ入
出力端子I/Oに出力する。
書込制御信号▲▼が高レベル，読出し制御信号▲
▼が低レベルで読出し動作に入った場合、データ出
力制御信号φ０が高レベル（活性レベル）となる。
この時、読出し動作による接地線16への雑音が書込み
制御信号▲▼及びデータ出力制御信号φ０を入力す
るNOR回路５′接地線16に接続する接地端すなわちトラ
ンジスタQN3,QN4のソースに加わっても、データ出力制
御信号φ０の高レベルは電源レベルであり、NOR回路
５′のＰチャネルのトランジスタQP4は遮断状態、Ｎチ
ャネルのトランジスタQN4は導通状態であるので、出力W
E′は低レベルにクランプされて高レベルとなることは
なく、データ入力制御回路１が誤作動することはない。
なお、この時出力WE′の低レベルは接地線16の電位に応
じて接地レベルより多少高くなるが、内部信号である出
力WE′は０〜5Vの振巾のMOSレベルであり、出力WE′は
依然としてMOSレベルの低レベルにあり、何ら問題は生
じない。
第２図は本発明の第２の実施例のブロック図である。
この実施例においては、データ入力制御回路１の出力
信号φｉとデータ出力制御信号φ０とで論理回路６で論
理をとってデータ入力制御信号φi2を生成し、このデー
タ入力制御信号φi2によりデータ入力バッファ３の動作
・非動作を制御する構成となっている。
書込み制御信号▲▼が高レベル，読出し制御信号
▲▼が低レベルで読出し動作に入った場合、データ
出力制御信号φ０は高レベルとなり、データ入力制御回
路１の出力信号φｉのレベルにかかわらずデータ入力制
御信号φi2は低レベル固定となりデータ入力バッファ３
は非動作状態となるため、読出し動作による接地ライン
への雑音によりデータ入力制御回路１が誤作動してもデ
ータ入力バッファ３は誤作動しない。
〔発明の効果〕
以上説明したように本発明は、読出し動作中にデータ
出力制御信号により書込み動作を不能とする構成とする
ことにより、読出し動作時に発生する接地ラインへの雑
音による誤書き込みを防止することができる効果があ
る。
【図面の簡単な説明】
第１図は本発明の第１の実施例のブロック図、第２図は
本発明の第２の実施例のブロック図、第３図は従来の半
導体記憶装置の一例を示すブロック図、第４図は第１図
のデータ入力制御回路及びデータ出力制御回路の構成例
を示すブロック図、第５図は第１図のデータ入力バッフ
ァ、データ出力バッファの構成例を示す図である。 １……データ入力制御回路、２……データ出力制御回
路、３……データ入力バッファ、４……データ出力バッ
ファ、10……メモリセルアレイ。

Claims (6)

    (57)【特許請求の範囲】
  1. 【請求項１】複数の読み出し及び書込みの可能なメモリ
    セルを有するメモリセルアレイと、該メモリセルの少な
    くとも１つのメモリセルを選択する選択手段と、書込み
    制御信号を受ける第１の入力手段と、読出し制御信号を
    受ける第２の入力手段と、データ入出力端子と、書込み
    動作時にデータ入出力端子に与えられたデータを選択さ
    れたメモリセルに書込む書込み回路と、読出し動作時に
    前記選択されたメモリセルからのデータを前記入出力端
    子に出力する読出し回路と、前記第１及び第２の入力手
    段に接続され前記書込み制御信号が非活性レベルで前記
    読出し制御信号が活性化レベルの時にのみ前記読出し回
    路を付勢する第１の制御回路と、前記第１の入力手段お
    よび前記第１の制御回路に接続し、前記書込み制御信号
    が活性レベルで前記第１の制御回路の出力が非活性レベ
    ルの時に前記書込み回路を付勢する第２の制御回路を有
    する半導体記憶装置。
  2. 【請求項２】前記第２の制御回路は第１の入力が前記第
    １の入力手段に接続され第２の入力が前記第１の制御回
    路の出力に接続されたNOR回路を有することを特徴とす
    る特許請求の範囲第１項に記載の半導体記憶装置。
  3. 【請求項３】前記第１の制御回路は入力が第１の入力手
    段に接続された第１のインバータと、第１の入力が前記
    第１のインバータの出力に接続され第２の入力が前記第
    ２の入力手段に接続されたNOR回路を有することを特徴
    とする請求の範囲第１項に記載の半導体記憶装置。
  4. 【請求項４】前記読出し回路、書込み回路、第１及び第
    ２の制御回路を共通に接続した電源配線及び接地配線を
    有することを特徴とする特許請求の範囲第１項に記載の
    半導体記憶装置。
  5. 【請求項５】前記書込み回路はフリップフロップと、前
    記入出力端子のデータに応じて前記フリップフロップの
    状態を設定する手段と、前記フリップフロップの状態に
    応じて前記選択されたメモリセルの状態を設定する手段
    とを有することを特徴とする特許請求の範囲第１項に記
    載の半導体記憶装置。
  6. 【請求項６】前記メモリセルアレイは行方向に配された
    複数のワード線と、行方向に配された複数のビット線と
    を有し、前記選択手段は前記ワード線の１つを選択する
    行デコーダと、前記ビット線の少なくとも１つを選択す
    る列デコーダを有することを特徴とする特許請求の範囲
    第１項に記載の半導体記憶装置。
JP2160161A 1989-06-19 1990-06-19 半導体記憶装置 Expired - Lifetime JP2666526B2 (ja)

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