JP3226513B2 - 演算回路、演算装置、及び半導体演算回路 - Google Patents
演算回路、演算装置、及び半導体演算回路Info
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06G—ANALOGUE COMPUTERS
- G06G7/00—Devices in which the computing operation is performed by varying electric or magnetic quantities
- G06G7/12—Arrangements for performing computing operations, e.g. operational amplifiers
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
- G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
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Description
【0001】
【発明の属する技術分野】本発明は、アナログ信号を演
算する演算回路、それを利用した演算装置及びそこでの
使用に適した半導体演算回路に関し、特に2つのアナロ
グ信号の差の絶対値を演算する演算回路及び基準パター
ンとの類似性であるマンハッタン距離を演算する演算装
置に関する。
算する演算回路、それを利用した演算装置及びそこでの
使用に適した半導体演算回路に関し、特に2つのアナロ
グ信号の差の絶対値を演算する演算回路及び基準パター
ンとの類似性であるマンハッタン距離を演算する演算装
置に関する。
【0002】
【従来の技術】近年、コンピュータ技術の発展に伴い、
データ処理技術の進歩には実に目覚ましいものがある。
しかし、人間が行っているような視覚による認識や音声
認識などの柔軟な情報処理を実現しようとすると、現在
のデジタルコンピュータでは実時間で演算結果を出すこ
とがほとんど不可能であると言われている。その理由と
して、我々が日常生活で取り扱っている情報の多くはア
ナログ量であり、これをデジタルデータとするとデータ
量が膨大になり、しかもそのデータは不正確で曖昧であ
るいうことが挙げられる。この極度に冗長なアナログデ
ータをすべてデジタル量に変換し、1つ1つ厳格なデジ
タル演算を行っている点に現在の情報処理システムの問
題点があるといえる。また、現在の情報処理システムで
は、デジタル演算を行う演算処理回路と、デジタルデー
タを保持しておくメモリが分かれており、演算処理回路
とメモリ部との間のバスボトルネックにより演算に非常
に長い時間を要することになる。
データ処理技術の進歩には実に目覚ましいものがある。
しかし、人間が行っているような視覚による認識や音声
認識などの柔軟な情報処理を実現しようとすると、現在
のデジタルコンピュータでは実時間で演算結果を出すこ
とがほとんど不可能であると言われている。その理由と
して、我々が日常生活で取り扱っている情報の多くはア
ナログ量であり、これをデジタルデータとするとデータ
量が膨大になり、しかもそのデータは不正確で曖昧であ
るいうことが挙げられる。この極度に冗長なアナログデ
ータをすべてデジタル量に変換し、1つ1つ厳格なデジ
タル演算を行っている点に現在の情報処理システムの問
題点があるといえる。また、現在の情報処理システムで
は、デジタル演算を行う演算処理回路と、デジタルデー
タを保持しておくメモリが分かれており、演算処理回路
とメモリ部との間のバスボトルネックにより演算に非常
に長い時間を要することになる。
【0003】このような問題を解決するため、アナログ
量である外界情報をそのまま取り入れてアナログ量のま
ま演算処理を行うことにより、もっと人間に類似した情
報処理を実現しようとする試みが行われている。このよ
うな情報処理の例としては、入力信号パターンとあらか
じめ記憶してあるアナログパターンとの類似性の判定処
理がある。音声や画像のコードパターンを多数記憶して
おき、入力信号パターンと各コードパターンの類似性を
判定し、もっとも類似性の高いコードパターンを抽出す
るといった処理である。類似性はユークリッド距離やマ
ッハッタン距離(差分絶対値の和)で判定するが、ユー
クリッド距離を演算するには乗算も必要であるのに対し
て、マッハッタン距離の演算は差分演算だけで行え、更
にこのような処理では相関具合を判定するのが重要で数
学的に厳密な演算は必要としないので、マッハッタン距
離で判定するのが一般的である。本発明の半導体演算回
路は、このマッハッタン距離の演算に適した回路であ
る。
量である外界情報をそのまま取り入れてアナログ量のま
ま演算処理を行うことにより、もっと人間に類似した情
報処理を実現しようとする試みが行われている。このよ
うな情報処理の例としては、入力信号パターンとあらか
じめ記憶してあるアナログパターンとの類似性の判定処
理がある。音声や画像のコードパターンを多数記憶して
おき、入力信号パターンと各コードパターンの類似性を
判定し、もっとも類似性の高いコードパターンを抽出す
るといった処理である。類似性はユークリッド距離やマ
ッハッタン距離(差分絶対値の和)で判定するが、ユー
クリッド距離を演算するには乗算も必要であるのに対し
て、マッハッタン距離の演算は差分演算だけで行え、更
にこのような処理では相関具合を判定するのが重要で数
学的に厳密な演算は必要としないので、マッハッタン距
離で判定するのが一般的である。本発明の半導体演算回
路は、このマッハッタン距離の演算に適した回路であ
る。
【0004】アナログ量のまま演算処理を行う方法が各
種提案されている。例えば、特開平3−6679号公報
は、複数のアナログ入力信号に対して加算処理を行う神
経細胞であるニューロンに類似した働きをするニューロ
ンMOSトランジスタを開示している。特開平6−53
431号公報は、このニューロンMOSトランジスタを
利用した演算回路を開示している。更に、再公表特許W
O96/30853号は、フローティングゲートを有す
る2個のMOS型トランジスタのソース又はドレインを
接続し、2つのアナログ信号及びその差分信号をコント
ロールゲートに印加することにより、2つのアナログ信
号の差の絶対値電圧を演算する半導体演算回路を開示し
ている。
種提案されている。例えば、特開平3−6679号公報
は、複数のアナログ入力信号に対して加算処理を行う神
経細胞であるニューロンに類似した働きをするニューロ
ンMOSトランジスタを開示している。特開平6−53
431号公報は、このニューロンMOSトランジスタを
利用した演算回路を開示している。更に、再公表特許W
O96/30853号は、フローティングゲートを有す
る2個のMOS型トランジスタのソース又はドレインを
接続し、2つのアナログ信号及びその差分信号をコント
ロールゲートに印加することにより、2つのアナログ信
号の差の絶対値電圧を演算する半導体演算回路を開示し
ている。
【0005】
【発明が解決しようとする課題】マッハッタン距離の演
算を行う場合、コードパターンはあらかじめ決められて
おり、入力信号とこのコードパターンとの類似性を判定
するのが一般的であり、演算回路にコードパターンを設
定した後は、各種の画像入力信号に対して連続的に演算
が行われることが望ましく、コードパターンを変更する
ことは稀である。しかし、上記の再公表特許WO96/
30853号に開示された演算回路では、演算の度に2
つのアナログ信号又はそれを処理した信号を入力する必
要がある。そのため、上記の要求を満たすのは、コード
パターンを記憶したメモリを設け、演算の度にメモリか
ら読み出した信号を演算回路の各演算セルに設定する必
要があり、演算時間が低下するだけでなく、メモリから
読み出した信号を演算回路の各演算セルに与えるための
配線が膨大になるという問題があった。また、コードパ
ターンがデジタル信号の形で記憶されている場合には、
それをアナログ信号に変換するD/A変換器が必要であ
り、回路規模が大きくなるという問題があった。
算を行う場合、コードパターンはあらかじめ決められて
おり、入力信号とこのコードパターンとの類似性を判定
するのが一般的であり、演算回路にコードパターンを設
定した後は、各種の画像入力信号に対して連続的に演算
が行われることが望ましく、コードパターンを変更する
ことは稀である。しかし、上記の再公表特許WO96/
30853号に開示された演算回路では、演算の度に2
つのアナログ信号又はそれを処理した信号を入力する必
要がある。そのため、上記の要求を満たすのは、コード
パターンを記憶したメモリを設け、演算の度にメモリか
ら読み出した信号を演算回路の各演算セルに設定する必
要があり、演算時間が低下するだけでなく、メモリから
読み出した信号を演算回路の各演算セルに与えるための
配線が膨大になるという問題があった。また、コードパ
ターンがデジタル信号の形で記憶されている場合には、
それをアナログ信号に変換するD/A変換器が必要であ
り、回路規模が大きくなるという問題があった。
【0006】更に、演算を行う場合、入力信号を演算処
理せずに直接入力できることが望ましい。本発明は、こ
のような問題を解決するもので、高速なアナログ演算で
差分の絶対値が演算できる演算回路と差分の絶対値の和
が演算できる演算装置、及びそのような回路及び装置で
使用するのに適した簡単な構成の半導体演算回路の実現
を目的とする。
理せずに直接入力できることが望ましい。本発明は、こ
のような問題を解決するもので、高速なアナログ演算で
差分の絶対値が演算できる演算回路と差分の絶対値の和
が演算できる演算装置、及びそのような回路及び装置で
使用するのに適した簡単な構成の半導体演算回路の実現
を目的とする。
【0007】
【課題を解決するための手段】図1から図3は、本発明
の演算回路及び演算装置の基本構成を示す図である。図
1の(1)に示すように、上記目的を実現するため、本
発明の第1の信号Stと第2の信号Siの差の絶対値を
演算する演算回路は、第1と第2の信号を比較して信号
値の大きな方と小さな方を識別し、大きな方から小さな
方を減算して絶対値を演算する。
の演算回路及び演算装置の基本構成を示す図である。図
1の(1)に示すように、上記目的を実現するため、本
発明の第1の信号Stと第2の信号Siの差の絶対値を
演算する演算回路は、第1と第2の信号を比較して信号
値の大きな方と小さな方を識別し、大きな方から小さな
方を減算して絶対値を演算する。
【0008】すなわち、本発明の演算回路は、第1の信
号Stと第2の信号Siの差の絶対値を演算する演算回
路であって、第1の信号と第2の信号の大きな方の信号
を出力する大入力選択回路1と、第1と第2の信号を比
較して信号値の小さな方の信号を出力する小入力選択回
路2と、大入力選択回路1の出力から小入力選択回路2
の出力を減算する減算回路3とを備えることを特徴とす
る。
号Stと第2の信号Siの差の絶対値を演算する演算回
路であって、第1の信号と第2の信号の大きな方の信号
を出力する大入力選択回路1と、第1と第2の信号を比
較して信号値の小さな方の信号を出力する小入力選択回
路2と、大入力選択回路1の出力から小入力選択回路2
の出力を減算する減算回路3とを備えることを特徴とす
る。
【0009】図1の(2)に示すように、減算回路3
は、例えば、容量6と、容量6の第1の端子と大入力選
択回路1の出力との間に設けられた第1のスイッチ4
と、容量6の第1の端子と小入力選択回路2の出力との
間に設けられた第2のスイッチ5と、容量6の第2の端
子と所定の電位の端子との間に設けられた第3のスイッ
チ7とを備える。第1のスイッチ4を遮断状態に、第3
のスイッチ7を導通状態にした上で、第2のスイッチ5
を導通状態にすると容量6が小さい方の信号レベルに充
電される。その後第3のスイッチ7を遮断状態にし、更
に第2のスイッチ5を遮断状態にするとこの充電状態が
維持される。第1のスイッチ4を導通状態にすると、第
1の端子の電圧が小さい方から大きな方に変化し、第2
の端子の電位がその変化分だけ上昇する。言い換えれ
ば、第2の端子の電位が、所定の電位から、大きな方か
ら小さな方を減じた分、すなわち差の絶対値分だけ上昇
する。このようにして第1の信号と第2の信号の差の絶
対値が演算される。
は、例えば、容量6と、容量6の第1の端子と大入力選
択回路1の出力との間に設けられた第1のスイッチ4
と、容量6の第1の端子と小入力選択回路2の出力との
間に設けられた第2のスイッチ5と、容量6の第2の端
子と所定の電位の端子との間に設けられた第3のスイッ
チ7とを備える。第1のスイッチ4を遮断状態に、第3
のスイッチ7を導通状態にした上で、第2のスイッチ5
を導通状態にすると容量6が小さい方の信号レベルに充
電される。その後第3のスイッチ7を遮断状態にし、更
に第2のスイッチ5を遮断状態にするとこの充電状態が
維持される。第1のスイッチ4を導通状態にすると、第
1の端子の電圧が小さい方から大きな方に変化し、第2
の端子の電位がその変化分だけ上昇する。言い換えれ
ば、第2の端子の電位が、所定の電位から、大きな方か
ら小さな方を減じた分、すなわち差の絶対値分だけ上昇
する。このようにして第1の信号と第2の信号の差の絶
対値が演算される。
【0010】更に、図2の(1)に示すように、容量の
第2の端子をフローティングゲート10にし、このフロー
ティングゲートをソースフォロワ回路11のゲートとすれ
ば、演算結果がソースフォロワ回路から出力される。例
えば、大入力選択回路は2個のNMOSトランジスタを
並列に接続した回路で、小入力選択回路は2個のNMO
Sトランジスタを直列に接続した回路で実現できる。そ
の場合、大入力選択回路では、一方のNMOSトランジ
スタのゲートに第1の信号を、他方のNMOSトランジ
スタのゲートに第2の信号を印加することにより、共通
のソース電極から第1と第2の信号の大きな方が出力さ
れる。また、小入力選択回路では、一方のNMOSトラ
ンジスタのゲートに第1の信号を、他方のNMOSトラ
ンジスタのゲートに第2の信号を印加することにより、
ソース電極から第1と第2の信号の小さな方が出力され
る。
第2の端子をフローティングゲート10にし、このフロー
ティングゲートをソースフォロワ回路11のゲートとすれ
ば、演算結果がソースフォロワ回路から出力される。例
えば、大入力選択回路は2個のNMOSトランジスタを
並列に接続した回路で、小入力選択回路は2個のNMO
Sトランジスタを直列に接続した回路で実現できる。そ
の場合、大入力選択回路では、一方のNMOSトランジ
スタのゲートに第1の信号を、他方のNMOSトランジ
スタのゲートに第2の信号を印加することにより、共通
のソース電極から第1と第2の信号の大きな方が出力さ
れる。また、小入力選択回路では、一方のNMOSトラ
ンジスタのゲートに第1の信号を、他方のNMOSトラ
ンジスタのゲートに第2の信号を印加することにより、
ソース電極から第1と第2の信号の小さな方が出力され
る。
【0011】更に、大入力選択回路と小入力選択回路の
第1の信号がゲートに印加されるNMOSトランジスタ
のゲートを、共通に接続されたフローティングゲートと
し、フローティングゲートに電圧を書き込む書込み回路
を設ける。これであれば、一旦記憶した第1の信号は半
永久的に維持され、第2の信号をそのまま印加するだけ
で差の絶対値が演算できるので、ベクトル量子化などに
適している。
第1の信号がゲートに印加されるNMOSトランジスタ
のゲートを、共通に接続されたフローティングゲートと
し、フローティングゲートに電圧を書き込む書込み回路
を設ける。これであれば、一旦記憶した第1の信号は半
永久的に維持され、第2の信号をそのまま印加するだけ
で差の絶対値が演算できるので、ベクトル量子化などに
適している。
【0012】同様に、大入力選択回路をPMOSトラン
ジスタを直列に接続することにより、小入力選択回路を
PMOSトランジスタを並列に接続することにより実現
できる。この場合も、大入力選択回路と小入力選択回路
の第1の信号がゲートに印加されるPMOSトランジス
タのゲートを、共通に接続されたフローティングゲート
とすることが望ましい。
ジスタを直列に接続することにより、小入力選択回路を
PMOSトランジスタを並列に接続することにより実現
できる。この場合も、大入力選択回路と小入力選択回路
の第1の信号がゲートに印加されるPMOSトランジス
タのゲートを、共通に接続されたフローティングゲート
とすることが望ましい。
【0013】図2の(2)に示すように、所定の個数の
信号で構成される第1の信号系St1, St2, …Stnと第
2の信号系Si1, Si2, …Sinの対応する信号間の差の
絶対値の和、すなわちマンハッタン距離を演算する演算
装置は、上記の第1の信号と第2の信号の差の絶対値を
演算する演算回路を複数個設けて、それぞれの演算回路
で、所定の個数の信号で構成される第1の信号系と第2
の信号系の対応する信号間の差の絶対値を演算し、複数
個の演算回路の出力の和を加算回路で演算すればマンハ
ッタン距離(差分絶対値の和)が求まる。この加算回路
は、各演算回路が容量とスイッチで構成される場合に
は、容量の第2の電極を共通に接続すれば実現できる。
この場合も、第2の端子を共通に接続されているフロー
ティングゲート10とすることが望ましく、フローティン
グゲートをソースフォロワ回路11のゲートとすれば、ソ
ースフォロワ回路が第1の信号系と第2の信号系の差の
絶対値の和を出力する。
信号で構成される第1の信号系St1, St2, …Stnと第
2の信号系Si1, Si2, …Sinの対応する信号間の差の
絶対値の和、すなわちマンハッタン距離を演算する演算
装置は、上記の第1の信号と第2の信号の差の絶対値を
演算する演算回路を複数個設けて、それぞれの演算回路
で、所定の個数の信号で構成される第1の信号系と第2
の信号系の対応する信号間の差の絶対値を演算し、複数
個の演算回路の出力の和を加算回路で演算すればマンハ
ッタン距離(差分絶対値の和)が求まる。この加算回路
は、各演算回路が容量とスイッチで構成される場合に
は、容量の第2の電極を共通に接続すれば実現できる。
この場合も、第2の端子を共通に接続されているフロー
ティングゲート10とすることが望ましく、フローティン
グゲートをソースフォロワ回路11のゲートとすれば、ソ
ースフォロワ回路が第1の信号系と第2の信号系の差の
絶対値の和を出力する。
【0014】また、図3に示すように、マンハッタン距
離を演算する別の態様の演算装置は、所定の個数の信号
で構成される第1の信号系St1, St2, …Stnと第2の
信号系Si1, Si2, …Sinの対応する信号間の差の絶対
値の和を演算する演算装置であって、第1と第2の信号
を比較して信号値の大きな方の信号を出力する大入力選
択回路1-1,1-2,…,1-nと、第1と第2の信号を比較して
信号値の小さな方の信号を出力する小入力選択回路2-1,
2-2,…,2-nとをそれぞれ有する選択回路を所定の個数分
備え、各選択回路の大入力選択回路の出力を加算する大
加算回路と、各選択回路の小入力選択回路の出力を加算
する小加算回路と、大加算回路の出力から小加算回路の
出力を減算する減算回路とを更に備える。
離を演算する別の態様の演算装置は、所定の個数の信号
で構成される第1の信号系St1, St2, …Stnと第2の
信号系Si1, Si2, …Sinの対応する信号間の差の絶対
値の和を演算する演算装置であって、第1と第2の信号
を比較して信号値の大きな方の信号を出力する大入力選
択回路1-1,1-2,…,1-nと、第1と第2の信号を比較して
信号値の小さな方の信号を出力する小入力選択回路2-1,
2-2,…,2-nとをそれぞれ有する選択回路を所定の個数分
備え、各選択回路の大入力選択回路の出力を加算する大
加算回路と、各選択回路の小入力選択回路の出力を加算
する小加算回路と、大加算回路の出力から小加算回路の
出力を減算する減算回路とを更に備える。
【0015】例えば、上記の大加算回路は、第1の端子
13-1,13-2,…,13-n が所定の個数分の選択回路の大入力
選択回路の出力に接続され、第2の端子14が共通に接続
された所定の個数分の第1の容量と、共通に接続された
第2の端子と所定の電位の端子との間に設けられたスイ
ッチ16と、第2の端子の電位レベルを出力する第1の出
力回路15とを備え、上記の小加算回路は、第1の端子18
-1,18-2,…,18-n が所定の個数分の選択回路の小入力選
択回路の出力に接続され、第2の端子19が共通に接続さ
れた所定の個数分の第2の容量と、第2の容量の第2の
端子と所定の電位の端子との間に設けられたスイッチ21
と、第2の容量の第2の端子の電位レベルを出力する第
2の出力回路20とを備える。また、減算回路は、容量23
と、容量の第1の端子と第1の出力回路の出力との間に
設けられた第1のスイッチ17と、容量の第1の端子と第
2の出力回路の出力との間に設けられた第2のスイッチ
22と、容量の第2の端子と所定の電位の端子25との間に
設けられた第3のスイッチ24とを備え、第1のスイッチ
を遮断状態に、第3のスイッチを導通状態にした上で第
2のスイッチを導通状態にし、その後第3のスイッチを
遮断状態にし、その後第2のスイッチを遮断状態にし、
その後第1のスイッチを導通状態にすることで、容量の
第2の端子から第1の信号系と第2の信号系の対応する
信号間の差の絶対値の和を出力する。
13-1,13-2,…,13-n が所定の個数分の選択回路の大入力
選択回路の出力に接続され、第2の端子14が共通に接続
された所定の個数分の第1の容量と、共通に接続された
第2の端子と所定の電位の端子との間に設けられたスイ
ッチ16と、第2の端子の電位レベルを出力する第1の出
力回路15とを備え、上記の小加算回路は、第1の端子18
-1,18-2,…,18-n が所定の個数分の選択回路の小入力選
択回路の出力に接続され、第2の端子19が共通に接続さ
れた所定の個数分の第2の容量と、第2の容量の第2の
端子と所定の電位の端子との間に設けられたスイッチ21
と、第2の容量の第2の端子の電位レベルを出力する第
2の出力回路20とを備える。また、減算回路は、容量23
と、容量の第1の端子と第1の出力回路の出力との間に
設けられた第1のスイッチ17と、容量の第1の端子と第
2の出力回路の出力との間に設けられた第2のスイッチ
22と、容量の第2の端子と所定の電位の端子25との間に
設けられた第3のスイッチ24とを備え、第1のスイッチ
を遮断状態に、第3のスイッチを導通状態にした上で第
2のスイッチを導通状態にし、その後第3のスイッチを
遮断状態にし、その後第2のスイッチを遮断状態にし、
その後第1のスイッチを導通状態にすることで、容量の
第2の端子から第1の信号系と第2の信号系の対応する
信号間の差の絶対値の和を出力する。
【0016】更に、本発明の半導体演算回路は、第1と
第2の信号を比較して信号値の大きな方の信号と小さな
方の信号をそれぞれ出力する半導体演算回路であって、
並列に接続した第1と第2のNMOSトランジスタと、
直列に接続した第3と第4のNMOSトランジスタとを
備え、第1と第3のNMOSトランジスタのゲートは、
共通に接続されたフローティングゲートであり、フロー
ティングゲートに第1の信号を書き込んだ後、第2と第
4のNMOSトランジスタのゲートに第2の信号を印加
することにより、第1と第2のNMOSトランジスタの
共通に接続されたソース電極から第1と第2の大きな方
の信号が出力され、第3と第4のNMOSトランジスタ
のソース電極から第1と第2の小さな方の信号が出力さ
れる。
第2の信号を比較して信号値の大きな方の信号と小さな
方の信号をそれぞれ出力する半導体演算回路であって、
並列に接続した第1と第2のNMOSトランジスタと、
直列に接続した第3と第4のNMOSトランジスタとを
備え、第1と第3のNMOSトランジスタのゲートは、
共通に接続されたフローティングゲートであり、フロー
ティングゲートに第1の信号を書き込んだ後、第2と第
4のNMOSトランジスタのゲートに第2の信号を印加
することにより、第1と第2のNMOSトランジスタの
共通に接続されたソース電極から第1と第2の大きな方
の信号が出力され、第3と第4のNMOSトランジスタ
のソース電極から第1と第2の小さな方の信号が出力さ
れる。
【0017】上記の半導体演算回路をPMOSトランジ
スタで構成することも可能であり、その場合には、並列
に接続した2個のPMOSトランジスタは小さな方を出
力し、直列に接続した2個のPMOSトランジスタは大
きな方を出力する。本発明の半導体演算回路は、フロー
ティングゲートに第1の信号を書き込んだ後は、第1の
信号を使用せず、第2の信号を直接トランジスタのゲー
トに印加するだけで、大きな方の信号と小さな方の信号
がそれぞれ出力される。従って、この半導体演算回路
を、上記の2つの信号の差の絶対値を演算する演算回路
及びマンハッタン距離を演算する演算装置に適用すれ
ば、別にコードパターンに相当する第1の信号系の信号
を記憶するメモリを設ける必要がなく、メモリから各半
導体演算回路のゲートまでの信号経路も必要としない。
従って、回路構成が簡単で、高速に演算が行える演算回
路及び演算装置が実現できる。
スタで構成することも可能であり、その場合には、並列
に接続した2個のPMOSトランジスタは小さな方を出
力し、直列に接続した2個のPMOSトランジスタは大
きな方を出力する。本発明の半導体演算回路は、フロー
ティングゲートに第1の信号を書き込んだ後は、第1の
信号を使用せず、第2の信号を直接トランジスタのゲー
トに印加するだけで、大きな方の信号と小さな方の信号
がそれぞれ出力される。従って、この半導体演算回路
を、上記の2つの信号の差の絶対値を演算する演算回路
及びマンハッタン距離を演算する演算装置に適用すれ
ば、別にコードパターンに相当する第1の信号系の信号
を記憶するメモリを設ける必要がなく、メモリから各半
導体演算回路のゲートまでの信号経路も必要としない。
従って、回路構成が簡単で、高速に演算が行える演算回
路及び演算装置が実現できる。
【0018】更に、半導体演算回路のフローティングゲ
ートに第1の信号を書き込んだ後、演算時に第1の信号
電圧を印加する必要はないので、半導体演算回路のフロ
ーティングゲートへの書込み回路を取り外し可能とし、
専用の書込み回路でフローティングゲートに書き込んだ
後、書込み回路を取り外した状態で使用することも可能
である。
ートに第1の信号を書き込んだ後、演算時に第1の信号
電圧を印加する必要はないので、半導体演算回路のフロ
ーティングゲートへの書込み回路を取り外し可能とし、
専用の書込み回路でフローティングゲートに書き込んだ
後、書込み回路を取り外した状態で使用することも可能
である。
【0019】
【発明の実施の形態】本発明を、ベクトル量子化による
画像圧縮処理装置の演算装置を構成する半導体演算回路
に適用した実施例を説明する。図4は、実施例における
ベクトル量子化の手法を説明する図である。図4におい
て、原画像Aは、例えば各ピクセルが8ビットのデータ
長を有する256階調の画像データであるとする。例え
ば、4×4ピクセル、すなわち16ピクセルを1ユニッ
トとすると、1ユニットのデータ量は128ビットであ
る。従って、1ユニットが取り得るパターンの種類は2
128 である。このうち、2048パターンC1、C2、
…、Ci、…を定め、これをコードブック30に記憶し
ておく。2048パターンを規定するには11ビット必
要である。原画像Aを4×4ピクセルの複数のユニット
Bに分割し、コードブック30に記憶された2048パ
ターンから各ユニットBにもっとも類似したパターンを
探し、そのコードを各ユニットに割り当てて記憶する。
画像を再生する場合には、コードブック30から各ユニ
ットにコードに対応したパターンを読み出して割り当て
る。この場合、1ユニットのデータ量が128ビットか
ら11ビットに圧縮されたことになる。
画像圧縮処理装置の演算装置を構成する半導体演算回路
に適用した実施例を説明する。図4は、実施例における
ベクトル量子化の手法を説明する図である。図4におい
て、原画像Aは、例えば各ピクセルが8ビットのデータ
長を有する256階調の画像データであるとする。例え
ば、4×4ピクセル、すなわち16ピクセルを1ユニッ
トとすると、1ユニットのデータ量は128ビットであ
る。従って、1ユニットが取り得るパターンの種類は2
128 である。このうち、2048パターンC1、C2、
…、Ci、…を定め、これをコードブック30に記憶し
ておく。2048パターンを規定するには11ビット必
要である。原画像Aを4×4ピクセルの複数のユニット
Bに分割し、コードブック30に記憶された2048パ
ターンから各ユニットBにもっとも類似したパターンを
探し、そのコードを各ユニットに割り当てて記憶する。
画像を再生する場合には、コードブック30から各ユニ
ットにコードに対応したパターンを読み出して割り当て
る。この場合、1ユニットのデータ量が128ビットか
ら11ビットに圧縮されたことになる。
【0020】図5は、各ユニットにもっとも類似したパ
ターンを探す処理を説明する図である。図5の(1)
は、原画像Aを分割した1ユニットBを示する。ユニッ
トBは、16個のピクセルを有し、各ピクセルの階調デ
ータがa〜pであるとする。図5の(2)に示すよう
に、コードブック30には2048パターンC1、…、
Ci、…、Cnが記憶されており、各パターンのピクセ
ルは、C1であればA1〜P1、CiであればAi〜P
i、CnであればAn〜Pnの階調データを有する。こ
こでは、各ピクセルの階調データの差の絶対値の和、す
なわち図5の(3)に示すマンハッタン距離がもっとも
小さくなるパターンをもっとも類似しているとする。本
発明の実施例の演算装置は、上記のマンハッタン距離の
演算と距離がもっとも小さくなるパターンの判定をアナ
ログ処理で行う。ここでは、アナログ信号ではあるが、
コードブック30に記憶された各パターンの各ピクセル
の階調データをテンプレートデータと呼ぶ。
ターンを探す処理を説明する図である。図5の(1)
は、原画像Aを分割した1ユニットBを示する。ユニッ
トBは、16個のピクセルを有し、各ピクセルの階調デ
ータがa〜pであるとする。図5の(2)に示すよう
に、コードブック30には2048パターンC1、…、
Ci、…、Cnが記憶されており、各パターンのピクセ
ルは、C1であればA1〜P1、CiであればAi〜P
i、CnであればAn〜Pnの階調データを有する。こ
こでは、各ピクセルの階調データの差の絶対値の和、す
なわち図5の(3)に示すマンハッタン距離がもっとも
小さくなるパターンをもっとも類似しているとする。本
発明の実施例の演算装置は、上記のマンハッタン距離の
演算と距離がもっとも小さくなるパターンの判定をアナ
ログ処理で行う。ここでは、アナログ信号ではあるが、
コードブック30に記憶された各パターンの各ピクセル
の階調データをテンプレートデータと呼ぶ。
【0021】図6は、本発明の実施例の演算装置の構成
を示すブロック図である。図示のように、この演算装置
は、n個の第1〜第nのパターン距離演算回路31−1
〜31−nと、第1〜第nのパターン距離演算回路31
−1〜31−nの演算した距離のうち最小距離を判定し
その最小距離のパターンを示すコードを出力する最小信
号検出回路32とを有し、画像信号にもっとも類似した
パターンのコードを出力する。nはコードブック30に
記憶されたパターンの個数であり、図4及び図5で説明
した例であれば、nは2048である。
を示すブロック図である。図示のように、この演算装置
は、n個の第1〜第nのパターン距離演算回路31−1
〜31−nと、第1〜第nのパターン距離演算回路31
−1〜31−nの演算した距離のうち最小距離を判定し
その最小距離のパターンを示すコードを出力する最小信
号検出回路32とを有し、画像信号にもっとも類似した
パターンのコードを出力する。nはコードブック30に
記憶されたパターンの個数であり、図4及び図5で説明
した例であれば、nは2048である。
【0022】画像信号は、図4に示すように原画像A
を、図5の(1)に示すような4×4ピクセルを1ユニ
ットとして複数のユニットに分割した時の各ユニットの
ピクセルa〜pの値を示すアナログ信号である。従っ
て、並行に出力される16個のアナログ信号であり、専
用のTVカメラを使用してこのような信号を並列に出力
するか、画像データを記憶したビットマップメモリから
16個のデータを並列に読み出してD/A変換して生成
する。
を、図5の(1)に示すような4×4ピクセルを1ユニ
ットとして複数のユニットに分割した時の各ユニットの
ピクセルa〜pの値を示すアナログ信号である。従っ
て、並行に出力される16個のアナログ信号であり、専
用のTVカメラを使用してこのような信号を並列に出力
するか、画像データを記憶したビットマップメモリから
16個のデータを並列に読み出してD/A変換して生成
する。
【0023】第1〜第nのパターン距離演算回路31−
1〜31−nは同じ回路であり、画像信号の各ピクセル
のアナログ値とそれぞれパターンのテンプレートデータ
の値との差の絶対値を演算し、すべて(16個)のピク
セルの差の絶対値を加算して、画像信号と各パターンの
マンハッタン距離をそれぞれ演算し、マンハッタン距離
に応じた強度のアナログ信号を出力する。最小信号検出
回路32は、第1〜第nのパターン距離演算回路31−
1〜31−nが出力するマンハッタン距離に応じたアナ
ログ信号のうち、最小強度の信号を検出し、もっともマ
ンハッタン距離の小さなパターン、すなわち画像信号に
もっとも類似したパターンを示すコードを出力する。最
小信号検出回路32は、例えば、前述の特開平6−53
431号公報に開示された最小入力を検出して、この出
力を示す信号を出力するWINNER-TAKE-ALL 回路を使用す
ることが可能であり、ここでは詳しい説明は省略する。
1〜31−nは同じ回路であり、画像信号の各ピクセル
のアナログ値とそれぞれパターンのテンプレートデータ
の値との差の絶対値を演算し、すべて(16個)のピク
セルの差の絶対値を加算して、画像信号と各パターンの
マンハッタン距離をそれぞれ演算し、マンハッタン距離
に応じた強度のアナログ信号を出力する。最小信号検出
回路32は、第1〜第nのパターン距離演算回路31−
1〜31−nが出力するマンハッタン距離に応じたアナ
ログ信号のうち、最小強度の信号を検出し、もっともマ
ンハッタン距離の小さなパターン、すなわち画像信号に
もっとも類似したパターンを示すコードを出力する。最
小信号検出回路32は、例えば、前述の特開平6−53
431号公報に開示された最小入力を検出して、この出
力を示す信号を出力するWINNER-TAKE-ALL 回路を使用す
ることが可能であり、ここでは詳しい説明は省略する。
【0024】図7は、第1〜第nのパターン距離演算回
路31−1〜31−nの1つの構成を示す図である。図
示のように、16個の演算セル41−a〜41−pと、
各演算セルの2つのNチャンネルMOSトランジスタの
フローティングゲートと容量結合したコントロールゲー
トに印加する信号を切替えるスイッチ42−a〜42−
pと、各演算セルの直列に接続されたNチャンネルMO
Sトランジスタのドレインに印加する信号を切替えるス
イッチ43−a〜43−pと、各演算セルの2つのNチ
ャンネルMOSトランジスタのゲートに印加する信号を
電源電圧VDDと画像信号の各ピクセルの信号Sia〜Sip
の間で切替えるスイッチ44−a〜44−pと、演算セ
ル41−a〜41−pの並列に接続されたNチャンネル
MOSトランジスタの出力の信号線54との接続を切替
えるスイッチ45−a〜45−pと、演算セル41−a
〜41−pの直列に接続されたNチャンネルMOSトラ
ンジスタの出力の信号線54との接続を切替えるスイッ
チ46−a〜46−pと、演算セル41−a〜41−p
の並列に接続されたNチャンネルMOSトランジスタの
出力の減算回路への接続を切替えるスイッチ47−a〜
47−pと、演算セル41−a〜41−pの直列に接続
されたNチャンネルMOSトランジスタの出力の減算回
路への接続を切替えるスイッチ48−a〜48−pと、
演算セル41−a〜41−pのフローティングゲートへ
の書込みを行う書込み回路55−a〜55−pと、減算
回路と、書込み動作時に信号線54や書込み回路55−
a〜55−pに接続される信号線56やスイッチ42−
a〜42−pや43−a〜43−pに供給する信号を出
力する書込み回路53と、各スイッチの状態を制御する
スイッチ制御回路57とを有する。減算回路は、スイッ
チ47−a〜47−pと48−a〜48−pの組に接続
される第1の電極49−a〜49−pと、共通フローテ
ィングゲート50と、共通フローティングゲート50の
接地電位端子への接続を切替えるスイッチ51と、共通
フローティングゲート50をゲートとするスースフォロ
ワ回路52とを有する。第1の電極49−a〜49−p
と共通フローティングゲート50は容量を形成する。言
い換えれば、この容量は、電極49−a〜49−pを第
1の電極とする16個の容量の第2の電極を共通に接続
し、それを共通フローティングゲートにしたものに相当
する。各演算セルにはテンプレートデータが書き込まれ
ており、信号Sa〜Spとの差分絶対値を演算する。
路31−1〜31−nの1つの構成を示す図である。図
示のように、16個の演算セル41−a〜41−pと、
各演算セルの2つのNチャンネルMOSトランジスタの
フローティングゲートと容量結合したコントロールゲー
トに印加する信号を切替えるスイッチ42−a〜42−
pと、各演算セルの直列に接続されたNチャンネルMO
Sトランジスタのドレインに印加する信号を切替えるス
イッチ43−a〜43−pと、各演算セルの2つのNチ
ャンネルMOSトランジスタのゲートに印加する信号を
電源電圧VDDと画像信号の各ピクセルの信号Sia〜Sip
の間で切替えるスイッチ44−a〜44−pと、演算セ
ル41−a〜41−pの並列に接続されたNチャンネル
MOSトランジスタの出力の信号線54との接続を切替
えるスイッチ45−a〜45−pと、演算セル41−a
〜41−pの直列に接続されたNチャンネルMOSトラ
ンジスタの出力の信号線54との接続を切替えるスイッ
チ46−a〜46−pと、演算セル41−a〜41−p
の並列に接続されたNチャンネルMOSトランジスタの
出力の減算回路への接続を切替えるスイッチ47−a〜
47−pと、演算セル41−a〜41−pの直列に接続
されたNチャンネルMOSトランジスタの出力の減算回
路への接続を切替えるスイッチ48−a〜48−pと、
演算セル41−a〜41−pのフローティングゲートへ
の書込みを行う書込み回路55−a〜55−pと、減算
回路と、書込み動作時に信号線54や書込み回路55−
a〜55−pに接続される信号線56やスイッチ42−
a〜42−pや43−a〜43−pに供給する信号を出
力する書込み回路53と、各スイッチの状態を制御する
スイッチ制御回路57とを有する。減算回路は、スイッ
チ47−a〜47−pと48−a〜48−pの組に接続
される第1の電極49−a〜49−pと、共通フローテ
ィングゲート50と、共通フローティングゲート50の
接地電位端子への接続を切替えるスイッチ51と、共通
フローティングゲート50をゲートとするスースフォロ
ワ回路52とを有する。第1の電極49−a〜49−p
と共通フローティングゲート50は容量を形成する。言
い換えれば、この容量は、電極49−a〜49−pを第
1の電極とする16個の容量の第2の電極を共通に接続
し、それを共通フローティングゲートにしたものに相当
する。各演算セルにはテンプレートデータが書き込まれ
ており、信号Sa〜Spとの差分絶対値を演算する。
【0025】まず、図8を参照して、本実施例の演算セ
ルと書込み制御回路の構成と動作を説明する。図8は、
演算セル41と書込み回路53を示す回路図であり、演
算セルは1個のみ示してある。読み出し回路124と、
比較器128と、書込み電圧制御回路133と、書込み
電圧切替え回路130とが、書込み制御回路53を構成
する。
ルと書込み制御回路の構成と動作を説明する。図8は、
演算セル41と書込み回路53を示す回路図であり、演
算セルは1個のみ示してある。読み出し回路124と、
比較器128と、書込み電圧制御回路133と、書込み
電圧切替え回路130とが、書込み制御回路53を構成
する。
【0026】参照番号101と102は並列に接続され
たNMOSトランジスタであり、103と104は直列
に接続されたNMOSトランジスタであり、NMOSト
ランジスタ102と103はフローティングゲート10
5を共有している。フローティングゲート105は、例
えばN+ポリシリコンで形成され、NMOSトランジス
タ102、103のオン・オフ状態を制御する。並列に
接続されたNMOSトランジスタ101と102のドレ
インは、ここでは互いに接続され、PMOSトランジス
タで構成されるスイッチ素子106を介して、信号線1
08に接続されている。また、直列に接続されたNMO
Sトランジスタ103のドレインは、PMOSトランジ
スタで構成されるスイッチ素子107を介して、信号線
108に接続されると共に、PMOSトランジスタで構
成されるスイッチ素子43及びCMOSトランスミショ
ンゲート120を介して読み出し回路120の所定の端
子に接続されている。一方、並列に接続されたNMOS
トランジスタ101と102のソース電極は互いに接続
され、図7のスイッチ47に接続される端子109に接
続されると共に、NMOSトランジスタで構成されるス
イッチ素子111を介して信号線113に接続されてい
る。また、直列に接続されたNMOSトランジスタ10
3と104のソース電極は互いに接続され、図7のスイ
ッチ48に接続される端子110に接続されると共に、
NMOSトランジスタで構成されるスイッチ素子112
を介して信号線113に接続されている。従って、スイ
ッチ素子111と112は図7のスイッチ45と46R>
に、信号線113は信号線54に相当するといえる。本
実施例では、スイッチ素子106と107をPMOSト
ランジスタで、スイッチ素子111と112をNMOS
トランジスタで構成しているが、スイッチ素子としての
機能をもつ素子であれば何を用いてもよい。NMOSト
ランジスタ101のゲート116とNMOSトランジス
タ104のゲート117は、図7のスイッチ44に接続
される。
たNMOSトランジスタであり、103と104は直列
に接続されたNMOSトランジスタであり、NMOSト
ランジスタ102と103はフローティングゲート10
5を共有している。フローティングゲート105は、例
えばN+ポリシリコンで形成され、NMOSトランジス
タ102、103のオン・オフ状態を制御する。並列に
接続されたNMOSトランジスタ101と102のドレ
インは、ここでは互いに接続され、PMOSトランジス
タで構成されるスイッチ素子106を介して、信号線1
08に接続されている。また、直列に接続されたNMO
Sトランジスタ103のドレインは、PMOSトランジ
スタで構成されるスイッチ素子107を介して、信号線
108に接続されると共に、PMOSトランジスタで構
成されるスイッチ素子43及びCMOSトランスミショ
ンゲート120を介して読み出し回路120の所定の端
子に接続されている。一方、並列に接続されたNMOS
トランジスタ101と102のソース電極は互いに接続
され、図7のスイッチ47に接続される端子109に接
続されると共に、NMOSトランジスタで構成されるス
イッチ素子111を介して信号線113に接続されてい
る。また、直列に接続されたNMOSトランジスタ10
3と104のソース電極は互いに接続され、図7のスイ
ッチ48に接続される端子110に接続されると共に、
NMOSトランジスタで構成されるスイッチ素子112
を介して信号線113に接続されている。従って、スイ
ッチ素子111と112は図7のスイッチ45と46R>
に、信号線113は信号線54に相当するといえる。本
実施例では、スイッチ素子106と107をPMOSト
ランジスタで、スイッチ素子111と112をNMOS
トランジスタで構成しているが、スイッチ素子としての
機能をもつ素子であれば何を用いてもよい。NMOSト
ランジスタ101のゲート116とNMOSトランジス
タ104のゲート117は、図7のスイッチ44に接続
される。
【0027】フローティングゲート105は、コントロ
ールゲート118と容量結合すると共に、電荷を注入及
び引き抜く書込み回路114に接続されている。この書
込み回路114はフローティングゲート105及び書込
み電圧切替え回路130の出力端子115に接続されて
いる。従って、回路114は図7の回路55に、出力端
子115は信号線56に相当する。フローティングゲー
ト105は、薄いトンネル酸化膜を介して書込み電圧切
替え回路130の出力端子115と接続されている。書
込み回路114は出力端子115から高電圧を入力し、
フローティングゲート105と出力端子115間(トン
ネル酸化膜)に高電圧を加え、ファウラーノルドハイム
(Fowler-Nordheim) 電流でフローティングゲート105
の電荷の注入及び引抜きを行う。
ールゲート118と容量結合すると共に、電荷を注入及
び引き抜く書込み回路114に接続されている。この書
込み回路114はフローティングゲート105及び書込
み電圧切替え回路130の出力端子115に接続されて
いる。従って、回路114は図7の回路55に、出力端
子115は信号線56に相当する。フローティングゲー
ト105は、薄いトンネル酸化膜を介して書込み電圧切
替え回路130の出力端子115と接続されている。書
込み回路114は出力端子115から高電圧を入力し、
フローティングゲート105と出力端子115間(トン
ネル酸化膜)に高電圧を加え、ファウラーノルドハイム
(Fowler-Nordheim) 電流でフローティングゲート105
の電荷の注入及び引抜きを行う。
【0028】トンネル酸化膜の代わりに、窒化膜又は酸
窒化膜(ONO膜)を使用してフランケルプール・エミ
ッション(Frankel-Poole Emission)電流で行ってもよ
い。又は、回路114をそれぞれフローティングゲート
を有するMOS型トランジスタとし、このトランジスタ
のフローティングゲートをフローティングゲート105
に接続し、ソース電極又はドレイン電極の一方を電圧切
替え回路130の出力端子115に接続し、ソース電極
又はドレイン電極のもう一方を接地電位あるいはある電
位に接続し、チャンネル−ホット−エレクトロン(Chann
el-Hot-Electron)電流で電荷の注入及び引抜きを行って
もよい。
窒化膜(ONO膜)を使用してフランケルプール・エミ
ッション(Frankel-Poole Emission)電流で行ってもよ
い。又は、回路114をそれぞれフローティングゲート
を有するMOS型トランジスタとし、このトランジスタ
のフローティングゲートをフローティングゲート105
に接続し、ソース電極又はドレイン電極の一方を電圧切
替え回路130の出力端子115に接続し、ソース電極
又はドレイン電極のもう一方を接地電位あるいはある電
位に接続し、チャンネル−ホット−エレクトロン(Chann
el-Hot-Electron)電流で電荷の注入及び引抜きを行って
もよい。
【0029】信号線108は、ここではPMOSトラン
ジスタで構成されるスイッチ素子119を介して5Vの
電源線121に接続される。また、信号線113は、N
MOSトランジスタで構成されるスイッチ素子122を
介して0Vの接地電源線に接続されると同時に、CMO
Sトランスミッションゲートで構成されるスイッチ素子
123を介して読み出し回路124の所定の端子に接続
されている。
ジスタで構成されるスイッチ素子119を介して5Vの
電源線121に接続される。また、信号線113は、N
MOSトランジスタで構成されるスイッチ素子122を
介して0Vの接地電源線に接続されると同時に、CMO
Sトランスミッションゲートで構成されるスイッチ素子
123を介して読み出し回路124の所定の端子に接続
されている。
【0030】図示のように、読み出し回路124のMO
S型トランジスタ125と演算セルのMOS型トランジ
スタ103とが対となっており、読み出し回路124と
MOS型トランジスタ103でオペアンプのボルテージ
フォロワ動作により、MOS型トランジスタのフローテ
ィングゲート105の電圧を読み出し、出力端子126
に電圧値として出力する。ここでは、オペアンプのボル
テージフォロワ動作を利用することによりフローティン
グゲート105の電圧値を読み出しているが、読み出し
回路としては信号線108又は113を出力端子126
に接続し、トランジスタのソースフォロワ動作を利用し
て読み出しても何ら問題はない。
S型トランジスタ125と演算セルのMOS型トランジ
スタ103とが対となっており、読み出し回路124と
MOS型トランジスタ103でオペアンプのボルテージ
フォロワ動作により、MOS型トランジスタのフローテ
ィングゲート105の電圧を読み出し、出力端子126
に電圧値として出力する。ここでは、オペアンプのボル
テージフォロワ動作を利用することによりフローティン
グゲート105の電圧値を読み出しているが、読み出し
回路としては信号線108又は113を出力端子126
に接続し、トランジスタのソースフォロワ動作を利用し
て読み出しても何ら問題はない。
【0031】読み出し回路124の出力端子126は、
外部入力端子127と共に比較器128の入力端子に接
続されている。また、比較器128の出力端子129
は、書込み電圧切替え回路130に接続されている。比
較器128は、読み出し回路124の出力端子126及
び外部入力端子127の電圧を入力とし、フローティン
グゲート105への書込み時に読み出し回路124で読
み出した出力端子126の電圧が外部入力端子127の
電圧と等しくなった時に、比較器128の出力端子12
9に終了信号を出力する。
外部入力端子127と共に比較器128の入力端子に接
続されている。また、比較器128の出力端子129
は、書込み電圧切替え回路130に接続されている。比
較器128は、読み出し回路124の出力端子126及
び外部入力端子127の電圧を入力とし、フローティン
グゲート105への書込み時に読み出し回路124で読
み出した出力端子126の電圧が外部入力端子127の
電圧と等しくなった時に、比較器128の出力端子12
9に終了信号を出力する。
【0032】書込み電圧切替え回路130は、書込み電
圧制御回路133の出力端子143の出力と、例えば接
地電位や出力端子143の電圧値の半分の電圧が入力さ
れる端子132を選択し、端子129、131の制御信
号が共に“1”を表している時に書込み電圧制御回路1
33の出力端子143の出力を書込み電圧切替え回路1
30の出力端子115に出力し、それ以外の時は端子1
32の電圧を出力端子115に出力する。
圧制御回路133の出力端子143の出力と、例えば接
地電位や出力端子143の電圧値の半分の電圧が入力さ
れる端子132を選択し、端子129、131の制御信
号が共に“1”を表している時に書込み電圧制御回路1
33の出力端子143の出力を書込み電圧切替え回路1
30の出力端子115に出力し、それ以外の時は端子1
32の電圧を出力端子115に出力する。
【0033】書込み電圧制御回路133では、出力端子
143に出力する電圧を段階的に変化できるようになっ
ており、書き込む電圧に応じて出力端子143に出力す
る電圧を変化させる。例えば、2ビットのA/Dコンバ
ータ134で、外部信号入力端子127に入力されたア
ナログ電圧をアナログ・デジタル変換し、スイッチ素子
135、136、137、138のいずれか1つのスイ
ッチ素子のみを導通状態とする。例えば、フローティン
グゲート105に書込みたい電圧の目標値が0.5Vか
ら4.5Vの範囲の電圧をとる時、外部信号入力端子1
27の電圧値が0.5Vから1.5Vの電圧値の時はス
イッチ素子135を導通状態として上で、端子139の
入力電圧が出力端子143に出力される。また、外部信
号入力端子127の電圧値が1.5Vから2.5Vの電
圧値の時はスイッチ素子136を導通状態とした上で、
端子140の入力電圧が出力端子143に出力される。
同様に、外部信号入力端子127の電圧値が2.5Vか
ら3.5Vの電圧値の時は端子141の入力電圧、外部
信号入力端子127の電圧値が3.5Vから4.5Vの
電圧値の時は端子142の入力電圧がそれぞれ書込み電
圧制御回路133の出力端子143に出力される。この
ように、フローティングゲート105への書込み目標
値、つまり外部信号入力端子127の入力電圧値にあら
かじめ決められたルールに従って決定された書込み電圧
が書込み電圧制御回路133の出力端子143に出力さ
れる。ここでは、外部信号入力端子127に入力された
電圧に対応して端子139から142までに入力された
電圧の中から一つを選択する機構を持った回路構成にし
てあるが、例えば、外部信号入力端子127に書込み電
圧制御回路への入力とし、端子140、141、142
からの入力をなくし、端子139の入力電圧に外部信号
入力端子127の電圧を加算し出力端子143に出力す
る方法でもよい。また、書込み電圧制御回路は外部信号
入力端子127の入力電圧と出力端子143の出力電圧
との間に、ある入出力特性、例えば、端子127の入力
電圧の平方根に+15.0Vを加えた値が端子143の
出力電圧になるような入力電圧の関数で出力電圧が記述
されるような関係を持つ回路によって構成することも可
能である。
143に出力する電圧を段階的に変化できるようになっ
ており、書き込む電圧に応じて出力端子143に出力す
る電圧を変化させる。例えば、2ビットのA/Dコンバ
ータ134で、外部信号入力端子127に入力されたア
ナログ電圧をアナログ・デジタル変換し、スイッチ素子
135、136、137、138のいずれか1つのスイ
ッチ素子のみを導通状態とする。例えば、フローティン
グゲート105に書込みたい電圧の目標値が0.5Vか
ら4.5Vの範囲の電圧をとる時、外部信号入力端子1
27の電圧値が0.5Vから1.5Vの電圧値の時はス
イッチ素子135を導通状態として上で、端子139の
入力電圧が出力端子143に出力される。また、外部信
号入力端子127の電圧値が1.5Vから2.5Vの電
圧値の時はスイッチ素子136を導通状態とした上で、
端子140の入力電圧が出力端子143に出力される。
同様に、外部信号入力端子127の電圧値が2.5Vか
ら3.5Vの電圧値の時は端子141の入力電圧、外部
信号入力端子127の電圧値が3.5Vから4.5Vの
電圧値の時は端子142の入力電圧がそれぞれ書込み電
圧制御回路133の出力端子143に出力される。この
ように、フローティングゲート105への書込み目標
値、つまり外部信号入力端子127の入力電圧値にあら
かじめ決められたルールに従って決定された書込み電圧
が書込み電圧制御回路133の出力端子143に出力さ
れる。ここでは、外部信号入力端子127に入力された
電圧に対応して端子139から142までに入力された
電圧の中から一つを選択する機構を持った回路構成にし
てあるが、例えば、外部信号入力端子127に書込み電
圧制御回路への入力とし、端子140、141、142
からの入力をなくし、端子139の入力電圧に外部信号
入力端子127の電圧を加算し出力端子143に出力す
る方法でもよい。また、書込み電圧制御回路は外部信号
入力端子127の入力電圧と出力端子143の出力電圧
との間に、ある入出力特性、例えば、端子127の入力
電圧の平方根に+15.0Vを加えた値が端子143の
出力電圧になるような入力電圧の関数で出力電圧が記述
されるような関係を持つ回路によって構成することも可
能である。
【0034】なお、図示していないが、各スイッチ素子
はスイッチ制御回路57により制御される。以下、テン
プレートデータの書込みモードと書込み後の入力データ
との演算モードの2つに分けて詳細に動作説明を行う。
まず、書込みモードについて説明する。書込みモードで
は、フローティングゲート105にテンプレートデータ
を書込む。
はスイッチ制御回路57により制御される。以下、テン
プレートデータの書込みモードと書込み後の入力データ
との演算モードの2つに分けて詳細に動作説明を行う。
まず、書込みモードについて説明する。書込みモードで
は、フローティングゲート105にテンプレートデータ
を書込む。
【0035】書込みモード時には、スイッチ42−a〜
42−pと43−a〜43−pを、フローティングゲー
トに書き込みを行う演算セルのみが読み出し回路124
に接続されるように切り替え、スイッチ44−a〜44
−pを、フローティングゲートに書き込みを行う演算セ
ルのゲートにのみ5Vが印加されるように切り替える。
更に、スイッチ111を遮断状態に、スイッチ112を
導通状態にする。すなわち、スイッチ45−a〜45−
pはすべて遮断状態に、スイッチ46−a〜46−pは
書き込む演算セルに接続されるもののみを導通状態にす
る。スイッチ47−a〜47−p及び48−a〜48−
pはすべて遮断状態にされる。
42−pと43−a〜43−pを、フローティングゲー
トに書き込みを行う演算セルのみが読み出し回路124
に接続されるように切り替え、スイッチ44−a〜44
−pを、フローティングゲートに書き込みを行う演算セ
ルのゲートにのみ5Vが印加されるように切り替える。
更に、スイッチ111を遮断状態に、スイッチ112を
導通状態にする。すなわち、スイッチ45−a〜45−
pはすべて遮断状態に、スイッチ46−a〜46−pは
書き込む演算セルに接続されるもののみを導通状態にす
る。スイッチ47−a〜47−p及び48−a〜48−
pはすべて遮断状態にされる。
【0036】以上のスイッチ制御により、書込みを行う
演算セルのフローティングゲートにのみ書込みが行え、
書込みを行う演算セルの直列に接続されたNMOSトラ
ンジスタ103の電圧が、読み出し回路124により読
み出せる状態になる。NMOSトランジスタ104は、
ゲートに5Vが印加されるため導通状態であり、読み出
される電圧はNMOSトランジスタ103の電圧で決定
される。
演算セルのフローティングゲートにのみ書込みが行え、
書込みを行う演算セルの直列に接続されたNMOSトラ
ンジスタ103の電圧が、読み出し回路124により読
み出せる状態になる。NMOSトランジスタ104は、
ゲートに5Vが印加されるため導通状態であり、読み出
される電圧はNMOSトランジスタ103の電圧で決定
される。
【0037】また、フローティングゲート105に書き
込む電圧と同じ電圧をターゲット電圧とし、比較器12
8の外部信号入力端子127に入力する。例えば、外部
信号入力端子127の電圧値を3Vとすると、書込み電
圧制御回路133のスイッチ素子137のみが導通状態
となり、端子141の電圧が出力端子143に出力され
る。
込む電圧と同じ電圧をターゲット電圧とし、比較器12
8の外部信号入力端子127に入力する。例えば、外部
信号入力端子127の電圧値を3Vとすると、書込み電
圧制御回路133のスイッチ素子137のみが導通状態
となり、端子141の電圧が出力端子143に出力され
る。
【0038】その上で、書込み電圧切替え回路130の
端子131を“1”にし、読み出し回路124の出力端
子126の電圧と外部信号入力端子127の電圧(3
V)とが等しくなければ、比較器128の出力端子12
9は“0”を表すので、書込み電圧制御回路133の出
力端子143の書込み電圧を書込み電圧切替え回路13
0の出力端子115に出力し、フローティングゲート1
05に対して書込みを開始する。この書込み動作中、フ
ローティングゲート105の電圧値は読み出し回路12
4で常に読み出されており、その読み出した値を出力端
子126に出力する。フローティングゲート105への
書込み動作の終了は、比較器において端子126と外部
信号入力端子127の電圧値が等しくなった時に、比較
器128の出力端子129に書込み終了信号として
“1”が出力され、端子115の出力電圧を、端子14
3の書込み電圧から端子132の書込み終了電圧に切替
えることにより行う。
端子131を“1”にし、読み出し回路124の出力端
子126の電圧と外部信号入力端子127の電圧(3
V)とが等しくなければ、比較器128の出力端子12
9は“0”を表すので、書込み電圧制御回路133の出
力端子143の書込み電圧を書込み電圧切替え回路13
0の出力端子115に出力し、フローティングゲート1
05に対して書込みを開始する。この書込み動作中、フ
ローティングゲート105の電圧値は読み出し回路12
4で常に読み出されており、その読み出した値を出力端
子126に出力する。フローティングゲート105への
書込み動作の終了は、比較器において端子126と外部
信号入力端子127の電圧値が等しくなった時に、比較
器128の出力端子129に書込み終了信号として
“1”が出力され、端子115の出力電圧を、端子14
3の書込み電圧から端子132の書込み終了電圧に切替
えることにより行う。
【0039】1つの演算セル41−aのフローティング
ゲート105への書込みが終了した後、更に他の15個
の演算セル41−b〜41−pについても同様の方法
で、順次フローティングゲートへの書込みを行う。そし
て、すべてのパターン距離演算回路31−1〜31−n
について、パターンのテンプレートデータに応じて書込
みを行う。
ゲート105への書込みが終了した後、更に他の15個
の演算セル41−b〜41−pについても同様の方法
で、順次フローティングゲートへの書込みを行う。そし
て、すべてのパターン距離演算回路31−1〜31−n
について、パターンのテンプレートデータに応じて書込
みを行う。
【0040】以上のようにして、本実施例では、4種類
の電圧値に応じた書込み電圧を用いて、アナログ・多値
の書込み目標値を書き込むことができる。また、本実施
例によれば、演算を行うフローティングゲートへの書込
み動作時に、外部信号入力端子127に与えられた書込
み目標電圧に応じた書込み電圧を用いて行うことによ
り、書込み開始から書込み終了までの書込み時間を高速
化し且つある程度均一化することができる。
の電圧値に応じた書込み電圧を用いて、アナログ・多値
の書込み目標値を書き込むことができる。また、本実施
例によれば、演算を行うフローティングゲートへの書込
み動作時に、外部信号入力端子127に与えられた書込
み目標電圧に応じた書込み電圧を用いて行うことによ
り、書込み開始から書込み終了までの書込み時間を高速
化し且つある程度均一化することができる。
【0041】テンプレートデータの書込み動作時に、読
み出し回路により読み出しながら書込みを行い、読み出
した電圧を用いて書込みの終了判定を行う方式において
は、フローティングゲートの電圧が書込み目標値に達し
てから実際に書込みが終了するまでの遅延時間があり、
この遅延時間の間に書き込まれた値が書込み誤差とな
る。本実施例においては、書込み目標電圧によって最適
な書込み電圧を供給することにより、書込み時間がある
程度均一化され、書込み終了直前の書込み速度が書込み
動作における書込み誤差のバラツキが一定範囲に収ま
る。このことにより、高精度な書込みを実現できる。
み出し回路により読み出しながら書込みを行い、読み出
した電圧を用いて書込みの終了判定を行う方式において
は、フローティングゲートの電圧が書込み目標値に達し
てから実際に書込みが終了するまでの遅延時間があり、
この遅延時間の間に書き込まれた値が書込み誤差とな
る。本実施例においては、書込み目標電圧によって最適
な書込み電圧を供給することにより、書込み時間がある
程度均一化され、書込み終了直前の書込み速度が書込み
動作における書込み誤差のバラツキが一定範囲に収ま
る。このことにより、高精度な書込みを実現できる。
【0042】上記のように、本実施例では、書込みを高
速にすると共に書込み目標値による速度のバラツキを押
さえるために、書込み目標値に応じて書込み電圧を切り
分ける方式を採用しているが、書込み電圧を書込み目標
電圧によらず一定とすることももちろん可能である。ま
た、本実施例では、演算を行うゲート電極への書込みを
行うと同時に読み出しを行い、書込み目標値に達したか
判定を行っているが、これは一例であり、広く行われて
いるライト/ベリファイ(Write/Verify)方式を用いるこ
とも可能である。
速にすると共に書込み目標値による速度のバラツキを押
さえるために、書込み目標値に応じて書込み電圧を切り
分ける方式を採用しているが、書込み電圧を書込み目標
電圧によらず一定とすることももちろん可能である。ま
た、本実施例では、演算を行うゲート電極への書込みを
行うと同時に読み出しを行い、書込み目標値に達したか
判定を行っているが、これは一例であり、広く行われて
いるライト/ベリファイ(Write/Verify)方式を用いるこ
とも可能である。
【0043】また、ここではフローティングゲート10
5に書き込んだ電圧をNMOSトランジスタ103を介
して読み出したが、NMOSトランジスタ102を介し
て読み出すことも可能である。フローティングゲートに
書き込まれた電圧は、半永久的に維持されるので、テン
プレートデータを変更しない限り、再びフローティング
ゲートに電圧を書き込む必要はない。そのため、書込み
回路53を別の書込み用装置に設け、書込み回路53を
除く部分を組み込んだデバイスを、この書込み用装置に
セットして所望のテンプレートデータを書き込んだ後、
演算装置として使用することも可能である。これであれ
ば、デバイスから書込み回路53を除くことが可能であ
り、回路規模を小型にできる。
5に書き込んだ電圧をNMOSトランジスタ103を介
して読み出したが、NMOSトランジスタ102を介し
て読み出すことも可能である。フローティングゲートに
書き込まれた電圧は、半永久的に維持されるので、テン
プレートデータを変更しない限り、再びフローティング
ゲートに電圧を書き込む必要はない。そのため、書込み
回路53を別の書込み用装置に設け、書込み回路53を
除く部分を組み込んだデバイスを、この書込み用装置に
セットして所望のテンプレートデータを書き込んだ後、
演算装置として使用することも可能である。これであれ
ば、デバイスから書込み回路53を除くことが可能であ
り、回路規模を小型にできる。
【0044】次に、演算モードについて説明する。演算
モード前に、フローティングゲート105にテンプレー
トデータを書き込んでいるものとする。まず、スイッチ
42−a〜42−pと43−a〜43−pを、すべてコ
ントロールゲート118及びNMOSトランジスタ10
3のドレインに電源電圧5Vが供給されるように切り替
える。すなわち、図8でいえば、スイッチ106、10
7、119を導通状態にし、スイッチ43を遮断状態に
する。コントロールゲート118も電源端子121に接
続される。スイッチ44−a〜44−pを入力信号Sia
〜Sipを供給するように切り替える。更に、スイッチ4
5−a〜45−pはすべて遮断状態に、すなわち、スイ
ッチ111と112を遮断状態にする。この状態で、N
MOSトランジスタ101のゲートには入力信号Si が
印加され、入力信号Si に応じた電圧が発生し、同時に
NMOSトランジスタ102は、フローティングゲート
105へ書き込んだ電圧を出力する。NMOSトランジ
スタ101と102は並列に接続されているので、ソー
ス電極には大きい方の電圧が出力される。また、NMO
Sトランジスタ104のゲートには入力信号Si が印加
され、入力信号Siに応じた電圧が発生し、同時にNM
OSトランジスタ103は、フローティングゲート10
5へ書き込んだ電圧を出力する。NMOSトランジスタ
103と104は直列に接続されているので、ソース電
極には小さい方の電圧が出力される。
モード前に、フローティングゲート105にテンプレー
トデータを書き込んでいるものとする。まず、スイッチ
42−a〜42−pと43−a〜43−pを、すべてコ
ントロールゲート118及びNMOSトランジスタ10
3のドレインに電源電圧5Vが供給されるように切り替
える。すなわち、図8でいえば、スイッチ106、10
7、119を導通状態にし、スイッチ43を遮断状態に
する。コントロールゲート118も電源端子121に接
続される。スイッチ44−a〜44−pを入力信号Sia
〜Sipを供給するように切り替える。更に、スイッチ4
5−a〜45−pはすべて遮断状態に、すなわち、スイ
ッチ111と112を遮断状態にする。この状態で、N
MOSトランジスタ101のゲートには入力信号Si が
印加され、入力信号Si に応じた電圧が発生し、同時に
NMOSトランジスタ102は、フローティングゲート
105へ書き込んだ電圧を出力する。NMOSトランジ
スタ101と102は並列に接続されているので、ソー
ス電極には大きい方の電圧が出力される。また、NMO
Sトランジスタ104のゲートには入力信号Si が印加
され、入力信号Siに応じた電圧が発生し、同時にNM
OSトランジスタ103は、フローティングゲート10
5へ書き込んだ電圧を出力する。NMOSトランジスタ
103と104は直列に接続されているので、ソース電
極には小さい方の電圧が出力される。
【0045】以上のように、各演算セルでは、並列に接
続されたNMOSトランジスタの組が、フローティング
ゲートに書き込まれた電圧(テンプレートデータ)と入
力信号の大きい方を出力し、直列に接続されたNMOS
トランジスタの組が、フローティングゲートに書き込ま
れた電圧(テンプレートデータ)と入力信号の小さい方
を出力する。各演算セルでの演算は並行に行われ、各演
算セルは同時に並行して出力を行う。
続されたNMOSトランジスタの組が、フローティング
ゲートに書き込まれた電圧(テンプレートデータ)と入
力信号の大きい方を出力し、直列に接続されたNMOS
トランジスタの組が、フローティングゲートに書き込ま
れた電圧(テンプレートデータ)と入力信号の小さい方
を出力する。各演算セルでの演算は並行に行われ、各演
算セルは同時に並行して出力を行う。
【0046】図7に戻って、減算回路の動作について説
明する。スイッチ47−a〜47−pと48−a〜48
−pを遮断状態にしてから、スイッチ51を導通状態に
して、共通フローティングゲート50を0V(接地レベ
ル)にする。スイッチ48−a〜48−pを導通状態に
変化させて、演算セル41−a〜41−pの小さい方の
出力を第1の電極49−a〜49−pに印加する。これ
により、演算セル41−a〜41−pの小さい方の出力
の和に応じた電荷が容量に蓄積される。次に、スイッチ
51を遮断状態にして、共通フローティングゲート50
をフローティング状態にする。次に、スイッチ48−a
〜48−pを遮断状態にした後、スイッチ47−a〜4
7−pを導通状態にすると、容量の第1の電極に、演算
セル41−a〜41−pの大きい方の出力の和が印加さ
れることになる。すなわち、第1の電極の電圧が、演算
セル41−a〜41−pの小さい方の出力の和から大き
い方の出力の和に変化する。共通フローティングゲート
50はフローティング状態であるから、共通フローティ
ングゲート50の電位はこの第1の電極の電圧の変化分
だけ上昇する。共通フローティングゲート50はソース
フォロワ回路52のゲートであるので、共通フローティ
ングゲート50の電位はソースフォロワ回路52を通し
て外部に読み出される。つまり、各演算セルのフローテ
ィングゲートに書き込まれたテンプレートデータと対応
する入力信号の差分絶対値の和が出力される。
明する。スイッチ47−a〜47−pと48−a〜48
−pを遮断状態にしてから、スイッチ51を導通状態に
して、共通フローティングゲート50を0V(接地レベ
ル)にする。スイッチ48−a〜48−pを導通状態に
変化させて、演算セル41−a〜41−pの小さい方の
出力を第1の電極49−a〜49−pに印加する。これ
により、演算セル41−a〜41−pの小さい方の出力
の和に応じた電荷が容量に蓄積される。次に、スイッチ
51を遮断状態にして、共通フローティングゲート50
をフローティング状態にする。次に、スイッチ48−a
〜48−pを遮断状態にした後、スイッチ47−a〜4
7−pを導通状態にすると、容量の第1の電極に、演算
セル41−a〜41−pの大きい方の出力の和が印加さ
れることになる。すなわち、第1の電極の電圧が、演算
セル41−a〜41−pの小さい方の出力の和から大き
い方の出力の和に変化する。共通フローティングゲート
50はフローティング状態であるから、共通フローティ
ングゲート50の電位はこの第1の電極の電圧の変化分
だけ上昇する。共通フローティングゲート50はソース
フォロワ回路52のゲートであるので、共通フローティ
ングゲート50の電位はソースフォロワ回路52を通し
て外部に読み出される。つまり、各演算セルのフローテ
ィングゲートに書き込まれたテンプレートデータと対応
する入力信号の差分絶対値の和が出力される。
【0047】以上のようにして、演算モードでは、各パ
ターン距離演算回路31−1〜31−nは、コードブッ
ク30に記憶された各パターンのテンプレートデータと
画像信号のマンハッタン距離をそれぞれ出力し、最小信
号検出回路32は、そのうちの最小距離のパターンを探
して、そのパターンを示すコードを出力する。これによ
り、画像信号の1ユニットにもっとも近似したパターン
が決定される。
ターン距離演算回路31−1〜31−nは、コードブッ
ク30に記憶された各パターンのテンプレートデータと
画像信号のマンハッタン距離をそれぞれ出力し、最小信
号検出回路32は、そのうちの最小距離のパターンを探
して、そのパターンを示すコードを出力する。これによ
り、画像信号の1ユニットにもっとも近似したパターン
が決定される。
【0048】なお、本実施例では、フローティングゲー
ト中の電荷量を変化させる書込み制御回路53を、読み
出し回路、比較器、書込み電圧制御回路及び書込み電圧
切替え回路により実現しているが、フローティングゲー
ト中の電荷量を変化させることが可能であれば、その他
のどのような手段を用いてもよく、本発明の効果に影響
を与えるものではない。
ト中の電荷量を変化させる書込み制御回路53を、読み
出し回路、比較器、書込み電圧制御回路及び書込み電圧
切替え回路により実現しているが、フローティングゲー
ト中の電荷量を変化させることが可能であれば、その他
のどのような手段を用いてもよく、本発明の効果に影響
を与えるものではない。
【0049】以上のように、非常に少ないトランジスタ
数で、テンプレートデータを記憶する不揮発性アナログ
・多値メモリとして動作すると同時に、その記憶データ
(テンプレートデータ)と入力データの差分絶対値、す
なわちマンハッタン距離を演算し、最小距離のパターン
を検出する装置を実現することができた。以上、演算セ
ルをNMOSトランジスタで構成した例を示したが、演
算セルをPMOSトランジスタで構成することも可能で
ある。図9はその例を示す図であり、図8と同様に、1
個の演算セルと書込み制御回路を示している。動作は、
NMOSトランジスタで構成した場合と同じであるの
で、ここでは説明を省略するが、並列に接続されたPM
OSトランジスタのソース電極からは小さい方の電圧が
出力され、直列に接続されたPMOSトランジスタのソ
ース電極からは大きい方の電圧が出力される。
数で、テンプレートデータを記憶する不揮発性アナログ
・多値メモリとして動作すると同時に、その記憶データ
(テンプレートデータ)と入力データの差分絶対値、す
なわちマンハッタン距離を演算し、最小距離のパターン
を検出する装置を実現することができた。以上、演算セ
ルをNMOSトランジスタで構成した例を示したが、演
算セルをPMOSトランジスタで構成することも可能で
ある。図9はその例を示す図であり、図8と同様に、1
個の演算セルと書込み制御回路を示している。動作は、
NMOSトランジスタで構成した場合と同じであるの
で、ここでは説明を省略するが、並列に接続されたPM
OSトランジスタのソース電極からは小さい方の電圧が
出力され、直列に接続されたPMOSトランジスタのソ
ース電極からは大きい方の電圧が出力される。
【0050】
【発明の効果】以上説明したように、本発明によれば、
高速で且つ高精度にアナログ又は多値データを記憶し、
かつ高精度にアナログ又は多値演算が可能な演算回路を
簡単な回路構成で実現できる。
高速で且つ高精度にアナログ又は多値データを記憶し、
かつ高精度にアナログ又は多値演算が可能な演算回路を
簡単な回路構成で実現できる。
【図1】本発明の演算回路の基本構成を示す図である。
【図2】本発明の演算回路及び演算装置の基本構成を示
す図である。
す図である。
【図3】本発明の演算装置の基本構成を示す図である。
【図4】本発明の実施例の演算装置で処理するベクトル
量子化による画像圧縮処理を説明する図である。
量子化による画像圧縮処理を説明する図である。
【図5】ベクトル量子化による画像圧縮処理におけるマ
ンハッタン距離の演算を説明する図である。
ンハッタン距離の演算を説明する図である。
【図6】本発明の実施例のベクトル量子化による画像圧
縮処理のための演算装置の構成を示すブロック図であ
る。
縮処理のための演算装置の構成を示すブロック図であ
る。
【図7】実施例の演算装置のパターン距離演算回路の構
成を示す図である。
成を示す図である。
【図8】実施例の演算セルと書込み制御回路の構成を示
す回路図である。
す回路図である。
【図9】演算セルをPMOSトランジスタで構成した例
を示す図である。
を示す図である。
1…大入力選択回路 2…小入力選択回路 3…減算回路 4、5、7…スイッチ 6…容量 9、9-1 〜9-n 、13-1〜13-n、18-1〜18-n、49-1〜49-n
…第1の電極 10、14、19、50…第2の電極(フローティング
ゲート) 11、15、20、52…ソースフォロワ回路 41−a〜41−p…演算セル 14−a〜14−p…差電圧演算回路 15…加算回路 53…書き込み回路 57…スイッチ制御回路 101〜104…NMOSトランジスタ 105…フローティングゲート 114…フローティングゲート書込み回路
…第1の電極 10、14、19、50…第2の電極(フローティング
ゲート) 11、15、20、52…ソースフォロワ回路 41−a〜41−p…演算セル 14−a〜14−p…差電圧演算回路 15…加算回路 53…書き込み回路 57…スイッチ制御回路 101〜104…NMOSトランジスタ 105…フローティングゲート 114…フローティングゲート書込み回路
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平2−267681(JP,A) (58)調査した分野(Int.Cl.7,DB名) G06G 7/14
Claims (13)
- 【請求項1】 第1の信号と第2の信号の差の絶対値を
演算する演算回路であって、 前記第1と第2の信号を比較して信号値の大きな方の信
号を出力する大入力選択回路と、 前記第1と第2の信号を比較して信号値の小さな方の信
号を出力する小入力選択回路と、 前記大入力選択回路の出力から前記小入力選択回路の出
力を減算する減算回路とを備えることを特徴とする演算
回路。 - 【請求項2】 請求項1に記載の演算回路であって、 前記減算回路は、 容量と、 該容量の第1の端子と前記大入力選択回路の出力との間
に設けられた第1のスイッチと、 前記容量の第1の端子と前記小入力選択回路の出力との
間に設けられた第2のスイッチと、 前記容量の第2の端子と所定の電位の端子との間に設け
られた第3のスイッチとを備え、 前記第1のスイッチを遮断状態に、前記第3のスイッチ
を導通状態にした上で前記第2のスイッチを導通状態に
し、その後前記第3のスイッチを遮断状態にし、その後
前記第2のスイッチを遮断状態にし、その後前記第1の
スイッチを導通状態にすることで、前記容量の第2の端
子から前記第1の信号と第2の信号の差の絶対値を出力
する回路である演算回路。 - 【請求項3】 請求項2に記載の演算回路であって、 前記容量の第2の端子はフローティングゲートであり、
該フローティングゲートはソースフォロワ回路のゲート
であり、該ソースフォロワ回路が前記第1の信号と第2
の信号の差の絶対値を出力する演算回路。 - 【請求項4】 請求項1から3のいずれか1項に記載の
演算回路であって、 前記大入力選択回路は、2個のNMOSトランジスタを
並列に接続した回路であり、一方のNMOSトランジス
タのゲートに前記第1の信号を、他方のNMOSトラン
ジスタのゲートに前記第2の信号を印加することによ
り、共通のソース電極から前記第1と第2の信号の大き
な方が出力され、 前記小入力選択回路は、2個のNMOSトランジスタを
直列に接続した回路であり、一方のNMOSトランジス
タのゲートに前記第1の信号を、他方のNMOSトラン
ジスタのゲートに前記第2の信号を印加することによ
り、ソース電極から前記第1と第2の信号の小さな方が
出力される演算回路。 - 【請求項5】 請求項4に記載の演算回路であって、 前記大入力選択回路の前記第1の信号がゲートに印加さ
れるNMOSトランジスタと前記小入力選択回路の前記
第1の信号がゲートに印加されるNMOSトランジスタ
のゲートは、共通に接続されたフローティングゲートで
あり、 該フローティングゲートに電圧を書き込む書込み回路を
備える演算回路。 - 【請求項6】 請求項1から3のいずれか1項に記載の
演算回路であって、 前記大入力選択回路は、2個のPMOSトランジスタを
直列に接続した回路であり、一方のPMOSトランジス
タのゲートに前記第1の信号を、他方のPMOSトラン
ジスタのゲートに前記第2の信号を印加することによ
り、ソース電極から前記第1と第2の信号の大きな方が
出力され、 前記小入力選択回路は、2個のPMOSトランジスタを
並列に接続した回路であり、一方のPMOSトランジス
タのゲートに前記第1の信号を、他方のPMOSトラン
ジスタのゲートに前記第2の信号を印加することによ
り、共通のソース電極から前記第1と第2の信号の小さ
な方が出力される演算回路。 - 【請求項7】 請求項6に記載の演算回路であって、 前記大入力選択回路の前記第1の信号がゲートに印加さ
れるPMOSトランジスタと前記小入力選択回路の前記
第1の信号がゲートに印加されるPMOSトランジスタ
のゲートは、共通に接続されたフローティングゲートで
あり、 該フローティングゲートに電圧を書き込む書込み回路を
備える演算回路。 - 【請求項8】 所定の個数の信号で構成される第1の信
号系と第2の信号系の対応する信号間の差の絶対値の和
を演算する演算装置であって、 請求項2に記載の演算回路を前記所定の個数分備え、 各容量の前記第2の端子が共通に接続されている演算装
置。 - 【請求項9】 請求項8に記載の演算装置であって、 共通に接続さている前記第2の端子はフローティングゲ
ートであり、該フローティングゲートはソースフォロワ
回路のゲートであり、該ソースフォロワ回路が前記第1
の信号系と第2の信号系の差の絶対値の和を出力する演
算装置。 - 【請求項10】 所定の個数の信号で構成される第1の
信号系と第2の信号系の対応する信号間の差の絶対値の
和を演算する演算装置であって、 前記第1と第2の信号を比較して信号値の大きな方の信
号を出力する大入力選択回路と、前記第1と第2の信号
を比較して信号値の小さな方の信号を出力する小入力選
択回路とをそれぞれ有する前記所定の個数分の選択回路
と、 前記所定の個数分の選択回路の前記大入力選択回路の出
力を加算する大加算回路と、 前記所定の個数分の選択回路の前記小入力選択回路の出
力を加算する小加算回路と、 前記大加算回路の出力から前記小加算回路の出力を減算
する減算回路とを備えることを特徴とする演算装置。 - 【請求項11】 請求項10に記載の演算装置であっ
て、 前記大加算回路は、第1の端子が前記所定の個数分の選
択回路の前記大入力選択回路の出力に接続され、第2の
端子が共通に接続された前記所定の個数分の第1の容量
と、共通に接続された前記第2の端子と所定の電位の端
子との間に設けられたスイッチと、前記第2の端子の電
位レベルを出力する第1の出力回路とを備え、 前記小加算回路は、第1の端子が前記所定の個数分の選
択回路の前記小入力選択回路の出力に接続され、第2の
端子が共通に接続された前記所定の個数分の第2の容量
と、前記第2の容量の前記第2の端子と所定の電位の端
子との間に設けられたスイッチと、前記第2の容量の前
記第2の端子の電位レベルを出力する第2の出力回路と
を備え、 前記減算回路は、 容量と、 該容量の第1の端子と前記第1の出力回路の出力との間
に設けられた第1のスイッチと、 前記容量の第1の端子と前記第1の出力回路の出力との
間に設けられた第2のスイッチと、 前記容量の第2の端子と所定の電位の端子との間に設け
られた第3のスイッチとを備え、 前記第1のスイッチを遮断状態に、前記第3のスイッチ
を導通状態にした上で前記第2のスイッチを導通状態に
し、その後前記第3のスイッチを遮断状態にし、その後
前記第2のスイッチを遮断状態にし、その後前記第1の
スイッチを導通状態にすることで、前記容量の第2の端
子から前記第1の信号系と第2の信号系の対応する信号
間の差の絶対値の和を出力する演算装置。 - 【請求項12】 第1と第2の信号を比較して信号値の
大きな方の信号と小さな方の信号をそれぞれ出力する半
導体演算回路であって、 並列に接続した第1と第2のNMOSトランジスタと、 直列に接続した第3と第4のNMOSトランジスタとを
備え、 前記第1と第3のNMOSトランジスタのゲートは、共
通に接続されたフローティングゲートであり、 前記フローティングゲートに前記第1の信号を書き込ん
だ後、前記第2と第4のNMOSトランジスタのゲート
に前記第2の信号を印加することにより、前記第1と第
2のNMOSトランジスタの共通に接続されたソース電
極から前記第1と第2の大きな方の信号が出力され、前
記第3と第4のNMOSトランジスタのソース電極から
前記第1と第2の小さな方の信号が出力される半導体演
算回路。 - 【請求項13】 第1と第2の信号を比較して信号値の
大きな方の信号と小さな方の信号をそれぞれ出力する半
導体演算回路であって、 並列に接続した第1と第2のPMOSトランジスタと、 直列に接続した第3と第4のPMOSトランジスタとを
備え、 前記第1と第3のPMOSトランジスタのゲートは、共
通に接続されたフローティングゲートであり、 前記フローティングゲートに前記第1の信号を書き込ん
だ後、前記第2と第4のPMOSトランジスタのゲート
に前記第2の信号を印加することにより、前記第1と第
2のPMOSトランジスタの共通に接続されたソース電
極から前記第1と第2の小さな方の信号が出力され、前
記第3と第4のPMOSトランジスタのソース電極から
前記第1と第2の大きな方の信号が出力される半導体演
算回路。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
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JP22559299A JP3226513B2 (ja) | 1999-08-09 | 1999-08-09 | 演算回路、演算装置、及び半導体演算回路 |
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-
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- 2000-07-13 EP EP00305956A patent/EP1076310A1/en not_active Withdrawn
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KR20010067065A (ko) | 2001-07-12 |
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