JP3226513B2 - 演算回路、演算装置、及び半導体演算回路 - Google Patents

演算回路、演算装置、及び半導体演算回路

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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、アナログ信号を演
算する演算回路、それを利用した演算装置及びそこでの
使用に適した半導体演算回路に関し、特に２つのアナロ
グ信号の差の絶対値を演算する演算回路及び基準パター
ンとの類似性であるマンハッタン距離を演算する演算装
置に関する。
【０００２】
【従来の技術】近年、コンピュータ技術の発展に伴い、
データ処理技術の進歩には実に目覚ましいものがある。
しかし、人間が行っているような視覚による認識や音声
認識などの柔軟な情報処理を実現しようとすると、現在
のデジタルコンピュータでは実時間で演算結果を出すこ
とがほとんど不可能であると言われている。その理由と
して、我々が日常生活で取り扱っている情報の多くはア
ナログ量であり、これをデジタルデータとするとデータ
量が膨大になり、しかもそのデータは不正確で曖昧であ
るいうことが挙げられる。この極度に冗長なアナログデ
ータをすべてデジタル量に変換し、１つ１つ厳格なデジ
タル演算を行っている点に現在の情報処理システムの問
題点があるといえる。また、現在の情報処理システムで
は、デジタル演算を行う演算処理回路と、デジタルデー
タを保持しておくメモリが分かれており、演算処理回路
とメモリ部との間のバスボトルネックにより演算に非常
に長い時間を要することになる。
【０００３】このような問題を解決するため、アナログ
量である外界情報をそのまま取り入れてアナログ量のま
ま演算処理を行うことにより、もっと人間に類似した情
報処理を実現しようとする試みが行われている。このよ
うな情報処理の例としては、入力信号パターンとあらか
じめ記憶してあるアナログパターンとの類似性の判定処
理がある。音声や画像のコードパターンを多数記憶して
おき、入力信号パターンと各コードパターンの類似性を
判定し、もっとも類似性の高いコードパターンを抽出す
るといった処理である。類似性はユークリッド距離やマ
ッハッタン距離（差分絶対値の和）で判定するが、ユー
クリッド距離を演算するには乗算も必要であるのに対し
て、マッハッタン距離の演算は差分演算だけで行え、更
にこのような処理では相関具合を判定するのが重要で数
学的に厳密な演算は必要としないので、マッハッタン距
離で判定するのが一般的である。本発明の半導体演算回
路は、このマッハッタン距離の演算に適した回路であ
る。
【０００４】アナログ量のまま演算処理を行う方法が各
種提案されている。例えば、特開平３−６６７９号公報
は、複数のアナログ入力信号に対して加算処理を行う神
経細胞であるニューロンに類似した働きをするニューロ
ンＭＯＳトランジスタを開示している。特開平６−５３
４３１号公報は、このニューロンＭＯＳトランジスタを
利用した演算回路を開示している。更に、再公表特許Ｗ
Ｏ９６／３０８５３号は、フローティングゲートを有す
る２個のＭＯＳ型トランジスタのソース又はドレインを
接続し、２つのアナログ信号及びその差分信号をコント
ロールゲートに印加することにより、２つのアナログ信
号の差の絶対値電圧を演算する半導体演算回路を開示し
ている。
【０００５】
【発明が解決しようとする課題】マッハッタン距離の演
算を行う場合、コードパターンはあらかじめ決められて
おり、入力信号とこのコードパターンとの類似性を判定
するのが一般的であり、演算回路にコードパターンを設
定した後は、各種の画像入力信号に対して連続的に演算
が行われることが望ましく、コードパターンを変更する
ことは稀である。しかし、上記の再公表特許ＷＯ９６／
３０８５３号に開示された演算回路では、演算の度に２
つのアナログ信号又はそれを処理した信号を入力する必
要がある。そのため、上記の要求を満たすのは、コード
パターンを記憶したメモリを設け、演算の度にメモリか
ら読み出した信号を演算回路の各演算セルに設定する必
要があり、演算時間が低下するだけでなく、メモリから
読み出した信号を演算回路の各演算セルに与えるための
配線が膨大になるという問題があった。また、コードパ
ターンがデジタル信号の形で記憶されている場合には、
それをアナログ信号に変換するＤ／Ａ変換器が必要であ
り、回路規模が大きくなるという問題があった。
【０００６】更に、演算を行う場合、入力信号を演算処
理せずに直接入力できることが望ましい。本発明は、こ
のような問題を解決するもので、高速なアナログ演算で
差分の絶対値が演算できる演算回路と差分の絶対値の和
が演算できる演算装置、及びそのような回路及び装置で
使用するのに適した簡単な構成の半導体演算回路の実現
を目的とする。
【０００７】
【課題を解決するための手段】図１から図３は、本発明
の演算回路及び演算装置の基本構成を示す図である。図
１の（１）に示すように、上記目的を実現するため、本
発明の第１の信号Ｓｔと第２の信号Ｓｉの差の絶対値を
演算する演算回路は、第１と第２の信号を比較して信号
値の大きな方と小さな方を識別し、大きな方から小さな
方を減算して絶対値を演算する。
【０００８】すなわち、本発明の演算回路は、第１の信
号Ｓｔと第２の信号Ｓｉの差の絶対値を演算する演算回
路であって、第１の信号と第２の信号の大きな方の信号
を出力する大入力選択回路１と、第１と第２の信号を比
較して信号値の小さな方の信号を出力する小入力選択回
路２と、大入力選択回路１の出力から小入力選択回路２
の出力を減算する減算回路３とを備えることを特徴とす
る。
【０００９】図１の（２）に示すように、減算回路３
は、例えば、容量６と、容量６の第１の端子と大入力選
択回路１の出力との間に設けられた第１のスイッチ４
と、容量６の第１の端子と小入力選択回路２の出力との
間に設けられた第２のスイッチ５と、容量６の第２の端
子と所定の電位の端子との間に設けられた第３のスイッ
チ７とを備える。第１のスイッチ４を遮断状態に、第３
のスイッチ７を導通状態にした上で、第２のスイッチ５
を導通状態にすると容量６が小さい方の信号レベルに充
電される。その後第３のスイッチ７を遮断状態にし、更
に第２のスイッチ５を遮断状態にするとこの充電状態が
維持される。第１のスイッチ４を導通状態にすると、第
１の端子の電圧が小さい方から大きな方に変化し、第２
の端子の電位がその変化分だけ上昇する。言い換えれ
ば、第２の端子の電位が、所定の電位から、大きな方か
ら小さな方を減じた分、すなわち差の絶対値分だけ上昇
する。このようにして第１の信号と第２の信号の差の絶
対値が演算される。
【００１０】更に、図２の（１）に示すように、容量の
第２の端子をフローティングゲート10にし、このフロー
ティングゲートをソースフォロワ回路11のゲートとすれ
ば、演算結果がソースフォロワ回路から出力される。例
えば、大入力選択回路は２個のＮＭＯＳトランジスタを
並列に接続した回路で、小入力選択回路は２個のＮＭＯ
Ｓトランジスタを直列に接続した回路で実現できる。そ
の場合、大入力選択回路では、一方のＮＭＯＳトランジ
スタのゲートに第１の信号を、他方のＮＭＯＳトランジ
スタのゲートに第２の信号を印加することにより、共通
のソース電極から第１と第２の信号の大きな方が出力さ
れる。また、小入力選択回路では、一方のＮＭＯＳトラ
ンジスタのゲートに第１の信号を、他方のＮＭＯＳトラ
ンジスタのゲートに第２の信号を印加することにより、
ソース電極から第１と第２の信号の小さな方が出力され
る。
【００１１】更に、大入力選択回路と小入力選択回路の
第１の信号がゲートに印加されるＮＭＯＳトランジスタ
のゲートを、共通に接続されたフローティングゲートと
し、フローティングゲートに電圧を書き込む書込み回路
を設ける。これであれば、一旦記憶した第１の信号は半
永久的に維持され、第２の信号をそのまま印加するだけ
で差の絶対値が演算できるので、ベクトル量子化などに
適している。
【００１２】同様に、大入力選択回路をＰＭＯＳトラン
ジスタを直列に接続することにより、小入力選択回路を
ＰＭＯＳトランジスタを並列に接続することにより実現
できる。この場合も、大入力選択回路と小入力選択回路
の第１の信号がゲートに印加されるＰＭＯＳトランジス
タのゲートを、共通に接続されたフローティングゲート
とすることが望ましい。
【００１３】図２の（２）に示すように、所定の個数の
信号で構成される第１の信号系Ｓt1, Ｓt2, …Ｓtnと第
２の信号系Ｓi1, Ｓi2, …Ｓinの対応する信号間の差の
絶対値の和、すなわちマンハッタン距離を演算する演算
装置は、上記の第１の信号と第２の信号の差の絶対値を
演算する演算回路を複数個設けて、それぞれの演算回路
で、所定の個数の信号で構成される第１の信号系と第２
の信号系の対応する信号間の差の絶対値を演算し、複数
個の演算回路の出力の和を加算回路で演算すればマンハ
ッタン距離（差分絶対値の和）が求まる。この加算回路
は、各演算回路が容量とスイッチで構成される場合に
は、容量の第２の電極を共通に接続すれば実現できる。
この場合も、第２の端子を共通に接続されているフロー
ティングゲート10とすることが望ましく、フローティン
グゲートをソースフォロワ回路11のゲートとすれば、ソ
ースフォロワ回路が第１の信号系と第２の信号系の差の
絶対値の和を出力する。
【００１４】また、図３に示すように、マンハッタン距
離を演算する別の態様の演算装置は、所定の個数の信号
で構成される第１の信号系Ｓt1, Ｓt2, …Ｓtnと第２の
信号系Ｓi1, Ｓi2, …Ｓinの対応する信号間の差の絶対
値の和を演算する演算装置であって、第１と第２の信号
を比較して信号値の大きな方の信号を出力する大入力選
択回路1-1,1-2,…,1-nと、第１と第２の信号を比較して
信号値の小さな方の信号を出力する小入力選択回路2-1,
2-2,…,2-nとをそれぞれ有する選択回路を所定の個数分
備え、各選択回路の大入力選択回路の出力を加算する大
加算回路と、各選択回路の小入力選択回路の出力を加算
する小加算回路と、大加算回路の出力から小加算回路の
出力を減算する減算回路とを更に備える。
【００１５】例えば、上記の大加算回路は、第１の端子
13-1,13-2,…,13-n が所定の個数分の選択回路の大入力
選択回路の出力に接続され、第２の端子14が共通に接続
された所定の個数分の第１の容量と、共通に接続された
第２の端子と所定の電位の端子との間に設けられたスイ
ッチ16と、第２の端子の電位レベルを出力する第１の出
力回路15とを備え、上記の小加算回路は、第１の端子18
-1,18-2,…,18-n が所定の個数分の選択回路の小入力選
択回路の出力に接続され、第２の端子19が共通に接続さ
れた所定の個数分の第２の容量と、第２の容量の第２の
端子と所定の電位の端子との間に設けられたスイッチ21
と、第２の容量の第２の端子の電位レベルを出力する第
２の出力回路20とを備える。また、減算回路は、容量23
と、容量の第１の端子と第１の出力回路の出力との間に
設けられた第１のスイッチ17と、容量の第１の端子と第
２の出力回路の出力との間に設けられた第２のスイッチ
22と、容量の第２の端子と所定の電位の端子25との間に
設けられた第３のスイッチ24とを備え、第１のスイッチ
を遮断状態に、第３のスイッチを導通状態にした上で第
２のスイッチを導通状態にし、その後第３のスイッチを
遮断状態にし、その後第２のスイッチを遮断状態にし、
その後第１のスイッチを導通状態にすることで、容量の
第２の端子から第１の信号系と第２の信号系の対応する
信号間の差の絶対値の和を出力する。
【００１６】更に、本発明の半導体演算回路は、第１と
第２の信号を比較して信号値の大きな方の信号と小さな
方の信号をそれぞれ出力する半導体演算回路であって、
並列に接続した第１と第２のＮＭＯＳトランジスタと、
直列に接続した第３と第４のＮＭＯＳトランジスタとを
備え、第１と第３のＮＭＯＳトランジスタのゲートは、
共通に接続されたフローティングゲートであり、フロー
ティングゲートに第１の信号を書き込んだ後、第２と第
４のＮＭＯＳトランジスタのゲートに第２の信号を印加
することにより、第１と第２のＮＭＯＳトランジスタの
共通に接続されたソース電極から第１と第２の大きな方
の信号が出力され、第３と第４のＮＭＯＳトランジスタ
のソース電極から第１と第２の小さな方の信号が出力さ
れる。
【００１７】上記の半導体演算回路をＰＭＯＳトランジ
スタで構成することも可能であり、その場合には、並列
に接続した２個のＰＭＯＳトランジスタは小さな方を出
力し、直列に接続した２個のＰＭＯＳトランジスタは大
きな方を出力する。本発明の半導体演算回路は、フロー
ティングゲートに第１の信号を書き込んだ後は、第１の
信号を使用せず、第２の信号を直接トランジスタのゲー
トに印加するだけで、大きな方の信号と小さな方の信号
がそれぞれ出力される。従って、この半導体演算回路
を、上記の２つの信号の差の絶対値を演算する演算回路
及びマンハッタン距離を演算する演算装置に適用すれ
ば、別にコードパターンに相当する第１の信号系の信号
を記憶するメモリを設ける必要がなく、メモリから各半
導体演算回路のゲートまでの信号経路も必要としない。
従って、回路構成が簡単で、高速に演算が行える演算回
路及び演算装置が実現できる。
【００１８】更に、半導体演算回路のフローティングゲ
ートに第１の信号を書き込んだ後、演算時に第１の信号
電圧を印加する必要はないので、半導体演算回路のフロ
ーティングゲートへの書込み回路を取り外し可能とし、
専用の書込み回路でフローティングゲートに書き込んだ
後、書込み回路を取り外した状態で使用することも可能
である。
【００１９】
【発明の実施の形態】本発明を、ベクトル量子化による
画像圧縮処理装置の演算装置を構成する半導体演算回路
に適用した実施例を説明する。図４は、実施例における
ベクトル量子化の手法を説明する図である。図４におい
て、原画像Ａは、例えば各ピクセルが８ビットのデータ
長を有する２５６階調の画像データであるとする。例え
ば、４×４ピクセル、すなわち１６ピクセルを１ユニッ
トとすると、１ユニットのデータ量は１２８ビットであ
る。従って、１ユニットが取り得るパターンの種類は２
128 である。このうち、２０４８パターンＣ１、Ｃ２、
…、Ｃｉ、…を定め、これをコードブック３０に記憶し
ておく。２０４８パターンを規定するには１１ビット必
要である。原画像Ａを４×４ピクセルの複数のユニット
Ｂに分割し、コードブック３０に記憶された２０４８パ
ターンから各ユニットＢにもっとも類似したパターンを
探し、そのコードを各ユニットに割り当てて記憶する。
画像を再生する場合には、コードブック３０から各ユニ
ットにコードに対応したパターンを読み出して割り当て
る。この場合、１ユニットのデータ量が１２８ビットか
ら１１ビットに圧縮されたことになる。
【００２０】図５は、各ユニットにもっとも類似したパ
ターンを探す処理を説明する図である。図５の（１）
は、原画像Ａを分割した１ユニットＢを示する。ユニッ
トＢは、１６個のピクセルを有し、各ピクセルの階調デ
ータがａ〜ｐであるとする。図５の（２）に示すよう
に、コードブック３０には２０４８パターンＣ１、…、
Ｃｉ、…、Ｃｎが記憶されており、各パターンのピクセ
ルは、Ｃ１であればＡ１〜Ｐ１、ＣｉであればＡｉ〜Ｐ
ｉ、ＣｎであればＡｎ〜Ｐｎの階調データを有する。こ
こでは、各ピクセルの階調データの差の絶対値の和、す
なわち図５の（３）に示すマンハッタン距離がもっとも
小さくなるパターンをもっとも類似しているとする。本
発明の実施例の演算装置は、上記のマンハッタン距離の
演算と距離がもっとも小さくなるパターンの判定をアナ
ログ処理で行う。ここでは、アナログ信号ではあるが、
コードブック３０に記憶された各パターンの各ピクセル
の階調データをテンプレートデータと呼ぶ。
【００２１】図６は、本発明の実施例の演算装置の構成
を示すブロック図である。図示のように、この演算装置
は、ｎ個の第１〜第ｎのパターン距離演算回路３１−１
〜３１−ｎと、第１〜第ｎのパターン距離演算回路３１
−１〜３１−ｎの演算した距離のうち最小距離を判定し
その最小距離のパターンを示すコードを出力する最小信
号検出回路３２とを有し、画像信号にもっとも類似した
パターンのコードを出力する。ｎはコードブック３０に
記憶されたパターンの個数であり、図４及び図５で説明
した例であれば、ｎは２０４８である。
【００２２】画像信号は、図４に示すように原画像Ａ
を、図５の（１）に示すような４×４ピクセルを１ユニ
ットとして複数のユニットに分割した時の各ユニットの
ピクセルａ〜ｐの値を示すアナログ信号である。従っ
て、並行に出力される１６個のアナログ信号であり、専
用のＴＶカメラを使用してこのような信号を並列に出力
するか、画像データを記憶したビットマップメモリから
１６個のデータを並列に読み出してＤ／Ａ変換して生成
する。
【００２３】第１〜第ｎのパターン距離演算回路３１−
１〜３１−ｎは同じ回路であり、画像信号の各ピクセル
のアナログ値とそれぞれパターンのテンプレートデータ
の値との差の絶対値を演算し、すべて（１６個）のピク
セルの差の絶対値を加算して、画像信号と各パターンの
マンハッタン距離をそれぞれ演算し、マンハッタン距離
に応じた強度のアナログ信号を出力する。最小信号検出
回路３２は、第１〜第ｎのパターン距離演算回路３１−
１〜３１−ｎが出力するマンハッタン距離に応じたアナ
ログ信号のうち、最小強度の信号を検出し、もっともマ
ンハッタン距離の小さなパターン、すなわち画像信号に
もっとも類似したパターンを示すコードを出力する。最
小信号検出回路３２は、例えば、前述の特開平６−５３
４３１号公報に開示された最小入力を検出して、この出
力を示す信号を出力するWINNER-TAKE-ALL 回路を使用す
ることが可能であり、ここでは詳しい説明は省略する。
【００２４】図７は、第１〜第ｎのパターン距離演算回
路３１−１〜３１−ｎの１つの構成を示す図である。図
示のように、１６個の演算セル４１−ａ〜４１−ｐと、
各演算セルの２つのＮチャンネルＭＯＳトランジスタの
フローティングゲートと容量結合したコントロールゲー
トに印加する信号を切替えるスイッチ４２−ａ〜４２−
ｐと、各演算セルの直列に接続されたＮチャンネルＭＯ
Ｓトランジスタのドレインに印加する信号を切替えるス
イッチ４３−ａ〜４３−ｐと、各演算セルの２つのＮチ
ャンネルＭＯＳトランジスタのゲートに印加する信号を
電源電圧ＶDDと画像信号の各ピクセルの信号Ｓia〜Ｓip
の間で切替えるスイッチ４４−ａ〜４４−ｐと、演算セ
ル４１−ａ〜４１−ｐの並列に接続されたＮチャンネル
ＭＯＳトランジスタの出力の信号線５４との接続を切替
えるスイッチ４５−ａ〜４５−ｐと、演算セル４１−ａ
〜４１−ｐの直列に接続されたＮチャンネルＭＯＳトラ
ンジスタの出力の信号線５４との接続を切替えるスイッ
チ４６−ａ〜４６−ｐと、演算セル４１−ａ〜４１−ｐ
の並列に接続されたＮチャンネルＭＯＳトランジスタの
出力の減算回路への接続を切替えるスイッチ４７−ａ〜
４７−ｐと、演算セル４１−ａ〜４１−ｐの直列に接続
されたＮチャンネルＭＯＳトランジスタの出力の減算回
路への接続を切替えるスイッチ４８−ａ〜４８−ｐと、
演算セル４１−ａ〜４１−ｐのフローティングゲートへ
の書込みを行う書込み回路５５−ａ〜５５−ｐと、減算
回路と、書込み動作時に信号線５４や書込み回路５５−
ａ〜５５−ｐに接続される信号線５６やスイッチ４２−
ａ〜４２−ｐや４３−ａ〜４３−ｐに供給する信号を出
力する書込み回路５３と、各スイッチの状態を制御する
スイッチ制御回路５７とを有する。減算回路は、スイッ
チ４７−ａ〜４７−ｐと４８−ａ〜４８−ｐの組に接続
される第１の電極４９−ａ〜４９−ｐと、共通フローテ
ィングゲート５０と、共通フローティングゲート５０の
接地電位端子への接続を切替えるスイッチ５１と、共通
フローティングゲート５０をゲートとするスースフォロ
ワ回路５２とを有する。第１の電極４９−ａ〜４９−ｐ
と共通フローティングゲート５０は容量を形成する。言
い換えれば、この容量は、電極４９−ａ〜４９−ｐを第
１の電極とする１６個の容量の第２の電極を共通に接続
し、それを共通フローティングゲートにしたものに相当
する。各演算セルにはテンプレートデータが書き込まれ
ており、信号Ｓａ〜Ｓｐとの差分絶対値を演算する。
【００２５】まず、図８を参照して、本実施例の演算セ
ルと書込み制御回路の構成と動作を説明する。図８は、
演算セル４１と書込み回路５３を示す回路図であり、演
算セルは１個のみ示してある。読み出し回路１２４と、
比較器１２８と、書込み電圧制御回路１３３と、書込み
電圧切替え回路１３０とが、書込み制御回路５３を構成
する。
【００２６】参照番号１０１と１０２は並列に接続され
たＮＭＯＳトランジスタであり、１０３と１０４は直列
に接続されたＮＭＯＳトランジスタであり、ＮＭＯＳト
ランジスタ１０２と１０３はフローティングゲート１０
５を共有している。フローティングゲート１０５は、例
えばＮ＋ポリシリコンで形成され、ＮＭＯＳトランジス
タ１０２、１０３のオン・オフ状態を制御する。並列に
接続されたＮＭＯＳトランジスタ１０１と１０２のドレ
インは、ここでは互いに接続され、ＰＭＯＳトランジス
タで構成されるスイッチ素子１０６を介して、信号線１
０８に接続されている。また、直列に接続されたＮＭＯ
Ｓトランジスタ１０３のドレインは、ＰＭＯＳトランジ
スタで構成されるスイッチ素子１０７を介して、信号線
１０８に接続されると共に、ＰＭＯＳトランジスタで構
成されるスイッチ素子４３及びＣＭＯＳトランスミショ
ンゲート１２０を介して読み出し回路１２０の所定の端
子に接続されている。一方、並列に接続されたＮＭＯＳ
トランジスタ１０１と１０２のソース電極は互いに接続
され、図７のスイッチ４７に接続される端子１０９に接
続されると共に、ＮＭＯＳトランジスタで構成されるス
イッチ素子１１１を介して信号線１１３に接続されてい
る。また、直列に接続されたＮＭＯＳトランジスタ１０
３と１０４のソース電極は互いに接続され、図７のスイ
ッチ４８に接続される端子１１０に接続されると共に、
ＮＭＯＳトランジスタで構成されるスイッチ素子１１２
を介して信号線１１３に接続されている。従って、スイ
ッチ素子１１１と１１２は図７のスイッチ４５と４６R>
に、信号線１１３は信号線５４に相当するといえる。本
実施例では、スイッチ素子１０６と１０７をＰＭＯＳト
ランジスタで、スイッチ素子１１１と１１２をＮＭＯＳ
トランジスタで構成しているが、スイッチ素子としての
機能をもつ素子であれば何を用いてもよい。ＮＭＯＳト
ランジスタ１０１のゲート１１６とＮＭＯＳトランジス
タ１０４のゲート１１７は、図７のスイッチ４４に接続
される。
【００２７】フローティングゲート１０５は、コントロ
ールゲート１１８と容量結合すると共に、電荷を注入及
び引き抜く書込み回路１１４に接続されている。この書
込み回路１１４はフローティングゲート１０５及び書込
み電圧切替え回路１３０の出力端子１１５に接続されて
いる。従って、回路１１４は図７の回路５５に、出力端
子１１５は信号線５６に相当する。フローティングゲー
ト１０５は、薄いトンネル酸化膜を介して書込み電圧切
替え回路１３０の出力端子１１５と接続されている。書
込み回路１１４は出力端子１１５から高電圧を入力し、
フローティングゲート１０５と出力端子１１５間（トン
ネル酸化膜）に高電圧を加え、ファウラーノルドハイム
(Fowler-Nordheim) 電流でフローティングゲート１０５
の電荷の注入及び引抜きを行う。
【００２８】トンネル酸化膜の代わりに、窒化膜又は酸
窒化膜（ＯＮＯ膜）を使用してフランケルプール・エミ
ッション(Frankel-Poole Emission)電流で行ってもよ
い。又は、回路１１４をそれぞれフローティングゲート
を有するＭＯＳ型トランジスタとし、このトランジスタ
のフローティングゲートをフローティングゲート１０５
に接続し、ソース電極又はドレイン電極の一方を電圧切
替え回路１３０の出力端子１１５に接続し、ソース電極
又はドレイン電極のもう一方を接地電位あるいはある電
位に接続し、チャンネル−ホット−エレクトロン(Chann
el-Hot-Electron)電流で電荷の注入及び引抜きを行って
もよい。
【００２９】信号線１０８は、ここではＰＭＯＳトラン
ジスタで構成されるスイッチ素子１１９を介して５Ｖの
電源線１２１に接続される。また、信号線１１３は、Ｎ
ＭＯＳトランジスタで構成されるスイッチ素子１２２を
介して０Ｖの接地電源線に接続されると同時に、ＣＭＯ
Ｓトランスミッションゲートで構成されるスイッチ素子
１２３を介して読み出し回路１２４の所定の端子に接続
されている。
【００３０】図示のように、読み出し回路１２４のＭＯ
Ｓ型トランジスタ１２５と演算セルのＭＯＳ型トランジ
スタ１０３とが対となっており、読み出し回路１２４と
ＭＯＳ型トランジスタ１０３でオペアンプのボルテージ
フォロワ動作により、ＭＯＳ型トランジスタのフローテ
ィングゲート１０５の電圧を読み出し、出力端子１２６
に電圧値として出力する。ここでは、オペアンプのボル
テージフォロワ動作を利用することによりフローティン
グゲート１０５の電圧値を読み出しているが、読み出し
回路としては信号線１０８又は１１３を出力端子１２６
に接続し、トランジスタのソースフォロワ動作を利用し
て読み出しても何ら問題はない。
【００３１】読み出し回路１２４の出力端子１２６は、
外部入力端子１２７と共に比較器１２８の入力端子に接
続されている。また、比較器１２８の出力端子１２９
は、書込み電圧切替え回路１３０に接続されている。比
較器１２８は、読み出し回路１２４の出力端子１２６及
び外部入力端子１２７の電圧を入力とし、フローティン
グゲート１０５への書込み時に読み出し回路１２４で読
み出した出力端子１２６の電圧が外部入力端子１２７の
電圧と等しくなった時に、比較器１２８の出力端子１２
９に終了信号を出力する。
【００３２】書込み電圧切替え回路１３０は、書込み電
圧制御回路１３３の出力端子１４３の出力と、例えば接
地電位や出力端子１４３の電圧値の半分の電圧が入力さ
れる端子１３２を選択し、端子１２９、１３１の制御信
号が共に“１”を表している時に書込み電圧制御回路１
３３の出力端子１４３の出力を書込み電圧切替え回路１
３０の出力端子１１５に出力し、それ以外の時は端子１
３２の電圧を出力端子１１５に出力する。
【００３３】書込み電圧制御回路１３３では、出力端子
１４３に出力する電圧を段階的に変化できるようになっ
ており、書き込む電圧に応じて出力端子１４３に出力す
る電圧を変化させる。例えば、２ビットのＡ／Ｄコンバ
ータ１３４で、外部信号入力端子１２７に入力されたア
ナログ電圧をアナログ・デジタル変換し、スイッチ素子
１３５、１３６、１３７、１３８のいずれか１つのスイ
ッチ素子のみを導通状態とする。例えば、フローティン
グゲート１０５に書込みたい電圧の目標値が０．５Ｖか
ら４．５Ｖの範囲の電圧をとる時、外部信号入力端子１
２７の電圧値が０．５Ｖから１．５Ｖの電圧値の時はス
イッチ素子１３５を導通状態として上で、端子１３９の
入力電圧が出力端子１４３に出力される。また、外部信
号入力端子１２７の電圧値が１．５Ｖから２．５Ｖの電
圧値の時はスイッチ素子１３６を導通状態とした上で、
端子１４０の入力電圧が出力端子１４３に出力される。
同様に、外部信号入力端子１２７の電圧値が２．５Ｖか
ら３．５Ｖの電圧値の時は端子１４１の入力電圧、外部
信号入力端子１２７の電圧値が３．５Ｖから４．５Ｖの
電圧値の時は端子１４２の入力電圧がそれぞれ書込み電
圧制御回路１３３の出力端子１４３に出力される。この
ように、フローティングゲート１０５への書込み目標
値、つまり外部信号入力端子１２７の入力電圧値にあら
かじめ決められたルールに従って決定された書込み電圧
が書込み電圧制御回路１３３の出力端子１４３に出力さ
れる。ここでは、外部信号入力端子１２７に入力された
電圧に対応して端子１３９から１４２までに入力された
電圧の中から一つを選択する機構を持った回路構成にし
てあるが、例えば、外部信号入力端子１２７に書込み電
圧制御回路への入力とし、端子１４０、１４１、１４２
からの入力をなくし、端子１３９の入力電圧に外部信号
入力端子１２７の電圧を加算し出力端子１４３に出力す
る方法でもよい。また、書込み電圧制御回路は外部信号
入力端子１２７の入力電圧と出力端子１４３の出力電圧
との間に、ある入出力特性、例えば、端子１２７の入力
電圧の平方根に＋１５．０Ｖを加えた値が端子１４３の
出力電圧になるような入力電圧の関数で出力電圧が記述
されるような関係を持つ回路によって構成することも可
能である。
【００３４】なお、図示していないが、各スイッチ素子
はスイッチ制御回路５７により制御される。以下、テン
プレートデータの書込みモードと書込み後の入力データ
との演算モードの２つに分けて詳細に動作説明を行う。
まず、書込みモードについて説明する。書込みモードで
は、フローティングゲート１０５にテンプレートデータ
を書込む。
【００３５】書込みモード時には、スイッチ４２−ａ〜
４２−ｐと４３−ａ〜４３−ｐを、フローティングゲー
トに書き込みを行う演算セルのみが読み出し回路１２４
に接続されるように切り替え、スイッチ４４−ａ〜４４
−ｐを、フローティングゲートに書き込みを行う演算セ
ルのゲートにのみ５Ｖが印加されるように切り替える。
更に、スイッチ１１１を遮断状態に、スイッチ１１２を
導通状態にする。すなわち、スイッチ４５−ａ〜４５−
ｐはすべて遮断状態に、スイッチ４６−ａ〜４６−ｐは
書き込む演算セルに接続されるもののみを導通状態にす
る。スイッチ４７−ａ〜４７−ｐ及び４８−ａ〜４８−
ｐはすべて遮断状態にされる。
【００３６】以上のスイッチ制御により、書込みを行う
演算セルのフローティングゲートにのみ書込みが行え、
書込みを行う演算セルの直列に接続されたＮＭＯＳトラ
ンジスタ１０３の電圧が、読み出し回路１２４により読
み出せる状態になる。ＮＭＯＳトランジスタ１０４は、
ゲートに５Ｖが印加されるため導通状態であり、読み出
される電圧はＮＭＯＳトランジスタ１０３の電圧で決定
される。
【００３７】また、フローティングゲート１０５に書き
込む電圧と同じ電圧をターゲット電圧とし、比較器１２
８の外部信号入力端子１２７に入力する。例えば、外部
信号入力端子１２７の電圧値を３Ｖとすると、書込み電
圧制御回路１３３のスイッチ素子１３７のみが導通状態
となり、端子１４１の電圧が出力端子１４３に出力され
る。
【００３８】その上で、書込み電圧切替え回路１３０の
端子１３１を“１”にし、読み出し回路１２４の出力端
子１２６の電圧と外部信号入力端子１２７の電圧（３
Ｖ）とが等しくなければ、比較器１２８の出力端子１２
９は“０”を表すので、書込み電圧制御回路１３３の出
力端子１４３の書込み電圧を書込み電圧切替え回路１３
０の出力端子１１５に出力し、フローティングゲート１
０５に対して書込みを開始する。この書込み動作中、フ
ローティングゲート１０５の電圧値は読み出し回路１２
４で常に読み出されており、その読み出した値を出力端
子１２６に出力する。フローティングゲート１０５への
書込み動作の終了は、比較器において端子１２６と外部
信号入力端子１２７の電圧値が等しくなった時に、比較
器１２８の出力端子１２９に書込み終了信号として
“１”が出力され、端子１１５の出力電圧を、端子１４
３の書込み電圧から端子１３２の書込み終了電圧に切替
えることにより行う。
【００３９】１つの演算セル４１−ａのフローティング
ゲート１０５への書込みが終了した後、更に他の１５個
の演算セル４１−ｂ〜４１−ｐについても同様の方法
で、順次フローティングゲートへの書込みを行う。そし
て、すべてのパターン距離演算回路３１−１〜３１−ｎ
について、パターンのテンプレートデータに応じて書込
みを行う。
【００４０】以上のようにして、本実施例では、４種類
の電圧値に応じた書込み電圧を用いて、アナログ・多値
の書込み目標値を書き込むことができる。また、本実施
例によれば、演算を行うフローティングゲートへの書込
み動作時に、外部信号入力端子１２７に与えられた書込
み目標電圧に応じた書込み電圧を用いて行うことによ
り、書込み開始から書込み終了までの書込み時間を高速
化し且つある程度均一化することができる。
【００４１】テンプレートデータの書込み動作時に、読
み出し回路により読み出しながら書込みを行い、読み出
した電圧を用いて書込みの終了判定を行う方式において
は、フローティングゲートの電圧が書込み目標値に達し
てから実際に書込みが終了するまでの遅延時間があり、
この遅延時間の間に書き込まれた値が書込み誤差とな
る。本実施例においては、書込み目標電圧によって最適
な書込み電圧を供給することにより、書込み時間がある
程度均一化され、書込み終了直前の書込み速度が書込み
動作における書込み誤差のバラツキが一定範囲に収ま
る。このことにより、高精度な書込みを実現できる。
【００４２】上記のように、本実施例では、書込みを高
速にすると共に書込み目標値による速度のバラツキを押
さえるために、書込み目標値に応じて書込み電圧を切り
分ける方式を採用しているが、書込み電圧を書込み目標
電圧によらず一定とすることももちろん可能である。ま
た、本実施例では、演算を行うゲート電極への書込みを
行うと同時に読み出しを行い、書込み目標値に達したか
判定を行っているが、これは一例であり、広く行われて
いるライト／ベリファイ(Write/Verify)方式を用いるこ
とも可能である。
【００４３】また、ここではフローティングゲート１０
５に書き込んだ電圧をＮＭＯＳトランジスタ１０３を介
して読み出したが、ＮＭＯＳトランジスタ１０２を介し
て読み出すことも可能である。フローティングゲートに
書き込まれた電圧は、半永久的に維持されるので、テン
プレートデータを変更しない限り、再びフローティング
ゲートに電圧を書き込む必要はない。そのため、書込み
回路５３を別の書込み用装置に設け、書込み回路５３を
除く部分を組み込んだデバイスを、この書込み用装置に
セットして所望のテンプレートデータを書き込んだ後、
演算装置として使用することも可能である。これであれ
ば、デバイスから書込み回路５３を除くことが可能であ
り、回路規模を小型にできる。
【００４４】次に、演算モードについて説明する。演算
モード前に、フローティングゲート１０５にテンプレー
トデータを書き込んでいるものとする。まず、スイッチ
４２−ａ〜４２−ｐと４３−ａ〜４３−ｐを、すべてコ
ントロールゲート１１８及びＮＭＯＳトランジスタ１０
３のドレインに電源電圧５Ｖが供給されるように切り替
える。すなわち、図８でいえば、スイッチ１０６、１０
７、１１９を導通状態にし、スイッチ４３を遮断状態に
する。コントロールゲート１１８も電源端子１２１に接
続される。スイッチ４４−ａ〜４４−ｐを入力信号Ｓia
〜Ｓipを供給するように切り替える。更に、スイッチ４
５−ａ〜４５−ｐはすべて遮断状態に、すなわち、スイ
ッチ１１１と１１２を遮断状態にする。この状態で、Ｎ
ＭＯＳトランジスタ１０１のゲートには入力信号Ｓi が
印加され、入力信号Ｓi に応じた電圧が発生し、同時に
ＮＭＯＳトランジスタ１０２は、フローティングゲート
１０５へ書き込んだ電圧を出力する。ＮＭＯＳトランジ
スタ１０１と１０２は並列に接続されているので、ソー
ス電極には大きい方の電圧が出力される。また、ＮＭＯ
Ｓトランジスタ１０４のゲートには入力信号Ｓi が印加
され、入力信号Ｓiに応じた電圧が発生し、同時にＮＭ
ＯＳトランジスタ１０３は、フローティングゲート１０
５へ書き込んだ電圧を出力する。ＮＭＯＳトランジスタ
１０３と１０４は直列に接続されているので、ソース電
極には小さい方の電圧が出力される。
【００４５】以上のように、各演算セルでは、並列に接
続されたＮＭＯＳトランジスタの組が、フローティング
ゲートに書き込まれた電圧（テンプレートデータ）と入
力信号の大きい方を出力し、直列に接続されたＮＭＯＳ
トランジスタの組が、フローティングゲートに書き込ま
れた電圧（テンプレートデータ）と入力信号の小さい方
を出力する。各演算セルでの演算は並行に行われ、各演
算セルは同時に並行して出力を行う。
【００４６】図７に戻って、減算回路の動作について説
明する。スイッチ４７−ａ〜４７−ｐと４８−ａ〜４８
−ｐを遮断状態にしてから、スイッチ５１を導通状態に
して、共通フローティングゲート５０を０Ｖ（接地レベ
ル）にする。スイッチ４８−ａ〜４８−ｐを導通状態に
変化させて、演算セル４１−ａ〜４１−ｐの小さい方の
出力を第１の電極４９−ａ〜４９−ｐに印加する。これ
により、演算セル４１−ａ〜４１−ｐの小さい方の出力
の和に応じた電荷が容量に蓄積される。次に、スイッチ
５１を遮断状態にして、共通フローティングゲート５０
をフローティング状態にする。次に、スイッチ４８−ａ
〜４８−ｐを遮断状態にした後、スイッチ４７−ａ〜４
７−ｐを導通状態にすると、容量の第１の電極に、演算
セル４１−ａ〜４１−ｐの大きい方の出力の和が印加さ
れることになる。すなわち、第１の電極の電圧が、演算
セル４１−ａ〜４１−ｐの小さい方の出力の和から大き
い方の出力の和に変化する。共通フローティングゲート
５０はフローティング状態であるから、共通フローティ
ングゲート５０の電位はこの第１の電極の電圧の変化分
だけ上昇する。共通フローティングゲート５０はソース
フォロワ回路５２のゲートであるので、共通フローティ
ングゲート５０の電位はソースフォロワ回路５２を通し
て外部に読み出される。つまり、各演算セルのフローテ
ィングゲートに書き込まれたテンプレートデータと対応
する入力信号の差分絶対値の和が出力される。
【００４７】以上のようにして、演算モードでは、各パ
ターン距離演算回路３１−１〜３１−ｎは、コードブッ
ク３０に記憶された各パターンのテンプレートデータと
画像信号のマンハッタン距離をそれぞれ出力し、最小信
号検出回路３２は、そのうちの最小距離のパターンを探
して、そのパターンを示すコードを出力する。これによ
り、画像信号の１ユニットにもっとも近似したパターン
が決定される。
【００４８】なお、本実施例では、フローティングゲー
ト中の電荷量を変化させる書込み制御回路５３を、読み
出し回路、比較器、書込み電圧制御回路及び書込み電圧
切替え回路により実現しているが、フローティングゲー
ト中の電荷量を変化させることが可能であれば、その他
のどのような手段を用いてもよく、本発明の効果に影響
を与えるものではない。
【００４９】以上のように、非常に少ないトランジスタ
数で、テンプレートデータを記憶する不揮発性アナログ
・多値メモリとして動作すると同時に、その記憶データ
（テンプレートデータ）と入力データの差分絶対値、す
なわちマンハッタン距離を演算し、最小距離のパターン
を検出する装置を実現することができた。以上、演算セ
ルをＮＭＯＳトランジスタで構成した例を示したが、演
算セルをＰＭＯＳトランジスタで構成することも可能で
ある。図９はその例を示す図であり、図８と同様に、１
個の演算セルと書込み制御回路を示している。動作は、
ＮＭＯＳトランジスタで構成した場合と同じであるの
で、ここでは説明を省略するが、並列に接続されたＰＭ
ＯＳトランジスタのソース電極からは小さい方の電圧が
出力され、直列に接続されたＰＭＯＳトランジスタのソ
ース電極からは大きい方の電圧が出力される。
【００５０】
【発明の効果】以上説明したように、本発明によれば、
高速で且つ高精度にアナログ又は多値データを記憶し、
かつ高精度にアナログ又は多値演算が可能な演算回路を
簡単な回路構成で実現できる。
【図面の簡単な説明】
【図１】本発明の演算回路の基本構成を示す図である。
【図２】本発明の演算回路及び演算装置の基本構成を示
す図である。
【図３】本発明の演算装置の基本構成を示す図である。
【図４】本発明の実施例の演算装置で処理するベクトル
量子化による画像圧縮処理を説明する図である。
【図５】ベクトル量子化による画像圧縮処理におけるマ
ンハッタン距離の演算を説明する図である。
【図６】本発明の実施例のベクトル量子化による画像圧
縮処理のための演算装置の構成を示すブロック図であ
る。
【図７】実施例の演算装置のパターン距離演算回路の構
成を示す図である。
【図８】実施例の演算セルと書込み制御回路の構成を示
す回路図である。
【図９】演算セルをＰＭＯＳトランジスタで構成した例
を示す図である。
【符号の説明】
１…大入力選択回路 ２…小入力選択回路 ３…減算回路 ４、５、７…スイッチ ６…容量 ９、9-1 〜9-n 、13-1〜13-n、18-1〜18-n、49-1〜49-n
…第１の電極 １０、１４、１９、５０…第２の電極（フローティング
ゲート） １１、１５、２０、５２…ソースフォロワ回路 ４１−ａ〜４１−ｐ…演算セル １４−ａ〜１４−ｐ…差電圧演算回路 １５…加算回路 ５３…書き込み回路 ５７…スイッチ制御回路 １０１〜１０４…ＮＭＯＳトランジスタ １０５…フローティングゲート １１４…フローティングゲート書込み回路
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平２−267681（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G06G 7/14

Claims (13)

    (57)【特許請求の範囲】
  1. 【請求項１】 第１の信号と第２の信号の差の絶対値を
    演算する演算回路であって、 前記第１と第２の信号を比較して信号値の大きな方の信
    号を出力する大入力選択回路と、 前記第１と第２の信号を比較して信号値の小さな方の信
    号を出力する小入力選択回路と、 前記大入力選択回路の出力から前記小入力選択回路の出
    力を減算する減算回路とを備えることを特徴とする演算
    回路。
  2. 【請求項２】 請求項１に記載の演算回路であって、 前記減算回路は、 容量と、 該容量の第１の端子と前記大入力選択回路の出力との間
    に設けられた第１のスイッチと、 前記容量の第１の端子と前記小入力選択回路の出力との
    間に設けられた第２のスイッチと、 前記容量の第２の端子と所定の電位の端子との間に設け
    られた第３のスイッチとを備え、 前記第１のスイッチを遮断状態に、前記第３のスイッチ
    を導通状態にした上で前記第２のスイッチを導通状態に
    し、その後前記第３のスイッチを遮断状態にし、その後
    前記第２のスイッチを遮断状態にし、その後前記第１の
    スイッチを導通状態にすることで、前記容量の第２の端
    子から前記第１の信号と第２の信号の差の絶対値を出力
    する回路である演算回路。
  3. 【請求項３】 請求項２に記載の演算回路であって、 前記容量の第２の端子はフローティングゲートであり、
    該フローティングゲートはソースフォロワ回路のゲート
    であり、該ソースフォロワ回路が前記第１の信号と第２
    の信号の差の絶対値を出力する演算回路。
  4. 【請求項４】 請求項１から３のいずれか１項に記載の
    演算回路であって、 前記大入力選択回路は、２個のＮＭＯＳトランジスタを
    並列に接続した回路であり、一方のＮＭＯＳトランジス
    タのゲートに前記第１の信号を、他方のＮＭＯＳトラン
    ジスタのゲートに前記第２の信号を印加することによ
    り、共通のソース電極から前記第１と第２の信号の大き
    な方が出力され、 前記小入力選択回路は、２個のＮＭＯＳトランジスタを
    直列に接続した回路であり、一方のＮＭＯＳトランジス
    タのゲートに前記第１の信号を、他方のＮＭＯＳトラン
    ジスタのゲートに前記第２の信号を印加することによ
    り、ソース電極から前記第１と第２の信号の小さな方が
    出力される演算回路。
  5. 【請求項５】 請求項４に記載の演算回路であって、 前記大入力選択回路の前記第１の信号がゲートに印加さ
    れるＮＭＯＳトランジスタと前記小入力選択回路の前記
    第１の信号がゲートに印加されるＮＭＯＳトランジスタ
    のゲートは、共通に接続されたフローティングゲートで
    あり、 該フローティングゲートに電圧を書き込む書込み回路を
    備える演算回路。
  6. 【請求項６】 請求項１から３のいずれか１項に記載の
    演算回路であって、 前記大入力選択回路は、２個のＰＭＯＳトランジスタを
    直列に接続した回路であり、一方のＰＭＯＳトランジス
    タのゲートに前記第１の信号を、他方のＰＭＯＳトラン
    ジスタのゲートに前記第２の信号を印加することによ
    り、ソース電極から前記第１と第２の信号の大きな方が
    出力され、 前記小入力選択回路は、２個のＰＭＯＳトランジスタを
    並列に接続した回路であり、一方のＰＭＯＳトランジス
    タのゲートに前記第１の信号を、他方のＰＭＯＳトラン
    ジスタのゲートに前記第２の信号を印加することによ
    り、共通のソース電極から前記第１と第２の信号の小さ
    な方が出力される演算回路。
  7. 【請求項７】 請求項６に記載の演算回路であって、 前記大入力選択回路の前記第１の信号がゲートに印加さ
    れるＰＭＯＳトランジスタと前記小入力選択回路の前記
    第１の信号がゲートに印加されるＰＭＯＳトランジスタ
    のゲートは、共通に接続されたフローティングゲートで
    あり、 該フローティングゲートに電圧を書き込む書込み回路を
    備える演算回路。
  8. 【請求項８】 所定の個数の信号で構成される第１の信
    号系と第２の信号系の対応する信号間の差の絶対値の和
    を演算する演算装置であって、 請求項２に記載の演算回路を前記所定の個数分備え、 各容量の前記第２の端子が共通に接続されている演算装
    置。
  9. 【請求項９】 請求項８に記載の演算装置であって、 共通に接続さている前記第２の端子はフローティングゲ
    ートであり、該フローティングゲートはソースフォロワ
    回路のゲートであり、該ソースフォロワ回路が前記第１
    の信号系と第２の信号系の差の絶対値の和を出力する演
    算装置。
  10. 【請求項１０】 所定の個数の信号で構成される第１の
    信号系と第２の信号系の対応する信号間の差の絶対値の
    和を演算する演算装置であって、 前記第１と第２の信号を比較して信号値の大きな方の信
    号を出力する大入力選択回路と、前記第１と第２の信号
    を比較して信号値の小さな方の信号を出力する小入力選
    択回路とをそれぞれ有する前記所定の個数分の選択回路
    と、 前記所定の個数分の選択回路の前記大入力選択回路の出
    力を加算する大加算回路と、 前記所定の個数分の選択回路の前記小入力選択回路の出
    力を加算する小加算回路と、 前記大加算回路の出力から前記小加算回路の出力を減算
    する減算回路とを備えることを特徴とする演算装置。
  11. 【請求項１１】 請求項１０に記載の演算装置であっ
    て、 前記大加算回路は、第１の端子が前記所定の個数分の選
    択回路の前記大入力選択回路の出力に接続され、第２の
    端子が共通に接続された前記所定の個数分の第１の容量
    と、共通に接続された前記第２の端子と所定の電位の端
    子との間に設けられたスイッチと、前記第２の端子の電
    位レベルを出力する第１の出力回路とを備え、 前記小加算回路は、第１の端子が前記所定の個数分の選
    択回路の前記小入力選択回路の出力に接続され、第２の
    端子が共通に接続された前記所定の個数分の第２の容量
    と、前記第２の容量の前記第２の端子と所定の電位の端
    子との間に設けられたスイッチと、前記第２の容量の前
    記第２の端子の電位レベルを出力する第２の出力回路と
    を備え、 前記減算回路は、 容量と、 該容量の第１の端子と前記第１の出力回路の出力との間
    に設けられた第１のスイッチと、 前記容量の第１の端子と前記第１の出力回路の出力との
    間に設けられた第２のスイッチと、 前記容量の第２の端子と所定の電位の端子との間に設け
    られた第３のスイッチとを備え、 前記第１のスイッチを遮断状態に、前記第３のスイッチ
    を導通状態にした上で前記第２のスイッチを導通状態に
    し、その後前記第３のスイッチを遮断状態にし、その後
    前記第２のスイッチを遮断状態にし、その後前記第１の
    スイッチを導通状態にすることで、前記容量の第２の端
    子から前記第１の信号系と第２の信号系の対応する信号
    間の差の絶対値の和を出力する演算装置。
  12. 【請求項１２】 第１と第２の信号を比較して信号値の
    大きな方の信号と小さな方の信号をそれぞれ出力する半
    導体演算回路であって、 並列に接続した第１と第２のＮＭＯＳトランジスタと、 直列に接続した第３と第４のＮＭＯＳトランジスタとを
    備え、 前記第１と第３のＮＭＯＳトランジスタのゲートは、共
    通に接続されたフローティングゲートであり、 前記フローティングゲートに前記第１の信号を書き込ん
    だ後、前記第２と第４のＮＭＯＳトランジスタのゲート
    に前記第２の信号を印加することにより、前記第１と第
    ２のＮＭＯＳトランジスタの共通に接続されたソース電
    極から前記第１と第２の大きな方の信号が出力され、前
    記第３と第４のＮＭＯＳトランジスタのソース電極から
    前記第１と第２の小さな方の信号が出力される半導体演
    算回路。
  13. 【請求項１３】 第１と第２の信号を比較して信号値の
    大きな方の信号と小さな方の信号をそれぞれ出力する半
    導体演算回路であって、 並列に接続した第１と第２のＰＭＯＳトランジスタと、 直列に接続した第３と第４のＰＭＯＳトランジスタとを
    備え、 前記第１と第３のＰＭＯＳトランジスタのゲートは、共
    通に接続されたフローティングゲートであり、 前記フローティングゲートに前記第１の信号を書き込ん
    だ後、前記第２と第４のＰＭＯＳトランジスタのゲート
    に前記第２の信号を印加することにより、前記第１と第
    ２のＰＭＯＳトランジスタの共通に接続されたソース電
    極から前記第１と第２の小さな方の信号が出力され、前
    記第３と第４のＰＭＯＳトランジスタのソース電極から
    前記第１と第２の大きな方の信号が出力される半導体演
    算回路。
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