JP3413345B2 - 電界効果型トランジスタ及びその製造方法 - Google Patents
電界効果型トランジスタ及びその製造方法Info
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Classifications
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66446—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET]
- H01L29/66462—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET] with a heterojunction interface channel or gate, e.g. HFET, HIGFET, SISFET, HJFET, HEMT
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- H01L21/28593—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising AIIIBV compounds characterised by the sectional shape, e.g. T, inverted T asymmetrical sectional shape
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- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/107—Substrate region of field-effect devices
- H01L29/1075—Substrate region of field-effect devices of field-effect transistors
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- H01L29/812—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a Schottky gate
- H01L29/8128—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a Schottky gate with recessed gate
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Description
【０００１】
【発明の属する技術分野】本発明は、電界効果型トラン
ジスタに関し、特に、高耐圧が要求されるパワー電界効
果型トランジスタとその製造方法に関する。
ジスタに関し、特に、高耐圧が要求されるパワー電界効
果型トランジスタとその製造方法に関する。
【０００２】
【従来の技術】通信手段の多様化及び高品位化を図るた
め、信号の変調方式がアナログ方式からデジタル方式に
変わり、さらに、無線通信分野においては高周波化がま
すます加速してきている。ヒ化ガリウム（ＧａＡｓ）を
用いた電界効果型トランジスタ（ＦＥＴ）は、デジタル
通信に適した低雑音特性及び低歪み特性と、シリコン系
デバイスよりも優れた高速性及び高周波特性とにより、
携帯電話を中心とした通信機器の発達と共に近年大幅に
需要が増えている。とりわけ送信用アンプに用いられる
パワーＦＥＴは、低消費電力であるＧａＡｓの特徴を生
かして飛躍的に伸びている。
め、信号の変調方式がアナログ方式からデジタル方式に
変わり、さらに、無線通信分野においては高周波化がま
すます加速してきている。ヒ化ガリウム（ＧａＡｓ）を
用いた電界効果型トランジスタ（ＦＥＴ）は、デジタル
通信に適した低雑音特性及び低歪み特性と、シリコン系
デバイスよりも優れた高速性及び高周波特性とにより、
携帯電話を中心とした通信機器の発達と共に近年大幅に
需要が増えている。とりわけ送信用アンプに用いられる
パワーＦＥＴは、低消費電力であるＧａＡｓの特徴を生
かして飛躍的に伸びている。
【０００３】パワーＦＥＴが抱える重要な課題は、その
高耐圧化であって、パワーＦＥＴの耐圧は、ゲート電極
直下の不純物濃度とゲート・ドレイン間の距離とによっ
て決まり、当然ながら、不純物濃度が低い方が、また、
ゲート・ドレイン間の距離が長い方が耐圧は良くなる。
基板にイオン注入を行なってチャネル領域を形成し、該
チャネル領域上に直接ゲート電極を形成するＭＥＳＦＥ
Ｔ（＝Ｍｅｔａｌ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ ＦＥ
Ｔ）の場合は、ゲート電極直下の不純物濃度が大きいた
め、大きな耐圧は得られない。これに対し、エピタキシ
ャル膜を用いてゲート電極直下に不純物を混入しないア
ンドープ層を介在させてなるＭＥＳＦＥＴの場合は、ゲ
ート電極直下の不純物濃度が小さいため、大きな耐圧が
得られる。
高耐圧化であって、パワーＦＥＴの耐圧は、ゲート電極
直下の不純物濃度とゲート・ドレイン間の距離とによっ
て決まり、当然ながら、不純物濃度が低い方が、また、
ゲート・ドレイン間の距離が長い方が耐圧は良くなる。
基板にイオン注入を行なってチャネル領域を形成し、該
チャネル領域上に直接ゲート電極を形成するＭＥＳＦＥ
Ｔ（＝Ｍｅｔａｌ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ ＦＥ
Ｔ）の場合は、ゲート電極直下の不純物濃度が大きいた
め、大きな耐圧は得られない。これに対し、エピタキシ
ャル膜を用いてゲート電極直下に不純物を混入しないア
ンドープ層を介在させてなるＭＥＳＦＥＴの場合は、ゲ
ート電極直下の不純物濃度が小さいため、大きな耐圧が
得られる。
【０００４】以下、ゲート電極とチャネル層との間にア
ンドープ層を備えた従来のＭＥＳＦＥＴについて図面を
参照しながら説明する。
ンドープ層を備えた従来のＭＥＳＦＥＴについて図面を
参照しながら説明する。
【０００５】図７は従来のＧａＡｓを用いたＭＥＳＦＥ
Ｔの断面構成を示している。図７に示すように、ＧａＡ
ｓよりなる半絶縁性基板９１の上には、Ｓｉが不純物と
してドープされたｎ型ＧａＡｓよりなるチャネル層９２
と、ＧａＡｓ又はＡｌＧａＡｓよりなるアンドープ層９
３とが順次形成されている。アンドープ層９３の上には
互いに間隔をおいて、Ｓｉが不純物として高濃度にドー
プされたｎ型ＧａＡｓよりなるコンタクト層９４が形成
されており、各コンタクト層９４の上には、ＡｕＧｅ等
が蒸着されてなるソース電極９７及びドレイン電極９８
がそれぞれ形成されている。アンドープ層９３の上にお
けるソース電極９７とドレイン電極９８との間には、Ａ
ｌ等が蒸着されてなり、アンドープ層９３とショットキ
接触するゲート電極９９が形成されている。
Ｔの断面構成を示している。図７に示すように、ＧａＡ
ｓよりなる半絶縁性基板９１の上には、Ｓｉが不純物と
してドープされたｎ型ＧａＡｓよりなるチャネル層９２
と、ＧａＡｓ又はＡｌＧａＡｓよりなるアンドープ層９
３とが順次形成されている。アンドープ層９３の上には
互いに間隔をおいて、Ｓｉが不純物として高濃度にドー
プされたｎ型ＧａＡｓよりなるコンタクト層９４が形成
されており、各コンタクト層９４の上には、ＡｕＧｅ等
が蒸着されてなるソース電極９７及びドレイン電極９８
がそれぞれ形成されている。アンドープ層９３の上にお
けるソース電極９７とドレイン電極９８との間には、Ａ
ｌ等が蒸着されてなり、アンドープ層９３とショットキ
接触するゲート電極９９が形成されている。
【０００６】
【発明が解決しようとする課題】しかしながら、前記従
来のＭＥＳＦＥＴは、ゲート電極９９とチャネル層９２
との間にアンドープ層９３が設けられているため、絶対
耐圧は向上するものの、ゲート電極９９の下部における
ドレイン電極９８側の端部に電界が集中するため、ドレ
イン耐圧はゲート・ドレイン間の距離にのみ依存するの
で、さらに高耐圧化するにはゲート・ドレイン間の距離
を長くしなければならなかった。反面、ゲート・ドレイ
ン間の距離を長くすると該ゲート・ドレイン間の抵抗成
分が増加し、ＦＥＴのオン抵抗が増加するので、ＦＥＴ
の諸特性が劣化するという問題を有している。
来のＭＥＳＦＥＴは、ゲート電極９９とチャネル層９２
との間にアンドープ層９３が設けられているため、絶対
耐圧は向上するものの、ゲート電極９９の下部における
ドレイン電極９８側の端部に電界が集中するため、ドレ
イン耐圧はゲート・ドレイン間の距離にのみ依存するの
で、さらに高耐圧化するにはゲート・ドレイン間の距離
を長くしなければならなかった。反面、ゲート・ドレイ
ン間の距離を長くすると該ゲート・ドレイン間の抵抗成
分が増加し、ＦＥＴのオン抵抗が増加するので、ＦＥＴ
の諸特性が劣化するという問題を有している。
【０００７】また、耐圧値を決定する雪崩降伏現象が生
じる状況下においては、チャネル層９２におけるゲート
電極９９のドレイン電極９８側の端部において電子・正
孔対が多数発生するため、最終的にＦＥＴの暴走を引き
起こす。このように、高耐圧化と他の電気的特性との高
性能化は相反し、また、耐圧限界近傍においては安定な
動作を行なえないという問題を有している。
じる状況下においては、チャネル層９２におけるゲート
電極９９のドレイン電極９８側の端部において電子・正
孔対が多数発生するため、最終的にＦＥＴの暴走を引き
起こす。このように、高耐圧化と他の電気的特性との高
性能化は相反し、また、耐圧限界近傍においては安定な
動作を行なえないという問題を有している。
【０００８】本発明は前記の問題に鑑み、高耐圧で且つ
オン抵抗が小さく、耐圧限界近傍において安定に動作で
きるようにすることを目的とする。
オン抵抗が小さく、耐圧限界近傍において安定に動作で
きるようにすることを目的とする。
【０００９】
【課題を解決するための手段】前記の目的を達成するた
め、本発明は、基板におけるゲート電極とドレイン電極
との間に、発生した電子・正孔対のうちの正孔を捕獲し
ドレイン電極側に流す正孔吸収層を設けるものである。
め、本発明は、基板におけるゲート電極とドレイン電極
との間に、発生した電子・正孔対のうちの正孔を捕獲し
ドレイン電極側に流す正孔吸収層を設けるものである。
【００１０】本発明に係る第１の電界効果型トランジス
タは、半絶縁性基板の上に形成され、不純物がドープさ
れてなるチャネル層と、チャネル層の上におけるゲート
電極形成領域のドレイン側の領域に形成され、ゲート電
極形成領域側の端部に段差部を有するアンドープ層と、
チャネル層の上及びアンドープ層の上に段差部をまたぐ
ように形成されたゲート電極と、チャネル層とアンドー
プ層との間の領域に、ゲート電極のドレイン側の側面と
の間に空間部が介在するように形成された正孔吸収層と
を備えている。
タは、半絶縁性基板の上に形成され、不純物がドープさ
れてなるチャネル層と、チャネル層の上におけるゲート
電極形成領域のドレイン側の領域に形成され、ゲート電
極形成領域側の端部に段差部を有するアンドープ層と、
チャネル層の上及びアンドープ層の上に段差部をまたぐ
ように形成されたゲート電極と、チャネル層とアンドー
プ層との間の領域に、ゲート電極のドレイン側の側面と
の間に空間部が介在するように形成された正孔吸収層と
を備えている。
【００１１】第１の電界効果型トランジスタによると、
チャネル層の上におけるゲート電極形成領域のドレイン
側の領域で且つゲート電極形成領域側の端部に段差部を
有するアンドープ層が形成され、ゲート電極が該段差部
をまたぐように形成されているため、ゲート電極のドレ
イン側にずれて位置する頂部がアンドープ層と接触し且
つその脚部でチャネル層と接触するので、ゲートバイア
ス印加時にゲート電極のドレイン側の端部における電界
が緩和され、その結果、ゲート・ドレイン間の距離を短
くしても充分な耐圧を得ることができる。さらに、ゲー
ト電極のソース側の側面とソース側のコンタクト領域と
は耐圧の許す限り近づけることができるため、ソース抵
抗が低減される。
チャネル層の上におけるゲート電極形成領域のドレイン
側の領域で且つゲート電極形成領域側の端部に段差部を
有するアンドープ層が形成され、ゲート電極が該段差部
をまたぐように形成されているため、ゲート電極のドレ
イン側にずれて位置する頂部がアンドープ層と接触し且
つその脚部でチャネル層と接触するので、ゲートバイア
ス印加時にゲート電極のドレイン側の端部における電界
が緩和され、その結果、ゲート・ドレイン間の距離を短
くしても充分な耐圧を得ることができる。さらに、ゲー
ト電極のソース側の側面とソース側のコンタクト領域と
は耐圧の許す限り近づけることができるため、ソース抵
抗が低減される。
【００１２】また、チャネル層とアンドープ層との間の
領域に、ゲート電極のドレイン側の側面との間に空間部
が介在するように形成された正孔吸収層が設けられてい
るため、正孔吸収層のエネルギー準位の価電子帯端がチ
ャネル層に比べて大きい場合には、該正孔吸収層が雪崩
降伏現象時に発生する電子・正孔対のうちの正孔を捕獲
すると共に、アンドープ層がドレイン側の領域に形成さ
れているので、該正孔は、直接ゲート電極に流入するこ
となくドレイン側の領域に拡散して、コンタクト領域内
又はドレイン電極内で電子と再結合する。
領域に、ゲート電極のドレイン側の側面との間に空間部
が介在するように形成された正孔吸収層が設けられてい
るため、正孔吸収層のエネルギー準位の価電子帯端がチ
ャネル層に比べて大きい場合には、該正孔吸収層が雪崩
降伏現象時に発生する電子・正孔対のうちの正孔を捕獲
すると共に、アンドープ層がドレイン側の領域に形成さ
れているので、該正孔は、直接ゲート電極に流入するこ
となくドレイン側の領域に拡散して、コンタクト領域内
又はドレイン電極内で電子と再結合する。
【００１３】本発明に係る第２の電界効果型トランジス
タは、半絶縁性基板の上に形成され、不純物がドープさ
れてなるチャネル層と、チャネル層の上におけるゲート
電極形成領域のドレイン側の領域に形成され、ゲート電
極形成領域側の端部に段差部を有する絶縁層と、チャネ
ル層及び絶縁層の上に段差部をまたぐように形成された
ゲート電極と、チャネル層と絶縁層との間の領域に、ゲ
ート電極のドレイン側の側面との間に空間部が介在する
ように形成された正孔吸収層とを備えている。
タは、半絶縁性基板の上に形成され、不純物がドープさ
れてなるチャネル層と、チャネル層の上におけるゲート
電極形成領域のドレイン側の領域に形成され、ゲート電
極形成領域側の端部に段差部を有する絶縁層と、チャネ
ル層及び絶縁層の上に段差部をまたぐように形成された
ゲート電極と、チャネル層と絶縁層との間の領域に、ゲ
ート電極のドレイン側の側面との間に空間部が介在する
ように形成された正孔吸収層とを備えている。
【００１４】第２の電界効果型トランジスタによると、
チャネル層の上におけるゲート電極形成領域のドレイン
側の領域で且つゲート電極形成領域側の端部に段差部を
有する絶縁層が形成され、ゲート電極が該段差部をまた
ぐように形成されているため、ゲート電極のドレイン側
の側面が該側面の上部で絶縁層と接触し且つ側面の下部
でチャネル層と接触するので、ゲートバイアス印加時に
ゲート電極のドレイン側の端部における電界が緩和さ
れ、その結果、ゲート・ドレイン間の距離を短くしても
充分な耐圧を得ることができる。さらに、ゲート電極の
ソース側の側面とソース側のコンタクト領域とは耐圧の
許す限り近づけることができるため、ソース抵抗が低減
される。
チャネル層の上におけるゲート電極形成領域のドレイン
側の領域で且つゲート電極形成領域側の端部に段差部を
有する絶縁層が形成され、ゲート電極が該段差部をまた
ぐように形成されているため、ゲート電極のドレイン側
の側面が該側面の上部で絶縁層と接触し且つ側面の下部
でチャネル層と接触するので、ゲートバイアス印加時に
ゲート電極のドレイン側の端部における電界が緩和さ
れ、その結果、ゲート・ドレイン間の距離を短くしても
充分な耐圧を得ることができる。さらに、ゲート電極の
ソース側の側面とソース側のコンタクト領域とは耐圧の
許す限り近づけることができるため、ソース抵抗が低減
される。
【００１５】また、チャネル層と絶縁層との間の領域
に、ゲート電極のドレイン側の側面との間に空間部が介
在するように形成された正孔吸収層が設けられているた
め、正孔吸収層のエネルギー準位の価電子帯端がチャネ
ル層に比べて大きい場合には、該正孔吸収層が雪崩降伏
現象時に発生する電子・正孔対のうちの正孔を捕獲する
と共に、絶縁層がドレイン側の領域に形成されているの
で、該正孔は、直接ゲート電極に流入することなくドレ
イン側の領域に拡散して、コンタクト領域内又はドレイ
ン電極内で電子と再結合する。
に、ゲート電極のドレイン側の側面との間に空間部が介
在するように形成された正孔吸収層が設けられているた
め、正孔吸収層のエネルギー準位の価電子帯端がチャネ
ル層に比べて大きい場合には、該正孔吸収層が雪崩降伏
現象時に発生する電子・正孔対のうちの正孔を捕獲する
と共に、絶縁層がドレイン側の領域に形成されているの
で、該正孔は、直接ゲート電極に流入することなくドレ
イン側の領域に拡散して、コンタクト領域内又はドレイ
ン電極内で電子と再結合する。
【００１６】第１又は第２の電界効果型トランジスタに
おいて、チャネル層はｎ型ＧａＡｓよりなる半導体層で
あり、正孔吸収層はＩｎＧａＡｓ又はｐ型ＧａＡｓより
なる半導体層であることが好ましい。
おいて、チャネル層はｎ型ＧａＡｓよりなる半導体層で
あり、正孔吸収層はＩｎＧａＡｓ又はｐ型ＧａＡｓより
なる半導体層であることが好ましい。
【００１７】本発明に係る第３の電界効果型トランジス
タは、半絶縁性基板と、半絶縁性基板に互いに間隔をお
いて形成され、第１導電型の不純物が高濃度にドープさ
れてなるソースコンタクト領域及びドレインコンタクト
領域と、半絶縁性基板におけるソースコンタクト領域と
ドレインコンタクト領域との間に、ソースコンタクト領
域とドレインコンタクト領域とを接続するように形成さ
れ、第１導電型の不純物がドープされてなるチャネル領
域と、チャネル領域の上に形成されたゲート電極と、チ
ャネル領域の下におけるゲート電極とドレインコンタク
ト領域との間に形成され、第２導電型の不純物がドープ
されてなる正孔吸収領域とを備え、正孔吸収領域は、ド
レインコンタクト領域側の端部がドレインコンタクト領
域と接続されるように形成されている。
タは、半絶縁性基板と、半絶縁性基板に互いに間隔をお
いて形成され、第１導電型の不純物が高濃度にドープさ
れてなるソースコンタクト領域及びドレインコンタクト
領域と、半絶縁性基板におけるソースコンタクト領域と
ドレインコンタクト領域との間に、ソースコンタクト領
域とドレインコンタクト領域とを接続するように形成さ
れ、第１導電型の不純物がドープされてなるチャネル領
域と、チャネル領域の上に形成されたゲート電極と、チ
ャネル領域の下におけるゲート電極とドレインコンタク
ト領域との間に形成され、第２導電型の不純物がドープ
されてなる正孔吸収領域とを備え、正孔吸収領域は、ド
レインコンタクト領域側の端部がドレインコンタクト領
域と接続されるように形成されている。
【００１８】第３の電界効果型トランジスタによると、
チャネル領域の下におけるゲート電極とドレインコンタ
クト領域との間に、ドレインコンタクト領域側の端部を
ドレインコンタクト領域と接続するように形成された正
孔吸収領域が設けられているため、正孔吸収領域のエネ
ルギー準位の価電子帯端がチャネル領域に比べて大きい
場合には、該正孔吸収領域が雪崩降伏現象時に発生する
電子・正孔対のうちの正孔を捕獲すると共に、該正孔吸
収領域がドレインコンタクト領域に接続されているの
で、該正孔は、直接ゲート電極に流入することなくドレ
インコンタクト領域に拡散して、該ドレインコンタクト
領域内又はドレイン電極内で電子と再結合する。
チャネル領域の下におけるゲート電極とドレインコンタ
クト領域との間に、ドレインコンタクト領域側の端部を
ドレインコンタクト領域と接続するように形成された正
孔吸収領域が設けられているため、正孔吸収領域のエネ
ルギー準位の価電子帯端がチャネル領域に比べて大きい
場合には、該正孔吸収領域が雪崩降伏現象時に発生する
電子・正孔対のうちの正孔を捕獲すると共に、該正孔吸
収領域がドレインコンタクト領域に接続されているの
で、該正孔は、直接ゲート電極に流入することなくドレ
インコンタクト領域に拡散して、該ドレインコンタクト
領域内又はドレイン電極内で電子と再結合する。
【００１９】第３の電界効果型トランジスタにおいて、
半絶縁性基板はＧａＡｓよりなり、第１導電型はｎ型で
且つ第２導電型はｐ型であることが好ましい。
半絶縁性基板はＧａＡｓよりなり、第１導電型はｎ型で
且つ第２導電型はｐ型であることが好ましい。
【００２０】本発明に係る第１の電界効果型トランジス
タの製造方法は、半絶縁性基板上に、不純物がドープさ
れてなるチャネル層、正孔吸収層、アンドープ層及び不
純物が高濃度にドープされてなるコンタクト形成層とを
順次形成する工程と、コンタクト形成層の上に、コンタ
クト形成層とオーミック接触する第１の導体膜よりなる
ソース電極及びドレイン電極を互いに間隔をおいて形成
する工程と、コンタクト形成層におけるソース電極とド
レイン電極との間の領域に対してアンドープ層が露出す
るまでエッチングを行なって、コンタクト形成層よりな
るソースコンタクト層及びドレインコンタクト層をそれ
ぞれ形成する工程と、アンドープ層及び正孔吸収層にお
けるゲートリセス形成領域に対してチャネル層が露出す
るまでエッチングを行なうことにより、アンドープ層よ
りなる上部側壁と正孔吸収層よりなる下部側壁とからな
る側壁部を有するゲートリセス領域を形成する工程と、
ゲートリセス領域における下部側壁に対して選択的にエ
ッチングを行なって、下部側壁にアンダーカット形状の
空間部を形成する工程と、半絶縁性基板の上に、ゲート
リセス領域におけるドレイン電極側の側壁部をまたぐよ
うに第２の導体膜を堆積することにより、ゲートリセス
領域におけるソース電極側の側壁との間に間隔をおくと
共に、ゲートリセス領域のドレイン電極側の側壁部の下
部側壁との間に空間部が介在するように、第２の導体膜
よりなりチャネル層及びアンドープ層とショットキ接触
するゲート電極を形成する工程とを備えている。
タの製造方法は、半絶縁性基板上に、不純物がドープさ
れてなるチャネル層、正孔吸収層、アンドープ層及び不
純物が高濃度にドープされてなるコンタクト形成層とを
順次形成する工程と、コンタクト形成層の上に、コンタ
クト形成層とオーミック接触する第１の導体膜よりなる
ソース電極及びドレイン電極を互いに間隔をおいて形成
する工程と、コンタクト形成層におけるソース電極とド
レイン電極との間の領域に対してアンドープ層が露出す
るまでエッチングを行なって、コンタクト形成層よりな
るソースコンタクト層及びドレインコンタクト層をそれ
ぞれ形成する工程と、アンドープ層及び正孔吸収層にお
けるゲートリセス形成領域に対してチャネル層が露出す
るまでエッチングを行なうことにより、アンドープ層よ
りなる上部側壁と正孔吸収層よりなる下部側壁とからな
る側壁部を有するゲートリセス領域を形成する工程と、
ゲートリセス領域における下部側壁に対して選択的にエ
ッチングを行なって、下部側壁にアンダーカット形状の
空間部を形成する工程と、半絶縁性基板の上に、ゲート
リセス領域におけるドレイン電極側の側壁部をまたぐよ
うに第２の導体膜を堆積することにより、ゲートリセス
領域におけるソース電極側の側壁との間に間隔をおくと
共に、ゲートリセス領域のドレイン電極側の側壁部の下
部側壁との間に空間部が介在するように、第２の導体膜
よりなりチャネル層及びアンドープ層とショットキ接触
するゲート電極を形成する工程とを備えている。
【００２１】第１の電界効果型トランジスタの製造方法
によると、ゲートリセス領域におけるドレイン電極側の
側壁部をまたぐように第２の導体膜を堆積することによ
り、ゲートリセス領域におけるソース電極側の側壁との
間に間隔をおくと共に、ゲートリセス領域のドレイン電
極側の側壁部の下部側壁との間に空間部が介在し、且
つ、チャネル層及びドレイン電極側のアンドープ層とシ
ョットキ接触するゲート電極を形成するため、ゲート電
極におけるドレイン側にずれて位置する頂部がアンドー
プ層と接触し且つその脚部でチャネル層と接触するの
で、ゲートバイアス印加時にゲート電極のドレイン側の
端部における電界が緩和され、その結果、ゲート・ドレ
イン間の距離を短くしても充分な耐圧を得ることができ
る。さらに、ゲートリセス領域におけるソース側の側壁
はゲート電極のソース側の側面との間に間隔をおいてい
るため、ゲート電極とソースコンタクト層とは耐圧の許
す限り近づけることができるので、ソース抵抗が低減さ
れる。
によると、ゲートリセス領域におけるドレイン電極側の
側壁部をまたぐように第２の導体膜を堆積することによ
り、ゲートリセス領域におけるソース電極側の側壁との
間に間隔をおくと共に、ゲートリセス領域のドレイン電
極側の側壁部の下部側壁との間に空間部が介在し、且
つ、チャネル層及びドレイン電極側のアンドープ層とシ
ョットキ接触するゲート電極を形成するため、ゲート電
極におけるドレイン側にずれて位置する頂部がアンドー
プ層と接触し且つその脚部でチャネル層と接触するの
で、ゲートバイアス印加時にゲート電極のドレイン側の
端部における電界が緩和され、その結果、ゲート・ドレ
イン間の距離を短くしても充分な耐圧を得ることができ
る。さらに、ゲートリセス領域におけるソース側の側壁
はゲート電極のソース側の側面との間に間隔をおいてい
るため、ゲート電極とソースコンタクト層とは耐圧の許
す限り近づけることができるので、ソース抵抗が低減さ
れる。
【００２２】また、チャネル層とアンドープ層との間の
領域に、ゲート電極のドレイン側の側面との間に空間部
が介在するように正孔吸収層を設けているため、正孔吸
収層のエネルギー準位の価電子帯端がチャネル層に比べ
て大きい場合には、該正孔吸収層が雪崩降伏現象時に発
生する電子・正孔対のうちの正孔を捕獲すると共に、ア
ンドープ層をドレイン側の領域に延びるように形成して
いるので、該正孔は、直接ゲート電極に流入することな
くドレイン側のコンタクト領域に拡散して、コンタクト
領域内又はドレイン電極内で電子と再結合する。
領域に、ゲート電極のドレイン側の側面との間に空間部
が介在するように正孔吸収層を設けているため、正孔吸
収層のエネルギー準位の価電子帯端がチャネル層に比べ
て大きい場合には、該正孔吸収層が雪崩降伏現象時に発
生する電子・正孔対のうちの正孔を捕獲すると共に、ア
ンドープ層をドレイン側の領域に延びるように形成して
いるので、該正孔は、直接ゲート電極に流入することな
くドレイン側のコンタクト領域に拡散して、コンタクト
領域内又はドレイン電極内で電子と再結合する。
【００２３】第１の電界効果型トランジスタの製造方法
において、チャネル層はｎ型ＧａＡｓよりなる半導体層
であり、正孔吸収層はＩｎＧａＡｓ又はｐ型ＧａＡｓよ
りなる半導体層であることが好ましい。
において、チャネル層はｎ型ＧａＡｓよりなる半導体層
であり、正孔吸収層はＩｎＧａＡｓ又はｐ型ＧａＡｓよ
りなる半導体層であることが好ましい。
【００２４】本発明に係る第２の電界効果型トランジス
タの製造方法は、半絶縁性基板に第１導電型の不純物イ
オンを選択的に注入することにより、半絶縁性基板にお
けるソース電極形成領域とドレイン電極形成領域との間
にチャネル領域を形成すると共に、半絶縁性基板におけ
るチャネル領域の下側に第２導電型の不純物イオンを選
択的に注入することにより、半絶縁性基板におけるゲー
ト電極形成領域とドレイン電極形成領域との間に正孔吸
収領域を形成する工程と、半絶縁性基板に第１導電型の
高濃度の不純物イオンを選択的に注入することにより、
チャネル領域におけるソース電極形成領域側の端部に接
続するソースコンタクト領域を形成すると共に、チャネ
ル領域及び正孔吸収領域におけるドレイン電極形成領域
側の各端部にそれぞれ接続するようにドレインコンタク
ト領域を形成する工程と、ソースコンタクト領域の上の
ソース電極形成領域及びドレインコンタクト領域の上の
ドレイン電極形成領域に第１の導体膜を堆積することに
より、ソースコンタクト領域とオーミック接触するソー
ス電極及びドレインコンタクト領域とオーミック接触す
るドレイン電極を形成する工程と、チャネル領域の上の
ゲート電極形成領域に第２の導体膜を堆積することによ
り、チャネル領域とショットキ接触する第２の導体膜よ
りなるゲート電極を形成する工程とを備えている。
タの製造方法は、半絶縁性基板に第１導電型の不純物イ
オンを選択的に注入することにより、半絶縁性基板にお
けるソース電極形成領域とドレイン電極形成領域との間
にチャネル領域を形成すると共に、半絶縁性基板におけ
るチャネル領域の下側に第２導電型の不純物イオンを選
択的に注入することにより、半絶縁性基板におけるゲー
ト電極形成領域とドレイン電極形成領域との間に正孔吸
収領域を形成する工程と、半絶縁性基板に第１導電型の
高濃度の不純物イオンを選択的に注入することにより、
チャネル領域におけるソース電極形成領域側の端部に接
続するソースコンタクト領域を形成すると共に、チャネ
ル領域及び正孔吸収領域におけるドレイン電極形成領域
側の各端部にそれぞれ接続するようにドレインコンタク
ト領域を形成する工程と、ソースコンタクト領域の上の
ソース電極形成領域及びドレインコンタクト領域の上の
ドレイン電極形成領域に第１の導体膜を堆積することに
より、ソースコンタクト領域とオーミック接触するソー
ス電極及びドレインコンタクト領域とオーミック接触す
るドレイン電極を形成する工程と、チャネル領域の上の
ゲート電極形成領域に第２の導体膜を堆積することによ
り、チャネル領域とショットキ接触する第２の導体膜よ
りなるゲート電極を形成する工程とを備えている。
【００２５】第２の電界効果型トランジスタの製造方法
によると、正孔吸収領域を、チャネル領域の下側で且つ
ゲート電極形成領域とドレイン電極形成領域との間に第
２導電型の不純物イオンを選択的に注入することにより
形成すると共に、半絶縁性基板に第１導電型の高濃度の
不純物イオンを選択的に注入することにより、チャネル
領域及び正孔吸収領域におけるドレイン電極形成領域側
の各端部にそれぞれ接続するようにドレインコンタクト
領域を形成するため、正孔吸収領域のドレインコンタク
ト領域側の端部がドレインコンタクト領域と接続され
る。従って、正孔吸収領域のエネルギー準位の価電子帯
端がチャネル領域に比べて大きい場合には、該正孔吸収
領域が雪崩降伏現象時に発生する電子・正孔対のうちの
正孔を捕獲すると共に、該正孔は、直接ゲート電極に流
入することなくドレインコンタクト領域に拡散して、該
ドレインコンタクト領域内又はドレイン電極内で電子と
再結合する。
によると、正孔吸収領域を、チャネル領域の下側で且つ
ゲート電極形成領域とドレイン電極形成領域との間に第
２導電型の不純物イオンを選択的に注入することにより
形成すると共に、半絶縁性基板に第１導電型の高濃度の
不純物イオンを選択的に注入することにより、チャネル
領域及び正孔吸収領域におけるドレイン電極形成領域側
の各端部にそれぞれ接続するようにドレインコンタクト
領域を形成するため、正孔吸収領域のドレインコンタク
ト領域側の端部がドレインコンタクト領域と接続され
る。従って、正孔吸収領域のエネルギー準位の価電子帯
端がチャネル領域に比べて大きい場合には、該正孔吸収
領域が雪崩降伏現象時に発生する電子・正孔対のうちの
正孔を捕獲すると共に、該正孔は、直接ゲート電極に流
入することなくドレインコンタクト領域に拡散して、該
ドレインコンタクト領域内又はドレイン電極内で電子と
再結合する。
【００２６】第２の電界効果型トランジスタの製造方法
において、半絶縁性基板はＧａＡｓよりなり、第１導電
型はｎ型で且つ第２導電型はｐ型であることが好まし
い。
において、半絶縁性基板はＧａＡｓよりなり、第１導電
型はｎ型で且つ第２導電型はｐ型であることが好まし
い。
【００２７】
（第１の実施形態）本発明の第１の実施形態について図
面を参照しながら説明する。
面を参照しながら説明する。
【００２８】図１は本発明の第１の実施形態に係る電界
効果型トランジスタの断面構成を示している。図１に示
すように、ＧａＡｓよりなる半絶縁性基板１１の上に
は、Ｓｉが不純物としてドープされたｎ型ＧａＡｓより
なるチャネル層１２と、エネルギー準位の価電子帯端が
ＧａＡｓよりも大きい材料、例えば、ヘテロ接合の場合
は半絶縁性ＩｎＧａＡｓよりなり、またホモ接合の場合
はｐ型ＧａＡｓよりなる正孔吸収層１３と、ＧａＡｓ又
はＡｌＧａＡｓよりなるアンドープ層１４とが順次形成
されている。
効果型トランジスタの断面構成を示している。図１に示
すように、ＧａＡｓよりなる半絶縁性基板１１の上に
は、Ｓｉが不純物としてドープされたｎ型ＧａＡｓより
なるチャネル層１２と、エネルギー準位の価電子帯端が
ＧａＡｓよりも大きい材料、例えば、ヘテロ接合の場合
は半絶縁性ＩｎＧａＡｓよりなり、またホモ接合の場合
はｐ型ＧａＡｓよりなる正孔吸収層１３と、ＧａＡｓ又
はＡｌＧａＡｓよりなるアンドープ層１４とが順次形成
されている。
【００２９】チャネル層１２の上には、該チャネル層を
露出させ、正孔吸収層１３よりなる下部側壁とアンドー
プ層１４よりなる上部側壁とからなる側壁部を有し、且
つ、下部側壁にはアンダーカット形状の空間部１３ａを
有するゲートリセス領域が形成されており、アンドープ
層１４の上には、Ｓｉが高濃度にドープされたｎ型Ｇａ
Ａｓよりなり、該ゲートリセス領域を挟んでそれぞれソ
ースコンタクト層１５Ｂとドレインコンタクト層１５Ｃ
とが形成されている。ソースコンタクト層１５Ｂの上に
はＡｕＧｅ等よりなり該ソースコンタクト層１５Ｂとオ
ーミック接触するソース電極１７Ｂが形成されると共
に、ドレインコンタクト層１５Ｃの上にはＡｕＧｅ等よ
りなり該ドレインコンタクト層１５Ｃとオーミック接触
するドレイン電極１７Ｃが形成されている。
露出させ、正孔吸収層１３よりなる下部側壁とアンドー
プ層１４よりなる上部側壁とからなる側壁部を有し、且
つ、下部側壁にはアンダーカット形状の空間部１３ａを
有するゲートリセス領域が形成されており、アンドープ
層１４の上には、Ｓｉが高濃度にドープされたｎ型Ｇａ
Ａｓよりなり、該ゲートリセス領域を挟んでそれぞれソ
ースコンタクト層１５Ｂとドレインコンタクト層１５Ｃ
とが形成されている。ソースコンタクト層１５Ｂの上に
はＡｕＧｅ等よりなり該ソースコンタクト層１５Ｂとオ
ーミック接触するソース電極１７Ｂが形成されると共
に、ドレインコンタクト層１５Ｃの上にはＡｕＧｅ等よ
りなり該ドレインコンタクト層１５Ｃとオーミック接触
するドレイン電極１７Ｃが形成されている。
【００３０】Ａｌ等よりなるゲート電極１９Ｂは、ゲー
トリセス領域におけるソース電極１７Ｂ側の側壁との間
に所定の間隔をおくと共に、ゲートリセス領域における
ドレイン電極１７Ｃ側の側壁部よりなる段差部をまたぐ
ことにより、ドレイン電極１７Ｃ側にずれて位置し且つ
アンドープ層１４とショットキ接触する頂部とチャネル
層１２とショットキ接触する脚部とからなり、該脚部と
段差部下部との間に空間部１３ａが介在するように形成
されている。
トリセス領域におけるソース電極１７Ｂ側の側壁との間
に所定の間隔をおくと共に、ゲートリセス領域における
ドレイン電極１７Ｃ側の側壁部よりなる段差部をまたぐ
ことにより、ドレイン電極１７Ｃ側にずれて位置し且つ
アンドープ層１４とショットキ接触する頂部とチャネル
層１２とショットキ接触する脚部とからなり、該脚部と
段差部下部との間に空間部１３ａが介在するように形成
されている。
【００３１】以下、本発明の第１の実施形態に係る電界
効果型トランジスタの製造方法について図面を参照しな
がら説明する。図２（ａ）〜（ｅ）は本実施形態に係る
電界効果型トランジスタの製造方法の工程順の断面構成
を示している。
効果型トランジスタの製造方法について図面を参照しな
がら説明する。図２（ａ）〜（ｅ）は本実施形態に係る
電界効果型トランジスタの製造方法の工程順の断面構成
を示している。
【００３２】まず、図２（ａ）に示すように、ＣＶＤ法
等の結晶成長法を用いて、ＧａＡｓよりなる半絶縁性基
板１１の上に、Ｓｉがドープされたｎ型ＧａＡｓよりな
るチャネル層１２と、半絶縁性ＩｎＧａＡｓ又はｐ型Ｇ
ａＡｓよりなる正孔吸収層１３と、ＧａＡｓ又はＡｌＧ
ａＡｓよりなるアンドープ層１４と、Ｓｉが高濃度にド
ープされたｎ型ＧａＡｓよりなるコンタクト形成層１５
Ａを順次積層する。その後、コンタクト形成層１５Ａの
上に、互いに間隔をおいたソース電極形成領域及びドレ
イン電極形成領域に開口部を有する第１のレジストパタ
ーン２１を形成した後、半絶縁性基板１１の上に全面に
わたって第１の導体膜としてのＡｕＧｅ／Ｎｉ等よりな
る金属膜１７Ａを蒸着し、第１のレジストパターン２１
をリフトオフして、コンタクト形成層１５Ａの上にソー
ス電極１７Ｂ及びドレイン電極１７Ｃをそれぞれ形成す
る。
等の結晶成長法を用いて、ＧａＡｓよりなる半絶縁性基
板１１の上に、Ｓｉがドープされたｎ型ＧａＡｓよりな
るチャネル層１２と、半絶縁性ＩｎＧａＡｓ又はｐ型Ｇ
ａＡｓよりなる正孔吸収層１３と、ＧａＡｓ又はＡｌＧ
ａＡｓよりなるアンドープ層１４と、Ｓｉが高濃度にド
ープされたｎ型ＧａＡｓよりなるコンタクト形成層１５
Ａを順次積層する。その後、コンタクト形成層１５Ａの
上に、互いに間隔をおいたソース電極形成領域及びドレ
イン電極形成領域に開口部を有する第１のレジストパタ
ーン２１を形成した後、半絶縁性基板１１の上に全面に
わたって第１の導体膜としてのＡｕＧｅ／Ｎｉ等よりな
る金属膜１７Ａを蒸着し、第１のレジストパターン２１
をリフトオフして、コンタクト形成層１５Ａの上にソー
ス電極１７Ｂ及びドレイン電極１７Ｃをそれぞれ形成す
る。
【００３３】次に、図２（ｂ）に示すように、半絶縁性
基板１１に対して熱処理を行なってソース電極１７Ｂ及
びドレイン電極１７Ｃとコンタクト形成層１５Ａとをそ
れぞれオーミック接触させる。その後、半絶縁性基板１
１の上に、コンタクト形成層１５Ａにおけるソースコン
タクト形成領域及びドレインコンタクト形成領域をそれ
ぞれマスクする第２のレジストパターン２２を形成した
後、該第２のレジストパターン２２をマスクとしてコン
タクト形成層１５Ａに対してアンドープ層１４が露出す
るまでエッチングを行なって、コンタクト形成層１５Ａ
からソースコンタクト層１５Ｂ及びドレインコンタクト
層１５Ｃを形成する。
基板１１に対して熱処理を行なってソース電極１７Ｂ及
びドレイン電極１７Ｃとコンタクト形成層１５Ａとをそ
れぞれオーミック接触させる。その後、半絶縁性基板１
１の上に、コンタクト形成層１５Ａにおけるソースコン
タクト形成領域及びドレインコンタクト形成領域をそれ
ぞれマスクする第２のレジストパターン２２を形成した
後、該第２のレジストパターン２２をマスクとしてコン
タクト形成層１５Ａに対してアンドープ層１４が露出す
るまでエッチングを行なって、コンタクト形成層１５Ａ
からソースコンタクト層１５Ｂ及びドレインコンタクト
層１５Ｃを形成する。
【００３４】次に、図２（ｃ）に示すように、第２のレ
ジストパターン２２を除去した後、半絶縁性基板１１の
上に、ゲートリセス領域１４ａに開口部を有する第３の
レジストパターン２３を形成し、該第３のレジストパタ
ーン２３をマスクとしてアンドープ層１４及び正孔吸収
層１３に対してチャネル層１２が露出するまでウエット
エッチングを行なって、正孔吸収層１３よりなる下部側
壁とアンドープ層１２よりなる上部側壁とからなる側壁
部を有するゲートリセス領域１４ａを形成する。引き続
き、第３のレジストパターン２３をマスクとしてゲート
リセス領域１４ａにおける下部側壁の正孔吸収層１３に
対して塩酸等を用いて選択的にウエットエッチングを行
なって、ゲートリセス領域１４ａにおける下部側壁がア
ンダーカット形状となる空間部１３ａを形成する。
ジストパターン２２を除去した後、半絶縁性基板１１の
上に、ゲートリセス領域１４ａに開口部を有する第３の
レジストパターン２３を形成し、該第３のレジストパタ
ーン２３をマスクとしてアンドープ層１４及び正孔吸収
層１３に対してチャネル層１２が露出するまでウエット
エッチングを行なって、正孔吸収層１３よりなる下部側
壁とアンドープ層１２よりなる上部側壁とからなる側壁
部を有するゲートリセス領域１４ａを形成する。引き続
き、第３のレジストパターン２３をマスクとしてゲート
リセス領域１４ａにおける下部側壁の正孔吸収層１３に
対して塩酸等を用いて選択的にウエットエッチングを行
なって、ゲートリセス領域１４ａにおける下部側壁がア
ンダーカット形状となる空間部１３ａを形成する。
【００３５】次に、図２（ｄ）に示すように、第３のレ
ジストパターン２３を除去した後、半絶縁性基板１１の
上に、ゲートリセス領域１４ａにおけるドレイン電極１
７Ｃ側の壁面を含む領域に開口部を有する第４のレジス
トパターン２４を形成し、半絶縁性基板１１の上に全面
にわたって第２の導体膜としてのＡｌ等よりなる金属膜
１９Ａを堆積する。
ジストパターン２３を除去した後、半絶縁性基板１１の
上に、ゲートリセス領域１４ａにおけるドレイン電極１
７Ｃ側の壁面を含む領域に開口部を有する第４のレジス
トパターン２４を形成し、半絶縁性基板１１の上に全面
にわたって第２の導体膜としてのＡｌ等よりなる金属膜
１９Ａを堆積する。
【００３６】次に、図２（ｅ）に示すように、第４のレ
ジストパターン２４をリフトオフして、Ａｌ等よりなる
ゲート電極１９Ｂを、ゲートリセス領域１４ａにおける
ドレイン電極１７Ｃ側の側壁部をまたぐと共に正孔吸収
層１３よりなる下部側壁との間に空間部１３ａが介在す
るように形成する。
ジストパターン２４をリフトオフして、Ａｌ等よりなる
ゲート電極１９Ｂを、ゲートリセス領域１４ａにおける
ドレイン電極１７Ｃ側の側壁部をまたぐと共に正孔吸収
層１３よりなる下部側壁との間に空間部１３ａが介在す
るように形成する。
【００３７】以下、前記のように構成された電界効果型
トランジスタの動作を説明する。
トランジスタの動作を説明する。
【００３８】図３（ａ）は本実施形態に係る電界効果型
トランジスタの断面構成を示し、通常の電子の流れと、
雪崩降伏現象によってチャネル層におけるゲート電極の
ドレイン側の端部近傍に生じる電子・正孔対及びその正
孔の流れとを定性的に表わしている。ここで、図３
（ａ）において、図１に示す部材と同一の部材には同一
の符号を付すことにより説明を省略する。図３（ａ）に
示すように、ソースコンタクト層１５Ｂ側から注入され
る電子１はチャネル層１２を通ってドレインコンタクト
層１５Ｃ側に流入する。一方、雪崩降伏現象が発生する
程度のゲートバイアスがゲート電極１９Ｂに印加される
場合には、チャネル層１２におけるゲート電極１９Ｂの
ドレイン側の端部の下方の領域で電子１と正孔２とから
なる多数の電子・正孔対３が生じる。
トランジスタの断面構成を示し、通常の電子の流れと、
雪崩降伏現象によってチャネル層におけるゲート電極の
ドレイン側の端部近傍に生じる電子・正孔対及びその正
孔の流れとを定性的に表わしている。ここで、図３
（ａ）において、図１に示す部材と同一の部材には同一
の符号を付すことにより説明を省略する。図３（ａ）に
示すように、ソースコンタクト層１５Ｂ側から注入され
る電子１はチャネル層１２を通ってドレインコンタクト
層１５Ｃ側に流入する。一方、雪崩降伏現象が発生する
程度のゲートバイアスがゲート電極１９Ｂに印加される
場合には、チャネル層１２におけるゲート電極１９Ｂの
ドレイン側の端部の下方の領域で電子１と正孔２とから
なる多数の電子・正孔対３が生じる。
【００３９】本実施形態においては、チャネル層１２と
アンドープ層１４との間の領域で、且つ、ゲート電極１
９Ｂのドレイン側の側面とドレインコンタクト層１５Ｃ
との間に、正孔吸収層１３のエネルギー準位の価電子帯
端がチャネル層１２よりも大きい半絶縁性ＩｎＧａＡｓ
又はｐ型ＧａＡｓよりなる正孔吸収層１３が設けられて
いるため、チャネル層１２におけるゲート電極１９Ｂの
ドレイン側の端部の下方の領域で生じた正孔２は正孔吸
収層１３に捕獲される。該正孔吸収層１３は、ゲート電
極１９Ｂのドレイン側の側面と接することなく設けられ
ているため、捕獲された正孔２はゲート電極１９に流入
することなくドレインコンタクト層１５Ｃにのみ流れ込
む。その後、これらの正孔２は、高濃度にドープされた
ｎ型のドレインコンタクト層１５Ｃの内部で他の電子１
と再結合する。このとき、ドレイン電流はこの再結合を
補完するために微増するが、微増の割合はドレイン・ソ
ース間電流の数％未満であるため、ＦＥＴ自身の動作へ
の影響は無視できる。
アンドープ層１４との間の領域で、且つ、ゲート電極１
９Ｂのドレイン側の側面とドレインコンタクト層１５Ｃ
との間に、正孔吸収層１３のエネルギー準位の価電子帯
端がチャネル層１２よりも大きい半絶縁性ＩｎＧａＡｓ
又はｐ型ＧａＡｓよりなる正孔吸収層１３が設けられて
いるため、チャネル層１２におけるゲート電極１９Ｂの
ドレイン側の端部の下方の領域で生じた正孔２は正孔吸
収層１３に捕獲される。該正孔吸収層１３は、ゲート電
極１９Ｂのドレイン側の側面と接することなく設けられ
ているため、捕獲された正孔２はゲート電極１９に流入
することなくドレインコンタクト層１５Ｃにのみ流れ込
む。その後、これらの正孔２は、高濃度にドープされた
ｎ型のドレインコンタクト層１５Ｃの内部で他の電子１
と再結合する。このとき、ドレイン電流はこの再結合を
補完するために微増するが、微増の割合はドレイン・ソ
ース間電流の数％未満であるため、ＦＥＴ自身の動作へ
の影響は無視できる。
【００４０】一方、図３（ｃ）に示すように、従来のゲ
ート電極下にアンドープ層９３を備えたＭＥＳＦＥＴの
場合においては、雪崩降伏現象時に多数発生する正孔２
は、ＧａＡｓ系ＦＥＴにおいて一般に負のゲートバイア
スが印加されるゲート電極９９に直接流入する。これ
は、負の電位であるゲート電極９９が正の電荷を有する
正孔にとって最もポテンシャルが小さくなって安定とな
るからである。これにより、ゲートリーク電流が増大
し、最終的にはＦＥＴの暴走を引き起こすことになる。
ート電極下にアンドープ層９３を備えたＭＥＳＦＥＴの
場合においては、雪崩降伏現象時に多数発生する正孔２
は、ＧａＡｓ系ＦＥＴにおいて一般に負のゲートバイア
スが印加されるゲート電極９９に直接流入する。これ
は、負の電位であるゲート電極９９が正の電荷を有する
正孔にとって最もポテンシャルが小さくなって安定とな
るからである。これにより、ゲートリーク電流が増大
し、最終的にはＦＥＴの暴走を引き起こすことになる。
【００４１】しかしながら、本実施形態によると、チャ
ネル層１２とアンドープ層１４との間の領域で、且つ、
ゲート電極１９Ｂのドレイン側の側面とドレインコンタ
クト層１５Ｃとの間に、正孔吸収層１３のエネルギー準
位の価電子帯端がチャネル層１２よりも大きい半絶縁性
ＩｎＧａＡｓ又はｐ型ＧａＡｓよりなる正孔吸収層１３
が、ゲート電極１９Ｂのドレイン側の側面と接すること
なく設けられているため、雪崩降伏状態で生じる正孔２
は、該正孔２にとって安定なエネルギー準位を有する正
孔吸収層１３に捕獲され、その後、高濃度のドレインコ
ンタクト層１５Ｃに拡散してその内部で他の電子と再結
合するので、ゲート電極１９Ｂに流れ込まなくなる。従
って、ゲートリーク電流の増加が抑制されるため、耐圧
が向上すると共にＦＥＴの暴走が抑制されるので、耐圧
近傍での安定的な動作を可能にする。
ネル層１２とアンドープ層１４との間の領域で、且つ、
ゲート電極１９Ｂのドレイン側の側面とドレインコンタ
クト層１５Ｃとの間に、正孔吸収層１３のエネルギー準
位の価電子帯端がチャネル層１２よりも大きい半絶縁性
ＩｎＧａＡｓ又はｐ型ＧａＡｓよりなる正孔吸収層１３
が、ゲート電極１９Ｂのドレイン側の側面と接すること
なく設けられているため、雪崩降伏状態で生じる正孔２
は、該正孔２にとって安定なエネルギー準位を有する正
孔吸収層１３に捕獲され、その後、高濃度のドレインコ
ンタクト層１５Ｃに拡散してその内部で他の電子と再結
合するので、ゲート電極１９Ｂに流れ込まなくなる。従
って、ゲートリーク電流の増加が抑制されるため、耐圧
が向上すると共にＦＥＴの暴走が抑制されるので、耐圧
近傍での安定的な動作を可能にする。
【００４２】さらに、本実施形態の特徴として、ゲート
電極１９Ｂのドレイン側にずれて位置する頂部がアンド
ープ層１４と接触し且つその脚部でチャネル層と接触す
るため、ゲートバイアス印加時にゲート電極のドレイン
側の端部における電界が緩和されるので、ゲート・ドレ
イン間の距離を短くしても充分な耐圧を得ることができ
る。これにより、ＦＥＴの立ち上がり時のオン抵抗は大
幅に低減される。
電極１９Ｂのドレイン側にずれて位置する頂部がアンド
ープ層１４と接触し且つその脚部でチャネル層と接触す
るため、ゲートバイアス印加時にゲート電極のドレイン
側の端部における電界が緩和されるので、ゲート・ドレ
イン間の距離を短くしても充分な耐圧を得ることができ
る。これにより、ＦＥＴの立ち上がり時のオン抵抗は大
幅に低減される。
【００４３】また、ゲート電極におけるソース側の側面
はソース側のアンドープ層１４のゲート電極１９Ｂ側の
端部との間に間隔をおいて形成されているため、ゲート
電極１９Ｂとはソースコンタクト領域１５Ｂとは耐圧の
許す限り近づけることができるので、ソース抵抗が低減
される。
はソース側のアンドープ層１４のゲート電極１９Ｂ側の
端部との間に間隔をおいて形成されているため、ゲート
電極１９Ｂとはソースコンタクト領域１５Ｂとは耐圧の
許す限り近づけることができるので、ソース抵抗が低減
される。
【００４４】図４は本実施形態に係るＧａＡｓＭＥＳＦ
ＥＴの出力電力とゲート電流との関係を従来のＧａＡｓ
ＭＥＳＦＥＴと対比させて測定した測定結果を示し、曲
線４は本実施形態に係るＭＥＳＦＥＴを示し、曲線５は
従来のＭＥＳＦＥＴを示している。一般に、ゲート幅が
約３０ｍｍの場合には、約１７ｍＡのゲート電流が自己
発生すると暴走することがわかっている。図４の曲線５
に示すように、従来のＭＥＳＦＥＴでは、約２０Ｗの出
力でゲート電流が約１７ｍＡとなって暴走する。一方、
図４の曲線４に示すように、本実施形態に係るＭＥＳＦ
ＥＴでは、約３０Ｗで約１７ｍＡのゲート電流が生じた
にもかかわらず暴走には至らなかった。
ＥＴの出力電力とゲート電流との関係を従来のＧａＡｓ
ＭＥＳＦＥＴと対比させて測定した測定結果を示し、曲
線４は本実施形態に係るＭＥＳＦＥＴを示し、曲線５は
従来のＭＥＳＦＥＴを示している。一般に、ゲート幅が
約３０ｍｍの場合には、約１７ｍＡのゲート電流が自己
発生すると暴走することがわかっている。図４の曲線５
に示すように、従来のＭＥＳＦＥＴでは、約２０Ｗの出
力でゲート電流が約１７ｍＡとなって暴走する。一方、
図４の曲線４に示すように、本実施形態に係るＭＥＳＦ
ＥＴでは、約３０Ｗで約１７ｍＡのゲート電流が生じた
にもかかわらず暴走には至らなかった。
【００４５】このように、チャネル層１２とアンドープ
層１４との間の領域で、且つ、ゲート電極１９Ｂのドレ
イン側の側面とドレインコンタクト層１５Ｃとの間に、
正孔吸収層１３のエネルギー準位の価電子帯端がチャネ
ル層１２よりも大きい半絶縁性ＩｎＧａＡｓ又はｐ型Ｇ
ａＡｓよりなる正孔吸収層１３を備えているため、該正
孔吸収層１３が、特にパワーＦＥＴの特性改善に与える
影響は顕著である。
層１４との間の領域で、且つ、ゲート電極１９Ｂのドレ
イン側の側面とドレインコンタクト層１５Ｃとの間に、
正孔吸収層１３のエネルギー準位の価電子帯端がチャネ
ル層１２よりも大きい半絶縁性ＩｎＧａＡｓ又はｐ型Ｇ
ａＡｓよりなる正孔吸収層１３を備えているため、該正
孔吸収層１３が、特にパワーＦＥＴの特性改善に与える
影響は顕著である。
【００４６】なお、本実施形態においては、ゲート電極
１９Ｂ下の電界を緩和し且つドレイン側にずれた頂部を
支えるためのアンドープ層１４は、ゲート電極１９Ｂ側
の端部が絶縁体であってもよく、また、チャネル層の種
類等にも依存せず、ＧａＡｓ以外の材料系にも幅広く応
用できる。
１９Ｂ下の電界を緩和し且つドレイン側にずれた頂部を
支えるためのアンドープ層１４は、ゲート電極１９Ｂ側
の端部が絶縁体であってもよく、また、チャネル層の種
類等にも依存せず、ＧａＡｓ以外の材料系にも幅広く応
用できる。
【００４７】また、正孔吸収層１３には半絶縁性ＩｎＧ
ａＡｓ又はｐ型ＧａＡｓを用いたが、半絶縁性ＩｎＧａ
Ａｓは、不純物がドープされていてもエネルギー準位の
価電子帯端がチャネル層１２よりも大きくなるため、ｎ
型又はｐ型であってもよい。また、ゲート電極１９Ｂ下
にリセス部を設けて、基板全面にアンドープ層１４及び
正孔吸収層１３を設けていないのは、バンドギャップの
小さい正孔吸収層１３を挟んでゲート電極１９Ｂがチャ
ネル層１４を制御するのは困難であるためであって、チ
ャネル層１４におけるドレイン・ソース間電流はゲート
電極１９Ｂの脚部がチャネル層１４に直接接触している
底部で制御される。
ａＡｓ又はｐ型ＧａＡｓを用いたが、半絶縁性ＩｎＧａ
Ａｓは、不純物がドープされていてもエネルギー準位の
価電子帯端がチャネル層１２よりも大きくなるため、ｎ
型又はｐ型であってもよい。また、ゲート電極１９Ｂ下
にリセス部を設けて、基板全面にアンドープ層１４及び
正孔吸収層１３を設けていないのは、バンドギャップの
小さい正孔吸収層１３を挟んでゲート電極１９Ｂがチャ
ネル層１４を制御するのは困難であるためであって、チ
ャネル層１４におけるドレイン・ソース間電流はゲート
電極１９Ｂの脚部がチャネル層１４に直接接触している
底部で制御される。
【００４８】（第２の実施形態）以下、本発明の第２の
実施形態について図面を参照しながら説明する。
実施形態について図面を参照しながら説明する。
【００４９】図５は本発明の第２の実施形態に係るプレ
ーナ型の電界効果型トランジスタの断面構成を示してい
る。図５に示すように、ＧａＡｓよりなる半絶縁性基板
３１には、互いに間隔をおいて形成され、第１導電型と
してのｎ型の不純物Ｓｉが高濃度にドープされたソース
コンタクト領域３１ａ及びドレインコンタクト領域３１
ｂと、ソースコンタクト領域３１ａとドレインコンタク
ト領域３１ｂとの間に、ｎ型の不純物Ｓｉがドープさ
れ、該ソースコンタクト領域３１ａとドレインコンタク
ト領域３１ｂとが互いに接続されるように形成されたチ
ャネル領域３１ｃとが形成されている。
ーナ型の電界効果型トランジスタの断面構成を示してい
る。図５に示すように、ＧａＡｓよりなる半絶縁性基板
３１には、互いに間隔をおいて形成され、第１導電型と
してのｎ型の不純物Ｓｉが高濃度にドープされたソース
コンタクト領域３１ａ及びドレインコンタクト領域３１
ｂと、ソースコンタクト領域３１ａとドレインコンタク
ト領域３１ｂとの間に、ｎ型の不純物Ｓｉがドープさ
れ、該ソースコンタクト領域３１ａとドレインコンタク
ト領域３１ｂとが互いに接続されるように形成されたチ
ャネル領域３１ｃとが形成されている。
【００５０】半絶縁性基板３１の上には、ソースコンタ
クト領域３１ａの上にＡｕＧｅ等が蒸着されてなり、該
ソースコンタクト領域３１ａとオーミック接触するソー
ス電極３７Ｂと、ドレインコンタクト領域３１ｂの上に
ＡｕＧｅ等が蒸着されてなり、該ドレインコンタクト領
域３１ｂとオーミック接触するドレイン電極３７Ｃと、
チャネル領域３１ｃの上にＡｌ等が蒸着されてなり、該
チャネル領域３１ｃとショットキ接触するゲート電極３
９Ｂとがそれぞれ形成されている。
クト領域３１ａの上にＡｕＧｅ等が蒸着されてなり、該
ソースコンタクト領域３１ａとオーミック接触するソー
ス電極３７Ｂと、ドレインコンタクト領域３１ｂの上に
ＡｕＧｅ等が蒸着されてなり、該ドレインコンタクト領
域３１ｂとオーミック接触するドレイン電極３７Ｃと、
チャネル領域３１ｃの上にＡｌ等が蒸着されてなり、該
チャネル領域３１ｃとショットキ接触するゲート電極３
９Ｂとがそれぞれ形成されている。
【００５１】本実施形態の特徴として、チャネル領域３
１ｃの下におけるゲート電極３９Ｂとドレインコンタク
ト領域３１ｂとの間に形成され、第２導電型としてのｐ
型の不純物Ｍｇがドープされ、雪崩降伏現象時における
正孔の流入を図る正孔吸収領域３１ｄが形成されてい
る。
１ｃの下におけるゲート電極３９Ｂとドレインコンタク
ト領域３１ｂとの間に形成され、第２導電型としてのｐ
型の不純物Ｍｇがドープされ、雪崩降伏現象時における
正孔の流入を図る正孔吸収領域３１ｄが形成されてい
る。
【００５２】以下、本発明の第２の実施形態に係る電界
効果型トランジスタの製造方法について図面を参照しな
がら説明する。図６（ａ）〜（ｆ）は本実施形態に係る
電界効果型トランジスタの製造方法の工程順の断面構成
を示している。
効果型トランジスタの製造方法について図面を参照しな
がら説明する。図６（ａ）〜（ｆ）は本実施形態に係る
電界効果型トランジスタの製造方法の工程順の断面構成
を示している。
【００５３】まず、図６（ａ）に示すように、ＧａＡｓ
よりなる半絶縁性基板３１の上に正孔吸収領域形成用の
開口部を有する第１のレジストパターン４１を形成し、
該第１のレジストパターン４１をマスクとして半絶縁性
基板３１に対してｐ型の不純物イオンであるＭｇを用い
てイオン注入を行なって半絶縁性基板３１内の深部に正
孔吸収領域３１ｄを形成する。
よりなる半絶縁性基板３１の上に正孔吸収領域形成用の
開口部を有する第１のレジストパターン４１を形成し、
該第１のレジストパターン４１をマスクとして半絶縁性
基板３１に対してｐ型の不純物イオンであるＭｇを用い
てイオン注入を行なって半絶縁性基板３１内の深部に正
孔吸収領域３１ｄを形成する。
【００５４】次に、図６（ｂ）に示すように、第１のレ
ジストパターン４１を除去した後、半絶縁性基板３１の
上に基板のゲート長方向の両端部をそれぞれマスクする
第２のレジストパターン４２を形成し、該第２のレジス
トパターン４２をマスクとして半絶縁性基板３１に対し
てＳｉを用いてイオン注入を行なって、半絶縁性基板３
１における正孔吸収領域３１ｄの上で且つ基板のゲート
長方向の両端部にまで延びるｎ型のチャネル領域３１ｃ
を形成する。
ジストパターン４１を除去した後、半絶縁性基板３１の
上に基板のゲート長方向の両端部をそれぞれマスクする
第２のレジストパターン４２を形成し、該第２のレジス
トパターン４２をマスクとして半絶縁性基板３１に対し
てＳｉを用いてイオン注入を行なって、半絶縁性基板３
１における正孔吸収領域３１ｄの上で且つ基板のゲート
長方向の両端部にまで延びるｎ型のチャネル領域３１ｃ
を形成する。
【００５５】次に、図６（ｃ）に示すように、第２のレ
ジストパターン４２を除去した後、半絶縁性基板３１の
上にソースコンタクト領域形成用及びドレインコンタク
ト領域形成用の各開口部を有しチャネル領域３１ｃをマ
スクする第３のレジストパターン４３を形成し、該第３
のレジストパターン４３をマスクとして半絶縁性基板３
１に対して高濃度のＳｉを用いてイオン注入を行なうこ
とにより、ソース電極形成領域側に、チャネル領域３１
ｃにおけるソース電極形成領域側の端部に接続されるよ
うにソースコンタクト領域３１ａを形成すると共に、ド
レイン電極形成領域側に、チャネル領域３１ｃ及び正孔
吸収領域３１ｄにおけるドレイン電極形成領域側の各端
部にそれぞれ接続されるようにドレインコンタクト領域
３１ｂを形成する。
ジストパターン４２を除去した後、半絶縁性基板３１の
上にソースコンタクト領域形成用及びドレインコンタク
ト領域形成用の各開口部を有しチャネル領域３１ｃをマ
スクする第３のレジストパターン４３を形成し、該第３
のレジストパターン４３をマスクとして半絶縁性基板３
１に対して高濃度のＳｉを用いてイオン注入を行なうこ
とにより、ソース電極形成領域側に、チャネル領域３１
ｃにおけるソース電極形成領域側の端部に接続されるよ
うにソースコンタクト領域３１ａを形成すると共に、ド
レイン電極形成領域側に、チャネル領域３１ｃ及び正孔
吸収領域３１ｄにおけるドレイン電極形成領域側の各端
部にそれぞれ接続されるようにドレインコンタクト領域
３１ｂを形成する。
【００５６】次に、図６（ｄ）に示すように、第３のレ
ジストパターン４３を除去した後、半絶縁性基板３１に
対して熱処理を行なって、イオン注入により形成された
各領域の不純物をそれぞれ活性化させた後、半絶縁性基
板３１の上にソース電極形成領域及びドレイン電極形成
領域にそれぞれ開口部を有する第４のレジストパターン
４４を形成し、半絶縁性基板３１の上に全面にわたって
第１の導体膜としてのをＡｕＧｅ／Ｎｉ等よりなる金属
膜３７Ａを蒸着し、第４のレジストパターン４４をリフ
トオフして、ソースコンタクト領域３１ａの上にソース
電極３７Ｂとドレインコンタクト領域３１ｂの上にドレ
イン電極３７Ｃをそれぞれ形成する。
ジストパターン４３を除去した後、半絶縁性基板３１に
対して熱処理を行なって、イオン注入により形成された
各領域の不純物をそれぞれ活性化させた後、半絶縁性基
板３１の上にソース電極形成領域及びドレイン電極形成
領域にそれぞれ開口部を有する第４のレジストパターン
４４を形成し、半絶縁性基板３１の上に全面にわたって
第１の導体膜としてのをＡｕＧｅ／Ｎｉ等よりなる金属
膜３７Ａを蒸着し、第４のレジストパターン４４をリフ
トオフして、ソースコンタクト領域３１ａの上にソース
電極３７Ｂとドレインコンタクト領域３１ｂの上にドレ
イン電極３７Ｃをそれぞれ形成する。
【００５７】次に、図６（ｅ）に示すように、半絶縁性
基板３１に対して熱処理を行なってソース電極３７Ｂと
ソースコンタクト領域３１ａとを、また、ドレイン電極
３７Ｃとドレインコンタクト領域３１ｂとをそれぞれオ
ーミック接触させる。その後、半絶縁性基板３１の上
に、ゲート電極形成領域に開口部を有する第５のレジス
トパターン４５を形成した後、半絶縁性基板３１の上に
全面にわたって第２の導体膜としてのＡｌ等よりなる金
属膜３９Ａを堆積する。
基板３１に対して熱処理を行なってソース電極３７Ｂと
ソースコンタクト領域３１ａとを、また、ドレイン電極
３７Ｃとドレインコンタクト領域３１ｂとをそれぞれオ
ーミック接触させる。その後、半絶縁性基板３１の上
に、ゲート電極形成領域に開口部を有する第５のレジス
トパターン４５を形成した後、半絶縁性基板３１の上に
全面にわたって第２の導体膜としてのＡｌ等よりなる金
属膜３９Ａを堆積する。
【００５８】次に、図６（ｆ）に示すように、第５のレ
ジストパターン４５をリフトオフして、Ａｌ等よりなる
ゲート電極３９Ｂを形成する。
ジストパターン４５をリフトオフして、Ａｌ等よりなる
ゲート電極３９Ｂを形成する。
【００５９】以下、前記のように構成された電界効果型
トランジスタの動作を説明する。
トランジスタの動作を説明する。
【００６０】図３（ｂ）は本実施形態に係る電界効果型
トランジスタの断面構成を示し、通常の電子の流れと、
雪崩降伏現象によってゲート電極のドレイン側に生じる
電子・正孔対及びその正孔の流れとを定性的に表わして
いる。ここで、図３（ｂ）において、図５に示す部材と
同一の部材には同一の符号を付すことにより説明を省略
する。図３（ｂ）に示すように、ソース電極３７Ｂから
注入された電子１はチャネル層３１ｃを通ってドレイン
電極３７Ｃに流入する。一方、雪崩降伏現象が発生する
程度のゲートバイアスがゲート電極３９Ｂに印加される
場合には、前述したように、チャネル層３１ｃにおける
ゲート電極３９Ｂのドレイン側の端部の下方の領域で電
子１と正孔２とからなる多数の電子・正孔対３が生じ
る。
トランジスタの断面構成を示し、通常の電子の流れと、
雪崩降伏現象によってゲート電極のドレイン側に生じる
電子・正孔対及びその正孔の流れとを定性的に表わして
いる。ここで、図３（ｂ）において、図５に示す部材と
同一の部材には同一の符号を付すことにより説明を省略
する。図３（ｂ）に示すように、ソース電極３７Ｂから
注入された電子１はチャネル層３１ｃを通ってドレイン
電極３７Ｃに流入する。一方、雪崩降伏現象が発生する
程度のゲートバイアスがゲート電極３９Ｂに印加される
場合には、前述したように、チャネル層３１ｃにおける
ゲート電極３９Ｂのドレイン側の端部の下方の領域で電
子１と正孔２とからなる多数の電子・正孔対３が生じ
る。
【００６１】本実施形態においては、チャネル領域の下
におけるゲート電極３９Ｂとドレインコンタクト領域３
７Ｃとの間に、ドレインコンタクト領域側の端部がドレ
インコンタクト領域３７Ｃと接続されるように形成さ
れ、且つ、正孔吸収層３１ｄのエネルギー準位の価電子
帯端がチャネル領域３１ｃよりも大きいｐ型ＧａＡｓよ
りなる正孔吸収層３１ｄが設けられているため、チャネ
ル層３１ｃにおけるゲート電極３９Ｂのドレイン側の端
部の下方の領域で生じた正孔２は、正孔吸収層３１ｄを
通ってドレインコンタクト領域３１ｂに流入する。その
後、該正孔２は、高濃度にドープされたｎ型のドレイン
コンタクト領域３１ｂの内部で他の電子１と再結合す
る。従って、雪崩降伏現象発生時にゲートリーク電流の
増加が抑制されるため、耐圧が向上すると共にＦＥＴの
暴走をも抑制できるので、耐圧近傍での安定的な動作が
可能になる。
におけるゲート電極３９Ｂとドレインコンタクト領域３
７Ｃとの間に、ドレインコンタクト領域側の端部がドレ
インコンタクト領域３７Ｃと接続されるように形成さ
れ、且つ、正孔吸収層３１ｄのエネルギー準位の価電子
帯端がチャネル領域３１ｃよりも大きいｐ型ＧａＡｓよ
りなる正孔吸収層３１ｄが設けられているため、チャネ
ル層３１ｃにおけるゲート電極３９Ｂのドレイン側の端
部の下方の領域で生じた正孔２は、正孔吸収層３１ｄを
通ってドレインコンタクト領域３１ｂに流入する。その
後、該正孔２は、高濃度にドープされたｎ型のドレイン
コンタクト領域３１ｂの内部で他の電子１と再結合す
る。従って、雪崩降伏現象発生時にゲートリーク電流の
増加が抑制されるため、耐圧が向上すると共にＦＥＴの
暴走をも抑制できるので、耐圧近傍での安定的な動作が
可能になる。
【００６２】なお、本実施形態において、正孔吸収領域
３１ｄがチャネル領域３１ｃの下側に全面にわたって形
成されていないのは、電子・正孔対３はゲート電極３９
Ｂのドレイン側で発生するため、チャネル領域３１ｃに
おけるゲート電極３９Ｂの下側を通してソース電極３７
Ｂ側に正孔２を引き出そうとすると、その距離が長くな
り途中でゲート電極３９Ｂに引き込まれてしまうので、
効果的でないからである。
３１ｄがチャネル領域３１ｃの下側に全面にわたって形
成されていないのは、電子・正孔対３はゲート電極３９
Ｂのドレイン側で発生するため、チャネル領域３１ｃに
おけるゲート電極３９Ｂの下側を通してソース電極３７
Ｂ側に正孔２を引き出そうとすると、その距離が長くな
り途中でゲート電極３９Ｂに引き込まれてしまうので、
効果的でないからである。
【００６３】このように、イオン注入により製造される
プレーナ型のＧａＡｓＭＥＳＦＥＴにおいても、チャネ
ル領域３１ｃと反対の導電型を有する正孔吸収領域３１
ｄを、チャネル領域３１ｃの下におけるゲート電極３９
Ｂとドレインコンタクト領域３１ｂとの間に設けること
によって、より簡便且つ安価に特性改善の効果を得るこ
とができる。
プレーナ型のＧａＡｓＭＥＳＦＥＴにおいても、チャネ
ル領域３１ｃと反対の導電型を有する正孔吸収領域３１
ｄを、チャネル領域３１ｃの下におけるゲート電極３９
Ｂとドレインコンタクト領域３１ｂとの間に設けること
によって、より簡便且つ安価に特性改善の効果を得るこ
とができる。
【００６４】また、チャネル層３１ｃの種類等に依存せ
ず、ＧａＡｓ以外の材料系であっても同様の効果を期待
できる。
ず、ＧａＡｓ以外の材料系であっても同様の効果を期待
できる。
【００６５】
【発明の効果】本発明に係る第１及び第２の電界効果型
トランジスタによると、ゲート電極のドレイン側にずれ
て位置する頂部がアンドープ層又は絶縁層と接触し且つ
その脚部でチャネル層と接触するので、ゲートバイアス
印加時にゲート電極のドレイン側の端部における電界が
緩和され、その結果、ゲート・ドレイン間の距離を短く
しても充分な耐圧を得ることができる。さらに、ゲート
電極のソース側の側面とソース側のコンタクト領域とは
耐圧の許す限り近づけることができるため、ソース抵抗
が低減される。従って、ＦＥＴの立ち上がり時のオン抵
抗が低減される。
トランジスタによると、ゲート電極のドレイン側にずれ
て位置する頂部がアンドープ層又は絶縁層と接触し且つ
その脚部でチャネル層と接触するので、ゲートバイアス
印加時にゲート電極のドレイン側の端部における電界が
緩和され、その結果、ゲート・ドレイン間の距離を短く
しても充分な耐圧を得ることができる。さらに、ゲート
電極のソース側の側面とソース側のコンタクト領域とは
耐圧の許す限り近づけることができるため、ソース抵抗
が低減される。従って、ＦＥＴの立ち上がり時のオン抵
抗が低減される。
【００６６】また、チャネル層とアンドープ層又は絶縁
層との間の領域に、ゲート電極のドレイン側の側面との
間に空間部が介在するように形成された正孔吸収層が設
けられているため、正孔吸収層のエネルギー準位の価電
子帯端がチャネル層に比べて大きい場合には、該正孔吸
収層が雪崩降伏現象時に発生する電子・正孔対のうちの
正孔を捕獲すると共に、アンドープ層又は絶縁層がドレ
イン側の領域に形成されているので、該正孔は、直接ゲ
ート電極に流入することなくドレイン側の領域に拡散し
て、コンタクト領域内又はドレイン電極内で電子と再結
合する。これにより、雪崩降伏現象時に発生する電子・
正孔対のうちの正孔がゲート電極に直接流れ込まなくな
るため、ゲートリーク電流の増加が抑制されるので、耐
圧が向上すると共にＦＥＴの暴走が抑制され、その結
果、耐圧近傍での安定的な動作が可能となる。
層との間の領域に、ゲート電極のドレイン側の側面との
間に空間部が介在するように形成された正孔吸収層が設
けられているため、正孔吸収層のエネルギー準位の価電
子帯端がチャネル層に比べて大きい場合には、該正孔吸
収層が雪崩降伏現象時に発生する電子・正孔対のうちの
正孔を捕獲すると共に、アンドープ層又は絶縁層がドレ
イン側の領域に形成されているので、該正孔は、直接ゲ
ート電極に流入することなくドレイン側の領域に拡散し
て、コンタクト領域内又はドレイン電極内で電子と再結
合する。これにより、雪崩降伏現象時に発生する電子・
正孔対のうちの正孔がゲート電極に直接流れ込まなくな
るため、ゲートリーク電流の増加が抑制されるので、耐
圧が向上すると共にＦＥＴの暴走が抑制され、その結
果、耐圧近傍での安定的な動作が可能となる。
【００６７】第１及び第２の電界効果型トランジスタに
おいて、チャネル層がｎ型ＧａＡｓよりなる半導体層で
あり、正孔吸収層がＩｎＧａＡｓ又はｐ型ＧａＡｓより
なる半導体層であると、正孔吸収層のエネルギー準位の
価電子帯端がチャネル層に比べて大きくなるので、雪崩
降伏現象時に発生する電子・正孔対のうちの正孔を確実
に捕獲できる。
おいて、チャネル層がｎ型ＧａＡｓよりなる半導体層で
あり、正孔吸収層がＩｎＧａＡｓ又はｐ型ＧａＡｓより
なる半導体層であると、正孔吸収層のエネルギー準位の
価電子帯端がチャネル層に比べて大きくなるので、雪崩
降伏現象時に発生する電子・正孔対のうちの正孔を確実
に捕獲できる。
【００６８】本発明に係る第３の電界効果型トランジス
タによると、チャネル領域の下におけるゲート電極とド
レインコンタクト領域との間に、ドレインコンタクト領
域側の端部をドレインコンタクト領域と接続するように
形成された正孔吸収領域が設けられているため、正孔吸
収領域のエネルギー準位の価電子帯端がチャネル領域に
比べて大きい場合には、該正孔吸収領域が雪崩降伏現象
時に発生する電子・正孔対のうちの正孔を捕獲すると共
に、該正孔吸収領域がドレインコンタクト領域に接続さ
れているので、該正孔は、直接ゲート電極に流入するこ
となくドレインコンタクト領域に拡散して、該ドレイン
コンタクト領域内又はドレイン電極内で電子と再結合す
る。これにより、雪崩降伏現象時に発生する電子・正孔
対のうちの正孔がゲート電極に直接流れ込まなくなるた
め、ゲートリーク電流の増加が抑制されるので、耐圧が
向上すると共にＦＥＴの暴走が抑制され、その結果、耐
圧近傍での安定的な動作が可能となる。
タによると、チャネル領域の下におけるゲート電極とド
レインコンタクト領域との間に、ドレインコンタクト領
域側の端部をドレインコンタクト領域と接続するように
形成された正孔吸収領域が設けられているため、正孔吸
収領域のエネルギー準位の価電子帯端がチャネル領域に
比べて大きい場合には、該正孔吸収領域が雪崩降伏現象
時に発生する電子・正孔対のうちの正孔を捕獲すると共
に、該正孔吸収領域がドレインコンタクト領域に接続さ
れているので、該正孔は、直接ゲート電極に流入するこ
となくドレインコンタクト領域に拡散して、該ドレイン
コンタクト領域内又はドレイン電極内で電子と再結合す
る。これにより、雪崩降伏現象時に発生する電子・正孔
対のうちの正孔がゲート電極に直接流れ込まなくなるた
め、ゲートリーク電流の増加が抑制されるので、耐圧が
向上すると共にＦＥＴの暴走が抑制され、その結果、耐
圧近傍での安定的な動作が可能となる。
【００６９】第３の電界効果型トランジスタにおいて、
半絶縁性基板がＧａＡｓよりなり、第１導電型がｎ型で
且つ第２導電型がｐ型であると、正孔吸収領域のエネル
ギー準位の価電子帯端がチャネル層に比べて大きくなる
ので、雪崩降伏現時に発生する電子・正孔対のうちの正
孔を確実に捕獲できる。
半絶縁性基板がＧａＡｓよりなり、第１導電型がｎ型で
且つ第２導電型がｐ型であると、正孔吸収領域のエネル
ギー準位の価電子帯端がチャネル層に比べて大きくなる
ので、雪崩降伏現時に発生する電子・正孔対のうちの正
孔を確実に捕獲できる。
【００７０】本発明に係る第１の電界効果型トランジス
タの製造方法によると、ゲート電極のドレイン側にずれ
て位置する頂部がアンドープ層と接触し且つその脚部で
チャネル層と接触するため、ゲートバイアス印加時にゲ
ート電極のドレイン側の端部における電界が緩和される
ので、ゲート・ドレイン間の距離を短くしても充分な耐
圧を得ることができる。さらに、ゲートリセス領域にお
けるソース側の側壁はゲート電極のソース側の側面との
間に間隔をおいているため、ゲート電極とソースコンタ
クト層とは耐圧の許す限り近づけることができるので、
ソース抵抗が低減される。これにより、ＦＥＴの立ち上
がり時のオン抵抗が低減される。
タの製造方法によると、ゲート電極のドレイン側にずれ
て位置する頂部がアンドープ層と接触し且つその脚部で
チャネル層と接触するため、ゲートバイアス印加時にゲ
ート電極のドレイン側の端部における電界が緩和される
ので、ゲート・ドレイン間の距離を短くしても充分な耐
圧を得ることができる。さらに、ゲートリセス領域にお
けるソース側の側壁はゲート電極のソース側の側面との
間に間隔をおいているため、ゲート電極とソースコンタ
クト層とは耐圧の許す限り近づけることができるので、
ソース抵抗が低減される。これにより、ＦＥＴの立ち上
がり時のオン抵抗が低減される。
【００７１】また、チャネル層とアンドープ層との間の
領域に、ゲート電極のドレイン側の側面との間に空間部
が介在するように正孔吸収層を設けているため、正孔吸
収層のエネルギー準位の価電子帯端がチャネル層に比べ
て大きい場合には、該正孔吸収層が雪崩降伏現象時に発
生する電子・正孔対のうちの正孔を捕獲すると共に、ア
ンドープ層をドレイン側の領域に延びるように形成して
いるので、該正孔は、直接ゲート電極に流入することな
くドレイン側のコンタクト領域に拡散して、コンタクト
領域内又はドレイン電極内で電子と再結合する。従っ
て、雪崩降伏現象時に発生する電子・正孔対のうちの正
孔がゲート電極に直接流れ込まなくなるため、ゲートリ
ーク電流の増加が抑制されるので、耐圧が向上すると共
にＦＥＴの暴走が抑制され、その結果、耐圧近傍での安
定的な動作が可能となる。
領域に、ゲート電極のドレイン側の側面との間に空間部
が介在するように正孔吸収層を設けているため、正孔吸
収層のエネルギー準位の価電子帯端がチャネル層に比べ
て大きい場合には、該正孔吸収層が雪崩降伏現象時に発
生する電子・正孔対のうちの正孔を捕獲すると共に、ア
ンドープ層をドレイン側の領域に延びるように形成して
いるので、該正孔は、直接ゲート電極に流入することな
くドレイン側のコンタクト領域に拡散して、コンタクト
領域内又はドレイン電極内で電子と再結合する。従っ
て、雪崩降伏現象時に発生する電子・正孔対のうちの正
孔がゲート電極に直接流れ込まなくなるため、ゲートリ
ーク電流の増加が抑制されるので、耐圧が向上すると共
にＦＥＴの暴走が抑制され、その結果、耐圧近傍での安
定的な動作が可能となる。
【００７２】第１の電界効果型トランジスタの製造方法
において、チャネル層がｎ型ＧａＡｓよりなる半導体層
であり、正孔吸収層がＩｎＧａＡｓ又はｐ型ＧａＡｓよ
りなる半導体層であると、正孔吸収層のエネルギー準位
の価電子帯端がチャネル層に比べて大きくなるので、雪
崩降伏現象時に発生する電子・正孔対のうちの正孔を確
実に捕獲できる。
において、チャネル層がｎ型ＧａＡｓよりなる半導体層
であり、正孔吸収層がＩｎＧａＡｓ又はｐ型ＧａＡｓよ
りなる半導体層であると、正孔吸収層のエネルギー準位
の価電子帯端がチャネル層に比べて大きくなるので、雪
崩降伏現象時に発生する電子・正孔対のうちの正孔を確
実に捕獲できる。
【００７３】本発明に係る第２の電界効果型トランジス
タの製造方法によると、チャネル領域の下側で且つゲー
ト電極形成領域とドレイン電極形成領域との間に形成さ
れた正孔吸収領域は、該正孔吸収領域のドレインコンタ
クト領域側の端部がドレインコンタクト領域と接続され
るため、正孔吸収領域のエネルギー準位の価電子帯端が
チャネル領域に比べて大きい場合には、該正孔吸収領域
が雪崩降伏現象時に発生する電子・正孔対のうちの正孔
を捕獲すると共に、該正孔が直接ゲート電極に流入する
ことなくドレインコンタクト領域に拡散して、該ドレイ
ンコンタクト領域内又はドレイン電極内で電子と再結合
する。これにより、雪崩降伏現象時に発生する電子・正
孔対のうちの正孔がゲート電極に直接流れ込まなくなる
ため、ゲートリーク電流の増加が抑制されるので、耐圧
が向上すると共にＦＥＴの暴走が抑制され、その結果、
耐圧近傍での安定的な動作が可能となる。
タの製造方法によると、チャネル領域の下側で且つゲー
ト電極形成領域とドレイン電極形成領域との間に形成さ
れた正孔吸収領域は、該正孔吸収領域のドレインコンタ
クト領域側の端部がドレインコンタクト領域と接続され
るため、正孔吸収領域のエネルギー準位の価電子帯端が
チャネル領域に比べて大きい場合には、該正孔吸収領域
が雪崩降伏現象時に発生する電子・正孔対のうちの正孔
を捕獲すると共に、該正孔が直接ゲート電極に流入する
ことなくドレインコンタクト領域に拡散して、該ドレイ
ンコンタクト領域内又はドレイン電極内で電子と再結合
する。これにより、雪崩降伏現象時に発生する電子・正
孔対のうちの正孔がゲート電極に直接流れ込まなくなる
ため、ゲートリーク電流の増加が抑制されるので、耐圧
が向上すると共にＦＥＴの暴走が抑制され、その結果、
耐圧近傍での安定的な動作が可能となる。
【００７４】また、イオン注入法を用いているため、簡
便且つ安価に製造できる。
便且つ安価に製造できる。
【００７５】第２の電界効果型トランジスタの製造方法
において、半絶縁性基板がＧａＡｓよりなり、第１導電
型はｎ型で且つ第２導電型はｐ型であると、正孔吸収領
域のエネルギー準位の価電子帯端がチャネル層に比べて
大きくなるので、雪崩降伏現象時に発生する電子・正孔
対のうちの正孔を確実に捕獲できる。
において、半絶縁性基板がＧａＡｓよりなり、第１導電
型はｎ型で且つ第２導電型はｐ型であると、正孔吸収領
域のエネルギー準位の価電子帯端がチャネル層に比べて
大きくなるので、雪崩降伏現象時に発生する電子・正孔
対のうちの正孔を確実に捕獲できる。
【図１】本発明の第１の実施形態に係る電界効果型トラ
ンジスタを示す構成断面図である。
ンジスタを示す構成断面図である。
【図２】本発明の第１の実施形態に係る電界効果型トラ
ンジスタの製造方法を示す工程順断面図である。
ンジスタの製造方法を示す工程順断面図である。
【図３】電界効果型トランジスタにおける通常の電子の
流れと、雪崩降伏時に発生する電子・正孔対及びその正
孔の流れとを定性的に表わした模式図であって、（ａ）
は本発明の第１の実施形態に係る電界効果型トランジス
タの断面構成図であり、（ｂ）は本発明の第２の実施形
態に係る電界効果型トランジスタの断面構成図であり、
（ｃ）は従来の電界効果型トランジスタの断面構成図で
ある。
流れと、雪崩降伏時に発生する電子・正孔対及びその正
孔の流れとを定性的に表わした模式図であって、（ａ）
は本発明の第１の実施形態に係る電界効果型トランジス
タの断面構成図であり、（ｂ）は本発明の第２の実施形
態に係る電界効果型トランジスタの断面構成図であり、
（ｃ）は従来の電界効果型トランジスタの断面構成図で
ある。
【図４】本発明の第１の実施形態に係る電界効果型トラ
ンジスタの出力電力とゲート電流との関係を従来のＧａ
ＡｓＭＥＳＦＥＴと対比させた測定結果を示すグラフで
ある。
ンジスタの出力電力とゲート電流との関係を従来のＧａ
ＡｓＭＥＳＦＥＴと対比させた測定結果を示すグラフで
ある。
【図５】本発明の第２の実施形態に係る電界効果型トラ
ンジスタを示す構成断面図である。
ンジスタを示す構成断面図である。
【図６】本発明の第２の実施形態に係る電界効果型トラ
ンジスタの製造方法を示す工程順断面図である。
ンジスタの製造方法を示す工程順断面図である。
【図７】従来のＧａＡｓを用いたＭＥＳＦＥＴを示す構
成断面図である。
成断面図である。
１ 電子
２ 正孔
３ 電子・正孔対
１１ 半絶縁性基板
１２ チャネル層
１３ 正孔吸収層
１３ａ 空間部
１４ アンドープ層
１４ａ ゲートリセス領域
１５Ａ コンタクト形成層
１５Ｂ ソースコンタクト層
１５Ｃ ドレインコンタクト層
１７Ａ ＡｕＧｅ／Ｎｉ等よりなる金属膜（第１の導体
膜） １７Ｂ ソース電極 １７Ｃ ドレイン電極 １９Ａ Ａｌ等よりなる金属膜（第２の導体膜） １９Ｂ ゲート電極 ２１ 第１のレジストパターン ２２ 第２のレジストパターン ２３ 第３のレジストパターン ２４ 第４のレジストパターン ３１ 半絶縁性基板 ３１ａ ソースコンタクト領域 ３１ｂ ドレインコンタクト領域 ３１ｃ チャネル領域 ３１ｄ 正孔吸収領域 ３７Ａ ＡｕＧｅ／Ｎｉ等よりなる金属膜（第１の導体
膜） ３７Ｂ ソース電極 ３７Ｃ ドレイン電極 ３９Ａ Ａｌ等よりなる金属膜（第２の導体膜） ３９Ｂ ゲート電極 ４１ 第１のレジストパターン ４２ 第２のレジストパターン ４３ 第３のレジストパターン ４４ 第４のレジストパターン ４５ 第５のレジストパターン
膜） １７Ｂ ソース電極 １７Ｃ ドレイン電極 １９Ａ Ａｌ等よりなる金属膜（第２の導体膜） １９Ｂ ゲート電極 ２１ 第１のレジストパターン ２２ 第２のレジストパターン ２３ 第３のレジストパターン ２４ 第４のレジストパターン ３１ 半絶縁性基板 ３１ａ ソースコンタクト領域 ３１ｂ ドレインコンタクト領域 ３１ｃ チャネル領域 ３１ｄ 正孔吸収領域 ３７Ａ ＡｕＧｅ／Ｎｉ等よりなる金属膜（第１の導体
膜） ３７Ｂ ソース電極 ３７Ｃ ドレイン電極 ３９Ａ Ａｌ等よりなる金属膜（第２の導体膜） ３９Ｂ ゲート電極 ４１ 第１のレジストパターン ４２ 第２のレジストパターン ４３ 第３のレジストパターン ４４ 第４のレジストパターン ４５ 第５のレジストパターン
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 岩永 順子
大阪府門真市大字門真1006番地 松下電
器産業株式会社内
(56)参考文献 特開 平１−248565（ＪＰ，Ａ)
特開 平１−208869（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 21/338
H01L 29/80 - 29/812
Claims (5)
- 【請求項１】 半絶縁性基板の上に形成され、不純物が
ドープされてなるチャネル層と、 前記チャネル層の上におけるゲート電極形成領域のドレ
イン側の領域に形成され、ゲート電極形成領域側の端部
に段差部を有するアンドープ層と、 前記チャネル層の上及びアンドープ層の上に前記段差部
をまたぐように形成されたゲート電極と、 前記チャネル層と前記アンドープ層との間の領域に、前
記ゲート電極のドレイン側の側面との間に空間部が介在
するように形成された正孔吸収層とを備えていることを
特徴とする電界効果型トランジスタ。 - 【請求項２】 半絶縁性基板の上に形成され、不純物が
ドープされてなるチャネル層と、 前記チャネル層の上におけるゲート電極形成領域のドレ
イン側の領域に形成され、ゲート電極形成領域側の端部
に段差部を有する絶縁層と、 前記チャネル層及び絶縁層の上に前記段差部をまたぐよ
うに形成されたゲート電極と、 前記チャネル層と前記絶縁層との間の領域に、前記ゲー
ト電極のドレイン側の側面との間に空間部が介在するよ
うに形成された正孔吸収層とを備えていることを特徴と
する電界効果型トランジスタ。 - 【請求項３】 前記チャネル層はｎ型ＧａＡｓよりなる
半導体層であり、 前記正孔吸収層はＩｎＧａＡｓ又はｐ型ＧａＡｓよりな
る半導体層であることを特徴とする請求項１又は２に記
載の電界効果型トランジスタ。 - 【請求項４】 半絶縁性基板上に、不純物がドープされ
てなるチャネル層、正孔吸収層、アンドープ層及び不純
物が高濃度にドープされてなるコンタクト形成層とを順
次形成する工程と、 前記コンタクト形成層の上に、前記コンタクト形成層と
オーミック接触する第１の導体膜よりなるソース電極及
びドレイン電極を互いに間隔をおいて形成する工程と、 前記コンタクト形成層における前記ソース電極と前記ド
レイン電極との間の領域に対して前記アンドープ層が露
出するまでエッチングを行なって、前記コンタクト形成
層よりなるソースコンタクト層及びドレインコンタクト
層をそれぞれ形成する工程と、 前記アンドープ層及び正孔吸収層におけるゲートリセス
形成領域に対して前記チャネル層が露出するまでエッチ
ングを行なうことにより、前記アンドープ層よりなる上
部側壁と前記正孔吸収層よりなる下部側壁とからなる側
壁部を有するゲートリセス領域を形成する工程と、 前記ゲートリセス領域における前記下部側壁に対して選
択的にエッチングを行なって、前記下部側壁にアンダー
カット形状の空間部を形成する工程と、 前記半絶縁性基板の上に、前記ゲートリセス領域におけ
るドレイン電極側の側壁部をまたぐように第２の導体膜
を堆積することにより、前記ゲートリセス領域における
ソース電極側の側壁との間に間隔をおくと共に、前記ゲ
ートリセス領域のドレイン電極側の側壁部の下部側壁と
の間に空間部が介在するように、前記第２の導体膜より
なり前記チャネル層及びアンドープ層とショットキ接触
するゲート電極を形成する工程とを備えていることを特
徴とする電界効果型トランジスタの製造方法。 - 【請求項５】 前記チャネル層はｎ型ＧａＡｓよりなる
半導体層であり、 前記正孔吸収層はＩｎＧａＡｓ又はｐ型ＧａＡｓよりな
る半導体層であることを特徴とする請求項４に記載の電
界効果型トランジスタの製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12915797A JP3413345B2 (ja) | 1997-05-20 | 1997-05-20 | 電界効果型トランジスタ及びその製造方法 |
| US09/081,054 US5905277A (en) | 1997-05-20 | 1998-05-19 | Field-effect transistor and method of manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12915797A JP3413345B2 (ja) | 1997-05-20 | 1997-05-20 | 電界効果型トランジスタ及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10321646A JPH10321646A (ja) | 1998-12-04 |
| JP3413345B2 true JP3413345B2 (ja) | 2003-06-03 |
Family
ID=15002560
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12915797A Expired - Fee Related JP3413345B2 (ja) | 1997-05-20 | 1997-05-20 | 電界効果型トランジスタ及びその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
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| JP2002252233A (ja) | 2001-02-22 | 2002-09-06 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
| JP3940699B2 (ja) * | 2003-05-16 | 2007-07-04 | 株式会社東芝 | 電力用半導体素子 |
| US8728884B1 (en) * | 2009-07-28 | 2014-05-20 | Hrl Laboratories, Llc | Enhancement mode normally-off gallium nitride heterostructure field effect transistor |
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| JP5881383B2 (ja) * | 2011-11-17 | 2016-03-09 | 株式会社豊田中央研究所 | 半導体装置とその製造方法 |
| TWI717114B (zh) * | 2019-11-20 | 2021-01-21 | 國立交通大學 | 利用二段式曝光製造小線寬高電子遷移率電晶體之方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US4350993A (en) * | 1980-06-16 | 1982-09-21 | The United States Of America As Represented By The Secretary Of The Navy | Heterojunction and Schottky barrier EBS targets |
| JPS57211778A (en) * | 1981-06-24 | 1982-12-25 | Hitachi Ltd | Mos semiconductor device |
| JP2818416B2 (ja) * | 1988-05-23 | 1998-10-30 | 日本電気株式会社 | Ｍｏｓ電界効果トランジスタ |
| JPH03248438A (ja) * | 1990-02-26 | 1991-11-06 | Nec Corp | ダブルヘテロ接合電界効果トランジスタ |
| JPH0539690A (ja) * | 1991-06-26 | 1993-02-19 | Toyota Motor Corp | ダンパステー構造 |
| JP2906768B2 (ja) * | 1991-10-01 | 1999-06-21 | 日本電気株式会社 | ヘテロ構造電界効果トランジスタの製造方法 |
| JP2911075B2 (ja) * | 1991-12-12 | 1999-06-23 | シャープ株式会社 | 電界効果トランジスタ |
| JPH06224225A (ja) * | 1993-01-27 | 1994-08-12 | Fujitsu Ltd | 電界効果半導体装置 |
| JP2679608B2 (ja) * | 1993-12-28 | 1997-11-19 | 日本電気株式会社 | 半導体装置とその製造方法 |
-
1997
- 1997-05-20 JP JP12915797A patent/JP3413345B2/ja not_active Expired - Fee Related
-
1998
- 1998-05-19 US US09/081,054 patent/US5905277A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5905277A (en) | 1999-05-18 |
| JPH10321646A (ja) | 1998-12-04 |
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