JP3014437B2 - 半導体素子の製造方法 - Google Patents
半導体素子の製造方法Info
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- JP3014437B2 JP3014437B2 JP2321522A JP32152290A JP3014437B2 JP 3014437 B2 JP3014437 B2 JP 3014437B2 JP 2321522 A JP2321522 A JP 2321522A JP 32152290 A JP32152290 A JP 32152290A JP 3014437 B2 JP3014437 B2 JP 3014437B2
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Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は、ヘテロ接合電界効果トランジスタ等におい
てゲート耐圧を高めるようにした半導体素子の製造方
法、特にイオン注入領域を半絶縁領域として形成して相
互コンダクタンスを改善した半導体素子の製造方法に関
するものである。
てゲート耐圧を高めるようにした半導体素子の製造方
法、特にイオン注入領域を半絶縁領域として形成して相
互コンダクタンスを改善した半導体素子の製造方法に関
するものである。
（従来の技術） 従来、このような分野の技術としては、例えば、C.S.
Lam,“IMPROVEMENTS IN MODFET PERFORMANCE REALI
ZED THROUGH ION IMPLANTATION IN THE GATE RE
GION"（1987）IEEE（米）p.89−97に記載されるような
ものがあった。
Lam,“IMPROVEMENTS IN MODFET PERFORMANCE REALI
ZED THROUGH ION IMPLANTATION IN THE GATE RE
GION"（1987）IEEE（米）p.89−97に記載されるような
ものがあった。
この文献には、化合物半導体素子であるGaAs（ガリウ
ム・ひ素）/AlGaAs系のヘテロ（変調ドープ）構造を有
する電界効果トランジスタの製造方法が示されている。
ム・ひ素）/AlGaAs系のヘテロ（変調ドープ）構造を有
する電界効果トランジスタの製造方法が示されている。
第２図（ａ）〜（ｃ）は、前記文献に記載された従来
のヘテロ接合電界効果トランジスタ（以下、MODFETとい
う）の製造方法を示す製造工程図である。
のヘテロ接合電界効果トランジスタ（以下、MODFETとい
う）の製造方法を示す製造工程図である。
このMODFETは、次の（１）〜（３）のような工程によ
って製造される。
って製造される。
（１） 第２図（ａ）の工程 GaAs半絶縁性の半絶縁基板１上に活性層２を形成す
る。この活性層２では、分子線エピタキシ技術（MBE）
により、GaAsバッファ層2a、アンドープAlGaAsスペーサ
層2b、SiドープAlGaAs層2c、及びn+−GaAs層2dを形成す
る。GaAsバッファ層2aとアンドープAlGaAsスペーサ層2b
との界面に、チャネル３（図中、破線で示す）が形成さ
れる。
る。この活性層２では、分子線エピタキシ技術（MBE）
により、GaAsバッファ層2a、アンドープAlGaAsスペーサ
層2b、SiドープAlGaAs層2c、及びn+−GaAs層2dを形成す
る。GaAsバッファ層2aとアンドープAlGaAsスペーサ層2b
との界面に、チャネル３（図中、破線で示す）が形成さ
れる。
（２） 第２図（ｂ）の工程 素子間分離を行った後、イオン注入法を用いてゲート
領域ｇにMg（マグネシウム）イオンを注入し、アニール
を行う。イオン注入領域が半絶縁領域４として形成され
る。ソース領域ｓ及びドレイン領域ｄにオーミック電極
5,5を形成し、n+−GaAs層2dとのオーミック処理を400℃
〜450℃程度で行う。
領域ｇにMg（マグネシウム）イオンを注入し、アニール
を行う。イオン注入領域が半絶縁領域４として形成され
る。ソース領域ｓ及びドレイン領域ｄにオーミック電極
5,5を形成し、n+−GaAs層2dとのオーミック処理を400℃
〜450℃程度で行う。
（３） 第２図（ｃ）の工程 レジストを塗布した後、ゲート領域ｇのリセスエッチ
ングを行う。表面にゲート金属を蒸着した後、リフトオ
フ法を用いてレジストを除去すれば、AlGaAs層2c上にゲ
ート電極６が形成される。
ングを行う。表面にゲート金属を蒸着した後、リフトオ
フ法を用いてレジストを除去すれば、AlGaAs層2c上にゲ
ート電極６が形成される。
ところで、一般のヘテロ構造では、AlGaAs中のドープ
量を高めると、シートキャリヤ濃度は高くなるが、ゲー
ト破壊電圧を低下させる。そこで、従来の製造方法で
は、第２図（ｂ）の工程で、ゲート電極形成予定箇所に
Mgイオンを注入し、半絶縁領域４を形成することでゲー
ト耐圧を向上させている。
量を高めると、シートキャリヤ濃度は高くなるが、ゲー
ト破壊電圧を低下させる。そこで、従来の製造方法で
は、第２図（ｂ）の工程で、ゲート電極形成予定箇所に
Mgイオンを注入し、半絶縁領域４を形成することでゲー
ト耐圧を向上させている。
（発明が解決しようとする課題） しかしながら、従来の半導体素子の製造方法では、次
のような課題があった。
のような課題があった。
（１） MODFETDのゲート耐圧改善のために、半絶縁領
域４をゲート電極６の下部に形成している。この半絶縁
領域４は、一般的なイオン打ち込み法によって形成され
るので、ソース・ゲート間領域まで半絶縁領域４が形成
される。このため、ソース・ゲート間領域で、ソース抵
抗Rsが増加し、相互コンダクタンスgmが低下する。
域４をゲート電極６の下部に形成している。この半絶縁
領域４は、一般的なイオン打ち込み法によって形成され
るので、ソース・ゲート間領域まで半絶縁領域４が形成
される。このため、ソース・ゲート間領域で、ソース抵
抗Rsが増加し、相互コンダクタンスgmが低下する。
（２） 半絶縁領域４の形成では、Mgイオンを注入した
後、アニールを行うので、このアニールによってチャネ
ル３を形成するヘテロ接合が劣化する虞がある。
後、アニールを行うので、このアニールによってチャネ
ル３を形成するヘテロ接合が劣化する虞がある。
（３） 半絶縁領域４の上にゲート電極６を形成してい
るが、その半絶縁領域４はMgイオンを注入して形成する
ため、製造工程数が増加する。
るが、その半絶縁領域４はMgイオンを注入して形成する
ため、製造工程数が増加する。
本発明は、前記従来技術の持っていた課題として、ソ
ース抵抗が増加する点、及び半絶縁領域形成時のアニー
ルによってヘテロ接合が劣化する点について解決した半
導体素子の製造方法を提供するものである。
ース抵抗が増加する点、及び半絶縁領域形成時のアニー
ルによってヘテロ接合が劣化する点について解決した半
導体素子の製造方法を提供するものである。
（課題を解決するための手段） 本発明は、前記課題を解決するために、半導体素子の
製造方法において、半絶縁基板上にチャネルを有する活
性層を形成する第１の工程と、前記活性層上のソース領
域及びドレイン領域にそれぞれオーミック電極を形成す
る第２の工程と、前記ソース領域と前記ドレイン領域と
の間の前記活性層にリセス部を形成する第３の工程と、
前記リセス部にゲート電極を形成した後、該ゲート電極
と前記ドレイン領域との間の前記リセス部に、斜めイオ
ン注入法によってゲート耐圧用の半絶縁領域を形成する
第４の工程とを、順に施すようにしている。
製造方法において、半絶縁基板上にチャネルを有する活
性層を形成する第１の工程と、前記活性層上のソース領
域及びドレイン領域にそれぞれオーミック電極を形成す
る第２の工程と、前記ソース領域と前記ドレイン領域と
の間の前記活性層にリセス部を形成する第３の工程と、
前記リセス部にゲート電極を形成した後、該ゲート電極
と前記ドレイン領域との間の前記リセス部に、斜めイオ
ン注入法によってゲート耐圧用の半絶縁領域を形成する
第４の工程とを、順に施すようにしている。
（作 用） 本発明は、以上のように半導体素子の製造方法を構成
したので、第１の工程で、半絶縁基板上に活性層が形成
され、第２の工程で、オーミック電極が形成され、第３
の工程で、活性層にリセス部が形成される。その後、第
４の工程で、リセス部にゲート電極が形成され、該ゲー
ト電極とドレイン電極との間の該リセス部に、斜めイオ
ン注入法によってゲート耐圧用の半絶縁領域が形成され
る。
したので、第１の工程で、半絶縁基板上に活性層が形成
され、第２の工程で、オーミック電極が形成され、第３
の工程で、活性層にリセス部が形成される。その後、第
４の工程で、リセス部にゲート電極が形成され、該ゲー
ト電極とドレイン電極との間の該リセス部に、斜めイオ
ン注入法によってゲート耐圧用の半絶縁領域が形成され
る。
（実施例） 第１図（Ａ）〜（Ｅ）は、本発明の実施例の半導体素
子（例えば、GaAs/AlGaAs系のMODFET）の製造方法を示
す製造工程図である。
子（例えば、GaAs/AlGaAs系のMODFET）の製造方法を示
す製造工程図である。
このMODFETは、次の（１）〜（５）のような工程によ
って製造される。
って製造される。
（１） 第１図（Ａ）の工程 分子線エピタキシ技術（MBE）により、GaAs半絶縁性
の半絶縁基板11上に活性層12を形成する。この活性層12
では、GaAsバッファ層12a、アンドープAlGaAsスペーサ
層12b、SiドープAlGaAs層12c、及びn+−GaAs層12dを連
続して形成する。GaAsバッファ層12aとアンドープAlGaA
sスペーサ層12bとのヘテロ界面のGaAsバッファ層12a側
が、チャネル13（図中、破線で示す）となる。ここで、
バッファ層12aは、エピタキシャル成長のヘテロ界面へ
の影響をなくすために厚く積まれた層である。スペーサ
層12bは、内部電界によって引き付けられる電子の移動
度を高める層である。
の半絶縁基板11上に活性層12を形成する。この活性層12
では、GaAsバッファ層12a、アンドープAlGaAsスペーサ
層12b、SiドープAlGaAs層12c、及びn+−GaAs層12dを連
続して形成する。GaAsバッファ層12aとアンドープAlGaA
sスペーサ層12bとのヘテロ界面のGaAsバッファ層12a側
が、チャネル13（図中、破線で示す）となる。ここで、
バッファ層12aは、エピタキシャル成長のヘテロ界面へ
の影響をなくすために厚く積まれた層である。スペーサ
層12bは、内部電界によって引き付けられる電子の移動
度を高める層である。
（２） 第１図（Ｂ）の工程 Ｏイオンを注入し、素子間分離を行う。n+−GaAs層12
dのソース領域ｓ及びドレイン領域ｄに、オーミック電
極14,14を形成し、n+−GaAs層12dとのオーミック処理を
400℃〜450℃程度で行う。
dのソース領域ｓ及びドレイン領域ｄに、オーミック電
極14,14を形成し、n+−GaAs層12dとのオーミック処理を
400℃〜450℃程度で行う。
（３） 第１図（Ｃ）の工程 レジスト15を用い、ゲート電極パターンの現像を行
う。この現像工程で逆台形のレジスト断面が得られる。
ここでのエッチングは、低電圧Arイオンによるイオンミ
リングで行われ、リセス部16が形成される。
う。この現像工程で逆台形のレジスト断面が得られる。
ここでのエッチングは、低電圧Arイオンによるイオンミ
リングで行われ、リセス部16が形成される。
（４） 第１図（Ｄ）の工程 表面にゲート金属17を蒸着する。同時に、リセス部16
にゲート電極18が形成される。この工程では、レジスト
15は除去されない。
にゲート電極18が形成される。この工程では、レジスト
15は除去されない。
（５） 第１図（Ｅ）の工程 イオン注入によってゲート電極18のドレイン領域ｄ側
の下部に、Ｃイオンを打ち込む。この際、Ｃイオンを所
定のエネルギーで加速し、斜め方向から打ち込む。ゲー
ト電極18とドレイン領域ｄとの間のチャネル13の上部
に、Ｃイオンが低いドーズ量で注入されて半絶縁領域19
が形成される。
の下部に、Ｃイオンを打ち込む。この際、Ｃイオンを所
定のエネルギーで加速し、斜め方向から打ち込む。ゲー
ト電極18とドレイン領域ｄとの間のチャネル13の上部
に、Ｃイオンが低いドーズ量で注入されて半絶縁領域19
が形成される。
その後、リフトオフ技術によってレジスト15及びゲー
ト金属17が除去され、MODFETの製造が終了する。
ト金属17が除去され、MODFETの製造が終了する。
このMODFETでは、ゲート電極18とドレイン領域ｄとの
間の最大電圧帯に半絶縁領域19が形成されるため、良好
なゲート耐圧性が得られる。
間の最大電圧帯に半絶縁領域19が形成されるため、良好
なゲート耐圧性が得られる。
この実施例によれば、次のような利点がある。
（ｉ） ゲート金属17の蒸着直後に、レジスト15のマス
クにＣイオンを打ち込む。この際、ゲート電極18とドレ
イン領域ｄとの間に、Ｃイオンを斜め方向から打ち込む
ようにしている。このため、ゲート電極18とドレイン領
域ｄとの間のチャネル13の上部に、半絶縁領域19を容易
に形成できる。
クにＣイオンを打ち込む。この際、ゲート電極18とドレ
イン領域ｄとの間に、Ｃイオンを斜め方向から打ち込む
ようにしている。このため、ゲート電極18とドレイン領
域ｄとの間のチャネル13の上部に、半絶縁領域19を容易
に形成できる。
（ii） ゲート電極18・ソース領域ｓ間の領域はイオン
注入されないので、ソース抵抗Rsの増加となる半絶縁領
域19が形成されない。このため、相互コンダクタンスgm
が高まる。
注入されないので、ソース抵抗Rsの増加となる半絶縁領
域19が形成されない。このため、相互コンダクタンスgm
が高まる。
（iii） イオン注入後のアニールを必要としないの
で、ヘテロ接合の劣化が生じない。
で、ヘテロ接合の劣化が生じない。
（iv） 半絶縁領域19の形成は、アニールが不要であ
り、従来の方法で行われた製造工程は簡素化される。
り、従来の方法で行われた製造工程は簡素化される。
（ｖ） 前記（ｉ）におけるイオンの打ち込みは、レジ
スト15を除去する前の工程で行われるため、合せ精度を
必要とするマスクなしで半絶縁領域19の形成を的確に行
える。
スト15を除去する前の工程で行われるため、合せ精度を
必要とするマスクなしで半絶縁領域19の形成を的確に行
える。
なお、本発明は、図示の実施例に限定されず、種々の
変形が可能である。その変形例としては、例えば次のよ
うなものがある。
変形が可能である。その変形例としては、例えば次のよ
うなものがある。
（Ｉ） 実施例では、MODFETの順構造HEMT（高電子移動
度トランジスタ）の製造を示したが、基板側よりAlGaA
s、GaAsの順に成長した逆構造HEMTの製造にも適用可能
である。
度トランジスタ）の製造を示したが、基板側よりAlGaA
s、GaAsの順に成長した逆構造HEMTの製造にも適用可能
である。
（II） 実施例では、半導体としてGaAsを用いたが、In
P等の他の化合物半導体の製造にも適用可能である。
P等の他の化合物半導体の製造にも適用可能である。
（III） 実施例では、イオン注入法によりＣを打ち込
むようにしたが、イオン種はＣに代えてＯを打ち込むよ
うにしてもよい。また、他のイオン種でもよい。
むようにしたが、イオン種はＣに代えてＯを打ち込むよ
うにしてもよい。また、他のイオン種でもよい。
（発明の効果） 以上詳細に説明したように、本発明によれば、リセス
部にゲート電極を形成した後、該ゲート電極とドレイン
領域との間の該リセス部に、斜めイオン注入法によって
半絶縁領域を形成するようにしたので、ゲート電極とソ
ース領域との間に半絶縁領域が形成されず、ゲート電極
とドレイン領域との間にのみ、ゲート電圧の最大電圧帯
である半絶縁領域を簡単かつ容易に形成でき、半導体素
子を高耐圧化できると共に、ソース抵抗を減少して相互
コンダクタンスの値を高くできる。しかも、イオン注入
後のアニールを必要としないので、製造工程数を削除で
きると共に、ヘテロ接合の劣化も生じない。
部にゲート電極を形成した後、該ゲート電極とドレイン
領域との間の該リセス部に、斜めイオン注入法によって
半絶縁領域を形成するようにしたので、ゲート電極とソ
ース領域との間に半絶縁領域が形成されず、ゲート電極
とドレイン領域との間にのみ、ゲート電圧の最大電圧帯
である半絶縁領域を簡単かつ容易に形成でき、半導体素
子を高耐圧化できると共に、ソース抵抗を減少して相互
コンダクタンスの値を高くできる。しかも、イオン注入
後のアニールを必要としないので、製造工程数を削除で
きると共に、ヘテロ接合の劣化も生じない。
第１図は本発明の実施例のMODFETの製造方法を示す製造
工程図、第２図は従来のMODFETの製造方法を示す製造工
程図である。 11……半絶縁基板、12……活性層、13……チャネル、14
……オーミック電極、16……リセス部、18……ゲート電
極、19……半絶縁領域、ｄ……ドレイン領域、ｓ……ソ
ース領域。
工程図、第２図は従来のMODFETの製造方法を示す製造工
程図である。 11……半絶縁基板、12……活性層、13……チャネル、14
……オーミック電極、16……リセス部、18……ゲート電
極、19……半絶縁領域、ｄ……ドレイン領域、ｓ……ソ
ース領域。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/80 H01L 29/808 H01L 21/337 H01L 27/095 H01L 21/338 H01L 29/812 H01L 29/778
Claims (1)
- 【請求項１】半絶縁基板上にチャネルを有する活性層を
形成する第１の工程と、 前記活性層上のソース領域及びドレイン領域にそれぞれ
オーミック電極を形成する第２の工程と、 前記ソース領域と前記ドレイン領域との間の前記活性層
にリセス部を形成する第３の工程と、 前記リセス部にゲート電極を形成した後、該ゲート電極
と前記ドレイン領域との間の前記リセス部に、斜めイオ
ン注入法によってゲート耐圧用の半絶縁領域を形成する
第４の工程とを、 順に施すことを特徴とする半導体素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2321522A JP3014437B2 (ja) | 1990-11-26 | 1990-11-26 | 半導体素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2321522A JP3014437B2 (ja) | 1990-11-26 | 1990-11-26 | 半導体素子の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04196138A JPH04196138A (ja) | 1992-07-15 |
| JP3014437B2 true JP3014437B2 (ja) | 2000-02-28 |
Family
ID=18133512
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2321522A Expired - Fee Related JP3014437B2 (ja) | 1990-11-26 | 1990-11-26 | 半導体素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3014437B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2679608B2 (ja) * | 1993-12-28 | 1997-11-19 | 日本電気株式会社 | 半導体装置とその製造方法 |
-
1990
- 1990-11-26 JP JP2321522A patent/JP3014437B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04196138A (ja) | 1992-07-15 |
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