JP2911075B2 - 電界効果トランジスタ - Google Patents
電界効果トランジスタInfo
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- JP2911075B2 JP2911075B2 JP3328654A JP32865491A JP2911075B2 JP 2911075 B2 JP2911075 B2 JP 2911075B2 JP 3328654 A JP3328654 A JP 3328654A JP 32865491 A JP32865491 A JP 32865491A JP 2911075 B2 JP2911075 B2 JP 2911075B2
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Description
【０００１】
【産業上の利用分野】この発明は、電界効果トランジス
タに関し、より詳しくは、ＡlＩnＡs／ＧaＩnＡs系ＨＥ
ＭＴ(高電子移動度トランジスタ)などのヘテロ接合を有
する電界効果トランジスタに関する。
タに関し、より詳しくは、ＡlＩnＡs／ＧaＩnＡs系ＨＥ
ＭＴ(高電子移動度トランジスタ)などのヘテロ接合を有
する電界効果トランジスタに関する。
【０００２】
【従来の技術】ヘテロ接合を利用した電界効果トランジ
スタの一つとしてＨＥＭＴが知られている。ＨＥＭＴ
は、ＭＥＳＦＥＴ(メタル・セミコンダクタ電界効果ト
ランジスタ)に比して、キャリアである電子がチャネル
層を高速に走行できることから、アナログ応用、デジタ
ル応用を目指した研究開発の対象となっている。中で
も、最近、ＡlＩnＡs／ＧaＩnＡs系ＨＥＭＴが注目され
ている。
スタの一つとしてＨＥＭＴが知られている。ＨＥＭＴ
は、ＭＥＳＦＥＴ(メタル・セミコンダクタ電界効果ト
ランジスタ)に比して、キャリアである電子がチャネル
層を高速に走行できることから、アナログ応用、デジタ
ル応用を目指した研究開発の対象となっている。中で
も、最近、ＡlＩnＡs／ＧaＩnＡs系ＨＥＭＴが注目され
ている。
【０００３】従来のＡlＩnＡs／ＧaＩnＡs系ＨＥＭＴ
は、図３に示すような構造になっている。このＡlＩnＡ
s／ＧaＩnＡs系ＨＥＭＴは、半絶縁性ＩnＰ基板１の表
面に多層成長層２を有している。上記多層成長層２は、
上記ＩnＰ基板１の主面に分子線エピタキシャル法によ
って形成された意図的に不純物を添加しないi型ＡlＩn
Ａs層３と、i型ＧaＩnＡs層４と、i型ＡlＩnＡs層５
と、不純物を意図的に添加したn型ＡlＩnＡs層６と、i
型ＡlＩnＡs層７と、n型ＧaＩnＡs層８からなっている
(各エピタキシャル層３,…,８の厚さは数nmから数百nm
である。)。また、上記n型ＧaＩnＡs層８の中央にリセ
ス溝１４が形成され、このリセス溝１４の底部に露出す
るi型ＡlＩnＡs層７上にゲートショットキ電極１０が形
成されている。また、上記ゲートショットキ電極１０の
両側のn型ＧaＩnＡs層８上には、それぞれオーミック接
触するソース電極１１とドレイン電極１２が形成されて
いる。ソース電極１１,ドレイン電極１２を、i型ＡlＩn
Ａs層７上に直接設けるのでなくn型ＧaＩnＡs層(キャッ
プ層)８を介して設けている理由は、ＡlＡs混晶比の高
い層に対してはオーミック性電極(ソース電極１１,ドレ
イン電極１２)を形成することが困難だからである。
は、図３に示すような構造になっている。このＡlＩnＡ
s／ＧaＩnＡs系ＨＥＭＴは、半絶縁性ＩnＰ基板１の表
面に多層成長層２を有している。上記多層成長層２は、
上記ＩnＰ基板１の主面に分子線エピタキシャル法によ
って形成された意図的に不純物を添加しないi型ＡlＩn
Ａs層３と、i型ＧaＩnＡs層４と、i型ＡlＩnＡs層５
と、不純物を意図的に添加したn型ＡlＩnＡs層６と、i
型ＡlＩnＡs層７と、n型ＧaＩnＡs層８からなっている
(各エピタキシャル層３,…,８の厚さは数nmから数百nm
である。)。また、上記n型ＧaＩnＡs層８の中央にリセ
ス溝１４が形成され、このリセス溝１４の底部に露出す
るi型ＡlＩnＡs層７上にゲートショットキ電極１０が形
成されている。また、上記ゲートショットキ電極１０の
両側のn型ＧaＩnＡs層８上には、それぞれオーミック接
触するソース電極１１とドレイン電極１２が形成されて
いる。ソース電極１１,ドレイン電極１２を、i型ＡlＩn
Ａs層７上に直接設けるのでなくn型ＧaＩnＡs層(キャッ
プ層)８を介して設けている理由は、ＡlＡs混晶比の高
い層に対してはオーミック性電極(ソース電極１１,ドレ
イン電極１２)を形成することが困難だからである。
【０００４】上記ＡlＩnＡs／ＧaＩnＡs系ＨＥＭＴは、
原理的には、上記ＩnＰ基板１上にi型ＧaＩnＡs層４とn
型ＡlＩnＡs層(電子供給層)６との間にヘテロ接合を構
成して、i型ＧaＩnＡs層４の表層部に発生する２次元電
子ガス９をゲート電極１０で制御するものである。
原理的には、上記ＩnＰ基板１上にi型ＧaＩnＡs層４とn
型ＡlＩnＡs層(電子供給層)６との間にヘテロ接合を構
成して、i型ＧaＩnＡs層４の表層部に発生する２次元電
子ガス９をゲート電極１０で制御するものである。
【０００５】
【発明が解決しようとする課題】上記ＡlＩnＡs／ＧaＩ
nＡs系ＨＥＭＴは数多くの特長を持っているが、ゲート
・ドレイン間逆耐圧が低く、ソース抵抗が大きいという
問題がある。すなわち、ＡlＩnＡs／ＧaＩnＡs系ＨＥＭ
Ｔでは、ＡlＩnＡs層６のn型不純物濃度が高いとき、ゲ
ート電流がそのn型ＡlＩnＡs層６を流れる。このため、
ゲートリーク電流が増大して、ゲート・ドレイン間逆耐
圧が低下する。この不具合を避けるため、上記ＡlＩnＡ
s層６の上に、n型不純物濃度を１０15cm-3以下に設定し
た低不純物濃度のi型ＡlＩnＡs層(ゲートショットキ電
極形成層)７を設けている。しかしながら、それでも十
分なゲート・ドレイン間逆耐圧が得られていない。
nＡs系ＨＥＭＴは数多くの特長を持っているが、ゲート
・ドレイン間逆耐圧が低く、ソース抵抗が大きいという
問題がある。すなわち、ＡlＩnＡs／ＧaＩnＡs系ＨＥＭ
Ｔでは、ＡlＩnＡs層６のn型不純物濃度が高いとき、ゲ
ート電流がそのn型ＡlＩnＡs層６を流れる。このため、
ゲートリーク電流が増大して、ゲート・ドレイン間逆耐
圧が低下する。この不具合を避けるため、上記ＡlＩnＡ
s層６の上に、n型不純物濃度を１０15cm-3以下に設定し
た低不純物濃度のi型ＡlＩnＡs層(ゲートショットキ電
極形成層)７を設けている。しかしながら、それでも十
分なゲート・ドレイン間逆耐圧が得られていない。
【０００６】また、上記ＡlＩnＡs／ＧaＩnＡs系ＨＥＭ
Ｔでは、ソース・ゲート間の抵抗を低減するために、n
型ＧaＩnＡs層(キャップ層)８が形成されている。しか
しながら、上記i型ＡlＩnＡs層(ゲートショットキ電極
形成層)７を設けているため、ソース電極１１とドレイ
ン電極１２との間のオーミック経路に直列抵抗(図３中
にＲ１,Ｒ２で示す)が加算され、ソース抵抗およびドレ
イン抵抗が増大する。ソース抵抗は、ソース・ゲート間
の直列抵抗がその大部分を占め、図３中に示す抵抗Ｒ
１,Ｒ２,Ｒ３によって決められている。上記ソース抵抗
の増大は、相互コンダクタンスの低下、雑音指数の増加
を招くため、特性上好ましくない。実回路ではソースは
接地されるため、ソース抵抗が高いとゲート電圧がソー
ス抵抗により分圧されて、実際にゲートにかかる電圧が
小さくなる。この結果、相互コンダクタンスが小さくな
ってしまうのである。
Ｔでは、ソース・ゲート間の抵抗を低減するために、n
型ＧaＩnＡs層(キャップ層)８が形成されている。しか
しながら、上記i型ＡlＩnＡs層(ゲートショットキ電極
形成層)７を設けているため、ソース電極１１とドレイ
ン電極１２との間のオーミック経路に直列抵抗(図３中
にＲ１,Ｒ２で示す)が加算され、ソース抵抗およびドレ
イン抵抗が増大する。ソース抵抗は、ソース・ゲート間
の直列抵抗がその大部分を占め、図３中に示す抵抗Ｒ
１,Ｒ２,Ｒ３によって決められている。上記ソース抵抗
の増大は、相互コンダクタンスの低下、雑音指数の増加
を招くため、特性上好ましくない。実回路ではソースは
接地されるため、ソース抵抗が高いとゲート電圧がソー
ス抵抗により分圧されて、実際にゲートにかかる電圧が
小さくなる。この結果、相互コンダクタンスが小さくな
ってしまうのである。
【０００７】これまでに、ソース抵抗を低減する一つの
手段として、上記２次元電子ガス９の電子濃度を増加さ
せることが試みられた。これにより、図３中に示す抵抗
Ｒ３が低下する。しかしながら、この場合、電界の集中
するゲート・ドレイン間でのイオン化衝突またはトンネ
ル電流成分が増加するため、ゲートリーク電流が増加し
て、ゲート・ドレイン間逆耐圧が低下してしまう。ま
た、ソース抵抗を低減する別の手段として、n型ＧaＩn
Ａs層８よりも下側の層全域に高濃度の不純物をイオン
注入することが試みられた。これによりソース抵抗を低
減することができるが、ドレイン側でイオン化衝突,表
面リークまたはトンネル電流成分が増加するため、上述
の場合と同様に、ゲートリーク電流が増加して、ゲート
・ドレイン間逆耐圧が低下する。すなわち、ゲート・ド
レイン間逆耐圧は、ゲート電極１０直下のn型ＡlＩnＡs
層(電子供給層)６の構造による影響を強く受け、その不
純物濃度が高いほど低下してしまうのである。
手段として、上記２次元電子ガス９の電子濃度を増加さ
せることが試みられた。これにより、図３中に示す抵抗
Ｒ３が低下する。しかしながら、この場合、電界の集中
するゲート・ドレイン間でのイオン化衝突またはトンネ
ル電流成分が増加するため、ゲートリーク電流が増加し
て、ゲート・ドレイン間逆耐圧が低下してしまう。ま
た、ソース抵抗を低減する別の手段として、n型ＧaＩn
Ａs層８よりも下側の層全域に高濃度の不純物をイオン
注入することが試みられた。これによりソース抵抗を低
減することができるが、ドレイン側でイオン化衝突,表
面リークまたはトンネル電流成分が増加するため、上述
の場合と同様に、ゲートリーク電流が増加して、ゲート
・ドレイン間逆耐圧が低下する。すなわち、ゲート・ド
レイン間逆耐圧は、ゲート電極１０直下のn型ＡlＩnＡs
層(電子供給層)６の構造による影響を強く受け、その不
純物濃度が高いほど低下してしまうのである。
【０００８】このように、従来技術では、ＡlＩnＡs／
ＧaＩnＡs系ＨＥＭＴのソース抵抗とゲート・ドレイン
間逆耐圧についての要求を同時には満足することができ
なかった。
ＧaＩnＡs系ＨＥＭＴのソース抵抗とゲート・ドレイン
間逆耐圧についての要求を同時には満足することができ
なかった。
【０００９】そこで、この発明の目的は、ヘテロ接合を
有する電界効果トランジスタであって、ゲート・ドレイ
ン間逆耐圧を高めるとともにソース抵抗を低減できる電
界効果トランジスタを提供することにある。
有する電界効果トランジスタであって、ゲート・ドレイ
ン間逆耐圧を高めるとともにソース抵抗を低減できる電
界効果トランジスタを提供することにある。
【００１０】
【課題を解決するための手段】上記目的を達成するた
め、この発明の電界効果トランジスタは、ヘテロ接合を
内部に有する多層成長層と、上記多層成長層上に設けら
れたゲート電極と、このゲート電極の両側にそれぞれ上
記ゲート電極に対して離間して設けられたソース電極と
ドレイン電極を基板上に有する電界効果トランジスタで
あって、上記多層成長層は、上記ゲート電極の両側から
それぞれ上記ソース電極とドレイン電極の直下に延在す
るn型ＧaＩnＡsからなる最上層を有し、上記多層成長層
のうち上記ソース電極とゲート電極との間の領域に、こ
の多層成長層の残りの領域よりも高濃度の不純物がイオ
ン注入される一方、上記多層成長層のうち上記ソース電
極の直下の領域には不純物がイオン注入されていないこ
とを特徴としている。
め、この発明の電界効果トランジスタは、ヘテロ接合を
内部に有する多層成長層と、上記多層成長層上に設けら
れたゲート電極と、このゲート電極の両側にそれぞれ上
記ゲート電極に対して離間して設けられたソース電極と
ドレイン電極を基板上に有する電界効果トランジスタで
あって、上記多層成長層は、上記ゲート電極の両側から
それぞれ上記ソース電極とドレイン電極の直下に延在す
るn型ＧaＩnＡsからなる最上層を有し、上記多層成長層
のうち上記ソース電極とゲート電極との間の領域に、こ
の多層成長層の残りの領域よりも高濃度の不純物がイオ
ン注入される一方、上記多層成長層のうち上記ソース電
極の直下の領域には不純物がイオン注入されていないこ
とを特徴としている。
【００１１】また、上記多層成長層内の上記ヘテロ接合
近傍に、２次元電子ガスが形成されているのが望まし
い。
近傍に、２次元電子ガスが形成されているのが望まし
い。
【００１２】また、上記多層成長層は上記２次元電子ガ
スに電子を供給する電子供給層を含み、この電子供給層
の層厚dDと不純物濃度nDとが、上記高濃度の不純物がイ
オン注入されている領域を除いた領域で、dD・nD≦１×
１０12cm-2なる関係を満足するのが望ましい。
スに電子を供給する電子供給層を含み、この電子供給層
の層厚dDと不純物濃度nDとが、上記高濃度の不純物がイ
オン注入されている領域を除いた領域で、dD・nD≦１×
１０12cm-2なる関係を満足するのが望ましい。
【００１３】
【作用】上記多層成長層のうち上記ソース電極とゲート
電極との間の領域（高濃度注入領域）に、この多層成長
層の残りの領域よりも高濃度の不純物がイオン注入され
ているので、この高濃度注入領域の抵抗率が減少してソ
ース抵抗が低下する。しかも、上記多層成長層の残りの
領域、特にドレイン電極とゲート電極との間の領域は通
常(従来並み)の不純物濃度に保たれる。したがって、ド
レイン側でイオン化衝突、表面リークまたはトンネル電
流成分が増加することがなく、ゲートリーク電流の増加
が抑えられる。したがって、ゲート・ドレイン間逆耐圧
が低下するようなことはない。なお、この発明では、ド
レイン抵抗は低減されない。しかし、このことは素子の
性能に対してあまり重要ではない。ドレイン抵抗は、素
子を静特性における電流飽和領域で使用している限り、
ドレイン電流に影響を与えないからである。
電極との間の領域（高濃度注入領域）に、この多層成長
層の残りの領域よりも高濃度の不純物がイオン注入され
ているので、この高濃度注入領域の抵抗率が減少してソ
ース抵抗が低下する。しかも、上記多層成長層の残りの
領域、特にドレイン電極とゲート電極との間の領域は通
常(従来並み)の不純物濃度に保たれる。したがって、ド
レイン側でイオン化衝突、表面リークまたはトンネル電
流成分が増加することがなく、ゲートリーク電流の増加
が抑えられる。したがって、ゲート・ドレイン間逆耐圧
が低下するようなことはない。なお、この発明では、ド
レイン抵抗は低減されない。しかし、このことは素子の
性能に対してあまり重要ではない。ドレイン抵抗は、素
子を静特性における電流飽和領域で使用している限り、
ドレイン電流に影響を与えないからである。
【００１４】また、上記多層成長層内の上記ヘテロ接合
近傍に、２次元電子ガスが形成されている場合、上記多
層成長層および各電極によってＨＥＭＴが構成される。
このＨＥＭＴでは、上記高濃度の不純物がイオン注入さ
れた高濃度注入領域で、２次元電子ガスの濃度が残りの
領域よりも増大する。したがって、さらにソース抵抗が
減少し、また、相互コンダクタンスが増加する。なお、
上記多層成長層のうちゲート電極直下の領域では、２次
元電子ガスの濃度が通常(従来並み)の濃度に保たれるの
で、ゲート・ドレイン間逆耐圧が低下することはない。
近傍に、２次元電子ガスが形成されている場合、上記多
層成長層および各電極によってＨＥＭＴが構成される。
このＨＥＭＴでは、上記高濃度の不純物がイオン注入さ
れた高濃度注入領域で、２次元電子ガスの濃度が残りの
領域よりも増大する。したがって、さらにソース抵抗が
減少し、また、相互コンダクタンスが増加する。なお、
上記多層成長層のうちゲート電極直下の領域では、２次
元電子ガスの濃度が通常(従来並み)の濃度に保たれるの
で、ゲート・ドレイン間逆耐圧が低下することはない。
【００１５】さらに、上記多層成長層は上記２次元電子
ガスに電子を供給する電子供給層を含み、この電子供給
層の層厚dDと不純物濃度nDとが、上記高濃度注入領域を
除いた領域で、 dD・nD≦１×１０12cm-2 なる関係を満足する場合、ゲート・ドレイン間逆耐圧が
１０Ｖ(ボルト)以上となる。このことは、本発明者が実
験により確認した(後述)。
ガスに電子を供給する電子供給層を含み、この電子供給
層の層厚dDと不純物濃度nDとが、上記高濃度注入領域を
除いた領域で、 dD・nD≦１×１０12cm-2 なる関係を満足する場合、ゲート・ドレイン間逆耐圧が
１０Ｖ(ボルト)以上となる。このことは、本発明者が実
験により確認した(後述)。
【００１６】
【実施例】以下、この発明の電界効果トランジスタを実
施例により詳細に説明する。
施例により詳細に説明する。
【００１７】図１はこの発明の一実施例のＡlＩnＡs／
ＧaＩnＡs系ＨＥＭＴの断面構造を示し、図２は上記Ａl
ＩnＡs／ＧaＩnＡs系ＨＥＭＴ製造工程を示している。
なお、簡単のため、図３に示したものと同一の構成部品
については同一符号で示している。
ＧaＩnＡs系ＨＥＭＴの断面構造を示し、図２は上記Ａl
ＩnＡs／ＧaＩnＡs系ＨＥＭＴ製造工程を示している。
なお、簡単のため、図３に示したものと同一の構成部品
については同一符号で示している。
【００１８】図１に示すように、このＨＥＭＴは、半絶
縁性ＩnＰ基板１上に、分子線エピタキシャル法によっ
て形成された多層成長層２と、この多層成長層２(リセ
ス溝１４)上に設けられたゲート電極１０と、このゲー
ト電極１０の両側にそれぞれ上記ゲート電極１０に対し
て離間して設けられたソース電極１１,ドレイン電極１
２を有している。ソース電極１１とゲート電極１０との
間には、高濃度注入領域１３が設けられている。
縁性ＩnＰ基板１上に、分子線エピタキシャル法によっ
て形成された多層成長層２と、この多層成長層２(リセ
ス溝１４)上に設けられたゲート電極１０と、このゲー
ト電極１０の両側にそれぞれ上記ゲート電極１０に対し
て離間して設けられたソース電極１１,ドレイン電極１
２を有している。ソース電極１１とゲート電極１０との
間には、高濃度注入領域１３が設けられている。
【００１９】上記多層成長層２は、例えば分子線エピタ
キシャル成長法により形成する。すなわち、ＩnＰ基板
１上に、意図的に不純物を添加しないi型ＡlＩnＡs層３
を５００nm、意図的に不純物を添加しないi型ＧaＩnＡs
層４を５０nm、意図的に不純物を添加しないi型ＡlＩn
Ａs層５を５nm、エピタキシャル成長中に不純物を添加
したn型ＡlＩnＡs層６を１０nm、意図的に不純物を添加
しないi型ＡlＩnＡs層７を２５０nm、エピタキシャル成
長中に不純物を添加したn型ＧaＩnＡs層８を最上層とし
て１０nm順に積層する。上記i型ＧaＩnＡs層４とi型Ａl
ＩnＡs層５,n型ＡlＩnＡs層(電子供給層)６とでヘテロ
接合を形成している。これにより、上記i型ＧaＩnＡs層
４の表層部には２次元電子ガス９が発生する。上記n型
ＡlＩnＡs層６、n型ＧaＩnＡs層(キャップ層)８は、不
純物濃度がそれぞれ１×１０17cm-3、５×１０18cm-3で
ある。また、n型ＡlＩnＡs層６、n型ＧaＩnＡs層８のＩ
nＡs組成比は、それぞれ０.５２、０.５３である。
キシャル成長法により形成する。すなわち、ＩnＰ基板
１上に、意図的に不純物を添加しないi型ＡlＩnＡs層３
を５００nm、意図的に不純物を添加しないi型ＧaＩnＡs
層４を５０nm、意図的に不純物を添加しないi型ＡlＩn
Ａs層５を５nm、エピタキシャル成長中に不純物を添加
したn型ＡlＩnＡs層６を１０nm、意図的に不純物を添加
しないi型ＡlＩnＡs層７を２５０nm、エピタキシャル成
長中に不純物を添加したn型ＧaＩnＡs層８を最上層とし
て１０nm順に積層する。上記i型ＧaＩnＡs層４とi型Ａl
ＩnＡs層５,n型ＡlＩnＡs層(電子供給層)６とでヘテロ
接合を形成している。これにより、上記i型ＧaＩnＡs層
４の表層部には２次元電子ガス９が発生する。上記n型
ＡlＩnＡs層６、n型ＧaＩnＡs層(キャップ層)８は、不
純物濃度がそれぞれ１×１０17cm-3、５×１０18cm-3で
ある。また、n型ＡlＩnＡs層６、n型ＧaＩnＡs層８のＩ
nＡs組成比は、それぞれ０.５２、０.５３である。
【００２０】また、上記高濃度注入領域１３と各電極１
０,１１,１２は次のようにして形成する。まず、図２
(a)に示すように、高濃度注入領域１３となすべき領域
以外の領域にフォトレジスト２０を設ける。そして、同
図(b)に示すように、n型不純物28Ｓi＋を加速エネルギ
ー３０keＶ,ドーズ量１×１０13cm-2の条件でイオン注
入する。続いて、フォトレジスト２０を除去し、さらに
温度９５０℃,４secでアニールを施してn型の高濃度注
入領域１３を形成する。次に、同図(c)に示すように、
通常のフォトリソグラフィ工程を経て、ソース電極１１
とドレイン電極１２を形成する。次に、同図(d)に示す
ように、多層成長層２の表面中央にi型ＡlＩnＡs層(ゲ
ートショットキ電極形成層)７に至るリセス溝１４を形
成し、このリセス溝１４の底部にＴi／Ｐt／Ａuからな
る厚さ３００nmのゲート電極１０を形成する。また、ゲ
ート電極１０の両側のn型ＧaＩnＡs層８上に、ＡuＧe／
Ｎi／Ａuからなる厚さ１５０nmのソース電極１１とドレ
イン電極１２を形成する。なお、n型ＧaＩnＡs層８にも
イオン注入がなされるが、これは本発明の本質とは関係
がない。
０,１１,１２は次のようにして形成する。まず、図２
(a)に示すように、高濃度注入領域１３となすべき領域
以外の領域にフォトレジスト２０を設ける。そして、同
図(b)に示すように、n型不純物28Ｓi＋を加速エネルギ
ー３０keＶ,ドーズ量１×１０13cm-2の条件でイオン注
入する。続いて、フォトレジスト２０を除去し、さらに
温度９５０℃,４secでアニールを施してn型の高濃度注
入領域１３を形成する。次に、同図(c)に示すように、
通常のフォトリソグラフィ工程を経て、ソース電極１１
とドレイン電極１２を形成する。次に、同図(d)に示す
ように、多層成長層２の表面中央にi型ＡlＩnＡs層(ゲ
ートショットキ電極形成層)７に至るリセス溝１４を形
成し、このリセス溝１４の底部にＴi／Ｐt／Ａuからな
る厚さ３００nmのゲート電極１０を形成する。また、ゲ
ート電極１０の両側のn型ＧaＩnＡs層８上に、ＡuＧe／
Ｎi／Ａuからなる厚さ１５０nmのソース電極１１とドレ
イン電極１２を形成する。なお、n型ＧaＩnＡs層８にも
イオン注入がなされるが、これは本発明の本質とは関係
がない。
【００２１】このＨＥＭＴは、高濃度注入領域１３に、
多層成長層２の残りの領域よりも高濃度の不純物がイオ
ン注入されているので、この高濃度注入領域１３の抵抗
率が減少してソース抵抗が低下する。これにより、図１
中に示す電流径路Ｃ２に加えて電流経路Ｃ１が増えて、
二つの電流径路を持つことになる。すなわち、図３に示
した従来のＨＥＭＴ(電流径路Ｃ１の抵抗Ｒ１がが非常
に大きいため、基板１に垂直な方向には実質的に電流径
路Ｃ２しか備えていない)に比して、上記ソース・ゲー
ト電極間の寄生抵抗を大幅に減少できる。したがって、
ソース抵抗を低下させることができ、相互コンダクタン
スを大きくすることができる。また、高濃度注入領域１
３で電子濃度が高くなることから、抵抗Ｒ３を大幅に減
少でき、さらに相互コンダクタンスを大きくすることが
できる。しかも、上記多層成長層２の残りの領域、特に
ドレイン電極１２とゲート電極１０との間の領域は通常
(従来並み)の不純物濃度に保たれる。したがって、ドレ
イン側でイオン化衝突、表面リークまたはトンネル電流
成分が増加することがなく、ゲートリーク電流の増加を
抑えることができる。したがって、ゲート・ドレイン間
逆耐圧が低下するようなことはない。むしろ、n型ＡlＩ
nＡs層(電子供給層)６の層厚を薄くし、低濃度化するこ
とでゲート・ドレイン間逆耐圧を向上させることができ
る。実際に、本発明者は、n型ＡlＩnＡs層の層厚をdDと
し、不純物濃度をnDとしたとき、上記n型ＡlＩnＡs層の
膜厚・不純物濃度積dD・nDが dD・nD≦１×１０12cm-2 を満足するときに、ゲート・ドレイン間逆耐圧が１０Ｖ
を越えることを確認した。
多層成長層２の残りの領域よりも高濃度の不純物がイオ
ン注入されているので、この高濃度注入領域１３の抵抗
率が減少してソース抵抗が低下する。これにより、図１
中に示す電流径路Ｃ２に加えて電流経路Ｃ１が増えて、
二つの電流径路を持つことになる。すなわち、図３に示
した従来のＨＥＭＴ(電流径路Ｃ１の抵抗Ｒ１がが非常
に大きいため、基板１に垂直な方向には実質的に電流径
路Ｃ２しか備えていない)に比して、上記ソース・ゲー
ト電極間の寄生抵抗を大幅に減少できる。したがって、
ソース抵抗を低下させることができ、相互コンダクタン
スを大きくすることができる。また、高濃度注入領域１
３で電子濃度が高くなることから、抵抗Ｒ３を大幅に減
少でき、さらに相互コンダクタンスを大きくすることが
できる。しかも、上記多層成長層２の残りの領域、特に
ドレイン電極１２とゲート電極１０との間の領域は通常
(従来並み)の不純物濃度に保たれる。したがって、ドレ
イン側でイオン化衝突、表面リークまたはトンネル電流
成分が増加することがなく、ゲートリーク電流の増加を
抑えることができる。したがって、ゲート・ドレイン間
逆耐圧が低下するようなことはない。むしろ、n型ＡlＩ
nＡs層(電子供給層)６の層厚を薄くし、低濃度化するこ
とでゲート・ドレイン間逆耐圧を向上させることができ
る。実際に、本発明者は、n型ＡlＩnＡs層の層厚をdDと
し、不純物濃度をnDとしたとき、上記n型ＡlＩnＡs層の
膜厚・不純物濃度積dD・nDが dD・nD≦１×１０12cm-2 を満足するときに、ゲート・ドレイン間逆耐圧が１０Ｖ
を越えることを確認した。
【００２２】
【発明の効果】以上より明らかなように、この発明の電
界効果トランジスタは、ヘテロ接合を内部に有する多層
成長層と、上記多層成長層上に設けられたゲート電極
と、このゲート電極の両側にそれぞれ上記ゲート電極に
対して離間して設けられたソース電極とドレイン電極を
基板上に有する電界効果トランジスタであって、上記多
層成長層のうち上記ソース電極とゲート電極との間の領
域（高濃度注入領域）に、この多層成長層の残りの領域
よりも高濃度の不純物がイオン注入されているので、ゲ
ート・ドレイン間逆耐圧を高い状態に維持したままソー
ス抵抗を低下させることができ、相互コンダクタンスを
大きくすることができる。
界効果トランジスタは、ヘテロ接合を内部に有する多層
成長層と、上記多層成長層上に設けられたゲート電極
と、このゲート電極の両側にそれぞれ上記ゲート電極に
対して離間して設けられたソース電極とドレイン電極を
基板上に有する電界効果トランジスタであって、上記多
層成長層のうち上記ソース電極とゲート電極との間の領
域（高濃度注入領域）に、この多層成長層の残りの領域
よりも高濃度の不純物がイオン注入されているので、ゲ
ート・ドレイン間逆耐圧を高い状態に維持したままソー
ス抵抗を低下させることができ、相互コンダクタンスを
大きくすることができる。
【００２３】また、上記多層成長層内の上記ヘテロ接合
近傍に、２次元電子ガスが形成されている場合、上記多
層成長層および各電極によってＨＥＭＴが構成される。
このＨＥＭＴでは、上記高濃度注入領域で、２次元電子
ガスの濃度が残りの領域よりも局所的に増大するので、
ゲート・ドレイン間逆耐圧を高い状態に維持したまま、
さらにソース抵抗を減少でき、また、相互コンダクタン
スを大きくできる。
近傍に、２次元電子ガスが形成されている場合、上記多
層成長層および各電極によってＨＥＭＴが構成される。
このＨＥＭＴでは、上記高濃度注入領域で、２次元電子
ガスの濃度が残りの領域よりも局所的に増大するので、
ゲート・ドレイン間逆耐圧を高い状態に維持したまま、
さらにソース抵抗を減少でき、また、相互コンダクタン
スを大きくできる。
【００２４】さらに、上記多層成長層は上記２次元電子
ガスに電子を供給する電子供給層を含み、この電子供給
層の層厚dDと不純物濃度nDとが、上記高濃度注入領域を
除いた領域で、 dD・nD≦１×１０12cm-2 なる関係を満足する場合、ゲート・ドレイン間逆耐圧が
１０Ｖ(ボルト)以上にすることができる。
ガスに電子を供給する電子供給層を含み、この電子供給
層の層厚dDと不純物濃度nDとが、上記高濃度注入領域を
除いた領域で、 dD・nD≦１×１０12cm-2 なる関係を満足する場合、ゲート・ドレイン間逆耐圧が
１０Ｖ(ボルト)以上にすることができる。
【図１】 この発明の一実施例のＨＥＭＴの断面構造を
示す図である。
示す図である。
【図２】 上記ＨＥＭＴの作製工程を説明する図であ
る。
る。
【図３】 従来のＨＥＭＴの断面構造を示す図である。
１ 半絶縁性ＩnＰ基板 ２ 多層成長層 ３ i型ＡlＩnＡs層 ４ i型ＧaＩnＡs層 ５ i型ＡlＩnＡs層 ６ n型ＡlＩnＡs層 ７ i型ＡlＩnＡs層 ８ n型ＧaＩnＡs層 ９ ２次元電子ガス １０ ゲート電極 １１ ソース電極 １２ ドレイン電極 １３ n型高濃度注入領域 ２０ フォトレジスト
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/337 - 21/338 H01L 27/095 H01L 27/098 H01L 29/775 - 29/778 H01L 29/80 - 29/812
Claims (3)
- 【請求項１】 ヘテロ接合を内部に有する多層成長層
と、上記多層成長層上に設けられたゲート電極と、この
ゲート電極の両側にそれぞれ上記ゲート電極に対して離
間して設けられたソース電極とドレイン電極を基板上に
有する電界効果トランジスタであって、 上記多層成長層は、上記ゲート電極の両側からそれぞれ
上記ソース電極とドレイン電極の直下に延在するn型Ｇa
ＩnＡsからなる最上層を有し、 上記多層成長層のうち上記ソース電極とゲート電極との
間の領域に、この多層成長層の残りの領域よりも高濃度
の不純物がイオン注入される一方、上記多層成長層のう
ち上記ソース電極の直下の領域には不純物がイオン注入
されていないことを特徴とする電界効果トランジスタ。 - 【請求項２】 上記多層成長層内の上記ヘテロ接合近傍
に、２次元電子ガスが形成されていることを特徴とする
請求項１に記載の電界効果トランジスタ。 - 【請求項３】 上記多層成長層は上記２次元電子ガスに
電子を供給する電子供給層を含み、 この電子供給層の層厚dDと不純物濃度nDとが、上記高濃
度の不純物がイオン注入されている領域を除いた領域
で、 dD・nD≦１×１０12cm-2 なる関係を満足することを特徴とする請求項２に記載の
電界効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3328654A JP2911075B2 (ja) | 1991-12-12 | 1991-12-12 | 電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3328654A JP2911075B2 (ja) | 1991-12-12 | 1991-12-12 | 電界効果トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05166843A JPH05166843A (ja) | 1993-07-02 |
| JP2911075B2 true JP2911075B2 (ja) | 1999-06-23 |
Family
ID=18212678
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3328654A Expired - Fee Related JP2911075B2 (ja) | 1991-12-12 | 1991-12-12 | 電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2911075B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3413345B2 (ja) * | 1997-05-20 | 2003-06-03 | 松下電器産業株式会社 | 電界効果型トランジスタ及びその製造方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2641189B2 (ja) * | 1984-04-26 | 1997-08-13 | 日本電気株式会社 | 電界効果型トランジスタ |
| JP3069106B2 (ja) * | 1989-04-27 | 2000-07-24 | 株式会社日立製作所 | 半導体装置 |
-
1991
- 1991-12-12 JP JP3328654A patent/JP2911075B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05166843A (ja) | 1993-07-02 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |