JP3073685B2 - 電界効果型トランジスタの製造方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は電界効果型トランジ
スタ、特に高耐圧が要求されるパワーＦＥＴの構成とそ
の製造方法に関するものである。

【０００２】

【従来の技術】電界効果型トランジスタ、特に砒化ガリ
ウム（ＧａＡｓ）ＭＥＳＦＥＴは、その優れた性能によ
り、携帯電話を中心とした通信機器の発達と共に近年大
幅に需要が増えてきた。その中でも送信用アンプ等に用
いるパワーＦＥＴは、低電圧動作及び低消費電力のＧａ
Ａｓ基板の特徴を活かして飛躍的に伸びており、特に最
近では、通信方式のアナログからデジタルへと進展によ
って、より低歪のデバイスが求められている。エピタキ
シャル膜を用いたＧａＡｓＭＥＳＦＥＴ、又はゲート電
極直下に、不純物が混入されていないアンドープ層を形
成して耐圧を向上させたＦＥＴ（特にＭＩＳＦＥＴ：Ｍ
ｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃ
ｔｏｒ ＦＥＴ）等は、これらの低歪パワーデバイスに
適しており、さらなる高性能化が図られている。

【０００３】低歪化への重要な方策はドレイン耐圧の向
上、フラットなドレインコンダクタンス及びフラットな
相互コンダクタンスである。

【０００４】ドレイン耐圧は、ゲート直下の不純物濃度
とゲート・ドレイン間の距離とによって決まる。当然な
がら前記ＭＩＳＦＥＴの例で見られるように、ゲート直
下の不純物濃度の低い方が耐圧が良く、またゲート・ド
レイン間の距離の長い方が耐圧は良い。

【０００５】また、フラットなドレインコンダクタンス
を実現するには、ゲート実効長をある程度長くして、ゲ
ート実効長とチャンネル厚とのアスペクト比（ゲート実
効長／チャンネル厚）を大きくする必要がある。このよ
うな構造を有する従来のＭＩＳＦＥＴの構成について図
面を参照しながら説明する。

【０００６】図３５は、従来のＧａＡｓＭＩＳＦＥＴを
示す断面図である。図３５において、５１はＧａＡｓよ
りなる半絶縁性基板、５２はＳｉが不純物としてドープ
されたｎ型のＧａＡｓよりなる導電層、５３は不純物が
ドープされていないＧａＡｓ又はＡｌＧａＡｓよりなる
アンドープ層であって、導電層５２及びアンドープ層５
３は一般的に結晶成長法を用いて形成される。また、５
４はイオン注入法によりＳｉが高濃度にドープされたｎ
⁺ 型のＧａＡｓよりなるコンタクト領域、５５はドレイ
ン電極、５６はソース電極であって、ドレイン電極５５
及びソース電極５６はＡｕＧｅ等の蒸着法により形成さ
れる。また、５７はゲート電極、５８は素子分離領域で
あって、素子分離領域５８は、酸素、水素、ホウ素等の
イオン注入法により半絶縁性基板５１が絶縁化されるこ
とによって形成される。

【０００７】さらに、フラットな相互コンダクタンスを
実現するには、活性化領域の不純物濃度のピークが半絶
縁性基板５１の深い位置にくるようにすればよい。

【０００８】

【発明が解決しようとする課題】しかしながら、前記従
来のＧａＡｓＭＩＳＦＥＴ構造においては、ＭＩＳ構造
を採用したことによりＭＥＳＦＥＴよりも耐圧は向上す
るが、ゲート電極の端部に電界が集中するため、ドレイ
ン耐圧はゲート・ドレイン間の距離のみに依存する。こ
のため、低歪化を実現するべく、より高耐圧化を図るた
めには、ゲート・ドレイン間の距離を長くしなければな
らない。しかしながら、ゲート・ドレイン間の距離を長
くすると、ゲート・ドレイン間の抵抗が増大するため、
ＦＥＴのオン抵抗が増大し、低電圧動作時の諸特性が劣
化するという問題がある。

【０００９】また、低歪化を実現するべく、ゲート長を
長くしてアスペクト比を大きくすると、ゲート長が長く
なるために利得が低下するという問題がある。

【００１０】以上説明したように、低歪化と、低電圧化
及び高利得化とは相反するものであり、従来の電界効果
型トランジスタにおいては、低歪化と、低電圧化及び高
利得化との両立は困難であった。

【００１１】前記に鑑み、本発明は、ゲート・ドレイン
間の高耐圧化を図ってもオン抵抗を抑制でき、また、高
利得化のためにゲート長を短くしてもフラットなドレイ
ンコンダクタンスが得られ、これにより、低歪化と、低
電圧化及び高利得化との両立を実現できる電界効果型ト
ランジスタ及びこのような電界効果型トランジスタの製
造方法を提供することを目的とする。

【００１２】

【００１３】

【００１４】

【００１５】

【００１６】

【００１７】

【００１８】

【００１９】

【００２０】

【００２１】

【００２２】

【００２３】

【００２４】

【００２５】

【００２６】

【課題を解決するための手段】 前記の目的を達成するた
め、請求項１ の発明が講じた解決手段は、電界効果型ト
ランジスタの製造方法を、半絶縁性基板上に、結晶成長
法により、不純物がドープされた導電層及び不純物がド
ープされていないアンドープ層を順次形成する工程と、
前記アンドープ層の表面部を選択的にエッチングするこ
とにより、該アンドープ層にドレイン側がソース側より
も層厚になるような段差部を形成する工程と、前記アン
ドープ層の上における前記段差部を跨ぐ領域に高融点金
属よりなるゲート電極を形成する工程と、前記ゲート電
極の側面に絶縁物よりなる側壁を形成する工程と、前記
半絶縁性基板に、前記ゲート電極及び側壁をマスクとし
て不純物を高濃度にイオン注入した後、熱処理を行なう
ことにより、ドレイン及びソースのコンタクト領域を形
成する工程とを備えている構成とするものである。

【００２７】請求項２の発明が講じた解決手段は、電界
効果型トランジスタの製造方法を、半絶縁性基板上に、
結晶成長法により、不純物がドープされた導電層及び不
純物がドープされていないアンドープ層を順次形成する
工程と、前記アンドープ層の表面部を選択的にエッチン
グすることにより、該アンドープ層にドレイン側がソー
ス側よりも層厚になるような段差部を形成する工程と、
前記アンドープ層の上における前記段差部の下側部分に
前記段差部と間隔をおいて絶縁物よりなる突起部を形成
する工程と、前記突起部の上及び前記アンドープ層の上
における前記段差部を跨ぐ領域に高融点金属によりゲー
ト電極を形成する工程と、前記半絶縁性基板に、前記ゲ
ート電極及び突起部をマスクとして不純物を高濃度にイ
オン注入した後、熱処理を行なうことにより、ソースの
コンタクト領域を形成する工程とを備えている構成とす
るものである。

【００２８】請求項３の発明が講じた解決手段は、電界
効果型トランジスタの製造方法を、半絶縁性基板上に、
結晶成長法により、不純物がドープされた導電層、不純
物がドープされていないアンドープ層及び不純物が高濃
度にドープされたコンタクト層を順次形成する工程と、
前記コンタクト層を選択的にエッチングすることによ
り、前記アンドープ層を部分的に露出させる工程と、前
記アンドープ層における露出した領域の表面部を選択的
にエッチングすることにより、前記アンドープ層におけ
る露出した領域に凹部を形成する工程と、前記アンドー
プ層の上における前記凹部のドレイン側の段差部を跨ぐ
領域にゲート電極を形成する工程とを備えている構成と
するものである。

【００２９】請求項１〜３の構成により、アンドープ層
の表面部を選択的にエッチングすることにより、該アン
ドープ層にドレイン側がソース側よりも層厚になるよう
な段差部を形成した後、該段差部を跨ぐ領域にゲート電
極を形成するため、ドレイン側がソース側よりも層厚に
なるような段差部を有するアンドープ層の上における段
差部を跨ぐ領域にゲート電極を形成することができる。

【００３０】請求項４の発明が講じた解決手段は、電界
効果型トランジスタの製造方法を、半絶縁性基板上に、
結晶成長法により、不純物がドープされた導電層及び不
純物がドープされていないアンドープ層を順次形成する
工程と、前記アンドープ層を選択的にエッチングするこ
とにより、前記導電層におけるソース側の領域を露出さ
せる工程と、前記半絶縁性基板に不純物を高濃度にイオ
ン注入した後、熱処理を行なうことにより、ドレイン及
びソースのコンタクト領域を形成する工程と、前記導電
層における露出した領域の上及び前記アンドープ層の上
に跨がってゲート電極を形成する工程とを備えている構
成とするものである。

【００３１】請求項５の発明が講じた解決手段は、電界
効果型トランジスタの製造方法を、半絶縁性基板上に、
結晶成長法により、不純物がドープされた導電層及び不
純物がドープされていないアンドープ層を順次形成する
工程と、前記アンドープ層を選択的にエッチングするこ
とにより、前記導電層におけるソース側の領域を露出さ
せる工程と、前記導電層における露出した領域の上及び
前記アンドープ層の上に跨がって高融点金属よりなるゲ
ート電極を形成する工程、前記ゲート電極の側面に絶縁
物よりなる側壁を形成する工程と、前記半絶縁性基板
に、前記ゲート電極及び側壁をマスクとして不純物を高
濃度にイオン注入した後、熱処理を行なうことにより、
ドレイン及びソースのコンタクト領域を形成する工程と
を備えている構成とするものである。

【００３２】請求項６の発明が講じた解決手段は、電界
効果型トランジスタの製造方法を、半絶縁性基板上に、
結晶成長法により、不純物がドープされた導電層及び不
純物がドープされていないアンドープ層を順次形成する
工程と、前記アンドープ層を選択的にエッチングするこ
とにより、前記導電層におけるソース側の領域を露出さ
せる工程と、前記導電層の上における露出した領域に前
記アンドープ層と間隔をおいて絶縁物よりなる突起部を
形成する工程と、前記突起部の上、前記導電層における
露出した領域の上及び前記アンドープ層の上に跨がって
高融点金属によりゲート電極を形成する工程、前記半絶
縁性基板に、前記ゲート電極及び突起部をマスクとして
不純物を高濃度にイオン注入した後、熱処理を行なうこ
とにより、ソースのコンタクト領域を形成する工程とを
備えている構成とするものである。

【００３３】請求項７の発明が講じた解決手段は、電界
効果型トランジスタの製造方法を、半絶縁性基板上に、
結晶成長法により、不純物がドープされた導電層、不純
物がドープされていないアンドープ層及び不純物が高濃
度にドープされたコンタクト層を順次形成する工程と、
前記コンタクト層に選択的にエッチングすることによ
り、前記アンドープ層を部分的に露出させる工程と、前
記アンドープ層における露出した領域を選択的にエッチ
ングすることにより、前記導電層におけるソース側の領
域を露出させる工程と、前記導電層における露出した領
域の上及び前記アンドープ層の上に跨がってゲート電極
を形成する工程とを備えている構成とするものである。

【００３４】請求項４〜７の構成により、アンドープ層
を選択的にエッチングすることにより、導電層における
ソース側の領域を露出させた後、導電層における露出し
た領域の上及びアンドープ層の上に跨がってゲート電極
を形成するため、導電層の上及びドレイン側にのみ形成
されたアンドープ層の上に跨がるようにゲート電極を形
成することができる。

【００３５】

【００３６】請求項８の発明が講じた解決手段は、電界
効果型トランジスタの製造方法を、半絶縁性基板上に、
結晶成長法により、不純物がドープされた導電層を形成
する工程と、前記導電層の表面部を選択的にエッチング
することにより、該導電層にドレイン側がソース側より
も層厚になるような段差部を形成する工程と、前記導電
層の上における前記段差部を跨ぐ領域に高融点金属より
なるゲート電極を形成する工程と、前記ゲート電極の側
面に絶縁物よりなる側壁を形成する工程と、前記半絶縁
性基板に、前記ゲート電極及び側壁をマスクとして不純
物を高濃度にイオン注入した後、熱処理を行なうことに
より、ドレイン及びソースのコンタクト領域を形成する
工程とを備えている構成とするものである。

【００３７】請求項９の発明が講じた解決手段は、電界
効果型トランジスタの製造方法を、半絶縁性基板上に、
結晶成長法により、不純物がドープされた導電層を形成
する工程と、前記導電層の表面部を選択的にエッチング
することにより、該導電層にドレイン側がソース側より
も層厚になるような段差部を形成する工程と、前記導電
層の上における前記段差部の下側部分に前記段差部と間
隔をおいて絶縁物よりなる突起部を形成する工程と、前
記導電層の上における前記段差部を跨ぐ領域及び前記突
起部の上に高融点金属よりなるゲート電極を形成する工
程と、前記半絶縁性基板に、前記ゲート電極及び突起部
をマスクとして不純物を高濃度にイオン注入した後、熱
処理を行なうことにより、ソースのコンタクト領域を形
成する工程とを備えている構成とするものである。

【００３８】請求項１０の発明が講じた解決手段は、電
界効果型トランジスタの製造方法を、半絶縁性基板上
に、結晶成長法により、不純物がドープされた導電層及
び不純物が高濃度にドープされたコンタクト層を順次形
成する工程と、前記コンタクト層を選択的にエッチング
することにより、前記導電層を部分的に露出させる工程
と、前記導電層における露出した領域の表面部を選択的
にエッチングすることにより、前記導電層における露出
した領域に凹部を形成する工程と、前記導電層の上にお
ける前記凹部のドレイン側の段差部を跨ぐ領域にゲート
電極を形成する工程とを備えている構成とするものであ
る。

【００３９】

【００４０】請求項８〜１０の構成により、導電層の表
面部を選択的にエッチングすることにより、該導電層に
ドレイン側がソース側よりも層厚になるような段差部を
形成した後、該段差部を跨ぐ領域にゲート電極を形成す
るため、ドレイン側がソース側よりも層厚になるような
段差部を有する導電層の上における前記段差部を跨ぐ領
域にゲート電極を形成することができる。

【００４１】

【発明の実施の形態】以下、本発明の一実施形態に係る
電界効果型トランジスタについて、図面を参照しながら
説明する。

【００４２】図１は、本発明の第１のタイプである第１
実施形態に係る電界効果型トランジスタとしてのＧａＡ
ｓＭＩＳＦＥＴの断面構造を示している。図１におい
て、１はＧａＡｓよりなる半絶縁性基板で、２ＡはＳｉ
が不純物としてドープされたｎ型のＧａＡｓよりなる導
電層、３Ａは不純物がドープされていないＧａＡｓ又は
ＡｌＧａＡｓよりなるアンドープ層であって、アンドー
プ層３Ａは、エッチングによりドレイン側がソース側よ
りも層厚になるように形成された段差部を有している。
導電層２Ａ及びアンドープ層３Ａは一般的には結晶成長
法を用いて形成される。また、４Ａはイオン注入法によ
りＳｉが高濃度にドープされたｎ⁺ 型のＧａＡｓよりな
るコンタクト領域、５はドレイン電極、６はソース電極
であって、ドレイン電極５及びソース電極６はＡｕＧｅ
等の蒸着により形成される。また、７はゲート電極、８
は素子分離領域であって、素子分離領域８は酸素、水
素、ホウ素等のイオン注入法により半絶縁性基板１が絶
縁化されることによって形成される。

【００４３】第１実施形態の特徴は、前述したように、
アンドープ層３Ａはエッチングによりドレイン側がソー
ス側よりも層厚に形成された段差部を有している点であ
る。

【００４４】図２は、本発明の第２のタイプである第２
実施形態に係る電界効果型トランジスタとしてのＧａＡ
ｓＭＥＳ／ＭＩＳＦＥＴの断面構造を示している。第２
実施形態においては、第１実施形態と同様の要素につい
ては同一の符号を付すことにより説明を省略する。尚、
図２において、３Ｂは不純物がドープされていないＧａ
Ａｓ又はＡｌＧａＡｓよりなるアンドープ層である。

【００４５】第２実施形態の特徴は、アンドープ層３Ｂ
が、導電層２Ａの上におけるゲート電極７の下側におけ
るドレイン側部分にのみ形成されている点である。

【００４６】このため、ゲート電極７の下側に導電層２
が露出しているので、ゲート電極７を形成する前に導電
層２に対してエッチングを行なって該導電層２の厚さを
調整することにより、ＦＥＴのしきい値や電流値を調整
することができる。

【００４７】図３は、本発明の第３のタイプである第３
実施形態に係る電界効果型トランジスタとしてのＧａＡ
ｓＭＥＳＦＥＴの断面構造を示している。第３実施形態
においても、第１実施形態と同様の要素については同一
の符号を付すことにより説明を省略する。尚、図３にお
いて、２ＢはＳｉが不純物としてドープされたｎ型のＧ
ａＡｓよりなる導電層である。

【００４８】第３実施形態の特徴は、第１実施形態にお
けるアンドープ層３Ａが形成されていない点と、導電層
２Ｂはドレイン側がソース側よりも層厚になるような段
差部を有している点と、ゲート電極７が導電層２Ｂの段
差部に跨がるように形成されている点とである。

【００４９】第３実施形態においては、アンドープ層３
Ａが形成されていないため、耐圧は第１実施形態及び第
２実施形態よりも低下するが、フラットな導電層５２の
上にゲート電極５７が形成された図３０に示すような従
来のＭＥＳＦＥＴよりも耐圧が向上する。

【００５０】尚、前記第１〜第３の実施形態において
は、ＧａＡｓよりなる半絶縁性基板１を用いたが、半絶
縁性基板１を構成する材料はＧａＡｓ以外のものを幅広
く用いることができる。

【００５１】以下、前述した第１のタイプの電界効果型
トランジスタの製造方法について説明する。

【００５２】図４及び図５は、第１のタイプの電界効果
型トランジスタの第１の製造方法の各工程を示す断面図
である。

【００５３】まず、図４（ａ）に示すように、半絶縁性
基板１上に結晶成長法により導電層２及びアンドープ層
３を順次積層する。次に、図４（ｂ）に示すように、ア
ンドープ層３の上にレジストパターン３１を形成した
後、該レジストパターン３１をマスクとする湿式エッチ
ング法により、アンドープ層３の表面部におけるソース
側の領域を除去して、ドレイン側がソース側よりも層厚
になるような段差構造を形成し、その後、レジストパタ
ーン３１を除去する。次に、図４（ｃ）に示すように、
アンドープ層３の上にレジストパターン３２を形成した
後、該レジストパターン３２をマスクとするイオン注入
法によりＳｉを高濃度にドープしてソース及びドレイン
のコンタクト領域４Ａを形成する。その後、レジストパ
ターン３２を除去した後、高温の熱処理を行なってコン
タクト領域４Ａを活性化させる。

【００５４】次に、図５（ａ）に示すように、半絶縁性
基板１の上にレジストパターン３３を形成した後、該レ
ジストパターン３３をマスクとして金属膜を蒸着し、そ
の後、レジストパターン３３をリフトオフすることによ
りドレイン電極５及びソース電極６を形成する。次に、
図５（ｂ）に示すように、半絶縁性基板１の上に、アン
ドープ層３の段差部が露出するようなレジストパターン
３４を形成した後、該レジストパターン３４をマスクと
して金属膜を蒸着し、その後、レジストパターン３４を
リフトオフすることによりゲート電極７を形成する。ゲ
ート電極７の構成としては、Ｔｉ／Ｐｔ／Ａｕの３層構
造、Ｔｉ／Ａｌの２層構造又はＡｌの単層構造を用いる
ことができる。次に、図示しないレジストパターンをマ
スクとして水素イオン等をイオン注入することにより素
子分離領域８を形成すると、図５（ｃ）に示すように、
ゲート電極７の下側に、フラットな導電層２Ａと段差部
を有するアンドープ層３Ａとが形成された第１のタイプ
の電界効果型トランジスタが得られる。

【００５５】尚、前記第１の製造方法において、素子分
離領域８の形成方法及び形成工程は適宜変更可能であ
り、イオン注入法に代えて、周辺領域を単純なエッチン
グにより除去して素子分離領域を形成してもよい。

【００５６】図６及び図７は、第１のタイプの電界効果
型トランジスタの第２の製造方法の各工程を示す断面図
である。第２の製造方法の特徴は、ゲート電極７として
タングステン系・モリブデン系等の高融点金属を用いる
ことであり、これにより熱処理工程をゲート電極７の形
成後に行なうことができる。

【００５７】図６（ａ），（ｂ）に示す工程は、図４
（ａ），（ｂ）に示す工程と同様である。その後、図６
（ｃ）に示すように、アンドープ層３の上における段差
部を跨ぐ領域にゲート電極７を前記の高融点金属により
形成する。ゲート電極７としては、ＷＳｉ、ＷＳｉＮ又
はＭｏの単層構造を用いることができる。

【００５８】次に、図７（ａ）に示すように、ＳｉＮや
ＳｉＯ₂ よりなる絶縁膜９を全面に堆積した後、該絶縁
膜９に対して異方性の乾式エッチングを行なうことによ
り、図７（ｂ）に示すように、ゲート電極７の両側に側
壁９Ａを形成する。次に、半絶縁性基板１の上にレジス
トパターン３５を形成した後、ゲート電極７、側壁９Ａ
及びレジストパターン３５をマスクとするイオン注入法
によりＳｉを高濃度にドープしてソース及びドレインの
コンタクト領域４Ａを形成する。その後、高温の熱処理
を行なってコンタクト領域４Ａを活性化させる。次に、
第１の製造方法と同様に、ドレイン電極５、ソース電極
６及び素子分離領域８を形成すると、図７（ｃ）に示す
ように、ゲート電極７の下側に、フラットな導電層２Ａ
と段差構造を有するアンドープ層３Ａとが形成された第
１のタイプの電界効果型トランジスタが得られる。

【００５９】第２の製造方法によると、ゲート電極７の
側壁９Ａをマスクとしてコンタクト領域４Ａを自己整合
的に形成するため、コンタクト領域４Ａとゲート電極７
との距離が小さくなるので、低いソース抵抗及びドレイ
ン抵抗が得られる。

【００６０】図８及び図９は、第１タイプの電界効果型
トランジスタの第３の製造方法の各工程を示す断面図で
ある。第３の製造方法の特徴は、ゲート電極７を形成す
る工程よりも前に、ゲート電極７のソース側に絶縁層よ
りなる側壁１０を形成する点である。

【００６１】図８（ａ），（ｂ）に示す工程は、図４
（ａ），（ｂ）に示す工程と同様である。その後、半絶
縁性基板１の上にＳｉＮ膜やＳｉＯ₂ よりなる絶縁層を
全面に形成した後、該絶縁層をパターン化して、図８
（ｃ）に示すように、アンドープ層３の上における段差
部よりもソース側の領域に側壁１０を形成する。

【００６２】次に、半絶縁性基板１の上に全面に亘って
前記の高融点金属よりなる金属膜を蒸着法により形成し
た後、該金属膜をパターン化して、図９（ａ）に示すよ
うに、アンドープ層３における段差部を跨ぐ領域の上及
び側壁１０の上にゲート電極７を形成する。次に、半絶
縁性基板１の上にレジストパターン３６を形成した後、
ゲート電極７、側壁１０及びレジストパターン３６をマ
スクとするイオン注入法によりＳｉを高濃度にドープし
て、ソース及びドレインのコンタクト領域４Ａを形成す
る。その後、高温の熱処理を行なってコンタクト領域４
Ａを活性化させる。次に、第１の製造方法と同様に、ド
レイン電極５、ソース電極６及び素子分離領域８を形成
すると、図９（ｃ）に示すように、ゲート電極７の下側
に、フラットな導電層２Ａと段差構造を有するアンドー
プ層３Ａとが形成された第１のタイプの電界効果型トラ
ンジスタが得られる。

【００６３】第３の製造方法によると、ソース側のコン
タクト領域４Ａは自己整合的に形成され、ドレイン側の
コンタクト領域４Ａはレジストパターン３６により形成
されるので、ソース抵抗及びドレイン耐圧の設計自由度
は増加する。

【００６４】図１０及び図１１は、第１のタイプの電界
効果型トランジスタの第４の製造方法の各工程を示す断
面図である。第４の製造方法の特徴は、コンタクト領域
の形成にイオン注入法を用いないことである。

【００６５】まず、図１０（ａ）に示すように、半絶縁
性基板１上に結晶成長法を用いて、導電層２、アンドー
プ層３及びコンタクト層４を順次積層する。次に、図１
０（ｂ）に示すように、コンタクト層４の上にレジスト
パターン３７を形成した後、該レジストパターン３７を
マスクとする湿式エッチング法によりコンタクト層４の
一部を除去してアンドープ層３の表面を露出させる。次
に、図１０（ｃ）に示すように、コンタクト層４の上に
ドレイン電極５及びソース電極６を形成する。

【００６６】次に、図１１（ａ）に示すように、半絶縁
性基板１の上に、レジストパターン３８を形成した後、
該レジストパターン３８をマスクとする湿式エッチング
によりアンドープ層３の表面部を部分的に除去してアン
ドープ層３に凹部３ａを形成する。次に、図１１（ｂ）
に示すように、半絶縁性基板１の上に、アンドープ層３
の凹部３ａのドレイン側の段差部を跨ぐような開口部を
有するレジストパターン３９を形成した後、該レジスト
パターン３９をマスクとして金属膜を蒸着する。その
後、レジストパターン３９をリフトオフしてゲート電極
７を形成すると、図１１（ｃ）に示すように、ゲート電
極７の下側に、フラットな導電層２Ａと段差構造を有す
るアンドープ層３Ａとが形成された第１のタイプの電界
効果型トランジスタが得られる。

【００６７】第４の製造方法によると、アンドープ層３
を形成する前にドレイン電極５及びソース電極６を形成
するので、アンドープ層３を除去する際に電流をモニタ
ーすることができる。また、ゲート電極７を最後に形成
するので、ゲート電極７に高融点金属を用いる必要もな
い。

【００６８】以下、前述した第２のタイプの電界効果型
トランジスタの製造方法について説明する。

【００６９】図１２及び図１３は、第２のタイプの電界
効果型トランジスタの第１の製造方法の各工程を示す断
面図である。

【００７０】まず、図１２（ａ）に示すように、半絶縁
性基板１上に結晶成長法により導電層２及びアンドープ
層３を順次積層する。次に、図１２（ｂ）に示すよう
に、アンドープ層３の上にレジストパターン３１を形成
した後、該レジストパターン３１をマスクとする湿式エ
ッチング法により、アンドープ層３におけるソース側の
領域を除去して、ドレイン側にのみアンドープ層３を残
す。次に、図１２（ｃ）に示すように、半絶縁性基板１
の上にレジストパターン３２を形成した後、該レジスト
パターン３２をマスクとするイオン注入法によりＳｉを
高濃度にドープしてソース及びドレインのコンタクト領
域４Ａを形成する。その後、レジストパターン３２を除
去した後、高温の熱処理を行なってコンタクト領域４Ａ
を活性化させる。

【００７１】次に、図１３（ａ）に示すように、半絶縁
性基板１の上にレジストパターン３３を形成した後、該
レジストパターン３３をマスクとして金属膜を蒸着し、
その後、レジストパターン３３をリフトオフすることに
よりドレイン電極５及びソース電極６を形成する。次
に、半絶縁性基板１の上に、アンドープ層３が除去され
た領域及びアンドープ層３が残存する領域が露出するよ
うなレジストパターン３４を形成し、該レジストパター
ン３４をマスクとして金属膜を蒸着し、その後、レジス
トパターン３４をリフトオフすることによりゲート電極
７を形成する。次に、図示しないレジストパターンをマ
スクとして水素イオン等をイオン注入することにより素
子分離領域８を形成すると、図１３（ｃ）に示すよう
に、ゲート電極７の下側に、フラットな導電層２Ａとド
レイン側にのみ存在するアンドープ層３Ｂとを有する第
２のタイプの電界効果型トランジスタが得られる。

【００７２】図１４及び図１５は、第２のタイプの電界
効果型トランジスタの第２の製造方法の各工程を示す断
面図である。

【００７３】図１４（ａ），（ｂ）に示す工程は、図１
２（ａ），（ｂ）に示す工程と同様である。その後、ア
ンドープ層３が除去されて導電層２が露出した領域及び
アンドープ層３が残存する領域の上にゲート電極７を高
融点金属により形成する。

【００７４】次に、図１５（ａ）に示すように、ＳｉＮ
やＳｉＯ₂ よりなる絶縁膜９を全面に堆積した後、該絶
縁膜９に対して異方性の乾式エッチングを行なうことに
より、図１５（ｂ）に示すように、ゲート電極７の両側
に側壁９Ａを形成する。次に、半絶縁性基板１の上にレ
ジストパターン３５を形成した後、ゲート電極７、側壁
９Ａ及びレジストパターン３５をマスクとするイオン注
入法によりＳｉを高濃度にドープしてソース及びドレイ
ンのコンタクト領域４Ａを形成する。その後、高温の熱
処理を行なってコンタクト領域４Ａを活性化させる。次
に、第１の製造方法と同様に、ドレイン電極５、ソース
電極６及び素子分離領域８を形成すると、図１５（ｃ）
に示すように、ゲート電極７の下側に、フラットな導電
層２Ａとドレイン側にのみ存在するアンドープ層３Ｂと
を有する第２のタイプの電界効果型トランジスタが得ら
れる。

【００７５】図１６及び図１７は、第２のタイプの電界
効果型トランジスタの第３の製造方法の各工程を示す断
面図である。

【００７６】図１６（ａ），（ｂ）に示す工程は、図１
２（ａ），（ｂ）に示す工程と同様である。その後、半
絶縁性基板１の上にＳｉＮ膜やＳｉＯ₂ よりなる絶縁層
を全面に形成した後、該絶縁層をパターン化して、図１
６（ｃ）に示すように、アンドープ層３が除去されて露
出した導電層２の上に側壁１０を形成する。

【００７７】次に、半絶縁性基板１の上に全面に亘って
高融点金属よりなる金属膜を蒸着法により形成した後、
該金属膜をパターン化して、図１７（ａ）に示すよう
に、導電層２、アンドープ層３及び側壁１０の上にゲー
ト電極７を形成する。次に、半絶縁性基板１の上にレジ
ストパターン３６を形成した後、ゲート電極７、側壁１
０及びレジストパターン３６をマスクとするイオン注入
法によりＳｉを高濃度にドープして、ソース及びドレイ
ンのコンタクト領域４Ａを形成する。その後、高温の熱
処理を行なってコンタクト領域４Ａを活性化させる。次
に、第１の製造方法と同様に、ドレイン電極５、ソース
電極６及び素子分離領域８を形成すると、図１７（ｃ）
に示すように、ゲート電極７の下側に、フラットな導電
層２Ａとドレイン側にのみ存在するアンドープ層３Ｂと
を有する第２のタイプの電界効果型トランジスタが得ら
れる。

【００７８】図１８及び図１９は、第２のタイプの電界
効果型トランジスタの第４の製造方法の各工程を示す断
面図である。

【００７９】まず、図１８（ａ）に示すように、半絶縁
性基板１上に結晶成長法を用いて、導電層２、アンドー
プ層３及びコンタクト層４を順次積層する。次に、図１
８（ｂ）に示すように、コンタクト層４の上にレジスト
パターン３７を形成した後、該レジストパターン３７を
マスクとする湿式エッチングによりコンタクト層４の一
部を除去してアンドープ層３の表面を露出させる。次
に、図１８（ｃ）に示すように、コンタクト層４の上に
ドレイン電極５及びソース電極６を形成する。

【００８０】次に、図１９（ａ）に示すように、半絶縁
性基板１の上に、レジストパターン３８を形成した後、
該レジストパターン３８をマスクとする湿式エッチング
法によりアンドープ層３におけるソース側の領域を除去
する。次に、図１９（ｂ）に示すように、半絶縁性基板
１の上に、アンドープ層３が除去された領域及びアンド
ープ層３が残存する領域が開口するようなレジストパタ
ーン３９を形成した後、該レジストパターン３９をマス
クとして金属膜を蒸着する。その後、レジストパターン
３９をリフトオフしてゲート電極７を形成すると、図１
９（ｃ）に示すように、ゲート電極７の下側に、フラッ
トな導電層２Ａとドレイン側にのみ存在するアンドープ
層３Ｂとを有する第２のタイプの電界効果型トランジス
タが得られる。

【００８１】以下、前述した第３のタイプの電界効果型
トランジスタの製造方法について説明する。

【００８２】図２０及び図２１は、第３のタイプの電界
効果型トランジスタの第１の製造方法の各工程を示す断
面図である。

【００８３】まず、図２０（ａ）に示すように、半絶縁
性基板１上に結晶成長法により導電層２を積層する。次
に、図２０（ｂ）に示すように、導電層２の上にレジス
トパターン３１を形成した後、該レジストパターン３１
をマスクとする湿式エッチング法により、導電層２の表
面部におけるソース側の領域を除去して、ドレイン側が
ソース側よりも層厚になるような段差構造を形成する。
その後、レジストパターン３１を除去する。次に、図２
０（ｃ）に示すように、導電層２の上にレジストパター
ン３２を形成した後、該レジストパターン３２をマスク
とするイオン注入法によりＳｉを高濃度にドープしてソ
ース及びドレインのコンタクト領域４Ａを形成する。そ
の後、レジストパターン３２を除去した後、高温の熱処
理を行なってコンタクト領域４Ａを活性化させる。

【００８４】次に、図２１（ａ）に示すように、半絶縁
性基板１の上にレジストパターン３３を形成した後、該
レジストパターン３３をマスクとして金属膜を蒸着し、
その後、レジストパターン３３をリフトオフすることに
よりドレイン電極５及びソース電極６を形成する。次
に、図２１（ｂ）に示すように、半絶縁性基板１の上
に、導電層２の段差部が露出するようなレジストパター
ン３４を形成した後、該レジストパターン３４をマスク
として金属膜を蒸着し、その後、レジストパターン３４
をリフトオフすることによりゲート電極７を形成する。
次に、図示しないレジストパターンをマスクとして水素
イオン等をイオン注入することにより素子分離領域８を
形成すると、図２１（ｃ）に示すように、ゲート電極７
の下側に、段差構造を有する導電層２Ｂが形成された第
３のタイプの電界効果型トランジスタが得られる。

【００８５】図２２及び図２３は、第３のタイプの電界
効果型トランジスタの第２の製造方法の各工程を示す断
面図である。

【００８６】図２２（ａ），（ｂ）に示す工程は、図２
０（ａ），（ｂ）に示す工程と同様である。その後、図
２２（ｃ）に示すように、導電層２の上における段差部
を跨ぐ領域にゲート電極７を高融点金属により形成す
る。

【００８７】次に、図２３（ａ）に示すように、ＳｉＮ
やＳｉＯ₂ よりなる絶縁膜９を全面に堆積した後、該絶
縁膜９に対して異方性の乾式エッチングを行なうことに
より、図２３（ｂ）に示すように、ゲート電極７の両側
に側壁９Ａを形成する。次に、半絶縁性基板１の上にレ
ジストパターン３５を形成した後、ゲート電極７、側壁
９Ａ及びレジストパターン３５をマスクとするイオン注
入法によりＳｉを高濃度にドープしてソース及びドレイ
ンのコンタクト領域４Ａを形成する。その後、高温の熱
処理を行なってコンタクト領域４Ａを活性化させる。次
に、第１の製造方法と同様に、ドレイン電極５、ソース
電極６及び素子分離領域８を形成すると、図２３（ｃ）
に示すように、ゲート電極７の下側に、段差構造を有す
る導電層２Ｂが形成された第２のタイプの電界効果型ト
ランジスタが得られる。

【００８８】図２４及び図２５は、第３のタイプの電界
効果型トランジスタの第３の製造方法の各工程を示す断
面図である。

【００８９】図２４（ａ），（ｂ）に示す工程は、図２
０（ａ），（ｂ）に示す工程と同様である。その後、半
絶縁性基板１の上にＳｉＮやＳｉＯ₂ よりなる絶縁層を
全面に形成した後、該絶縁層をパターン化して、図２４
（ｃ）に示すように、導電層２の上における段差部より
もソース側部分に側壁１０を形成する。

【００９０】次に、半絶縁性基板１の上に全面に亘って
高融点金属よりなる金属膜を蒸着法により形成した後、
該金属膜をパターン化して、図２５（ａ）に示すよう
に、導電層２における段差部を跨ぐ領域の上及び側壁１
０の上にゲート電極７を形成する。次に、半絶縁性基板
１の上にレジストパターン３６を形成した後、ゲート電
極７、側壁１０及びレジストパターン３６をマスクとす
るイオン注入法によりＳｉを高濃度にドープして、ソー
ス及びドレインのコンタクト領域４Ａを形成する。その
後、高温の熱処理を行なってコンタクト領域４Ａを活性
化させる。次に、第１の製造方法と同様に、ドレイン電
極５、ソース電極６及び素子分離領域８を形成すると、
図２５（ｃ）に示すように、ゲート電極７の下側に、段
差構造を有する導電層２Ｂが形成された第３のタイプの
電界効果型トランジスタが得られる。

【００９１】図２６及び図２７は、第２のタイプの電界
効果型トランジスタの第４の製造方法の各工程を示す断
面図である。

【００９２】まず、図２６（ａ）に示すように、半絶縁
性基板１上に結晶成長法を用いて、導電層２及びコンタ
クト層４を順次積層する。次に、図２６（ｂ）に示すよ
うに、コンタクト層４の上にレジストパターン３７を形
成した後、該レジストパターン３７をマスクとする湿式
エッチングによりコンタクト層４の一部を除去して導電
層２の表面を露出させる。次に、図２６（ｃ）に示すよ
うに、コンタクト層４の上にドレイン電極５及びソース
電極６を形成する。

【００９３】次に、図２７（ａ）に示すように、半絶縁
性基板１の上に、レジストパターン３８を形成した後、
該レジストパターン３８をマスクとする湿式エッチング
法により導電層２の表面部を部分的に除去して導電層２
に凹部２ａを形成する。次に、図２７（ｂ）に示すよう
に、半絶縁性基板１の上に、導電層２の凹部２ａのドレ
イン側の段差部を跨ぐような開口部を有するレジストパ
ターン３９を形成した後、該レジストパターン３９をマ
スクとして金属膜を蒸着する。その後、レジストパター
ン３９をリフトオフしてゲート電極７を形成すると、図
２７（ｃ）に示すように、ゲート電極７の下側に、段差
構造を有する導電層２Ｂが形成された第３のタイプの電
界効果型トランジスタが得られる。

【００９４】図２８及び図２９は、第３のタイプの電界
効果型トランジスタの第５の製造方法の各工程を示す断
面図である。第１〜第４の製造方法との相違点は、イオ
ン注入法のみを用いて形成することである。

【００９５】まず、図２８（ａ）に示すように、半絶縁
性基板１上にレジストパターン４０を形成した後、該レ
ジストパターン４０をマスクとしてＳｉをドープして導
電層２を形成する。次に、図２８（ｂ）に示すように、
半絶縁性基板１の上にレジストパターン３２を形成した
後、該レジストパターン３２をマスクとするイオン注入
法によりコンタクト領域４Ａを形成する。その後、レジ
ストパターン３２を除去した後、高温の熱処理を行なっ
て、コンタクト領域４Ａを活性化させる。次に、図２８
（ｃ）に示すように、半絶縁性基板１の上にレジストパ
ターン３１を形成した後、該レジストパターン３１をマ
スクとする湿式エッチングにより、導電層２の表面部に
おけるソース側の領域を除去して、ドレイン側がソース
側よりも層厚になるような段差構造を形成し、その後、
レジストパターン３１を除去する。

【００９６】次に、図２９（ａ）に示すように、半絶縁
性基板１の上にレジストパターン３３を形成した後、該
レジストパターン３３をマスクとして金属膜を蒸着し、
その後、レジストパターン３３をリフトオフすることに
よりドレイン電極５及びソース電極６を形成する。次
に、図２９（ｂ）に示すように、半絶縁性基板１の上
に、導電層２の段差部が露出するようなレジストパター
ン３４を形成した後、該レジストパターン３４をマスク
として金属膜を蒸着し、その後、レジストパターン３４
をリフトオフすることによりゲート電極７を形成する
と、図２９（ｃ）に示すように、ゲート電極７の下側
に、段差構造を有する導電層２Ｂが形成された第３のタ
イプの電界効果型トランジスタが得られる。

【００９７】図３０は本発明の第４のタイプである第４
実施形態に係る電界効果型トランジスタとしてのＧａＡ
ｓＭＥＳＦＥＴの断面構造を示している。図３０におい
て、１はＧａＡｓよりなる半絶縁性基板で、１１はＧａ
Ａｓよりなるアンドープバッファー層、１２はＳｉが不
純物としてドープされたｎ型のＧａＡｓよりなる導電層
であって、導電層１２は、エッチングによりドレイン側
がソース側よりも層厚になるように形成された段差部を
有している。また、１３はＳｉが高濃度にドープされた
ｎ⁺ 型のＧａＡｓよりなるコンタクト領域であって、ア
ンドープバッファー層１１、導電層１２、コンタクト領
域１３は一般的には結晶成長法を用いて形成される。ま
た、５はドレイン電極、６はソース電極であって、ドレ
イン電極５及びソース電極６はＡｕＧｅ等の蒸着により
コンタクト領域１３の上に形成される。また、７はゲー
ト電極であって、ゲート電極７は導電層１２の段差部を
跨ぐ領域に形成されている。

【００９８】第４の実施形態の特徴は、前述したよう
に、導電層１２がエッチングによりドレイン側がソース
側よりも層厚に形成された段差部を有していると共に、
該段差部の高さが限定されている点であって、段差部の
高さはゲート電極７によってドレイン側の半導体領域の
内部に形成される空乏層の厚さ以下である。

【００９９】前記の空乏層の厚さとしては、電界効果型
トランジスタが動作する際に半導体領域の内部に形成さ
れる空乏層の厚さのことを意味しているが、定常状態に
おける空乏層の厚さであっても十分な効果が得られる。

【０１００】導電層１２における段差部よりもドレイン
側の領域の不純物濃度が均一であるときには、定常状態
における空乏層の厚さは、次の［数１］に示す数式によ
って表される。

【０１０１】

【数１】 ここに、ａは空乏層の厚さであり、ΦB はゲート電極７
のショットキー障壁の電位の高さであり、ｑは電子の電
荷量であり、εは導電層１２における段差部よりもドレ
イン側の領域の誘電率であり、Ｎは導電層１２における
段差部よりもドレイン側の領域の不純物濃度であって均
一である。

【０１０２】また、ゲート電極７の下の導電層１２にお
ける段差部よりもドレイン側の領域の不純物濃度が不均
一であるときには、定常状態における空乏層の厚さは、
次の［数２］に示す数式によって表される。

【０１０３】

【数２】 ここに、ａは空乏層の厚さであり、ｘは空乏層の広がる
深さ方向の距離を示し、ΦB はゲート電極７のショット
キー障壁の電位の高さであり、ｑは電子の電荷量であ
り、ε（ｘ）は導電層１２における段差部よりもドレイ
ン側の領域の誘電率であり、Ｎ（ｘ）は導電層１２にお
ける段差部よりもドレイン側の領域の不純物濃度であ
る。

【０１０４】図３０に示す第４実施形態においては、例
えばゲート長が０．５μｍ、導電層１２の不純物濃度が
ｎ導電型の６×１７ｃｍ^-3、導電層１２の厚さが０．０
７μｍ、導電層１２におけるゲート電極７の下側部分の
エッチングの深さつまり導電層１２の段差部の高さが
０．０２μｍであり、チャネル領域の厚さが０．０５μ
ｍである電界効果型トランジスタを示している。

【０１０５】第４の実施形態においては、導電層１２の
不純物濃度が均一であるから［数５］に示す数式によっ
て空乏層の厚さを決めることができる。すなわち、ショ
ットキー障壁の電位の高さを０．７３Ｖとすると、空乏
層の厚さは０．０４２μｍと見積もることができる。従
って、第４実施形態においては、導電層１２の段差部の
高さが空乏層の厚さ以下であるという要件を満たしてい
る。

【０１０６】尚、第４実施形態においては、コンタクト
領域１３は、結晶成長法により形成される導電層１２の
上にあったが、これに代えて、イオン注入法により形成
される導電層１２の側方にあってもよい。

【０１０７】図３１に、第４実施形態に係る電界効果型
トランジスタの２次元デバイスシミュレーションの結果
である等電位図を示す。図３１においては、等電位線が
密になっているほど強電界を示し、粗になっているほど
弱電界を示す。

【０１０８】図３２は、第４実施形態に係る電界効果型
トランジスタと比較するための比較例としての電界効果
型トランジスタの構造を示している。比較例に係る電界
効果型トランジスタにおいては、導電層１２の段差部の
高さは０．０５μｍであって、空乏層の厚さ０．０４２
μｍよりも大きい値を持つ構造となっている。導電層１
２の段差部の高さ以外については第４の実施形態と同じ
条件とする。

【０１０９】図３３は、比較例に係る段差部の大きい電
界効果型トランジスタの２次元デバイスシミュレーショ
ンの結果である等電位図を示す。バイアス条件は図３１
と同じである。

【０１１０】図３１と図３３との比較から明らかなよう
に、段差部の小さい第４実施形態に係る電界効果型トラ
ンジスタの等電位線の方が粗に分布しており、ゲート電
極７の近傍において電界集中がより一層緩和されている
ことがわかる。

【０１１１】図３４は、２次元デバイスシミュレーショ
ンにより得られた第４実施形態及び比較例におけるドレ
イン電流−ドレイン電圧特性の比較を示す。図３４にお
いては、実線は段差部の高さが空乏層の厚さ以下である
第４実施形態に係る電界効果型トランジスタの特性を示
し、破線は段差部の高さが空乏層の厚さよりも大きい比
較例に係る電界効果型トランジスタの特性を示してい
る。ドレイン電流−ドレイン電圧が途中で分岐している
のは、デバイスシミュレーションの中で物理モデルを変
えているためであり、急な勾配の方はブレークダウンを
引き起こす物理モデルを取り入れた場合であり、緩い勾
配の方はブレークダウンを引き起こさない計算を行なっ
た場合を示している。図３４から、第４実施形態に係る
電界効果型トランジスタは、比較例に係る電界効果型ト
ランジスタに比べてブレークダウンを起こし始めるドレ
イン電圧が高いことが分かる。

【０１１２】［表１］は、２次元デバイスシミュレーシ
ョンの結果から得られた、利得とデバイスパラメータと
の比較を示している。バイアス条件は等電位線を示した
ときと同じとする。

【０１１３】

【表１】

【０１１４】［表１］から明らかなように、ゲート電極
７の段差部の高さが空乏層の厚さよりも小さい第４実施
形態に係る電界効果型トランジスタにおいては、比較例
に係る電界効果型トランジスタに比べて、双方向電力利
得が高くてドレインコンダクタンスが小さい。また、第
４実施形態においては、ゲート電極のドレイン側の表面
積が小さいのでゲート・ドレイン間容量が抑えられ、高
い双方向電力利得が得られている。

【０１１５】従って、利得の中でも双方向電力利得が重
視される増幅器等に用いられる場合においては、第４実
施形態に示されるように段差部の高さの小さい電界効果
型トランジスタの方が、より一層の効果のあることが分
かる。

【０１１６】尚、第４実施形態においては、ゲート電極
７が導電層１２の段差部に接している場合を示したが、
ゲート電極７と導電層１２の段差部との間に空間部があ
る場合でも同様の効果が得られる。

【０１１７】また、第４実施形態においては、ゲート電
極７が均一な不純物濃度をもつ導電層１２の段差部を跨
ぐように形成されている例を示したが、第１実施形態又
は第２実施形態のように、アンドープ層を有する場合で
もその効果は同様である。

【０１１８】

【０１１９】

【０１２０】

【０１２１】

【０１２２】

【０１２３】

【０１２４】

【発明の効果】請求項１〜３の発明に係る電界効果型ト
ランジスタの製造方法によると、アンドープ層の表面部
を選択的にエッチングしてドレイン側がソース側よりも
層厚になるような段差部を形成した後、該段差部を跨ぐ
領域にゲート電極を形成するため、ドレイン側がソース
側よりも層厚になるような段差部を有するアンドープ層
の上における段差部を跨ぐ領域にゲート電極を形成する
ことができる。

【０１２５】請求項４〜７の発明に係る電界効果型トラ
ンジスタの製造方法によると、アンドープ層を選択的に
エッチングして導電層におけるソース側の領域を露出さ
せた後、導電層における露出した領域の上及びアンドー
プ層の上にゲート電極を形成するため、導電層とドレイ
ン側にのみ形成されたアンドープ層との上に跨がるよう
にゲート電極を形成することができる。

【０１２６】請求項８〜１０の発明に係る電界効果型ト
ランジスタの製造方法によると、導電層の表面部を選択
的にエッチングしてドレイン側がソース側よりも層厚に
なるような段差部を形成した後、該段差部を跨ぐ領域に
ゲート電極を形成するため、ドレイン側がソース側より
も層厚になるような段差部を有する導電層の上における
段差部を跨ぐ領域にゲート電極を形成することができ
る。

【０１２７】請求項１、５又は８の発明に係る電界効果
型トランジスタの製造方法によると、ゲート電極及びそ
の側壁をマスクとして不純物を高濃度にイオン注入し
て、自己整合的にドレイン及びソースのコンタクト領域
を形成するため、コンタクト領域とゲート電極との距離
が小さくなるので、低いソース抵抗及びドレイン抵抗を
得ることができる。

【０１２８】請求項２、６又は９の発明に係る電界効果
型トランジスタの製造方法によると、ゲート電極を形成
する工程よりも前にゲート電極のソース側に絶縁物より
なる突起部を形成し、ゲート電極及び突起部をマスクと
して自己整合的にソース側のコンタクト領域を形成する
と共に、ドレイン側のコンタクト領域はレジストパター
ンにより規制できるので、ソース抵抗及びドレイン耐圧
の設計自由度は増加する。

【０１２９】請求項３又は７の発明に係る電界効果型ト
ランジスタの製造方法によると、アンドープ層の上に結
晶成長法によりソース及びドレインのコンタクト層を形
成した後、アンドープ層に対してエッチングを行なうた
め、アンドープ層に対するエッチング工程を電流をモニ
タしながら行なうことができる。

【０１３０】請求項１０の発明に係る電界効果型トラン
ジスタの製造方法によると、導電層の上に結晶成長法に
よりソース及びドレインのコンタクト層を形成した後、
導電層に対してエッチングを行なうため、導電層に対す
るエッチング工程を電流をモニタしながら行なうことが
できる。

【０１３１】請求項３、７又は１０の発明に係る電界効
果型トランジスタの製造方法によると、ソース及びドレ
インのコンタクト層を形成した後にゲート電極を形成す
るので、ゲート電極に高融点金属を用いる必要がない。

【０１３２】

【図面の簡単な説明】

【図１】本発明の第１のタイプである第１実施形態に係
る電界効果型トランジスタの断面図である。

【図２】本発明の第２のタイプである第２実施形態に係
る電界効果型トランジスタの断面図である。

【図３】本発明の第３のタイプである第３実施形態に係
る電界効果型トランジスタの断面図である。

【図４】本発明の第１のタイプの電界効果型トランジス
タの第１の製造方法の各工程を示す断面図である。

【図５】本発明の第１のタイプの電界効果型トランジス
タの第１の製造方法の各工程を示す断面図である。

【図６】本発明の第１のタイプの電界効果型トランジス
タの第２の製造方法の各工程を示す断面図である。

【図７】本発明の第１のタイプの電界効果型トランジス
タの第２の製造方法の各工程を示す断面図である。

【図８】本発明の第１のタイプの電界効果型トランジス
タの第３の製造方法の各工程を示す断面図である。

【図９】本発明の第１のタイプの電界効果型トランジス
タの第３の製造方法の各工程を示す断面図である。

【図１０】本発明の第１のタイプの電界効果型トランジ
スタの第４の製造方法の各工程を示す断面図である。

【図１１】本発明の第１のタイプの電界効果型トランジ
スタの第４の製造方法の各工程を示す断面図である。

【図１２】本発明の第２のタイプの電界効果型トランジ
スタの第１の製造方法の各工程を示す断面図である。

【図１３】本発明の第２のタイプの電界効果型トランジ
スタの第１の製造方法の各工程を示す断面図である。

【図１４】本発明の第２のタイプの電界効果型トランジ
スタの第２の製造方法の各工程を示す断面図である。

【図１５】本発明の第２のタイプの電界効果型トランジ
スタの第２の製造方法の各工程を示す断面図である。

【図１６】本発明の第２のタイプの電界効果型トランジ
スタの第３の製造方法の各工程を示す断面図である。

【図１７】本発明の第２のタイプの電界効果型トランジ
スタの第３の製造方法の各工程を示す断面図である。

【図１８】本発明の第２のタイプの電界効果型トランジ
スタの第４の製造方法の各工程を示す断面図である。

【図１９】本発明の第２のタイプの電界効果型トランジ
スタの第４の製造方法の各工程を示す断面図である。

【図２０】本発明の第３のタイプの電界効果型トランジ
スタの第１の製造方法の各工程を示す断面図である。

【図２１】本発明の第３のタイプの電界効果型トランジ
スタの第１の製造方法の各工程を示す断面図である。

【図２２】本発明の第３のタイプの電界効果型トランジ
スタの第２の製造方法の各工程を示す断面図である。

【図２３】本発明の第３のタイプの電界効果型トランジ
スタの第２の製造方法の各工程を示す断面図である。

【図２４】本発明の第３のタイプの電界効果型トランジ
スタの第３の製造方法の各工程を示す断面図である。

【図２５】本発明の第３のタイプの電界効果型トランジ
スタの第３の製造方法の各工程を示す断面図である。

【図２６】本発明の第３のタイプの電界効果型トランジ
スタの第４の製造方法の各工程を示す断面図である。

【図２７】本発明の第３のタイプの電界効果型トランジ
スタの第４の製造方法の各工程を示す断面図である。

【図２８】本発明の第３のタイプの電界効果型トランジ
スタの第５の製造方法の各工程を示す断面図である。

【図２９】本発明の第３のタイプの電界効果型トランジ
スタの第５の製造方法の各工程を示す断面図である。

【図３０】本発明の第４のタイプである第４実施形態に
係る電界効果型トランジスタの断面図である。

【図３１】前記第４実施形態に係る電界効果型トランジ
スタにおける２次元デバイスシミュレーションの結果で
ある等電位図を示す図である。

【図３２】前記第４実施形態の比較例に係る電界効果型
トランジスタの断面図である。

【図３３】前記第４実施形態の比較例に係る電界効果型
トランジスタにおける２次元デバイスシミュレーション
の結果である等電位図を示す図である。

【図３４】前記第４実施形態及び該第４実施形態の比較
例に係る電界効果型トランジスタにおける２次元デバイ
スシミュレーションにより得られたドレイン電流とドレ
イン電圧との関係を示す特性図である。

【図３５】従来の電界効果型トランジスタの断面図であ
る。

【符号の説明】

１ 半絶縁性基板 ２，２Ａ，２Ｂ 導電層 ３，３Ａ，３Ｂ アンドープ層 ４ コンタクト層 ４Ａ，４Ｂ コンタクト領域 ５ ドレイン電極 ６ ソース電極 ７ ゲート電極 ８ 素子分離領域 ９ 絶縁膜 ９Ａ 側壁 １０ 側壁 １１ アンドープバッファー層 １２ 導電層 １３ コンタクト領域 ３１，３２，３３，３４，３５，３６，３７，３８，３
６，４０ レジストパターン

フロントページの続き (72)発明者 正戸 宏幸 大阪府門真市大字門真1006番地 松下電 器産業株式会社内 (56)参考文献 特開 平６−224225（ＪＰ，Ａ) 特開 昭59−84579（ＪＰ，Ａ) 特開 平１−199471（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 21/338 H01L 29/812

Claims (10)

(57)【特許請求の範囲】
1. 【請求項１】 半絶縁性基板上に、結晶成長法により、
   不純物がドープされた導電層及び不純物がドープされて
   いないアンドープ層を順次形成する工程と、 前記アンドープ層の表面部を選択的にエッチングするこ
   とにより、該アンドープ層にドレイン側がソース側より
   も層厚になるような段差部を形成する工程と、 前記アンドープ層の上における前記段差部を跨ぐ領域に
   高融点金属よりなるゲート電極を形成する工程と、 前記アンドープ層の上におけるゲート電極の側面に絶縁
   物よりなる側壁を形成する工程と、 前記半絶縁性基板に、前記ゲート電極及び側壁をマスク
   として不純物を高濃度にイオン注入した後、熱処理を行
   なうことにより、ドレイン及びソースのコンタクト領域
   を形成する工程とを備えていることを特徴とする電界効
   果型トランジスタの製造方法。
2. 【請求項２】 半絶縁性基板上に、結晶成長法により、
   不純物がドープされた導電層及び不純物がドープされて
   いないアンドープ層を順次形成する工程と、 前記アンドープ層の表面部を選択的にエッチングするこ
   とにより、該アンドープ層にドレイン側がソース側より
   も層厚になるような段差部を形成する工程と、 前記アンドープ層の上における前記段差部の下側部分に
   前記段差部と間隔をおいて絶縁物よりなる突起部を形成
   する工程と、 前記突起部の上及び前記アンドープ層の上における前記
   段差部を跨ぐ領域に高融点金属によりゲート電極を形成
   する工程と、 前記半絶縁性基板に、前記ゲート電極及び突起部をマス
   クとして不純物を高濃度にイオン注入した後、熱処理を
   行なうことにより、ソースのコンタクト領域を形成する
   工程とを備えていることを特徴とする電界効果型トラン
   ジスタの製造方法。
3. 【請求項３】 半絶縁性基板上に、結晶成長法により、
   不純物がドープされた導電層、不純物がドープされてい
   ないアンドープ層及び不純物が高濃度にドー プされたコンタクト層を順次形成する工程と、前記コン
   タクト層を選択的にエッチングすることにより、前記ア
   ンドープ層を部分的に露出させる工程と、 前記アンドープ層における露出した領域の表面部を選択
   的にエッチングすることにより、前記アンドープ層にお
   ける露出した領域に凹部を形成する工程と、 前記アンドープ層の上における前記凹部のドレイン側の
   段差部を跨ぐ領域にゲート電極を形成する工程とを備え
   ていることを特徴とする電界効果型トランジスタの製造
   方法。
4. 【請求項４】 半絶縁性基板上に、結晶成長法により、
   不純物がドープされた導電層及び不純物がドープされて
   いないアンドープ層を順次形成する工程と、 前記アンドープ層を選択的にエッチングすることによ
   り、前記導電層におけるソース側の領域を露出させる工
   程と、 前記半絶縁性基板に不純物を高濃度にイオン注入した
   後、熱処理を行なうことにより、ドレイン及びソースの
   コンタクト領域を形成する工程と、 前記導電層における露出した領域の上及び前記アンドー
   プ層の上に跨がってゲート電極を形成する工程とを備え
   ていることを特徴とする電界効果型トランジスタの製造
   方法。
5. 【請求項５】 半絶縁性基板上に、結晶成長法により、
   不純物がドープされた導電層及び不純物がドープされて
   いないアンドープ層を順次形成する工程と、 前記アンドープ層を選択的にエッチングすることによ
   り、前記導電層におけるソース側の領域を露出させる工
   程と、 前記導電層における露出した領域の上及び前記アンドー
   プ層の上に跨がって高融点金属よりなるゲート電極を形
   成する工程、 前記導電層及びアンドープ層の上における前記ゲート電
   極の側面に絶縁物よりなる側壁を形成する工程と、 前記半絶縁性基板に、前記ゲート電極及び側壁をマスク
   として不純物を高濃度にイオン注入した後、熱処理を行
   なうことにより、ドレイン及びソースのコンタクト領域
   を形成する工程とを備えていることを特徴とする電界効
   果型トランジスタの製造方法。
6. 【請求項６】 半絶縁性基板上に、結晶成長法により、
   不純物がドープされた導電層及び不純物がドープされて
   いないアンドープ層を順次形成する工程と、前記アンド
   ープ層を選択的にエッチングすることにより、前記導電
   層におけるソース側の領域を露出させる工程と、 前記導電層の上における露出した領域に前記アンドープ
   層と間隔をおいて絶縁物よりなる突起部を形成する工程
   と、 前記突起部の上、前記導電層における露出した領域の上
   及び前記アンドープ層の上に跨がって高融点金属により
   ゲート電極を形成する工程、 前記半絶縁性基板に、前記ゲート電極及び突起部をマス
   クとして不純物を高濃度にイオン注入した後、熱処理を
   行なうことにより、ソースのコンタクト領域を形成する
   工程とを備えていることを特徴とする電界効果型トラン
   ジスタの製造方法。
7. 【請求項７】 半絶縁性基板上に、結晶成長法により、
   不純物がドープされた導電層、不純物がドープされてい
   ないアンドープ層及び不純物が高濃度にドープされたコ
   ンタクト層を順次形成する工程と、 前記コンタクト層を選択的にエッチングすることによ
   り、前記アンドープ層を部分的に露出させる工程と、 前記アンドープ層における露出した領域を選択的にエッ
   チングすることにより、前記導電層におけるソース側の
   領域を露出させる工程と、 前記導電層における露出した領域の上及び前記アンドー
   プ層の上に跨がってゲート電極を形成する工程とを備え
   ていることを特徴とする電界効果型トランジスタの製造
   方法。
8. 【請求項８】 半絶縁性基板上に、結晶成長法により、
   不純物がドープされた導電層を形成する工程と、 前記導電層の表面部を選択的にエッチングすることによ
   り、該導電層にドレイン側がソース側よりも層厚になる
   ような段差部を形成する工程と、 前記導電層の上における前記段差部を跨ぐ領域に高融点
   金属よりなるゲート電極を形成する工程と、 前記導電層の上における前記ゲート電極の側面に絶縁物
   よりなる側壁を形成する工程と、 前記半絶縁性基板に、前記ゲート電極及び側壁をマスク
   として不純物を高濃度にイオン注入した後、熱処理を行
   なうことにより、ドレイン及びソースのコンタクト領域
   を形成する工程とを備えていることを特徴とする電界効
   果型トランジスタの製造方法。
9. 【請求項９】 半絶縁性基板上に、結晶成長法により、
   不純物がドープされた導電層を形成する工程と、 前記導電層の表面部を選択的にエッチングすることによ
   り、該導電層にドレイン側がソース側よりも層厚になる
   ような段差部を形成する工程と、 前記導電層の上における前記段差部の下側部分に前記段
   差部と間隔をおいて絶縁物よりなる突起部を形成する工
   程と、 前記導電層の上における前記段差部を跨ぐ領域及び前記
   突起部の上に高融点金属よりなるゲート電極を形成する
   工程と、 前記半絶縁性基板に、前記ゲート電極及び突起部をマス
   クとして不純物を高濃度にイオン注入した後、熱処理を
   行なうことにより、ソースのコンタクト領域を形成する
   工程とを備えていることを特徴とする電界効果型トラン
   ジスタの製造方法。
10. 【請求項１０】 半絶縁性基板上に、結晶成長法によ
    り、不純物がドープされた導電層及び不純物が高濃度に
    ドープされたコンタクト層を順次形成する工程と、 前記コンタクト層を選択的にエッチングすることによ
    り、前記導電層を部分的に露出させる工程と、 前記導電層における露出した領域の表面部を選択的にエ
    ッチングすることにより、前記導電層における露出した
    領域に凹部を形成する工程と、 前記導電層の上における前記凹部のドレイン側の段差部
    を跨ぐ領域にゲート電極を形成する工程とを備えている
    ことを特徴とする電界効果型トランジスタの製造方法。