JP2818416B2 - Ｍｏｓ電界効果トランジスタ - Google Patents
Ｍｏｓ電界効果トランジスタInfo
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- JP2818416B2 JP2818416B2 JP63126569A JP12656988A JP2818416B2 JP 2818416 B2 JP2818416 B2 JP 2818416B2 JP 63126569 A JP63126569 A JP 63126569A JP 12656988 A JP12656988 A JP 12656988A JP 2818416 B2 JP2818416 B2 JP 2818416B2
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- Japan
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- effect transistor
- mos field
- semiconductor substrate
- element formation
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- Insulated Gate Type Field-Effect Transistor (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はMOS電界効果トランジスタに関する。
従来のMOS電界効果トランジスタは、第２図（ａ）、
（ｂ）の半導体チップの平面図及びＹ−Ｙ′線断面図に
示すように、Ｐ型半導体基板１の上に設けて素子形成領
域を区画するフィールド絶縁膜２と、前記素子形成領域
の表面に設けたゲート酸化膜３と、ゲート酸化膜３の上
に設けたゲート電極４と、ゲート電極４に整合して前記
素子形成領域に設けたＮ型のソース領域５及びドレイン
領域６により構成される。
（ｂ）の半導体チップの平面図及びＹ−Ｙ′線断面図に
示すように、Ｐ型半導体基板１の上に設けて素子形成領
域を区画するフィールド絶縁膜２と、前記素子形成領域
の表面に設けたゲート酸化膜３と、ゲート酸化膜３の上
に設けたゲート電極４と、ゲート電極４に整合して前記
素子形成領域に設けたＮ型のソース領域５及びドレイン
領域６により構成される。
上述した従来のMOS電界効果トランジスタは、ドレイ
ン近傍の高電界によって加速されたホットエレクトロン
により生じるインパクトイオン化電流の正孔電流成分に
より、ソース近傍の電位が上り、ソース−基板間が順方
向になり、ドレイン電流が急増して寄生バイポーラトラ
ンジスタ動作を起す電圧（以後スナップバック電圧と記
す）が低くなるという問題点があった。
ン近傍の高電界によって加速されたホットエレクトロン
により生じるインパクトイオン化電流の正孔電流成分に
より、ソース近傍の電位が上り、ソース−基板間が順方
向になり、ドレイン電流が急増して寄生バイポーラトラ
ンジスタ動作を起す電圧（以後スナップバック電圧と記
す）が低くなるという問題点があった。
また、第４図のチャネル長に対するスナップバック電
圧特性図及び第５図のチャネル幅に対するスナップ電圧
特性図に示すように、MOS電界効果トランジスタのチャ
ネル長が長いとスナップバック電圧は高くなり、チャネ
ル幅が大きいとスナップバック電圧は低下するため、従
来例ではチャネル幅を大きくし電流駆動能力を上げた高
速MOSFETデバイスを得ようとすると、スナップバック電
圧が低下し、ドレインにスナップバック電圧以上の電圧
をかけたときに瞬時に過大なドレイン電流が流れ、MOS
電界効果トランジスタが破壊するという欠点がある。
圧特性図及び第５図のチャネル幅に対するスナップ電圧
特性図に示すように、MOS電界効果トランジスタのチャ
ネル長が長いとスナップバック電圧は高くなり、チャネ
ル幅が大きいとスナップバック電圧は低下するため、従
来例ではチャネル幅を大きくし電流駆動能力を上げた高
速MOSFETデバイスを得ようとすると、スナップバック電
圧が低下し、ドレインにスナップバック電圧以上の電圧
をかけたときに瞬時に過大なドレイン電流が流れ、MOS
電界効果トランジスタが破壊するという欠点がある。
［問題点を解決するための手段］ 本発明の特徴は、一導電型半導体基板上に設けて素子
形成領域を区画するフィールド絶縁膜と、前記素子形成
領域の表面に設けた酸化膜と、前記酸化膜上に設けたゲ
ート電極と、前記酸化膜上に設けたゲート電極と、前記
ゲート電極に整合して前記素子形成領域に設けた逆導電
型のソース領域及びドレイン領域とを有するMOS電界効
果トランジスタにおいて、チャネル領域又は前記ドレイ
ン領域の近傍でありかつ前記フィールド絶縁膜に囲まれ
島状に孤立した前記半導体基板の表面箇所に設けられ、
前記半導体基板と同電位を与えることによりホットエレ
クトロン又はホットホールにより生じた基板電流の多数
キャリア成分を吸収させる一導電型の高濃度不純物領域
を備えたMOS電界効果トランジスタにある。
形成領域を区画するフィールド絶縁膜と、前記素子形成
領域の表面に設けた酸化膜と、前記酸化膜上に設けたゲ
ート電極と、前記酸化膜上に設けたゲート電極と、前記
ゲート電極に整合して前記素子形成領域に設けた逆導電
型のソース領域及びドレイン領域とを有するMOS電界効
果トランジスタにおいて、チャネル領域又は前記ドレイ
ン領域の近傍でありかつ前記フィールド絶縁膜に囲まれ
島状に孤立した前記半導体基板の表面箇所に設けられ、
前記半導体基板と同電位を与えることによりホットエレ
クトロン又はホットホールにより生じた基板電流の多数
キャリア成分を吸収させる一導電型の高濃度不純物領域
を備えたMOS電界効果トランジスタにある。
［実施例］ 次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図（ａ）、（ｂ）は本発明の一実施例を説明する
ための半導体チップの平面図及びＸ−Ｘ′線断面図であ
る。
ための半導体チップの平面図及びＸ−Ｘ′線断面図であ
る。
第１図（ａ）、（ｂ）に示すように、ｐ型半導体基板
１の上に設けて素子形成領域を区画するフィールド酸化
膜２と、前記素子形成領域の表面に設けたゲート酸化膜
３と、ゲート酸化膜３の上に設けたゲート電極４と、ゲ
ート電極４に整合して前記素子領域に設けたＮ型のソー
ス領域５及びドレイン領域６とを有するMOS電界効果ト
ランジスタのチャネル領域又はドレイン領域６の近傍の
半導体基板１の表面にＰ型の高濃度不純物を導入して設
けたP+型拡散領域７を備えてMOS電界効果トランジスタ
を構成する。
１の上に設けて素子形成領域を区画するフィールド酸化
膜２と、前記素子形成領域の表面に設けたゲート酸化膜
３と、ゲート酸化膜３の上に設けたゲート電極４と、ゲ
ート電極４に整合して前記素子領域に設けたＮ型のソー
ス領域５及びドレイン領域６とを有するMOS電界効果ト
ランジスタのチャネル領域又はドレイン領域６の近傍の
半導体基板１の表面にＰ型の高濃度不純物を導入して設
けたP+型拡散領域７を備えてMOS電界効果トランジスタ
を構成する。
ここで、ドレイン領域６に高電界を加えると、ホット
エレクトロンにより生じるインパクトイオン化のため、
基板電流が流れるが、その基板電流の正孔成分をP+型拡
散領域７で吸収してやることにより、ソース領域５の近
傍の基板電位上昇をおさえ、ソース領域５と半導体基板
１の間が順方向になることを防ぐ形になり、スナップバ
ック電圧の低下を抑えることが出来る。
エレクトロンにより生じるインパクトイオン化のため、
基板電流が流れるが、その基板電流の正孔成分をP+型拡
散領域７で吸収してやることにより、ソース領域５の近
傍の基板電位上昇をおさえ、ソース領域５と半導体基板
１の間が順方向になることを防ぐ形になり、スナップバ
ック電圧の低下を抑えることが出来る。
なお、実施例ではＮチャネル型MOS電界効果トランジ
スタの場合について説明したが、Ｐチャネル型MOS電界
効果トランジスタの場合にもホットホールにより生ずる
スナップバック電圧の低下をＮチャネル型MOS電界効果
トランジスタと同様にして設けたチャネル領域又はドレ
イン領域の近傍に設けたN+型拡散領域により防ぐことが
できる。
スタの場合について説明したが、Ｐチャネル型MOS電界
効果トランジスタの場合にもホットホールにより生ずる
スナップバック電圧の低下をＮチャネル型MOS電界効果
トランジスタと同様にして設けたチャネル領域又はドレ
イン領域の近傍に設けたN+型拡散領域により防ぐことが
できる。
以上説明したように本発明はMOS電界効果トランジス
タのチャネル領域又はドレイン領域近傍に設けた半導体
基板と同一導電型の高濃度拡散領域を形成して半導体基
板と同電位を与えることにより、ホットエレクトロン又
はホットホールにより生じた基板電流を、吸収させて、
チャネル幅を大きくしてもスナップバック電圧の低下を
抑えることができ、MOS電界効果トランジスタの破壊を
防ぐことができるという効果がある。
タのチャネル領域又はドレイン領域近傍に設けた半導体
基板と同一導電型の高濃度拡散領域を形成して半導体基
板と同電位を与えることにより、ホットエレクトロン又
はホットホールにより生じた基板電流を、吸収させて、
チャネル幅を大きくしてもスナップバック電圧の低下を
抑えることができ、MOS電界効果トランジスタの破壊を
防ぐことができるという効果がある。
第１図（ａ）、（ｂ）は本発明の一実施例を説明するた
めの半導体チップの平面図及びＸ−Ｘ′線断面図、第２
図（ａ）、（ｂ）は従来のMOS電界効果トランジスタを
説明するための半導体チップの平面図及びＹ−Ｙ′線断
面図、第３図はチャネル長に対するスナップバック電圧
特性図、第４図はチャネル幅に対するスナップバック電
圧特性図である。 １……Ｐ型半導体基板、２……フィールド酸化膜、３…
…ゲート酸化膜、４……ゲート電極、５……ソース領
域、６……ドレイン領域、７……P+型拡散領域。
めの半導体チップの平面図及びＸ−Ｘ′線断面図、第２
図（ａ）、（ｂ）は従来のMOS電界効果トランジスタを
説明するための半導体チップの平面図及びＹ−Ｙ′線断
面図、第３図はチャネル長に対するスナップバック電圧
特性図、第４図はチャネル幅に対するスナップバック電
圧特性図である。 １……Ｐ型半導体基板、２……フィールド酸化膜、３…
…ゲート酸化膜、４……ゲート電極、５……ソース領
域、６……ドレイン領域、７……P+型拡散領域。
Claims (1)
- 【請求項１】一導電型半導体基板上に設けて素子形成領
域を区画するフィールド絶縁膜と、前記素子形成領域の
表面に設けた酸化膜と、前記酸化膜上に設けたゲート電
極と、前記ゲート電極に整合して前記素子形成領域に設
けた逆導電型のソース領域及びドレイン領域とを有する
MOS電界効果トランジスタにおいて、チャネル領域又は
前記ドレイン領域の近傍でありかつ前記フィールド絶縁
膜に囲まれ島状に孤立した前記半導体基板の表面箇所に
設けられ、前記半導体基板と同電位を与えることにより
ホットエレクトロン又はホットホールにより生じた基板
電流の多数キャリア成分を吸収させる一導電型の高濃度
不純物領域を備えたことを特徴とするMOS電界効果トラ
ンジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63126569A JP2818416B2 (ja) | 1988-05-23 | 1988-05-23 | Ｍｏｓ電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63126569A JP2818416B2 (ja) | 1988-05-23 | 1988-05-23 | Ｍｏｓ電界効果トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01293667A JPH01293667A (ja) | 1989-11-27 |
| JP2818416B2 true JP2818416B2 (ja) | 1998-10-30 |
Family
ID=14938408
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63126569A Expired - Lifetime JP2818416B2 (ja) | 1988-05-23 | 1988-05-23 | Ｍｏｓ電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2818416B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3413345B2 (ja) * | 1997-05-20 | 2003-06-03 | 松下電器産業株式会社 | 電界効果型トランジスタ及びその製造方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57147280A (en) * | 1981-03-05 | 1982-09-11 | Mitsubishi Electric Corp | Insulated gate field effect transistor |
| JPS61226967A (ja) * | 1985-03-30 | 1986-10-08 | Toshiba Corp | Ｍｉｓ型半導体装置 |
| JPS62250671A (ja) * | 1986-04-24 | 1987-10-31 | Agency Of Ind Science & Technol | 半導体装置 |
-
1988
- 1988-05-23 JP JP63126569A patent/JP2818416B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01293667A (ja) | 1989-11-27 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20070821 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080821 Year of fee payment: 10 |
|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080821 Year of fee payment: 10 |