JP3400294B2 - プル・アップ回路及び半導体装置 - Google Patents
プル・アップ回路及び半導体装置Info
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Description
【０００１】
【発明の属する技術分野】本発明は、回路内の所定のノ
ードの電位を所定値に引き上げるプル・アップ回路及び
これを備えた半導体装置に関する。半導体集積回路の製
造技術の発達などにより、半導体装置に供給できる電源
電圧は年々下がってきており、多くの半導体装置を用い
てシステムを構成する場合、電源電圧の異なる半導体装
置同士を接続する必要がある場合がある。
ードの電位を所定値に引き上げるプル・アップ回路及び
これを備えた半導体装置に関する。半導体集積回路の製
造技術の発達などにより、半導体装置に供給できる電源
電圧は年々下がってきており、多くの半導体装置を用い
てシステムを構成する場合、電源電圧の異なる半導体装
置同士を接続する必要がある場合がある。
【０００２】
【従来の技術】図７は、異なる電源電圧で駆動される半
導体装置をバスで接続した構成のシステム、この場合に
は回路基板を示す図である。半導体装置ＡとＢとは、バ
ス１０を介して接続されており、バス１０を介してデー
タの授受を行う。半導体装置ＡとＢとは異なる電源電圧
で駆動される。例えば、半導体装置Ｂは５Ｖの電源電圧
で動作し、半導体装置Ａは３．３Ｖの電源電圧で動作す
る。半導体装置Ｂがデータをバス１０に出力する場合、
バス１０の電位をデータ値に従い０Ｖ又は５Ｖに駆動す
る。すなわち、バス１０の高電位及び低電位をそれぞれ
Ｖｈ、Ｖｌとすれば、半導体装置ＢはＶｈ＝５Ｖ、Ｖｌ
＝０Ｖとなるようにバス１０を駆動する。同様に、半導
体装置Ａがデータをバス１０に出力する場合、半導体装
置ＡはＶｈ＝３．３Ｖ、Ｖｌ＝０Ｖとなるようにバス１
０を駆動する。
導体装置をバスで接続した構成のシステム、この場合に
は回路基板を示す図である。半導体装置ＡとＢとは、バ
ス１０を介して接続されており、バス１０を介してデー
タの授受を行う。半導体装置ＡとＢとは異なる電源電圧
で駆動される。例えば、半導体装置Ｂは５Ｖの電源電圧
で動作し、半導体装置Ａは３．３Ｖの電源電圧で動作す
る。半導体装置Ｂがデータをバス１０に出力する場合、
バス１０の電位をデータ値に従い０Ｖ又は５Ｖに駆動す
る。すなわち、バス１０の高電位及び低電位をそれぞれ
Ｖｈ、Ｖｌとすれば、半導体装置ＢはＶｈ＝５Ｖ、Ｖｌ
＝０Ｖとなるようにバス１０を駆動する。同様に、半導
体装置Ａがデータをバス１０に出力する場合、半導体装
置ＡはＶｈ＝３．３Ｖ、Ｖｌ＝０Ｖとなるようにバス１
０を駆動する。
【０００３】通常、半導体装置ＡやＢは、バスとのイン
タフェース部分にプル・アップ回路を具備する。図７で
は、便宜上、半導体装置Ａの内部構成のみを示す。半導
体装置Ａはバス１０との接続用端子１６を有し、この端
子１６を介してバス１０と内部回路とが電気的に接続さ
れる。半導体装置Ａは、バス１０とのインタフェースを
構成するバッファ１２及びプル・アップ回路１４が設け
られ、これらは端子１６に接続される。バッファ１２は
例えば、入力バッファ又は双方向バッファであるが、出
力バッファでも良い。バス１０上のデータは端子１６を
介してバッファ１２に取り込まれ、その後図示を省略す
る半導体装置Ａの内部回路に供給される。
プル・アップ回路１４は、端子１６の電位を半導
体装置Ａの電源電圧にプル・アップする回路である。半
導体装置Ａが上記のように３．３Ｖの電源電圧で動作す
る場合、プル・アップ回路１４は端子１６の電位をＶｄ
ｄ＝３．３Ｖにプル・アップする。プル・アップするこ
とで、端子１６の電位が何らかの要因で０Ｖと３．３Ｖ
の中間電位となることを防止できる。もし、中間電位に
なると、バッファ１２及び／又は内部回路が誤動作した
り、無駄な電力が消費される可能性がある。
タフェース部分にプル・アップ回路を具備する。図７で
は、便宜上、半導体装置Ａの内部構成のみを示す。半導
体装置Ａはバス１０との接続用端子１６を有し、この端
子１６を介してバス１０と内部回路とが電気的に接続さ
れる。半導体装置Ａは、バス１０とのインタフェースを
構成するバッファ１２及びプル・アップ回路１４が設け
られ、これらは端子１６に接続される。バッファ１２は
例えば、入力バッファ又は双方向バッファであるが、出
力バッファでも良い。バス１０上のデータは端子１６を
介してバッファ１２に取り込まれ、その後図示を省略す
る半導体装置Ａの内部回路に供給される。
プル・アップ回路１４は、端子１６の電位を半導
体装置Ａの電源電圧にプル・アップする回路である。半
導体装置Ａが上記のように３．３Ｖの電源電圧で動作す
る場合、プル・アップ回路１４は端子１６の電位をＶｄ
ｄ＝３．３Ｖにプル・アップする。プル・アップするこ
とで、端子１６の電位が何らかの要因で０Ｖと３．３Ｖ
の中間電位となることを防止できる。もし、中間電位に
なると、バッファ１２及び／又は内部回路が誤動作した
り、無駄な電力が消費される可能性がある。
【０００４】図７に示すように、プル・アップ回路１４
はＰチャネルＭＯＳトランジスタ（以下、ＰＭＯＳトラ
ンジスタと称する）又はＮチャネルＭＯＳトランジスタ
（以下ＮＭＯＳトランジスタと称する）で構成される。
ＰＭＯＳトランジスタを用いた場合、ソースに電源電圧
Ｖｄｄ（上記の例では３．３Ｖ）を与え、ゲートをＶｓ
ｓ（例えば０Ｖ）に固定し、ドレインを端子１６に接続
する。これにより、ＰＭＯＳトランジスタは通常常にオ
ン状態であり、端子１６の電位をＶｄｄにプル・アップ
することができる。ＮＭＯＳトランジスタを用いた場合
は、ゲートをＶｄｄに固定し、オン状態に設定する。
はＰチャネルＭＯＳトランジスタ（以下、ＰＭＯＳトラ
ンジスタと称する）又はＮチャネルＭＯＳトランジスタ
（以下ＮＭＯＳトランジスタと称する）で構成される。
ＰＭＯＳトランジスタを用いた場合、ソースに電源電圧
Ｖｄｄ（上記の例では３．３Ｖ）を与え、ゲートをＶｓ
ｓ（例えば０Ｖ）に固定し、ドレインを端子１６に接続
する。これにより、ＰＭＯＳトランジスタは通常常にオ
ン状態であり、端子１６の電位をＶｄｄにプル・アップ
することができる。ＮＭＯＳトランジスタを用いた場合
は、ゲートをＶｄｄに固定し、オン状態に設定する。
【０００５】
【発明が解決しようとする課題】しかしながら、上記従
来のプル・アップ回路１４は以下の問題点を有する。前
述したように、バス１０の電位が５Ｖになる場合があ
る。例えば、半導体装置Ｂがバス１０をハイレベル、す
なわち５Ｖに設定する。この時、半導体装置Ａの端子１
６の電位は５Ｖになる。今、プル・アップ回路１４がＰ
ＭＯＳトランジスタで構成されている場合を考えると、
そのドレインは５Ｖになる。通常、ＰＭＯＳトランジス
タのバックゲート電圧はＶｄｄ、すなわち、この例では
３．３Ｖに固定されている。ドレインが５Ｖでバックゲ
ートが３．３Ｖなので、ドレインからバックゲート（Ｎ
形ウェル）へは電流パス、より特定すれば順方向のダイ
オードが形成され、ドレインからバックゲートに電流が
流れてしまう。この電流は、バス１０からＰＭＯＳトラ
ンジスタを介して電源Ｖｄｄへ周り込んだ電流であり、
ＰＭＯＳトランジスタの信頼性の低下やバス１０の電位
の低下等の問題点を引き起こす。
来のプル・アップ回路１４は以下の問題点を有する。前
述したように、バス１０の電位が５Ｖになる場合があ
る。例えば、半導体装置Ｂがバス１０をハイレベル、す
なわち５Ｖに設定する。この時、半導体装置Ａの端子１
６の電位は５Ｖになる。今、プル・アップ回路１４がＰ
ＭＯＳトランジスタで構成されている場合を考えると、
そのドレインは５Ｖになる。通常、ＰＭＯＳトランジス
タのバックゲート電圧はＶｄｄ、すなわち、この例では
３．３Ｖに固定されている。ドレインが５Ｖでバックゲ
ートが３．３Ｖなので、ドレインからバックゲート（Ｎ
形ウェル）へは電流パス、より特定すれば順方向のダイ
オードが形成され、ドレインからバックゲートに電流が
流れてしまう。この電流は、バス１０からＰＭＯＳトラ
ンジスタを介して電源Ｖｄｄへ周り込んだ電流であり、
ＰＭＯＳトランジスタの信頼性の低下やバス１０の電位
の低下等の問題点を引き起こす。
【０００６】また、電流の周り込みは、ドレインからソ
ースを介して電源Ｖｄｄに電流が流れることでも起こ
る。ドレインが５Ｖでソースが３．３Ｖ（＝Ｖｄｄ）の
場合には、ドレインからソースへの電流パスが形成さ
れ、このような電流の周り込みが起こる。このため、Ｐ
ＭＯＳトランジスタのゲート酸化膜を厚くすることや、
パス１０に専用のプル・アップ回路（５Ｖにプル・アッ
プする）を設けて対応することが考えられるが、コスト
を考えると現実的な解決策ではなく、また周り込み電流
そのものの発生を防止する根本的な解決策ではない。
ースを介して電源Ｖｄｄに電流が流れることでも起こ
る。ドレインが５Ｖでソースが３．３Ｖ（＝Ｖｄｄ）の
場合には、ドレインからソースへの電流パスが形成さ
れ、このような電流の周り込みが起こる。このため、Ｐ
ＭＯＳトランジスタのゲート酸化膜を厚くすることや、
パス１０に専用のプル・アップ回路（５Ｖにプル・アッ
プする）を設けて対応することが考えられるが、コスト
を考えると現実的な解決策ではなく、また周り込み電流
そのものの発生を防止する根本的な解決策ではない。
【０００７】これに対し、プル・アップ回路１４をＮＭ
ＯＳトランジスタで構成した場合には、ソース電位がド
レイン電位よりも高いので上記電流の周り込みは防止で
きる。しかしながら、ＮＭＯＳトランジスタでプル・ア
ップできる電位がプル・アップ回路１４のＮＭＯＳトラ
ンジスタのゲート電位Ｖｄｄからそのしきい値の電位を
引いた電位となってしまい、充分なプル・アップができ
ず、次のような問題が発生する可能性がある。例えば、
電源電圧の変動で通常は３．３Ｖなのが一時的に３Ｖに
低下したような場合、ＮＭＯＳトランジスタのしきい値
が０．５Ｖとすると、２．５Ｖまでしかプル・アップで
きない。このような中間的な電位がバッファ１２に接続
される内部回路に対し不定電位となり、誤動作させる可
能性がある。
ＯＳトランジスタで構成した場合には、ソース電位がド
レイン電位よりも高いので上記電流の周り込みは防止で
きる。しかしながら、ＮＭＯＳトランジスタでプル・ア
ップできる電位がプル・アップ回路１４のＮＭＯＳトラ
ンジスタのゲート電位Ｖｄｄからそのしきい値の電位を
引いた電位となってしまい、充分なプル・アップができ
ず、次のような問題が発生する可能性がある。例えば、
電源電圧の変動で通常は３．３Ｖなのが一時的に３Ｖに
低下したような場合、ＮＭＯＳトランジスタのしきい値
が０．５Ｖとすると、２．５Ｖまでしかプル・アップで
きない。このような中間的な電位がバッファ１２に接続
される内部回路に対し不定電位となり、誤動作させる可
能性がある。
【０００８】従って、本発明は上記従来技術の問題点を
解決し、Ｐチャネルのトランジスタを用いて、バスの電
圧がプル・アップ用の電源電位より高くなってもバスか
らの電流の周り込みが起きないようにして、Ｐチャネル
・トランジスタの耐圧を大きくすることなく、確実にプ
ル・アップでき、バスやこれに接続されている半導体装
置に影響を与えることのないプル・アップ回路及びこれ
を用いた半導体装置、ひいてはこのような半導体装置を
用いたシステムを提供することを目的とする。
解決し、Ｐチャネルのトランジスタを用いて、バスの電
圧がプル・アップ用の電源電位より高くなってもバスか
らの電流の周り込みが起きないようにして、Ｐチャネル
・トランジスタの耐圧を大きくすることなく、確実にプ
ル・アップでき、バスやこれに接続されている半導体装
置に影響を与えることのないプル・アップ回路及びこれ
を用いた半導体装置、ひいてはこのような半導体装置を
用いたシステムを提供することを目的とする。
【０００９】
【課題を解決するための手段】請求項１に記載の発明
は、端子を介してバスに接続されるドレインと、ソース
と、ゲートと、ウェルとを有するＰチャネル・トランジ
スタ（実施例のＰチャネルＭＯＳトランジスタ２０に対
応）と、前記Ｐチャネル・トランジスタのドレイン電圧
が前記Ｐチャネル・トランジスタのソース電圧よりも高
いときに、前記ドレインからウェルの方向に形成される
パスと前記ドレインから前記ソースの方向に形成される
パスとに電流が流れないように前記Ｐチャネル・トラン
ジスタを制御すると共に、前記Ｐチャネル・トランジス
タのドレイン電圧が前記Ｐチャネル・トランジスタのソ
ース電圧よりも低いときに、前記ドレインから前記ソー
スの方向に形成されるパスに常に電流が流れるように前
記Ｐチャネル・トランジスタを制御する制御回路（実施
例の第１電源回路２２及び第２電源回路２４に相当）と
を有することを特徴とするプル・アップ回路である。制
御回路は、前記Ｐチャネル・トランジスタのドレイン電
圧が前記Ｐチャネル・トランジスタのソース電圧よりも
高いときに、ドレインからウェル方向に形成されるパス
とドレインからソース方向に形成されるパスとに電流が
流れないように前記Ｐチャネル・トランジスタを制御す
ると共に、前記Ｐチャネル・トランジスタのドレイン電
圧が前記Ｐチャネル・トランジスタのソース電圧よりも
低いときに、前記ドレインから前記ソースの方向に形成
されるパスに常に電流が流れるように前記Ｐチャネル・
トランジスタを制御するので、ドレイン電位がＰチャネ
ル・トランジスタの電源電位よりも高くなっても、上記
制御回路により無駄な電流の流れが阻止でき、信頼性が
向上する。
は、端子を介してバスに接続されるドレインと、ソース
と、ゲートと、ウェルとを有するＰチャネル・トランジ
スタ（実施例のＰチャネルＭＯＳトランジスタ２０に対
応）と、前記Ｐチャネル・トランジスタのドレイン電圧
が前記Ｐチャネル・トランジスタのソース電圧よりも高
いときに、前記ドレインからウェルの方向に形成される
パスと前記ドレインから前記ソースの方向に形成される
パスとに電流が流れないように前記Ｐチャネル・トラン
ジスタを制御すると共に、前記Ｐチャネル・トランジス
タのドレイン電圧が前記Ｐチャネル・トランジスタのソ
ース電圧よりも低いときに、前記ドレインから前記ソー
スの方向に形成されるパスに常に電流が流れるように前
記Ｐチャネル・トランジスタを制御する制御回路（実施
例の第１電源回路２２及び第２電源回路２４に相当）と
を有することを特徴とするプル・アップ回路である。制
御回路は、前記Ｐチャネル・トランジスタのドレイン電
圧が前記Ｐチャネル・トランジスタのソース電圧よりも
高いときに、ドレインからウェル方向に形成されるパス
とドレインからソース方向に形成されるパスとに電流が
流れないように前記Ｐチャネル・トランジスタを制御す
ると共に、前記Ｐチャネル・トランジスタのドレイン電
圧が前記Ｐチャネル・トランジスタのソース電圧よりも
低いときに、前記ドレインから前記ソースの方向に形成
されるパスに常に電流が流れるように前記Ｐチャネル・
トランジスタを制御するので、ドレイン電位がＰチャネ
ル・トランジスタの電源電位よりも高くなっても、上記
制御回路により無駄な電流の流れが阻止でき、信頼性が
向上する。
【００１０】請求項２に記載の発明は、端子（実施例の
端子２６に相当：以下、番号のみを記載する）を介して
バス（１０）に接続されるドレインと、第１電源配線
（３４）を介して第１電源電位Ｖ１が供給されるソース
と、ゲートと、バックゲートとを有するＰチャネル・ト
ランジスタ（２０）と、前記第１電源電位と前記バスに
接続される前記端子を介して前記ドレインに供給される
端子電位Ｖｘのうちのいずれか高い方の電位に略等しい
電位をウェル電位Ｖｗとして生成し、前記ウェル電位を
前記バックゲートに供給する第１電源回路（２２）と、
前記端子電位が前記第１電源電位より高いときに、前記
端子電位と略等しい電位をゲート電位Ｖｇとして生成す
るとともに、前記端子電位が前記第１電源電位より低い
ときに、前記第１電源電位より低く第２電源配線（４
８）を介して供給される第２電源電位Ｖ２と略等しい電
位を前記ゲート電位として生成し、前記ゲート電位を前
記ゲートに供給する第２電源回路（２４）とを有するプ
ル・アップ回路であって、前記端子電位が前記第１電源
電位より低いときには、前記Ｐチャネル・トランジスタ
の前記バックゲートの電位は前記第１電源電位に固定さ
れるとともに、前記Ｐチャネル・トランジスタの前記ゲ
ートの電位は前記第２電源電位に固定され、前記Ｐチャ
ネル・トランジスタが常にオン状態に保持される。請求
項１の制御回路を具体的に規定するもので、第１電源回
路（２２）はＶｘ＞Ｖ１の時にトランジスタ（２０）の
ドレインからウェル（バックゲート）に流れる電流を阻
止し、第２電源回路（２４）は、Ｖｘ＞Ｖ１の時にドレ
インからソースに流れる電流を阻止する。従って、バス
の電位、すなわちトランジスタ（２０）のドレインの電
位Ｖｘが第１電源電位Ｖ１を超える場合でも、バスから
の電流の周り込みを阻止できる。
端子２６に相当：以下、番号のみを記載する）を介して
バス（１０）に接続されるドレインと、第１電源配線
（３４）を介して第１電源電位Ｖ１が供給されるソース
と、ゲートと、バックゲートとを有するＰチャネル・ト
ランジスタ（２０）と、前記第１電源電位と前記バスに
接続される前記端子を介して前記ドレインに供給される
端子電位Ｖｘのうちのいずれか高い方の電位に略等しい
電位をウェル電位Ｖｗとして生成し、前記ウェル電位を
前記バックゲートに供給する第１電源回路（２２）と、
前記端子電位が前記第１電源電位より高いときに、前記
端子電位と略等しい電位をゲート電位Ｖｇとして生成す
るとともに、前記端子電位が前記第１電源電位より低い
ときに、前記第１電源電位より低く第２電源配線（４
８）を介して供給される第２電源電位Ｖ２と略等しい電
位を前記ゲート電位として生成し、前記ゲート電位を前
記ゲートに供給する第２電源回路（２４）とを有するプ
ル・アップ回路であって、前記端子電位が前記第１電源
電位より低いときには、前記Ｐチャネル・トランジスタ
の前記バックゲートの電位は前記第１電源電位に固定さ
れるとともに、前記Ｐチャネル・トランジスタの前記ゲ
ートの電位は前記第２電源電位に固定され、前記Ｐチャ
ネル・トランジスタが常にオン状態に保持される。請求
項１の制御回路を具体的に規定するもので、第１電源回
路（２２）はＶｘ＞Ｖ１の時にトランジスタ（２０）の
ドレインからウェル（バックゲート）に流れる電流を阻
止し、第２電源回路（２４）は、Ｖｘ＞Ｖ１の時にドレ
インからソースに流れる電流を阻止する。従って、バス
の電位、すなわちトランジスタ（２０）のドレインの電
位Ｖｘが第１電源電位Ｖ１を超える場合でも、バスから
の電流の周り込みを阻止できる。
【００１１】請求項３に記載の発明は、請求項２の記載
において、前記Ｐプル・アップ用チャネル・トランジス
タは、前記電位Ｖｘが前記第１電源電位Ｖ１を超えた時
にオフし、前記電位Ｖｘが前記第１電源電位Ｖ１より低
い時にオンするしきい値を有することを特徴とするプル
・アップ回路である。トランジスタ２０のしきい値を定
義したものである。
において、前記Ｐプル・アップ用チャネル・トランジス
タは、前記電位Ｖｘが前記第１電源電位Ｖ１を超えた時
にオフし、前記電位Ｖｘが前記第１電源電位Ｖ１より低
い時にオンするしきい値を有することを特徴とするプル
・アップ回路である。トランジスタ２０のしきい値を定
義したものである。
【００１２】請求項４に記載の発明は、請求項２に記載
の前記第１電源回路が、前記第１電源配線と前記バック
ゲートとの間に設けられ、Ｖｘ＞Ｖ１の時にオフし、Ｖ
ｘ＜Ｖ１の時にオンする第１スイッチ素子（３０）と、
前記端子とバックゲートとの間に設けられ、Ｖｘ＞Ｖ１
の時にオンし、Ｖｘ＜Ｖ１の時にオフする第２スイッチ
素子（３２）とを有することを特徴とするプル・アップ
回路である。第１スイッチ素子（３０）はＶｘ＜Ｖ１の
時に第１電源電位Ｖ１をトランジスタ（２０）のウェル
（バックゲート）に与え、ウェルの電位をドレイン電位
よりも高く設定し、Ｖｘ＞Ｖ１の時にＶｘをウェルに与
えることで、ウェルの電位をドレイン電位と同じに設定
して、ドレインからウェルへ電流が流れるのを阻止す
る。
の前記第１電源回路が、前記第１電源配線と前記バック
ゲートとの間に設けられ、Ｖｘ＞Ｖ１の時にオフし、Ｖ
ｘ＜Ｖ１の時にオンする第１スイッチ素子（３０）と、
前記端子とバックゲートとの間に設けられ、Ｖｘ＞Ｖ１
の時にオンし、Ｖｘ＜Ｖ１の時にオフする第２スイッチ
素子（３２）とを有することを特徴とするプル・アップ
回路である。第１スイッチ素子（３０）はＶｘ＜Ｖ１の
時に第１電源電位Ｖ１をトランジスタ（２０）のウェル
（バックゲート）に与え、ウェルの電位をドレイン電位
よりも高く設定し、Ｖｘ＞Ｖ１の時にＶｘをウェルに与
えることで、ウェルの電位をドレイン電位と同じに設定
して、ドレインからウェルへ電流が流れるのを阻止す
る。
【００１３】請求項５に記載の発明は、請求項３の記載
において、前記第１スイッチ素子（３０）は、そのバッ
クゲートに前記ウェル電位Ｖｗが供給され、そのゲート
に前記電位Ｖｘが供給される第１Ｐチャネル・トランジ
スタ（３０）であり、前記第２スイッチ素子は、そのＮ
形ウェルに前記ウェル電位Ｖｗが供給され、そのゲート
に前記第１電源電位Ｖ１が供給される第２Ｐチャネル・
トランジスタ（３２）であることを特徴とするプル・ア
ップ回路である。第１及び第２スイッチ素子の一構成例
を規定したものである。
において、前記第１スイッチ素子（３０）は、そのバッ
クゲートに前記ウェル電位Ｖｗが供給され、そのゲート
に前記電位Ｖｘが供給される第１Ｐチャネル・トランジ
スタ（３０）であり、前記第２スイッチ素子は、そのＮ
形ウェルに前記ウェル電位Ｖｗが供給され、そのゲート
に前記第１電源電位Ｖ１が供給される第２Ｐチャネル・
トランジスタ（３２）であることを特徴とするプル・ア
ップ回路である。第１及び第２スイッチ素子の一構成例
を規定したものである。
【００１４】請求項６に記載の発明は、請求項２ないし
５のいずれか一項の記載において、前記第２電源回路
（２４）は、前記端子と前記プル・アップ用Ｐチャネル
・トランジスタのゲートとの間に設けられ、Ｖｘ＞Ｖ１
の時にオンとなり、Ｖｘ＜Ｖ１の時にオフとなる第３ス
イッチ素子（４０）と、前記プル・アップ用Ｐチャネル
・トランジスタのゲートと前記第２電源配線との間に設
けられた第４スイッチ素子（４６）と、Ｖｘ＞Ｖ１の時
に前記第４スイッチ素子をオフし、Ｖｘ＜Ｖ１の時に前
記第４スイッチ素子をオンにするスイッチ制御回路（４
２、４４）とをすることを特徴とするプル・アップ回路
である。Ｖｘ＜Ｖ１の時には第４スイッチ素子（４６）
がオンして、第１電源電位Ｖ１をプル・アップ用トラン
ジスタ（２０）のゲートに与えてこれをオンさせ、Ｖｘ
＞Ｖ１の時には第３スイッチ素子（４０）がオンして、
Ｖｘをプル・アップ用トランジスタ（２０）のゲートに
与えてこれをオフさせる。これにより、Ｖｘ＞Ｖ１の時
にプル・アップ用トランジスタ（２０）のドレインから
ソースへの電流の発生が阻止できる。
５のいずれか一項の記載において、前記第２電源回路
（２４）は、前記端子と前記プル・アップ用Ｐチャネル
・トランジスタのゲートとの間に設けられ、Ｖｘ＞Ｖ１
の時にオンとなり、Ｖｘ＜Ｖ１の時にオフとなる第３ス
イッチ素子（４０）と、前記プル・アップ用Ｐチャネル
・トランジスタのゲートと前記第２電源配線との間に設
けられた第４スイッチ素子（４６）と、Ｖｘ＞Ｖ１の時
に前記第４スイッチ素子をオフし、Ｖｘ＜Ｖ１の時に前
記第４スイッチ素子をオンにするスイッチ制御回路（４
２、４４）とをすることを特徴とするプル・アップ回路
である。Ｖｘ＜Ｖ１の時には第４スイッチ素子（４６）
がオンして、第１電源電位Ｖ１をプル・アップ用トラン
ジスタ（２０）のゲートに与えてこれをオンさせ、Ｖｘ
＞Ｖ１の時には第３スイッチ素子（４０）がオンして、
Ｖｘをプル・アップ用トランジスタ（２０）のゲートに
与えてこれをオフさせる。これにより、Ｖｘ＞Ｖ１の時
にプル・アップ用トランジスタ（２０）のドレインから
ソースへの電流の発生が阻止できる。
【００１５】請求項７に記載の発明は、請求項６におい
て、前記第３スイッチ素子（４０）は、そのバックゲー
トに前記ウェル電位Ｖｗが供給され、そのゲートに前記
電位Ｖ１が供給される第３Ｐチャネル・トランジスタ
（４０）であり、前記第４スイッチ素子（４６）は、そ
のゲート電位が前記スイッチ制御回路により制御される
第１Ｎチャネル・トランジスタ（４６）であることを特
徴とするプル・アップ回路である。第３及び第４スイッ
チ素子の一構成例を規定したものである。
て、前記第３スイッチ素子（４０）は、そのバックゲー
トに前記ウェル電位Ｖｗが供給され、そのゲートに前記
電位Ｖ１が供給される第３Ｐチャネル・トランジスタ
（４０）であり、前記第４スイッチ素子（４６）は、そ
のゲート電位が前記スイッチ制御回路により制御される
第１Ｎチャネル・トランジスタ（４６）であることを特
徴とするプル・アップ回路である。第３及び第４スイッ
チ素子の一構成例を規定したものである。
【００１６】請求項８に記載の発明は、請求項６又は７
の記載において、前記スイッチ制御回路が、前記第１電
源配線と前記第４スイッチ素子の制御端子との間に接続
され、Ｖｘ＞Ｖ１の時にオフし、Ｖｘ＜Ｖ１の時にオン
する第５スイッチ素子（４２）と、前記第２電源配線と
前記第４スイッチ素子の制御端子との間に接続され、Ｖ
ｘ＞Ｖ１の時にオンし、Ｖｘ＜Ｖ１の時にオフする第６
スイッチ素子（４４）とを有することを特徴とするプル
・アップ回路である。スイッチ制御回路の一構成例を規
定するもので、上記のようにして第３及び第４スイッチ
素子を上記の通り制御する。
の記載において、前記スイッチ制御回路が、前記第１電
源配線と前記第４スイッチ素子の制御端子との間に接続
され、Ｖｘ＞Ｖ１の時にオフし、Ｖｘ＜Ｖ１の時にオン
する第５スイッチ素子（４２）と、前記第２電源配線と
前記第４スイッチ素子の制御端子との間に接続され、Ｖ
ｘ＞Ｖ１の時にオンし、Ｖｘ＜Ｖ１の時にオフする第６
スイッチ素子（４４）とを有することを特徴とするプル
・アップ回路である。スイッチ制御回路の一構成例を規
定するもので、上記のようにして第３及び第４スイッチ
素子を上記の通り制御する。
【００１７】請求項９に記載の発明は、請求項８の記載
において、前記第５スイッチ素子（４２）は、そのゲー
トに前記電位Ｖｘが供給される第１Ｎチャネル・トラン
ジスタ（４２）であり、前記第６スイッチ素子（４４）
は、そのゲートに前記ゲート電位Ｖｇが供給される第２
Ｎチャネル・トランジスタ（４４）であることを特徴と
するプル・アップ回路である。第５及び第６スイッチ素
子の一構成例を規定したものである。
において、前記第５スイッチ素子（４２）は、そのゲー
トに前記電位Ｖｘが供給される第１Ｎチャネル・トラン
ジスタ（４２）であり、前記第６スイッチ素子（４４）
は、そのゲートに前記ゲート電位Ｖｇが供給される第２
Ｎチャネル・トランジスタ（４４）であることを特徴と
するプル・アップ回路である。第５及び第６スイッチ素
子の一構成例を規定したものである。
【００１８】請求項１０に記載の発明は、請求項８又は
９の記載において、前記第３スイッチ素子及び前記プル
・アップ用Ｐチャネル・トランジスタのゲートの接続点
と、前記第４スイッチ素子及び第６スイッチ素子の接続
点との間に設けられ、そのゲートに前記第４スイッチ素
子がオンする時にオンとなるように第３電源配線を介し
て供給される第３電源電位Ｖ３が供給される第３Ｎチャ
ネル・トランジスタ（５０）と、前記第５スイッチ素子
と前記端子との間に設けられ、そのゲートに前記第１電
源電位Ｖ１が供給される第４Ｎチャネル・トランジスタ
（５２）とを有することを特徴とするプル・アップ回路
である。第３及び第４Ｎチャネル・トランジスタのソー
ス電位がそのゲート電位からしきい値分だけ低いレベル
となるので、これを利用して、第５スイッチ素子や第６
スイッチ素子に与えられる電圧を低く抑さえてトランジ
スタの耐圧やサイズが大きくならないようにする。
９の記載において、前記第３スイッチ素子及び前記プル
・アップ用Ｐチャネル・トランジスタのゲートの接続点
と、前記第４スイッチ素子及び第６スイッチ素子の接続
点との間に設けられ、そのゲートに前記第４スイッチ素
子がオンする時にオンとなるように第３電源配線を介し
て供給される第３電源電位Ｖ３が供給される第３Ｎチャ
ネル・トランジスタ（５０）と、前記第５スイッチ素子
と前記端子との間に設けられ、そのゲートに前記第１電
源電位Ｖ１が供給される第４Ｎチャネル・トランジスタ
（５２）とを有することを特徴とするプル・アップ回路
である。第３及び第４Ｎチャネル・トランジスタのソー
ス電位がそのゲート電位からしきい値分だけ低いレベル
となるので、これを利用して、第５スイッチ素子や第６
スイッチ素子に与えられる電圧を低く抑さえてトランジ
スタの耐圧やサイズが大きくならないようにする。
【００１９】請求項１１に記載の発明は、請求項１ない
し１０のいずれか一項のプル・アップ回路を具備するこ
とを特徴とする半導体装置である。これにより、この半
導体装置は、その電源電圧Ｖ１よりも高いレベルに駆動
されるバス等に接続しても、バスから上記のようにして
周り込み電流が流れることはない。請求項１２に記載の
発明は、異なる電源電圧で駆動される複数の半導体装置
と、これらを接続するバスとを有する回路基板であっ
て、前記複数の半導体装置の少なくとも１つは、請求項
１ないし１０のいずれか一項記載のプル・アップ回路を
具備することを特徴とするシステムである。本発明の半
導体装置を用いたシステムを規定するもので、周り込み
電流を考慮する必要がないので、システムの設計が容易
で、信頼性が高い。
し１０のいずれか一項のプル・アップ回路を具備するこ
とを特徴とする半導体装置である。これにより、この半
導体装置は、その電源電圧Ｖ１よりも高いレベルに駆動
されるバス等に接続しても、バスから上記のようにして
周り込み電流が流れることはない。請求項１２に記載の
発明は、異なる電源電圧で駆動される複数の半導体装置
と、これらを接続するバスとを有する回路基板であっ
て、前記複数の半導体装置の少なくとも１つは、請求項
１ないし１０のいずれか一項記載のプル・アップ回路を
具備することを特徴とするシステムである。本発明の半
導体装置を用いたシステムを規定するもので、周り込み
電流を考慮する必要がないので、システムの設計が容易
で、信頼性が高い。
【００２０】
【発明の実施の形態】図１は、本発明の原理を示す図で
あり、本発明のプル・アップ回路を示す。本発明のプル
・アップ回路は、プル・アップ用ＰチャネルＭＯＳトラ
ンジスタ２０、第１電源回路２２、第２電源回路２４及
び端子２６を具備する。図示するプル・アップ回路は図
７のプル・アップ回路１４に置き代わるものである。第
１電源回路２２は、プル・アップ用ＰＭＯＳトランジス
タ２０のドレインからバックゲート（Ｎ形ウェル）への
電流パス（ダイオード）を制御するもので、第２電源回
路２４はプル・アップ用ＰＭＯＳトランジスタ２０のド
レインからソースへの電流パス（ダイオード）を制御す
るものである。なお、第１電源回路２２及び第２電源回
路２４とで、プル・アップ用ＰＭＯＳトランジスタ２０
を制御する制御回路が構成される。
あり、本発明のプル・アップ回路を示す。本発明のプル
・アップ回路は、プル・アップ用ＰチャネルＭＯＳトラ
ンジスタ２０、第１電源回路２２、第２電源回路２４及
び端子２６を具備する。図示するプル・アップ回路は図
７のプル・アップ回路１４に置き代わるものである。第
１電源回路２２は、プル・アップ用ＰＭＯＳトランジス
タ２０のドレインからバックゲート（Ｎ形ウェル）への
電流パス（ダイオード）を制御するもので、第２電源回
路２４はプル・アップ用ＰＭＯＳトランジスタ２０のド
レインからソースへの電流パス（ダイオード）を制御す
るものである。なお、第１電源回路２２及び第２電源回
路２４とで、プル・アップ用ＰＭＯＳトランジスタ２０
を制御する制御回路が構成される。
【００２１】第１電源回路２２は、端子２６の電位Ｖｘ
と第１電源電位（従来技術のＶｄｄに相当する）Ｖ１と
を比較し、いずれか高い方の電位に等しい（又は略等し
い：以下、等しい電位として説明する）電位をウェル電
位Ｖｗとして生成して、プル・アップ用ＰＭＯＳトラン
ジスタ２０のバックゲート（Ｎ形ウェル）に供給する。
端子２６は図７のバス１０に接続されており、端子２６
の電位が例えば０Ｖの場合にはＶｘ＜Ｖ１なので、第１
電源回路２２はプル・アップ用ＰＭＯＳトランジスタ２
０のバックゲートを電位Ｖｄｄに設定する。これによ
り、ドレインからバックゲート（Ｎ形ウェル）が順方向
のダイオードは逆方向に電圧が印加され、電流は流れな
い。バス１０の電位、すなわち端子２６の電位Ｖｘが第
１電源電圧Ｖ１よりも高くなった場合、第１電源回路２
２はバックゲートを電位Ｖｘに設定する。これにより、
ドレインからバックゲートが順方向のダイオードば逆方
向に電圧が印加され、電流が流れない。よって、端子２
６の電位Ｖｘが第１電源電位Ｖ１を超えても、従来のよ
うな周り込み電流は流れない。
と第１電源電位（従来技術のＶｄｄに相当する）Ｖ１と
を比較し、いずれか高い方の電位に等しい（又は略等し
い：以下、等しい電位として説明する）電位をウェル電
位Ｖｗとして生成して、プル・アップ用ＰＭＯＳトラン
ジスタ２０のバックゲート（Ｎ形ウェル）に供給する。
端子２６は図７のバス１０に接続されており、端子２６
の電位が例えば０Ｖの場合にはＶｘ＜Ｖ１なので、第１
電源回路２２はプル・アップ用ＰＭＯＳトランジスタ２
０のバックゲートを電位Ｖｄｄに設定する。これによ
り、ドレインからバックゲート（Ｎ形ウェル）が順方向
のダイオードは逆方向に電圧が印加され、電流は流れな
い。バス１０の電位、すなわち端子２６の電位Ｖｘが第
１電源電圧Ｖ１よりも高くなった場合、第１電源回路２
２はバックゲートを電位Ｖｘに設定する。これにより、
ドレインからバックゲートが順方向のダイオードば逆方
向に電圧が印加され、電流が流れない。よって、端子２
６の電位Ｖｘが第１電源電位Ｖ１を超えても、従来のよ
うな周り込み電流は流れない。
【００２２】第２電源回路２４は、端子２６の電位Ｖｘ
と第１電源電圧Ｖ１とを比較し、Ｖｘ＞Ｖ１の場合には
Ｖｘに等しいか又は略等しい電位（以下、等しい電位と
して説明する）をプル・アップ用ＰＭＯＳトランジスタ
２０のゲートにゲート電位Ｖｇとして供給し、Ｖｘ＜Ｖ
１の場合には第２電源電位Ｖ２（＜Ｖ１）をゲート電位
ＶｇとしてＰＭＯＳトランジスタ２０のゲートに供給す
る。これにより、端子２６の電位Ｖｘが第１電源電位Ｖ
１を超えてもゲートは電位Ｖｘに設定されるのでプル・
アップ用ＰＭＯＳトランジスタ２０はオフ状態であり、
ドレインからソースへの電流の周り込みは発生しない。
と第１電源電圧Ｖ１とを比較し、Ｖｘ＞Ｖ１の場合には
Ｖｘに等しいか又は略等しい電位（以下、等しい電位と
して説明する）をプル・アップ用ＰＭＯＳトランジスタ
２０のゲートにゲート電位Ｖｇとして供給し、Ｖｘ＜Ｖ
１の場合には第２電源電位Ｖ２（＜Ｖ１）をゲート電位
ＶｇとしてＰＭＯＳトランジスタ２０のゲートに供給す
る。これにより、端子２６の電位Ｖｘが第１電源電位Ｖ
１を超えてもゲートは電位Ｖｘに設定されるのでプル・
アップ用ＰＭＯＳトランジスタ２０はオフ状態であり、
ドレインからソースへの電流の周り込みは発生しない。
【００２３】以上から判るように、プル・アップ用ＰＭ
ＯＳトランジスタ２０はＶｘ＞Ｖ１（Ｖｇ＝Ｖｗ＝Ｖ
ｘ）の時にオフし、Ｖｘ＜Ｖ１（Ｖｇ＝Ｖ２、Ｖｗ＝Ｖ
１）の時にオンするようなしきい値を有する。図２は、
上記第１電源回路２２の一構成例を示す回路図である。
第１電源回路２２は、第１ＰチャネルＭＯＳトランジス
タ３０及び第２ＰチャネルＭＯＳトランジスタ３２を有
する。第１ＰＭＯＳトランジスタ３０のソース及び第２
ＰＭＯＳトランジスタ３２のゲートは、電源電位Ｖ１の
第１電源配線３４に接続されている。第１ＰＭＯＳトラ
ンジスタ３０のゲート及び第２ＰＭＯＳトランジスタ３
２のドレインは、端子２６に接続されている。第１ＰＭ
ＯＳトランジスタ３０のドレイン及び第２ＰＭＯＳトラ
ンジスタ３２のソース、並びにこれらのバックゲート
は、図１に示すプル・アップ用ＰＭＯＳトランジスタ２
０のＮ形ウェルに接続されている。なお、第１ＰＭＯＳ
トランジスタ３０及び第２ＰＭＯＳトランジスタ３２は
それぞれスイッチング素子として機能するものであり、
ＰＭＯＳトランジスタに限定されるものではない。
ＯＳトランジスタ２０はＶｘ＞Ｖ１（Ｖｇ＝Ｖｗ＝Ｖ
ｘ）の時にオフし、Ｖｘ＜Ｖ１（Ｖｇ＝Ｖ２、Ｖｗ＝Ｖ
１）の時にオンするようなしきい値を有する。図２は、
上記第１電源回路２２の一構成例を示す回路図である。
第１電源回路２２は、第１ＰチャネルＭＯＳトランジス
タ３０及び第２ＰチャネルＭＯＳトランジスタ３２を有
する。第１ＰＭＯＳトランジスタ３０のソース及び第２
ＰＭＯＳトランジスタ３２のゲートは、電源電位Ｖ１の
第１電源配線３４に接続されている。第１ＰＭＯＳトラ
ンジスタ３０のゲート及び第２ＰＭＯＳトランジスタ３
２のドレインは、端子２６に接続されている。第１ＰＭ
ＯＳトランジスタ３０のドレイン及び第２ＰＭＯＳトラ
ンジスタ３２のソース、並びにこれらのバックゲート
は、図１に示すプル・アップ用ＰＭＯＳトランジスタ２
０のＮ形ウェルに接続されている。なお、第１ＰＭＯＳ
トランジスタ３０及び第２ＰＭＯＳトランジスタ３２は
それぞれスイッチング素子として機能するものであり、
ＰＭＯＳトランジスタに限定されるものではない。
【００２４】端子２６の電位Ｖｘが第１電源電位Ｖ１よ
りも低い場合（Ｖｘ＜Ｖ１）、第１ＰＭＯＳトランジス
タ３０がオンし、第２ＰＭＯＳトランジスタ３２がオフ
する。よって、プル・アップ用ＰＭＯＳトランジスタ２
０のＮ形ウェルは第１電源電位Ｖ１に設定される（Ｖｗ
＝Ｖ１）。また、端子２６の電位Ｖｘが第１電源電位Ｖ
１よりも高い場合（Ｖｘ＞Ｖ１）、第１ＰＭＯＳトラン
ジスタ３０がオフし、第１ＰＭＯＳトランジスタ３２が
オンする。よって、プル・アップ用ＰＭＯＳトランジス
タ２０のＮ形ウェルは電位Ｖｘに設定される（Ｖｗ＝Ｖ
ｘ）。よって、プル・アップ用ＰＭＯＳトランジスタ２
０のドレインとバックゲートとは同電位となり、ドレイ
ンからバックゲートに電流が流れることはない。
りも低い場合（Ｖｘ＜Ｖ１）、第１ＰＭＯＳトランジス
タ３０がオンし、第２ＰＭＯＳトランジスタ３２がオフ
する。よって、プル・アップ用ＰＭＯＳトランジスタ２
０のＮ形ウェルは第１電源電位Ｖ１に設定される（Ｖｗ
＝Ｖ１）。また、端子２６の電位Ｖｘが第１電源電位Ｖ
１よりも高い場合（Ｖｘ＞Ｖ１）、第１ＰＭＯＳトラン
ジスタ３０がオフし、第１ＰＭＯＳトランジスタ３２が
オンする。よって、プル・アップ用ＰＭＯＳトランジス
タ２０のＮ形ウェルは電位Ｖｘに設定される（Ｖｗ＝Ｖ
ｘ）。よって、プル・アップ用ＰＭＯＳトランジスタ２
０のドレインとバックゲートとは同電位となり、ドレイ
ンからバックゲートに電流が流れることはない。
【００２５】図３の（Ａ）に、第１電源電位Ｖ１、端子
２６の電位Ｖｘ及びウェル電位Ｖｗの変化の様子を示
す。図４は、図１に示す第２電源回路２４の一構成例を
示す回路図である。第２電源回路２４は、第３Ｐチャネ
ルＭＯＳトランジスタ４０、第４ＰチャネルＭＯＳトラ
ンジスタ４２、第１ＮチャネルＭＯＳトランジスタ４４
及び第２ＮチャネルＭＯＳトランジスタ４６を具備して
構成されている。端子２６は、第３ＰＭＯＳトランジス
タ４０のソース及び第４ＰＭＯＳトランジスタ４２のゲ
ートに接続されている。第１電源電位Ｖ１の第１電源配
線３４は、第３ＰＭＯＳトランジスタ４０のゲート及び
第４ＰＭＯＳトランジスタのソースに接続されている。
第３ＰＭＯＳトランジスタ４０のドレイン、第１ＮＭＯ
Ｓトランジスタ４４のドレイン、第２ＮＭＯＳトランジ
スタ４６のゲートに接続されるとともに、プル・アップ
用ＰＭＯＳトランジスタ２０のゲートに接続されてい
る。第４ＰＭＯＳトランジスタ４２のドレインは、第１
ＮＭＯＳトランジスタ４４のゲート及び第２ＮＭＯＳト
ランジスタ４６のドレインに接続されている。第１ＮＭ
ＯＳトランジスタ４４のソース及び第２ＮＭＯＳトラン
ジスタ４６のソースは、第２電源電位Ｖ２の第２電源配
線４８に接続されている。なお、第４ＰＭＯＳトランジ
スタ４２及び第１ＮＭＯＳトランジスタは、スイッチ素
子として機能する第３ＰＭＯＳトランジスタ４０及び第
２ＮＭＯＳトランジスタ４６のスイッチ制御回路として
機能する。
２６の電位Ｖｘ及びウェル電位Ｖｗの変化の様子を示
す。図４は、図１に示す第２電源回路２４の一構成例を
示す回路図である。第２電源回路２４は、第３Ｐチャネ
ルＭＯＳトランジスタ４０、第４ＰチャネルＭＯＳトラ
ンジスタ４２、第１ＮチャネルＭＯＳトランジスタ４４
及び第２ＮチャネルＭＯＳトランジスタ４６を具備して
構成されている。端子２６は、第３ＰＭＯＳトランジス
タ４０のソース及び第４ＰＭＯＳトランジスタ４２のゲ
ートに接続されている。第１電源電位Ｖ１の第１電源配
線３４は、第３ＰＭＯＳトランジスタ４０のゲート及び
第４ＰＭＯＳトランジスタのソースに接続されている。
第３ＰＭＯＳトランジスタ４０のドレイン、第１ＮＭＯ
Ｓトランジスタ４４のドレイン、第２ＮＭＯＳトランジ
スタ４６のゲートに接続されるとともに、プル・アップ
用ＰＭＯＳトランジスタ２０のゲートに接続されてい
る。第４ＰＭＯＳトランジスタ４２のドレインは、第１
ＮＭＯＳトランジスタ４４のゲート及び第２ＮＭＯＳト
ランジスタ４６のドレインに接続されている。第１ＮＭ
ＯＳトランジスタ４４のソース及び第２ＮＭＯＳトラン
ジスタ４６のソースは、第２電源電位Ｖ２の第２電源配
線４８に接続されている。なお、第４ＰＭＯＳトランジ
スタ４２及び第１ＮＭＯＳトランジスタは、スイッチ素
子として機能する第３ＰＭＯＳトランジスタ４０及び第
２ＮＭＯＳトランジスタ４６のスイッチ制御回路として
機能する。
【００２６】端子２６の電位Ｖｘが第１電源電位Ｖ１よ
り低い場合（Ｖｘ＜Ｖ１）、第４ＰＭＯＳトランジスタ
４２がオンし、第１電源電圧Ｖ１が第１ＮＭＯＳトラン
ジスタ４４のゲートに与えられる（Ｖｇ＝Ｖ１）。よっ
て、第１ＮＭＯＳトランジスタ４４はオンし、プル・ア
ップ用ＰＭＯＳトランジスタ２０のゲートは第２電源電
位Ｖ２（＜Ｖ１）、例えばグランドレベルとなる。よっ
て、Ｖｘ＜Ｖ１の場合にはプル・アップ用ＰＭＯＳトラ
ンジスタ２０はオン状態である。なお、この場合には、
第３ＰＭＯＳトランジスタ４０及び第２ＮＭＯＳトラン
ジスタ４６はオフしている。
り低い場合（Ｖｘ＜Ｖ１）、第４ＰＭＯＳトランジスタ
４２がオンし、第１電源電圧Ｖ１が第１ＮＭＯＳトラン
ジスタ４４のゲートに与えられる（Ｖｇ＝Ｖ１）。よっ
て、第１ＮＭＯＳトランジスタ４４はオンし、プル・ア
ップ用ＰＭＯＳトランジスタ２０のゲートは第２電源電
位Ｖ２（＜Ｖ１）、例えばグランドレベルとなる。よっ
て、Ｖｘ＜Ｖ１の場合にはプル・アップ用ＰＭＯＳトラ
ンジスタ２０はオン状態である。なお、この場合には、
第３ＰＭＯＳトランジスタ４０及び第２ＮＭＯＳトラン
ジスタ４６はオフしている。
【００２７】端子２６の電位Ｖｘが第１電源電位Ｖ１を
超えた場合（Ｖｘ＞Ｖ１）、第３ＰＭＯＳトランジスタ
４０はオンし、電位Ｖ１が第２ＮＭＯＳトランジスタ４
６のゲートに与えられる。よって、第２ＮＭＯＳトラン
ジスタ４６はオンし、第４ＰＭＯＳトランジスタ４２の
ドレイン及び第１ＮＭＯＳトランジスタ４４のゲート
は、第２電源電位Ｖ２になる。よって、第４ＰＭＯＳト
ランジスタ４２及び第１ＮＭＯＳトランジスタ４４はオ
フである。この結果、プル・アップ用ＰＭＯＳトランジ
スタ２０のゲートには、第３ＰＭＯＳトランジスタ４０
を介して電位Ｖｘが与えられるので（Ｖｇ＝Ｖｘ）、プ
ル・アップ用ＰＭＯＳトランジスタ２０はオフ状態であ
る。よって、Ｖｘ＞Ｖ１の時に、プル・アップ用ＰＭＯ
Ｓトランジスタ２０のドレインからソースに電流が周り
込むことが防止できる。
超えた場合（Ｖｘ＞Ｖ１）、第３ＰＭＯＳトランジスタ
４０はオンし、電位Ｖ１が第２ＮＭＯＳトランジスタ４
６のゲートに与えられる。よって、第２ＮＭＯＳトラン
ジスタ４６はオンし、第４ＰＭＯＳトランジスタ４２の
ドレイン及び第１ＮＭＯＳトランジスタ４４のゲート
は、第２電源電位Ｖ２になる。よって、第４ＰＭＯＳト
ランジスタ４２及び第１ＮＭＯＳトランジスタ４４はオ
フである。この結果、プル・アップ用ＰＭＯＳトランジ
スタ２０のゲートには、第３ＰＭＯＳトランジスタ４０
を介して電位Ｖｘが与えられるので（Ｖｇ＝Ｖｘ）、プ
ル・アップ用ＰＭＯＳトランジスタ２０はオフ状態であ
る。よって、Ｖｘ＞Ｖ１の時に、プル・アップ用ＰＭＯ
Ｓトランジスタ２０のドレインからソースに電流が周り
込むことが防止できる。
【００２８】図３（Ｂ）は、第２電源回路２４の第１電
源電位Ｖ１、端子２６の電位Ｖｘ及びゲート電位Ｖｇの
変化の様子を示す。図５は、図４に示す第２電源回路２
４の別の構成例を示す回路図である。なお、図５に示す
構成要素と同一のものには同一の参照番号を付けてあ
る。図５に示す第２電源回路２４は、図４に示す構成に
更に、第３Ｎチャネル・トランジスタ５０及び第４Ｎチ
ャネル・トランジスタ５２を設けたものである。第３Ｎ
ＭＯＳトランジスタ５０は第３ＰＭＯＳトランジスタ４
０と第１ＮＭＯＳトランジスタ４４との間に設けられ、
ゲートは第３電源配線を介して第３電源電位Ｖ３に固定
されている。第３電源電位Ｖ３は、そのソース電位より
も少なくともしきい値分だけ高い電位（例えばＶ１）で
ある。第４ＮＭＯＳトランジスタ５２は、端子２６と第
４ＰＭＯＳトランジスタ４２のゲートとの間に設けられ
ており、そのゲートは第１電源電位Ｖ１に設定されてい
る。
源電位Ｖ１、端子２６の電位Ｖｘ及びゲート電位Ｖｇの
変化の様子を示す。図５は、図４に示す第２電源回路２
４の別の構成例を示す回路図である。なお、図５に示す
構成要素と同一のものには同一の参照番号を付けてあ
る。図５に示す第２電源回路２４は、図４に示す構成に
更に、第３Ｎチャネル・トランジスタ５０及び第４Ｎチ
ャネル・トランジスタ５２を設けたものである。第３Ｎ
ＭＯＳトランジスタ５０は第３ＰＭＯＳトランジスタ４
０と第１ＮＭＯＳトランジスタ４４との間に設けられ、
ゲートは第３電源配線を介して第３電源電位Ｖ３に固定
されている。第３電源電位Ｖ３は、そのソース電位より
も少なくともしきい値分だけ高い電位（例えばＶ１）で
ある。第４ＮＭＯＳトランジスタ５２は、端子２６と第
４ＰＭＯＳトランジスタ４２のゲートとの間に設けられ
ており、そのゲートは第１電源電位Ｖ１に設定されてい
る。
【００２９】第３ＮＭＯＳトランジスタ５０及び第４Ｎ
ＭＯＳトランジスタ５２は、第２電源回路２４を構成す
る各ＭＯＳトランジスタの耐圧（サイズ）を下げてすべ
て同じ耐圧にして、製造プロセスを簡単化するために設
けられたものである。図４に示す構成では、第１ＮＭＯ
Ｓトランジスタ４４のドレイン・ソース間やドレイン・
ゲート間に第１電源電位Ｖ１よりも高い電位Ｖｘが印加
される場合がある。すなわち、第３ＰＭＯＳトランジス
タ４０がオンすると、第１ＮＭＯＳトランジスタ４４の
ドレインにはＶ１（例えば５Ｖ）が印加されるので、第
１ＮＭＯＳトランジスタ４４のドレイン・ソース間は５
Ｖとなり、また第２ＮＭＯＳトランジスタ４６のゲート
・ソース間も５Ｖとなる。更に、第４ＰＭＯＳトランジ
スタ４２のドレイン・ゲート間も５Ｖとなる。従って、
これらのトランジスタは上記５Ｖを考慮した耐圧を有す
るようなサイズ（例えば、ゲート酸化膜の厚さ）を有す
る必要がある。
ＭＯＳトランジスタ５２は、第２電源回路２４を構成す
る各ＭＯＳトランジスタの耐圧（サイズ）を下げてすべ
て同じ耐圧にして、製造プロセスを簡単化するために設
けられたものである。図４に示す構成では、第１ＮＭＯ
Ｓトランジスタ４４のドレイン・ソース間やドレイン・
ゲート間に第１電源電位Ｖ１よりも高い電位Ｖｘが印加
される場合がある。すなわち、第３ＰＭＯＳトランジス
タ４０がオンすると、第１ＮＭＯＳトランジスタ４４の
ドレインにはＶ１（例えば５Ｖ）が印加されるので、第
１ＮＭＯＳトランジスタ４４のドレイン・ソース間は５
Ｖとなり、また第２ＮＭＯＳトランジスタ４６のゲート
・ソース間も５Ｖとなる。更に、第４ＰＭＯＳトランジ
スタ４２のドレイン・ゲート間も５Ｖとなる。従って、
これらのトランジスタは上記５Ｖを考慮した耐圧を有す
るようなサイズ（例えば、ゲート酸化膜の厚さ）を有す
る必要がある。
【００３０】これに対し、図５に示す第３ＮＭＯＳトラ
ンジスタ５０及び第４ＮＭＯＳトランジスタ５２を設け
ることによって、すべてのＭＯＳトランジスタは第１電
源電圧Ｖ１を考慮した耐圧を有するようなサイズであれ
ば良い。第３ＮＭＯＳトランジスタ５０のソース電位
は、ゲート電位すなわち第３電源電圧Ｖ３からそのしき
い値を引いたレベルである。従って、第３ＮＭＯＳトラ
ンジスタ５０のドレイン電位が第１電源電位Ｖ１であっ
ても、第３ＮＭＯＳトランジスタ５０のソース電位はゲ
ート電位Ｖ３よりしきい値だけ低い値となる。この結
果、第１ＮＭＯＳトランジスタ４４のドレインや第２Ｎ
ＭＯＳトランジスタ４６のゲートは第１電源電位Ｖ１よ
りも高い電位Ｖｘ（例えば５Ｖ）になることはない。同
様に、第４ＰＭＯＳトランジスタ４２のゲート電位は、
第１電源電位Ｖ１よりそのしきい値だけ低いので、端子
２６にＶ１を超える電位Ｖｘが与えられても、第４ＰＭ
ＯＳトランジスタ４２のゲート電位は第１電源電位Ｖ１
からそのしきい値を引いたレベルを超えることはない。
ンジスタ５０及び第４ＮＭＯＳトランジスタ５２を設け
ることによって、すべてのＭＯＳトランジスタは第１電
源電圧Ｖ１を考慮した耐圧を有するようなサイズであれ
ば良い。第３ＮＭＯＳトランジスタ５０のソース電位
は、ゲート電位すなわち第３電源電圧Ｖ３からそのしき
い値を引いたレベルである。従って、第３ＮＭＯＳトラ
ンジスタ５０のドレイン電位が第１電源電位Ｖ１であっ
ても、第３ＮＭＯＳトランジスタ５０のソース電位はゲ
ート電位Ｖ３よりしきい値だけ低い値となる。この結
果、第１ＮＭＯＳトランジスタ４４のドレインや第２Ｎ
ＭＯＳトランジスタ４６のゲートは第１電源電位Ｖ１よ
りも高い電位Ｖｘ（例えば５Ｖ）になることはない。同
様に、第４ＰＭＯＳトランジスタ４２のゲート電位は、
第１電源電位Ｖ１よりそのしきい値だけ低いので、端子
２６にＶ１を超える電位Ｖｘが与えられても、第４ＰＭ
ＯＳトランジスタ４２のゲート電位は第１電源電位Ｖ１
からそのしきい値を引いたレベルを超えることはない。
【００３１】この結果、各ＭＯＳトランジスタのゲート
・ドレイン間、ゲート・ソース間、ゲート・バックゲー
ト（ウェル）間及びソース・ドレイン間のいずれもが第
１電源電圧Ｖ１より低い電圧を受けることになる。よっ
て、各トランジスタを同一耐圧（Ｖ１に耐える耐圧）、
同一サイズで構成することができる。図３（Ｃ）は、図
５に示す構成における第１電源電位Ｖ１、端子２６の電
位Ｖｘ、プル・アップ用ＰＭＯＳトランジスタ２０のゲ
ート電位Ｖｇ、第３ＮＭＯＳトランジスタ５０のソース
電位Ｖｎ１、及び第４ＰＭＯＳトランジスタ４２のゲー
ト電位Ｖｎ２の変化を示す図である。
・ドレイン間、ゲート・ソース間、ゲート・バックゲー
ト（ウェル）間及びソース・ドレイン間のいずれもが第
１電源電圧Ｖ１より低い電圧を受けることになる。よっ
て、各トランジスタを同一耐圧（Ｖ１に耐える耐圧）、
同一サイズで構成することができる。図３（Ｃ）は、図
５に示す構成における第１電源電位Ｖ１、端子２６の電
位Ｖｘ、プル・アップ用ＰＭＯＳトランジスタ２０のゲ
ート電位Ｖｇ、第３ＮＭＯＳトランジスタ５０のソース
電位Ｖｎ１、及び第４ＰＭＯＳトランジスタ４２のゲー
ト電位Ｖｎ２の変化を示す図である。
【００３２】図６は、本発明によるシステムの一例を示
すブロック図である。図示するシステムは、回路基板１
００である。回路基板１００は半導体装置１１０Ａ、１
１０Ｂを有し、これらはバス１０で電気的に接続されて
いる。実際には、より多くの半導体装置が設けられてい
るのが一般的であるが、便宜上この２つの半導体装置の
みを図示する。半導体装置１１０Ａは、電源端子１３２
を介して例えば３．３Ｖ（＝Ｖ１）を受け動作する。半
導体装置１１０Ｂは、電源端子１３０を介して例えば５
Ｖを受け動作する。半導体装置１１０Ｂは、データをバ
ス１０に出力する際、バス１０の電位をデータの値に応
じて０Ｖ又は５Ｖに設定する。半導体装置１１０Ａは、
データをバス１０に出力する際、バス１０の電位をデー
タの値に応じて０Ｖ又は３．３Ｖに設定する。通常、半
導体装置の出力側インタフェースは出力バッファ（例え
ば、ＣＭＯＳインバータ）を有し、データに応じてバス
１０を電源電位又はグランドに設定する。
すブロック図である。図示するシステムは、回路基板１
００である。回路基板１００は半導体装置１１０Ａ、１
１０Ｂを有し、これらはバス１０で電気的に接続されて
いる。実際には、より多くの半導体装置が設けられてい
るのが一般的であるが、便宜上この２つの半導体装置の
みを図示する。半導体装置１１０Ａは、電源端子１３２
を介して例えば３．３Ｖ（＝Ｖ１）を受け動作する。半
導体装置１１０Ｂは、電源端子１３０を介して例えば５
Ｖを受け動作する。半導体装置１１０Ｂは、データをバ
ス１０に出力する際、バス１０の電位をデータの値に応
じて０Ｖ又は５Ｖに設定する。半導体装置１１０Ａは、
データをバス１０に出力する際、バス１０の電位をデー
タの値に応じて０Ｖ又は３．３Ｖに設定する。通常、半
導体装置の出力側インタフェースは出力バッファ（例え
ば、ＣＭＯＳインバータ）を有し、データに応じてバス
１０を電源電位又はグランドに設定する。
【００３３】半導体装置１１０Ａは、プル・アップ回路
１２０、バッファ１２及び内部回路１２２を有する。バ
ッファ１２は例えば双方向バッファで、端子２６を介し
てバス１０からデータを入力して内部回路１２２に供給
し、内部回路１２２からデータを入力して端子２６を介
してバス１０に出力する。プル・アップ回路１２０は本
発明により構成されたもので、図１に示すように構成さ
れている。すなわち、プル・アップ回路１２０はプル・
アップ用ＰＭＯＳトランジスタ２０、第１電源回路２２
及び第２電源回路２４を有する。第１電源回路２２は図
２に示すように構成され、第２電源回路２４は図４又は
図５に示すように構成されている。
１２０、バッファ１２及び内部回路１２２を有する。バ
ッファ１２は例えば双方向バッファで、端子２６を介し
てバス１０からデータを入力して内部回路１２２に供給
し、内部回路１２２からデータを入力して端子２６を介
してバス１０に出力する。プル・アップ回路１２０は本
発明により構成されたもので、図１に示すように構成さ
れている。すなわち、プル・アップ回路１２０はプル・
アップ用ＰＭＯＳトランジスタ２０、第１電源回路２２
及び第２電源回路２４を有する。第１電源回路２２は図
２に示すように構成され、第２電源回路２４は図４又は
図５に示すように構成されている。
【００３４】プル・アップ回路１２０は前述したように
構成されているので、半導体装置１１０Ｂがバス１０を
ハイレベル（例えば５Ｖ）に駆動しても、電流がバス１
０からプル・アップ回路１２０を介して電源（グランド
を含む）に周り込むことがない。従って、バス１０の電
圧がプル・アップ用の電源電位より高くなってもバスか
らの電流の周り込みは発生せず、トランジスタの耐圧を
大きくすることなく、確実にプル・アップでき、バス１
０やこれに接続されている半導体装置１１０Ｂ等に影響
を与えることがない。
構成されているので、半導体装置１１０Ｂがバス１０を
ハイレベル（例えば５Ｖ）に駆動しても、電流がバス１
０からプル・アップ回路１２０を介して電源（グランド
を含む）に周り込むことがない。従って、バス１０の電
圧がプル・アップ用の電源電位より高くなってもバスか
らの電流の周り込みは発生せず、トランジスタの耐圧を
大きくすることなく、確実にプル・アップでき、バス１
０やこれに接続されている半導体装置１１０Ｂ等に影響
を与えることがない。
【００３５】以上、本発明の実施例を説明した。上記実
施例では、ＭＯＳトランジスタを用いているが、他の電
界効果トランジスタを用いてもよい。また、バイポーラ
トランジスタを用いても同様に構成できる。また、本発
明は、バスとのインタフェースを有するあらゆる半導体
装置を含むものである。更に、上記実施例では、１つの
端子２６として説明したが、通常バス１０は複数ビット
で構成されているので、各バス１０のライン毎にプル・
アップ回路１２０を設けることになる。更に、バスでは
なくても、異なる電位に駆動されるラインにも同様に適
用できる。
施例では、ＭＯＳトランジスタを用いているが、他の電
界効果トランジスタを用いてもよい。また、バイポーラ
トランジスタを用いても同様に構成できる。また、本発
明は、バスとのインタフェースを有するあらゆる半導体
装置を含むものである。更に、上記実施例では、１つの
端子２６として説明したが、通常バス１０は複数ビット
で構成されているので、各バス１０のライン毎にプル・
アップ回路１２０を設けることになる。更に、バスでは
なくても、異なる電位に駆動されるラインにも同様に適
用できる。
【００３６】
【発明の効果】以上説明したように、本発明によれば、
プル・アップ用Ｐチャネル・トランジスタのドレインか
らウェル方向に形成され得る電流パス及びドレインから
ソース方向に形成され得る電流パスにそれぞれ電流が流
れないように制御するので、ドレイン電位がＰチャネル
・トランジスタの電源電位を超えても、無駄な電流が流
れることはなく、信頼性が向上するという効果が得られ
る。
プル・アップ用Ｐチャネル・トランジスタのドレインか
らウェル方向に形成され得る電流パス及びドレインから
ソース方向に形成され得る電流パスにそれぞれ電流が流
れないように制御するので、ドレイン電位がＰチャネル
・トランジスタの電源電位を超えても、無駄な電流が流
れることはなく、信頼性が向上するという効果が得られ
る。
【図１】本発明のプル・アップ回路の構成を示すブロッ
ク図である。
ク図である。
【図２】図１に示すプル・アップ回路の第１電源回路の
一構成例を示す回路図である。
一構成例を示す回路図である。
【図３】図２に示す第１電源回路、図４及び図５にそれ
ぞれ示す第２電源回路の動作を示す波形図である。
ぞれ示す第２電源回路の動作を示す波形図である。
【図４】図１に示すプル・アップ回路の第２電源回路の
一構成例を示す回路図である。
一構成例を示す回路図である。
【図５】図１に示すプル・アップ回路の第２電源回路の
別の構成例を示す回路図である。
別の構成例を示す回路図である。
【図６】本発明の半導体装置を用いて構成したシステム
の一構成例を示す図である。
の一構成例を示す図である。
【図７】従来のプル・アップ回路を用いた半導体装置を
用いて構成したシステムの一構成例を示す図である。
用いて構成したシステムの一構成例を示す図である。
２０ プル・アップ用ＰチャネルＭＯＳトランジスタ
２２ 第１電源回路
２４ 第２電源回路
─────────────────────────────────────────────────────
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
G06F 3/00
H03K 19/0175
Claims (12)
- 【請求項１】 端子を介してバスに接続されるドレイン
と、ソースと、ゲートと、ウェルとを有するＰチャネル
・トランジスタと、 前記Ｐチャネル・トランジスタのドレイン電圧が前記Ｐ
チャネル・トランジスタのソース電圧よりも高いとき
に、前記ドレインからウェルの方向に形成されるパスと
前記ドレインから前記ソースの方向に形成されるパスと
に電流が流れないように前記Ｐチャネル・トランジスタ
を制御すると共に、 前記Ｐチャネル・トランジスタのドレイン電圧が前記Ｐ
チャネル・トランジスタのソース電圧よりも低いとき
に、前記ドレインから前記ソースの方向に形成されるパ
スに常に電流が流れるように前記Ｐチャネル・トランジ
スタを制御する制御回路と を有することを特徴とするプ
ル・アップ回路。 - 【請求項２】 端子を介してバスに接続されるドレイン
と、第１電源配線を介して第１電源電位Ｖ１が供給され
るソースと、ゲートと、バックゲートとを有するＰチャ
ネル・トランジスタと、 前記第１電源電位と前記バスに接続される前記端子を介
して前記ドレインに供給される端子電位Ｖｘのうちのい
ずれか高い方の電位に略等しい電位をウェル電位Ｖｗと
して生成し、前記ウェル電位を前記バックゲートに供給
する 第１電源回路と、前記端子電位が前記第１電源電位より高いときに、前記
端子電位と略等しい電位をゲート電位として生成すると
ともに、前記端子電位が前記第１電源電位より低いとき
に、前記第１電源電位より低く第２電源配線を介して供
給される第２電源電位と略等しい電位を前記ゲート電位
として生成し、前記ゲート電位を前記ゲートに供給する
第２電源回路とを有するプル・アップ回路であって、 前記端子電位が前記第１電源電位より低いときには、前
記Ｐチャネル・トランジスタの前記バックゲートの電位
は前記第１電源電位に固定されるとともに、前記Ｐチャ
ネル・トランジスタの前記ゲートの電位は前記第２電源
電位に固定され、前記Ｐチャネル・トランジスタが常に
オン状態に保持される ことを特徴とするプル・アップ回
路。 - 【請求項３】 前記Ｐプル・アップ用チャネル・トラン
ジスタは、前記電位Ｖｘが前記第１電源電位Ｖ１を超え
た時にオフし、前記電位Ｖｘが前記第１電源電位Ｖ１よ
り低い時にオンするしきい値を有することを特徴とする
請求項２記載のプル・アップ回路。 - 【請求項４】 前記第１電源回路は、 前記第１電源配線と前記バックゲートとの間に設けら
れ、Ｖｘ＞Ｖ１の時にオフし、Ｖｘ＜Ｖ１の時にオンす
る第１スイッチ素子と、 前記端子とバックゲートとの間に設けられ、Ｖｘ＞Ｖ１
の時にオンし、Ｖｘ＜Ｖ１の時にオフする第２スイッチ
素子とを有することを特徴とする請求項２記載のプル・
アップ回路。 - 【請求項５】 前記第１スイッチ素子は、そのバックゲ
ートに前記ウェル電位Ｖｗが供給され、そのゲートに前
記電位Ｖｘが供給される第１Ｐチャネル・トランジスタ
であり、 前記第２スイッチ素子は、そのバックゲートに前記ウェ
ル電位Ｖｗが供給され、そのゲートに前記第１電源電位
Ｖ１が供給される第２Ｐチャネル・トランジスタである
ことを特徴とする請求項３記載のプル・アップ回路。 - 【請求項６】 前記第２電源回路は、 前記端子と前記プル・アップ用Ｐチャネル・トランジス
タのゲートとの間に設けられ、Ｖｘ＞Ｖ１の時にオンと
なり、Ｖｘ＜Ｖ１の時にオフとなる第３スイッチ素子
と、 前記プル・アップ用Ｐチャネル・トランジスタのゲート
と前記第２電源配線との間に設けられた第４スイッチ素
子と、 Ｖｘ＞Ｖ１の時に前記第４スイッチ素子をオフし、Ｖｘ
＜Ｖ１の時に前記第４スイッチ素子をオンにするスイッ
チ制御回路とを有することを特徴とする請求項２ないし
５のいずれか一項記載のプル・アップ回路。 - 【請求項７】 前記第３スイッチ素子は、そのバックゲ
ートに前記ウェル電位Ｖｗが供給され、そのゲートに前
記電位Ｖ１が供給される第３Ｐチャネル・トランジスタ
であり、 前記第４スイッチ素子は、そのゲート電位が前記スイッ
チ制御回路により制御される第１Ｎチャネル・トランジ
スタであることを特徴とする請求項６記載のプル・アッ
プ回路。 - 【請求項８】 前記スイッチ制御回路は、 前記第１電源配線と前記第４スイッチ素子の制御端子と
の間に接続され、Ｖｘ＞Ｖ１の時にオフし、Ｖｘ＜Ｖ１
の時にオンする第５スイッチ素子と、 前記第２電源配線と前記第４スイッチ素子の制御端子と
の間に接続され、Ｖｘ＞Ｖ１の時にオンし、Ｖｘ＜Ｖ１
の時にオフする第６スイッチ素子とを有することを特徴
とする請求項６又は７に記載のプル・アップ回路。 - 【請求項９】 前記第５スイッチ素子は、そのゲートに
前記電位Ｖｘが供給される第４Ｐチャネル・トランジス
タであり、 前記第６スイッチ素子は、そのゲートに前記ゲート電位
Ｖｇが供給される第２Ｎチャネル・トランジスタである
ことを特徴とする請求項８記載のプル・アップ回路。 - 【請求項１０】 前記第３スイッチ素子及び前記プル・
アップ用Ｐチャネル・トランジスタのゲートの接続点
と、前記第４スイッチ素子及び第６スイッチ素子の接続
点との間に設けられ、そのゲートに前記第４スイッチ素
子がオンする時にオンとなるように第３電源配線を介し
て供給される第３電源電位Ｖ３が供給される第３Ｎチャ
ネル・トランジスタと、 前記第５スイッチ素子と前記端子との間に設けられ、そ
のゲートに前記第１電源電位Ｖ１が供給される第４Ｎチ
ャネル・トランジスタとを有することを特徴とする請求
項８又は９記載のプル・アップ回路。 - 【請求項１１】 請求項１ないし１０のいずれか一項の
プル・アップ回路を具備することを特徴とする半導体装
置。 - 【請求項１２】 異なる電源電圧で駆動される複数の半
導体装置と、これらを接続するバスとを有する回路基板
であって、 前記複数の半導体装置の少なくとも１つは、請求項１な
いし１０のいずれか一項記載のプル・アップ回路を具備
することを特徴とするシステム。
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|---|---|---|---|
| JP10979197A JP3400294B2 (ja) | 1997-04-25 | 1997-04-25 | プル・アップ回路及び半導体装置 |
| DE69738366T DE69738366T2 (de) | 1997-04-25 | 1997-10-28 | Pull-Up-Schaltung und damit ausgerüstete Halbleitervorrichtung |
| EP97308600A EP0874462B1 (en) | 1997-04-25 | 1997-10-28 | Pull-up circuit and semiconductor device using the same |
| US08/964,461 US5966044A (en) | 1997-04-25 | 1997-11-04 | Pull-up circuit and semiconductor device using the same |
| TW086116627A TW367611B (en) | 1997-04-25 | 1997-11-07 | Pull-up circuit and semiconductor device using the same |
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|---|---|---|---|
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| Publication Number | Publication Date |
|---|---|
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ID=14519320
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| Application Number | Title | Priority Date | Filing Date |
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| US6771095B1 (en) * | 2002-11-22 | 2004-08-03 | Analog Devices, Inc. | Level translating digital switch |
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|---|---|---|---|---|
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| JPH05167427A (ja) * | 1991-12-13 | 1993-07-02 | Toshiba Corp | レベルシフト回路 |
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