JPH04120817A - Ｌｓｉ回路の出力バッファ回路 - Google Patents
Ｌｓｉ回路の出力バッファ回路Info
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- JPH04120817A JPH04120817A JP2241415A JP24141590A JPH04120817A JP H04120817 A JPH04120817 A JP H04120817A JP 2241415 A JP2241415 A JP 2241415A JP 24141590 A JP24141590 A JP 24141590A JP H04120817 A JPH04120817 A JP H04120817A
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- 239000003990 capacitor Substances 0.000 claims abstract description 13
- 230000008054 signal transmission Effects 0.000 claims description 10
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 9
- 230000005540 biological transmission Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 12
- 208000035795 Hypocalcemic vitamin D-dependent rickets Diseases 0.000 description 10
- 208000033584 type 1 vitamin D-dependent rickets Diseases 0.000 description 10
- 230000000694 effects Effects 0.000 description 3
- 230000007423 decrease Effects 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 102100036285 25-hydroxyvitamin D-1 alpha hydroxylase, mitochondrial Human genes 0.000 description 1
- 101000875403 Homo sapiens 25-hydroxyvitamin D-1 alpha hydroxylase, mitochondrial Proteins 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0008—Arrangements for reducing power consumption
- H03K19/0013—Arrangements for reducing power consumption in field effect transistor circuits
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- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00346—Modifications for eliminating interference or parasitic voltages or currents
- H03K19/00361—Modifications for eliminating interference or parasitic voltages or currents in field effect transistor circuits
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業−１−の利用分野〕
この発明は、ＬＳＩ回路、特にマスクスライスＬＳＩ回
路の出力バッファ回路に関するものである。
路の出力バッファ回路に関するものである。
第６図は従来の出力バッファ回路を具えたマスクスライ
スＬＳＩ回路の一例を示す図である。同図において、■
は内部論理回路部、２はバッファ回路である。内部論理
回路部１の出力部はＰチャンネルＭＯＳＦＥＴ（以下、
ＰＭＯ３と略称す）３とＮチャンネルＭＯＳＦＥＴ（以
下、ＮＭＯ３と略称す）４とによって構成された出力０
Ｍ０３回路ｌＯからなり、ＰＭＯ３３のソース電極は例
えばＶｏｏｌ−３，３Ｖの第１の電源５に接続され、Ｎ
ＭＯ３４のソース電極は接地電位点ＧＮＤに接続され、
各ゲート電極の相互接続点７は他の内部論理回路部（図
示せず）に接続され、各トレイン電極の相互接続点８は
／久ツファ回路２の第１のＣＭＯ８回路１４を構成する
ＰＭＯ３ＩＩとＮＭＯ３１２のゲート電極相互接続点１
３に接続されている。
スＬＳＩ回路の一例を示す図である。同図において、■
は内部論理回路部、２はバッファ回路である。内部論理
回路部１の出力部はＰチャンネルＭＯＳＦＥＴ（以下、
ＰＭＯ３と略称す）３とＮチャンネルＭＯＳＦＥＴ（以
下、ＮＭＯ３と略称す）４とによって構成された出力０
Ｍ０３回路ｌＯからなり、ＰＭＯ３３のソース電極は例
えばＶｏｏｌ−３，３Ｖの第１の電源５に接続され、Ｎ
ＭＯ３４のソース電極は接地電位点ＧＮＤに接続され、
各ゲート電極の相互接続点７は他の内部論理回路部（図
示せず）に接続され、各トレイン電極の相互接続点８は
／久ツファ回路２の第１のＣＭＯ８回路１４を構成する
ＰＭＯ３ＩＩとＮＭＯ３１２のゲート電極相互接続点１
３に接続されている。
パンファ回路２は前述の第１のＣＭＯ３回路Ｉ４と、Ｐ
ＭＯ３Ｉ５とＮＭＯ３１Ｇとによって構成された第２の
ＣＭＯ３回路１７とを含み、ＰＭＯ３ＩＩ。
ＭＯ３Ｉ５とＮＭＯ３１Ｇとによって構成された第２の
ＣＭＯ３回路１７とを含み、ＰＭＯ３ＩＩ。
ＰＭＯ３１５（７）各ソース電極は例えばＶ ＤＤ２
＝ ５．ＯＶの第２の電源２２に接続され、ＮＭＯ３１
２、ＮＭＯ３１Ｇの各ソース電極は接地電位点ＧＮＤに
接続されている。第１のＣＭＯ３回路１４のＰＭＯ３Ｉ
ＩとＮＭＯ３１２のドレイン電極相互接続点１８は第２
のＣＭＯ３回路１７のＰＭＯ３１５とＮＭＯ３１６のゲ
ート電極相互接続点１９に接続され、ＰＭＯ３１５とＮ
ＭＯ３１Ｇのドレイン電極相互接続点２０は外部接続用
端子２１に接続されている。
＝ ５．ＯＶの第２の電源２２に接続され、ＮＭＯ３１
２、ＮＭＯ３１Ｇの各ソース電極は接地電位点ＧＮＤに
接続されている。第１のＣＭＯ３回路１４のＰＭＯ３Ｉ
ＩとＮＭＯ３１２のドレイン電極相互接続点１８は第２
のＣＭＯ３回路１７のＰＭＯ３１５とＮＭＯ３１６のゲ
ート電極相互接続点１９に接続され、ＰＭＯ３１５とＮ
ＭＯ３１Ｇのドレイン電極相互接続点２０は外部接続用
端子２１に接続されている。
次に第６図の回路の動作を説明する。マスクスライスＬ
ＳＩに印加された入力信号が内部論理回路部１において
演算され、出力０Ｍ０３回路１０のＰＭＯ５３、ＮＭＯ
３４のいずれか一方が導通状態になり、」−配向部論理
回路部１の演算結果を表わす出力信号として、トレイン
電極相互接続点８より第１の電源電圧レベルＶＤＤＩ
あるいは接地電位Ｇ Ｎ Ｄレベルの信号をパンファ回
路２の第１ｃＭＯ５回路１４に伝達する。バッファ回路
２の第１ＣＭＯ３回路１４は、内部論理回路部１の出力
ＣＭＯ８回路ＩＯから供給される出力信号を第２の電源
’ｉ（ｊ 圧レベルＶ ＤＤ２あるいはＧＮＤレベルの
信号として第２ＣＭＯ３回路１７に伝達する。第２ＣＭ
Ｏ３回路１７を構成するＰＭＯ３Ｉ５、ＮＭＯ３１６と
してハ共に相互コンタクタンスの高いトランジスタか用
いられ、該第２ＣＭＯ３回路１７はマスクスライスＬＳ
Ｉ外部の負荷を駆動するのに充分な大きさの電力をもっ
た第２の電源電圧レベルＶ ＤＤ２ あるいはＧＮＤレ
ヘレベ信じ−を外部接続用端子２１に伝達する。
ＳＩに印加された入力信号が内部論理回路部１において
演算され、出力０Ｍ０３回路１０のＰＭＯ５３、ＮＭＯ
３４のいずれか一方が導通状態になり、」−配向部論理
回路部１の演算結果を表わす出力信号として、トレイン
電極相互接続点８より第１の電源電圧レベルＶＤＤＩ
あるいは接地電位Ｇ Ｎ Ｄレベルの信号をパンファ回
路２の第１ｃＭＯ５回路１４に伝達する。バッファ回路
２の第１ＣＭＯ３回路１４は、内部論理回路部１の出力
ＣＭＯ８回路ＩＯから供給される出力信号を第２の電源
’ｉ（ｊ 圧レベルＶ ＤＤ２あるいはＧＮＤレベルの
信号として第２ＣＭＯ３回路１７に伝達する。第２ＣＭ
Ｏ３回路１７を構成するＰＭＯ３Ｉ５、ＮＭＯ３１６と
してハ共に相互コンタクタンスの高いトランジスタか用
いられ、該第２ＣＭＯ３回路１７はマスクスライスＬＳ
Ｉ外部の負荷を駆動するのに充分な大きさの電力をもっ
た第２の電源電圧レベルＶ ＤＤ２ あるいはＧＮＤレ
ヘレベ信じ−を外部接続用端子２１に伝達する。
上記のような従来のＬＳＩ回路の出力バッファ回路にお
いて、第１の電源電圧レベルＶＤＤ１ と第２の電源
電圧レベルＶ ［ｌ＋１２ とが実質的に等しい場合、
あるいは両者の電位差が第１ＣＭＯ３回路１４のＰＭＯ
５ＩＩの閾値電圧以下のときは、何の支障もなく信号を
伝達することができる。しかし、近年、−層高性能化さ
れたマスクスライスＬＳＩを得るために、製造時のトラ
ンジスタノ微細バタン化が進み、電源電圧に対するトラ
ンジスタの耐圧あるいは耐リーク特性を維持することが
難しくなりつ−ある。一方、ＬＳＩ外部のシステムは従
来と同じ高い電源電圧Ｖ ＤＤ２ を用いる方がシステ
ム構成」二部台がよい。このような訳で最近ではＬＳＩ
内部の電源電圧と外部システムとのインタフェース部用
の電源電圧を互いに異ならせる試みがなされている。こ
のような場合、前述の第６図の例について言えば、内部
論理回路部１の出力０Ｍ０３回路１０のＰＭＯ３３がオ
ンになってドレイン電極相互接続点８の電位がＶ ｏｏ
＋ になったとき、バッファ回路２の第１ｃＭＯ５回路
１斗のＰＭＯ３ＩＩのゲート電極の電位は上記のＶＤＤ
Ｉ 、ソース電極の電位はＶ ［ｌＤ２ となり、Ｖ
［ｌＤＩ とＶ ＤＤ２ との電位差が上記ＰＭＯ３
ＩＩの閾値電圧以にとなると、ＰＭＯ３ＩＩはターンオ
フせず、一方ＮＭＯ３１２はオン状ＩＥで、結局ＰＭＯ
３ＩＩ、ＮＭＯ３１２が共にオン状７ｍになって、第２
ＣＭＯ３回路１７に正確な電位レベルの信号を伝達する
ことができず、また、上記共にオン状態にあるＰＭＯ３
ＩＩとＮＭＯ３１２を通して漏洩電流が流れ、ＬＳＩ全
体の消費電力が増大する等の問題があった。
いて、第１の電源電圧レベルＶＤＤ１ と第２の電源
電圧レベルＶ ［ｌ＋１２ とが実質的に等しい場合、
あるいは両者の電位差が第１ＣＭＯ３回路１４のＰＭＯ
５ＩＩの閾値電圧以下のときは、何の支障もなく信号を
伝達することができる。しかし、近年、−層高性能化さ
れたマスクスライスＬＳＩを得るために、製造時のトラ
ンジスタノ微細バタン化が進み、電源電圧に対するトラ
ンジスタの耐圧あるいは耐リーク特性を維持することが
難しくなりつ−ある。一方、ＬＳＩ外部のシステムは従
来と同じ高い電源電圧Ｖ ＤＤ２ を用いる方がシステ
ム構成」二部台がよい。このような訳で最近ではＬＳＩ
内部の電源電圧と外部システムとのインタフェース部用
の電源電圧を互いに異ならせる試みがなされている。こ
のような場合、前述の第６図の例について言えば、内部
論理回路部１の出力０Ｍ０３回路１０のＰＭＯ３３がオ
ンになってドレイン電極相互接続点８の電位がＶ ｏｏ
＋ になったとき、バッファ回路２の第１ｃＭＯ５回路
１斗のＰＭＯ３ＩＩのゲート電極の電位は上記のＶＤＤ
Ｉ 、ソース電極の電位はＶ ［ｌＤ２ となり、Ｖ
［ｌＤＩ とＶ ＤＤ２ との電位差が上記ＰＭＯ３
ＩＩの閾値電圧以にとなると、ＰＭＯ３ＩＩはターンオ
フせず、一方ＮＭＯ３１２はオン状ＩＥで、結局ＰＭＯ
３ＩＩ、ＮＭＯ３１２が共にオン状７ｍになって、第２
ＣＭＯ３回路１７に正確な電位レベルの信号を伝達する
ことができず、また、上記共にオン状態にあるＰＭＯ３
ＩＩとＮＭＯ３１２を通して漏洩電流が流れ、ＬＳＩ全
体の消費電力が増大する等の問題があった。
この発明は上記のような問題点を解消するためになされ
たもので、マスクスライスＬＳＩ回路の内部論理回路部
の信号を正確に出力バッファ部に伝達できると共に出力
バッファ回路は伝達された信号を正確に外部システムに
伝達することができ、しかも出力バッファ回路において
不所望な漏洩電流か流れるのを防止したＬＳＩ回路の出
力バッファ回路を得ることを目的とする。
たもので、マスクスライスＬＳＩ回路の内部論理回路部
の信号を正確に出力バッファ部に伝達できると共に出力
バッファ回路は伝達された信号を正確に外部システムに
伝達することができ、しかも出力バッファ回路において
不所望な漏洩電流か流れるのを防止したＬＳＩ回路の出
力バッファ回路を得ることを目的とする。
この発明によるＬＳＩ回路の出力バッフ７回路は、内部
論理回路部から供給される第１のレベル、第２のレベル
のいずれか一方のレベルの信号に応じてバッファ回路中
の第１ＣＭＯ３回路の２ＭＯ３を確実にターンオフする
のに充分なレベルをもった制御電圧を生成する制御信号
発生回路を含む制御回路と、」二記制御電圧により上記
第１ＣＭＯ３回路中の２ＭＯ３がターンオフすると、上
記内部論理回路部から供給される信号が上記一方のレベ
ルにある間、上記制御電圧の変化には関係なく一］二足
第１ＣＭＯ３回路の２ＭＯ３をオフ状態に維持するのに
充分なレベルの信号を上記ＰＭＯ３のゲート電極に供給
する帰還回路とからなっている。
論理回路部から供給される第１のレベル、第２のレベル
のいずれか一方のレベルの信号に応じてバッファ回路中
の第１ＣＭＯ３回路の２ＭＯ３を確実にターンオフする
のに充分なレベルをもった制御電圧を生成する制御信号
発生回路を含む制御回路と、」二記制御電圧により上記
第１ＣＭＯ３回路中の２ＭＯ３がターンオフすると、上
記内部論理回路部から供給される信号が上記一方のレベ
ルにある間、上記制御電圧の変化には関係なく一］二足
第１ＣＭＯ３回路の２ＭＯ３をオフ状態に維持するのに
充分なレベルの信号を上記ＰＭＯ３のゲート電極に供給
する帰還回路とからなっている。
この発明のＬＳＩ回路の出力バッファ回路では、内部論
理回路から供給される信号により、制御回路はバッファ
回路の第１の０Ｍ０３回路の２ＭＯ５を確実にターンオ
フする制御電圧を発生し、」二記ＰＭＯ３がターンオフ
した後は帰還回路の作用により」二記ターンオフした２
ＭＯ３をオフ状態に維持するのに必要なレベルの電圧を
該ターンオフした２ＭＯ５のゲート電極に供給する。従
って、ＬＳＩ回路内部の電源電圧と外部システムとのイ
ンタフェース部用の電源電圧とを異ならせても、信号を
正確に伝達することができる。
理回路から供給される信号により、制御回路はバッファ
回路の第１の０Ｍ０３回路の２ＭＯ５を確実にターンオ
フする制御電圧を発生し、」二記ＰＭＯ３がターンオフ
した後は帰還回路の作用により」二記ターンオフした２
ＭＯ３をオフ状態に維持するのに必要なレベルの電圧を
該ターンオフした２ＭＯ５のゲート電極に供給する。従
って、ＬＳＩ回路内部の電源電圧と外部システムとのイ
ンタフェース部用の電源電圧とを異ならせても、信号を
正確に伝達することができる。
先づ、この発明のＬＳＩ回路のバッファ回路の基本構成
を第１図のブロック図を参照して説明する。
を第１図のブロック図を参照して説明する。
同図で、内部論理回路部１はＶ ＤＤＩ レベルある
いはＧＮＤレベルの出力信号をバッファ回路２の内部信
号伝達回路５０に供給する。内部信号伝達回路５０は内
部論理回路部１から供給された信号を信号選択回路５１
に供給すると共に、制御信号発生回路５２に供給する。
いはＧＮＤレベルの出力信号をバッファ回路２の内部信
号伝達回路５０に供給する。内部信号伝達回路５０は内
部論理回路部１から供給された信号を信号選択回路５１
に供給すると共に、制御信号発生回路５２に供給する。
５４は第１の電源電圧ＶＤＤＩ より高い第２の電源電
圧Ｖ ＤＤ２ で動作する第１０Ｍ０３回路からなる出
力段駆動回路、５５は同じく第２の電源電圧Ｖ’ Ｄ
Ｄ ２ で動作する第２ＣＭＯ３回路からなる出力段、
２１は出力段５５から外部駆動信号が供給される外部接
続用端子である。
圧Ｖ ＤＤ２ で動作する第１０Ｍ０３回路からなる出
力段駆動回路、５５は同じく第２の電源電圧Ｖ’ Ｄ
Ｄ ２ で動作する第２ＣＭＯ３回路からなる出力段、
２１は出力段５５から外部駆動信号が供給される外部接
続用端子である。
制御信号発生回路５２は内部信号伝達回路５０から供給
されるＶＤＤＩ レベルあるいはＧＮＤレベルのいず
れか一方のレベルの信号、例えばＶ ＤＤＩ レベル
の信号に応答して、上記出力段駆動回路５４を上記一方
のレベルに対応する状態、例えば第１ＣＭＯ８回路の２
ＭＯ３をオフ、ＮＭＯ３をオンにするのに充分なレベル
の制御信号を発生し、これを上記信号選択回路５１に供
給する。信号選択回路５１、内部信号伝達回路５０およ
び制御信号発生回路５２は、出力段駆動回路５４の状態
を制御する制御回路を構成する。
されるＶＤＤＩ レベルあるいはＧＮＤレベルのいず
れか一方のレベルの信号、例えばＶ ＤＤＩ レベル
の信号に応答して、上記出力段駆動回路５４を上記一方
のレベルに対応する状態、例えば第１ＣＭＯ８回路の２
ＭＯ３をオフ、ＮＭＯ３をオンにするのに充分なレベル
の制御信号を発生し、これを上記信号選択回路５１に供
給する。信号選択回路５１、内部信号伝達回路５０およ
び制御信号発生回路５２は、出力段駆動回路５４の状態
を制御する制御回路を構成する。
内部論理回路部１から内部信号伝達回路５０に供給され
る信号が前述の一方のレベル、すなわちＶ ＤＤＩ レ
ベルにあると、信号選択回路５１は」二記ＶＤＤＩ
レベルの信号と」二記制御信号とを出力段駆動回路５４
に供給する。これによって出力段駆動回路５４および出
力段５５は一４二記一方のレベルに対応する状態になる
。このとき出力段駆動回路５４の出力に現われる信号レ
ベルは帰還回路５６に供給され、該帰還回路５６は、上
記制御信号には無関係に出力段駆動回路５４を上記−・
方のレベルに対応する状態に維持するのに充分なレベル
の信号を当該出力段駆動回路５４の入力に信号選択回路
５１を通しであるいは直接に供給する。
る信号が前述の一方のレベル、すなわちＶ ＤＤＩ レ
ベルにあると、信号選択回路５１は」二記ＶＤＤＩ
レベルの信号と」二記制御信号とを出力段駆動回路５４
に供給する。これによって出力段駆動回路５４および出
力段５５は一４二記一方のレベルに対応する状態になる
。このとき出力段駆動回路５４の出力に現われる信号レ
ベルは帰還回路５６に供給され、該帰還回路５６は、上
記制御信号には無関係に出力段駆動回路５４を上記−・
方のレベルに対応する状態に維持するのに充分なレベル
の信号を当該出力段駆動回路５４の入力に信号選択回路
５１を通しであるいは直接に供給する。
内部論理回路部１から内部信号伝達回路５０に供給され
る信号が他方のレベル、すなわちＧＮＤレベルになると
、この場合は上記制御信号は出力段駆動回路５４には供
給されることなく該出力段駆動回路５４は上記他方のレ
ベルに対応する状態に反転する。
る信号が他方のレベル、すなわちＧＮＤレベルになると
、この場合は上記制御信号は出力段駆動回路５４には供
給されることなく該出力段駆動回路５４は上記他方のレ
ベルに対応する状態に反転する。
以下、この発明のＬＳＩ回路のバッファ回路を第２図乃
至第４図を参照してさらに詳細に説明する。
至第４図を参照してさらに詳細に説明する。
第２図はこの発明のＬＳＩ回路の出力バッファ回路の第
１の実施例を示す図で、第６図に示す従来の回路と同等
部分については同じ参照番号が伺されている。第１図で
、内部論理回路部ｌの出力０Ｍ０３回路１０のトレイン
電極相互接続点８は／ヘッファ回路２の第１インバータ
２６に詩続港れ、且つライン２５を経て第１ｃＭＯ３回
路１４のＮＭＯＳ１２のゲート電極に接続されている。
１の実施例を示す図で、第６図に示す従来の回路と同等
部分については同じ参照番号が伺されている。第１図で
、内部論理回路部ｌの出力０Ｍ０３回路１０のトレイン
電極相互接続点８は／ヘッファ回路２の第１インバータ
２６に詩続港れ、且つライン２５を経て第１ｃＭＯ３回
路１４のＮＭＯＳ１２のゲート電極に接続されている。
ＮＭＯ３Ｉ２のソース化極は接地電位点ＧＮＤに接続さ
れている。第１のインバータ２６の出力はＮＭＯ３２７
、ＮＭＯ３２８、ＰＭＯ３２９の各ゲート電極に接続さ
れている。第１のインバータ２６の出力はまた第２のイ
ンパーク３０に接続され、該第２のインバータ３０の出
力はＮＭＯ３２８のソース電極Ｓに接続されている。Ｎ
ＭＯ３２８のドレイン電極りはＰＭＯ３２９のドレイン
電極りと共に第１ＣＭＯ５回路１４のＰＭＯ３ＩＩのゲ
ート電極に接続されている。ＰＭＯ３ＫＩのソース電極
はＶ ＤＤ２ の第２の電源２２に接続されている。
れている。第１のインバータ２６の出力はＮＭＯ３２７
、ＮＭＯ３２８、ＰＭＯ３２９の各ゲート電極に接続さ
れている。第１のインバータ２６の出力はまた第２のイ
ンパーク３０に接続され、該第２のインバータ３０の出
力はＮＭＯ３２８のソース電極Ｓに接続されている。Ｎ
ＭＯ３２８のドレイン電極りはＰＭＯ３２９のドレイン
電極りと共に第１ＣＭＯ５回路１４のＰＭＯ３ＩＩのゲ
ート電極に接続されている。ＰＭＯ３ＫＩのソース電極
はＶ ＤＤ２ の第２の電源２２に接続されている。
ＮＭＯ３２７のソース電極Ｓとインバータ３０の出力と
の間にはコンデンサ３１が接続されており、ＮＭＯ３２
７のトレイン電極りはＶ ［ｌＤＩ の第１の電源５に
接続されている。ＮＭＯ３２７のソース電極Ｓとコンデ
ンサ３１との接続点３７はＰＭＯ３２９のソース電極Ｓ
およびＰＭＯ３３２のドレイン電極りに接続されている
。ＰＭＯ３３２のソース電極ＳはＣＭＯ５回路３３を構
成するＰＭＯ３３４とＮＭＯ３３５のドレイン電極相互
接続点３６に接続されている。ＰＭ ＯＳ ３４（７）
ソース電極ＳはＶＤＤ２ （７）第２の電源２２に接続
され、ＮＭＯ３３５のソース電極Ｓは接地電位点ＧＮＤ
に接続され、ＰＭＯ３３４とＮＭＯ３３５のゲート電極
相互接続点３７は第１ＣＭＯ３回路１４のトレイン電極
相互接続点１ｉ−よＶ＼第第２０Ｍ０凹 いる。第２ＣＭＯ３回路１７は従来の回路と同様にＰＭ
Ｏ３１５とＮＭＯ３ＩＧとからなり、ドレイン電極相互
接続点２０は外部接続用端子２１に接続され、ＰＭＯ５
Ｉ５のソース電極ＳはＶ ＤＤ２ の第２の電源２２に
接続され、ＮＭＯ３１６のソース電極Ｓは接地電位点Ｇ
ＮＤに接続されている。なお、ＮＭＯ Ｓ２７、ＮＭＯ
３２８のス（体電極は接地電位点に接続され、ＰＭＯ３
２９、ＰＭＯ３３２の基体電極はＶＤ１１２の第２の電
源に接続されている。他のＰＭＯ３、ＮＭＯ３の基体電
極はいずれもそのソース電極Ｓに接続されている。
の間にはコンデンサ３１が接続されており、ＮＭＯ３２
７のトレイン電極りはＶ ［ｌＤＩ の第１の電源５に
接続されている。ＮＭＯ３２７のソース電極Ｓとコンデ
ンサ３１との接続点３７はＰＭＯ３２９のソース電極Ｓ
およびＰＭＯ３３２のドレイン電極りに接続されている
。ＰＭＯ３３２のソース電極ＳはＣＭＯ５回路３３を構
成するＰＭＯ３３４とＮＭＯ３３５のドレイン電極相互
接続点３６に接続されている。ＰＭ ＯＳ ３４（７）
ソース電極ＳはＶＤＤ２ （７）第２の電源２２に接続
され、ＮＭＯ３３５のソース電極Ｓは接地電位点ＧＮＤ
に接続され、ＰＭＯ３３４とＮＭＯ３３５のゲート電極
相互接続点３７は第１ＣＭＯ３回路１４のトレイン電極
相互接続点１ｉ−よＶ＼第第２０Ｍ０凹 いる。第２ＣＭＯ３回路１７は従来の回路と同様にＰＭ
Ｏ３１５とＮＭＯ３ＩＧとからなり、ドレイン電極相互
接続点２０は外部接続用端子２１に接続され、ＰＭＯ５
Ｉ５のソース電極ＳはＶ ＤＤ２ の第２の電源２２に
接続され、ＮＭＯ３１６のソース電極Ｓは接地電位点Ｇ
ＮＤに接続されている。なお、ＮＭＯ Ｓ２７、ＮＭＯ
３２８のス（体電極は接地電位点に接続され、ＰＭＯ３
２９、ＰＭＯ３３２の基体電極はＶＤ１１２の第２の電
源に接続されている。他のＰＭＯ３、ＮＭＯ３の基体電
極はいずれもそのソース電極Ｓに接続されている。
」二記第２図の実施例で、ライン２５と第１のイン／ヘ
ータ２６が第１図の内部信号伝達回路５０を構成し、Ｎ
ＭＯ３２８とＰＭＯ３２９が信号選択回路５１を構成し
、ＮＭＯ３２７、第２のインバータ３０、コンデンサ３
１が制御信号発生回路５２を構成し、第１ＣＭＯ３回路
１４か出力段駆動回路５４を構成し、第２ＣＭＯ３回路
１７が出力段５５を構成し、ＣＭＯ３回路３３とＰＭＯ
３３２が帰還回路５６を構成する。
ータ２６が第１図の内部信号伝達回路５０を構成し、Ｎ
ＭＯ３２８とＰＭＯ３２９が信号選択回路５１を構成し
、ＮＭＯ３２７、第２のインバータ３０、コンデンサ３
１が制御信号発生回路５２を構成し、第１ＣＭＯ３回路
１４か出力段駆動回路５４を構成し、第２ＣＭＯ３回路
１７が出力段５５を構成し、ＣＭＯ３回路３３とＰＭＯ
３３２が帰還回路５６を構成する。
次に第２図の回路の動作を説明する。内部演算回路部１
における演算結果は、出力０Ｍ０３回路ＩＯのゲート電
極相互接続点７にＶ Ｄｏｌ レベルあるいはＧＮＤ電
位レベルの信号として印加される。
における演算結果は、出力０Ｍ０３回路ＩＯのゲート電
極相互接続点７にＶ Ｄｏｌ レベルあるいはＧＮＤ電
位レベルの信号として印加される。
■出力ＣＭＯ３回路１０のゲート電極相互接続点７にＶ
ＤＤＩ レベルの信号が印加された場合、出力０Ｍ
０３回路１０のＰＭＯ３３がオフ、ＮＭＯ３４がオンに
なり、ドレイン相互接続点８はＧＮＤレベルになる。こ
れによりインバータ２６の出力はＶ ＤＤＩ レベル
、イン／ヘータ３０の出力はＧＮＤレベルになる。
ＤＤＩ レベルの信号が印加された場合、出力０Ｍ
０３回路１０のＰＭＯ３３がオフ、ＮＭＯ３４がオンに
なり、ドレイン相互接続点８はＧＮＤレベルになる。こ
れによりインバータ２６の出力はＶ ＤＤＩ レベル
、イン／ヘータ３０の出力はＧＮＤレベルになる。
出力段駆動回路を構成する第１ＣＭＯ３回路１４へ
のＮＭＯ３１２はオフ、ＮＭＯ３２７、ＮＭＯ３２８は
オン、ＰＭＯ３２９はオフになる。これによって第１ｃ
ＭＯ３回路１４のＰＭＯ３ＩＩのゲート電極にオン状態
のＮＭＯ３２８を経てＧＮＤレベルの信号が供給されて
、該ＰＭＯ３ＩＩはターンオンする。
オン、ＰＭＯ３２９はオフになる。これによって第１ｃ
ＭＯ３回路１４のＰＭＯ３ＩＩのゲート電極にオン状態
のＮＭＯ３２８を経てＧＮＤレベルの信号が供給されて
、該ＰＭＯ３ＩＩはターンオンする。
第１ＣＭＯ５回路１４のＮＭＯ３１２がオフ、ＰＭ０３
１１がオンになると、そのトレイン相互接続点１８はＶ
ＤＤ２ レベルになる。これにより出力段を構成する第
２ＣＭＯ３回路１７のＰＭＯ３１５はオフ、ＮＭＯ３Ｉ
６はオンになって、外部接続用端子２１にＧＮＤレベル
の信号が伝達される。
１１がオンになると、そのトレイン相互接続点１８はＶ
ＤＤ２ レベルになる。これにより出力段を構成する第
２ＣＭＯ３回路１７のＰＭＯ３１５はオフ、ＮＭＯ３Ｉ
６はオンになって、外部接続用端子２１にＧＮＤレベル
の信号が伝達される。
また、ＣＭＯ３回路３３のトレイン電極相互接続点３７
はＶ ＤＤ２ であるから、ＰＭＯ３３４はオフ、８Ｍ
Ｏ３３５はオンになって、ドレイン相互接続点３６はＧ
ＮＤレベルになる。このときＰＭＯ３３２のゲート電極
はＶ ＤＤ２ レベル、ソース電極ＳはＧＮＤレベルで
あるから、該ＰＭＯ３３２はオフである。
はＶ ＤＤ２ であるから、ＰＭＯ３３４はオフ、８Ｍ
Ｏ３３５はオンになって、ドレイン相互接続点３６はＧ
ＮＤレベルになる。このときＰＭＯ３３２のゲート電極
はＶ ＤＤ２ レベル、ソース電極ＳはＧＮＤレベルで
あるから、該ＰＭＯ３３２はオフである。
方、ＮＭＯ３２７のゲート電極はＶ ［１０１となって
おり、トレイン電極りの電位と等しいため、そのソース
電極ＳにはＶ ＤＤＩ から該ＮＭＯ３２７の閾値電圧
ＶＩＮだけ低い電位ＶＤＤＩ −Ｖｒ＋＋か現われる。
おり、トレイン電極りの電位と等しいため、そのソース
電極ＳにはＶ ＤＤＩ から該ＮＭＯ３２７の閾値電圧
ＶＩＮだけ低い電位ＶＤＤＩ −Ｖｒ＋＋か現われる。
このとき、前述のようにＰＭＯ３３２、ＰＭＯ３２９が
共に非導通であり、またインバータ３０の出力の電位は
ＧＮＤレベルであるから、コンデンサ３１には上記の電
位ＶＤＤＩ −ＶＴＨに対応した電荷が蓄積される。
共に非導通であり、またインバータ３０の出力の電位は
ＧＮＤレベルであるから、コンデンサ３１には上記の電
位ＶＤＤＩ −ＶＴＨに対応した電荷が蓄積される。
■出力ＣＭＯ３回路１０のゲート電極相互接続点７にＧ
ＮＤレベルの信号が印加された場合、出力ＣＭＯ３回路
１０のＰＭＯ３３がオン、ＮＭ０３４がオフになり、ト
レイン電極相互接続点８はＶ ＤＤＩ レベルになる
。これによりインバータ２６の出力はＧＮＤレベル、イ
ンバータ３０の出力はＶ Ｄｏｌ レベルになる。
ＮＤレベルの信号が印加された場合、出力ＣＭＯ３回路
１０のＰＭＯ３３がオン、ＮＭ０３４がオフになり、ト
レイン電極相互接続点８はＶ ＤＤＩ レベルになる
。これによりインバータ２６の出力はＧＮＤレベル、イ
ンバータ３０の出力はＶ Ｄｏｌ レベルになる。
第１のＣＭＯ３回路１４のＮＭＯ３１，２はオン、ＮＭ
Ｏ３２７、ＮＭＯ３２８は共にオフ、ＰＭＯ３２９はオ
ンになる。ＮＭＯ３’２７、ＮＭＯ３２８が共にオフに
なり、インバータ３０の出力がＶＤＤＩ レベルにな
ることにより、コンデンサ３１と上記ＮＭＯ３２？のソ
ース電極Ｓとの接続点３７ニは２ＶＤＩｌｌ −ＶＴＮ
（７）レベルの制御信号が発生する。この制御信号はオ
ン状態にあるＰＭＯ３２９を通して第１ＣＭＯ３回路１
４のＰＭＯ３ＩＩのゲート電極に印加される。
Ｏ３２７、ＮＭＯ３２８は共にオフ、ＰＭＯ３２９はオ
ンになる。ＮＭＯ３’２７、ＮＭＯ３２８が共にオフに
なり、インバータ３０の出力がＶＤＤＩ レベルにな
ることにより、コンデンサ３１と上記ＮＭＯ３２？のソ
ース電極Ｓとの接続点３７ニは２ＶＤＩｌｌ −ＶＴＮ
（７）レベルの制御信号が発生する。この制御信号はオ
ン状態にあるＰＭＯ３２９を通して第１ＣＭＯ３回路１
４のＰＭＯ３ＩＩのゲート電極に印加される。
コーチ、前ニ述ヘタヨウニ、Ｖｏｏ＋ ＝ ３．３
Ｖ、ＶＤＴ１２ ＝ ５．ＯＶ トＬ、Ｎ Ｍ ＯＳ
２７（７）閾値電圧ＶＴＮ＝ ０．８Ｖとすると、
ＰＭＯ５１１のゲート電極にはコンデンサ１６よりＰＭ
Ｏ３２９を経て２Ｖ［１Ｄｌ−Ｖ＋＋＋＝２Ｘ３．３−
０．８＝５．８Ｖの電位の制御信号が印加される。−１
−記のように、ＶＤＤ２ ＝ ５．ＯＶテあルカラ、
ＰＭＯ３ＩＩ（７）ゲート電極に印加される上記の電位
５．８Ｖは該ＰＭＯ３１１を完全にターンオフすること
ができる。
Ｖ、ＶＤＴ１２ ＝ ５．ＯＶ トＬ、Ｎ Ｍ ＯＳ
２７（７）閾値電圧ＶＴＮ＝ ０．８Ｖとすると、
ＰＭＯ５１１のゲート電極にはコンデンサ１６よりＰＭ
Ｏ３２９を経て２Ｖ［１Ｄｌ−Ｖ＋＋＋＝２Ｘ３．３−
０．８＝５．８Ｖの電位の制御信号が印加される。−１
−記のように、ＶＤＤ２ ＝ ５．ＯＶテあルカラ、
ＰＭＯ３ＩＩ（７）ゲート電極に印加される上記の電位
５．８Ｖは該ＰＭＯ３１１を完全にターンオフすること
ができる。
第１ＣＭＯ３回路１４のＰＭＯ５ＩＩがオフ、ＮＭＯ８
１２がオンになることによりドレイン相互接続点１８は
ＧＮＤレベルになり、第２ＣＭＯ３回路１７のＰＭＯ５
Ｉ５はオン、ＮＭＯ３１６はオフになり外部接続用端子
２１にはＶ ＤＤ２ レベルの信号が伝達される。
１２がオンになることによりドレイン相互接続点１８は
ＧＮＤレベルになり、第２ＣＭＯ３回路１７のＰＭＯ５
Ｉ５はオン、ＮＭＯ３１６はオフになり外部接続用端子
２１にはＶ ＤＤ２ レベルの信号が伝達される。
また、帰還回路５６を構成するＣＭＯ３回路３３のＰＭ
Ｏ３３４はオン、８ＭＯ３３５はオフになって、ドレイ
ン相互接続点３６はＶ Ｄ０２ レベルになる。このと
きＰＭＯ３３２のケーＩ・電極はＧＮＤレヘレベソース
電極ＳはＶ ＤＤ２ レベルであるから、該ＰＭＯ３３
２はオンになり、そのドレイン電極りにはＶＤＤ２の電
位が現われる。このＶ ＤＤ２の電位はオン状Ｂにある
ＰＭＯ３２９を通して第１ＣＭＯ３回路１４０ＰＭＯ３
ＩＩのゲート電極に印加されるから、コンデンサ３１の
電位が各トランジスタのリク電流により低下しても、上
記ＰＭＯ３ＩＩを完全にオフ状態に維持することができ
る。
Ｏ３３４はオン、８ＭＯ３３５はオフになって、ドレイ
ン相互接続点３６はＶ Ｄ０２ レベルになる。このと
きＰＭＯ３３２のケーＩ・電極はＧＮＤレヘレベソース
電極ＳはＶ ＤＤ２ レベルであるから、該ＰＭＯ３３
２はオンになり、そのドレイン電極りにはＶＤＤ２の電
位が現われる。このＶ ＤＤ２の電位はオン状Ｂにある
ＰＭＯ３２９を通して第１ＣＭＯ３回路１４０ＰＭＯ３
ＩＩのゲート電極に印加されるから、コンデンサ３１の
電位が各トランジスタのリク電流により低下しても、上
記ＰＭＯ３ＩＩを完全にオフ状態に維持することができ
る。
かくして、出力段駆動回路５４を構成するＣＭＯ８回路
１４、出力段５５を構成するＣＭＯ３回路１７等をＬＳ
Ｉ外部の負荷を駆動するのに充分な第２の電源電圧Ｖｏ
ｏ２” （例えば５．ＯＶ）で動作させ、それ以外の回
路を低レベルの第１の電源電圧ＶＤＤＩ（例えば３．３
Ｖ）で動作させても、」二記第１ＣＭＯ８回路１４、第
２ＣＭＯ３回路１７の反転動作を確実に行なわせること
ができる。なお、第１ ＣＭＯ８回路１４のＮＭＯ３１
２のゲートをインバータ３０の出力に接続してもよい。
１４、出力段５５を構成するＣＭＯ３回路１７等をＬＳ
Ｉ外部の負荷を駆動するのに充分な第２の電源電圧Ｖｏ
ｏ２” （例えば５．ＯＶ）で動作させ、それ以外の回
路を低レベルの第１の電源電圧ＶＤＤＩ（例えば３．３
Ｖ）で動作させても、」二記第１ＣＭＯ８回路１４、第
２ＣＭＯ３回路１７の反転動作を確実に行なわせること
ができる。なお、第１ ＣＭＯ８回路１４のＮＭＯ３１
２のゲートをインバータ３０の出力に接続してもよい。
第５図は第２図の回路の各部の信号レベルの変化を表わ
す。同図で、曲線４０は内部論理回路部１の出力０Ｍ０
５回路１０のドレイン電極相互接続点８の電位（信号）
レベルの変化を示し、曲線４１はＮＭＯ３２７のソース
電極Ｓの電位レベルの変化を示し、曲線４２は第１ＣＭ
Ｏ３回路１４のドレイン電極相互接続点１８の電位（信
号）レベルの変化を示す。同図から明らかなように、曲
線４１で示すＮＭＯ８２７のソース電極Ｓの電位レベル
の変化（時点ｔ２、ｔ５）は、インバータ２６の存在に
より曲線４ｏで示す出力０Ｍ０３回路１ｏのドレイン電
極相互接続点８の電位レベルの変化（時点ｔ＋、 ｔ４
）より遅れ、曲線４２で示す２ＨｃＭｏｓ回路１４のド
レイン電極相互接続点１日の電位レベルの変化（時点ｔ
３、ｔ６）は、インバータ３０、ＮＭＯ３２７，２８、
ＰＭＯ３２９の存在によりさらに遅れる。しかし、これ
らの遅れ時間は、出力パンフ７回路２の所要の信号伝達
速度に何らの悪影響をも与えないように２（２定されて
いることは言う迄もない。
す。同図で、曲線４０は内部論理回路部１の出力０Ｍ０
５回路１０のドレイン電極相互接続点８の電位（信号）
レベルの変化を示し、曲線４１はＮＭＯ３２７のソース
電極Ｓの電位レベルの変化を示し、曲線４２は第１ＣＭ
Ｏ３回路１４のドレイン電極相互接続点１８の電位（信
号）レベルの変化を示す。同図から明らかなように、曲
線４１で示すＮＭＯ８２７のソース電極Ｓの電位レベル
の変化（時点ｔ２、ｔ５）は、インバータ２６の存在に
より曲線４ｏで示す出力０Ｍ０３回路１ｏのドレイン電
極相互接続点８の電位レベルの変化（時点ｔ＋、 ｔ４
）より遅れ、曲線４２で示す２ＨｃＭｏｓ回路１４のド
レイン電極相互接続点１日の電位レベルの変化（時点ｔ
３、ｔ６）は、インバータ３０、ＮＭＯ３２７，２８、
ＰＭＯ３２９の存在によりさらに遅れる。しかし、これ
らの遅れ時間は、出力パンフ７回路２の所要の信号伝達
速度に何らの悪影響をも与えないように２（２定されて
いることは言う迄もない。
第３図はこの発明による出力バンファ回路の第２の実施
例を示す。この第２の実施例では、ＮＭＯ３２８のソー
ス電極はインバータ３０の出力ではな＜ ＧＮＤに接続
されている。また、ＰＭＯ３３２のソース電極ＳはＶ
Ｄ０２ レベルの第２の電源２２に直接接続されており
、第２図の出力バッファ回路におけるＣＭＯ３回路３３
は使用されない。
例を示す。この第２の実施例では、ＮＭＯ３２８のソー
ス電極はインバータ３０の出力ではな＜ ＧＮＤに接続
されている。また、ＰＭＯ３３２のソース電極ＳはＶ
Ｄ０２ レベルの第２の電源２２に直接接続されており
、第２図の出力バッファ回路におけるＣＭＯ３回路３３
は使用されない。
この第２の実施例では、第１図の帰還回路５６がＰＭＯ
３３２のみによって構成されている点を除けば、第１図
のブロフク図との対応関係は第２図に示す第１の実施例
と同じである。
３３２のみによって構成されている点を除けば、第１図
のブロフク図との対応関係は第２図に示す第１の実施例
と同じである。
次に、第３図の出力バッファ回路の動作を説明する。
■ＣＭＯ５回路１０のゲー）・電極相互接続点７にＶ
ＤＤＩ レベルの信号が印加された場合、出力０Ｍ０３
回路１０のドレイン電極相互接続点８はＧＮＤレベルに
なり、インバータ２６の出力はＶ ＤＤＩ レベル、
インバータ３０の出カバＧ Ｎ Ｄレベルになる。
ＤＤＩ レベルの信号が印加された場合、出力０Ｍ０３
回路１０のドレイン電極相互接続点８はＧＮＤレベルに
なり、インバータ２６の出力はＶ ＤＤＩ レベル、
インバータ３０の出カバＧ Ｎ Ｄレベルになる。
第１ＣＭＯ３回路１４のＮＭＯ３１２はオフ、ＮＭＯ８
２７、ＮＭＯ３２８はオン、ＰＭＯ３２９はオフになる
。これにより第１ＣＭＯ３回路１４のＰＭＯ３１１のゲ
ート電極にＧＮＤレベルが印加され、該ＰＭＯ３ＩＩは
ターンオンする。
２７、ＮＭＯ３２８はオン、ＰＭＯ３２９はオフになる
。これにより第１ＣＭＯ３回路１４のＰＭＯ３１１のゲ
ート電極にＧＮＤレベルが印加され、該ＰＭＯ３ＩＩは
ターンオンする。
第１ｃＭＯ３回路１１のドレイン電極相互接続点１８は
ＶＤ０２レヘルニナリ、第２ＣＭＯ３回路１７ノドレイ
ン゛屯極相互接続点２０はＧＮＤレベルになり、外部接
続用端子２１にＧＮＤレベルの信号が伝達される。
ＶＤ０２レヘルニナリ、第２ＣＭＯ３回路１７ノドレイ
ン゛屯極相互接続点２０はＧＮＤレベルになり、外部接
続用端子２１にＧＮＤレベルの信号が伝達される。
ドレイン電極相互接続点１８はＶＤＤ２ レベルである
から、ＰＭＯ５３２はオフである。このときコンデ７
サ３１ バー１：、記ＰＭＯ３３２を経テＶＤＤＩ −
ＶＩＮ（７）電位に充電される。
から、ＰＭＯ５３２はオフである。このときコンデ７
サ３１ バー１：、記ＰＭＯ３３２を経テＶＤＤＩ −
ＶＩＮ（７）電位に充電される。
■出力ＣＭＯ３回路１０のゲート電極相互接続点７にＧ
ＮＤレベルの信号が印加された場合出力０Ｍ０５回路】
Ｏのドレイン′７ｆ極相互接続点８はＶ ＤＤＩ レ
ベルになり、インバータ２６の出力はＧＮＤレベル、イ
ンバータ３０の出力はＶ ｏｏ＋ レベルになる。
ＮＤレベルの信号が印加された場合出力０Ｍ０５回路】
Ｏのドレイン′７ｆ極相互接続点８はＶ ＤＤＩ レ
ベルになり、インバータ２６の出力はＧＮＤレベル、イ
ンバータ３０の出力はＶ ｏｏ＋ レベルになる。
第１ＣＭＯ３回路１４のＮＭＯ３Ｉ２はオン ＮＭＯ５
２７、ＮＭＯ５２８はオフ、ＰＭＯ５２９はオンにンな
る。コンデンサ３１とＮＭＯ３２７との接続点３７には
２ Ｖ ＤＤＩ −Ｖ ＋＋−のレベルの制御信号が発
生す２す る。この制御信号はオン状態のＰＭＯ３２９を経て第１
ＣＭＯ３回路１４のＰＭＯ３ＩＩのゲート電極に印加さ
れる。これによってＰＭＯ３ＩＩは完全にタンオフする
。
２７、ＮＭＯ５２８はオフ、ＰＭＯ５２９はオンにンな
る。コンデンサ３１とＮＭＯ３２７との接続点３７には
２ Ｖ ＤＤＩ −Ｖ ＋＋−のレベルの制御信号が発
生す２す る。この制御信号はオン状態のＰＭＯ３２９を経て第１
ＣＭＯ３回路１４のＰＭＯ３ＩＩのゲート電極に印加さ
れる。これによってＰＭＯ３ＩＩは完全にタンオフする
。
ＰＭＯ３ＩＩがオフ、ＮＭＯ３１２がオンでドレイＣＭ
Ｏ３回路１７のドレイン電極はＶ ＤＤ２ レベルに
△ なって、外部接続用端子２１にＶ ＤＤ２ レベルの信
号が伝達される。
Ｏ３回路１７のドレイン電極はＶ ＤＤ２ レベルに
△ なって、外部接続用端子２１にＶ ＤＤ２ レベルの信
号が伝達される。
トレイン電極相互接続点１８がＧＮＤレベルになること
により、ＰＭＯ３３２はオンになり、ＰＭＯ５３２、Ｐ
ＭＯ３２９を経テＶｏｏ２Ｌ／へＪｌ／が第１ＣＭＯ８
回路１】のＰＭＯ３ＩＩのゲート電極に印加されるから
、コンデンサ３１の電位がリークによって低下しても、
」二記ＰＭＯ５ＩＩを完全にオフ状態に維持することが
できる。
により、ＰＭＯ３３２はオンになり、ＰＭＯ５３２、Ｐ
ＭＯ３２９を経テＶｏｏ２Ｌ／へＪｌ／が第１ＣＭＯ８
回路１】のＰＭＯ３ＩＩのゲート電極に印加されるから
、コンデンサ３１の電位がリークによって低下しても、
」二記ＰＭＯ５ＩＩを完全にオフ状態に維持することが
できる。
よって、第３図の出力バッファ回路においても、ＶｏＩ
１１＋、！＝Ｌテ例えば３．３Ｖ 、 Ｖ ［ｌＤ２
として例えば５．Ｏｖの電源電圧を使用しても出力段駆
動回路を構成する第１ＣＭＯ３回路１４、出力段を構成
する第２ＣＭＯ３回路１７の反転動作を確実に行なわせ
ることができる。
１１＋、！＝Ｌテ例えば３．３Ｖ 、 Ｖ ［ｌＤ２
として例えば５．Ｏｖの電源電圧を使用しても出力段駆
動回路を構成する第１ＣＭＯ３回路１４、出力段を構成
する第２ＣＭＯ３回路１７の反転動作を確実に行なわせ
ることができる。
なお、第３図の回路で、第１ＣＭＯ３回路１４のＮＭＯ
３１２のゲートを第２のインバータ３０の出力に接続し
てもよく、ＮＭＯ５２８のゲート電極を第２図の実施例
と同様に第２のインバータ３０の出力に接続してもよい
。また、ＮＭＯ３２８のゲート電極を図示のように第１
のインバータ３０の出力に接続し、ＰＭＯ３３２の代り
に第２図の回路のＣＭＯ３回路３３とＰＭＯ３３２との
組合せ回路を使用してもよい。
３１２のゲートを第２のインバータ３０の出力に接続し
てもよく、ＮＭＯ５２８のゲート電極を第２図の実施例
と同様に第２のインバータ３０の出力に接続してもよい
。また、ＮＭＯ３２８のゲート電極を図示のように第１
のインバータ３０の出力に接続し、ＰＭＯ３３２の代り
に第２図の回路のＣＭＯ３回路３３とＰＭＯ３３２との
組合せ回路を使用してもよい。
第４図はこの発明による出力バッファ回路の第３の実施
例で、第３図の回路における帰還回路を構成するＣＭＯ
３３２のドレイン電極りをＰＭＯ３２９のソース電極で
はなく直接出力段駆動回路を構成する第１ＣＭＯ３回路
１４のゲート電極に接続したものである。
例で、第３図の回路における帰還回路を構成するＣＭＯ
３３２のドレイン電極りをＰＭＯ３２９のソース電極で
はなく直接出力段駆動回路を構成する第１ＣＭＯ３回路
１４のゲート電極に接続したものである。
第４図の回路は各素子間の接続関係が第３図の回路と若
干光なるが、各素子と第１図のプロ、り図との対応関係
は第３図の実施例のそれと同様である。
干光なるが、各素子と第１図のプロ、り図との対応関係
は第３図の実施例のそれと同様である。
第４図の出力パンファ回路も第３図の回路と実質的に同
じ態様で動作することは言う迄もない。
じ態様で動作することは言う迄もない。
第４図の回路において、信号選択回路のＮＭＯＳ２８の
ソース電極をＧＮＤではなく第２図の回路と同様に第２
のインバータ３ｏの出力に接続してもよい。
ソース電極をＧＮＤではなく第２図の回路と同様に第２
のインバータ３ｏの出力に接続してもよい。
第１図に示すこの発明の出力バッファ回路の原理を示す
ブロック図と第２図乃至第４図に示す各実施例の対応関
係を以下に纏めて示す。
ブロック図と第２図乃至第４図に示す各実施例の対応関
係を以下に纏めて示す。
（第２図の実施例）
（第３図の実施例）
（第４図の実施例）
〔発明の効果〕
以」二の説明から明らかなように、この発明のＬＳＩ回
路の出力バッファ回路によれば、ＮＭＯ３２７、インバ
ータ３０、コンデンサ３１により構成される制御信号発
生回路５２の作用によりある信号状態で出力段５５を構
成する第１ＣＭＯ３回路１４のＰＭＯＳ １１を確実に
ターンオフすることができる制御信号を発生することが
でき、ＰＭＯ３ＩＩが一旦ターンオフした後は、」二記
制御信号のレベル変化には関係Ａ：＜ＰＭＯ３３２また
はＰＭＯ３３２とＣＭＯ８回路３３とにより構成された
帰還回路５６を経て供給される帰還信号により」二記Ｐ
ＭＯ３ＩＩのオフ状態なＭ［持することができ、ＬＳＩ
内部の電源電圧Ｖ ００１ として例えば３．３ｖある
いはそれ以下、ＬＳＩ回路の外部インタフェース回路部
、例えば駆動回路５５を構成する第１ＣＭＯ３回路１４
、出力段５５を構成する第２ＣＭＯ３回路１７用の電源
電圧Ｖ ＤＤ２ として５．Ｏｖあるいはそれ以上の電
圧を使用しても、内部論理回路部１から外部接続用端子
２１に正確に信号を伝送することができるという効果が
ある。
路の出力バッファ回路によれば、ＮＭＯ３２７、インバ
ータ３０、コンデンサ３１により構成される制御信号発
生回路５２の作用によりある信号状態で出力段５５を構
成する第１ＣＭＯ３回路１４のＰＭＯＳ １１を確実に
ターンオフすることができる制御信号を発生することが
でき、ＰＭＯ３ＩＩが一旦ターンオフした後は、」二記
制御信号のレベル変化には関係Ａ：＜ＰＭＯ３３２また
はＰＭＯ３３２とＣＭＯ８回路３３とにより構成された
帰還回路５６を経て供給される帰還信号により」二記Ｐ
ＭＯ３ＩＩのオフ状態なＭ［持することができ、ＬＳＩ
内部の電源電圧Ｖ ００１ として例えば３．３ｖある
いはそれ以下、ＬＳＩ回路の外部インタフェース回路部
、例えば駆動回路５５を構成する第１ＣＭＯ３回路１４
、出力段５５を構成する第２ＣＭＯ３回路１７用の電源
電圧Ｖ ＤＤ２ として５．Ｏｖあるいはそれ以上の電
圧を使用しても、内部論理回路部１から外部接続用端子
２１に正確に信号を伝送することができるという効果が
ある。
第１図はこの発明のＬＳＩ回路の出力パンファ回路の原
理を示すブロック図、第２図はこの発明のＬＳＩ回路の
出力バッファ部の第１の実施例の回路図、第３図はこの
発明のＬＳＩ回路の出力バッファ回路の第２の実施例の
回路図、第４図はこの発明のＬＳＩ回路の出力バッファ
回路の第３の実施例の回路図、第５図はこの発明のＬＳ
Ｉ回路の出ｊＪ バッファ回路の主要部分の信号のレベ
ルの変化を示す波形図、第６図は従来のＬＳＩ回路の出
力パフフッ回路の一例を示す回路図である。
理を示すブロック図、第２図はこの発明のＬＳＩ回路の
出力バッファ部の第１の実施例の回路図、第３図はこの
発明のＬＳＩ回路の出力バッファ回路の第２の実施例の
回路図、第４図はこの発明のＬＳＩ回路の出力バッファ
回路の第３の実施例の回路図、第５図はこの発明のＬＳ
Ｉ回路の出ｊＪ バッファ回路の主要部分の信号のレベ
ルの変化を示す波形図、第６図は従来のＬＳＩ回路の出
力パフフッ回路の一例を示す回路図である。
Claims (2)
- （１）低レベルの第１の動作電圧で動作する内部論理回
路から第１のレベルあるいは第２のレベルの信号が択一
的に供給される信号伝達回路と、上記第１の動作電圧よ
り高い第２の動作電圧で動作する外部負荷駆動出力段と
、 上記出力段に駆動用信号を供給する上記第２の動作電圧
で動作する出力段駆動回路と、 上記信号伝達回路から上記第１のレベルの信号に対応す
る第１の信号、あるいは上記第２のレベルの信号に対応
する第２の信号が供給される信号選択回路と、 上記信号伝達回路に結合され、該信号伝達回路から第１
の信号が供給されると、上記出力段駆動回路を、上記内
部論理回路から供給される第１のレベルの信号に対応す
る第１の状態にするのに充分なレベルの制御信号を発生
し、これを上記信号選択回路に供給する制御信号発生回
路と、 上記出力段駆動回路の出力と入力との間に結合されてお
り、該出力段駆動回路が上記第１の状態にあるとき、こ
の状態を維持するのに充分なレベルの信号を該出力段駆
動回路の入力に供給する帰還回路とからなり、 上記信号選択回路は、上記信号伝達回路から上記第１の
信号が供給されるときは上記制御信号発生回路から供給
される制御信号を上記出力段駆動回路に供給して該出力
段駆動回路を上記第１のレベルの信号に対応する第１の
状態にし、上記信号伝達回路から上記第２の信号が供給
されるときは該第２の信号を直接上記出力段駆動回路に
供給して該出力段駆動回路を上記第２のレベルの信号に
対応する第２の状態にする、ＬＳＩ回路の出力バッファ
回路。 - （２）外部負荷駆動出力段および出力段駆動回路はＰチ
ャンネルＭＯＳＦＥＴとＮチャンネルＭＯＳＦＥＴとに
より構成されたＣＭＯＳ回路からなり、上記制御信号発
生回路はコンデンサを含み、信号選択回路から供給され
る第１のレベルの信号に応答して、上記出力段駆動回路
を構成するＣＭＯＳ回路を上記第１のレベルの信号に対
応する第１の状態にするのに充分なレベルの制御信号を
上記コンデンサの両端間に発生させるものである特許請
求の範囲（１）記載のＬＳＩ回路の出力バッファ回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2241415A JPH04120817A (ja) | 1990-09-11 | 1990-09-11 | Ｌｓｉ回路の出力バッファ回路 |
| DE4107870A DE4107870A1 (de) | 1990-09-11 | 1991-03-12 | Ausgangspufferschaltung fuer eine lsi-schaltung |
| US07/734,949 US5136191A (en) | 1990-09-11 | 1991-07-24 | Output buffer circuit for lsi circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2241415A JPH04120817A (ja) | 1990-09-11 | 1990-09-11 | Ｌｓｉ回路の出力バッファ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04120817A true JPH04120817A (ja) | 1992-04-21 |
Family
ID=17073954
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2241415A Pending JPH04120817A (ja) | 1990-09-11 | 1990-09-11 | Ｌｓｉ回路の出力バッファ回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5136191A (ja) |
| JP (1) | JPH04120817A (ja) |
| DE (1) | DE4107870A1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6323702B1 (en) | 1996-10-09 | 2001-11-27 | Samsung Electronics Co., Ltd. | Integrated circuit devices having circuits therein for driving large signal line loads |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3038094B2 (ja) * | 1992-12-24 | 2000-05-08 | 三菱電機株式会社 | 半導体集積回路装置の出力回路 |
| JP3623004B2 (ja) * | 1994-03-30 | 2005-02-23 | 松下電器産業株式会社 | 電圧レベル変換回路 |
| US5436585A (en) * | 1994-05-16 | 1995-07-25 | Intel Corporation | BiNMOS driver circuit with integrated voltage supply conversion |
| JP3213179B2 (ja) * | 1994-10-21 | 2001-10-02 | 東芝マイクロエレクトロニクス株式会社 | 半導体集積回路 |
| US5627487A (en) * | 1995-06-28 | 1997-05-06 | Micron Technology, Inc. | Charge conserving driver circuit for capacitive loads |
| US5614859A (en) * | 1995-08-04 | 1997-03-25 | Micron Technology, Inc. | Two stage voltage level translator |
| JP3192086B2 (ja) * | 1996-04-25 | 2001-07-23 | 日本電気株式会社 | 半導体集積回路 |
| DE19633714C1 (de) * | 1996-08-21 | 1998-02-12 | Siemens Ag | Schnelle, verlustleistungsarme und ECL-kompatible Ausgangs-schaltung in CMOS-Technologie |
| US6057718A (en) * | 1997-02-26 | 2000-05-02 | Micron Technology, Inc. | Method and apparatus for a charge conserving driver circuit for capacitive loads |
| US6335637B1 (en) | 2000-04-03 | 2002-01-01 | International Business Machines Corporation | Two-supply protection circuit |
| US6570401B2 (en) | 2001-01-10 | 2003-05-27 | International Business Machines Corporation | Dual rail power supply sequence tolerant off-chip driver |
| US6559704B1 (en) * | 2001-06-19 | 2003-05-06 | Lsi Logic Corporation | Inverting level shifter with start-up circuit |
| US20040061524A1 (en) * | 2002-06-13 | 2004-04-01 | Stmicroelectronics Pvt. Ltd. | Digital electronic circuit for translating high voltage levels to low voltage levels |
| US7212060B1 (en) | 2005-08-23 | 2007-05-01 | Xilinx, Inc. | Ground bounce protection circuit for a test mode pin |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63208324A (ja) * | 1987-02-24 | 1988-08-29 | Mitsubishi Electric Corp | 半導体集積回路装置 |
| IT1216910B (it) * | 1987-03-30 | 1990-03-14 | Sgs Microelettronica Spa | Cella ttl compatibile per circuiti integrati cmos. |
| JPH0777345B2 (ja) * | 1988-11-04 | 1995-08-16 | 三菱電機株式会社 | 半導体装置 |
| JPH07114359B2 (ja) * | 1989-07-28 | 1995-12-06 | 株式会社東芝 | 半導体集積回路 |
| US5045730A (en) * | 1989-12-22 | 1991-09-03 | Gte Laboratories Incorporated | Electrical circuitry providing compatibility between different logic levels |
| US5023488A (en) * | 1990-03-30 | 1991-06-11 | Xerox Corporation | Drivers and receivers for interfacing VLSI CMOS circuits to transmission lines |
-
1990
- 1990-09-11 JP JP2241415A patent/JPH04120817A/ja active Pending
-
1991
- 1991-03-12 DE DE4107870A patent/DE4107870A1/de active Granted
- 1991-07-24 US US07/734,949 patent/US5136191A/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6323702B1 (en) | 1996-10-09 | 2001-11-27 | Samsung Electronics Co., Ltd. | Integrated circuit devices having circuits therein for driving large signal line loads |
Also Published As
| Publication number | Publication date |
|---|---|
| US5136191A (en) | 1992-08-04 |
| DE4107870A1 (de) | 1992-03-12 |
| DE4107870C2 (ja) | 1992-07-09 |
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