JP3869145B2

JP3869145B2 - 出力回路

Info

Publication number: JP3869145B2
Application number: JP06399899A
Authority: JP
Inventors: 康規田中
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1999-03-10
Filing date: 1999-03-10
Publication date: 2007-01-17
Anticipated expiration: 2019-03-10
Also published as: JP2000260884A

Description

【０００１】
【発明の属する技術分野】
本発明は半導体集積回路の出力回路に係り、特に自己のＬＳＩの出力レベル及び素子の耐圧レベルよりも高いレベルが外部より印加され得るような出力回路に関するものである。
【０００２】
【従来の技術】
図４は従来のこの種の出力回路の構成例を示した回路図である。この出力回路はＰＭＯＳトランジスタ１とＮＭＯＳトランジスタ２から成る０〜３Ｖ出力のプッシュプル型の出力回路である。
【０００３】
この出力回路がＮＭＯＳトランジスタ３及びパッド４を介して接続されている外部バス５には、自己のＬＳＩの出力レベル及びＴＴＬ素子の耐圧よりも高いレベルが外部より印加され得るようなバスで、この例では５Ｖ振幅の外部バス５が接続されている。
【０００４】
従って、本例の出力回路は、３Ｖプロセスにおける３Ｖ出力５Ｖトレラント回路であり、入出力レベルがＴＴＬ（あるいはＬＶＴＴＬ）でありながら基本的に３Ｖで動作するＬＳＩと５Ｖで動作するＬＳＩが混在するようなシステムにおいて用いられる回路である。
【０００５】
【発明が解決しようとする課題】
ところで、上記のような出力回路は、フェイルセーフ機能を有していない。このフェイルセーフ機能とは、外部バス５が機能している状態で、自己のＬＳＩの電源が入っていない場合（バス５に複数の機器が接続されているような場合において時々起こりうる状態）に、外部バス５から不要な電流が流れ込んだり、外部バス５からの電圧印加により自己のＬＳＩの素子がダメージを受けたりすることが無いようにする機能である。
【０００６】
上記した従来回路の場合、電源ＶＤＤ（３Ｖ）が切れている状態（この場合一般的に電源はＧＮＤレベルになる。）でパッド４に５Ｖが印加されると、ＮＭＯＳトランジスタ３のゲート電圧がＧＮＤレベルのため、ゲート酸化膜に５Ｖの電圧が掛かることになる。
【０００７】
ところが、ここでＮＭＯＳトランジスタ３が３Ｖ耐圧のトランジスタである場合、耐圧オーバーでこの素子を破壊してしまうという問題が起こり、結局、フェイルセーフという機能は働いていないといえる。従って、上記従来の回路例では、５Ｖプロセスの素子を準備するしか方法が無いことになる。
【０００８】
又、上記従来の出力回路では、５Ｖトレラントの機能を持たせるため、出力部にＮＭＯＳトランジスタ３を用いている。しかし、このような回路構成を採ると、ＰＭＯＳトランジスタ１がオンしてハイレベルを出力する時に、ノードＮ２まではＶＤＤレベル（３Ｖ）が出るものの、ＮＭＯＳトランジスタ２における素子閾値（Ｖｔｈ）及びバックゲートバイアス効果の影響で、ノードＮ５にはＶＤＤレベル（３Ｖ）が出ないことになる。
【０００９】
今、電源ＶＤＤが３Ｖで例えば素子閾値が０．５Ｖ程度とすると、ノードＮ５における出力レベルは、一例として２Ｖ位になってしまう。これがすぐさま問題を起すとは限らないが、ＬＶＴＴＬ規格を例にとると、ハイレベルの基準は２Ｖ以上のため、ほとんどマージンが無いという問題が生じる。
【００１０】
本発明は、上述の如き従来の課題を解決するためになされたもので、その目的は、自己の電源電圧がオフ時に、回路素子の耐圧よりも高い電圧が外部のバスより印加されても、耐圧オーバーで回路が故障することを防止でき、且つ、外部バスに十分なマージンをもったハイレベルの電圧を出力することができる出力回路を提供することである。
【００１１】
【課題を解決するための手段】
上記目的を達成するために、請求項１の発明の特徴は、高電位電源をソースとするプルアップ回路及び低電位電源をソースとするプルダウン回路から成る出力部を有し、前記出力部から出力される出力信号を第１のＮＭＯＳトランジスタを介してパッドに出力する出力回路において、前記パッドにドレイン及びゲートを接続すると共に、前記第１のＮＭＯＳトランジスタのゲートにソースを接続した第２のＮＭＯＳトランジスタを具備し、前記出力回路の高電位電源がオフされた状態で、前記パッドに電圧が印加された場合、前記第２のＮＭＯＳトランジスタを通して前記第１のＮＭＯＳトランジスタのゲートに前記パッドに印加された電圧に応じた電圧を印加することにある。
【００１２】
この請求項１の発明によれば、前記高電位電源（３Ｖ）がオフされた状態で、前記パッドに前記高電位電源電圧よりも高い電圧（５Ｖ）が印加された場合、前記パッドに印加された電圧よりも幾分低い電圧（３．５Ｖ）が前記第２のＮＭＯＳトランジスタを通して前記第１のＮＭＯＳトランジスタのゲートに印加される。これにより、第１のＮＭＯＳトランジスタはオンし、例えばドレインに５Ｖ、ゲートに３．５Ｖの電圧が印加され、ゲート酸化膜に５Ｖの電圧が印加されなくなり、第１のＮＭＯＳトランジスタの耐圧が３．５Ｖであっても、耐圧オーバーによる破壊が生じない。
【００１３】
請求項２の発明の特徴は、前記出力部の高電位電源がオンしている時に、前記第１のＮＭＯＳトランジスタのゲートに前記高電位電源の電圧を高抵抗を介して印加することにある。
【００１４】
請求項３の発明の特徴は、前記出力部が、直列接続された第１のＰＭＯＳトランジスタ、第２のＰＭＯＳトランジスタ及び第３のＮＭＯＳトランジスタと、前記出力部の高電位電源と前記第２のＰＭＯＳトランジスタのバックゲートを接続する第３のＰＭＯＳトランジスタを有して成り、前記第３のＰＭＯＳトランジスタのゲートが前記出力端に接続されており、前記出力部の高電位電源がオフしている状態で、前記プルアップ回路の出力端の電位が前記低電位電源の電圧よりも高い状態において、前記第２のＰＭＯＳトランジスタ及び第３のＰＭＯＳトランジスタによって前記出力端から前記プルアップ回路を通じて前記高電位電源に電流が流れることが防止されることにある。
【００１８】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて説明する。図１は、本発明の出力回路の第１の実施の形態を示した回路図である。本例の出力回路は、プシュプル型の出力部１０の出力側がＮＭＯＳトランジスタ１１を介してパッド１３に接続され、ＮＭＯＳトランジスタ１１のドレインをパッドに接続するノードＮ１５にゲート、ドレインを接続し、ソースをＮＭＯＳトランジスタ１１のゲートにノード１３を介して接続したＮＭＯＳトランジスタ１２が接続されている。このノードＮ１３は高抵抗Ｒを介して電源ＶＤＤ（３Ｖ）に接続されている。
【００１９】
本例のプシュプル型の出力部１０は直列接続されたＰＭＯＳトランジスタ１０１、ＰＭＯＳトランジスタ１０２及びＮＭＯＳトランジスタ１０３と、電源ＶＤＤ（３Ｖ）とＰＭＯＳトランジスタ１０２のバックゲートを接続するＰＭＯＳトランジスタ１０４を有して成り、ＰＭＯＳトランジスタ１０１とＮＭＯＳトランジスタ１０３のゲートが入力ノードＮ１１に接続されている。ＰＭＯＳトランジスタ１０２とＮＭＯＳトランジスタ１０３のドレインが出力ノードＮ１２に接続されている。尚、ＰＭＯＳトランジスタ１０２のゲートはドレインと共にノードＮ１２に接続され、ＰＭＯＳトランジスタ１０４のゲートもノードＮ１２に接続されている。
【００２０】
次に本実施の形態の動作について説明する。本例では、上記したようにＮＭＯＳトランジスタ１１とパッド１３との間に、ゲートとドレインがノードＮ１５に接続されたＮＭＯＳトランジスタ１２を配置している。このＮＭＯＳトランジスタ１２のバックゲートのノードＮ１６はＧＮＤに接続され、ソースはＮＭＯＳトランジスタ１１のゲー卜と共通で、非常に高い抵抗Ｒを介して電源ＶＤＤ（３Ｖ）に接続されている。
【００２１】
まず、電源ＶＤＤ（３Ｖ）がオフでＧＮＤレベルの場合で、パッド１３に外部バス１５より５Ｖの電圧が印加された状態の動作について説明する。パッド１３に５Ｖが印加されているため、ノードＮ１５は５Ｖになり、ＮＭＯＳトランジスタ１１のドレインには５Ｖが印加され、ＮＭＯＳトランジスタ１２のゲート及びドレインにも５Ｖが印加されている。この際、ＮＭＯＳトランジスタ１２の動作により、そのソースは３．５Ｖ程度の電圧と成るため、抵抗Ｒを介して電源ＶＤＤ（３Ｖ）に繋がっているノードＮ１３は約３．５Ｖ位まで電位が引き上げられる。
【００２２】
従って、ＮＭＯＳトランジスタ１１のゲートは３．５Ｖ位にバイアスされるためオン状態になる。これにより、ゲートに３．５Ｖ、ソースに５Ｖの電圧が印加され、ドレインが２．８Ｖ程度の電圧になるため、ＮＭＯＳトランジスタ１１のゲート酸化膜に５Ｖの電圧が掛かることは無くなる。
【００２３】
又、この時、ＮＭＯＳトランジスタ１１のゲートとバックゲートの間、ＮＭＯＳトランジスタ１２のゲートとドレイン又はソースの間においても、５Ｖの電位がかることは無く、更に、ＮＭＯＳトランジスタ１２のゲートとバックゲートの間についても、ゲート下にチャネルが形成されているためにゲート酸化膜に３Ｖ以上の電圧はかからない。又、ＮＭＯＳトランジスタ１１のゲートとドレインの間については、ＮＭＯＳトランジスタ１１がオンしているため、ノードＮ１２の電位が３Ｖ以下になり、やはり３Ｖ以上の電圧がかかることはない。
【００２４】
このように、電源ＶＤＤ（３Ｖ）がオフして、パッド１３に５Ｖが掛かっても、ＮＭＯＳトランジスタ１１及びＮＭＯＳトランジスタ１２において耐圧の問題は無くなり、出力回路側の素子が耐圧オーバーで故障するようなことが無くなる。この時、パッド１３からＮＭＯＳトランジスタ１２を通って電源ＶＤＤへ電流が流れるが、この値は抵抗Ｒの値を大きく設定することで、使用上問題にならない程度まで下げることが出来る。
【００２５】
ところで、上記の場合、ＮＭＯＳトランジスタ１１がオンして、ノードＮ１２が２Ｖ以上になるため、従来例のような出力部ではノードＮ１２をドレインとしたＰＭＯＳトランジスタを通して電源ＶＤＤ（３Ｖ）に向かって不要な電流が流れてしまう。この状態を防ぐ回路が、本例の出力部１０に設けれているＰＭＯＳトランジスタ１０２及びＰＭＯＳトランジスタ１０４である。
【００２６】
ＰＭＯＳトランジスタ１０２は、ゲートとドレインがノードＮ１２に接続されているため、ノード１２が２．８Ｖ程度あっても、ドレインからソースの方向には電流は流れない。又、この時、ＰＭＯＳトランジスタ１０４は電源ＶＤＤがオフのため、オフしており、ノードＮ１２からＰＭＯＳトランジスタ１０２の基板を通して電源ＶＤＤ側へ電流が流れることはない。
【００２７】
この回路ではＰＭＯＳトランジスタ１０２の基板がＰＭＯＳトランジスタ１０４の基板並びにドレインと共通になっており、電源ＶＤＤとはＰＭＯＳトランジスタ１０１、１０２のチャネルを介してのみ導通するようになっている。そのため、電源ＶＤＤがオフでＧＮＤレベルの状態の時、ＰＭＯＳトランジスタ１０４はオンしないため、ノードＮ１２から電源ＶＤＤへのパスは存在しないことになる。
【００２８】
尚、電源ＶＤＤがオン状態で、出力部１０にノードＮ１１からハイレベル信号が入力されると、ＰＭＯＳトランジスタ１０１、１０２がオンし、ノードＮ１２はハイレベルとなる。これにより、ＰＭＯＳトランジスタ１０４はオフとなり、出力部１０のハイレベル出力動作に影響を与えることはない。
【００２９】
出力部１０にローレベル信号が入力されると、ＰＭＯＳトランジスタ１０１はオフとなり、ＮＭＯＳトランジスタ１０３がオンになって、ノードＮ１２はローレベルとなる。この時、ＰＭＯＳトランジスタ１０４はオンして、ＰＭＯＳトランジスタ１０２に電荷を充電するが、ＰＭＯＳトランジスタ１０２は何も動作せず、しかも、前記充電は一回行われるだけであるため、上記出力部１０のローレベル出力動作に影響を与えることはない。
【００３０】
本実施の形態によれば、パッド１３に接続したＮＭＯＳトランジスタ１２の動作により、電源ＶＤＤがオフの時に、パッド１３に５Ｖが印加されていても、ＮＭＯＳトランジスタ１１のゲート酸化膜には３Ｖ以上の電圧はかからないようにすることができ、ＮＭＯＳトランジスタ１１が故障するようなことを防止することができ、又、この時、ＮＭＯＳトランジスタ１２にも３Ｖ以上の電圧はかからないようにすることができるため、電源オフ時にフェールセーフ機能が働き、出力回路の素子として３．５Ｖの耐圧のものを用いても、耐圧オーバーで故障することがなくなり、その信頼性を向上させることができる。
【００３１】
しかも、上記のような場合、ＮＭＯＳトランジスタ１１がオンすることにより、ノードＮ１２に発生する電圧により、電源ＶＤＤに向かって流れる電流をＰＭＯＳトランジスタ１０２とＰＭＯＳトランジスタ１０４で阻止するため、不要な電流が電源ＶＤＤに流れる込むことを阻止し、この電流により回路に不具合が生じるのを防止することができる。
【００３２】
尚、抵抗Ｒは３．５Ｖの耐圧があるものであれば、その材質、回路方式等は限定されない。
【００３３】
図２は本発明の出力回路の第２の実施の形態を示した回路図である。本例の出力回路は、ＮＭＯＳトランジスタ２０１とＮＭＯＳトランジスタ２０２のプッシュプル接続により構成される出力部２０と、出力部２０とパッド１３との間に挿入されたＮＭＯＳトランジスタ１１と、このＮＭＯＳトランジスタ１１のドレインとパッド１３間を接続するノードＮ２５にゲート及びドレインを接続し、ソースをＮＭＯＳトランジスタ１１のゲートに接続したＮＭＯＳトランジスタ１２とを有し、更に、上記出力部２０の各トランジスタに出力する制御信号を作成するレベル変換回路４０を有して成っている。レベル変換回路４０はレベルシフト回路４１とインバータ回路４２で構成されている。
【００３４】
本例は、自己の電源ＶＤＤ（３Ｖ）がオフの時、外部バス１４に高い電圧が印加された時に回路を耐圧オーバーによる破壊から守るフェールセーフ機能を持たせることと、従来例における出力時にＶＤＤ（３Ｖ）のレベルが出なく、ハイレベル出力時のマージンが殆どないという問題を解決している例である。
【００３５】
本出力回路のポイントは、３Ｖ電源の他に５Ｖ電源を使い、出力部２０のノードＮ２２とＮ２５との間に挿入されているＮＭＯＳトランジスタ１１での出力信号の電圧レベルのダウンを無くす所にある。また、５Ｖ電圧を使うことで、プルアップ、プルダウン素子にはＮＭＯＳトランジスタ２０１、２０２を使い、この部分の回路を簡単な構成にしている。
【００３６】
次に本実施の形態の動作について説明する。０〜３Ｖの入力信号Ａ及びその反転信号ＡＮはレベル変換回路４０のレベルシフト回路４１により０〜５Ｖ振幅の信号Ａ１及び約３．５〜５Ｖ振幅の信号ＡＮ１に変換される。このＡ１信号はＡＮ信号と共に図のように出力部２０のＮＭＯＳトランジスタ２０１、２０２のゲート信号となる。
【００３７】
従って、ＮＭＯＳトランジスタ２０１のゲート信号Ａ１のハイレベルが５Ｖのため、ＮＭＯＳトランジスタ２０１のゲート、ドレイン間にはバックゲートバイアスによる閾値変動分を含めた閾値電圧以上の電圧が掛かるため、出力ノードＮ２２にはハイレベル出力時、ＶＤＤ（３Ｖ）のレベルがレベルダウンすること無く伝えられ、ノードＮ２２の振幅は０〜ＶＤＤ（３Ｖ）になる。ここでＮＭＯＳトランジスタ２０１には、如何なる状態でもそのゲート酸化膜に３Ｖ以上の電圧が掛かることは無い。
【００３８】
一方、信号ＡＮ１は５Ｖ及び３Ｖをソースとするインバータ回路４２に入力され、その反転出力（３〜５Ｖ）はＮＭＯＳトランジスタ１１のゲートに印加される。今、信号Ａ（０〜３Ｖ）がハイレベルの場合、ノードＮ２２には前述の通りＶＤＤレベル（３Ｖ）がＮＭＯＳトランジスタ２０１を介して出力される。
【００３９】
次にこのノードＮ２２の信号はＮＭＯＳトランジスタ１１を介して最終出力部のノードＮ２５に伝達されるが、この時、ＮＭＯＳトランジスタ１１のゲートにはインバータ回路４２より５Ｖが印加されるため、ＮＭＯＳトランジスタ１１においてもハイレベル（ＶＤＤレベル）の出力信号はレベルダウンすることなく、そのままノードＮ２５に伝達され、パッド１３へのＶＤＤ（３Ｖ）レベルの出力が可能となる。
【００４０】
次にＡがローレベル（０Ｖ）の場合、Ａ１が０Ｖ、ＡＮが３Ｖとなり、ＮＭＯＳトランジスタ２０２がオンして、ノードＮ２２はローレベルとなる。その時、ＮＭＯＳトランジスタ１１のゲートはインバータ回路４２より３Ｖが印加され、ＮＭＯＳトランジスタ１１はバックゲート効果が掛からない状態でオンし、ノードＮ２２のレベルはそのままノードＮ２５へ伝達され、パッド１３へは０Ｖが出力される。
【００４１】
従って、Ａがハイレベル、ローレベルのいずれの場合にも、全てのトランジスタにおいて３Ｖ以上の電圧がゲート酸化膜にかかることは無く、パッド１３には０〜ＶＤＤのレベルが出力される。
【００４２】
次に電源ＶＤＤ（３Ｖ）がオフでＧＮＤレベルの場合に、パッド１３に５Ｖが印加された状態を考える。この時、図１に示した第１の実施の形態の場合と同じく、ノードＮ２３はＮＭＯＳトランジスタ１２によって約３．５Ｖにバイアスされる。ノードＮ２３は、動作時にＮＭＯＳトランジスタ１１のゲートに３Ｖ又は５Ｖを供給するインバータ回路４２の出力となっているが、電源ＶＤＤが印加されてない状態では第１の実施の形態のプルアップ部の動作と同じ理由により、インバータ回路４２を構成するＰＭＯＳトランジスタ３６、ＰＭＯＳトランジスタ３７、ＮＭＯＳトランジスタ３５が全てオフとなるため、前述の３．５Ｖの値を保持する。よって、この状態でＮＭＯＳトランジスタ１１のゲート酸化膜に３Ｖ以上の電圧が掛かることはない。
【００４３】
この場合、ノードＮ２２には第１の実施の形態の場合と同じく、約２．８Ｖの電圧が伝達されるが、この回路においてはＮＭＯＳトランジスタ２０１、ＮＭＯＳトランジスタ２０２共に完全にオフしており、電源ＶＤＤへ電流が流れるパスは存在しない。
【００４４】
本実施の形態によれば、パッド１３に接続したＮＭＯＳトランジスタ１２の動作により、ＶＤＤ電源がオフの時に、パッド１３に５Ｖが印加されていても、ＮＭＯＳトランジスタ１１のゲート酸化膜には３Ｖ以上の電圧はかからないようにすることができ、ＮＭＯＳトランジスタ１１が故障するようなことを防止することができると共に、ＮＭＯＳトランジスタ１２にも３Ｖ以上の電圧はかからないようにすることができるため、フェールセーフ機能が働き、出力回路の素子（３．５Ｖ耐圧）が耐圧オーバーで故障することがなくなり、その信頼性を向上させることができる。
【００４５】
又、出力部２０のＰＭＯＳトランジスタ２０１及びＮＭＯＳトランジスタ１１のゲートに５Ｖを印加することにより、バックゲート効果などかあるにも拘らず、出力部２０のハイレベルの出力時、ＶＤＤ（３Ｖ）レベルをパッド１３に出力することができ、十分なマージンを確保することができる。
【００４６】
尚、上記実施の形態の破線で囲まれたレベル変換回路４０は、本実施の形態と同等の機能を有するものであれば、他の回路でも代替可能である。また、上記第１、第２の実施の形態では、３ＶプロセスのＬＳＩにおいて、自己のＬＳＩの出力が３Ｖで、外部バス１４の最大振幅が５Ｖの場合を例として上げたが、これら電圧の値は相対的なものであり、特に限定されるものでは無い。
【００４７】
図３は本発明の出力回路の第３の実施の形態を示した回路図である。本例の出力回路は図２に示した第２の実施の形態と同一の出力回路６０の出力側に高抵抗Ｒを介して５Ｖ電源ＶＤＤの電圧を印加するプルアップ回路７０を接続した構成を有している。
【００４８】
これにより、出力回路６０のハイレベル出力を定常状態において５Ｖまで引き上げることができる。
【００４９】
このプルアップは、例えば、３Ｖ出力ではバス１４に接続された他の５ＶのＬＳＩの入力部においてレベル不足により、多少のリーク電流が生じるような場合に有効となる。
【００５０】
ここで、この５Ｖのプルアップ抵抗Ｒの抵抗値については、本ＬＳＩの動作及び本ＬＳＩの電源ＶＤＤがオフ時の状態を考慮し、出来る限り高い値に設定されるべきである。
【００５１】
【発明の効果】
以上詳細に説明したように、請求項１又は２の発明によれば、高電位電源がオフされた状態において、外部バスから前記高電位電源よりも高い電圧がパッドに印加された場合でも、耐圧オーバーによる出力回路の素子の特性劣化や破壊を防ぐことができ、出力回路の信頼性を向上させることができる。
【００５２】
請求項３の発明によれば、前記高電位電源がオフされた状態で、前記パッドに接続された外部バスから不要な電流がプルアップ回路を通して前記高電位電源側に流れ込むことを防止することができる。
【００５３】
請求項４の発明によれば、外部バスに十分なマージンをもったハイレベルの電圧を出力することができる。
【００５４】
請求項５の発明によれば、本出力回路が出力するハイレベルの電位よりもパッドの電位を外部バスの電位まで容易に引き上げることが出来る。
【図面の簡単な説明】
【図１】本発明の出力回路の第１の実施の形態を示した回路図である。
【図２】本発明の出力回路の第２の実施の形態を示した回路図である。
【図３】本発明の出力回路の第３の実施の形態を示した回路図である。
【図４】従来の出力回路の構成例を示した回路図である。
【符号の説明】
１０、２０出力部
１１、１２、１０３、２０１、２０２ＮＭＯＳトランジスタ
１３パッド
１４外部バス
４０レベル変換回路
４１レベルシフト回路
４２インバータ回路
６０出力回路
７０プルアップ回路
１０１、１０２、１０４ＰＭＯＳトランジスタ
Ｒ抵抗

Claims

高電位電源をソースとするプルアップ回路及び低電位電源をソースとするプルダウン回路から成る出力部を有し、
前記出力部から出力される出力信号を第１のＮＭＯＳトランジスタを介してパッドに出力する出力回路において、
前記パッドにドレイン及びゲートを接続すると共に、前記第１のＮＭＯＳトランジスタのゲートにソースを接続した第２のＮＭＯＳトランジスタを具備し、
前記出力回路の高電位電源がオフされた状態で、前記パッドに電圧が印加された場合、前記第２のＮＭＯＳトランジスタを通して前記第１のＮＭＯＳトランジスタのゲートに前記パッドに印加された電圧に応じた電圧を印加することを特徴とする出力回路。
前記出力部の高電位電源がオンしている時に、前記第１のＮＭＯＳトランジスタのゲートに前記高電位電源の電圧を高抵抗を介して印加することを特徴とする請求項１記載の出力回路。
前記出力部が、直列接続された第１のＰＭＯＳトランジスタ、第２のＰＭＯＳトランジスタ及び第３のＮＭＯＳトランジスタと、前記出力部の高電位電源と前記第２のＰＭＯＳトランジスタのバックゲートを接続する第３のＰＭＯＳトランジスタを有して成り、前記第３のＰＭＯＳトランジスタのゲートが前記出力部の出力端に接続されており、前記出力部の高電位電源がオフしている状態で、前記出力部のプルアップ回路の出力端の電位が前記高電位電源の電圧よりも高い状態において、前記第２のＰＭＯＳトランジスタ及び第３のＰＭＯＳトランジスタによって前記出力端から前記プルアップ回路を通じて前記高電位電源に電流が流れることが防止されることを特徴とする請求項１又は２記載の出力回路。