JP3869145B2 - 出力回路 - Google Patents
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Description
【発明の属する技術分野】
本発明は半導体集積回路の出力回路に係り、特に自己のLSIの出力レベル及び素子の耐圧レベルよりも高いレベルが外部より印加され得るような出力回路に関するものである。
【0002】
【従来の技術】
図4は従来のこの種の出力回路の構成例を示した回路図である。この出力回路はPMOSトランジスタ1とNMOSトランジスタ2から成る0〜3V出力のプッシュプル型の出力回路である。
【0003】
この出力回路がNMOSトランジスタ3及びパッド4を介して接続されている外部バス5には、自己のLSIの出力レベル及びTTL素子の耐圧よりも高いレベルが外部より印加され得るようなバスで、この例では5V振幅の外部バス5が接続されている。
【0004】
従って、本例の出力回路は、3Vプロセスにおける3V出力5Vトレラント回路であり、入出力レベルがTTL(あるいはLVTTL)でありながら基本的に3Vで動作するLSIと5Vで動作するLSIが混在するようなシステムにおいて用いられる回路である。
【0005】
【発明が解決しようとする課題】
ところで、上記のような出力回路は、フェイルセーフ機能を有していない。このフェイルセーフ機能とは、外部バス5が機能している状態で、自己のLSIの電源が入っていない場合(バス5に複数の機器が接続されているような場合において時々起こりうる状態)に、外部バス5から不要な電流が流れ込んだり、外部バス5からの電圧印加により自己のLSIの素子がダメージを受けたりすることが無いようにする機能である。
【0006】
上記した従来回路の場合、電源VDD(3V)が切れている状態(この場合一般的に電源はGNDレベルになる。)でパッド4に5Vが印加されると、NMOSトランジスタ3のゲート電圧がGNDレベルのため、ゲート酸化膜に5Vの電圧が掛かることになる。
【0007】
ところが、ここでNMOSトランジスタ3が3V耐圧のトランジスタである場合、耐圧オーバーでこの素子を破壊してしまうという問題が起こり、結局、フェイルセーフという機能は働いていないといえる。従って、上記従来の回路例では、5Vプロセスの素子を準備するしか方法が無いことになる。
【0008】
又、上記従来の出力回路では、5Vトレラントの機能を持たせるため、出力部にNMOSトランジスタ3を用いている。しかし、このような回路構成を採ると、PMOSトランジスタ1がオンしてハイレベルを出力する時に、ノードN2まではVDDレベル(3V)が出るものの、NMOSトランジスタ2における素子閾値(Vth)及びバックゲートバイアス効果の影響で、ノードN5にはVDDレベル(3V)が出ないことになる。
【0009】
今、電源VDDが3Vで例えば素子閾値が0.5V程度とすると、ノードN5における出力レベルは、一例として2V位になってしまう。これがすぐさま問題を起すとは限らないが、LVTTL規格を例にとると、ハイレベルの基準は2V以上のため、ほとんどマージンが無いという問題が生じる。
【0010】
本発明は、上述の如き従来の課題を解決するためになされたもので、その目的は、自己の電源電圧がオフ時に、回路素子の耐圧よりも高い電圧が外部のバスより印加されても、耐圧オーバーで回路が故障することを防止でき、且つ、外部バスに十分なマージンをもったハイレベルの電圧を出力することができる出力回路を提供することである。
【0011】
【課題を解決するための手段】
上記目的を達成するために、請求項1の発明の特徴は、高電位電源をソースとするプルアップ回路及び低電位電源をソースとするプルダウン回路から成る出力部を有し、前記出力部から出力される出力信号を第1のNMOSトランジスタを介してパッドに出力する出力回路において、前記パッドにドレイン及びゲートを接続すると共に、前記第1のNMOSトランジスタのゲートにソースを接続した第2のNMOSトランジスタを具備し、前記出力回路の高電位電源がオフされた状態で、前記パッドに電圧が印加された場合、前記第2のNMOSトランジスタを通して前記第1のNMOSトランジスタのゲートに前記パッドに印加された電圧に応じた電圧を印加することにある。
【0012】
この請求項1の発明によれば、前記高電位電源(3V)がオフされた状態で、前記パッドに前記高電位電源電圧よりも高い電圧(5V)が印加された場合、前記パッドに印加された電圧よりも幾分低い電圧(3.5V)が前記第2のNMOSトランジスタを通して前記第1のNMOSトランジスタのゲートに印加される。これにより、第1のNMOSトランジスタはオンし、例えばドレインに5V、ゲートに3.5Vの電圧が印加され、ゲート酸化膜に5Vの電圧が印加されなくなり、第1のNMOSトランジスタの耐圧が3.5Vであっても、耐圧オーバーによる破壊が生じない。
【0013】
請求項2の発明の特徴は、前記出力部の高電位電源がオンしている時に、前記第1のNMOSトランジスタのゲートに前記高電位電源の電圧を高抵抗を介して印加することにある。
【0014】
請求項3の発明の特徴は、前記出力部が、直列接続された第1のPMOSトランジスタ、第2のPMOSトランジスタ及び第3のNMOSトランジスタと、前記出力部の高電位電源と前記第2のPMOSトランジスタのバックゲートを接続する第3のPMOSトランジスタを有して成り、前記第3のPMOSトランジスタのゲートが前記出力端に接続されており、前記出力部の高電位電源がオフしている状態で、前記プルアップ回路の出力端の電位が前記低電位電源の電圧よりも高い状態において、前記第2のPMOSトランジスタ及び第3のPMOSトランジスタによって前記出力端から前記プルアップ回路を通じて前記高電位電源に電流が流れることが防止されることにある。
【0018】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて説明する。図1は、本発明の出力回路の第1の実施の形態を示した回路図である。本例の出力回路は、プシュプル型の出力部10の出力側がNMOSトランジスタ11を介してパッド13に接続され、NMOSトランジスタ11のドレインをパッドに接続するノードN15にゲート、ドレインを接続し、ソースをNMOSトランジスタ11のゲートにノード13を介して接続したNMOSトランジスタ12が接続されている。このノードN13は高抵抗Rを介して電源VDD(3V)に接続されている。
【0019】
本例のプシュプル型の出力部10は直列接続されたPMOSトランジスタ101、PMOSトランジスタ102及びNMOSトランジスタ103と、電源VDD(3V)とPMOSトランジスタ102のバックゲートを接続するPMOSトランジスタ104を有して成り、PMOSトランジスタ101とNMOSトランジスタ103のゲートが入力ノードN11に接続されている。PMOSトランジスタ102とNMOSトランジスタ103のドレインが出力ノードN12に接続されている。尚、PMOSトランジスタ102のゲートはドレインと共にノードN12に接続され、PMOSトランジスタ104のゲートもノードN12に接続されている。
【0020】
次に本実施の形態の動作について説明する。本例では、上記したようにNMOSトランジスタ11とパッド13との間に、ゲートとドレインがノードN15に接続されたNMOSトランジスタ12を配置している。このNMOSトランジスタ12のバックゲートのノードN16はGNDに接続され、ソースはNMOSトランジスタ11のゲー卜と共通で、非常に高い抵抗Rを介して電源VDD(3V)に接続されている。
【0021】
まず、電源VDD(3V)がオフでGNDレベルの場合で、パッド13に外部バス15より5Vの電圧が印加された状態の動作について説明する。パッド13に5Vが印加されているため、ノードN15は5Vになり、NMOSトランジスタ11のドレインには5Vが印加され、NMOSトランジスタ12のゲート及びドレインにも5Vが印加されている。この際、NMOSトランジスタ12の動作により、そのソースは3.5V程度の電圧と成るため、抵抗Rを介して電源VDD(3V)に繋がっているノードN13は約3.5V位まで電位が引き上げられる。
【0022】
従って、NMOSトランジスタ11のゲートは3.5V位にバイアスされるためオン状態になる。これにより、ゲートに3.5V、ソースに5Vの電圧が印加され、ドレインが2.8V程度の電圧になるため、NMOSトランジスタ11のゲート酸化膜に5Vの電圧が掛かることは無くなる。
【0023】
又、この時、NMOSトランジスタ11のゲートとバックゲートの間、NMOSトランジスタ12のゲートとドレイン又はソースの間においても、5Vの電位がかることは無く、更に、NMOSトランジスタ12のゲートとバックゲートの間についても、ゲート下にチャネルが形成されているためにゲート酸化膜に3V以上の電圧はかからない。又、NMOSトランジスタ11のゲートとドレインの間については、NMOSトランジスタ11がオンしているため、ノードN12の電位が3V以下になり、やはり3V以上の電圧がかかることはない。
【0024】
このように、電源VDD(3V)がオフして、パッド13に5Vが掛かっても、NMOSトランジスタ11及びNMOSトランジスタ12において耐圧の問題は無くなり、出力回路側の素子が耐圧オーバーで故障するようなことが無くなる。この時、パッド13からNMOSトランジスタ12を通って電源VDDへ電流が流れるが、この値は抵抗Rの値を大きく設定することで、使用上問題にならない程度まで下げることが出来る。
【0025】
ところで、上記の場合、NMOSトランジスタ11がオンして、ノードN12が2V以上になるため、従来例のような出力部ではノードN12をドレインとしたPMOSトランジスタを通して電源VDD(3V)に向かって不要な電流が流れてしまう。この状態を防ぐ回路が、本例の出力部10に設けれているPMOSトランジスタ102及びPMOSトランジスタ104である。
【0026】
PMOSトランジスタ102は、ゲートとドレインがノードN12に接続されているため、ノード12が2.8V程度あっても、ドレインからソースの方向には電流は流れない。又、この時、PMOSトランジスタ104は電源VDDがオフのため、オフしており、ノードN12からPMOSトランジスタ102の基板を通して電源VDD側へ電流が流れることはない。
【0027】
この回路ではPMOSトランジスタ102の基板がPMOSトランジスタ104の基板並びにドレインと共通になっており、電源VDDとはPMOSトランジスタ101、102のチャネルを介してのみ導通するようになっている。そのため、電源VDDがオフでGNDレベルの状態の時、PMOSトランジスタ104はオンしないため、ノードN12から電源VDDへのパスは存在しないことになる。
【0028】
尚、電源VDDがオン状態で、出力部10にノードN11からハイレベル信号が入力されると、PMOSトランジスタ101、102がオンし、ノードN12はハイレベルとなる。これにより、PMOSトランジスタ104はオフとなり、出力部10のハイレベル出力動作に影響を与えることはない。
【0029】
出力部10にローレベル信号が入力されると、PMOSトランジスタ101はオフとなり、NMOSトランジスタ103がオンになって、ノードN12はローレベルとなる。この時、PMOSトランジスタ104はオンして、PMOSトランジスタ102に電荷を充電するが、PMOSトランジスタ102は何も動作せず、しかも、前記充電は一回行われるだけであるため、上記出力部10のローレベル出力動作に影響を与えることはない。
【0030】
本実施の形態によれば、パッド13に接続したNMOSトランジスタ12の動作により、電源VDDがオフの時に、パッド13に5Vが印加されていても、NMOSトランジスタ11のゲート酸化膜には3V以上の電圧はかからないようにすることができ、NMOSトランジスタ11が故障するようなことを防止することができ、又、この時、NMOSトランジスタ12にも3V以上の電圧はかからないようにすることができるため、電源オフ時にフェールセーフ機能が働き、出力回路の素子として3.5Vの耐圧のものを用いても、耐圧オーバーで故障することがなくなり、その信頼性を向上させることができる。
【0031】
しかも、上記のような場合、NMOSトランジスタ11がオンすることにより、ノードN12に発生する電圧により、電源VDDに向かって流れる電流をPMOSトランジスタ102とPMOSトランジスタ104で阻止するため、不要な電流が電源VDDに流れる込むことを阻止し、この電流により回路に不具合が生じるのを防止することができる。
【0032】
尚、抵抗Rは3.5Vの耐圧があるものであれば、その材質、回路方式等は限定されない。
【0033】
図2は本発明の出力回路の第2の実施の形態を示した回路図である。本例の出力回路は、NMOSトランジスタ201とNMOSトランジスタ202のプッシュプル接続により構成される出力部20と、出力部20とパッド13との間に挿入されたNMOSトランジスタ11と、このNMOSトランジスタ11のドレインとパッド13間を接続するノードN25にゲート及びドレインを接続し、ソースをNMOSトランジスタ11のゲートに接続したNMOSトランジスタ12とを有し、更に、上記出力部20の各トランジスタに出力する制御信号を作成するレベル変換回路40を有して成っている。レベル変換回路40はレベルシフト回路41とインバータ回路42で構成されている。
【0034】
本例は、自己の電源VDD(3V)がオフの時、外部バス14に高い電圧が印加された時に回路を耐圧オーバーによる破壊から守るフェールセーフ機能を持たせることと、従来例における出力時にVDD(3V)のレベルが出なく、ハイレベル出力時のマージンが殆どないという問題を解決している例である。
【0035】
本出力回路のポイントは、3V電源の他に5V電源を使い、出力部20のノードN22とN25との間に挿入されているNMOSトランジスタ11での出力信号の電圧レベルのダウンを無くす所にある。また、5V電圧を使うことで、プルアップ、プルダウン素子にはNMOSトランジスタ201、202を使い、この部分の回路を簡単な構成にしている。
【0036】
次に本実施の形態の動作について説明する。0〜3Vの入力信号A及びその反転信号ANはレベル変換回路40のレベルシフト回路41により0〜5V振幅の信号A1及び約3.5〜5V振幅の信号AN1に変換される。このA1信号はAN信号と共に図のように出力部20のNMOSトランジスタ201、202のゲート信号となる。
【0037】
従って、NMOSトランジスタ201のゲート信号A1のハイレベルが5Vのため、NMOSトランジスタ201のゲート、ドレイン間にはバックゲートバイアスによる閾値変動分を含めた閾値電圧以上の電圧が掛かるため、出力ノードN22にはハイレベル出力時、VDD(3V)のレベルがレベルダウンすること無く伝えられ、ノードN22の振幅は0〜VDD(3V)になる。ここでNMOSトランジスタ201には、如何なる状態でもそのゲート酸化膜に3V以上の電圧が掛かることは無い。
【0038】
一方、信号AN1は5V及び3Vをソースとするインバータ回路42に入力され、その反転出力(3〜5V)はNMOSトランジスタ11のゲートに印加される。今、信号A(0〜3V)がハイレベルの場合、ノードN22には前述の通りVDDレベル(3V)がNMOSトランジスタ201を介して出力される。
【0039】
次にこのノードN22の信号はNMOSトランジスタ11を介して最終出力部のノードN25に伝達されるが、この時、NMOSトランジスタ11のゲートにはインバータ回路42より5Vが印加されるため、NMOSトランジスタ11においてもハイレベル(VDDレベル)の出力信号はレベルダウンすることなく、そのままノードN25に伝達され、パッド13へのVDD(3V)レベルの出力が可能となる。
【0040】
次にAがローレベル(0V)の場合、A1が0V、ANが3Vとなり、NMOSトランジスタ202がオンして、ノードN22はローレベルとなる。その時、NMOSトランジスタ11のゲートはインバータ回路42より3Vが印加され、NMOSトランジスタ11はバックゲート効果が掛からない状態でオンし、ノードN22のレベルはそのままノードN25へ伝達され、パッド13へは0Vが出力される。
【0041】
従って、Aがハイレベル、ローレベルのいずれの場合にも、全てのトランジスタにおいて3V以上の電圧がゲート酸化膜にかかることは無く、パッド13には0〜VDDのレベルが出力される。
【0042】
次に電源VDD(3V)がオフでGNDレベルの場合に、パッド13に5Vが印加された状態を考える。この時、図1に示した第1の実施の形態の場合と同じく、ノードN23はNMOSトランジスタ12によって約3.5Vにバイアスされる。ノードN23は、動作時にNMOSトランジスタ11のゲートに3V又は5Vを供給するインバータ回路42の出力となっているが、電源VDDが印加されてない状態では第1の実施の形態のプルアップ部の動作と同じ理由により、インバータ回路42を構成するPMOSトランジスタ36、PMOSトランジスタ37、NMOSトランジスタ35が全てオフとなるため、前述の3.5Vの値を保持する。よって、この状態でNMOSトランジスタ11のゲート酸化膜に3V以上の電圧が掛かることはない。
【0043】
この場合、ノードN22には第1の実施の形態の場合と同じく、約2.8Vの電圧が伝達されるが、この回路においてはNMOSトランジスタ201、NMOSトランジスタ202共に完全にオフしており、電源VDDへ電流が流れるパスは存在しない。
【0044】
本実施の形態によれば、パッド13に接続したNMOSトランジスタ12の動作により、VDD電源がオフの時に、パッド13に5Vが印加されていても、NMOSトランジスタ11のゲート酸化膜には3V以上の電圧はかからないようにすることができ、NMOSトランジスタ11が故障するようなことを防止することができると共に、NMOSトランジスタ12にも3V以上の電圧はかからないようにすることができるため、フェールセーフ機能が働き、出力回路の素子(3.5V耐圧)が耐圧オーバーで故障することがなくなり、その信頼性を向上させることができる。
【0045】
又、出力部20のPMOSトランジスタ201及びNMOSトランジスタ11のゲートに5Vを印加することにより、バックゲート効果などかあるにも拘らず、出力部20のハイレベルの出力時、VDD(3V)レベルをパッド13に出力することができ、十分なマージンを確保することができる。
【0046】
尚、上記実施の形態の破線で囲まれたレベル変換回路40は、本実施の形態と同等の機能を有するものであれば、他の回路でも代替可能である。また、上記第1、第2の実施の形態では、3VプロセスのLSIにおいて、自己のLSIの出力が3Vで、外部バス14の最大振幅が5Vの場合を例として上げたが、これら電圧の値は相対的なものであり、特に限定されるものでは無い。
【0047】
図3は本発明の出力回路の第3の実施の形態を示した回路図である。本例の出力回路は図2に示した第2の実施の形態と同一の出力回路60の出力側に高抵抗Rを介して5V電源VDDの電圧を印加するプルアップ回路70を接続した構成を有している。
【0048】
これにより、出力回路60のハイレベル出力を定常状態において5Vまで引き上げることができる。
【0049】
このプルアップは、例えば、3V出力ではバス14に接続された他の5VのLSIの入力部においてレベル不足により、多少のリーク電流が生じるような場合に有効となる。
【0050】
ここで、この5Vのプルアップ抵抗Rの抵抗値については、本LSIの動作及び本LSIの電源VDDがオフ時の状態を考慮し、出来る限り高い値に設定されるべきである。
【0051】
【発明の効果】
以上詳細に説明したように、請求項1又は2の発明によれば、高電位電源がオフされた状態において、外部バスから前記高電位電源よりも高い電圧がパッドに印加された場合でも、耐圧オーバーによる出力回路の素子の特性劣化や破壊を防ぐことができ、出力回路の信頼性を向上させることができる。
【0052】
請求項3の発明によれば、前記高電位電源がオフされた状態で、前記パッドに接続された外部バスから不要な電流がプルアップ回路を通して前記高電位電源側に流れ込むことを防止することができる。
【0053】
請求項4の発明によれば、外部バスに十分なマージンをもったハイレベルの電圧を出力することができる。
【0054】
請求項5の発明によれば、本出力回路が出力するハイレベルの電位よりもパッドの電位を外部バスの電位まで容易に引き上げることが出来る。
【図面の簡単な説明】
【図1】本発明の出力回路の第1の実施の形態を示した回路図である。
【図2】本発明の出力回路の第2の実施の形態を示した回路図である。
【図3】本発明の出力回路の第3の実施の形態を示した回路図である。
【図4】従来の出力回路の構成例を示した回路図である。
【符号の説明】
10、20 出力部
11、12、103、201、202 NMOSトランジスタ
13 パッド
14 外部バス
40 レベル変換回路
41 レベルシフト回路
42 インバータ回路
60 出力回路
70 プルアップ回路
101、102、104 PMOSトランジスタ
R 抵抗
Claims (3)
- 高電位電源をソースとするプルアップ回路及び低電位電源をソースとするプルダウン回路から成る出力部を有し、
前記出力部から出力される出力信号を第1のNMOSトランジスタを介してパッドに出力する出力回路において、
前記パッドにドレイン及びゲートを接続すると共に、前記第1のNMOSトランジスタのゲートにソースを接続した第2のNMOSトランジスタを具備し、
前記出力回路の高電位電源がオフされた状態で、前記パッドに電圧が印加された場合、前記第2のNMOSトランジスタを通して前記第1のNMOSトランジスタのゲートに前記パッドに印加された電圧に応じた電圧を印加することを特徴とする出力回路。 - 前記出力部の高電位電源がオンしている時に、前記第1のNMOSトランジスタのゲートに前記高電位電源の電圧を高抵抗を介して印加することを特徴とする請求項1記載の出力回路。
- 前記出力部が、直列接続された第1のPMOSトランジスタ、第2のPMOSトランジスタ及び第3のNMOSトランジスタと、前記出力部の高電位電源と前記第2のPMOSトランジスタのバックゲートを接続する第3のPMOSトランジスタを有して成り、前記第3のPMOSトランジスタのゲートが前記出力部の出力端に接続されており、前記出力部の高電位電源がオフしている状態で、前記出力部のプルアップ回路の出力端の電位が前記高電位電源の電圧よりも高い状態において、前記第2のPMOSトランジスタ及び第3のPMOSトランジスタによって前記出力端から前記プルアップ回路を通じて前記高電位電源に電流が流れることが防止されることを特徴とする請求項1又は2記載の出力回路。
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