JPS6211320A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS6211320A JPS6211320A JP60150730A JP15073085A JPS6211320A JP S6211320 A JPS6211320 A JP S6211320A JP 60150730 A JP60150730 A JP 60150730A JP 15073085 A JP15073085 A JP 15073085A JP S6211320 A JPS6211320 A JP S6211320A
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- JP
- Japan
- Prior art keywords
- voltage
- power supply
- pull
- threshold voltage
- external power
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- Pending
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Electronic Switches (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
この発明は、半導体集積回路素子の入出力バッ71部に
おいて、プルアップ若しくはプルダウンを行なうことを
可変とする半導体装置に関する。
おいて、プルアップ若しくはプルダウンを行なうことを
可変とする半導体装置に関する。
従来の技術
従来人出力バッフ1部の信号線をプルアップするのに、
第3図に示すような半導体装置が用いられていた。即ち
、第3図に示すようにP型MOSトランジスタ31のゲ
ー)Gを低電位基準”88に、ソースSを高電位基準”
DDに、ドレインDを人出カバッファ34と信号を外部
に導くためのパッド33の間にある信号線32に接続し
、バックゲート35は”DDに接続していた。
第3図に示すような半導体装置が用いられていた。即ち
、第3図に示すようにP型MOSトランジスタ31のゲ
ー)Gを低電位基準”88に、ソースSを高電位基準”
DDに、ドレインDを人出カバッファ34と信号を外部
に導くためのパッド33の間にある信号線32に接続し
、バックゲート35は”DDに接続していた。
以上の構成により信号線のプルアップは次のように行な
われる。パッド33に外部から信号が入力されず、人出
力バッファ34から外部に信号が入力されない場合、信
号線32は信号レベル不定のフローティング状態となる
。信号線がこのような状態となった時、トランジスタ3
1のゲートとソース間の電圧−Vpes(Vpes>O
)は、閾値電圧−V、、(V、、>O)と比較すると−
”/pcs< Vprを満たすように設定されている
ので、ドレインとソース間の電圧−Vpos (vPD
8 >O)が0になるまで、信号線32をチャージアッ
プするので、信号線32はプルアップされる。
われる。パッド33に外部から信号が入力されず、人出
力バッファ34から外部に信号が入力されない場合、信
号線32は信号レベル不定のフローティング状態となる
。信号線がこのような状態となった時、トランジスタ3
1のゲートとソース間の電圧−Vpes(Vpes>O
)は、閾値電圧−V、、(V、、>O)と比較すると−
”/pcs< Vprを満たすように設定されている
ので、ドレインとソース間の電圧−Vpos (vPD
8 >O)が0になるまで、信号線32をチャージアッ
プするので、信号線32はプルアップされる。
従来、人出力バッフ1部の信号線をプルダウンするのに
第4図に示すような半導体装置が用いられていた。第3
図と原理は同じである。第4図に示すようにN型MoS
トランジスタ41のゲートGを高電位基準”DDに、ソ
ースSを低電位基準VSSに、ドレインDを人出力バッ
ファ44と信号を外部に導くためのパッド43の間にあ
る信号線42に接続し、バックゲート45はV58に接
続していた。
第4図に示すような半導体装置が用いられていた。第3
図と原理は同じである。第4図に示すようにN型MoS
トランジスタ41のゲートGを高電位基準”DDに、ソ
ースSを低電位基準VSSに、ドレインDを人出力バッ
ファ44と信号を外部に導くためのパッド43の間にあ
る信号線42に接続し、バックゲート45はV58に接
続していた。
以上の構成により信号線のプルダウンは次のように行な
われる。信号線42が信号レベル不定のフローティング
状態となった場合を考える。この時トランジスタ41の
ゲートとソース間の電圧VNc、s(V、、、>O)は
、閾値電圧V*t(”/*y>O)と比較すると、V
Nas> V II?を満たすように設定されているの
で、ドレインとソース間の電圧VにDS(’IyDa
>O)が0になるまで、信号線42をディスチャージす
るので、信号線42はプルダウンされる。
われる。信号線42が信号レベル不定のフローティング
状態となった場合を考える。この時トランジスタ41の
ゲートとソース間の電圧VNc、s(V、、、>O)は
、閾値電圧V*t(”/*y>O)と比較すると、V
Nas> V II?を満たすように設定されているの
で、ドレインとソース間の電圧VにDS(’IyDa
>O)が0になるまで、信号線42をディスチャージす
るので、信号線42はプルダウンされる。
第3図、第4図いずれの場合においても一度バソファ部
がプルアップなりプルダウンされる回路構成が形成され
ると該当するバッファは、常にプルアップ付きあるいは
、プルダウン付きのバッファとしてふるまうことになる
。尚、第3.第4図の想像線ゆの左側が半導体集積回路
素子内部をあられす。
がプルアップなりプルダウンされる回路構成が形成され
ると該当するバッファは、常にプルアップ付きあるいは
、プルダウン付きのバッファとしてふるまうことになる
。尚、第3.第4図の想像線ゆの左側が半導体集積回路
素子内部をあられす。
発明が解決しようとする問題点
第3図に示す半導体装置では、一度プルアツブ用抵抗と
してのP型MO5トランジスタが入出力バッフ134に
付加されると、常にプルアップ付き人出力バッファとな
る。すなわち、プルアップが一度決まればそれ以後のプ
ルアップ解除は回路構成上、不可能である。また入出力
バッファ部構成が半導体集積回路素子上で決定してしま
った後に新たにプルアップ機能を人出カバソファ部に付
加することも不可能である。
してのP型MO5トランジスタが入出力バッフ134に
付加されると、常にプルアップ付き人出力バッファとな
る。すなわち、プルアップが一度決まればそれ以後のプ
ルアップ解除は回路構成上、不可能である。また入出力
バッファ部構成が半導体集積回路素子上で決定してしま
った後に新たにプルアップ機能を人出カバソファ部に付
加することも不可能である。
第4図に示す半導体装置では、上記第3図の説明で示し
た問題がプルダウン機能について生じる。
た問題がプルダウン機能について生じる。
この発明は、従来のものがもつ入出力バッ71部のプル
アップ若しくはプルダウン機能の固定化という問題を解
消させ、機能を可変とする半導体装置を提供することを
目的とする。
アップ若しくはプルダウン機能の固定化という問題を解
消させ、機能を可変とする半導体装置を提供することを
目的とする。
問題点を解決するだめの手段
この目的を達成するために、この発明は、ゲート電圧設
定用抵抗に接続されたMo8トランジスタと、そのバッ
クゲートバイアスを制御する外部電源と電源電圧を内部
に供給するパッドよシなる半導体装置で構成される。
定用抵抗に接続されたMo8トランジスタと、そのバッ
クゲートバイアスを制御する外部電源と電源電圧を内部
に供給するパッドよシなる半導体装置で構成される。
作用
この発明は前記した構成により、次のような作用を行な
う。外部電源によってMo8トランジスタのバックゲー
トバイアスを制御してやると、バックゲートバイアス効
果によって、Mo3トランジスタの閾値電圧が変化する
。そこで閾値電圧が変化する電圧領域内にゲート電圧設
定用抵抗によってMo8トランジスタのゲート電極に入
力される電圧を決めてやる。そうすると固定化したゲー
ト電圧に対して、バックゲートバイアスを制御して、閾
値電圧を高くするとMo8トランジスタはOFFする。
う。外部電源によってMo8トランジスタのバックゲー
トバイアスを制御してやると、バックゲートバイアス効
果によって、Mo3トランジスタの閾値電圧が変化する
。そこで閾値電圧が変化する電圧領域内にゲート電圧設
定用抵抗によってMo8トランジスタのゲート電極に入
力される電圧を決めてやる。そうすると固定化したゲー
ト電圧に対して、バックゲートバイアスを制御して、閾
値電圧を高くするとMo8トランジスタはOFFする。
逆に固定したゲート電圧に対して、バックゲートバイア
スを制御して、閾値電圧を低くしてやるとMo8トラン
ジスタはONする。このようにして、入出力バッファ部
のプルアップ若しくはプルダウン機能を可変にすること
ができる。
スを制御して、閾値電圧を低くしてやるとMo8トラン
ジスタはONする。このようにして、入出力バッファ部
のプルアップ若しくはプルダウン機能を可変にすること
ができる。
実施例
この発明の実施例を図面を参照しながら説明するQ
第1実施例
第1図は本発明の第1の実施例における半導体装置の回
路図を示すものである。
路図を示すものである。
P型MOSトランジスタ2のゲートGは高電位基準vI
)!lと低電位基準Wasの間に接続されたゲート電圧
設定用抵抗1に接続されている。ソースSはVDDに、
ドレインDは入出力バッファ12とパッド14間の信号
線13に接続されている。トランジスタ2のバックゲー
ト11はパッド4に接続され、パッド4に外部からバッ
クゲートバイアスを制御する外部電源3が接続されてい
る。
)!lと低電位基準Wasの間に接続されたゲート電圧
設定用抵抗1に接続されている。ソースSはVDDに、
ドレインDは入出力バッファ12とパッド14間の信号
線13に接続されている。トランジスタ2のバックゲー
ト11はパッド4に接続され、パッド4に外部からバッ
クゲートバイアスを制御する外部電源3が接続されてい
る。
以上のように構成された本実施例の半導体装置について
、以下その動作を説明する。外部電源3の電圧VP8を
”DDから”85まで下げていくと、それに伴ってトラ
ンジスタ2の閾値電圧−Vpr(Vpτ>O)の絶対値
は大きくなっていく。そこで、”P8””’DDの時の
閾値電圧を−Ypro(Vpro>O)とし、Vps
” Vss 17)時の閾値電圧を−VpTM(vpr
M>O)とすると、Vss <: Vps <、’ID
Dと変化すルニ伴い、’/p?M<Lpt<’IpTo
と閾値電圧−72丁は、バックゲートバイアス効果によ
って変化する0そこで、ゲート電圧設定抵抗1によって
、トランジスタ2のゲートソース間電圧−’I pes
(’r pc、s>O)をs Vpテm< Vp
es < Vpto (D範1[’決定してやる。そ
うすると、 v pasは固定電圧となり、−”1”r
はバックゲートバイアス効果により外部電源3によって
制御可能な電圧となる。−’Ipas<−VPT<
”PTOとなるように−vPテを外部電源3によって制
御すると、トランジスタ2はONし、プルアップ機能が
生じ、人出力バッファ12と信号を外部に導くパッド1
4間の信号線13がフローティング状態となっても信号
レベルを決めることができる。
、以下その動作を説明する。外部電源3の電圧VP8を
”DDから”85まで下げていくと、それに伴ってトラ
ンジスタ2の閾値電圧−Vpr(Vpτ>O)の絶対値
は大きくなっていく。そこで、”P8””’DDの時の
閾値電圧を−Ypro(Vpro>O)とし、Vps
” Vss 17)時の閾値電圧を−VpTM(vpr
M>O)とすると、Vss <: Vps <、’ID
Dと変化すルニ伴い、’/p?M<Lpt<’IpTo
と閾値電圧−72丁は、バックゲートバイアス効果によ
って変化する0そこで、ゲート電圧設定抵抗1によって
、トランジスタ2のゲートソース間電圧−’I pes
(’r pc、s>O)をs Vpテm< Vp
es < Vpto (D範1[’決定してやる。そ
うすると、 v pasは固定電圧となり、−”1”r
はバックゲートバイアス効果により外部電源3によって
制御可能な電圧となる。−’Ipas<−VPT<
”PTOとなるように−vPテを外部電源3によって制
御すると、トランジスタ2はONし、プルアップ機能が
生じ、人出力バッファ12と信号を外部に導くパッド1
4間の信号線13がフローティング状態となっても信号
レベルを決めることができる。
逆に−Vptm < TPT < ’Ipasとナ
ルようにVPTを外部電源3によって制御すると、トラ
ンジスタ2は0FFI、、プルアンプ機能は生じない。
ルようにVPTを外部電源3によって制御すると、トラ
ンジスタ2は0FFI、、プルアンプ機能は生じない。
以上のように本実施例によれば、外部電源3によりトラ
ンジスタの閾値電圧を制御することにより、プルアップ
機能を可変にすることができる。
ンジスタの閾値電圧を制御することにより、プルアップ
機能を可変にすることができる。
第2実施例
第2図は本発明の第2の実施例における半導体装置の回
路図を示すものである。
路図を示すものである。
N型MOSトランジスタ2のゲートGは高電位基準Vt
1Dと低電位基準Wagの間に接続されたゲート電圧設
定用抵抗1に接続されている。ソースSはVSSに、ド
レインDは入出力バッフ722とパッド26間の信号線
23に接続されている。トランジスタ2のバックゲート
21はパッド4に接続され、パッド4に外部からバック
ゲートバイアスを制御する外部電源3が接続されている
。
1Dと低電位基準Wagの間に接続されたゲート電圧設
定用抵抗1に接続されている。ソースSはVSSに、ド
レインDは入出力バッフ722とパッド26間の信号線
23に接続されている。トランジスタ2のバックゲート
21はパッド4に接続され、パッド4に外部からバック
ゲートバイアスを制御する外部電源3が接続されている
。
以上のように構成された本実施例の半導体装置について
、以下その動作を説明する。外部電源3の電圧−Was
(WIIs )o )の電圧を−”8BからVDI)
まで下げていくと、バックゲートバイアス効果によって
トランジスタ2の閾値電圧VNt(VNT>0>は、増
加していく。そこで、−vNs=−vDDの時の閾値電
圧を’I N?M とし、 ”INB = ’I8
の時の閾値電圧をV NTOとすると、Vnn<’Im
sに、 ’Issと変化するに伴い、閾値電圧vHT
はV、ア。<: VNt <VNTmとバックゲートバ
イアス効果によって変化する。
、以下その動作を説明する。外部電源3の電圧−Was
(WIIs )o )の電圧を−”8BからVDI)
まで下げていくと、バックゲートバイアス効果によって
トランジスタ2の閾値電圧VNt(VNT>0>は、増
加していく。そこで、−vNs=−vDDの時の閾値電
圧を’I N?M とし、 ”INB = ’I8
の時の閾値電圧をV NTOとすると、Vnn<’Im
sに、 ’Issと変化するに伴い、閾値電圧vHT
はV、ア。<: VNt <VNTmとバックゲートバ
イアス効果によって変化する。
そこで、ゲート電圧設定抵抗1によって、トランジスタ
2のゲート・ソース間電圧Vにesを’I NTO<V
Nas < L+rwの範囲で決定してやる。そうする
と、V NO3は固定電圧となり、VNTはバックゲー
トバイアス効果により外部電源3によって制御可能な電
圧となるo VNTO< ’t/+〒< ’I’*es
とfZ ;b ヨウK Vyrを外部電源3によって制
御すると、トランジスタ2はONし、プルダウン機能が
生じ、信号線23がフローティング状態となっても信号
レベルを決めることができる。
2のゲート・ソース間電圧Vにesを’I NTO<V
Nas < L+rwの範囲で決定してやる。そうする
と、V NO3は固定電圧となり、VNTはバックゲー
トバイアス効果により外部電源3によって制御可能な電
圧となるo VNTO< ’t/+〒< ’I’*es
とfZ ;b ヨウK Vyrを外部電源3によって制
御すると、トランジスタ2はONし、プルダウン機能が
生じ、信号線23がフローティング状態となっても信号
レベルを決めることができる。
逆に・vNGS<VNT<’INTMとなるようにV、
丁を外部電源3によって制御すると、トランジスタ2は
OFFし、プルダウン機能は生じない。
丁を外部電源3によって制御すると、トランジスタ2は
OFFし、プルダウン機能は生じない。
以上のように本実施例によれば、外部電源3にり、プル
ダウン機能を可変にすることができる。
ダウン機能を可変にすることができる。
尚、第1.第2図の想像線〜の左側が集積回路素子の内
部をあられす。
部をあられす。
発明の詳細
な説明したように本発明によれば、外部電源によってM
OSトランジスタのバックゲートバイアスを制御して、
MOS トランジスタの閾値電圧をバックゲートバイア
ス効果によって変化させ、ゲート電圧設定抵抗によって
設定したMOS トランジスタのゲート・ソース間電圧
との大小関係により、MOSトランジスタをON状態と
したシOFF状態としたシすることができる。それによ
って、MOSトランジスタがD型の場合は、人出カフフ
ッ1部のプルアップ機能が可変となり、MOSトランジ
スタがN型の場合は人出力バッファ部のプルダウン機能
が可変となる。
OSトランジスタのバックゲートバイアスを制御して、
MOS トランジスタの閾値電圧をバックゲートバイア
ス効果によって変化させ、ゲート電圧設定抵抗によって
設定したMOS トランジスタのゲート・ソース間電圧
との大小関係により、MOSトランジスタをON状態と
したシOFF状態としたシすることができる。それによ
って、MOSトランジスタがD型の場合は、人出カフフ
ッ1部のプルアップ機能が可変となり、MOSトランジ
スタがN型の場合は人出力バッファ部のプルダウン機能
が可変となる。
したがって、半導体集積回路素子の人出力バッフ1部の
プルアップ若しくはプルダウン機能を素子の外部から解
除したシ付加したシできるので入効果は大きい。
プルアップ若しくはプルダウン機能を素子の外部から解
除したシ付加したシできるので入効果は大きい。
第1図は本発明の第1実施例を示す半導体装置の回路図
、第2図は本発明の第2実施例を示す半導体装置の回路
図、第3図、第4図は従来の半導体装置の回路図である
。 1・・・・・・ゲート電圧設定用抵抗、2・・・・・・
MOSトランジスタ、3・・・・・・外部電源、4・・
・・・・外部電源供給用パッド、0・・・・・・半導体
集積回路素子内部を示す想像線。 代理人の氏名 弁理士 中 尾 敏 男 ほか1名前
2 図
、第2図は本発明の第2実施例を示す半導体装置の回路
図、第3図、第4図は従来の半導体装置の回路図である
。 1・・・・・・ゲート電圧設定用抵抗、2・・・・・・
MOSトランジスタ、3・・・・・・外部電源、4・・
・・・・外部電源供給用パッド、0・・・・・・半導体
集積回路素子内部を示す想像線。 代理人の氏名 弁理士 中 尾 敏 男 ほか1名前
2 図
Claims (3)
- (1)ゲート電圧設定用抵抗に接続されたMOSトラン
ジスタと、前記MOSトランジスタのバックゲートバイ
アスを制御する外部電源と、電源電圧を供給するパッド
を有してなる半導体装置。 - (2)MOSトランジスタがPチャンネル型である特許
請求の範囲第1項記載の半導体装置。 - (3)MOSトランジスタがNチャンネル型である特許
請求の範囲第1項記載の半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60150730A JPS6211320A (ja) | 1985-07-09 | 1985-07-09 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60150730A JPS6211320A (ja) | 1985-07-09 | 1985-07-09 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6211320A true JPS6211320A (ja) | 1987-01-20 |
Family
ID=15503156
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP60150730A Pending JPS6211320A (ja) | 1985-07-09 | 1985-07-09 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6211320A (ja) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6342215A (ja) * | 1986-08-07 | 1988-02-23 | Canon Inc | 電子機器 |
EP0444408A2 (en) * | 1990-02-26 | 1991-09-04 | International Business Machines Corporation | Emitter coupled logic circuit |
JPH0398524U (ja) * | 1990-01-30 | 1991-10-14 | ||
US5397481A (en) * | 1992-08-03 | 1995-03-14 | Martin Marietta Energy Systems, Inc. | Submergible torch for treating waste solutions and method thereof |
EP0874462A1 (en) * | 1997-04-25 | 1998-10-28 | Fujitsu Limited | Pull-up circuit and semiconductor device using the same |
-
1985
- 1985-07-09 JP JP60150730A patent/JPS6211320A/ja active Pending
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6342215A (ja) * | 1986-08-07 | 1988-02-23 | Canon Inc | 電子機器 |
JPH0398524U (ja) * | 1990-01-30 | 1991-10-14 | ||
EP0444408A2 (en) * | 1990-02-26 | 1991-09-04 | International Business Machines Corporation | Emitter coupled logic circuit |
US5397481A (en) * | 1992-08-03 | 1995-03-14 | Martin Marietta Energy Systems, Inc. | Submergible torch for treating waste solutions and method thereof |
EP0874462A1 (en) * | 1997-04-25 | 1998-10-28 | Fujitsu Limited | Pull-up circuit and semiconductor device using the same |
US5966044A (en) * | 1997-04-25 | 1999-10-12 | Fujitsu Limited | Pull-up circuit and semiconductor device using the same |
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