KR20040033313A - 셀 트렌치 게이트 전계 효과 트렌지스터 및 그 제조 방법 - Google Patents

셀 트렌치 게이트 전계 효과 트렌지스터 및 그 제조 방법 Download PDF

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KR20040033313A
KR20040033313A KR10-2004-7003750A KR20047003750A KR20040033313A KR 20040033313 A KR20040033313 A KR 20040033313A KR 20047003750 A KR20047003750 A KR 20047003750A KR 20040033313 A KR20040033313 A KR 20040033313A
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인찬트미카엘에이에이
히즈젠에르빈에이
후에팅레이몬드제이이
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코닌클리즈케 필립스 일렉트로닉스 엔.브이.
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Abstract

RESURF 트렌치 게이트 MOS 디바이스의 활성 영역의 에지에서의 조기 항복을 방지하기 위해서, 에지 전계 플레이트(24)는 동일한 트렌치 내의 게이트 및 이격된 제 2 전계 플레이트(24)에 접속되도록 위치될 수 있다. 게이트 트렌치 네트워크(12)는 6각 셀 또는 정사각형 셀로 형성될 수 있다. RESURF 상태가 작은 셀 피치를 필요로 하기 때문에, 자기 정렬된 공정이 사용될 수 있다.

Description

셀 트렌치 게이트 전계 효과 트렌지스터 및 그 제조 방법{EDGE TERMINATION IN A TRENCH-GATE MOSFET}
WO 01/08226에서는 가장자리 트렌치의 유전체 재료에 전계 플레이트를 제공함으로써 이러한 트랜지스터의 조기 항복 문제를 해결했다. 어레이 트렌치 내의 게이트 유전층보다 더 두껍게 유전체 재료를 형성했다. 전계 플레이트는 트랜지스터의 소스 또는 트렌치 게이트에 접속되어서, 어떤 외부 장벽에도 작용하는 일없이 트렌치의 내벽에 존재하기 때문에, 외방으로 본체 가장자리를 향해서 작용하기 보다는 내방으로 셀 어레이를 향해서 작용되었다. 이러한 배열은 공핍층의 높은 전계 위치에서, 특히 셀 어레이의 가장자리에서 발생할 수 있는 조기 항복의 위험을 감소시켰다.
본 발명은 셀 트렌치 게이트 FET 및 이를 형성하는 방법에 관한 것이다.
본 출원인의 이전 출원 WO 01/08226은 셀 트렌치 게이트 MOSFET 디바이스의 에지 종단부를 개시하고 있으며, 이는 본 발명에 참조로서 인용된다. 트랜지스터 셀의 어레이가 마련된 반도체 본체를 구비한 셀 트렌치 게이트 MOSFET가 공지되어 있으며, 여기서 셀들은 어레이 내에서 어레이의 가장자리를 따라서 유전체 재료로 구획된 트렌치의 패턴에 의해 경계가 만들어져 있다. 어레이 트렌치는 본체의 표면으로부터 제 1 도전형의 본체 영역을 지나서, 하부에 놓인 반대인 제 2 도전형의 드레인 드리프트 영역으로 연장된다. 본체의 표면의 소스 영역으로부터 도전 상태인 트랜지스터의 드레인 영역으로의 도전성 채널 내의 전류 흐름을 제어하기 위해, 게이트 유전층 상의 게이트 전극은 어레이 트렌치에 트렌치 게이트를 제공한다. 본체 영역과의 p-n 접합 및 트랜지스터의 블로킹 상태인 트렌치 게이트로부터 드레인 드리프트 영역에 공핍층을 형성한다. 공핍층의 높은 전계 위치에서는, 상세하게는 어레이의 가장자리에서는 이 트랜지스터의 조기 항복이 일어날 수 있다.
본 발명의 특정 실시예가 도면을 참조로 예로써 개시될 것이다.
도 1은 본 발명의 제 1 실시예의 제 1 생산 단계의 측면 개략도,
도 2는 도 1과 유사하며, 본 발명의 제 1 실시예의 제 2 생산 단계의 측면 개략도,
도 3은 제 1 실시예의 제 3 생산 단계의 측면 개략도,
도 4는 제 1 실시예의 제 4 생산 단계의 측면 개략도,
도 5는 제 1 실시예의 제 5 생산 단계의 측면 개략도,
도 6은 제 1 실시예의 제 6 생산 단계의 측면 개략도,
도 7은 제 1 실시예의 제 7 생산 단계의 측면 개략도,
도 8은 제 1 실시예의 제 8 생산 단계의 측면 개략도,
도 9는 제 1 실시예의 제 9 생산 단계의 측면 개략도,
도 10은 제 1 실시예의 제 10 생산 단계의 측면 개략도,
도 11은 몇 개의 전계 플레이트를 게이트 네트워크 및 부동 상태인 몇 가지 전계 플레이트에 접속시키는 것을 도시한 개략도.
본 발명의 목적은 WO 01/08226에서 달성된 것보다 더 항복전압에 관련된 사항을 개선하는 것이다.
본 발명의 제 1 측면에 따라서, 셀 트렌치 게이트 전계 효과 트랜지스터는 트랜지스터 셀의 어레이를 구비한 반도체 본체를 포함하며, 이 셀은 어레이의 가장자리를 따라서 유전체 재료로 구획된 가장자리 트렌치의 패턴에 의해 경계가 만들어져 있고, 가장자리 트렌치는 트랜지스터의 활성 영역에 가까운 내벽 및 트랜지스터의 에지에 가까운 외벽을 가지고 있으며, 내벽 및 외벽 각각은 유전체 재료 상에 위치된 전계 플레이트를 구비하고 있고, 가장자리 트렌치의 내벽 상에 위치된 전계 플레이트는 트랜지스터의 소스 또는 트렌치 게이트에 접속되어 있다.
외벽 상의 전계 플레이트는 전위가 플로우팅 상태가 될 수 있다.
따라서, 트랜지스터의 항복 전압이 증가되는 이점이 있다.
가장자리 트렌치는 내벽과 외벽 상의 전계 플레이트 사이에 유전체 재료를 포함할 수 있다.
가장자리 트렌치 각각은 내벽 상에 전계 플레이트를 가지며, 외벽 상에 전계 플레이트를 가질 수 있다.
바람직하게는, 트랜지스터는 트렌치 게이트 MOSFET이다. 바람직하게는 트랜지스터는 자기 정렬 공정에 의해 제조되어서 자기 정렬된 트랜지스터를 제공한다.
전계 플레이트는 바람직하게는 폴리실리콘으로 이루어지지만, 금속으로 이루어질 수도 있다.
가장자리 트렌치는 트랜지스터의 활성 영역 내의 게이트 유전체보다 더 두꺼운 유전체를 가질 수 있다.
바람직하게는, 트랜지스터 셀은 6각 셀 또는 정사각셀이다. 바람직하게는, 가장자리 트렌치는 6각 셀 또는 정사각셀이다.
바람직하게는, 내부 전계 플레이트는 트렌치 게이트에 접속된다.
본 발명의 제 2 측면에 따라서, 트렌치 게이트 전계 효과 트랜지스터를 제조하는 방법은,
반도체 본체에 트랜지스터 셀의 어레이를 형성하는 단계와,
트랜지스터 셀의 어레이의 가장자리 둘레에 가장자리 트렌치의 패턴을 형성하는 단계와,
유전체 재료로 가장자리 트렌치를 구획하는 단계
를 포함하며,
어레이에 인접한 가장자리 트렌치의 내벽 상에 내부 전계 플레이트를 형성하고, 트랜지스터의 에지에 인접한 가장자리 트렌치의 외벽에 외부 전계 플레이트를 형성하는 단계와,
내부 전계 플레이트를 트랜지스터의 소스 또는 트렌치 게이트에 접속시키는 단계를 포함하는 것을 특징으로 한다.
바람직하게는, 내부 및 외부 전계 플레이트 형성 단계와 내부 전계 플레이트 접속 단계는 자기 정렬 방식으로 수행된다.
바람직하게는, 내부 및 외부 전계 플레이트 형성 단계는 폴리실리콘이 될 수 있는 도전층을 가장자리 트렌치에 증착시키고, 후속해서 도전층을 이방성 에칭해서 가장자리 트렌치의 바닥부 및 가장자리 트렌치의 패턴의 상면에서 도전층을 제거함으로써 수행된다.
이로써, 유익하게 도전층은 가장자리 트렌치의 측벽에만 남아있다.
트렌치 게이트 및 트렌치 접속층의 재료는 가장자리 트렌치 내에 및 가장자리 트렌치의 패턴의 상면 상에 증착될 수 있고, 후속해서 가장자리 트렌치로부터 에칭되어서 도전층으로 대치될 수 있으며, 이 도전층은 내부 및 외부 전계 플레이트를 제공하는 이전의 층보다 더 얇은 것이 바람직하다.
이러한 모든 특성은 다양한 조합으로 다른 측면과 조합될 수 있다.
표면 전계 감소 기술로 알려진 소위 RESURF 기술에서, 트렌치 MOSFET 디바이스는 낮은 항복 전압으로 인해서 에지 종단부에 문제가 있다. MOSFET 디바이스의 활성 영역의 에지에서의 조기 항복을 방지하기 위해서, WO 01/08226에 개시된 바와같이 게이트에 접속된 에지 전계 플레이트가 제안되었다. RESURF 상태를 사용하기 위해서는 셀 피치가 작아야 하고, 이를 위해서 더 작은 셀 피치를 획득하기 위한 다른 옵션이 있을 수도 있지만, 자기 정렬된 공정이 사용될 수 있다.
이하, 자기 정렬된 RESURF 트렌치 게이트 MOS 공정으로 에지 전계 플레이트를 제공하는 방법을 설명한다. 이 RESURF 트렌치 게이트 MOSFET는, 디바이스가 고농도 도핑된 드레인 전극 영역(43) 상에 저농도 도핑된 드레인 드리프트 영역(14)을 포함하고 있는 실리콘 기판에 형성된다는 점에서, WO 01/08226에 개시된 것과 유사하다. RESURF 작용 중 저농도 도핑된 드리프트 영역(14)의 작용에 관한 추가적인 설명은 WO 01/08226으로부터 획득할 수 있다.
우선, 비교적 두꺼운 예컨대, 500 나노미터의 열 산화층(10)을 성장시키고, 그 후에 패터닝하고 하드 마스크 내부로 에칭해서 트렌치 네트워크를 한정한다. 이 실시예에서, 트렌치 네트워크는 6각(도면에 도시된 바와 같이) 또는 정사각형 트렌치 네트워크로 이루어진다. 이후에, 트렌치 네트워크를 에칭하고, 후속해서 예컨대, 400나노미터보다 큰 트렌치 폭을 가진 200V 디바이스용 200나노미터 산화물과 같은, 산화물 증착을 수행한다.
이후에, 트렌치를 비교적 두꺼운 산화물로 피복하고, 폴리실리콘(16)으로 충진한다. 이 폴리실리콘 층(16)은 트렌치를 충진하기에 충분한 두께를 가지고 있으며, 이후 공정에서 제 2 폴리실리콘 층과 함께 에칭백(etch back)될 때, 폴리실리콘 중 일부가 게이트 접속용 본드 경로로서 남아있기에도 충분한 두께를 가지고 있다.
이후에, p형 본체 프로파일이 이후 공정에서 확산되는 깊이까지 마스크를 따라서 폴리실리콘 층을 에칭백한다. 이 공정 단계가 도 1에 도시되어 있으며, 실리콘 기판(14) 상에 놓인 트렌치(12a, b, c)의 네트워크를 한정하는 열 산화물층(10)이 도시되어 있다. 폴리실리콘(16)은 도 1 좌측의 두 트렌치(12a:활성 영역에 트렌치를 형성하는)에 기초해서 위치가 정해지며, 도 1의 우측의 트렌치(12b/c:이하 설명되는 바와 같이, 각각 본드 패드 이면의 트렌치 및 전계 플레이트를 가진 최종 트렌치를 형성하는)를 그 위에 놓인 폴리실리콘 층(16)과 함께 완전히 충진한다.
이어서, 트렌치(12a)의 두꺼운 열 산화물(10)을 습식 에칭법으로 에칭해서, 게이트 산화물을 성장시킨다. 이후에, 이방성 산화물 에칭을 사용해서 게이트 산화물 중 폴리실리콘(16)의 상부에 놓인 부분을 에칭한다. 결론적으로, 도 2에 도시된 바와 같이, 좌측 트렌치(12a)의 측벽(18)에만 게이트 산화물(10)을 남긴다.
이후에, 도 3에 도시된 바와 같이 제 2 폴리실리콘 층(20)을 증착해서 좌측 트렌치(12a)를 충진하고, 제 1 폴리실리콘 층(16)을 피복한다.
제 2 폴리실리콘 층(20)을 도 4에 도시된 바와 같이 실리콘(14)과 두꺼운 산화물(10)의 제 1 층 사이의 인터페이스까지 에칭백한다. 결론적으로, 비교적 얇은 질화물 층(22)을 도 4에 도시된 바와 같이 증착한다.
도 5에서, 얇은 질화물 층(22)을 마스크를 사용해서 에칭백해서 우측 트렌치(12c)를 드러내고, 이로써 최종 또는 가장자리 영역을 형성한다. 이후에, 폴리실리콘 에칭을 사용해서 디바이스의 에지의 질화물이 없는 영역을 에칭해서, 3개의 우측 트렌치 내에만 산화물(10)을 남긴다. 이후에, 이른바 스페이서라 불리는 전계 플레이트(20)를 디바이스의 에지에 생성하기 위해서, 비교적 얇은 폴리실리콘 층(26)을 증착하고 이방성 에칭한다. 에칭 후에, 도 5에 도시된 바와 같은 전계 플레이트(24)를 획득하기 위해, 디바이스 상부에 전계 플레이트가 확실히 접촉하지 않도록 하기 위해서는 비교적 장시간이 소요되므로, 전계 플레이트(24)의 상부는 실리콘(14)과 두꺼운 산화물(10)의 제 1 층 사이의 인터페이스 주위에 위치되어야 한다. 결론적으로, 트렌치 네트워크를 6각형 단위 셀 또는 4각형 단위 셀로 형성하는 경우, 이들 셀이 모자이크를 이루는 폐 다각형을 형성하기 때문에, 활성 영역(즉, 도 5의 좌측)에 가장 가까운 전계 플레이트만이 게이트 트렌치 네트워크(12a)에 접속된다.
다음 단계는 비교적 두꺼운 질화물 층(28)의 증착을 포함하고, 이후에 도 6에 도시된 바와 같이 이를 질화물 층(22)까지 에칭백한다. 전계 플레이트(24)를 가진 트렌치(12)는 현재 절연 상태이다.
이어서, 도 7에 도시된 바와 같이 질화물 층(22)을 에칭하고, 활성 영역(도 1 내지 도 8의 2개의 좌측 트렌치(12a))을 한정하는 마스크를 사용해서 산화물(10/28)을 에칭한다. 후속해서, p형 본체(30) 및 소스(32:도 8)를 활성 영역에 주입해서 확산시킨다.
폴리실리콘 게이트 본드 패드(16) 밑에는 활성 셀도 생성한다. 이 경우, 트렌치는 활성형(12a, b) 및 전계 플레이트(12c)를 구비한 트렌치가 될 것이다.
다른 공정은 예컨대 TEOS 증착, AP 트렌치를 한정하기 위한 스페이서 에칭(및 본드 경로 접촉 홀), AP 트렌치 에칭, AP 접촉 주입 및 어닐링, 금속화 및 금속패터닝과 같은 알려진 자기 정렬 방식 공정 흐름에 개시된 것과 동일하다.
위에 개시된 실시예에서, 활성 디바이스 영역과 에지 종단부의 인접하는 트렌치의 공간이 충분히 가까워서, RESURF라고 알려진, 디바이스가 오프 상태일 때 중간 드레인 드리프트 영역이 완전히 공핍되어서 전계를 감소시킬 정도이다.
내부 및 외부 전계 플레이트(24)는 최종 트렌치(12c)의 내벽과 외벽 상의 각각의 위치로 분리된다. 위에 설명된 바와 같이, 이는 예컨대 폴리실리콘과 같은 얇은 도전층(26)을 트렌치 최종 영역에 증착시키고, 후속해서 이를 이방성 에칭해서(즉, 수직으로), 트렌치 측벽(18) 상에만 도전층을 남기고, 트렌치 바닥부(13) 및 트렌치된 영역의 상면에서 도전층(26)을 제거함으로써, 자기 정렬 방식으로 용이하게 달성된다.
통상적으로, 전계 플레이트 트렌치(12c)를 게이트 유전체보다 두꺼운 유전체로 구획시킨다. 또한 게이트 유전체(12b)를 이 더 두꺼운 유전체를 사용해서 구획할 수 있다.
여기에 개시된 디바이스 구조체 및 그 제조 공정은, 자기 정렬식 제조 방법 및 트렌치 게이트 활성 트랜지스터 셀을 제공하는 다른 다양한 공정과도 호환될 수 있다.
위에 설명된 제조 방법에서, 트렌치 네트워크를 한정하는 하드 마스크(10)는 두꺼운 산화물 층이다. 다른 공정에서는, 실리콘 질화물을 트렌치 네트워크를 한정하는 마스크로 사용할 수 있다. 이러한 변경에서, 트렌치 네트워크를 한정하는 하드 마스크(10)는 두꺼운 질화물 층이다. 이 경우, 얇은 질화물 층(22) 대신에,두꺼운 산화물 층을 도 4의 단계에서 증착한다. 이후에 두꺼운 질화물 마스크(10)의 질화물 표면까지 이 산화물 층(두꺼운 질화물 하드 마스크(10)내의 트렌치 에칭 윈도우를 충진하기에 충분하게 두꺼운)을 에칭 백한다. 산화물은 남아서 활성 디바이스 트렌치(12a) 상의 두꺼운 트렌치 하드 마스크(10)의 트렌치 에칭 윈도우를 충진하고, 이로써 트렌치 게이트(20) 상에 캐핑 절연체를 형성한다. 도 8의 단계에서 활성 영역으로부터 산화물 하드 마스크(10)를 에칭할 때, 활성 영역을 지나서 노출된 산화물을 마스킹할 필요가 있었다. 그러나, 이 수정된 방법을 사용해서 질화물 하드 마스크(10)를 활성에서 에칭할 때는 활성 영역을 지나서 노출된 산화물을 마스킹할 필요가 없다.
여기 설명된 특정 실시예는 n채널 디바이스로, 소스(32) 및 드리프트/드레인 영역(14/43)은 n도전형이고, 영역(30)은 p도전형이며, 트렌치 게이트(20)에 의해서 전자 반전 채널(a electron inversion channel)이 활성 영역(30)에 유도된다. 반대 도전형의 불순물을 사용함으로써, p채널 디바이스는 본 발명에 따른 방법에 의해 제조될 수 있다. 이 경우, 소스(32) 및 드리프트/드레인(14/43) 영역은 p도전형이고, 영역(30)은 n도전형이며, 트렌치 게이트(20)에 의해서 정공 반전 채널이 활성 영역(30)에 유도된다.
이러한 트렌치 게이트 실시예를 요약하면, 반도체 본체의 셀 영역 내에 활성 디바이스 셀을 포함하는 반도체 디바이스를 제공하되, 각각의 활성 디바이스 셀(12a)은 모두 제 1 도전형인 표면 인접 소스 영역(32)과 하부에 놓인 드리프트/드레인 영역(14/43)사이에 제 2 도전형인 채널 수용 영역(30)을 가지고 있으며, 트렌치 게이트(20)를 수용하는 절연된 게이트 트렌치(12a)가 채널 수용 영역(30)을 지나서 소스 영역(32)으로부터 하부에 놓인 드리프트 드레인 영역(14/43)까지 연장하고, 트렌치 게이트(20)는 중간 게이트 유전층(18)에 의해서 채널 수용 영역(30)에 유전적으로 연결되어서, 활성 셀 영역을 넘어서 최종 트렌치 구조 내에 내부 및 외부 전계 플레이트를 포함하는 에지 구조체를 제공한다.
본 발명의 개시물을 읽음으로써, 다른 수정 및 변경이 당업자에게는 자명할 것이다. 이러한 수정 및 변경은 반도체 디바이스의 제조에 이미 알려져 있어서, 이미 설명된 특성 대신에 혹은 이에 더해서 사용될 수 있는 동등물 및 다른 특성을 포함할 수 있다. 본 발명은 (트렌치 게이트 타입 대신에) 평탄한 DMOS 타입의 파워 MOSFET에 적용될 수 있다. 즉 MOS 게이트를 본체 표면 상의 유전층 상에(트렌치 내가 아닌) 제공할 수도 있다. 이는 다른 반도체 디바이스 예컨대, 바이폴라 트랜지스터(MOSFET 대신에)에서 유사한 문제를 해결하는 데 적용될 수 있다. 이런 디바이스의 활성 디바이스 영역은 셀일 수도 아닐 수도 있다. 본 발명은 일반적으로 에지 최종 구조체에 전계 플레이트를 제공하는 데 사용될 수 있다.
본 명세서에서 청구항에서 특정되는 특성의 조합에 대해 기재되어 있지만, 본 발명의 개시물의 범주는 다른 새로운 특성 및 여기에 분명하게 혹은 암시적으로 개시된 특성의 조합 또는 일반화를 포함하며, 이는 청구항에서 청구되는 바와 같은 발명과 관련이 있는지 여부 및 본 발명과 같이 동일한 기술적인 문제를 완화시키는지 여부에 관계없이 포함한다.
본 출원인은 본 출원 또는 본 발명으로부터 파생된 어떤 다른 출원이 계류중인 동안, 이런 특성 및/또는 이런 특성의 조합에 대해 새로운 청구항이 추가될 수 있다는 점을 밝힌다.

Claims (13)

  1. 트렌지스터 셀의 어레이를 구비한 반도체 본체를 포함하는 셀 트렌치 게이트 전계 효과 트렌지스터에 있어서,
    상기 셀은 상기 어레이의 가장자리를 따라서 유전체 재료로 구획된 가장자리 트렌치의 패턴에 의해 경계가 만들어져 있고,
    상기 가장자리 트렌치는 상기 트랜지스터의 활성 영역에 더 가까운 내벽 및 상기 트랜지스터의 에지에 더 가까운 외벽을 가지고 있으며,
    상기 내벽 및 외벽은 각각 유전체 재료 상에 위치된 전계 플레이트를 구비하고 있고,
    상기 가장자리 트렌치의 상기 내벽 상의 전계 플레이트는 상기 트랜지스터의 소스 또는 트렌치 게이트에 접속되는
    셀 트렌치 게이트 전계 효과 트랜지스터.
  2. 제 1 항에 있어서,
    상기 가장자리 트렌치는 상기 내벽 상의 전계 플레이트와 외벽 상의 전계 플레이트 사이에 유전체 재료를 포함하는
    셀 트렌치 게이트 전계 효과 트랜지스터.
  3. 제 1 항에 있어서,
    상기 가장자리 트렌치 각각은 상기 내벽 상에 전계 플레이트를 구비하고 있는
    셀 트렌치 게이트 전계 효과 트랜지스터.
  4. 제 1 항에 있어서,
    상기 전계 플레이트는 폴리실리콘으로 이루어진
    셀 트렌치 게이트 전계 효과 트랜지스터.
  5. 제 1 항에 있어서,
    상기 트랜지스터 셀 및/또는 가장자리 트렌치는 6각형 셀 또는 정사각형 셀인
    셀 트렌치 게이트 전계 효과 트랜지스터.
  6. 제 1 항에 있어서,
    상기 내벽 전계 플레이트는 상기 트렌치 게이트에 접속되는
    셀 트렌치 게이트 전계 효과 트랜지스터.
  7. 제 1 항에 있어서,
    상기 활성 영역은 상기 트랜지스터의 게이트 본드 패드밑으로 연장하는
    셀 트렌치 게이트 전계 효과 트랜지스터.
  8. 트렌치 게이트 전계 효과 트랜지스터를 제조하는 방법에 있어서,
    반도체 본체 상에 트랜지스터 셀의 어레이를 형성하는 단계와,
    상기 트랜지스터 셀의 어레이의 가장자리 둘레에 가장자리 트렌치의 패턴을 형성하는 단계와,
    유전체 재료로 상기 가장자리 트렌치를 구획하는 단계와,
    상기 어레이에 더 가까운 상기 가장자리 트렌치의 내벽 상에 내부 전계 플레이트를 형성하고, 상기 트랜지스터의 에지에 더 가까운 상기 가장자리 트렌치의 외벽 상에 외부 전계 플레이트를 형성하는 단계와,
    상기 내부 전계 플레이트를 상기 트랜지스터의 소스 또는 트렌치 게이트에 접속시키는 단계
    를 포함하는 방법.
  9. 제 8 항에 있어서,
    상기 내부 및 외부 전계 플레이트 형성 단계와 상기 내부 전계 플레이트 접속 단계는 자기 정렬 방식으로 수행되는
    방법.
  10. 제 8 항에 있어서,
    상기 내부 및 외부 전계 플레이트 형성 단계는 상기 가장자리 트렌치에 도전층을 증착시킴으로써 수행되는
    방법.
  11. 제 10 항에 있어서,
    상기 도전층 증착 단계 후에, 상기 도전층을 이방성 에칭해서 상기 가장자리 트렌치의 바닥부로부터 상기 도전층을 제거하는 단계를 더 포함하는
    방법.
  12. 제 8 항에 있어서,
    상기 트렌치 게이트 및 트렌치 접속층의 재료는 상기 가장자리 트렌치 내 및 가장자리 트렌치의 패턴의 상면 상에 증착되는
    방법.
  13. 제 12 항에 있어서,
    후속해서, 상기 가장자리 트렌치로부터 상기 재료를 에칭하여 상기 내부 및 외부 전계 플레이트를 제공하는 도전층으로 대체되도록 하는 단계를 포함하는
    방법.
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