WO2014207793A1 - 半導体装置およびその製造方法 - Google Patents

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region
carbide region
semiconductor device
gate electrode
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三江子 松村
大輔 松元
悠佳 清水
浩孝 濱村
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株式会社日立製作所
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    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/1608—Silicon carbide

Definitions

  • the present invention relates to a semiconductor device and a manufacturing method thereof, for example, a semiconductor device provided with a trench gate type field effect transistor (Metal Oxide Semiconductor Field Effect Transistor: hereinafter abbreviated as MOSFET) on a silicon carbide (SiC) substrate and a manufacturing method thereof. It is related to effective technology.
  • MOSFET Metal Oxide Semiconductor Field Effect Transistor
  • SiC-MOSFETs MOSFETs using SiC substrates
  • SiC has a higher dielectric breakdown strength than silicon (Si)
  • SiC-MOSFET SiC-MOSFETs are also being applied to high-voltage semiconductor devices that could not withstand using a Si substrate.
  • vertical power MOSFET structures include a planar structure called a DMOSFET (Double Diffusion MOSFET) and a trench structure called a UMOSFET (U-shape MOSFET).
  • DMOSFET Double Diffusion MOSFET
  • UMOSFET U-shape MOSFET
  • the trench structure has the advantage that the device arrangement can be increased in density and the on-resistance can be reduced because there is no resistance due to a parasitic junction field effect transistor (JFET) that occurs when the trench structure is not used.
  • JFET parasitic junction field effect transistor
  • avalanche breakdown is likely to occur near the gate insulating film, and gate dielectric breakdown is likely to occur. Therefore, as a countermeasure against gate dielectric breakdown, a second body region having a deeper impurity concentration than the drift layer and deeper than the bottom of the trench gate is disposed in the center between the plurality of trench gates, thereby allowing avalanche breakdown to occur at the trench gate.
  • a method of keeping away from see, for example, Patent Document 1.
  • Patent Document 1 the on-state current path is narrowed due to the influence of the second body region, and the on-resistance becomes high.
  • a method has been proposed in which a high concentration region having a higher impurity concentration than the drift layer is partially disposed in a region sandwiched between the trench gate and the second body region (for example, Patent Documents). 2).
  • the above-described high concentration region is useful for widening the current path and lowering the on-resistance, but when applied to a high voltage semiconductor device, the high concentration region induces channel punch-through when the element is in an off state.
  • the present inventor found for the first time that there is a problem.
  • An object of the present invention is to provide a technique capable of suppressing or preventing channel punch-through in a semiconductor device in which a trench gate type field effect transistor is provided on a silicon carbide substrate.
  • a semiconductor device penetrates through a second conductivity type second silicon carbide region provided on a first conductivity type first silicon carbide region on a first conductivity type silicon carbide substrate.
  • a trench gate type field effect transistor having a gate electrode provided through a gate insulating film in a trench having a depth terminating in the first silicon carbide region, wherein the second carbonization is provided at a position spaced from the gate electrode;
  • a fifth conductivity type fifth silicon carbide region extending from the bottom end of the silicon region toward the silicon carbide substrate and terminating at a position deeper than the bottom of the gate electrode in the first silicon carbide region;
  • the first silicon carbide region between the side surface of the gate electrode and the side end portion of the fifth silicon carbide region on the opposite side thereof and between the bottom of the gate electrode and the silicon carbide substrate.
  • the first silicon carbide provided A sixth silicon carbide region of the first conductivity type, which is set to a higher impurity concentration than pass, those with a.
  • a method for manufacturing a semiconductor device comprising: a second conductivity type second silicon carbide provided on a first conductivity type first silicon carbide region on a first conductivity type silicon carbide substrate; A trench gate type field effect transistor having a gate electrode provided through a gate insulating film in a trench having a depth penetrating the region and terminating at the first silicon carbide region, at a position spaced from the gate electrode A second conductivity type fifth element extending from the bottom end of the second silicon carbide region toward the silicon carbide substrate and terminating at a position deeper than the bottom of the gate electrode in the first silicon carbide region.
  • the first silicon carbide region of Provided, those having the steps of forming a sixth silicon carbide region of the first conductivity type is set to a higher impurity concentration than the first silicon carbide region.
  • channel punch-through can be suppressed or prevented in a semiconductor device in which a trench gate type field effect transistor is provided on a silicon carbide substrate.
  • FIG. 2 is a cross-sectional view taken along line II of the semiconductor device of FIG. 1.
  • FIG. 3 is a graph showing calculated values of impurity concentration profiles along the line II-II in FIG. 2.
  • FIG. 3 is a graph showing calculated values of an impurity concentration profile along the line III-III in FIG. 2. It is principal part sectional drawing of a semiconductor device when there is no 2nd body area
  • FIG. 3 is an enlarged cross-sectional view of a main part of the semiconductor device of FIG. 2. It is a graph which shows the x dependence of the electric field value Eox added to the gate insulating film of the bottom corner
  • region The value obtained by subtracting the potential at the boundary between the first body region and the drift layer in the off state when there is no high concentration region from the potential at the boundary between the first body region and the drift layer in the off state when the high concentration region exists.
  • FIG. 3 is an enlarged cross-sectional view of a main part of the semiconductor device of FIG. 2.
  • FIG. 3 is an enlarged cross-sectional view of a main part of the semiconductor device of FIG. 2.
  • It is a graph which shows the relationship between the impurity concentration of a high concentration area
  • It is a graph which shows the relationship between the impurity concentration of a high concentration area
  • FIG. 25 is an essential part cross sectional view of the semiconductor device during a manufacturing step following FIG. 24;
  • FIG. 26 is an essential part cross sectional view of the semiconductor device during a manufacturing step following FIG. 25;
  • FIG. 27 is an essential part cross sectional view of the semiconductor device during a manufacturing step following FIG. 26;
  • FIG. 28 is an essential part cross sectional view of the semiconductor device during a manufacturing step following FIG. 27;
  • FIG. 29 is an essential part cross sectional view of the semiconductor device during a manufacturing step following FIG. 28;
  • FIG. 30 is an essential part cross sectional view of the semiconductor device during a manufacturing step following FIG. 29;
  • FIG. 31 is an essential part cross sectional view of the semiconductor device during a manufacturing step following FIG. 30; It is principal part sectional drawing of the unit element area
  • FIG. 1 is a plan view of a unit element region of the semiconductor device according to the first embodiment
  • FIG. 2 is a cross-sectional view taken along line II of the semiconductor device of FIG.
  • the power MOSFET which is the semiconductor device of the first embodiment, is a trench gate type SiC-MOSFET designed to handle a large amount of power, and is used, for example, for power conversion and control of power equipment.
  • the present invention is applied to an n-channel MOSFET in which n-type and p-type are interchanged.
  • the n-type (first conductivity type) SiC region contains, for example, nitrogen (N) or phosphorus (P)
  • the p-type (second conductivity type) SiC region includes Contains, for example, boron (B) or aluminum (Al).
  • the substrate (first conductivity type silicon carbide substrate) 1 is made of, for example, n + -type SiC, and has a first surface (upper surface in FIG. 1) and a second surface on the back side (lower surface in FIG. 1). And have.
  • An epitaxial layer EP is provided on the first surface of the substrate 1.
  • the epitaxial layer EP is made of, for example, n-type SiC.
  • a drift layer (first silicon carbide region) 2 is provided in contact with the substrate 1 in the lowermost layer of the epitaxial layer EP (on the first surface of the substrate 1).
  • the drift layer 2 is made of, for example, n-type SiC, and its impurity concentration is set lower than that of the substrate 1.
  • the withstand voltage against the high voltage of the power MOSFET is set to be high.
  • a first body region (second silicon carbide region) 3 a is provided on the drift layer 2 in contact with the drift layer 2.
  • the first body region 3a is made of p-type SiC, for example.
  • a groove 4 is formed on the epitaxial layer EP.
  • the grooves 4 are formed in a lattice shape, for example.
  • the planar shape of the groove 4 is not limited to a lattice shape, and can be variously changed.
  • a stripe shape may be used.
  • channel 4 was a square shape was illustrated, it is not limited to this, A various change is possible, for example, a hexagon shape may be sufficient.
  • the trench 4 extends from the upper surface of the epitaxial layer EP through the first body region 3 a and extends to a middle position in the depth direction of the drift layer 2 and terminates.
  • the cross-sectional shape of the groove 4 is rectangular is illustrated, but the present invention is not limited to this, and various modifications are possible, and it may be U-shaped or V-shaped.
  • a gate electrode 6G is formed inside the groove 4 with a gate insulating film 5 interposed therebetween.
  • the gate insulating film 5 is made of, for example, silicon oxide (SiO 2 ) and is formed so as to cover the inner surface (side surface and bottom surface) of the groove 4.
  • the thickness of the gate insulating film 5 is, for example, 10 to 100 nm.
  • the gate electrode 6G is made of, for example, low resistance polysilicon doped with P.
  • Each region surrounded by the groove 4 is a unit element region.
  • p + type body contact region (third silicon carbide region) 3b and n + type source region (fourth silicon carbide region) 7S are adjacent to first body region 3a. Is provided.
  • the body contact region 3b is formed of, for example, p + type SiC. As shown in FIG. 1, the body contact region 3 b is provided substantially at the center of the unit element region so as to be separated from the groove 4. As shown in FIG. 2, the body contact region 3b is provided in contact with the upper portion of the first body region 3a and is electrically connected to the first body region 3a.
  • the source region 7S is made of, for example, n + type SiC. As shown in FIG. 1, the source region 7 ⁇ / b> S surrounds the body contact region 3 b and is formed in a frame shape so that the outer periphery thereof is in contact with the groove 4. Further, as shown in FIG. 2, the source region 7S is provided in contact with the upper portion of the first body region 3a.
  • a p + -type second body region (fifth silicon carbide region) 3c is provided in a state of being electrically connected to the first body region 3a immediately below the body contact region 3b. ing.
  • the second body region 3c is provided substantially at the center of the unit element region.
  • the planar dimension of the second body region 3c is formed to be larger than the planar dimension of the body contact region 3b.
  • the second body region 3 c extends from the lower portion of the first body region 3 a toward the substrate 1 to a position deeper than the bottom of the groove 4, and does not reach the substrate 1. 2 is formed so as to terminate at an intermediate position in the depth direction.
  • a high concentration region (sixth silicon carbide region) 8 is provided in drift layer 2 on the lower side of second body region 3c.
  • the high concentration region 8 is formed of, for example, n + -type SiC, and is between the side surface of the gate electrode 6G and the side portion of the second body region 3c opposite to the gate electrode 6G, and the bottom end portion of the gate electrode 6G And in the state where it is in contact with the second body region 3 c in the drift layer 2 between the substrate 1 and the substrate 1.
  • the high concentration region 8 at the above position, it is possible to suppress or prevent punch-through from occurring in the channel of the SiCMOSFET even when a high voltage is applied between the source and the drain when the SiCMOSFET is in the OFF state. be able to.
  • An interlayer insulating film 9 is deposited on the upper surface of the epitaxial layer EP via the gate insulating film 5 as shown in FIG.
  • the interlayer insulating film 9 is formed of, for example, silicon oxide (SiO 2 ), and the surface of the gate electrode 6G outside the trench 4 is covered with the interlayer insulating film 9.
  • a source body contact common electrode (hereinafter simply referred to as a common electrode) 10 is formed on the interlayer insulating film 9.
  • the common electrode 10 is formed of a metal such as nickel (Ni), for example, and is electrically connected to both the body contact region 3b and the source region 7S through contact holes formed in the interlayer insulating film 9 and the gate insulating film 5. It is connected.
  • a surface protective film 12 is deposited on the interlayer insulating film 9 so as to cover the common electrode 10.
  • the surface protective film 12 is formed of, for example, a single film of silicon oxide (SiO 2 ) or a laminated film of silicon oxide and silicon nitride.
  • the drain contact electrode 14 is electrically connected to the second surface side of the substrate 1.
  • a power MOSFET when a positive voltage is applied to the gate electrode 6G with a voltage applied between the source region 7S and the substrate 1, the gate on the side surface of the gate electrode 6G in the first body region 3a. A portion adjacent to the insulating film 5 is inverted, and a drain current flows from the source region 7 ⁇ / b> S toward the substrate 1.
  • the drain region of the power MOSFET is composed of the substrate 1, the drift layer 2, and the high concentration region 8.
  • FIG. 3 and FIG. 4 show calculated values of impurity concentration profiles on the II-II line and the III-III line of FIG. 2, respectively.
  • the horizontal axis Dep indicates the depth
  • the vertical axis Con indicates the impurity concentration.
  • 3 and 4 indicate the total impurity concentration profile.
  • 3 and 4 indicate the high concentration region 8 and the alternate long and short dash line indicates the impurity concentration profile of the drift layer 2, respectively.
  • the two-dot chain line in FIG. 4 shows the impurity concentration profile of the second body region 3c.
  • the impurity concentration (broken line) in the high concentration region 8 is set higher than the impurity concentration (dashed line) in the drift layer 2.
  • the impurity concentration (broken line) in the high concentration region 8 is set to be lower than the impurity concentration (two-dot chain line) in the second body region 3c. . Thereby, even if the high concentration region 8 overlaps the second body region 3c, the second body region 3c is left.
  • the impurity concentration profile of the first body region 3a As shown in FIG. 4, the impurity concentration (two-dot chain line) of the second body region 3c is set higher than the impurity concentration (dotted line) of the first body region 3a.
  • the thin solid line in FIG. 3 shows the impurity concentration profile of the source region 7S.
  • the impurity concentration of the source region 7S and the body contact region 3b is set higher than the impurity concentration of the first body region 3a.
  • FIG. 5 is a cross-sectional view of the main part of the semiconductor device when there is no second body region
  • FIG. 6 is a cross-sectional view of the semiconductor device when there is a second body region.
  • 5 and 6 are cross-sectional views, but some hatchings are omitted for easy understanding of the drawings.
  • the arrows in FIGS. 5 and 6 schematically show the electric field.
  • the electric field is dispersed in the second body region 3c even when a high voltage is applied between the source and the drain.
  • the concentration in the vicinity of the bottom of the groove 4 can be suppressed or prevented. For this reason, damage and destruction of the gate insulating film 5 can be suppressed or prevented.
  • FIGS. 7 and 8 are cross-sectional views, but some hatchings are omitted for easy understanding of the drawings.
  • the arrows in FIGS. 7 and 8 schematically show the current distribution.
  • the extension of the depletion layer from the side of the second body region 3c toward the channel is suppressed, The current that has passed through the channel flows so as to spread toward the high concentration region 8. For this reason, since the on-resistance of the SiC-MOSFET can be reduced, the drain current can be increased.
  • FIG. 9 is an enlarged cross-sectional view of a main part of the semiconductor device of FIG. Although FIG. 9 is a cross-sectional view, some hatching is omitted for easy understanding of the drawing.
  • the symbol x is the distance from the side surface of the gate electrode 6G to the side edge of the high concentration region 8
  • the symbol y is the distance from the bottom surface of the gate electrode 6G to the upper end of the high concentration region 8.
  • the end portions (the side end portion, the upper end portion, and the like) of the high concentration region 8 are positions where the impurity concentration value in the high concentration region 8 is 1 ⁇ 2 of the impurity concentration peak value in the high concentration region 8. .
  • 10 to 12 show the x dependence of transistor characteristics obtained by device simulation.
  • the calculation of the on-state was performed, for example, under the condition that the drain-source voltage was 0.05V and the gate-source voltage was 20V.
  • the calculation of the off-state was performed under the condition that, for example, the drain-source voltage was 100V and the gate-source voltage was 0V.
  • FIG. 10 shows the x dependence of the electric field value Eox applied to the gate insulating film at the bottom corner of the groove in the off state.
  • the electric field value Eox was normalized by the electric field value Eox0 when there was no high concentration region 8.
  • Eox / Eox0 shows a high value of 1 or more in a state where x ⁇ 0 ⁇ m, that is, the side end portion of the high concentration region 8 extends below the gate electrode 6G, but x> 0 ⁇ m, that is, the high concentration region 8 In the state where the side end portion of the gate electrode is separated from the side surface of the gate electrode 6G, a low value of 1 or less is shown. Therefore, by separating the side edge of the high concentration region 8 from the side surface of the gate electrode 6G, the electric field locally applied to the gate insulating film 5 can be reduced, so that gate breakdown can be suppressed or prevented. .
  • FIG. 11 shows the x dependency of the drain current Id.
  • a broken line LL indicates a lower limit value of the drain current Id.
  • the drain current Id exceeds the lower limit regardless of the distance x.
  • x ⁇ 0.3 ⁇ m, that is, in the state where the side edge of the high concentration region 8 enters below the gate electrode 6G, the drain current Id is It shows a low value. Therefore, it can be seen that it is better to separate the side end portion of the high concentration region 8 from the side surface of the gate electrode 6G from the viewpoint of drain current.
  • FIG. 12 shows the x dependency of the punch-through index.
  • the punch-through index indicates that the first body region and the drift layer in the off state when there is no high concentration region from the potential Pot at the boundary between the first body region and the drift layer in the off state when the high concentration region exists.
  • the value obtained by subtracting the potential Pot0 at the boundary (Pot-Pot0).
  • An increase in Pot-Pot0 in the positive direction indicates an increase in the channel potential and means that punch-through is easy.
  • a broken line UL indicates an upper limit value of the punch-through index.
  • FIGS. 13 to 15 show the y dependency of transistor characteristics obtained by device simulation.
  • the on-state and off-state calculation conditions are the same as described with reference to FIGS.
  • FIG. 13 shows the y dependency of the electric field value Eox applied to the gate insulating film at the bottom corner of the trench in the off state.
  • Eox / Eox0 shows a value higher than 1 when y ⁇ 0 ⁇ m, ie, the high concentration region 8 is above the bottom surface of the gate electrode 6G, but y> 0 ⁇ m, ie, the high concentration region 8 is the bottom surface of the gate electrode 6G.
  • the value is lower than 1 in a state where the distance from the center of the second body region 3c is approaching the bottom end. Therefore, by providing the high concentration region 8 so that the upper end portion of the high concentration region 8 is located below the bottom surface of the gate electrode 6G, the electric field Eox locally applied to the gate insulating film 5 can be reduced. In addition, gate breakdown can be suppressed or prevented.
  • FIG. 14 shows the y dependency of the value Ron / Ron0 obtained by normalizing the on-resistance Ron when there is a high concentration region with the on-resistance Ron0 when there is no high concentration region.
  • the value of Ron / Ron0 becomes smaller than 1 at y ⁇ 0.5 ⁇ m. Therefore, by providing the high concentration region 8 so that the upper end portion of the high concentration region 8 is located above the bottom end portion of the second body region 3c, the on-resistance can be reduced.
  • FIG. 15 shows the potential at the boundary between the first body region and the drift layer in the off state when there is no high concentration region from the potential Pot at the boundary between the first body region and the drift layer in the off state when there is a high concentration region. It shows the y dependency of a value obtained by subtracting Pot0 (Pot-Pot0).
  • An increase in Pot-Pot0 in the positive direction indicates an increase in the channel potential and means that punch-through is easy.
  • Pot-Pot0 increases rapidly when y ⁇ 0 ⁇ m, but is 0 or less when y> 0 ⁇ m. Therefore, by providing the high concentration region 8 so that the upper end of the high concentration region 8 is located below the bottom surface of the gate electrode 6G, punch-through can be suppressed or prevented.
  • FIGS. 16 and 17 are cross-sectional views, but some hatchings are omitted for easy viewing of the drawings. Further, the arrows in FIGS. 16 and 17 schematically show the electric field.
  • the electric field from the lateral direction from the high concentration region 8 toward the gate electrode 6G Concentrates on the bottom corners of the gate electrode 6G, causing gate breakdown. Further, the electric field from the high concentration region 8 toward the gate electrode 6G increases the potential of the drift layer 2 portion and the channel portion between the side end portion of the high concentration region 8 and the side surface of the gate electrode 6G. It tends to occur.
  • the upper end portion of the high concentration region 8 is located below the bottom surface of the gate electrode 6G (the bottom end portion side of the second body region 3c).
  • the electric field from the high concentration region 8 toward the gate electrode 6G is dispersed on the side surface and the bottom surface of the gate electrode 6G.
  • the electric field concentration on the bottom corner of the gate electrode 6G is alleviated, gate dielectric breakdown can be suppressed or prevented.
  • punch-through can be suppressed or prevented.
  • FIGS. 18 and 19 are enlarged cross-sectional views of the main part of the semiconductor device of FIG. 18 and 19 are cross-sectional views, but some hatchings are omitted for easy viewing of the drawings.
  • the high concentration region 8 is a region surrounded by a broken line A, that is, between the side surface of the gate electrode 6G and the side end portion of the second body region 3c opposite to the gate electrode 6G. It is preferably provided in a region between the bottom surface of the electrode 6G and the bottom end portion of the second body region 3c.
  • the side end in the radial direction of the high concentration region 8 is preferably located on the second body region 3c side from the position separated by XA / 2 from the side surface of the gate electrode 6G in order to obtain the above effect.
  • the position of the upper end portion of the high concentration region 8 is the gate electrode.
  • FIG. 20 shows the relationship between the impurity concentration Con8 (horizontal axis) of the high-concentration region 8 and the electric field value Eox (vertical axis) applied to the gate insulating film.
  • the calculation of the off-state was performed, for example, under the condition that the drain-source voltage was 100V and the gate-source voltage was 0V.
  • a broken line CEP indicates the impurity concentration of the epitaxial layer EP (that is, the drift layer 2), and a broken line CB2 indicates the impurity concentration of the second body region 3c.
  • the gate concentration is increased by setting the impurity concentration of the high concentration region 8 to twice or more of the impurity concentration of the drift layer 2 and reducing the impurity concentration of the high concentration region 8 to half or less of the impurity concentration of the second body region 3c. This is preferable for reducing the electric field Eox applied to the film 5.
  • FIG. 21 shows the relationship between the impurity concentration Con8 (horizontal axis) and the drain current Id (vertical axis) in the high concentration region.
  • the calculation of the on-state was performed, for example, under the condition that the drain-source voltage was 0.05V and the gate-source voltage was 20V.
  • the drain current Id can be increased by making the impurity concentration of the high concentration region 8 higher than the impurity concentration of the epitaxial layer EP (that is, the drift layer 2).
  • the drain current can be increased by setting the impurity concentration of the high concentration region 8 to at least twice the impurity concentration of the drift layer 2.
  • FIG. 22 shows the relationship between the impurity concentration Con8 (horizontal axis) in the high-concentration region and the potential Pot-Pot0 (vertical axis).
  • the impurity concentration of the high concentration region 8 As shown in FIG. 22, by making the impurity concentration of the high concentration region 8 higher than the impurity concentration of the epitaxial layer EP (that is, the drift layer 2) and lower than the impurity concentration of the second body region 3c, Since the potential Pot can be reduced, punch-through can be suppressed or prevented. In particular, it is preferable to suppress or prevent punch-through by setting the impurity concentration of the high concentration region 8 to be not less than twice the impurity concentration of the drift layer 2 and not more than half the impurity concentration of the second body region 3c. .
  • FIG. 23 is a cross-sectional view of a main part of the outermost semiconductor device in the element arrangement region in which a group of a plurality of unit element regions is arranged.
  • the second body region 3c and the high concentration region 8 are provided in the same manner as described above outside the outermost groove 4 in the element arrangement region of the power MOSFET. Thereby, damage and destruction of the gate insulating film 5 in the groove 4 at the outermost periphery of the element arrangement region can be suppressed or prevented.
  • the second body region 3c and the high concentration region 8 outside the outermost peripheral groove 4 of the element arrangement region are formed simultaneously with the formation processes of the second body region 3c and the high concentration region 8 in the element arrangement region. .
  • a gate extraction electrode 10G is formed on the interlayer insulating film 9.
  • the gate lead electrode 10G is electrically connected to the gate electrode 6G in the outermost groove 4 through a contact hole formed in the interlayer insulating film 9.
  • the gate extraction electrode 10 ⁇ / b> G is formed of the same material as that of the common electrode 10 at the same time, and is covered with the surface protective film 12 similarly to the common electrode 10.
  • FIGS. 24 to 31 are fragmentary cross-sectional views of the semiconductor device of the present embodiment during the manufacturing process.
  • an epitaxial wafer EPW shown in FIG. 24 is prepared.
  • the substrate 1 constituting the epitaxial wafer EPW is formed of, for example, an n + type 4H—SiC wafer having an offset of 8 °, 4 °, 2 °, 0.5 °, or the like.
  • the impurity concentration of the substrate 1 is, for example, 1 ⁇ 10 18 to 1 ⁇ 10 21 cm ⁇ 3 .
  • an epitaxial layer EP made of n-type SiC is formed by an epitaxial growth method.
  • the impurity concentration of the epitaxial layer EP is, for example, 1 ⁇ 10 14 to 1 ⁇ 10 18 cm ⁇ 3 , and here, for example, 2 ⁇ 10 16 cm ⁇ 3 .
  • a mask (not shown) for forming the first body region is formed on the epitaxial layer EP by photolithography (hereinafter simply referred to as lithography).
  • lithography photolithography
  • the planar shape of the mask is formed such that the first body region is exposed and the other regions are covered.
  • the lithography method is a method of forming a photoresist pattern by a series of processes such as application of a photoresist film, exposure and development.
  • Al ions are implanted into the upper portion of the epitaxial layer EP exposed from the mask.
  • the implantation conditions are, for example, 30 keV, 7 ⁇ 10 11 cm ⁇ 2 , 80 keV, 1.5 ⁇ 10 12 cm ⁇ 2 , 150 keV, 2 ⁇ 10 12 cm ⁇ 2 and 250 keV, 3.5 ⁇ 10 12 cm ⁇ 2.
  • the p-type first body region 3a is formed on the epitaxial layer EP, and n formed between the first body region 3a and the substrate 1 by the epitaxial layer EP.
  • a type drift layer 2 is formed.
  • the depth from the upper surface of the epitaxial layer EP in the first body region 3a is, for example, 0.4 ⁇ m.
  • the impurity concentration of the first body region 3a is, for example, 1 ⁇ 10 16 to 1 ⁇ 10 18 cm ⁇ 3 .
  • the first body region 3a may be formed of B ions instead of Al ions.
  • the first body region 3a may be formed by an epitaxial method instead of the ion implantation method. That is, the first body region 3a may be formed by depositing p-type SiC on the n-type epitaxial layer EP by an epitaxial method.
  • a mask M1 for forming a second body region is formed on the epitaxial layer EP by lithography as shown in FIG.
  • the planar shape of the mask M1 is formed such that the second body region is exposed and the other regions are covered.
  • the mask M1 as an ion implantation mask, for example, Al ions are implanted into the epitaxial layer EP exposed from the mask M1.
  • the implantation conditions are, for example, 600 keV, 1.5 ⁇ 10 13 cm ⁇ 2 , 800 keV, 2.5 ⁇ 10 13 cm ⁇ 2 and 1000 keV, 3 ⁇ 10 13 cm ⁇ 2 .
  • the p-type second body region 3c is formed in the epitaxial layer EP.
  • the second body region 3c is electrically connected to the first body region 3a.
  • the second body region 3 c extends from the bottom of the first body region 3 a toward the substrate 1, and is formed so as to terminate at a midway position in the depth direction of the drift layer 2 without reaching the substrate 1.
  • the depth from the upper surface of the epitaxial layer EP is, for example, 1.2 ⁇ m.
  • the peak concentration value of the impurity concentration of the second body region 3c is, for example, 1 ⁇ 10 18 cm ⁇ 3 .
  • the p-type second body region 3c may be formed of B ions.
  • Al ions are implanted into the upper portion of the epitaxial layer EP exposed from the mask M1.
  • the implantation conditions for example, to 15keV, 1 ⁇ 10 14 cm -2 and 30keV, 1 ⁇ 10 14 cm -2 .
  • a p-type body contact region 3b is formed above the first body region 3a.
  • the body contact region 3b is electrically connected to the first body region 3a.
  • the body contact region 3b is formed so as to extend from the upper surface of the epitaxial layer EP to an intermediate position in the depth direction of the first body region 3a.
  • the impurity concentration of the body contact region 3b is, for example, 1 ⁇ 10 18 to 1 ⁇ 10 21 cm ⁇ 3 .
  • the body contact region 3b may be formed of B ions.
  • the covering region of the mask M1 is retracted by a dry etching method to widen the opening of the mask M1.
  • N ions are implanted into the epitaxial layer EP exposed from the opening region of the mask M1 using the mask M1.
  • the implantation conditions are, for example, 700 keV, 5 ⁇ 10 12 cm ⁇ 2 and 900 keV, 7 ⁇ 10 12 cm ⁇ 2 .
  • the n + -type high concentration region 8 is formed so as to be in contact with the lower end portion of the second body region 3c.
  • the mask M1 is shared when forming the body contact region 3b, the second body region 3c, and the high concentration region 8, a series of processes of the lithography method can be reduced, so that the semiconductor Device manufacturing time can be reduced.
  • the amount of material used can be reduced, the cost of the semiconductor device can be reduced.
  • the body contact region 3b, the second body region 3c, and the high concentration region 8 can be formed in a self-aligned manner. Therefore, each unit element region can be miniaturized and the element integration density can be improved.
  • the electrical characteristics and reliability of the power MOSFET can be improved.
  • the depth from the upper surface of the epitaxial layer EP to the upper end portion of the high-concentration region 8 is, for example, 0.7 ⁇ m, below the depth of a groove to be described later, and at the bottom end portion of the second body region 3c. It was set above the depth (for example, 1.2 ⁇ m). Moreover, it provided so that the side edge part of the high concentration area
  • the peak concentration value of the impurity concentration in the high concentration region 8 was set higher than the impurity concentration in the drift layer 2 and lower than the peak value of the impurity concentration in the second body region 3c. That is, in the present embodiment, a part of the high concentration region 8 is ion-implanted so as to overlap the second body region 3c, but the net impurity concentration of the second body region 3c is higher than that of the high concentration region 8.
  • the injection conditions were adjusted to be ⁇ 10 18 cm ⁇ 3 . Thereby, the second body region 3c is left without being erased by the high concentration region 8.
  • a mask (not shown) in which the source region 7S is exposed and the others are covered is formed in the epitaxial layer EP by lithography.
  • N ions are implanted into the upper portion of the first body region 3a.
  • the implantation conditions for example, to 15keV, 3 ⁇ 10 14 cm -2 and 30keV, 3 ⁇ 10 14 cm -2 .
  • an n + -type source region 7S is formed on the first body region 3a so as to be adjacent to the body contact region 3b.
  • the source region 7S is formed so as to extend from the upper surface of the epitaxial layer EP to a middle position in the depth direction of the first body region 3a.
  • the impurity concentration of the source region 7S is, for example, 1 ⁇ 10 18 to 1 ⁇ 10 21 cm ⁇ 3 .
  • the ions implanted into the source region 7S may be P ions.
  • a carbon film (not shown) is deposited on the epitaxial layer EP as a cap material by a CVD (Chemical Vapor Deposition) method or the like, and then annealed to perform doping. Activate the impurities. Thereafter, the carbon film is removed by an oxygen plasma ashing method or the like.
  • an etching process is performed using the mask as an etching mask.
  • the grooves 4 are formed in the epitaxial layer EP.
  • the trench 4 is formed to extend downward from the upper surface of the epitaxial layer EP through the source region 7S and the first body region 3a, and terminates at a position in the middle of the depth of the drift layer 2.
  • a gate insulating film 5 is formed by a CVD method or the like so as to cover the upper surface of the epitaxial layer EP and the inner surface (side surface and bottom surface) of the trench 4.
  • the gate insulating film 5 is made of, for example, silicon oxide (SiO 2 ) having a thickness of about 10 to 100 nm. Note that the gate insulating film 5 may be formed by, for example, a dry oxidation method or another method.
  • a P-doped polysilicon film having a thickness of about 100 to 300 nm is deposited on the epitaxial layer EP so as to fill the trench 4 by a CVD method or the like and then patterned by a lithography method and a dry etching method. Then, a gate electrode 6G is formed as shown in FIG.
  • the gate electrode 6G and the epitaxial layer EP are insulated by the gate insulating film 5 between them.
  • an interlayer insulating film 9 is deposited on the epitaxial layer EP so as to cover the gate electrode 6G by a CVD method or the like, and then contact holes are formed in the interlayer insulating film 9 by a lithography method and a dry etching method. To do. Both the source region 7S and the body contact region 3b are exposed from the contact hole.
  • the common film 10 is formed by patterning the metal film by lithography or dry etching. At this time, the gate extraction electrode 10G shown in FIG. 23 may be formed simultaneously.
  • a metal film such as Ni is deposited on the second surface side of the substrate 1 by sputtering or the like, and the drain electrode 14 is similarly formed.
  • a surface protective film 12 for device protection is deposited above the upper surface of the epitaxial layer EP, and wiring to the gate electrode 6G, the common electrode 10 and the drain electrode 14 is performed.
  • a semiconductor device is completed by cutting a SiC chip from the wafer EPW.
  • FIG. 32 is a fragmentary cross-sectional view of a unit element region in the semiconductor device of the second embodiment.
  • the high concentration region 8 is separated from the side end portion of the second body region 3c without contacting the side end portion of the second body region 3c in the region surrounded by the broken line A described in FIG. At the same position, it is formed in a planar frame shape so as to surround the periphery of the second body region 3c.
  • the on-resistance when the power MOSFET is in the on state, the on-resistance can be reduced by expanding the current path, and when the power MOSFET is in the off state, gate dielectric breakdown and channel punch-through can be suppressed or prevented.

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Abstract

　溝４内にゲート絶縁膜５を介してゲート電極６Ｇを埋設した溝ゲート型のＭＯＳＦＥＴを炭化珪素（ＳｉＣ）基板に備えた半導体装置において、ソース－ドレイン間のｐ型の第１ボディ領域３ａの底端部から基板１に向かって延びｎ型のドリフト層２の深さ方向の途中位置で終端するｐ型の第２ボディ領域３ｃを設けた。そして、溝４内のゲート電極６Ｇの側面とその向かい側の第２ボディ領域３ｃの側端部との間であり、かつ、溝４内のゲート電極６Ｇの底面と基板１との間のドリフト層２に、ドリフト層２よりも不純物濃度の高いｎ＋型の高濃度領域８を設けた。これにより、高濃度領域を設けたことに起因してパワーＭＯＳＦＥＴがオフ状態の際にパワーＭＯＳＦＥＴのチャネルでパンチスルーが生じる不具合を抑制または防止することができる。

Description

半導体装置およびその製造方法
　本発明は、半導体装置およびその製造方法に関し、例えば、炭化珪素（ＳｉＣ）基板に溝ゲート型の電界効果トランジスタ(Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ：以下、ＭＯＳＦＥＴと略す)を備える半導体装置およびその製造方法に適用して有効な技術に関する。
　半導体装置においては、低炭素社会実現のため電力変換における損失低減が求められている。近年、電力変換装置内のスイッチング素子として、ＳｉＣ基板を用いたＭＯＳＦＥＴ（以下、ＳｉＣ－ＭＯＳＦＥＴという）の開発が盛んである。
　ＳｉＣは珪素(Ｓｉ)よりも絶縁破壊強度が高いことから、素子のドリフト層を薄くしても耐圧を保持することが出来、素子のオン抵抗を低減することができる。従って、ＳｉＣ－ＭＯＳＦＥＴを電力変換装置に適用することにより損失を低減することができる。また、ＳｉＣ－ＭＯＳＦＥＴは、Ｓｉ基板を用いた場合では耐えられなかった高電圧用の半導体装置への適用も進められている。
　Ｓｉ、ＳｉＣを問わず、縦型のパワーＭＯＳＦＥＴの構造には、ＤＭＯＳＦＥＴ（Ｄｏｕｂｌｅ　Ｄｉｆｆｕｓｉｏｎ　ＭＯＳＦＥＴ）と呼ばれるプレーナ構造と、ＵＭＯＳＦＥＴ（Ｕ－ｓｈａｐｅ　ＭＯＳＦＥＴ）と呼ばれるトレンチ構造とがある。
　トレンチ構造は、デバイス配置を高密度化できる上、トレンチ構造にしない場合に発生する寄生の接合電界効果トランジスタ(ＪＦＥＴ)による抵抗が無いのでオン抵抗を低減できる、という長所がある。
　しかし、トレンチ構造は、ゲート絶縁膜近傍でなだれ降伏が発生しやすくゲート絶縁破壊を起こし易い。そこで、ゲート絶縁破壊の対策として、複数のトレンチゲート間の中央にトレンチゲート底部よりも深く、ドリフト層よりも不純物濃度の高い第２ボディ領域を配置することにより、なだれ降伏が生じる場所をトレンチゲートから遠ざける方法がある（例えば特許文献１参照）。
　しかし、特許文献１の方法では、第２ボディ領域の影響によりオン時の電流経路が狭められ、オン抵抗が高くなってしまう。そこで、これを補うため、トレンチゲートと第２ボディ領域とに挟まれた領域内に、ドリフト層よりも不純物濃度の高い高濃度領域を部分的に配置する方法が提案されている（例えば特許文献２参照）。
米国特許第５，０７２，２６６号　明細書 特開２００８－２０５４９７号公報
　ところで、上記した高濃度領域は、電流経路を広げオン抵抗を下げるのに役立つが、高電圧用の半導体装置に適用すると、素子がオフ状態のときに高濃度領域がチャネルパンチスルーを誘発する、という課題があることを本発明者が初めて見出した。
　本発明の目的は、溝ゲート型の電界効果トランジスタを炭化珪素基板に設けた半導体装置において、チャネルパンチスルーを抑制または防止することのできる技術を提供することである。
　本発明の前記の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
　本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
　本願の一発明による半導体装置は、第１導電型の炭化珪素基板上の第１導電型の第１の炭化珪素領域上に設けられた第２導電型の第２の炭化珪素領域を貫通して第１の炭化珪素領域で終端する深さの溝内にゲート絶縁膜を介してゲート電極が設けられた溝ゲート型の電界効果トランジスタを備え、前記ゲート電極から離間した位置において前記第２の炭化珪素領域の底端部から前記炭化珪素基板に向かって延び、前記第１の炭化珪素領域内において前記ゲート電極の底部よりも深い位置で終端する第２導電型の第５の炭化珪素領域と、前記ゲート電極の側面とその向かい側の前記第５の炭化珪素領域の側端部との間であり、かつ、前記ゲート電極の底部と前記炭化珪素基板との間の前記第１の炭化珪素領域に設けられ、前記第１の炭化珪素領域よりも高い不純物濃度に設定された第１導電型の第６の炭化珪素領域と、を備えるものである。
　また、本願の一発明による半導体装置の製造方法は、第１導電型の炭化珪素基板上の第１導電型の第１の炭化珪素領域上に設けられた第２導電型の第２の炭化珪素領域を貫通して第１の炭化珪素領域で終端する深さの溝内にゲート絶縁膜を介してゲート電極が設けられた溝ゲート型の電界効果トランジスタを備え、前記ゲート電極から離間した位置において前記第２の炭化珪素領域の底端部から前記炭化珪素基板に向かって延び、前記第１の炭化珪素領域内において前記ゲート電極の底部よりも深い位置で終端する第２導電型の第５の炭化珪素領域を形成する工程と、前記ゲート電極の側面とその向かい側の前記第５の炭化珪素領域の側端部との間であり、かつ、前記ゲート電極の底部と前記炭化珪素基板との間の前記第１の炭化珪素領域に設けられ、前記第１の炭化珪素領域よりも高い不純物濃度に設定される第１導電型の第６の炭化珪素領域を形成する工程と、を有するものである。
　本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
　本発明によれば、溝ゲート型の電界効果トランジスタを炭化珪素基板に設けた半導体装置において、チャネルパンチスルーを抑制または防止することができる。
　上記した以外の課題、構成及び効果は、以下の実施の形態の説明により明らかにされる。
本発明の実施の形態１である半導体装置の単位素子領域の平面図である。 図１の半導体装置のＩ－Ｉ線の断面図である。 図２のＩＩ－ＩＩ線における不純物濃度プロファイルの計算値を示すグラフ図である。 図２のＩＩＩ－ＩＩＩ線における不純物濃度プロファイルの計算値を示すグラフ図である。 第２ボディ領域が無い場合の半導体装置の要部断面図である。 第２ボディ領域が有る場合の半導体装置の要部断面図である。 高濃度領域が無い場合の半導体装置の要部断面図である。 高濃度領域が有る場合の半導体装置の要部断面図である。 図２の半導体装置の要部拡大断面図である。 オフ状態における溝の底部角のゲート絶縁膜に加わる電界値Ｅｏｘのｘ依存性を示すグラフ図である。 ドレイン電流のｘ依存性を示すグラフ図である。 パンチスルー指標のｘ依存性を示すグラフ図である。 オフ状態における溝の底部角のゲート絶縁膜に加わる電界値のｙ依存性を示すグラフ図である。 高濃度領域が有る場合のオン抵抗を高濃度領域が無い場合のオン抵抗で規格化した値のｙ依存性を示すグラフ図である。 高濃度領域が有る場合のオフ状態における第１ボディ領域とドリフト層との境界の電位から高濃度領域が無い場合のオフ状態における第１ボディ領域とドリフト層との境界の電位を差し引いた値のｙ依存性を示すグラフ図である。 高濃度領域がゲート電極の底面よりも上に在る場合の半導体装置の要部断面図である。 高濃度領域がゲート電極の底面よりも下に在る場合の半導体装置の要部断面図である。 図２の半導体装置の要部拡大断面図である。 図２の半導体装置の要部拡大断面図である。 高濃度領域の不純物濃度とゲート絶縁膜に加わる電界値との関係を示すグラフ図である。 高濃度領域の不純物濃度とドレイン電流との関係を示すグラフ図である。 高濃度領域の不純物濃度と上記電位との関係を示すグラフ図である。 複数の単位素子領域の一群が配置された素子配置領域の最外周の半導体装置の要部断面図である。 図１の半導体装置の製造工程中の要部断面図である。 図２４に続く半導体装置の製造工程中の要部断面図である。 図２５に続く半導体装置の製造工程中の要部断面図である。 図２６に続く半導体装置の製造工程中の要部断面図である。 図２７に続く半導体装置の製造工程中の要部断面図である。 図２８に続く半導体装置の製造工程中の要部断面図である。 図２９に続く半導体装置の製造工程中の要部断面図である。 図３０に続く半導体装置の製造工程中の要部断面図である。 本発明の実施の形態２の半導体装置における単位素子領域の要部断面図である。
　以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なときを除き、同一または同様な部分の説明を原則として繰り返さない。なお、下記の説明に用いた各図面は、煩雑さを避けるため、主要部位の構成を示すもので、正確な図面に相当するものではない。
　（実施の形態１）
　まず、本実施の形態１の半導体装置の構造について図１および図２を参照して説明する。図１は本実施の形態１の半導体装置の単位素子領域の平面図、図２は図１の半導体装置のＩ－Ｉ線の断面図である。
　本実施の形態１の半導体装置であるパワーＭＯＳＦＥＴは、大電力を取り扱うのに設計された溝ゲート型のＳｉＣ－ＭＯＳＦＥＴであり、例えば電力機器の電力の変換や制御に用いられる。
　なお、本実施の形態においては、ｎチャネル型のＭＯＳＦＥＴに適用した場合について説明するが、ｎ型とｐ型とを入れ替えたｐチャネル型のＭＯＳＦＥＴに適用しても良い。また、以下の説明においてｎ型（第１導電型）のＳｉＣの領域には、例えば窒素（Ｎ）またはリン（Ｐ）が含有され、ｐ型（第２導電型）のＳｉＣの領域の領域には、例えばボロン（Ｂ）またはアルミニウム（Ａｌ）が含有されている。
　基板（第１導電型の炭化珪素基板）１は、例えばｎ＋型のＳｉＣにより形成されており、第１の面（図１の上面）とその裏側の第２の面（図１の下面）とを有している。基板１の第１の面上には、エピタキシャル層ＥＰが設けられている。エピタキシャル層ＥＰは、例えばｎ型のＳｉＣにより形成されている。
　エピタキシャル層ＥＰの最下層（基板１の第１の面上）には、ドリフト層（第１の炭化珪素領域）２が基板１に接した状態で設けられている。ドリフト層２は、例えばｎ型のＳｉＣにより形成されており、その不純物濃度が基板１よりも低く設定されている。これにより、パワーＭＯＳＦＥＴの高電圧に対する耐圧が高くなるように設定されている。
　また、エピタキシャル層ＥＰにおいてドリフト層２上には、第１ボディ領域（第２の炭化珪素領域）３ａがドリフト層２に接した状態で設けられている。第１ボディ領域３ａは、例えばｐ型のＳｉＣにより形成されている。
　さらに、エピタキシャル層ＥＰの上部には、溝４が形成されている。溝４は、図１に示すように、例えば格子状に形成されている。ただし、溝４の平面形状は格子状に限定されるものではなく種々変更可能であり、例えばストライプ状でも良い。また、溝４で囲まれる領域の平面形状が四角形状の場合を例示したが、これに限定されるものではなく種々変更可能であり、例えば六角形状でも良い。
　また、溝４は、図２に示すように、エピタキシャル層ＥＰの上面から第１ボディ領域３ａを貫通し、ドリフト層２の深さ方向の途中位置まで延びて終端している。ここでは溝４の断面形状が矩形状の場合が例示されているが、これに限定されるものではなく種々変更可能であり、Ｕ字状やＶ字状としても良い。
　この溝４の内部には、ゲート絶縁膜５を介してゲート電極６Ｇが形成されている。ゲート絶縁膜５は、例えば酸化シリコン（ＳｉＯ２）により形成されており、溝４の内面（側面および底面）を覆うように形成されている。ゲート絶縁膜５の厚さは、例えば１０～１００ｎｍである。ゲート電極６Ｇは、例えばＰがドープされた低抵抗ポリシリコンにより形成されている。
　この溝４に囲まれた個々の領域が単位素子領域になっている。各単位素子領域において第１ボディ領域３ａには、ｐ＋型のボディコンタクト領域（第３の炭化珪素領域）３ｂとｎ＋型のソース領域（第４の炭化珪素領域）７Ｓとが隣接した状態で設けられている。
　ボディコンタクト領域３ｂは、例えばｐ＋型のＳｉＣにより形成されている。このボディコンタクト領域３ｂは、図１に示すように、溝４から離れるように単位素子領域のほぼ中央に設けられている。また、ボディコンタクト領域３ｂは、図２に示すように、第１ボディ領域３ａの上部に接した状態で設けられ、第１ボディ領域３ａに電気的に接続されている。
　ソース領域７Ｓは、例えばｎ＋型のＳｉＣにより形成されている。このソース領域７Ｓは、図１に示すように、ボディコンタクト領域３ｂを取り囲み、その外周が溝４に接するように枠状に形成されている。また、ソース領域７Ｓは、図２に示すように、第１ボディ領域３ａの上部に接した状態で設けられている。
　また、各単位素子領域においてボディコンタクト領域３ｂの直下には、ｐ＋型の第２ボディ領域（第５の炭化珪素領域）３ｃが第１ボディ領域３ａと電気的に接続された状態で設けられている。この第２ボディ領域３ｃは、図１に示すように、単位素子領域のほぼ中央に設けられている。第２ボディ領域３ｃの平面寸法はボディコンタクト領域３ｂの平面寸法よりも大きくなるように形成されている。また、第２ボディ領域３ｃは、図２に示すように、第１ボディ領域３ａの下部から基板１の方向に向かって溝４の底部よりも深い位置まで延び、基板１に達することなくドリフト層２の深さ方向の途中位置で終端するように形成されている。この第２ボディ領域３ｃを設けたことにより、ソース－ドレイン間に高い電圧が印加された場合においても溝４の底部近傍（特に角部）での電界集中を抑制または防止することができるので、ゲート絶縁膜５の損傷および破壊を抑制または防止することができる。
　さらに、本実施の形態においては、第２ボディ領域３ｃの下部側のドリフト層２に高濃度領域（第６の炭化珪素領域）８が設けられている。高濃度領域８は、例えばｎ＋型のＳｉＣにより形成されており、ゲート電極６Ｇの側面とその向かい側の第２ボディ領域３ｃの側部との間であり、かつ、ゲート電極６Ｇの底端部と基板１との間のドリフト層２において第２ボディ領域３ｃに接した状態で設けられている。この高濃度領域８を設けたことにより、ＳｉＣＭＯＳＦＥＴのチャネル下の電流経路を拡大することができるので、オン抵抗を低減でき、ドレイン電流を増大させることができる。また、高濃度領域８を上記位置に設けたことにより、ＳｉＣＭＯＳＦＥＴがオフ状態のときにソース－ドレイン間に高い電圧が印加された場合においてもＳｉＣＭＯＳＦＥＴのチャネルでパンチスルーが生じるのを抑制または防止することができる。
　エピタキシャル層ＥＰの上面上には、図２に示すように、上記ゲート絶縁膜５を介して、層間絶縁膜９が堆積されている。層間絶縁膜９は、例えば酸化シリコン（ＳｉＯ２）により形成されており、溝４の外部のゲート電極６Ｇの表面は層間絶縁膜９により覆われている。
　この層間絶縁膜９上には、ソースボディコンタクト共通電極（以下、単に共通電極という）１０が形成されている。共通電極１０は、例えばニッケル（Ｎｉ）のような金属により形成されており、層間絶縁膜９およびゲート絶縁膜５に形成されたコンタクトホールを通じてボディコンタクト領域３ｂおよびソース領域７Ｓの両方に電気的に接続されている。
　また、層間絶縁膜９上には、共通電極１０を覆うように表面保護膜１２が堆積されている。表面保護膜１２は、例えば酸化シリコン（ＳｉＯ２）の単体膜または酸化シリコンと窒化シリコンとの積層膜により形成されている。一方、基板１の第２の面側には、ドレインコンタクト電極１４が電気的に接続されている。
　このようなパワーＭＯＳＦＥＴにおいては、ソース領域７Ｓと基板１との間に電圧を印加した状態でゲート電極６Ｇに正の電圧が印加されると、第１ボディ領域３ａにおいてゲート電極６Ｇの側面のゲート絶縁膜５に隣接する部分が反転し、ソース領域７Ｓから基板１に向かってドレイン電流が流れるようになっている。なお、パワーＭＯＳＦＥＴのドレイン領域は、基板１、ドリフト層２および高濃度領域８により構成されている。
　次に、図３および図４は、それぞれ図２のＩＩ－ＩＩ線およびＩＩＩ－ＩＩＩ線における不純物濃度プロファイルの計算値を示している。なお、図３および図４において横軸のＤｅｐは深さを、縦軸のＣｏｎは不純物濃度をそれぞれ示している。
　図３および図４の太い実線はトータルの不純物濃度プロファイルを示している。また、図３および図４の破線は高濃度領域８、一点鎖線はドリフト層２の不純物濃度プロファイルをそれぞれ示している。また、図４の二点鎖線は第２ボディ領域３ｃの不純物濃度プロファイルを示している。
　図３および図４に示すように、高濃度領域８の不純物濃度（破線）は、ドリフト層２の不純物濃度（一点鎖線）よりも高く設定されている。また、図４に示すように、第２ボディ領域３ｃにおいて高濃度領域８の不純物濃度（破線）は、第２ボディ領域３ｃの不純物濃度（二点鎖線）よりも低くなるように設定されている。これにより、第２ボディ領域３ｃに高濃度領域８が重なっていても、第２ボディ領域３ｃが残されるようになっている。
　また、図３および図４の点線は第１ボディ領域３ａの不純物濃度プロファイルを示している。図４に示すように、第２ボディ領域３ｃの不純物濃度（二点鎖線）は、第１ボディ領域３ａの不純物濃度（点線）よりも高く設定されている。
　また、図３の細い実線はソース領域７Ｓの不純物濃度プロファイルを示している。ソース領域７Ｓおよびボディコンタクト領域３ｂの不純物濃度は第１ボディ領域３ａの不純物濃度よりも高く設定されている。
　次に、本実施の形態のパワーＭＯＳＦＥＴの効果について説明する。
　まず、本実施の形態においては第２ボディ領域３ｃを設けたことによりゲート絶縁膜５の損傷および破壊を抑制または防止することができる。その理由を図５および図６を参照しながら説明する。図５は第２ボディ領域が無い場合、図６は第２ボディ領域が有る場合の半導体装置の要部断面図である。なお、図５および図６は断面図であるが、図面を見易くするため一部のハッチングを省略している。また、図５および図６の矢印は電界を模式的に示している。
　図５に示すように、第２ボディ領域が無い場合、ソース－ドレイン間に高い電圧が印加されると、溝４の底部近傍（特に角部）に電界が集中してしまう。このため、溝４の底部のゲート絶縁膜５の近傍で、なだれ降伏が発生し、高エネルギーのキャリアが発生する結果、そのキャリアによりゲート絶縁膜５が損傷を受け、破壊に至る場合がある。
　これに対して本実施の形態においては、図６に示すように、第２ボディ領域３ｃを設けたことにより、ソース－ドレイン間に高い電圧が印加されても電界が第２ボディ領域３ｃに分散され溝４の底部近傍に集中するのを抑制または防止することができる。このため、ゲート絶縁膜５の損傷および破壊を抑制または防止することができる。
　次に、上記のように第２ボディ領域３ｃを設けると、ゲート絶縁膜５の損傷および破壊を抑制または防止できるが、ＳｉＣ－ＭＯＳＦＥＴのオン抵抗が高くなってしまう場合がある。これに対して本実施の形態においては高濃度領域８を設けたことによりオン抵抗を低減することができる。その理由を図７および図８を参照しながら説明する。図７は高濃度領域が無い場合、図８は高濃度領域が有る場合の半導体装置の要部断面図である。なお、図７および図８は断面図であるが、図面を見易くするため一部のハッチングを省略している。また、図７および図８の矢印は電流の分布を模式的に示している。
　図７に示すように、高濃度領域が無い場合、第２ボディ領域３ｃの側部からチャネル側に破線で示すように空乏層が延びる結果、チャネル下の電流経路が狭くなってしまう。このため、ＳｉＣ－ＭＯＳＦＥＴのオン抵抗が高くなってしまう場合がある。
　これに対して本実施の形態においては、図８に示すように、高濃度領域８を設けたことにより、第２ボディ領域３ｃの側部からチャネル側に向かう空乏層の延びが抑えられるとともに、チャネルを通過した電流が高濃度領域８に向かって広がるように流れる。このため、ＳｉＣ－ＭＯＳＦＥＴのオン抵抗を低減できるので、ドレイン電流を増大させることができる。
　次に、高濃度領域８の配置位置による効果を図９～図１７を参照しながら説明する。
　図９は図２の半導体装置の要部拡大断面図である。なお、図９は断面図であるが、図面を見易くするため一部のハッチングを省略している。また、符号ｘはゲート電極６Ｇの側面から高濃度領域８の側端部までの距離であり、符号ｙはゲート電極６Ｇの底面から高濃度領域８の上端部までの距離である。ここで、高濃度領域８の端部（側端部および上端部等）は、高濃度領域８において不純物濃度の値が、高濃度領域８における不純物濃度ピーク値の１／２となる位置とする。
　また、図１０～図１２は、デバイスシミュレーションにより求めたトランジスタ特性のｘ依存性を示している。オン状態の計算は、例えば、ドレイン－ソース間電圧が０．０５Ｖ、ゲート－ソース間電圧が２０Ｖの条件で行った。また、オフ状態の計算は、例えば、ドレイン－ソース間電圧が１００Ｖ、ゲート－ソース間電圧が０Ｖの条件で行った。
　図１０は、オフ状態における溝の底部角のゲート絶縁膜に加わる電界値Ｅｏｘのｘ依存性を示している。高濃度領域８が無い場合の電界値Ｅｏｘ０で電界値Ｅｏｘを規格化した。図１０中の破線ＧＳ０（ｘ＝０μｍ）は、ゲート電極６Ｇの側面位置に相当し、破線ＧＳ０より左方向（ｘ＜０）がゲート電極６Ｇに近づく方向、右方向（ｘ＞０）がゲート電極６Ｇから離れる方向である。Ｅｏｘ／Ｅｏｘ０は、ｘ＜０μｍ、すなわち、高濃度領域８の側端部がゲート電極６Ｇの下方まで入り込んでいる状態では１以上と高い値を示すが、ｘ＞０μｍ、すなわち、高濃度領域８の側端部がゲート電極６Ｇの側面から離れている状態では１以下と低い値を示している。したがって、高濃度領域８の側端部をゲート電極６Ｇの側面から離すことにより、ゲート絶縁膜５に局所的に加わる電界を低減することができるので、ゲート絶縁破壊を抑制または防止することができる。
　図１１はドレイン電流Ｉｄのｘ依存性を示している。破線ＬＬはドレイン電流Ｉｄの下限値を示している。ドレイン電流Ｉｄは距離ｘに関係なく下限値を上回っているが、ｘ＝－０．３μｍ、すなわち、高濃度領域８の側端部がゲート電極６Ｇの下方まで入り込んでいる状態ではドレイン電流Ｉｄが低い値を示している。したがって、ドレイン電流の観点からも高濃度領域８の側端部をゲート電極６Ｇの側面から離した方が良いことが分かる。
　図１２はパンチスルー指標のｘ依存性を示している。ここで、パンチスルー指標は、高濃度領域が有る場合のオフ状態における第１ボディ領域とドリフト層との境界の電位Ｐｏｔから高濃度領域が無い場合のオフ状態における第１ボディ領域とドリフト層との境界の電位Ｐｏｔ０を差し引いた値（Ｐｏｔ－Ｐｏｔ０）とした。Ｐｏｔ－Ｐｏｔ０が正方向に大きくなることは、チャネルの電位上昇を示し、パンチスルーし易いことを意味する。破線ＵＬはパンチスルー指標の上限値を示している。パンチスルー指標も距離ｘに関係なく上限値を下回っているが、ｘ＝０～－０．１μｍの箇所、すなわち、高濃度領域８の側端部がゲート電極６Ｇの下方に若干入り込んでいる状態ではパンチスルー指標が若干高い値を示している。したがって、パンチスルー指標の観点からも高濃度領域８の側端部をゲート電極６Ｇの側面から離した方が良いことが分かる。
　次に、図１３～図１５はデバイスシミュレーションにより求めたトランジスタ特性のｙ依存性を示している。オン状態およびオフ状態の計算条件は、図１０～図１２で説明したのと同じである。
　図１３は、オフ状態における溝の底部角のゲート絶縁膜に加わる電界値Ｅｏｘのｙ依存性を示している。図１３の破線ＧＢ０（ｙ＝０μｍ）はゲート電極６Ｇの底面に相当し、破線Ｂ２Ｂ（ｙ＝０．５μｍ）は第２ボディ領域３ｃの底端部に相当する。Ｅｏｘ／Ｅｏｘ０は、ｙ＜０μｍ、すなわち、高濃度領域８がゲート電極６Ｇの底面より上の状態では１より高い値を示すが、ｙ＞０μｍ、すなわち、高濃度領域８がゲート電極６Ｇの底面から離れ、第２ボディ領域３ｃの底端部に近づいている状態では１よりも低い値を示している。したがって、高濃度領域８の上端部がゲート電極６Ｇの底面よりも下に位置するように高濃度領域８を設けることにより、ゲート絶縁膜５に局所的に加わる電界Ｅｏｘを低減することができるので、ゲート絶縁破壊を抑制または防止することができる。
　図１４は、高濃度領域が有る場合のオン抵抗Ｒｏｎを高濃度領域が無い場合のオン抵抗Ｒｏｎ０で規格化した値Ｒｏｎ／Ｒｏｎ０のｙ依存性を示している。ｙ＜０．５μｍにおいてＲｏｎ／Ｒｏｎ０の値が1より小さくなる。したがって、高濃度領域８の上端部が第２ボディ領域３ｃの底端部よりも上に位置するように高濃度領域８を設けることにより、オン抵抗を低減することができる。
　図１５は、高濃度領域が有る場合のオフ状態における第１ボディ領域とドリフト層との境界の電位Ｐｏｔから高濃度領域が無い場合のオフ状態における第１ボディ領域とドリフト層との境界の電位Ｐｏｔ０を差し引いた値（Ｐｏｔ－Ｐｏｔ０）のｙ依存性を示している。Ｐｏｔ－Ｐｏｔ０が正方向に大きくなることは、チャネルの電位上昇を示し、パンチスルーし易いことを意味する。Ｐｏｔ－Ｐｏｔ０は、ｙ＜０μｍで急激に増大するが、ｙ＞０μｍでは０以下である。したがって、高濃度領域８の上端がゲート電極６Ｇの底面よりも下に位置するように高濃度領域８を設けることにより、パンチスルーを抑制または防止することができる。
　ここで、高濃度領域８の配置位置に因るゲート絶縁破壊およびパンチスルーの抑制または防止の効果の理由について図１６および図１７を参照しながら説明する。図１６は高濃度領域がゲート電極の底面よりも上に在る場合、図１７は高濃度領域がゲート電極の底面よりも下に在る場合の半導体装置の要部断面図である。なお、図１６および図１７は断面図であるが、図面を見易くするため一部のハッチングを省略している。また、図１６および図１７の矢印は電界を模式的に示している。
　図１６に示すように、高濃度領域８がゲート電極６Ｇの底面よりも上（第１ボディ領域３ａ側）に在る場合は、高濃度領域８からゲート電極６Ｇに向かって横方向からの電界がゲート電極６Ｇの底部角に集中するため、ゲート絶縁破壊が生じる。また、高濃度領域８からゲート電極６Ｇに向かう電界により、高濃度領域８の側端部とゲート電極６Ｇの側面との間のドリフト層２部分やチャネル部分の電位が上昇するため、パンチスルーが生じ易くなる。
　これに対して本実施の形態においては、図１７に示すように、高濃度領域８の上端部がゲート電極６Ｇの底面よりも下（第２ボディ領域３ｃの底端部側）に位置するように高濃度領域８を設けたことにより、高濃度領域８からゲート電極６Ｇに向かう電界が、ゲート電極６Ｇの側面と底面とに分散される。このため、ゲート電極６Ｇの底部角への電界集中が緩和されるので、ゲート絶縁破壊を抑制または防止できる。また、高濃度領域８の側端部とゲート電極６Ｇの側面との間のドリフト層２部分やチャネル部分の電位の上昇が抑制または防止されるので、パンチスルーを抑制または防止することができる。
　次に、以上の結果から導き出された高濃度領域の最適位置を図１８および図１９を参照しながら説明する。図１８および図１９は図２の半導体装置の要部拡大断面図である。なお、図１８および図１９は断面図であるが、図面を見易くするため一部のハッチングを省略している。
　図１８に示すように、高濃度領域８は、破線Ａで囲まれた領域、すなわち、ゲート電極６Ｇの側面とその向かい側の第２ボディ領域３ｃの側端部との間であり、かつ、ゲート電極６Ｇの底面と第２ボディ領域３ｃの底端部との間の領域に設けることが好ましい。これにより、パワーＭＯＳＦＥＴがオン状態の際には電流通路の拡大によりオン抵抗を低減できる上、オフ状態の際にはゲート絶縁破壊やチャネルパンチスルーを抑制または防止することができる。
　また、図１９の左側に示すように、ゲート電極６Ｇの側面とその向かい側の第２ボディ領域３ｃの側端部との間の距離をＸＡとした場合、高濃度領域８の径方向の側端部の位置は、ゲート電極６Ｇの側面からＸＡ／２だけ離れた位置よりも第２ボディ領域３ｃ側に位置していることが上記効果を得る上で好ましい。
　また、図１９の右側に示すように、ゲート電極６Ｇの底面と第２ボディ領域３ｃの底端部との間の距離をＹＡとした場合、高濃度領域８の上端部の位置は、ゲート電極６Ｇの底面からＹＡ／２だけ離れた位置に存在することが上記効果を得る上で好ましい。
　次に、高濃度領域の不純物濃度によるトランジスタ特性の依存性について図２０～図２２を参照しながら説明する。
　図２０は、高濃度領域８の不純物濃度Ｃｏｎ８（横軸）とゲート絶縁膜に加わる電界値Ｅｏｘ（縦軸）との関係を示している。オフ状態の計算は、例えば、ドレイン－ソース間電圧が１００Ｖ、ゲート－ソース間電圧が０Ｖの条件で行った。また、破線ＣＥＰはエピタキシャル層ＥＰ（すなわち、ドリフト層２）の不純物濃度、破線ＣＢ２は第２ボディ領域３ｃの不純物濃度を示している。また、高濃度領域８の不純物濃度は、ｘ＝０．１４μｍ、ｙ＝０．５～１μｍの位置のものを示している。
　図２０に示すように、高濃度領域８の不純物濃度を、エピタキシャル層ＥＰ（すなわち、ドリフト層２）の不純物濃度よりも高く、かつ、第２ボディ領域３ｃの不純物濃度よりも低くすることにより、ゲート絶縁膜５に加わる電界Ｅｏｘを小さくすることができる。特に、高濃度領域８の不純物濃度を、ドリフト層２の不純物濃度の２倍以上、かつ、高濃度領域８の不純物濃度を第２ボディ領域３ｃの不純物濃度の半分以下にすることにより、ゲート絶縁膜５に加わる電界Ｅｏｘを小さくする上で好ましい。
　図２１は、高濃度領域の不純物濃度Ｃｏｎ８（横軸）とドレイン電流Ｉｄ（縦軸）との関係を示している。オン状態の計算は、例えば、ドレイン－ソース間電圧が０．０５Ｖ、ゲート－ソース間電圧が２０Ｖの条件で行った。
　図２１に示すように、高濃度領域８の不純物濃度を、エピタキシャル層ＥＰ（すなわち、ドリフト層２）の不純物濃度よりも高くすることにより、ドレイン電流Ｉｄを増大させることができる。特に、高濃度領域８の不純物濃度をドリフト層２の不純物濃度の２倍以上にすることにより、ドレイン電流を増大させることができる。
　図２２は、高濃度領域の不純物濃度Ｃｏｎ８（横軸）と上記電位Ｐｏｔ-Ｐｏｔ０（縦軸）との関係を示している。オフ状態の計算は、例えば、ドレイン－ソース間電圧が１００Ｖ、ゲート－ソース間電圧が０Ｖの条件で行った。また、高濃度領域８の不純物濃度は、ｘ＝０．４５μｍ、ｙ＝０～０．５μｍの位置のものを示している。
　図２２に示すように、高濃度領域８の不純物濃度を、エピタキシャル層ＥＰ（すなわち、ドリフト層２）の不純物濃度よりも高く、かつ、第２ボディ領域３ｃの不純物濃度よりも低くすることにより、電位Ｐｏｔを小さくすることができるので、パンチスルーを抑制または防止することができる。特に、高濃度領域８の不純物濃度を、ドリフト層２の不純物濃度の２倍以上、かつ、第２ボディ領域３ｃの不純物濃度の半分以下にすることにより、パンチスルーの抑制または防止する上で好ましい。
　次に、図２３は、複数の単位素子領域の一群が配置された素子配置領域の最外周の半導体装置の要部断面図である。
　本実施の形態においては、パワーＭＯＳＦＥＴの素子配置領域の最外周の溝４の外側にも第２ボディ領域３ｃおよび高濃度領域８が上記と同様に設けられている。これにより、素子配置領域の最外周の溝４内のゲート絶縁膜５の損傷および破壊を抑制または防止することができる。この素子配置領域の最外周の溝４の外側の第２ボディ領域３ｃおよび高濃度領域８は、素子配置領域内の第２ボディ領域３ｃおよび高濃度領域８の各々の形成工程と同時に形成される。
　なお、層間絶縁膜９上にはゲート引出し電極１０Ｇが形成されている。このゲート引出し電極１０Ｇは層間絶縁膜９に形成されたコンタクトホールを通じて最外周の溝４内のゲート電極６Ｇと電気的に接続されている。ゲート引出し電極１０Ｇは、例えば共通電極１０と同じ材料で同時に形成されており、共通電極１０と同様に表面保護膜１２に覆われている。
　次に、本実施の形態１の半導体装置の製造方法の一例について図２４～図３１を参照しながら説明する。図２４～図３１は、本実施の形態の半導体装置の製造工程中における要部断面図である。
　まず、図２４に示すエピタキシャルウエハＥＰＷを用意する。エピタキシャルウエハＥＰＷを構成する基板１は、例えば、８°、４°、２°、０．５°などのオフセットを持つｎ＋型の４Ｈ－ＳｉＣウエハにより形成されている。基板１の不純物濃度は、例えば、１×１０１８～１×１０２１ｃｍ－３である。
　この基板１上には、例えば、ｎ型のＳｉＣにより形成されたエピタキシャル層ＥＰがエピタキシャル成長法により形成されている。エピタキシャル層ＥＰの不純物濃度は、例えば、１×１０１４～１×１０１８ｃｍ－３であり、ここでは、例えば２×１０１６ｃｍ－３である。
　続いて、エピタキシャル層ＥＰ上に第１ボディ領域形成用のマスク（図示せず）をフォトリソグラフィ（以下、単にリソグラフィという）法により形成する。このマスクの平面形状は、第１ボディ領域が露出され、それ以外の領域が覆われるような形状に形成されている。なお、ここでリソグラフィ法は、例えば、フォトレジスト膜の塗布、露光および現像等のような一連の処理によりフォトレジストパターンを形成する方法である。
　その後、そのマスクをイオン注入マスクとし、マスクから露出するエピタキシャル層ＥＰの上部に、例えば、Ａｌイオンを注入する。注入条件としては、例えば、３０ｋｅＶ、７×１０１１ｃｍ－２、８０ｋｅＶ、１.５×１０１２ｃｍ－２、１５０ｋｅＶ、２×１０１２ｃｍ－２および２５０ｋｅＶ、３.５×１０１２ｃｍ－２とする。これにより、図２５に示すように、エピタキシャル層ＥＰの上部にｐ型の第１ボディ領域３ａを形成するとともに、その第１ボディ領域３ａと基板１との間にエピタキシャル層ＥＰにより形成されるｎ型のドリフト層２を形成する。
　ここで、第１ボディ領域３ａにおいてエピタキシャル層ＥＰの上面からの深さは、例えば０．４μｍである。また、第１ボディ領域３ａの不純物濃度は、例えば１×１０１６～１×１０１８ｃｍ－３である。なお、第１ボディ領域３ａをＡｌイオンに代えてＢイオンにより形成しても良い。また、第１ボディ領域３ａをイオン注入法に代えてエピタキシャル法により形成しても良い。すなわち、ｎ型のエピタキシャル層ＥＰ上に、ｐ型のＳｉＣをエピタキシャル法により成膜することにより、第１ボディ領域３ａを形成しても良い。
　次いで、上記マスクを除去した後、図２６に示すように、エピタキシャル層ＥＰ上に第２ボディ領域形成用のマスクＭ１をリソグラフィ法により形成する。このマスクＭ１の平面形状は、第２ボディ領域が露出され、それ以外の領域が覆われるような形状に形成されている。
　続いて、そのマスクＭ１をイオン注入マスクとして、マスクＭ１から露出するエピタキシャル層ＥＰに、例えば、Ａｌイオンを注入する。注入条件としては、例えば、６００ｋｅＶ、１．５×１０１３ｃｍ－２、８００ｋｅＶ、２.５×１０１３ｃｍ－２および１０００ｋｅＶ、３×１０１３ｃｍ-２とする。これにより、エピタキシャル層ＥＰにｐ型の第２ボディ領域３ｃを形成する。
　この第２ボディ領域３ｃは、第１ボディ領域３ａと電気的に接続されている。第２のボディ領域３ｃは第１ボディ領域３ａの底部から基板１に向かって延び、基板１に達すること無くドリフト層２の深さ方向の途中位置で終端するように形成されている。第２ボディ領域３ｃにおいてエピタキシャル層ＥＰの上面からの深さは、例えば１．２μｍである。また、第２ボディ領域３ｃの不純物濃度のピーク濃度値は、例えば１×１０１８ｃｍ－３である。なお、ｐ型の第２ボディ領域３ｃをＢイオンにより形成しても良い。
　続いて、同じマスクＭ１を用いて、マスクＭ１から露出するエピタキシャル層ＥＰの上部に、例えば、Ａｌイオンを注入する。注入条件としては、例えば、１５ｋｅＶ、１×１０１４ｃｍ－２および３０ｋｅＶ、１×１０１４ｃｍ－２とする。これにより、第１ボディ領域３ａの上部にｐ型のボディコンタクト領域３ｂを形成する。
　このボディコンタクト領域３ｂは、第１ボディ領域３ａと電気的に接続されている。また、ボディコンタクト領域３ｂは、エピタキシャル層ＥＰの上面から第１ボディ領域３ａの深さ方向の途中位置まで延び終端するように形成されている。なお、ボディコンタクト領域３ｂの不純物濃度は、例えば、１×１０１８～１×１０２１ｃｍ－３である。また、ボディコンタクト領域３ｂをＢイオンにより形成しても良い。
　次いで、図２７に示すように、マスクＭ１の被覆領域をドライエッチング法により後退させ、マスクＭ１の開口部を広げる。続いて、そのマスクＭ１を用いて、マスクＭ１の開口領域から露出するエピタキシャル層ＥＰに、例えば、Ｎイオンを注入する。注入条件としては、例えば、７００ｋｅＶ、５×１０１２ｃｍ－２および９００ｋｅＶ、７×１０１２ｃｍ－２とする。これにより、第２ボディ領３ｃの下部側端部に接するようにｎ＋型の高濃度領域８を形成する。
　このように本実施の形態においては、ボディコンタクト領域３ｂ、第２ボディ領域３ｃおよび高濃度領域８を形成する際にマスクＭ１を共用することにより、リソグラフィ法の一連の処理を削減できるので、半導体装置の製造時間を短縮できる。また、材料の使用量を低減できるので、半導体装置のコストを低減できる。さらに、ボディコンタクト領域３ｂ、第２ボディ領域３ｃおよび高濃度領域８を自己整合的に形成することができる。このため、各単位素子領域を微細化することができ、素子集積密度を向上させることができる。また、パワーＭＯＳＦＥＴの電気的特性や信頼性を向上させることができる。
　ここで、エピタキシャル層ＥＰの上面から高濃度領域８の上端部までの深さは、例えば、０．７μｍであり、後述の溝の深さよりは下方、かつ、第２ボディ領域３ｃの底端部の深さ（例えば１．２μｍ）よりは上方に設定した。また、高濃度領域８の側端部が溝に接しないように設けた。
　また、高濃度領域８の不純物濃度のピーク濃度値は、ドリフト層２の不純物濃度より高く、かつ、第２ボディ領域３ｃの不純物濃度のピーク値よりも低く設定した。すなわち、本実施の形態においては、高濃度領域８の一部が第２ボディ領域３ｃに重なってイオン注入されるが、第２ボディ領域３ｃの正味の不純物濃度が高濃度領域８よりも高い１×１０１８ｃｍ－３となるように注入条件を調整した。これにより、第２ボディ領域３ｃが高濃度領域８により消されずに残されるようになっている。
　続いて、マスクＭ１を除去した後、エピタキシャル層ＥＰに、ソース領域７Ｓが露出され、それ以外が覆われるマスク（図示せず）をリソグラフィ法により形成する。続いて、そのマスクをイオン注入マスクとし、第１ボディ領域３ａの上部に、例えばＮイオンを注入する。注入条件としては、例えば、１５ｋｅＶ、３×１０１4ｃｍ－２および３０ｋｅＶ、３×１０１４ｃｍ－２とする。これにより、図２８に示すように、第１ボディ領３ａの上部にボディコンタクト領域３ｂに隣接するようにｎ＋型のソース領域７Ｓを形成する。
　このソース領域７Ｓは、エピタキシャル層ＥＰの上面から第１ボディ領域３ａの深さ方向の途中位置まで延び終端するように形成されている。なお、ソース領域７Ｓの不純物濃度は、例えば、１×１０１８～１×１０２１ｃｍ－３である。また、ソース領域７Ｓに注入するイオンはＰイオンでも良い。
　その後、ソース領域形成用のマスクを除去した後、エピタキシャル層ＥＰ上にキャップ材としてカーボン膜（図示せず）をＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法等により堆積した後、アニール処理を施すことにより、ドーピングした不純物を活性化させる。その後、カーボン膜を酸素プラズマアッシング法等により除去する。
　次いで、エピタキシャル層ＥＰ上に、溝の形成領域が露出され、それ以外が覆われるマスク（図示せず）をリソグラフィ法により形成した後、そのマスクをエッチングマスクとしてエッチング処理を施すことにより、図２９に示すように、エピタキシャル層ＥＰに溝４を形成する。溝４は、エピタキシャル層ＥＰの上面からソース領域７Ｓおよび第１ボディ領域３ａを貫通して下方に延び、ドリフト層２の深さ途中位置で終端するように形成される。
　続いて、溝４の形成用のマスクを除去した後、エピタキシャル層ＥＰの上面および溝４の内面（側面および底面）を覆うようにゲート絶縁膜５をＣＶＤ法等により形成する。このゲート絶縁膜５は、例えば、厚さが１０～１００ｎｍ程度の酸化シリコン（ＳｉＯ２）により形成されている。なお、ゲート絶縁膜５は、例えばドライ酸化法や他の方法で形成しても良い。
　その後、例えば、厚さ１００～３００ｎｍ程度のＰドープポリシリコン膜を、溝４を埋め込むようにエピタキシャル層ＥＰ上にＣＶＤ法等により堆積した後、これをリソグラフィ法およびドライエッチング法によりパターニングすることにより、図３０に示すようにゲート電極６Ｇを形成する。ゲート電極６Ｇとエピタキシャル層ＥＰとは、それらの間のゲート絶縁膜５により絶縁されている。
　次いで、図３１に示すように、ゲート電極６Ｇを覆うようにエピタキシャル層ＥＰ上に層間絶縁膜９をＣＶＤ法等により堆積した後、リソグラフィ法およびドライエッチング法により層間絶縁膜９にコンタクトホールを形成する。コンタクトホールからはソース領域７Ｓおよびボディコンタクト領域３ｂの両方が露出されている。
　続いて、エピタキシャル層ＥＰの上面上方に、例えばＮｉ等のような金属膜をスパッタリング法等により堆積した後、その金属膜をリソグラフィ法およびドライエッチング法によりパターニングして共通電極１０を形成する。この際、図２３に示したゲート引出し電極１０Ｇを同時に形成しても良い。一方、基板１の第２の面側にもＮｉ等のような金属膜をスパッタリング法等により堆積し同様にドレイン電極１４を形成する。
　その後、図２に示したように、エピタキシャル層ＥＰの上面上方にデバイス保護のための表面保護膜１２を堆積し、ゲート電極６Ｇ、共通電極１０およびドレイン電極１４への配線を行った後、エピタキシャルウエハＥＰＷからＳｉＣチップを切り出すことにより半導体装置が完成する。
　（実施の形態２）
　図３２は本実施の形態２の半導体装置における単位素子領域の要部断面図である。
　本実施の形態２においては、高濃度領域８が、図１８で説明した破線Ａで囲む領域内において第２ボディ領域３ｃの側端部に接することなく第２ボディ領域３ｃの側端部から離れた位置に、第２ボディ領域３ｃの周囲を囲むように平面枠状に形成されている。
　本実施の形態２においても、パワーＭＯＳＦＥＴがオン状態の際には電流通路の拡大によりオン抵抗を低減できる上、オフ状態の際にはゲート絶縁破壊やチャネルパンチスルーを抑制または防止することができる。
　以上、本発明者らによってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
１　基板
２　ドリフト層
３ａ　第１ボディ領域
３ｂ　ボディコンタクト領域
３ｃ　第２ボディ領域
４　溝
５　ゲート絶縁膜
６Ｇ　ゲート電極
７Ｓ　ソース領域
８　高濃度領域
Ｍ１　マスク

Claims (15)

  1. 　第１導電型の炭化珪素基板と、
    　前記第１導電型の炭化珪素基板上に設けられ、前記炭化珪素基板よりも低い不純物濃度に設定された第１導電型の第１の炭化珪素領域と、
    　前記第１の炭化珪素領域上に設けられ、前記第１導電型とは反対の第２導電型に設定された第２の炭化珪素領域と、
    　前記第２の炭化珪素領域上に設けられ、前記第２の炭化珪素領域よりも高い不純物濃度に設定された第２導電型の第３の炭化珪素領域と、
    　前記第２の炭化珪素領域上に設けられた第１導電型の第４の炭化珪素領域と、
    　前記第４の炭化珪素領域および前記第２の炭化珪素領域を貫通するように設けられた溝と、
    　前記溝の内面に設けられたゲート絶縁膜と、
    　前記溝の内部に前記ゲート絶縁膜を介して設けられたゲート電極と、
    　前記ゲート電極から離間した位置において前記第２の炭化珪素領域の底端部から前記炭化珪素基板に向かって延び、前記第１の炭化珪素領域内において前記ゲート電極の底部よりも深い位置で終端する第２導電型の第５の炭化珪素領域と、
    　前記ゲート電極の側面とその向かい側の前記第５の炭化珪素領域の側端部との間であり、かつ、前記ゲート電極の底部と前記炭化珪素基板との間の前記第１の炭化珪素領域に設けられ、前記第１の炭化珪素領域よりも高い不純物濃度に設定された第１導電型の第６の炭化珪素領域と、
    　を備える、半導体装置。
  2. 　請求項１記載の半導体装置において、
    　前記第６の炭化珪素領域は、前記ゲート電極の底部と前記第５の炭化珪素領域の底端部との間の領域に設けられている、半導体装置。
  3. 　請求項１記載の半導体装置において、
    　前記第６の炭化珪素領域は、その径方向の外周端部が、前記ゲート電極の側面とその向かい側の前記第５の炭化珪素領域の側端部との間の距離の半分の位置よりも前記第５の炭化珪素領域側で終端するように設けられている、半導体装置。
  4. 　請求項１記載の半導体装置において、
    　前記第６の炭化珪素領域は、その深さ方向の上端部が、前記ゲート電極の底面と前記第５の炭化珪素領域の底端部との間の距離の半分の位置で終端するように設けられている、半導体装置。
  5. 　請求項１記載の半導体装置において、
    　前記第６の炭化珪素領域は、前記第５の炭化珪素領域の側端部に接した状態で設けられている、半導体装置。
  6. 　請求項１記載の半導体装置において、
    　前記第６の炭化珪素領域の不純物濃度は、前記第５の炭化珪素領域の不純物濃度よりも低い、半導体装置。
  7. 　請求項６記載の半導体装置において、
    　前記第６の炭化珪素領域の不純物濃度は、前記第１の炭化珪素領域の不純物濃度の２倍以上であり、前記第５の炭化珪素領域の不純物濃度の半分以下である、半導体装置。
  8. 　請求項１記載の半導体装置において、
    　素子配置領域の最外周における前記溝の外側に前記第５の炭化珪素領域および前記第６の炭化珪素領域を設けた、半導体装置。
  9. 　（ａ）第１導電型の炭化珪素基板上に、前記炭化珪素基板よりも低い不純物濃度に設定される第１導電型の第１の炭化珪素領域を形成する工程、
    　（ｂ）前記第１の炭化珪素領域上に、前記第１導電型とは反対の第２導電型の第２の炭化珪素領域を形成する工程、
    　（ｃ）前記第２の炭化珪素領域上に前記第２の炭化珪素領域よりも高い不純物濃度に設定される第２導電型の第３の炭化珪素領域を形成する工程、
    　（ｄ）前記第２の炭化珪素領域上に第１導電型の第４の炭化珪素領域を形成する工程、
    　（ｅ）前記第１の炭化珪素領域に、前記第４の炭化珪素領域および前記第２の炭化珪素領域を貫通する深さの溝を形成する工程、
    　（ｆ）前記溝の内面にゲート絶縁膜を形成する工程、
    　（ｇ）前記溝の内部に前記ゲート絶縁膜を介してゲート電極を形成する工程、
    　（ｈ）前記ゲート電極から離間した位置において前記第２の炭化珪素領域の底端部から前記炭化珪素基板に向かって延び、前記第１の炭化珪素領域内において前記ゲート電極の底部よりも深い位置で終端する第２導電型の第５の炭化珪素領域を形成する工程、
    　（ｉ）前記ゲート電極の側面とその向かい側の前記第５の炭化珪素領域の側端部との間であり、かつ、前記ゲート電極の底部と前記炭化珪素基板との間の前記第１の炭化珪素領域に、前記第１の炭化珪素領域よりも高い不純物濃度に設定される第１導電型の第６の炭化珪素領域を形成する工程、
    　を有する、半導体装置の製造方法。
  10. 　請求項９記載の半導体装置の製造方法において、
    　前記第６の炭化珪素領域を、前記ゲート電極の底部と前記第５の炭化珪素領域の底端部との間の領域に形成する、半導体装置の製造方法。
  11. 　請求項９記載の半導体装置の製造方法において、
    　前記（ｈ）工程および前記（ｉ）工程は、
    　前記第３の炭化珪素領域上にマスクを形成する工程と、
    　前記マスクを不純物注入マスクとして、前記第２の炭化珪素領域に不純物を注入することにより前記第５の炭化珪素領域を形成する工程と、
    　前記マスクの開口部を広げた後、そのマスクを不純物注入マスクとして前記第２の炭化珪素領域に不純物を注入することにより前記第６の炭化珪素領域を形成する工程と、
    　を有する、半導体装置の製造方法。
  12. 　請求項１１記載の半導体装置の製造方法において、
    　前記第６の炭化珪素領域を、前記第５の炭化珪素領域の側端部に接した状態で形成する、半導体装置の製造方法。
  13. 　請求項９記載の半導体装置の製造方法において、
    　前記第６の炭化珪素領域の不純物濃度を、前記第５の炭化珪素領域の不純物濃度よりも低くする、半導体装置の製造方法。
  14. 　請求項１３記載の半導体装置の製造方法において、
    　前記第６の炭化珪素領域の不純物濃度を、前記第１の炭化珪素領域の不純物濃度の２倍以上とし、前記第５の炭化珪素領域の不純物濃度の半分以下とする、半導体装置の製造方法。
  15. 　請求項９記載の半導体装置の製造方法において、
    　素子配置領域内に前記第５の炭化珪素領域および前記第６の炭化珪素領域を形成する際に、前記素子配置領域の最外周における前記溝の外側に前記第５の炭化珪素領域および前記第６の炭化珪素領域を形成する、半導体装置の製造方法。
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