WO2006073060A1 - 半導体記憶装置 - Google Patents
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- G11C11/412—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using field-effect transistors only
Definitions
- the present invention relates to a semiconductor memory device, and relates to a semiconductor memory device which operates with an extremely high speed and an extremely low voltage, preventing destruction of stored data at the time of reading with a minimum number of transistors.
- Recent semiconductor devices are being incorporated into a system with a large number of functions taken along with the increase in size and speed.
- the transistors are miniaturized to improve the operating speed while lowering the power supply voltage.
- various functional blocks such as C PU and various storage devices are mixedly mounted for systematization.
- high-speed operation and operation at low power supply voltage are also required for storage devices embedded in these system LSIs, and static random access memory (SR AM: Static Random) embedded in applications such as cache memory, for example.
- SR AM Static Random
- the operation with high performance and low power supply voltage is also required.
- Conventional SRAM will be described with reference to Figure 1.
- FIG. 1 shows a conventional SRAM memory cell (hereafter referred to as the SRAM cell) consisting of six transistors.
- the SRAM cell consisting of six transistors.
- CMOS complementary metal oxide semiconductor
- FIG. 1 shows a conventional SRAM memory cell (hereafter referred to as the SRAM cell) consisting of six transistors.
- the word line WL is at a low potential
- two complementary metal oxide semiconductor (CMOS) inverters form a loop so that data can be stably held. That is, one of the CMOS inverters receives storage node VI as an input and outputs inverted data of the data stored in storage node V 1 to storage node V 2, and the other CMOS inverter uses storage node V
- the inverted data of the data stored in the storage node V2 is output to the storage node V1 with 2 as an input.
- CMOS complementary metal oxide semiconductor
- access transistors N 3 and N 4 are rendered conductive to store the data stored in storage nodes V 1 and V 2 as a bit line. Reading to BLT and BLN results in a memory read operation, and conversely, writing data from bit lines BLT and BLN to storage nodes V1 and V2 results in a memory write operation. ⁇
- FIG. 2 shows the dependence of the delay time (normalized delay time ⁇ ) of the SRAM cell and CMOS inverter circuit on the power supply voltage (Vd d).
- line A represents the SRAM cell
- line B represents the delay time of the CMOS inverter circuit.
- Fig. 3A shows the hard line WL
- Fig. 3B shows the storage node at the time of normal read operation
- Fig. 3C shows the waveform of the storage node at the time of data destruction in the read operation.
- storage node VI is set to low potential "0"
- storage node V 2 is set to high potential "1".
- word HWL is accessed and becomes high potential, and storage nodes VI and V2 and bit line pair BLT and BLN are conducted through access transistors N3 and N4.
- the low potential of the storage node V1 is raised by the bit line BLT precharged to a high potential.
- the low potential "0" of the storage node is slightly raised from the ground potential, and the normal read operation is performed.
- FIG. 3C when the threshold voltage of the inverter circuit (transistors P 2 and N 2) varies, the potential of storage node VI is the inverter circuit.
- the threshold voltage of (transistors P 2 and N 2) is reached, and the high potential “1” of the storage node V 2 drops.
- the potential of the storage node V 1 further rises, resulting in the destruction D of the stored data at the time of reading, and the reverse data is overwritten. .
- a finger measures the stability of data retention when accessed.
- the static noise margin (SNM) is used as a standard.
- SNM static noise margin
- the SRAM cell is divided into two inverters, and the DC (direct current) characteristics of each inverter are determined, and the DC. Characteristic output of one of the inverters is the DC characteristic input of the other.
- the butterfly curve is drawn when two DC characteristics are superimposed so that SNM is defined as one side of the largest square inscribed in this butterfly curve.
- SNM is OmV or more
- normal read operation is performed as shown in Fig. 3B.
- SNM is less than OmV, inverted data is overwritten during a read operation as shown in Figure 3C.
- the conventional S-RAM cell composed of six transistors is miniaturized and lowered in voltage, so that its S-NM becomes smaller and it does not operate stably. Since eight transistors and a large number of control signals are required to form a memory cell capable of preventing destruction of stored data at the time of read operation, there is a problem that the area of construction becomes large.
- the present invention has been made to solve the above problems, and the object of the present invention is to store data during read operations even when ultra-high-speed operation or ultra-low-voltage operation is required. It is an object of the present invention to provide a memory cell and a semiconductor memory device which can realize a memory which can prevent failure with a minimum number of transistors and can be realized with a small area. Means to solve the problem: '
- a semiconductor memory device comprises: a first storage node and a second storage node; and an inverter having the second storage node as an input and the first storage node as an output.
- a load transistor connected between a power supply and the second storage node and having the first storage node as an input, and holding control means connected to the second storage node.
- a memory cell is included.
- the holding control means is constituted by an ith access transistor controlled by a write lead line, and the first access transistor is used when the write lead line is at a first low level. It is characterized by holding the level of the second memory node.
- the first access transistor operates as a write access transistor at the time of writing.
- the first access transistor has a threshold voltage smaller than a threshold voltage of a second access transistor connected between a read bit line and the first storage node. It is characterized by having. ⁇
- the semiconductor device according to the present invention is characterized in that the first low level is a potential higher than a ground potential.
- the first low level is supplied to the non-selected buffer as the gate level potential of the write gate line, and the first block is supplied to the selected block.
- a second low level signal lower than the low level of 1 is provided.
- the first access transistor is connected to the second storage node and the write bit line, and is connected to the first storage node and the read bit 1 line, and a read hard line is input.
- a second access transistor is further provided, and in a read cycle, data of the first storage node is read by the second access transistor, and in a write cycle, from the second access transistor and the first access transistor Data is written to the memory cell.
- the first access transistor is connected to the second storage node and the ground potential, connected to the first storage node and the read bit line, and has a read word line as an input.
- the second access transistor reads data from the first storage node in a read cycle, and data from the second access transistor in a write cycle is stored in the first storage node.
- the first access transistor is characterized in that data is written by resetting the second storage node to a low level.
- a second storage node the second storage node being an input, and the first storage node
- An inverter circuit as an output, a load transistor connected between a power supply and the second storage node, the load transistor taking the first storage node as an input, and a first node connected to the second storage node Connected between an access transistor, a read bit line and the first storage node And a second access transistor, wherein the first access transistor has a threshold smaller than a threshold of the second access transistor.
- a semiconductor device comprises a read bit line and a write bit line for transmitting data with a memory cell, a data line for transmitting data with an input / output circuit, and an inverter circuit having the read bit line as an input.
- Data reading means for transmitting the output of the inverter circuit to the data line, and first data writing means for transmitting data from the data line to the read bit line by a write enable signal.
- a second data writing unit for inverting data from the data line by an inverted write enable signal and transmitting the inverted data to the write bit line; and a sense amplifier including:
- the sense amplifier, the precharge means for precharging the read bit line, and the output of the inverter circuit are input, and the high level of the read bit line is maintained when the output turns low. It is characterized in that it is equipped with the following level maintenance means.
- the semiconductor device is characterized in that the data line comprises a read data line connected to the read means and a write data line connected to the first and second write means.
- a semiconductor device comprises: a read bit line for transmitting data to a memory cell; a data line for transmitting data to an input / output circuit; an impulse circuit using the read bit line as an input;
- a sense amplifier comprising: read means for transmitting the output of the data line to the data line; and data write means for transmitting data from the data line to the read bit line by a write enable signal.
- the sense amplifier receives precharge means for precharging the read bit line, and the output of the inverter circuit as input, and the high level of the read bit line is detected when the output is low level. It is characterized by further comprising means for maintaining the level.
- the data line is connected to the reading means. It is characterized by comprising: a read data line; and a write data line connected to the first write means.
- the semiconductor device comprises a subdriver which selects a read hardwire by a main signal and an inverted read block signal and selects a write hardwire by the main signal and an inverted write block signal. It will be a feature.
- the sub-word driver has a first inverter circuit which receives the main signal as an input and outputs a read line, the read word line and the low potential for the drain, the source and the gate respectively. Connected to the power supply, the first transistor connected to the inverted write block signal, and the drain, source, and gate respectively to the power supply terminal of the first inverter circuit, the power supply, and the inverted write block signal.
- the second transistor described above it is characterized in that it selects 'the write guard line'.
- the low potential power supply is lower in the write cycle than the first low level potential for the unselected block and lower than the first low level potential for the selected block. It is characterized in that it is the second low level potential.
- the inverted write block signal is generated from a write enable signal and the inverted read block signal.
- the inverted write block signal includes a write enable signal, an inverted signal of a delayed write enable signal obtained by delaying the write enable signal, and the read signal. It is characterized by being generated from .
- an inverter circuit in which a memory cell has a second memory node as an input and a first memory node as an output, a power supply and a second memory node.
- a load transistor connected to the first storage node as an input, and holding control means connected to the second storage node, the holding control means comprising the second storage node Connected between write bit line and The load current line is formed of a first access transistor with a small input, and the load current of the first access transistor when the write gate line is supplied with a first opening is the load current of the first access transistor. It is characterized in that the data stored in the memory cell is held by making it larger than the off current of the transistor and smaller than the on current of the load transistor.
- the low level of the write lead line in the selected block is used as the low level of the write lead line.
- a second low level lower than the low level of 1 is supplied.
- an inverter circuit in which a memory cell has a second memory node as an input and a first memory node as an output, a power supply and a second memory node.
- a load transistor connected to the first storage node as an input, and a second access transistor connected to the first storage node and the read bit line; The data stored in the first storage node is read out by making the second access transistor conductive by the read line.
- the memory cell is connected between an inverter circuit having a second storage node as an input and a first storage node as an output, a power supply and the second storage node.
- a load transistor having the first storage node as an input, a first access transistor connected between the second storage node and the write bit line, the first storage node, and And a second access transistor connected between the read bit line and the read bit line, wherein the first access transistor is made conductive by the write word line to write from the write bit line to the second storage node.
- the second access transistor is made conductive by a read word line to write from the read bit line to the first storage node.
- the memory cell has an inverter circuit which receives the second memory node and outputs the first memory node, a power supply, and the second memory node.
- a load transistor connected between the first storage node and the first storage node, and a first output node connected between the second storage node and the ground potential.
- a second access transistor connected between the first storage node and the read bit line, the first access transistor being made conductive by a one-shot pulse write lead line
- a second storage node is reset to a low level, and the second access transistor is made conductive by a read back line, thereby writing data from the read bit line to the first storage node.
- an inverter circuit having the read bit line as an input, a data read means for transmitting an output of the inverter circuit to the data line, and data from the data line by a write enable signal.
- Sense amplifier comprising: first data write means for transmitting to the read bit line; and second data write means for inverting data from the data line by an inverted write enable signal and transmitting to the read bit line It is characterized by being equipped with
- the sense amplifier receives precharge means for precharging the read bit line, and the output of the inverter circuit as input, and the high level of the read bit line is detected when the output is low level.
- the apparatus further comprises level maintenance means for maintaining.
- the data line is constituted by a read data line connected to the read means, and a write data line connected to the first and second write means.
- an inverter circuit which receives the read bit line, a read means which transmits the output of the inverter circuit to the data line, and the data read from the data line by the write enable signal.
- the semiconductor memory device further comprises a sense amplifier including data write means for transmitting data to the bit line.
- the sense amplifier receives precharge means for precharging the read bit line, and the output of the inverter circuit as input, and the high level of the read bit line is obtained when the output is at one level. And means for maintaining level.
- the data line is constituted by a read data line connected to the read means, and a write data line connected to the first and second write means. Do.
- the read wired line is generated by the main signal and the inverted read signal
- the write blind line is generated by the main signal and the inverted write block signal. It is characterized by further comprising a sub board driver.
- the sub-word driver has a first inverter circuit which receives the main line signal and outputs the read line, the drain, the source, the gate and the read word line respectively.
- the low potential power supply is configured such that a first low level potential for a non-selected block is selected as a low level of the write lead line in a write cycle.
- a second low level potential lower than the first low level potential is supplied to the clock.
- the SR AM cell consists of five transistors.
- An inverter circuit having a storage node V2 as an input and a storage node V1 as an output, a load transistor connected between a power supply and the second storage node and having the first storage node as an input, Access transistor N3 is connected between the source bit line and storage node VI, and access transistor N4 is connected between the write bit line and storage node V2.
- an effect of retaining data of the memory cell can be obtained.
- the access transistor N4 as the holding means and the writing means, a semiconductor device capable of high speed operation with a small number of elements can be obtained.
- FIG. 1 is a circuit diagram of a conventional 6 transistor S RA 4 cell.
- FIG. 2 is a diagram showing power supply voltage dependency of delay time of the conventional SRAM cell and CMOS inverter.
- 3A to 3C are diagrams showing the read operation of the conventional SRAM cell.
- FIG. 4 is an explanatory diagram of SNM showing stable operation in the conventional SRAM cell.
- FIG. 5 is a diagram showing the channel length dependency of the S NM transistor in the conventional S RAM cell. .
- FIG. 6 is a circuit diagram of a conventional 8-transistor SRAM cell.
- FIG. 7 ′ is a diagram showing a circuit configuration of S RAM sensor 1 according to the first embodiment of the present invention.
- FIG. 8A shows a memory node in the holding state of the S RAM cell 1 in the first embodiment.
- FIG. 8B shows the memory node in the holding state of the S RAM cell 1 in the first embodiment.
- FIG. 9 ' is a diagram showing a gate voltage. (Vgs) -drain current (Id) curve of a transistor.
- FIG. 10A is a diagram for explaining the state of the storage node V2 “1” and the write bit line WBL “0” in the write state of the SRAM cell 1 in the first embodiment.
- FIG. 10B is a diagram for explaining the states of the storage node V2 “0” and the write bit line WBL “1” in the write state of the S RAM cell 1 in the first embodiment.
- FIG. 11 is a diagram showing SNM (Static Noise Margin) in the present invention.
- Fig.12 A is a waveform diagram for explaining the operation ("0" read) in the first embodiment.
- Fig. 12B is a waveform diagram for explaining the operation ("1" read) in the first embodiment.
- Fig. 12C is a waveform diagram for illustrating the operation ("0" write) in the first embodiment.
- Fig. 1 2D is a waveform diagram for explaining the operation ("1" write) in the first embodiment. It is.
- FIG. 13 is a diagram showing a circuit configuration of the S RAM cell 2 in the second embodiment of the present invention.
- FIG. 14A is a waveform diagram for illustrating the operation (“0” read-out) in Example 2,
- FIG. 14B is a waveform diagram for illustrating the operation (“1” readout) in the second embodiment
- Fig. 14C is a waveform diagram for illustrating the operation ("0" write) in the second embodiment.
- FIG. 14D is a waveform diagram for illustrating the operation (“1” writing) in the second embodiment.
- FIG. 15 is a diagram showing the 0 path configuration of the sense amplifier S A 11 in the present invention.
- FIG. 16 is a diagram showing a circuit configuration of the sense amplifier S A12 in the present invention.
- Fig. 1 7 A is a waveform diagram for illustrating the operation ("0" read) of the sense amplifiers S A 1 1 and S A 1 2 shown in Fig. 15 and Fig. 16
- Fig. 1 7 B is a waveform diagram for illustrating the operation ("1" read) of the sense amplifiers S A 1 1 and S A 1 2 shown in Fig. 15 and Fig. 16
- Fig. 1 7 C is a waveform diagram for illustrating the operation ("0" write) of sense amplifiers S A 1 1 and S A 1 2 shown in Fig. 15 and Fig. 16
- FIG. 17D is a waveform diagram for illustrating the operation (“1” writing) of the sense amplifiers S A 11 and SA 12 shown in FIGS. 15 and 16.
- FIG. 18 is a diagram showing a circuit configuration of a sense amplifier S A 21 in the present invention.
- FIG. 19 is a diagram showing a circuit configuration of a sense amplifier S'A 22 in the present invention.
- Fig. 2 OA is a waveform diagram for illustrating the operation ("0" read) of the sense amplifiers S A 21 and SA 22 shown in FIGS.
- FIG. 20B is a waveform diagram for explaining the operation (“1” read) of the sense amplifiers S A 21 and S A 22 shown in FIGS. 18 and 19;
- FIG. 20C is a waveform diagram for illustrating the operation (“0” write) of the sense amplifiers SA 2 1 and SA 2 2 in FIGS. 18 and 19.
- FIG. 2 OD is a waveform diagram for explaining the operation (“1” writing) of the sense amplifiers SA 21 and SA 22 shown in FIGS. 18 and 19.
- FIG. 21A is a diagram showing a sub word driver SWD 11 used in the present invention
- FIG. 21 B is a diagram showing a write integrated line signal generator NR 1 2 used in the sub word driver SWD 11. .
- FIG. 22A is a diagram showing a sub word driver SWD12 used in the present invention
- FIG. 22B is a diagram showing a write blind line signal generating circuit NR12-1 used in the sub word driver SWD12. It is.
- FIG. 23A is a view showing a sub-board driver SWD 21 used in the present invention
- FIG. 23B is a view showing a write-in hard-wire signal generation circuit NR 1 2-2 used in the sub-board driver SWD 21. is there.
- FIG. 24A shows a source potential generating circuit for supplying a low potential power supply voltage S L to the sub word driver SWD 21 and the write word line signal generating circuit NR 1 2-2.
- FIG. 24B is a diagram showing an operation waveform of the source potential generation circuit S LC 1.
- FIG. 25A shows a source potential generation circuit for supplying a low potential power supply voltage S L to the write word line signal generation circuit NR 1 2-2 of the sub-word driver SWD 21.
- FIG. 25B is a diagram showing an operation waveform of the source potential generation circuit S LC 2.
- Figure 26A is a schematic diagram of the inverted write block signal generator circuit WPB C 1,
- Figure 26B is a diagram showing an operation waveform of the inverted write block signal generation circuit WP B C 1.
- FIG. 26C is a circuit diagram of the inverted write block signal generation circuit WPBC 2.
- FIG. 26D is a diagram showing an operation waveform of the inversion write block signal generating circuit WP BC2.
- FIG. 27 shows an overall view of a semiconductor memory device according to the present invention.
- FIG. 28 is a view showing a configuration example of a memory block 1 in the semiconductor memory device. is there.
- FIG. 29 is a diagram showing another configuration example of the memory block 1 in the semiconductor memory device.
- Fig. 3 OA is a diagram for explaining the operation ("0" read) in the example shown in Fig. 28.
- Figure 30B is a diagram for explaining the operation ("1" read) in the configuration of Figure 28.
- Figure 30 C is a diagram for explaining the operation ("0" write) in the configuration of Figure 28.
- FIG. 30D is a diagram for explaining the operation (“1” writing) in the configuration of FIG.
- Figure 31 A is a diagram for explaining the operation ("'0" read) in another example of the configuration in Figure 28,
- Figure 31 B is a diagram for explaining the operation ("1" read) in another example of the configuration of Figure 28;
- Figure 31 is a figure to explain the operation ("0" write) in another example of the configuration in Figure 28,
- FIG. 31D is a diagram for describing an operation (“1” writing) in another example of the configuration in FIG.
- FIG. 32A is a diagram for describing an operation (“0” read) in an example of the configuration in FIG.
- Figure 32B is a diagram for explaining the operation ("1" read) in the configuration of Figure 29.
- Figure 32C is a diagram for explaining the operation ("0" write) in the configuration of Figure 29.
- FIG. 32D is a diagram for illustrating an operation (“1” writing) in the configuration of FIG.
- Fig. 33A is a diagram for describing an operation ("0" read) in another example of the configuration in FIG.
- Fig. 33B is a diagram for describing an operation ("1" read) in another example of the configuration in FIG.
- Figure 33 C is a diagram for explaining the operation ("0" write) in another example of the configuration in Figure 29,
- FIG. 33D is a diagram for illustrating an operation (“1” writing) in another example of the configuration in FIG.
- FIG. 34 is a diagram showing a specific example of the memory block 1 in the semiconductor memory device.
- FIG. 35 shows another specific example of the memory block 1 in the semiconductor memory device.
- Fig. 36A is a diagram for explaining the operation ("0" read) in the configuration of FIG.
- Figure 36B is a diagram for illustrating the operation ("1" read) in the configuration of Figure 34,
- Fig. 36C is a diagram for illustrating the operation ("0" write) in the configuration of Fig. 34.
- FIG. 36D is a diagram for illustrating an operation (“1” writing) in the configuration of FIG.
- Figure 37A is a diagram to explain the operation ("0" read) in the configuration of Figure 35,
- Figure 37B is a diagram for explaining the operation ("1" read) in the configuration of Figure 35,
- Figure 3 7 C is a figure for explaining the operation ("0" write) in the configuration of Figure 35,
- FIG. 37D is a diagram for illustrating an operation (“1” writing) in the configuration of FIG. BEST MODE FOR CARRYING OUT THE INVENTION:
- a memory cell of a semiconductor memory device operating at ultra-high speed with a low power supply voltage according to the present invention.
- the peripheral circuits of the sense amplifier and the integrated driver will be described in detail with reference to the drawings.
- FIG. 7 is a diagram showing the circuit configuration of the SRAM cell.
- FIGS. 8A and 8B are diagrams showing (a) holding “0” in storage node V I and (b) holding “1” in storage node V I in the holding state of the S RAM cell.
- FIG. 9 shows a gate voltage (Vgs) -drain current (Id) curve of the transistor.
- Figure 1 OA and 10 B show that (a) memory cell V 2 holds “1” and the write bit line WBL is “0” and erroneous write ( FIG. 14 is a diagram for explaining erroneous writing when the storage node V 2 holds “0” and the write bit line WBL is “1”.
- Fig. 11 shows SNM in the present invention.
- the S RAM cell 1 and the SRAM cell 2 are referred to, and when not specifically limited, they are referred to simply as the S RAM cells.
- the S RAM cell 1 shown in FIG. 7 includes a PMOS transistor P 1 and an NMOS S transistor N 1 forming a CMOS inverter, a PMO transistor P 2, and NMOS transistors N 3 and N 4 as access means. It consists of five transistors.
- the drive transistor N2 is deleted, the lead wire is separated into the read lead RWL and the write lead WWL, and the bit line WB L is dedicated for writing. Is different.
- the CMOS inverter is composed of a PMOS transistor P 1 and an NMOS transistor N 1, receives data of the storage node V 2, and outputs data to the storage node V I.
- the PMOS transistor P1 has its drain, source, and gate connected to the storage node V1, the power supply voltage, and the storage node V2, respectively.
- the NMOS transistor N1 has its drain, source and gate connected to the storage node V1, the ground potential and the storage node V2, respectively.
- the PMOS transistor P2 has its drain, source and gate respectively connected to the storage node V2, power supply and storage node V1.
- NMOS transistor N 3 is between read bit line RBL and storage node VI.
- the read word line RWL is connected to its gate.
- the NMOS transistor N4 is connected between the write bit line WBL and the storage node V2, and the gate thereof is connected to the write lead line WW L.
- FIGS. 8A and 8B a data holding method will be described with reference to FIGS. 8A and 8B.
- Fig. 8A shows the case where storage node VI holds “0" and V2 holds “1". Since the storage node V1 is "0", the PM ⁇ S transistor P2 is turned on.
- the storage node V 2 becomes high level “1,,.”
- the storage node V 2 is high level
- the NMOS transistor N1 is turned on because of "1”, and the storage node V1 is pulled low to "0"
- the PMOS transistors P2 and NMOS transistor N1 are turned on to stabilize the storage nodes VI and V2 stably. Will be held '' '
- Fig. 8B shows the case where storage node VI holds “1” and V2 holds “0".
- the storage node VI is "1"
- the storage node VI is "1"
- the storage node V2 is held at low level "0” by making the off leak current Ioff-N of the NMOS transistor N4 larger than the off leak current Ioff_P of the PMOS transistor P2.
- the PMOS transistor P1 is turned on, and the storage node VI can be maintained at high level "1".
- the PMOS transistor P2 and the NMOS transistor N4 constitute a pseudo inverter circuit that outputs the storage node V2, and when the PMOS transistor P. 2 is on, the high level “1" is generated. When. Is off, the output level "0" is output to storage node V2.
- the memory node V 2 is held at the first level “0”. Conversely, the off leakage current I off — N of the NMOS transistor N 4 is smaller than the on current Ion_P of the PMOS transistor P 2. Storage node V2 holds high level "1”. Therefore, the magnitudes of these currents are Ioff_P ⁇ Ioff_N IIon-P.
- the off leak current Ioff_N of the NMOS transistor N4 it is preferable to set the off leak current Ioff_N of the NMOS transistor N4 to about '100 times the off leak current Ioff_P of the PMOS transistor P2.
- the reason for setting about 100 times is to set I off ⁇ P off I off ⁇ N even when the off-leakage current varies. For example, when the off leak current I of P of the PMOS transistor P 2 is several p A, the off leak current I off ⁇ N of the NMOS transistor N 4 is set to several hundred p A to several n A or so.
- the threshold voltage V th of the NMOS transistor N4 is set to a transistor having a low threshold voltage lower than that of the other normal threshold voltage (for example, the NMOS transistor N3). If the threshold voltage is lowered by about 0.2 V, the leakage current will increase about 100 times.
- Figure 9 shows the normal threshold voltage
- the gate voltage (Vgs) and the current (Id) of a transistor having (Normal Vth), ⁇ -threshold voltage (Low Vth) are shown.
- the gate voltage of the NMOS transistor N4 is set to the GND potential, the leak current ratio in the transistor having the normal threshold voltage (Normal Vth) and the single threshold voltage (Low Vth) is about 100 times.
- the threshold voltage V th of the NMOS transistor N 4 is a normal threshold voltage, and the low level of the write word line WWL is a voltage 0.2 V higher than normal.
- the leakage current will increase about 100 times by raising about 0.2 V.
- the third method is a method of combining the first method and the second method. For example, the threshold voltage V th of the NMOS transistor N 4 is set to 0.IV lower, and the low level of the write word line WWL is set to a voltage 0.4.V higher than normal.
- the leak current I of N can also be increased by about 100 times by this method.
- FIG. 1 OA and 1 OB Figure 1 OA is “0” for WBL and “1” for RBL as write data for selected SRAM cell 1.
- the data stored in unselected SR AM cell 1 is stored at storage node V 1. It is the case of "0" and ⁇ 2 "1".
- the time when the storage node V2 rises and the charge to the threshold voltage of the drive transistor N1 is taken as the retention time.
- the parasitic capacitance of storage node V 2 is 1 f F
- the threshold voltage of drive transistor N 1 is 0.3 V
- the worst off leak current of load transistor is 100 pA
- the off leak current of access transistor N 4 under the worst condition is 100 nA
- the retention time is I f Fx O. 3 v / 100. 1 n A 3 n s'.
- the storage node V 2 rises in a time of 3 n s, turns on the transistor N 2, and reduces the potential of the storage node V 1, whereby the SRAM cell 1 is erroneously written.
- the low level of the write word line WWL at the time of writing may be lowered so that the retention time is longer than the write cycle.
- the off leak current of the access transistor N4 is reduced to 1 ⁇ 100 to 1 nA.
- FIGS. 11 and 12A to 12D show the SNM.
- drive transistor N2 is eliminated and transistors P2 and N4 form a pseudo inverter circuit.
- the threshold voltage of this pseudo-inverter circuit is high, and the input / output characteristics shift significantly toward the power supply voltage.
- One inverter circuit is composed of transistors P1 and N1, and its input / output characteristics are the same as those of a normal six-transistor type.
- SNM is asymmetric.
- the operation margin in the state where low level "0" is stored in storage node VI where read data line RBL easily loses stored data is expanded by read bit line RBL, and high level “1" is stored in storage node V1.
- the operating margin has been reduced.
- high level "1” is stored in storage node V1 whose operating margin is reduced, even if high level "1" of read bit line RBL is connected, no destruction of stored data occurs. Can not happen. For this reason, the operation margin of the SRAM cell will be expanded.
- the off-leak current of the access transistor N4 is made larger than the off-leak current of the load transistor P2, and the storage node V2 is stored. Can be held at low level "0".
- FIGS. 12A to 12D The operation timings of the SRAM cell 1 of the present invention are shown in FIGS. 12A to 12D.
- data stored in storage node V 1 of S RAM cell 1 is defined as storage data of SRAM cell 1.
- the write operation a case where inverted data of the data stored in SRAM cell 1 is written will be described.
- the read word line RWL is activated and becomes high level “1”.
- the read word line RWL is activated, the access transistor N3 is turned on, and the read bit line RBL and the storage node VI of the S RAM cell 1 become conductive.
- storage node V 1 is slightly raised in potential by read bit line RBL charged to the precharge level "1"
- storage node V 1 is at the low level “0” along with read bit line RBL by drive transistor N1. "Will be withdrawn. Also, the read bit line RBL goes low. Low level "0" data is read out by being withdrawn.
- the operating margin in this case is increased by removing the drive transistor N2 and not discharging the high level "1" stored in the storage node V2.
- the read word line RWL becomes low level "0”
- the read bit line RBL is precharged to high level "1”.
- the write hard line WWL and the write bit line WB L are maintained at low level “0” and do not change.
- the read word line RWL is activated and becomes high level "1".
- the access transistor N3 is turned on, and the read bit line R B L and the storage node V 1 of the SRAM cell 1 conduct.
- the read bit line RBL charged to the precharge level "1" and the charge level "1" stored in the storage node V1 are the same, so data read at the high level "1” is performed as it is. .
- the read word line RWL becomes low level "0", and the screening bit line RBL is precharged to high level "1".
- the write word line WWL and the write bit line WB L are maintained at the low level "0" and do not change.
- both the read word line RWL and the write word line WW L are activated and become high level "1".
- Access transistors N3 and N4 are both turned on, and read bit line RBL and storage node VI are turned on, and write bit line WBL and storage node V2 are turned on, respectively, so that read bit line RBL is at low level.
- “0” is written to storage node VI, and the high level “1” of write bit line W BL is written to storage node V2.
- the read line RWL and the write line WW L go low level "0"
- the read bit line RBL goes high "1” and the write bit line WB L goes low "0". It is precharged.
- both the read word line RWL and the write word line WWL are activated and become high level "1".
- Access transistors N 3 and N 4 are both turned on, and read bit line RBL and storage node VI, write bit line WBL and storage node V 2 respectively conduct, high level "1" of read bit line RBL is storage node V 1 and low level "0" of write bit line WBL is storage node Written to V2.
- the read word line RWL and the write word line WWL are low level "0", and then the read bit line RBL is high level "1", and the write bit line WB L is low level. Benore pre-charged to "0".
- the SRAM cell is composed of five transistors.
- An inverter circuit having storage node V 2 as a power and storage node VI as an output, a load transistor connected between the power supply and storage node V 2 and having storage node V 1 as an input, and a read bit line And an access transistor N4 connected between the write bit line and the storage node V2.
- the access transistor N 4 By controlling the access transistor N 4 with the write word line WWL as a memory cell holding control means and writing means, a semiconductor device capable of high speed operation with a small number of elements can be obtained.
- FIG. 13 shows a circuit configuration of the SRAM cell 2 in the second embodiment
- FIGS. 14A to 14D show operation waveforms thereof.
- the SRAM cell 2 shown in FIG. 13 differs from the SRAM cell 1 of the first embodiment in that the write bit line WBL is fixed to the ground potential GND.
- the other components are the same as those in the first embodiment, and the description thereof will be omitted.
- both the read line RWL and the write word line WWL are set to low level “0”.
- the off leak current I off ⁇ N of the access transistor N 4 is set to the relationship of I off — P ⁇ I of f — N ⁇ I on — P as in the first embodiment, the respective storage nodes V 1 and V 2 can be held.
- FIGS. 14A-14D show the operation waveforms of (a) "0" read, (b) "1" read, (c) "0” write and (d) "1" write.
- FIGS. 14A and 14B When reading “0” or 14B “1", read word line RWL, read bit line RBL, access transistor The memory node VI “hi” or “1” is read out to the read bit line RBL using the star N3. The operation is the same as that of the first embodiment as shown in FIGS. 14A and 14B, and the description thereof is omitted.
- the SRAM cell 1 is written by complementary data input from the read bit line RBL and the write bit line WBL.
- the write bit line WBL is fixed at the ground potential
- the write word line WWL is a short one-shot pulse
- the read bit line is reset after the storage node V2 is reset to low level "0". Write the write level of RBL to storage node V1.
- both the read word line RWL and the write word line WW L are activated and become high level "1".
- Access transistors N 3 and N 4 are both turned on, storage node V 1 'and read bit line RBL are conductive, and storage node V 1 is set to the low level "0" of read bit line RBL. Be plunged.
- storage node V2 attains an intermediate level because transistor P2 and transistor N4 are both turned on.
- the write word line WWL which is a one-shot pulse, becomes low level "0”, turning off the transistor N4 pulls up the storage node V2 to high level "1", and "0" in the storage node VI.
- "1" is written to node V2.
- the read word line RWL becomes low level "0"
- the read bit line RBL is precharged to high level "1".
- both the read word line RWL and the write word line WWL are activated and become high level "1".
- Access transistors N3 and N4 are both turned on, storage node VI and read bit line RBL are conducted, and high level "1" of read bit line RBL is written to storage node V1.
- the storage node V2 becomes the ground potential GND due to the access transistor N4, and the low level "0" is written to the storage node V2.
- the transistor P2 since the transistor P2 is in the off state, the storage node V2 is written low level "0" without being raised to the intermediate level.
- write word line "1" is written to storage node V1 and "0" is written to storage node V2 while write word line WWL is at high level. Ru. Only the write word line WWL is set to low level “0” to turn off the transistor N4. Subsequently, the read word line RWL is set to low level "0", and the read bit line RBL is precharged to high level "1". +.
- the SRAM cell is composed of five transistors.
- a load connected between a power supply and a storage node V 2 and an inverter circuit having a storage node V 2 as an input and a storage node V 1 as an output, and a storage node V 1 as an input and a storage node V 2 as an output It comprises a transistor, an access transistor / transistor N3 connected between the read bit line and the storage node VI, and an access transistor N4 connected between the ground potential and the storage node V2.
- the access transistor N4 By controlling the access transistor N4 with the writing board line WWL of the one-wheeled yacht, a semiconductor device capable of high-speed operation with a small number of elements can be obtained by using the holding control means and the writing means of the memory cell. '
- the third embodiment of the present invention is an embodiment in which a sense amplifier for exchanging data with memory cells and input / output circuits is added to the S RAM cell 1.
- a data read operation is performed by one bit line of the read bit line RBL
- a data write operation is performed by two bit lines of the read bit line RBL and the write bit line WBL.
- data transmission with the input / output circuit is performed by one sense amplifier S A11 and one of the data lines DL, and two sense amplifier S A12s, a read data line RDL and a write data line WDL.
- Figure 15 shows the circuit configuration of the sense amplifier SA1
- Figure 16 shows the circuit configuration of the sense amplifier SA1
- Figures 17A to 17D show its operation waveforms. ' ⁇
- An output 88 of the inverter I1 to which data from the read bit line RBL from the memory cell is input is input to the gates of the PMOS transistor P12 and the NMOS transistor N12.
- the PMOS transistor P12 has a source connected to the power supply voltage VDD and a drain connected to the read bit line RBL, and is a transistor for maintaining a high level of the bit line which maintains the read bit line RBL at high level when turned on.
- the NMOS transistor N12 has a source connected to the ground potential GND and a drain connected to the data line DL. Read out transistor.
- a write NMOS transistor N13 is connected between the data line DL and the read bit line RBL to which a write enable signal WE is input at the gate. Further, the NOR circuit NR 1 which receives the inverted write enable signal WE B and the data line DL is connected at its output to the write bit line WBL. The N R R circuit NR 1 is fixed by precharging the write bit line WB L that is its output to low level “0” except when writing by inputting the reverse write enable signal WE B. Do. The source, drain and gate of the precharging PMOS transistor P 13 are connected to the power supply voltage VDD, the read bit line WB L and the precharge signal PC, respectively.
- the basic operation of the sense amplifier S A 11 reads the data from the memory cell to the read bit line RBL at the time of reading and transmits it to the data line DL via inverter I ⁇ 1 and the read transistor N12. At the time of writing, the data from the data line D is transmitted to the read bit line RBL and the write bit line WBL via the transistor N13 and the NOR circuit NR1 and the data from the data line D is written to the memory cell.
- the level maintaining transistor P12 and the precharging transistor P13 perform operations that complement these operations.
- the sense amplifier S A 12 of FIG. 16 is configured by separating the data line DL in the sense amplifier S A 11 of FIG. 15 into a write data line WDL and a read data line RDL.
- the write data line WDL is connected to the write transistor N13
- the read data line RDL is connected to the read transistor N12.
- the difference between the sense amplifiers SA1 1 and SA 1 2 is due to the configuration of the input / output circuit, and the basic operation as the sense amplifier is the same.
- SA11 When the configuration of the input / output circuit (not shown) is for both input and output, SA11 is used, and when it is separated into an input circuit and an output circuit, SA12 is used.
- FIG. 17A to 17D show operation waveforms showing one form of operation in the sense amplifier SA11.
- the memory cell applicable to the sense amplifier SA 11 is not limited, the case where it is applied to the memory cell of the first embodiment as one form of the operation will be described.
- the write line WW L and the write enable signal WE are low level “0" during the read period, and the reverse write enable signal WE B is It remains high level “1”. Therefore, the operation of the sense amplifier SA11 is controlled by the precharge signal PC and the read word line RWL.
- the precharge signal becomes high level "1"
- transistor P13 turns off, and the precharge operation is finished.
- the read word line RWL is set to the high level "1"
- the memory cell and the read bit line RBL are conducted, and data "0" or “1” of the memory cell is read to the read bit line RBL. Further, the data is read out to the line DL via the inverter IV1 and the readout transistor N12.
- the selected read line RWL and write line WW L become high level "1", and complementary data is written to storage nodes V1 and V2 in the memory cell.
- the precharge signal PC, write enable signal WE, read word line RWL and write word line WWL change to low level "0", and the reverse write enable signal WE B changes to high level "1".
- sense amplifier SA11 has been described above in detail.
- sense amplifier SA12 as shown in () of data line DL in FIGS. 17A to 17D, data line DL is read at the time of reading. Since it is sufficient to read the read data line RDL and write the data line DL at the write data, the write data WDL and the line WDL need not be described.
- data transfer with the memory cell is performed by one read bit line at the time of reading, and two bit lines of the read bit line and the write bit line at the time of writing.
- An inverter circuit that receives memory data stored in a memory cell from a bit line, a read transistor that transmits the inverter circuit output to a data line, and a bit line that maintains the bit line at a high potential when the inverter circuit output is low.
- a sense amplifier capable of operating at high speed comprising:
- the fourth embodiment of the present invention is an embodiment in which a sense amplifier for exchanging data with the memory cell and the input / output circuit is added to the SRAM cell 2.
- 1'8 shows a circuit diagram of the sense amplifier SA21
- FIG. 19 shows a circuit diagram of the sense amplifier SA22
- FIGS. 20A to 20D show its operation waveforms.
- the sense amplifier S A 21 performs data transfer with the input / output circuit through one data line
- the sense amplifier S A 22 performs data transfer with the input / output circuit through the read data line and the write data line.
- the sense amplifier SA 21 in FIG. 18 has the data read from the memory cell and the data from the bit line RBL inputted thereto.
- the output of the inverter IV 1 B LB is inputted to the gates of the PMOS transistor P 12 and the NMOS transistor N 12 Be done.
- the PMOS transistor P12 has a source connected to the power supply voltage VDD and a drain connected to the read bit line RBL.
- the transistor P12 is a bit line high level maintaining transistor that maintains the read bit line RBL at high level when it is on.
- the NMOS transistor N12 is a read transistor whose source is connected to the ground potential GND and whose drain is connected to the data line DL.
- a write NMOS transistor N13 whose gate receives the write enable signal WE is connected.
- the source, drain, and gate of the precharging PMOS transistor P13 are connected to the voltage VDD, the read bit line WBL, and the precharge signal PC, respectively.
- the basic operation of the sense amplifier SA 21 is to read the data from the memory cell to the read bit line RBL at the time of reading and transmit it to the data line DL via the inverter IV 1 and the read transistor N 12.
- the data from the data line DL is transmitted to the read bit line RBL via the transistor N 13 and written to the memory cell.
- the level maintaining transistor P12 and the precharging transistor P13 perform an operation which complements these operations.
- the sense amplifier S A 22 of FIG. 19 is configured by separating the data line D L in the sense amplifier S A 21 of FIG. 18 into a write data line WDL and a read data line RDL.
- the write data line WDL is connected to the write transistor N13
- the read data line RDL is connected to the read transistor N12.
- the difference between the sense amplifiers S A 21 and S A 22 is due to the configuration of the input / output circuit, and the basic operation as the sense amplifier is the same.
- S A 21 is used.
- S A 22 is used.
- FIGS. 20A to 20D show operating waveforms showing one form of operation in the sense amplifier S A 21.
- FIG. Although the memory cell applicable to the sense amplifier S A 21 is not limited, the case where it is applied to the memory cell of the second embodiment as one mode of operation will be described.
- the selected read line RWL and write word line WWL become high level "1"
- data "0” from read bit line RBL is written to memory cell storage node VI, and memory cell storage is performed.
- Node V 2 is at an intermediate level due to the current path between load transistor P 2 and access transistor N 4
- write word line WWL which is a one-shot pulse, changes to low level “0”
- access transistor N 4 becomes an intermediate level. Since the load transistor P 2 is turned off, the storage node V 2 is written to a high level “1”.
- the precharge signal PC, write enable signal WE, and read word line RWL change to low level "0", and the data line DL and read bit line are precharged to high level "1". Ru.
- the selected read word line RWL and write word line WWL become high level “1”, data “1” from read bit line RBL is written to memory cell storage node V 1 and memory cell storage node V Low level “0" is written to 2.
- the write word line WWL is at low level "0”.
- the precharge signal P'C, the write enable signal WE and the read word line RWL change to low level "0", and the data line DL and read bit line are precharged to high level "1". Be done.
- the sense amplifier SA 21 has been described in detail above.
- the data line DL is read when reading out Since the data line DL may be replaced with the write data HWD L at the time of writing to the line RDL, the description of the operation will be omitted.
- data transmission with the memory cell is performed by one read bit line.
- An inverter circuit that receives memory data from a bit line from the bit line, a read transistor that transmits the inverter circuit output to the data line, and a bit line high level maintaining the bit line at high potential when the inverter circuit output is low potential.
- a sense amplifier is obtained which comprises a transistor for writing, a write transistor for transferring write data to the read bit line, and a means for precharging to a high potential when the read bit line is not valid.
- FIGS. 21A and 21 B show the sub-drivers SWD 1 1 and the write word line signal 3 ⁇ 4 circuit NR 12
- FIGS. 22 A and 22 B show the sub-word drivers SWD 1 2 and their sub-drivers.
- a write word line signal generation circuit 12-1 is shown, and in FIGS. 2.3A and 23B, a sub-word driver SWD 21 and its write word, an overhead signal generation circuit NR12-2 are shown.
- FIGS. 24A and 24B show the first source potential generation circuit S LC 1 and its operation waveform
- FIGS. 25A and 25 B show the second source potential generation circuit S LC 2 and its second An operating waveform is shown.
- 26A and 26B show the first generation circuit WPBC 1 of the inverted write block signal and its operation waveform
- FIGS. 26C and 26D show the second generation circuit WPBC 2 and its operation waveform. It is done. .
- Sub word driver SWD 11 is a NOR circuit NR 1 1 and NR
- the inverted main word line WLB and the inverted read plotter signal RPB are input to the NOR circuit NR 1 1, and the read lead line signal is output to the read lead line RWL.
- the inverted main line WLB and the inverted write block signal WPB are input to the NOR circuit NR12, and the write word line signal is output to the write hard line WWL.
- inverted main line WLB and inverted read block signal RP The subword driver in which both B's are low level "0" is selected, and the read word line RWL is activated to high level "1".
- the sub-word drive with both the inverted main line WLB, the inverted read block signal RPB and the inverted write block signal WPB at low level "0" is selected, and the read word line RWL and write word line WWL are both high level. Activate as "1”.
- the row of the memory cell array to which the main word signal and the block signal are input is selected, activated, and read or write operation is performed. '
- the source, drain, and gate of the PMOS transistor P22 are connected to the power supply voltage V.sub.DD, the source of the transistor P21, and the inverted write block signal WPB, respectively.
- the source, drain, and gate of the PMOS transistor P21 are connected to the drain of the PMOS transistor P22, the drain of the transistor N21, and the inverted main word line WLB, respectively.
- the source, drain, and gate of the NMOS transistor N21 are connected to the ground potential GND, the drain of the transistor P21, and the inverted main word line WLB, respectively.
- the source, drain, and gate of the NMOS transistor N22 are connected to the ground potential G N D, the drain of the transistor P21, and the inverted write block signal WPB, respectively.
- the write word line WW L is output from the source of the PMOS transistor P21 and the sources of the NMOS transistors N21 and N22.
- the inverted main line WLB and the inverted write block signal WPB are low level "0"
- the PMOS transistors P21 and P22 are on, the NM ⁇ S transistors N21 and N22 are off, and the NOR circuit NR
- the write word line WWL which is an output of 12, outputs a power of 1 ⁇ 4 ⁇ as a high level “1”.
- a memory cell connected to the write word line WWL is selected.
- the write word line WWL outputs the ground potential GND as the low level "0".
- the sub-word drivers SWD11, SWD12 and SWD21 write the signal to the write wire WWL.
- the transistors (P21, P22, N21, N22) and the high potential power supply (power supply voltage VDD) connected are the same, but the low potential power GND, VS 2, SL) are different.
- the NOR circuit NR 1 2 in Figure 21 A and 21 B sub-word driver SWD 1 1 is connected to a low potential power supply that outputs the ground potential GND.
- Fig. 2 2A and 22B sub-drivers SWD 12 N ⁇ R circuit NR 1 2 _ 1 is a low potential power supply VS that outputs a power supply voltage that is 0.1 to 0.2 V higher than the ground potential GND.
- Connected to 2 23 A and 23 B sub-drivers SWD 21 N OR circuit NR12-2 of SWD 21 is connected to a low potential power supply SL whose power supply voltage is variable. .
- the NOR circuit NR12-1 outputs the power supply voltage VDD as the high level "1 ,," and the low potential power supply VS2 as the low level "0". And 21 B, and the description thereof is omitted.
- the low-potential power supply S L of the NOR circuit NR 12-2 changes the output voltage (source potential) from the ground potential GND to the negative potential VS 1 at the time of writing (Fig. 24A ⁇ 24B). Or, when writing, the low potential power source SL changes the output voltage (source potential) from the positive potential VS 2 to the ground potential GND (Fig. 25 ⁇ 25 ⁇ ).
- the source potential generation circuit (low potential power supply voltage generation circuit) shown in FIGS. 24 and 24 and 25 and 25 is one selected in the block selected by the subword driver circuit at the time of writing.
- the word line is high level "1", but the low level "0" of the selected block is set to a lower potential.
- the first source potential generation circuit S LC 1 shown in FIG. 24A normally takes the ground potential GND as the low level “0”, and at the time of writing, the selected block In contrast to this, T falls to low level "0" and further drops to negative potential VS 1 It is
- the source potential generation circuit SLC 1 includes a NOR circuit NR 21 to which an inverted write block signal WP B and an inverted write enable signal WE B are input, an impulse circuit IV 21 to which an output of the NOR circuit NR 21 is input, It comprises a transistor N23 and a transistor N24.
- the drain, source and gate of the transistor N23 are connected to the low potential power supply S L (FIG. 23 B), the negative potential V S l and the output of the NOR circuit NR21, respectively.
- the drain, source and gate of the transistor N24 are connected to the low potential power supply SL (Fig. 23B), the ground potential GND and the output of the inverter circuit I V 21 respectively.
- the transistor NR 21 turns on and transistor 23 turns off because the NR circuit NR 21 becomes low level.
- the source potential generation circuit S LC 1 outputs the ground potential GND.
- the NOR circuit NR21 outputs high level "1”
- the transistor 24 is turned off, the transistor 23 is turned on, and the source potential is Generation circuit SLC 1 outputs negative potential VS 1.
- the source potential generation circuit S LC 1 outputs the ground potential GND as the low potential power supply S L when the memory cell is not accessed.
- the corresponding block is selected, and the inverted write enable signal WEB and the inverted write block signal WPB both change to low level "0". This means that one write line in the same block is selected during the write cycle.
- a negative potential VS 1 is output as a low potential power supply of the write word line for the selected block.
- the negative potential VS 1 is outputted as the low level "0" at the non-selected write word line of the high level "1" power and the selected block. Become.
- the second source potential generation circuit S LC 2 shown in FIG. 25A, as shown in FIG. 2.5B, normally takes a positive potential VS 2 as the low level “0”, and writes it to the selected block when writing. On the other hand, the potential is lowered to the ground potential GND. '
- Source potential generation circuit SLC 2 differs from source potential generation circuit SLC 1 in the following points.
- the connections of the sources of transistor N23 and transistor N24 are different.
- the source of the transistor N23 is connected to the ground potential GND, and the source of the transistor N24 is connected to the low potential power supply VS2.
- Other requirements are the same. Therefore, the source potential generation circuit SLC 2 outputs the ground potential GND as the low potential power supply SL when the inverted write block signal WP B and the inverted write enable signal WEB are both at the low level “0”. In this case, the low power supply voltage VS 2 is output.
- the source potential generation circuit described above (low potential voltage ⁇ , voltage generation circuit) 31 ⁇ 1 and 31 ⁇ 2 makes it possible to write the low level "0" of the write word line WWL normally to the selected block at the time of writing. It can be low level "0" of the voltage value lower than the level. By using a sub-word driver using this source potential generation circuit, erroneous writing to a memory cell can be prevented.
- the first inverted write block signal generation circuit WPBC 1 generates an inverted write block signal WPB.
- the WPBC 1 is a circuit that generates a low level inverted write block signal W P B for the selected block in the write cycle. It is configured of a NAND circuit that receives the inverted signal of the inverted read block signal RpB and the write enable signal WE. As shown in Fig. 26B, when the inverted read block signal RP B is low level "0" and the write enable signal WE is high level "1", the inverted write block signal WP B outputs low level, and other logic Output high level at the input.
- the second inverted write block signal generation circuit WPBC 2 is a circuit that generates a one-shot low level inverted write block signal WP B only at the beginning of the write period.
- the inverted signal of the delayed write enable / disable pull signal WE 2 obtained by delaying the write enable signal further to the NAND circuit as compared with WPBC 1 in FIG. 26A is input.
- the delayed write enable signal is a signal obtained by delaying the write enable signal WE by a time corresponding to a desired one-shot pulse width.
- the inverted read block signal RPB is low level "0"
- writing The inverted write block signal WPB outputs low level when the write enable signal WE is high level “1” and the delayed write enable signal WE 2 is low level “0”, and other logic inputs output high level . Therefore, a period of one level is a sync pulse of only the delay time between the write enable signal WE and the delayed write enable signal WE2.
- the inverted write block generation circuits shown in FIGS. 26A and 26C provide inverted write block signals for the block selected by the write enable signal and the inverted read block signal. Furthermore, an inverted write block signal of one shot pulse can be obtained by inputting a delayed write enable signal.
- one mode of a semiconductor memory device in which the sense amplifier and sub-driver are combined with the SR AM cell 1 of the first embodiment will be described with reference to FIGS. .
- the semiconductor memory device to which these SR cells, sense amplifiers, and subdrivers can be applied is not particularly limited to this embodiment, and it is of course possible to be applied in combination to various semiconductor memory devices.
- Figure 27 shows the main configuration of the semiconductor memory device.
- Memory block 1 of X (n bit) configuration is configured from a main hard driver 2, Y decoder, data input / output unit 3, and control circuit 4 around a memory array in which M rows and N columns are arranged.
- Figure 28 shows an example of the configuration of memory block 1 in Figure 27.
- the memory block 1 is composed of a sub word driver 12, a sense amplifier 13 and a control unit 14 around the memory cell array 1 1 of (m words) ⁇ (n bits).
- the sub word driver 12 selects one of the word lines of the memory cell array 11 by the inverted main line WLB from the input main driver 2 and the inverted read block signal RPB and the inverted write block signal WPB.
- the sense amplifier 13 amplifies the signal of the bit line connected to the memory cell array 11 and transmits it to the data line of the Y decoder / data input / output unit 3. Conversely, when writing, write the signal from the data line to the memory cell array.
- the control unit 14 is a wiring portion of the precharge signal PC, the write enable signal WE, the inverted write enable signal WEB, the inverted read block signal RPB and the inverted write block signal WPB, or The amplification circuit of the control signal of these is arrange
- the inverted write block signal generation circuit WPBC 1 is arranged in the control unit 14 and the inverted write block signal WP B is generated internally, so that the Y decoder / data input / output unit 3 outputs the signal. It is possible to omit the write block signal WP B input to 14.
- FIG. 29 shows another configuration example of the memory block 1 of FIG. 27, and is an example in which a control circuit 14 is provided with a generation circuit SL of a low potential power supply SL of a sub word driver.
- the other configuration is the same as in FIG. Figure 28 shows the case where the operation cycle is shorter than the retention time and no erroneous write occurs, so the low level "0" of the sub-word driver is applied to the ground potential GND or low potential power supply VS2 of a fixed level.
- Figure 29 shows the case where the operation cycle is longer than the retention time, and there is a possibility that erroneous writing may occur.
- the low level "0" of the sub word driver is written, the unselected word line potential in the selected block is selected.
- the source potential generation circuit is used because it is necessary to change to this low V, voltage. .
- access transistor N 4 of SRAM cell 1 is a low threshold voltage transistor, and the retention time of storage node V 2 of S RAM cell 1 is longer than the write time even when the low level from the sub word driver is ground potential.
- a semiconductor memory device can be obtained in which the SRAM cell 1, the sub word driver SWD 11, and the sense amplifier S A 11 or SA 12 are combined as memory cells in the configuration of FIG.
- Figure 3 OA and 30 B show the read operation waveforms of "0" and "1".
- Prichiya Ichi The signal PC goes high and the precharging operation ends.
- the read line R WL goes high, the access transistor N 3 turns on, and the stored data “0” or “1” of the memory cell memory V 1 is read to the read bit line RBL, and the sense amplifier Is amplified and transmitted to data ⁇ ⁇ to perform a read operation.
- the write system signal does not change.
- These operations are the same as the operations of the sense amplifiers SA11 and SA12 (the same as FIGS. 17A-17D).
- Figures 30C and 30D show the write operation waveforms of "0" and "1". Here, both the selected cell for which the word line is selected (Selected cell) and the non-selected cell (Non selected, cell) are described.
- the operation waveforms are the same as the operations of the sense amplifiers SA11 and SA12, and since they are the same as FIGS. 17A to 17D, the description thereof is omitted. .
- the access transistor N4 of the SRAM cell 1 is used as a normal threshold voltage transistor, and the retention time of the storage node V2 of the SRAM cell 1 is written even when the low level from the sub-driver is low potential power supply. This is longer than the case where erroneous writing does not occur in unselected cells at the time of writing.
- a semiconductor memory device can be obtained in which the SRAM cell 1, the supplemental driver SWD 1 2, and the sense amplifier S A 1.1 or S A 12 are combined as the memory cell. '
- the access transistor N4 of the SRAM cell 1 is a low threshold voltage transistor and the low level from the sub word driver is the ground potential GND, the retention time of the storage node V2 of the SRAM cell 1 is shorter than the write time, Writing Consider the case where an erroneous write occurs in a non-selected cell at the time of loading.
- a semiconductor memory device can be obtained in which the SRAM cell 1, the sub word driver SW D 21, the sense amplifier S Al 1 or SA 12 and the source potential generation circuit SLC 1 are combined as memory cells.
- the access transistor N4 of the SRAM cell 1 is a normal threshold voltage transistor, and the low level from the sub word driver is a low potential power supply.
- the retention time of the storage node V2 of the SRAM cell 1 is shorter than the write time, and erroneous writing occurs in non-selected cells at the time of writing.
- a semiconductor memory device can be obtained in which the SRAM 1, sub-driver SWD 21, sense amplifier SA 11 or SA 12, and source potential generation circuit SLC 2 are combined as memory cells.
- a semiconductor memory device capable of high speed operation without data destruction at the time of reading and erroneous writing at the time of writing can be obtained with a minimum number of transistors.
- a seventh embodiment of the present invention will be described with reference to FIGS. 34 to 37 D as an embodiment of a semiconductor memory device in which the sense amplifier and sub-driver are combined with the SR AM cell 2 of the second embodiment.
- the semiconductor memory device to which these sense amplifiers and sub-drivers can be applied to the SR AM cell 2 is not particularly limited to the present embodiment, and it goes without saying that it can be applied to various semiconductor memory devices in combination. is there.
- the write wired line WWL for the SRAM cell 2 is a one-shot pulse that is activated only at the beginning of the write cycle, and WP B C 2 is used for a generation circuit of the inverted write block signal WPB.
- FIG. 34 shows a specific example of the memory block 1 of FIG.
- the memory block 1 is composed of a sub-word driver 22, a sense amplifier 23 and a control unit 24 around the memory cell array 21 of ( ⁇ ⁇ word) X (n bit) configuration.
- the sub word driver 22 selects one word line of the memory cell array 21 by the inverted main line WLB from the main driver 2 and the inverted read block signal RPB and the inverted write block signal WPB.
- the sense amplifier 23 amplifies the signal of the bit line connected to the memory cell array 21 and transmits it to the data line of the Y decoder and data input / output unit 3.
- the control unit 24 is provided with a wiring portion of the control signal or an amplification circuit of the control signal. .
- FIG. 35 shows another specific example of the memory block 1 of FIG. 27.
- An inverted write block signal generating circuit WPBC 2 is disposed in the control unit 24.
- the wrap capability can be reduced, and the delay time of the inverted write block signal WPB can be reduced.
- the inverted write block signal generation circuit WPBC 2 is a circuit that generates a one-shot low level inverted write block signal WP B only in the early stage of the write period.
- the write enable signal WE, the write enable signal WE 2 and the inverted read block signal RPB are input to generate the inverted write block signal WPB.
- the source terminal of access transistor N 4 is always connected to ground potential GND, and no erroneous writing to unselected cells occurs at the time of writing. Therefore, the source potential generation circuit for S RAM cell 1 Do not need
- the low level "0" of the sub word driver is supplied with the ground potential GND at a fixed level or the low potential power supply VS2.
- FIG. 36A to 36D with the access transistor 'N' 4 of the SRAM cell 2 as a low threshold voltage transistor and a low output level of the ground potential GND as a low level driver driver SWD 11 and a sense amplifier of SA21 or SA22 as a sense amplifier.
- the operation waveforms of the combined semiconductor memory device are shown.
- Figures 36A and 36B show the read operation waveforms of "0" and "1".
- the precharge signal PC goes high and the precharging operation ends.
- the read hard line R WL goes high, the access transistor N 3 conducts, and the stored data "0” or “1" of the memory cell storage node VI is read out to the read bit line RBL and amplified by the sense amplifier. Then, it is transmitted to the data line DL (or the read data line RDL) to perform the read operation. At this time, the write system signal does not change.
- These operations are the same as the operations of the sense amplifiers S A 1 1 and SA 12 (the same as FIGS. 17 A to 17 D).
- the precharge signal PC and the write enable signal WE are set to high level, and the precharge operation is stopped.
- the read word line RWL and the write word line go high, data "0" from the data line DL (or the write data line WDL) is written to the storage node VI, and the storage node V 2 is the load transistor P. 2 and the access transistor N 4 conduct It will be the middle point.
- the one-shot pulse of the write word line WWL changes to the low level, and the storage transistor V 2 writes the high level “1” to the storage node V 2.
- the read word line RWL, the write enable signal WE, and the 'precharge signal PC become low level, and the write cycle is completed.
- the precharge signal PC and the write enable signal WE are set to high level, and the precharge operation is stopped.
- the read write line RWL and write write line go high, data "1" from data line DL (or write data line WDL) is written to storage node V1, and storage node V2 is an access transistor. "0" is written by conduction of N4.
- the one shot pulse of the write hard wire WWL changes to low level, the read data line RWL, the write enable signal WE, and the precharge signal PC become low level, and the write cycle ends. ''
- 7 shows an operation waveform of a storage device. Fig. 37 A “0” read, Fig. 37B “1” read, Fig. 37C “0” write, and Fig. 37D “1" write.
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Abstract
6トランジスタで構成されるSRAMセルは微細化、低電圧化されることで、安定動作しなくなる。また安定動作のためには多くのトランジスタ、制御信号が必要とされるので、構成面積が大きくなるという問題がある。 SRAMセルを5個のトランジスタで構成する。記憶ノードV2を入力とし記憶ノードV1を出力とするインバータ回路(P1、N1)と、電源VDDと記憶ノードV2との間に接続され、記憶ノードV1を入力とし記憶ノードV2を出力とする負荷トランジスタP2と、読み出しビット線RBLと記憶ノードV1との間に接続されたアクセストランジスタN3と、書き込みビット線WBLと記憶ノードV2との間に接続されたアクセストランジスタN4とで構成する。アクセストランジスタN4を書き込みワード線WWLで制御することでメモリセルの保持制御手段及び書き込み手段とすることで少ない素子数で高速動作可能な半導体装置が得られる。
Description
明 細 書 半導体記憶装置 技術分野:
本発明は半導体記憶装置に係り、 最小のトランジスタ数で読み出し時における 記憶データ破壊を防止し、 超高速、 超低電圧で動作する半導体記憶装置に関する ものである。 背景技術:
最近の半導体装置は大規模化、 高速化とともに 多くの機能が取り込まれシス テム化されている。 大規模化、 高速化のため' トランジスタを微細化して、 電源 電圧を低下させつつ、 動作速度を向上させている。 またシステム化のため C P U をはじめとした各種機能ブロックや、 各種の記憶装置が混載されている。 これら のシステム L S Iに混載されている記憶装置においても同様に高速動作及び低電 源電圧での動作が求められ、 例えばキヤッシュメモリ等の用途で混載されるスタ ティックランダムアクセスメモリ ( S R AM: Static Random Access Memory、 以 後 S R AMと略称する) においても、 同様に高考動作及び低電源電圧での動作が 求められる。 : 従来の S R AMについて、 図 1を参照して説明する。 図 1には 6 トランジスタ で構成される従来の S R AMのメモリセル (以後、 S R AMセルと呼称する) を 示す。 ワード線 WLが低電位の場合、二つの CMO S (Complementary Metal Oxide Semiconductor) ィンバータがループを形成することで安定にデータを保持するこ とができる。 すなわち、 ·一方の CMO Sインバータは、 記憶ノード V Iを入力と して、 記憶ノード V 1に記憶されたデータの反転データを記憶ノード V 2に出力 し、 他方の CMO Sインバータは、 記憶ノード V 2を入力として、.記憶ノード V 2に記憶されたデータの反転データを記憶ノード V 1に出力している。
ワード線 W Lがアクセスされて高電位の場合、 アクセストランジスタ N 3及び N 4が導通することで、 記憶ノード V 1及ぴ V 2に記憶されたデ一タをビット線
BLT及び BLNに読み出すことでメモリの読み出し動作となり、 逆にビット線 B LT及ぴ B LNからのデータを記憶ノード V 1及び V 2に書き込むことでメモ リの書き込み動作となる。 ·
しかしながら、 従来の SRAMセルにおいて電源電圧 V d dが低下した場合の 遅延時間が増大する割合が' CMO Sインバータ回路の遅延時間の増大する割合よ り大きいという問題がある。 また、 低電源電圧において読み出し動作を行うと記 憶データが破壌されるという問題も発生する。 SRAMセルと CMOSインパー タ回路の遅延時間 (規格化した遅延時間 τ) の電源電圧 (Vd d) 依存性を図 2 に示す。 図 2において、 ライン Aほ SRAMセル、 ライン Bは CMO Sインバー タ回路の遅延時間を示す。 S RAMセルは電源電圧が低くなると遅延時間が増大 する割合が大きく、 またある電源電圧 (aで示す) 以下では読み出し動作を行う と記憶データが破壌され動作しなくなる。 ' ' - 読み出し動作における記憶データ破壊について図 3 A〜 3 Cを用いて説明する。 図 3Aにヮード線WL、 図 3 Bに正常な読み出し動作時の記憶ノード、 図 3Cに 読み出し動作におけるデータ破壊時の記憶ノード波形を示す。 ここで記憶ノード VIが低電位 "0"、 記憶ノード V 2が高電位 "1" とする。 図 3 Aに示されるよ うにワード HWLがアクセスされて高電位になり、 記憶ノード VI, V2とビッ ト線対 BLT, B LNとがアクセストランジスタ N 3, N4を介して導 ¾するこ とで、 記憶ノ一ド V 1の低電位は高電位にプリチャージされたビット線 B L Tに より上昇する。
図 3Bに示されるように通常セルの記憶ノ一ドの場合には、 記憶ノ一ドの低電 位 "0" が接地'電位から若干上昇するのみで正常な読み出し動作となる。 しかし ながら、 図 3 Cに示されるように、 インバータ回路 (トランジスタ P 2, N2) の閾値電圧がばらつき、 低い場合には、 記憶ノード VIの電位がインバータ回路
(トランジスタ P 2 , N2) の閾値電圧に達し、 記憶ノ一ド V 2の高電位 " 1 " が低下する。記憶ノ一ド V 2の低下により、記憶ノ一ド V 1の電位が更に上昇し、 結果として読み出し時に記憶データの破壊 Dが起こり、 反転データが上書きされ る。 .
一般に、 SRAMセルでは、 アクセスされた際のデータ保持の安定度を測る指
標としてスタティックノイズマージン (SNM: Static Noise Margin) が用いら れる。図 4に示されるように、 SRAMセルを 2個のインバータに分離して、各々 のインバータの DC (直流) 特性を求め、 一方のインパータの DC.特性出力がも う一方のインパータの DC特性入力となるように、 二つの DC特性を重ね合わせ た際に、 バタフライカーブが描かれる。 SNMは、 このバタフライカーブに内接 する最大の正方形の一辺として定義される。 SNMが OmV以上の場合には、 図 3 Bに示すように正常読み出し動作される。 SNMが OmV以下の場合には、 図 3 Cに示すように読み出し動作時に反転データが上書きされる。
この S NM【こつレヽて ίま、文.献 1 (A. J. Bhavnagarwala I The impact of intrinsic device fluctuations on CMOS SRAM cell stability IEEE Journal of Solid State Circuit, Vol. 36, No. 4, Apr. 2001 (図 5、 図 10 A及び 10 B)) において将 来予測が行われている。 すなわち、 図 5に示されるように使用されるトランジス タのチャンネル長が微細化され、 そのトランジスタのチャンネル長が 2.50 nm から 50 n mに移行した場合、 S NMは平均値が減少するだけでなく、 S NMの 偏差も増大する。 従って、 SNMの最悪値は著しく劣化する。 図示される 5 O n mにおいては SNMの最悪値が 「0」 以下になってしまうので、 読み出し操作に 伴ってワード線 WLが高電位になった際には、 記憶データが破壊される。
一方、 下記文献 2 (H. Sakakibara 「A 750MHz 144Mb cache DRAM LSI with speed scalable design and programmable at-speed function-array BIST」 IEEE International Solid State Circuit Conference, 2003 (図 1)) 【こお 1 て、 読み 出し専用ポートを持った SRAMが提案されている。 この SRAMでは、 図 6に 示されるように、 メモリセルを 8個のトランジスタで構成し、 読み出し専用ビッ ト線をメモリセルのセル電流でフルスィングさせている。 この方式の本来の目的 は世代を進めた場合の動作速度改善効果を得ることである。 更に、 読み出し操作 に伴うビット線からセル内の記憶ノードへの電荷の流入がないことから、 従来の SRAMで将来問題になる読み出し操作に伴う記憶データの破壊は発生しない。 従って、 この回路構成による SRAMでは、 世代を進めた場合の高速動作だけで なく、 安定動作が可能である。
上記文献 1のように、 トランジスタ 6個を用いた従来の S RAMセルでは、 S
NMの最悪値が劣化することから、 将来的には安定なデータ保持は困難になる問 題がある。 一方、 上記文献 2の読み出し専用ポートを持つ S R AMセルでは、 読 み出し操作に伴う記憶データの破壊は起きないが、 トランジスタ数が 8個になる こと、 制御信号数も、 5本必要であることから、 セル面積が増大してしまう問題 がある。 ' ' 発明の開示:
発明が解決しょうとする課題:
上記したように、 従来の 6 トランジスタで構成される S R AMセルは微細化、 低電圧化されることで、 その S NMが小さくなり、 安定動作しなくなる。 読み出 し操作の際の記憶データ破壊を防止可能なメモリセルを構成するためには 8個の トランジスタ、 多くの制御信号が必要とされるので、 構成面積が大きくなるとい う問題がある。
本発明は、 上記問題点を改善するためになされたものであって、 その目的とす るところは、 超高速動作または超低電圧動作を要求される場合でも、 読み出し操 作の際の記憶データ破壌を防止可能なメモリを、最小のトランジスタ数で構成し、 小さな構成面積で実現するメモリセルと、半導体記憶装置を提供することにある。 課題を解決するための手段: '
本発明の半導体記憶装置は、 第 1の記憶ノ一ドと第 2の記憶ノ一ドとを有し、 前記第 2の記憶ノ一ドを入力とし前記第 1の記憶ノードを出力とするィンバータ 回路と、 電源と前記第 2の記憶ノードとの間に接続され、 前記第 1の記憶ノード を入力とする負荷トランジスタと、 前記第 2の記憶ノードに接続された保持制御 手段と、 を備えたメモリセルを有することを特徴とする。
本発明の半導体装置においては、 前記保持制御手段は書き込みヮード線により 制御される第 iのアクセストランジスタにより構成され、 該第 1のアクセストラ ンジスタは前記書き込みヮード線が第 1のローレベルのとき前記第 2の記憶ノ一 ドのレベルを保持することを特徴とする。
本発明の半導体装置においては、 前記第 1のアクセストランジスタは、 書き込 み時には書き込み用のアクセストランジスタとして動作することを特徴とする。
本発明の半導体装置においては、 前記第 1のアクセストランジスタは、 読み出 しビット線と前記第 1の記憶ノードとの間に接続された第 2のアクセストランジ スタの閾値電圧よりも小さい閾値電圧を有することを特徴とする。 ·
本発明の半導体装置においては、 前記第 1のローレベルは、 接地電位よりも高 V、電位であることを特徴とする。
本発明の半導体装置においては、 書き込みサイクルにおいて、 前記書き込みヮ 一ド線の口一レベルの電位として、 非選択ブ口ックには前記第 1のローレベルが 供給され、 選択ブロックには前記第 1のローレベルよりもさらに低い第 2のロー レベル信号が供給されることを特徴とする。
本発明の半導体装置においては、 前記第 1のアクセストランジスタは前記第 2 記憶ノードと書き込みビット線に接続され、 前記第 1記憶ノードと読み出しビッ 1、線に接続され、 読み出しヮード線を入力される第 2めアクセストランジスタを さらに備え、 読み出しサイクルにおいては前記第 2のアクセストランジスタによ り前記第 1の記憶ノードのデータを読み出し、 書き込みサイクルにおいては前記 第 2アクセストランジスタ及び前記第 1のアクセストランジスタから前記メモリ セルにデータ書き込みすることを特徴とする。
本発明の半導体装置においては、 前記第 1のアクセストランジスタは前記第 2 記憶ノードと接地電位に接続され、 前記第 1記憶ノードと読み出しビット線に接 続され、 読み出しワード線を入力とする第 2のアクセストランジスタをさらに備 え、 読み出しサイクルにおいては前記第 2のアクセストランジスタにより前記第 1の記憶ノードのデータを読み出し、 書き込みサイクルにおいては前記第 2ァク セストランジスタからのデータを前記第 1の記憶ノードに書き込み、 前記第 1の アクセストランジスタは前記第 2の記憶ノードをローレベル (こリセットすること でデータ書き込みされることを特徴とする。 . 本発明の半導体記憶装置は、 第 1の記憶ノードと第 2の記憶ノードとを有し、 前記第 2の記憶ノ一'ドを入力とし前記第 1の記憶ノードを出力とするインバータ 回路と、 電源と前記第 2の記憶ノードとの間に接続され、 前記第 1の記憶ノード を入力とする負荷トランジスタと、 前記第 2の記憶ノードに接続された第 1のァ クセストランジスタと、 読み出しビット線と前記第 1の記憶ノードとの間に接続
された第 2のアクセストランジスタとを有し、 前記第 1のアクセストランジスタ は、 前記第 2のアクセストランジスタの閾値よりも小さい閾値を有することを特 徴とする。 ·
本発明の半導体装置は、 メモリセルとのデータ伝達を行う読み出しビット線及 ぴ書き込みビット線と、 入出力回路とのデータ伝達を行うデータ線と、 前記読み 出しビット線を入力とするインバータ回路と、 該インバータ回路の出力を前記デ 一タ線に伝達するデータ読み出し手段と、 書き込みイネ一ブル信号により前記デ ータ線からのデータを前記読み出しビット線に伝達する第 1のデータ書き込み手 段と、 反転書き込みィネーブル信号により前記データ線からのデータを反転させ て前記書き込みビット線に伝達する第 2のデータ書き込み手段と、 を備えたセン スアンプを有することを特徴とする。
本発明の半導体装置においては、 前記センスアンプ 読み出しビット線をプリ チャージするプリチャージ手段と、 前記インバータ回路の出力を入力とし、 該出 力がローレベルめときに前記読み出しビット線のハイレベルを維持するレベル維 持手段とを.さらに備えたことを特徴とする。
本発明の半導体装置においては、 前記データ線は前記読み出し手段に接続され た読み出しデータ線と、 前記第 1及び第 2書き込み手段とに接続された書き込み データ線から構成されたことを特徴とする。
—本発明の半導体装置は、 メモリセルとのデータ伝達を行う読み出しビット線と、 入出力回路とのデータ伝達を行うデータ線と、 前記読み出しビット線を入力とす るインパータ回路と、 該インパータ回路の出力を前記データ線に伝達する読み出 し手段と、 書き込みィネーブル信号により前記データ線からのデータを前記読み 出しビット線に伝達するデータ書き込み手段と、 を備えたセンスアンプを有する ことを特徴とする。
本発明の半導体装置においては、 前記センスアンプは読み出しビット線をプリ チャージするプリチャージ手段と、 前記インバータ回路の出力を入力とし、 該出 力がローレベルのときに前記読み出しビット線のハイレベルを維持するレベル維 持手段とをさらに備えたことを特徴とする。
本発明の半導体装置においては、 前記データ線は前記読み出し手段に接続され
た読み出しデータ線と、 前記第 1書き込み手段に接続された書き込みデータ線か ら構成されたことを特徴とする。
本発明の半導体装置は、 メーンヮード信号と反転読み出しプロック信号とによ り読み出しヮード線を選択し、 前記メーンヮード信号と反転書き込みプロック信 号とにより書き込みヮード線を選択するサブヮ一ドドライバーを有することを特 徴とする。
本発明の半導体装置においては、 前記サブヮードドライバ一は前記メーンヮー ド信号を入力とし読み出しヮード線を出力する第 1のインバータ回路と、 ドレイ ン、 ソース、 ゲートにそれぞれ前記読み出しワード線、 低電位電源、 前記反転書 き込みブロック信号を接続された第 1のトランジスタと、 ドレイン、 ソース、 ゲ ートにそれぞれ前記第 1インバータ回路の電源端子、 電源、 前記反転書き込みブ 口ック信号とに接続された第 2のトランジスタと、 を ϋえ、 '書き込みヮード線を 選択することを特徴とする。 :
本発明の半導体装置においては、 前記低電位電源は書き込みサイクルにおいて、 非選択のブロックに対して第 1のローレベル電位を、 選択されたブロックに対し ては前記第 1のローレベル電位よりも低い第 2のローレベル電位であることを特 徴とする。
本発明の半導体装置においては、 前記反転書き込みブロック信号は、 書き込み イネ一ブル信号と前記反転読み出しブロック信号から生成されることを特徴とす る。
本発明の半導体装置においては、 前記反転書き込みブロック信号は、 書き込み イネ一ブル信号と該書き込みイネ一ブル信号を遅延させた遅延書き込みイネ一ブ ル信号の反転信号と前記読み出しプ口ック信号とから生成されたことを特徴とす る。 .
本発明の半 体記憶装置のデータ保持方法は、 メモリセルは第 2の記憶ノ一ド を入力とし第 1の記憶ノードを出力とするィンバータ回路と、 電源と前記第 2の 記憶ノードとの間に接続され、 前記第 1の記憶ノードを入力とする負荷トランジ スタと、 前記第 2の記憶ノードに接続された保持制御手段と、 を備え、 前記保持 制御手段は、 前記第 2の記憶ノードと書き込みビット線との間に接続され、 喾き
込みワード線をゲー小入力とした第 1のアクセストランジスタにより構成され、 前記書き込みヮード線に第 1の口一レべノレを供給されたときの前記第 1のァクセ ストランジスタのオフ電流を前記負荷トランジスタのオフ電流より大きく、 前記 負荷トランジスタのオン電流より小さくすることにより前記メモリセルに記憶.さ れたデ一タを保持することを特徴とする。
本発明の半導体記憶装置のデータ保持方法においては、 書き込みサイクルにお いて、 選択されたプロック内の前記書き込みヮード線のローレベルとして前記第
1のローレベルよりもさらに低い第 2のローレベルを供給することを特徴とする。 本発明の半導体記憶装置の読み出し方法は、 メモリセルは第 2の記憶ノ一ドを 入力とし第 1の記憶ノードを出力とするィンバータ回路と、 電源と前記第 2の記 憶ノードとの間に接続され、 前記第 1の記憶ノードを入力とする負荷トランジス タと、 前記第 1の記憶ノードと読み出レビッ ト線との聞に接続された第 2のァク セストランジスタと、 を備え、 前記第 2のアクセストランジスタを読み出しヮー ド線により導通させることで前記第 1の記憶ノードに記憶されたデータを読み出 すことを特徴とする。
本発明の半導体記憶装置の書き込み方法は、 メモリセルは第 2の記憶ノードを 入力とし第 1の記憶ノードを出力とするィンバータ回路と、 電源と前記第 2の記 憶ノードとの間に接続され、 前記第 1の記憶ノードを入力とする負荷トランジス タと、 前記第 2の記憶ノードと書き込みビッ ト線との間に接続された第 1のァク セストランジスタと、 前記第 1の記憶ノードと読み出しビット線との間に接続さ れた第 2のアクセストランジスタと、 を備え、 前記第 1のアクセストランジスタ を書き込みワード線により導通させることで前記書き込みビット線から前記第 2 の記憶ノードに書き込み、 前記第 2のアクセストランジスタを読み出しワード線 により導通させる'ことで前記読み出しビッ ト線から前記第 1の記憶ノードに書き 込むことを特徴とする。
本発明の半導体記憶装置の書き込み方法においては、 メモリセルは第 2の記憶 ノ一ドを入力とし第 1の記憶ノードを出力とするインバ一タ回路と、 電源と前記 第 2の記憶ノードとの間に接続され、 前記第 1の記憶ノ一ドを入力とする負荷ト ランジスタと、 前記第 2の記憶ノードと接地電位との間に接続された第 1のァク
セストランジスタと、 前記第 1の記憶ノードと読み出しビット線との間に接続さ れた第 2のアクセストランジスタと、 を備え、 前記第 1のアクセストランジスタ をワンショットパルスの書き込みヮード線により導通させ前記第 2の記憶ノード をローレベルにリセッ トし、 前記第 2のアクセス トランジスタを読み出しヮード 線により導通させることで前記読み出しビット線から前記第 1の記憶ノードに書 き込むことを特徴とする。
本発明の半導体記憶装置においては、 前記読み出しビット線を入力とするイン バータ回路と、 該ィンバータ回路の出力をデータ線に伝達するデータ読み出し手 段と、 書き込みィネーブル信号により前記データ線からのデータを前記読み出し ビット線に伝達する第 1のデータ書き込み手段と、 反転書き込みィネーブル信号 により前記デ一タ線からのデータを反転させて前記読み出しビット線に伝達する 第 2のデータ書き込み手段とを備えたセンスァンプを'さらに備えたことを特徴と する。
本発明の半導体記憶装置においては、 前記センスアンプは読み出しビット線を プリチャージするプリチャージ手段と、 前記インバータ回路の出力を入力とし、 該出力がローレベルのときに前記読み出しビット線のハイレベルを維持するレべ ル維持手段とをさらに備えたことを特徴とする。
本発明の半導体記憶装置においては、 前記データ線は前記読み出し手段に接続 された読み出しデータ線と、 前記第 1及び第 2書き込み手段とに接続された書き 込みデータ線から構成されたことを特徴とする。
本発明の半導体記憶装置においては、 前記読み出しビット線を入力とするイン バータ回路と、 該ィンバータ回路の出力をデータ線に伝達する読み出し手段と、 書き込みィネーブル信号により前記データ線からのデータを前記読み出しビッ ト 線に伝達するデータ書き込み手段とを備えたセンスアンプをさらに備えたことを 特徴とする。 '
本発明の半導体記憶装置においては、 前記センスアンプは読み出しビット線を プリチャージするプリチャージ手段と、 前記インバータ回路の出力を入力とし、 該出力が口一レベルのときに前記読み出しビット線のハイレベルを維持するレべ ル維持手段とをさらに備えたことを特徴とする。
本発明の半導体記憶装置においては、 前記データ線は前記読み出し手段に接続 された読み出しデータ線と、 前記第 1及び第 2書き込み手段とに接続された書き 込みデータ線から構成されたことを特徴とする。
本発明の半導体記憶装置においては、 前記読み出しヮード線はメーンヮード信 号と反転読み出しブ口ック信号とにより生成し、 前記書き込みヮ一ド線は前記メ 一ンヮード信号と反転書き込みブロック信号とにより生成するサブヮードドライ バーをさらに備えたことを特徴とする。
本発明の半導体記憶装置においては、 前記サブヮードドライバ一は前記メーン ヮード信号を入力とし前記読み出しヮード線を出力する第 1のィンバータ回路と、 ドレイン、 ソース、 ゲートにそれぞれ前記読み出しワード線、 低電位電源、 前記 反転書き込みブ口ッグ信号を接続された第 1のトランジスタと、 ドレイン、 ソー ス、 ゲートにそれぞれ前記第 1インバータ回路の電源端子、 電源、 前記反転書き 込みブロック信号とに接続された第 2のトランジスタと、 を備え、 前記書き込み ヮード線を選択することを特徴とする。
本発明の半導体記憶装置においては、 前記低電位電源は、 書き込みサイクルに おいては前記書き込みヮード線のローレベルとして、 非選択のブロックに対して 第 1のローレベル電位を、 選択されたブ口ックに対しては前記第 1のローレベル 電位よりも低レ、第 2のローレベル電位を供給することを特徴とする。
発明の効果
S R AMセルを 5個のトランジスタで構成する。 記憶ノード V 2を入力とし記 憶ノード V 1を出力とするインバータ回路と、 電源と前記第 2の記憶ノードとの 間に接続され、 前記第 1の記憶ノードを入力とする負荷トランジスタと、 読み出 しビット線と記憶ノード V Iとの間に接続されたアクセス トランジスタ N 3と、 書き込みビット線と記憶ノード V 2との間に接続されたアクセストランジスタ N 4とで構成する。 アクセストランジスタ N 4を書き込みヮード線 WW Lで制御す ることでメモリセルのデータ保持できる効果が得られる。 アクセストランジスタ N 4を保持手段及び書き込み手段とすることで少ない素子数で高速動作可能な半 導体装置が得られる。
図面の簡単な説明
図 1は、 従来の 6 トランジスタ S RA 4セルの回路図である。
図 2は、 従来の SRAMセル及び CMOSインバータの遅延時間の電源電圧依 存を示す図である。
図 3 A〜図 3 Cは、 従来の SRAMセルの読み出し動作を示す図である。
図 4は、 従来の SRAMセルにおける安定動作を示す SNMの説明図である。 図 5は、 従来の S RAMセルにおける S NMのトランジスタのチャンネル長依 存性を示す図である。 .
図 6は、 従来の 8 トランジスタ SRAMセルの回路図である。
図 7'は、 本発明の実施例 1における S RAMセノレ 1の回路構成を示す図である。 図 8 Aは、 実施例 1における S RAMセル 1の保持状態において、 記憶ノ一ド
V I "0" の場合を説明するための図である。 '
図 8 Bは、 実施例 1における S RAMセル 1の保持状態において、 記憶ノ一ド
V I "1" の場合を説明するための図である。
図 9'は、 トランジスタのゲート電圧. (Vgs)-ドレイン電流 (Id)カーブを示す 図である。
図 1 0Aは、 実施例 1における SRAMセル 1の書き込み状態において、 記憶 ノード V2 "1"、 書き込みビット線 WBL "0" の状態を説明するための図であ る。
図 1 0 Bは、 実施例 1における S RAMセル 1の書き込み状態において、 記憶 ノード V2 "0"、 書き込みビット線 WBL "1" の状態を説明する図である。 図 1 1は、 本発明における SNM (Static Noise Margin)を示す図である。 図 1 2 Aは、 実施例 1における動作 ("0" 読み出し) を説明するための波形図 であり、
図 1 2Bは、 実施例 1における動作 ("1" 読み出し) を説明するための波形図 であり、
図 1 2Cは、 実施例 1における動作 ("0" 書き込み) を説明するための波形図 であり、 ■
図 1 2Dは、 実施例 1における動作 ("1" 書き込み) を説明するための波形図
である。
図 1 3は、 本発明の実施例 2における S RAMセル 2の回路構成を示す図であ る。
図 14Aは、 実施例 2における動作 ("0"読み出し) を説明するための波形図 であり、
図 14Bは、 実施例 2における動作 ("1"読み出し) を説明するための波形図 であり、
図 14 Cは、 実施例 2における動作 ("0" 書き込み) を説明するための波形図 であり、
図 14Dは、 実施例 2における動作 ("1" 書き込み) を説明するための波形図 である。
図 1 5は、 本発明におけるセンスアンプ S A 1 1の 0路構成を示す図である。 図 16は、 本発明におけるセンスアンプ S A 1 2の回路構成を示す図である。 図 1 7 Aは、 図 1 5及び図 1 6のセンスアンプ S A 1 1及び SA 1 2の動作 ("0" 読み出し) を説明するための波形図であり、
図 1 7 Bは、 図 1 5及び図 1 6のセンスアンプ S A 1 1及び SA 1 2の動作 ("1" 読み出し) を説明するための波形図であり、
図 1 7 Cは、 図 1 5及び図 1 6のセンスアンプ S A 1 1及び SA 1 2の動作 ("0" 書き込み) を説明するための波形図であり、
図 1 7Dは、 図 1 5及び図 1 6のセンスアンプ S A 1 1及び SA 1 2の動作 ("1" 書き込み) を説明するための波形図である。
図 1 8は、 本発明におけるセンスアンプ S A 21の回路構成を示す図である。 図 1 9は、 本発明におけるセンスアンプ S'A 22の回路構成を示す図である。 図 2 OAは、 図 1 8及び図 1 9のセンスアンプ S A 21及び SA22の動作 ("0" 読み出し) を説明するための波形図であり、
図 20 Bは、 図 1 8及び図 1 9のセンスアンプ S A 21及び S A 22の動作 (" 1 " 読み出し) を説明するための波形図であり、
図 20 Cは、 図 1 8及び図 1 9のセンスァンプ S A 2 1及び S A 2 2の動作 (" 0 " 書き込み) を説明するための波形図であり、
図 2 ODは、 図 1 8及び図 1 9のセンスアンプ S A 2 1及び S A22の動作 ("1" 書き込み) を説明するための波形図である。
図 21 Aは、 本発明で用いるサブワードドライバー SWD 1 1を示す図であり、 図 21 Bは、 前記サブワードドライバー S WD 1 1で用いる書き込みヮ一ド線 信号発生回路 NR 1 2を示す図である。
図 22 Aは、 本発明で用いるサブワードドライバー SWD 1 2を示す図であり、 図 22 Bは、 前記サブヮードドライバー SWD 12で用いる書き込みヮ一ド線 信号発生回路 NR 1 2-1を示す図である。
図 23 Aは、 本発明で用いるサブヮードドライバー SWD 21を示す図であり、 図 23 Bは、 前記サブヮードドライバー SWD 21で用いる書き込みヮード線 信号発生回路 NR 1 2— 2を示す図である。
図 24 Aは、 前記サブワードドライバー SWD 21め前記書き込みワード線信 号発生回路 NR 1 2— 2に、 低電位電源電圧 S Lを供給するソース電位発生回路
S LC 1の回路構成図であり、
図 24Bは、 そのソース電位発生回路 S LC 1の動作波形を示す図である。 図 25 Aは、 前記サブヮードドライバー SWD 21の前記書き込みワード線信 号発生回路 NR 1 2— 2に、 低電位電源電圧 S Lを供給するソース電位発生回路
S LC 2の回路構成図であり、
図 25 Bは、 そのソース電位発生回路 S LC 2の動作波形を示す図である。 図 26 Aは、 反転書き込みプロック信号発生回路 WPB C 1の回路構成図であ り、
図 26 Bは、 反転書き込みプロック信号発生回路 WP B C 1の動作波形を示す 図であり、
図 26Cは、 反転書き込みブロック信号発生回路 WPBC 2の回路構成図であ り、
図 26 Dは、 反転書き込みプロック信号発生回路 WP BC 2の動作波形を示す 図である。
図 27は、 本発明による半導体記憶装置の全体図を示す。
図 28は、 前記半導体記憶装置におけるメモリブロック 1の構成例を示す図で.
ある。
図 29は、 前記半導体記憶装置におけるメモリプロック 1のほかの構成例を示 す図である。
図 3 OAは、 図 28の構成の一例における動作 ("0" 読み出し) を説明するた めの図であり、
図 30Bは、 図 28の構成における動作 ("1" 読み出し) を説明するための図 であり、
図 30 Cは、 図 28の構成における動作 ("0" 書き込み) を説明するための図 であり、
図 30Dは、 図 28の構成における動作 ("1" 書き込み) を説明するための図 であ:る。
図 31 Aは、 図 28の構成の別の例における動作 ("'0" 読み出し) を説明する ための図であり、
図 31 Bは、 図 28の構成の別の例における動作 ("1" 読み出し) を説明する ための図であり、
図 3 1 Cは、 図 28の構成の別の例における動作 ("0" 書き込み) を説明する ための図であり、
図 31 Dは、 図 28の構成の別の例における動作 ("1" 書き込み) を説明する ための図である。
図 32Aは、 図 29の構成の一例における動作 ("0" 読み出し) を説明するた めの図であり、
図 32Bは、 図 29の構成における動作 ("1" 読み出し) を説明するための図 であり、
図 32Cは、 図 29の構成における動作 ("0" 書き込み) を説明するための図 であり、
図 32Dは、 図 29の構成における動作 ("1" 書き込み) を説明するための図 である。
図 33 Aは、 図 29の構成の別の例における動作 ("0" 読み出し) を説明する ための図であり、
図 33 Bは、 図 29の構成の別の例における動作 ("1" 読み出し) を説明する ための図であり、
図 33 Cは、 図 29の構成の別の例における動作 ("0" 書き込み) を説明する ための図であり、
図 33Dは、 図 29の構成の別の例における動作 ("1" 書き込み) を説明する ための図である。
図 34は、 前記半導体記憶装置におけるメモリプロック 1の具体例を示す図で ある。
図 35は、 前記半導体記憶装置におけるメモリプロック 1のほかの具体例を示 す。
図 36 Aは、 図 34の構成における動作 ("0" 読み出し) を説明するための図 であり、 '
図 36Bは、 図 34の構成における動作 ("1" 読み出し) を説明するための図 であり、
図 36 Cは、 図 34の構成における動作 ("0" 書き込み) を説明するための図 であり、
図 36Dは、 図 34の構成における動作 ("1" 書き込み) を説明するための図 である。
図 37 Aは、 図 35の構成における動作 ("0" 読み出し) を説明するための図 であり、
図 37Bは、 図 35の構成における動作 ("1" 読み出し) を説明するための図 であり、
図 3 7 Cは、 図 35の構成における動作 ("0" 書き込み) を説明するための図 であり、
図 37Dは、 図 35の構成における動作 ("1" 書き込み) を説明するための図 である。 . 発明を実施するための最良の形態:
本発明の低電源電圧にて、 超高速動作する半導体記憶装置のメモリセルと、 そ
の周辺回路であるセンスアンプ、 ヮ一ドドライバーについて図面を参照して詳細 に説明する。
(実施例 1 )
本発明の実施例 1について図 7〜図 1 2Dを参照して説明する。 図 7は SRA Mセルの回路構成を示す図である。 図 8 A及び Bは S RAMセルの保持状態にお いて、 (a) 記憶ノード V Iに "0" の保持、 (b) 記憶ノード V Iに "1" の保 持を示す図である。 図 9はトランジスタのゲート電圧 (Vgs)-ドレイン電流 (I d)カーブを示す。 図 1 OA及び 10 Bは S RAMセルの書き込み時の非選択セル において、 (a) 記憶ノード V 2に "1" を保持し書き込みビット線 WBLが " 0 " の状態での誤書き込み、 (b) 記憶ノード V 2に "0" を保持し書き込みビット線 WB Lが "1" の状態での誤書き込みについて説明する図である。 図 1 1は本発 明における SNMを示す図である。 図 1 2A〜1 2Dほ動作波形である。
以下、実施例 1、 2における S RAMセルに限定する場合には S RAMセル 1、 SRAMセル 2とし、 特に限定されない場合には単に S RAMセルと記す。
図 7に示す S RAMセル 1は、 CMO Sインバータを形成する PMO S トラン ジスタ P 1及び NMO S トランジスタ N 1と、 P MO トランジスタ P 2と、 ァ クセス手段である NMOS トランジスタ N 3及び N 4との 5個のトランジスタに より構成される。 従来 6 トランジスタの S R AMセルと比較してドライブトラン ジスタ N 2の削除、 ヮード線を読み出しヮード線 RW Lと書き込み用ヮ一ド線 W WLとに分離、 ビット線 WB Lを書き込み専用とした点が異なる。
CMOSインバータは、 PMOS トランジスタ P 1と NMOS トランジスタ N 1とから構成され、 記憶ノード V 2のデータを入力とし、 記憶ノード V Iにデー タを出力する。 PMO S トランジスタ P 1はその-ドレイン、 ソース、 ゲートが、 それぞれ、 記憶ノ一ド V 1、 電源電圧、 記憶ノード V 2に接続される。 NMO S トランジスタ N 1はそのドレイン、 ソース、 ゲートが、 それぞれ、 記憶ノード V 1、 接地電位、 記憶ノード V 2に接続される。 PMOS トランジスタ P 2はその ドレイン、 ソース、 ゲートが、 それぞれ、 記憶ノード V 2、 電源電 、 記憶ノー ド V Iに接続さ^ Iる。
NMOS トランジスタ N 3は、読み出しビット線 RB Lと記憶ノード VI との間
に接続され、 そのゲートには読み出しワード線 RWLが接続される。 NMOS ト ランジスタ N4は、 書き込みビット線 WBLと記憶ノード V 2との間に接続され、 そのゲートには書き込みヮード線 WW Lが接続される。
本実施例メモリセルの動作のうちデータ保持方法について図 8 A及び 8 Bを用 いて説明する。 図 8 Aは記憶ノード VIが "0"、 V2が "1" を保持している場 合'である。記憶ノード V 1が "0"のため PM〇S トランジスタ P 2はオンする。 PMOS トランジスタ P 2のオン電流 I on— Pは NMO S トランジスタ N 4のォ フリーク電流 I off_Nよりも大きいことから、 記憶ノード V 2がハイレベル " 1,, となる。 記憶ノード V 2がハイレベル "1" のために NMOS トランジスタ N1 はオンし、 記憶ノード V 1をローレベル "0" に引き落とす。 PMOS トランジ スタ P 2と NMOS トランジスタ N1がオンすることで記憶ノード VI, V 2は 安定的に保持される。 ' '
図 8 Bは記憶ノード VIが "1"、 V2が "0" を保持している場合である。 図 7に示す SRAMセル 1は、 図 1に示す S RAMセルにおいて記憶ノード V 2を ローレベル "0" に保持していたトランジスタ N 2が削除されているため、 記憶 ノード VIが "1"、 ¥2が "0" の状態を安定的に保持できない。 そこで本発明 においては、 NMOS トランジスタ N4のオフリーク電流 Ioff— Nを、 PMOS トランジスタ P 2のオフリーク電流 Ioff_Pよりも大きくすることで、 記憶ノー ド V2をローレベル "0" に保持するものである。 記憶ノード V 2をローレベル "0" に保持することで PMOS トランジスタ P 1はオンし、 記憶ノード VIを ハイレベル " 1 " に保持できる。
このように、 PMO S トランジスタ P 2ど NMO Sトランジスタ N4とで記憶 ノード V2を出力とする擬似インバータ回路を構成し、 PMOS トランジスタ P. 2がオン時にはハイレベル "1" を、 PMO Sトランジスタ P 2.がオフ時には口 一レベル "0" 'を記憶ノード V 2に出力する。
NMOSトランジスタ N4のオフリーク電流 I off_Nは、 PMOS トランジス タ P 2のオフリーク電流 Ioff_Pよりも大きくすることで、 記憶ノード V 2を口 一レベル "0" に保持する。 逆に NMOS トラ ジスタ N 4のオフリーク電流 I off— Nは、 PMOS トランジスタ P 2のオン電流 Ion_Pよりも小さいことから、
記憶ノード V 2にハイレベル "1" が保持される。 従って、 これらの電流の大き さは Ioff_P < I off_N く Ion— Pとなる。
ここで、 NMOS トランジスタ N4のオフリーク電流 Ioff_Nを、 PMOS ト ランジスタ P 2のオフリーク電流 Ioff_Pの約' 100倍程度に設定することが好 ましい。 100倍程度に設定する理由はオフリーク電流がばらついた場合にも I off— Pく I off— Nとするためである。 例えば、 PMOS トランジスタ P 2のオフ リーク電流 I of Pが数 p Aの場合、 NMOS トランジスタ N 4のオフリーク電 流 I off— Nを数百 p Aから数 n A程度とする。
NMOS トランジスタ N 4のオフリーク電流 I off一 Nを大きくする方法として はいくつかの方法がある。 まず第 1の方法としては NMOS トランジスタ N4の 閾値電圧 V t hを他のノーマル閾値電圧 (例えば NMOS トランジスタ N3) よ り低いロー閾値電圧のトランジスタとする。 約 0. 2 V閾値電圧を下げた場合に はそのリーク電流は 100倍程度大きくなる。 図 9には、 ノーマル閾値電圧
(Normal Vth)、 π—閾値電圧 (Low Vth)を有するトランジスタのゲ一ト電圧(Vgs) と電流 (Id)を示す。 NMOS トランジスタ N4のゲート電圧を GND電位とした 場合に、 ノ一マル閾値電圧 (Normal Vth)、 口一閾値電圧 (Low Vth)を有するトラ ンジスタにおけるリーク電流比は約 100倍となる。
第 2の方法としては NMOS トランジスタ N 4の閾値電圧 V t hはノーマル閾 値電圧とし、 書き込みワード線 WWLのローレベルを通常より 0. 2V高い電圧 とする。 約 0. 2 V高くすることでそのリーク電流は 100倍程度大きくなる。 第 3の方法としては、 第 1の方法と第 2の方法を組み合わせる方法である。 例え ば NMOS トランジスタ N 4の閾値電圧 V t hを 0. I V低く、 書き込みワード 線 WWLのローレベルを通常より 0. IV高い電圧とする。 この方法によっても、 リーク電流 I of Nは 100倍程度大きくできる。
上記したように 5 トランジスタで構成される SRAMセルの保持はアクセスト ランジスタ N 4のオフリーク電流を大きく設定することにより達成される。 一方 オフリ ク電流を大きくすることで、 書き込み動作時に、 選択された SRAMセ ルへの書き込みデータが同一プロック内の非選択の S RAMセルにも書き込みさ れる虞がある。
図 1 OA及び 1 OBを用いて、 選択された SRAMセル 1に対する書き込みデ 一タが非選択 SRAMセル 1に誤書き込みされる場合を説明する。 図 1 OAは選 択された SRAMセル 1に対し書き込みデータとして、 WBLに "0"、 RBLに " 1 " が与えられ、 非選択 S R AMセル 1に記憶され.たデータは記憶ノード V 1 が "0"、 ¥2カ' "1" の場合である。 この場合は負荷トランジスタ P 2がオン状 態であり、 アクセストランジスタ N4のリーク電流よりも大きな電流を供給でき るために記憶ノ一ド V 2のハイレベルは低下せず、 誤書き込みは発生しない。 図 10Bは選択された SRAMセル 1に対し書き込みデータとして、 WBLに "1"、 RBLに "0" が与えられ、 非選択 SRAMセル 1に記憶されたデータは 記憶ノード VIが "1"、 V2が "0" の場合である。 アクセストランジスタ N4 はオフ状態ではあるがそのリーク電流が大きいために書き込みビット,線 WB Lの ハイレベル "1" により記憶ノード V 2が充電され、 記憶ノ'ード V 2の電位が上 昇し、 誤書き込みが発生する虞がある。 ここで記憶ノード V2が上昇し、 ドライ ブトランジスタ N1の閾値電圧まで充電される時間をリテンション時間とする。 記憶ノード V 2の寄生容量を 1 f F、 ドライブトランジスタ N 1の閾値電圧を 0. 3V、 負荷トランジスタの最悪オフリーク電流を 100 pA、 アクセストラ ンジスタ N 4の最暴条件のオフリーク電流を 100 nAとした場合には、 リテン シヨン時間は、 I f Fx O. 3 v/100. 1 n A 3n s'の時間となる。. 3n s の時間で、 記憶ノード V 2は上昇し、 トランジスタ N 2をオンさせ、 記憶ノード V 1の電位を低下させることで SRAMセル 1に誤書き込みされる。
このような誤書き込みを防止するためには、 リテンション時間が書き込みサイ クルよりも長い時間となるように、 書き込み時の書き込みワード線 WWLのロー レベルを低下すればよい。 例えばローレベルを 0. 2 V低下させた場合には、 ァ クセストランジスタ N 4のオフリーク電流は 1ノ100に少なくなり 1 nAとな る。 この場合にはリテンション時間は 1 f F X 0. 3 v/1. 1 η Α= 273 η sとなり、 短期間の書き込みサイクルにおいては誤書き込みを防止できる。 これ らの非選択の S RAMセル 1に対するヮード線電位の制御については別実施例に おいて詳述することとし、 以下、 本実施例においては選択された SRAMセル 1 に関して説明する。
本実施例の 5 トランジスタで構成される SRAMセル 1の動作について図 1 1、 図 1 2 A〜l 2Dを用いて説明する。 図 1 1に SNMを示す。 6 トランジスタの SRAMセルに比較し、 ドライブトランジスタ N 2が削除され、 トランジスタ P 2と N4とで擬似のインバータ回路が構成される。 この擬似インバータ回路の閾 値電圧は高く、 入出力特性は電源電圧側に大きくシフトする。 一方のインバータ 回路はトランジスタ P 1と N1とで構成され、その入出力特性は通常の 6 トランジ スタ型と同一となる。 したがって、図 1 1に示すように、 SNMは非対称となる。 読み出しビット線 R B Lによって読み出し時に記憶データが破壌されやすい記 憶ノード VIにローレベル "0" が記憶されている状態での動作マージンが拡大 され、 記憶ノード V 1にハイレベル "1" が記憶されている動作マージンは縮小 されている。しかし、動作マージンが縮小された記憶ノード V 1にハイレべノレ" 1" が記憶された状態では読み出しビット線 R B Lのハイレベル " 1 " が接続されて も記憶データの破壊は発生しないために 動作は起こり得ない。 このため SRA Mセルの動作マージンは拡大されることになる。 また記憶ノード V 1にハイレべ ル "1" が記憶された状態は上記したようにアクセストランジスタ N 4のオフリ ーク電流を負荷トランジスタ P 2のオフリーク電流より大きくすることで記憶ノ ード V 2をローレベル "0" に保持できる。
図 1 2 A〜l 2 Dに本発明の SRAMセル 1の動作タイミングを示す。 (a) "0" 読み出し、 (b) "1" 読み出し、 (c) "0" 書き込み、 (d) "1" 書き込' みを示す。 ここで S RAMセル 1の記憶ノード V 1に記憶されたデータを、 SR AMセル 1の記憶データとして定義する。 また書き込み動作においては、 SRA Mセル 1に記憶されたデータの反転データが書き込まれる場合について説明する。 図 12Aの " 0" 読み出しの場合には読み出しワード線 RWLが活性化されハ ィレベル "1" となる。 読み出しワード線 RWLが活性化されアクセストランジ スタ N 3がオン状態となり読み出しビット線 R B Lと S RAMセル 1の記憶ノ一 ド V Iは導通する。 プリチャージレベル " 1" に充電された読み出しビット線 R B Lにより記憶ノード V 1はわずかにその電位を引き上げられるが、 ドライブト ランジスタ N 1によって読み出しビット線 RB Lと共に記憶ノード V 1はローレ ベル "0" まで引き落とされる。 また、 読み出しビット線 RB Lがローレベルに
引き落とされることでローレベル "0" のデータ読み出しが行われる。
このケースでの動作マージンはドライブトランジスタ N 2が削除され、 記憶ノ ード V 2に記憶されているハイレベル "1" が放電されないことにより拡大され る。 読み出し終了後は読み出しワード線 RWLがローレベル "0" となり、 読み 出しビット線 RB Lはハイレベル " 1" にプリチャージされる。 読み出しサイク ルにおいては書き込みヮード線 WWL, 書き込みビット線 WB Lはそれぞれロー レベル "0" に維持され、 変化しない。
図 12Bの "1" 読み出しの場合には読み出しワード線 RWLが活性化されハ ィレベル " 1 " となる。 読み出しヮード線 RWLが活性化されることでアクセス トランジスタ N 3がオン状態となり読み出しビット線 R B Lと S R AMセル 1の 記憶ノード V 1は導通する。 プリチャージレベル " 1" に充電された読み出しビ ット線 R B Lと、 記憶ノード V 1に記憶されているハ レベル " 1 " は同一であ るためそのままハイレベル "1" のデータ読み出しが行われる。 読み出し終了後 は読み出しワード線 RWLがローレベル " 0" となり、 篩み出しビッ ト線 RBL はハイレベル " 1" にプリチャージされる。 この読み出しサイクルにおいては書 き込みワード線 WWL, 書き込みビッ ト線 WB Lはそれぞれローレベル " 0" に 維持され、 変化しない。
図 12Cの "0" 書き込みの場合には、 読み出しワード線 RWLと書き込みヮ 一ド線 WW Lとがともに活性化されハイレベル "1" となる。 アクセストランジ スタ N 3及び N 4がともにオン状態となり、 読み出しビット線 R B Lと記憶ノ一 ド VI、 書き込みビット線 WBLと記憶ノード V 2とがそれぞれ導通し、 読み出 しビット線 RB Lのローレベル " 0" が記憶ノード VIに、 書き込みビッ ト線 W BLのハイレベル "1" が記憶ノード V 2に書き込まれる。 書き込み終了後は、 読み出しヮード線 R W Lと書き込みヮード線 WW Lとがローレベル " 0 "となり、 つづいて読み出しビット線 RBLはハイレベル "1" に、 書き込みビット線 WB Lはローレベル "0" にプリチャージされる。
図 12D "1" 書き込みの場合には、 読み出しワード線 RWLと書き込みヮー ド線 WWLとがともに活性化されハイレベル " 1" となる。 アクセストランジス タ N 3及び N 4がともにオン状態となり、 読み出しビット線 R B Lと記憶ノード
VI、 書き込みビット線 WBLと記憶ノード V 2とがそれぞれ導通し、 読み出し ビット線 R B Lのハイレベル " 1 " が記憶ノ一ド V 1に、 書き込みビット線 WB Lのローレベル "0" が記憶ノード V 2に書き込まれる。.書き込み終了後は、 読 み出しワード線 RWLと書き込みワード線 WWLとがローレベル "0" となり、 つづいて読み出しビット線 RB Lはハイレベル " 1" に、 書き込みビ、ント線 WB Lはローレべノレ "0" にプリチャージされる。
本実施例においては、 SRAMセルを 5個のトランジスタで構成する。 記憶ノ ード V 2を 力とし記憶ノード VIを出力とするィンバータ回路と、 電源と記憶 ノード V 2との間に接続され、記憶ノ一ド V 1を入力とする負荷トランジスタと、 読み出しビット線と記憶ノード VIとの間に接続されたアクセストランジスタ N 3と、 書き込みビット線と記憶ノード V 2との間に接続されたアクセストランジ スタ N4とで構成する。 アクセストランジスタ N 4を書き込みワード線 WWLで 制御することでメモリセルの保持制御手段及び書き込み手段とすることで少ない 素子数で高速動作可能な半導体装置が得られる。
(実施例 2) ^
本発明の実施例 2を図 13、 図 14 A〜 14Dを用いて説明する。 図 13は実 施例 2における SRAMセル 2の回路構成、 図 14A〜14 Dにはその動作波形 を示す。
図 13に示す SRAMセル 2は、 実施例 1の SRAMセル 1と比較すると、 書 き込みビット線 WB Lが接地電位 GNDに固定されている点がことなる。 他の構 成素子は同じであるため実施例 1と同じ符号としその説明を省略する。
実施例 2の S RAMセル 2の保持時には、 読み出しヮード線 RWLと書き込み ワード線 WWLがともにローレベル " 0" とされる。 このときアクセストランジ スタ N 4のオフリーク電流 I off— Nを実施例 1と同様に Ioff_P < I of f_N < I on_Pの関係とすることで、.それぞれの記憶ノード V 1 , V 2を保持できる。 図 14A〜14 Dを用いてさらにその動作を説明する。 図 14A〜14Dには (a) "0" 読み出し、 (b) "1" 読み出し、 (c) "0" 書き込み、 (d) "1" 書 き込みの動作波形を示す。 図 14 A "0" 読み出し、 14B "1" 読み出しの場 合には、 読み出しワード線 RWL、 読み出しビット線 RBL、 アクセストランジ
スタ N 3を用いて記憶ノード VIの "ひ"、 または "1" を読み出しビット線 RB Lに読み出している。 その動作は図 14 A、 図 14 Bに示すように実施例 1と同 様であり、 その説明を省略する。
書き込み動作においては実施例 1においては、 読み出しビット線 RBL及ぴ書 き込みビット線 WB Lからの相補のデータ入力により SRAMセル 1に書き込ん でいる。 しかし実施例 2においては、 書き込みビット線 WB Lは接地電位に固定 されているため、 書き込みワード線 WWLを短いワンショットパルスとし、 記憶 ノード V 2をローレベル " 0 " にリセットした後に読み出しビット線 R B Lの書 き込みレベルを記憶ノード V 1に書き込む。
図 14じの "0" 書き込みの場合には、 読み出しワード線 RWLと書き込みヮ ード線 WW Lとがともに活性化されハイレベル " 1 " となる。 アクセストランジ スタ N 3及び N 4がともにオン状態となり、 記憶ノ一'ド V 1 'と読み出しビット線 RB Lが導通し、 記憶ノード V 1には読み出しビット線 R B Lのローレベル " 0 " が寄き込まれる。 一方記憶ノード V 2は、 トランジスタ P 2とトランジスタ N4 とが共にオンすることから中間レベルとなる。 ここでワンショットパルスである 書き込みワード線 WWLがローレベル "0" となり、 トランジスタ N4をオフさ せることで記憶ノード V 2はハイレベル "1" に引き上げられ、 記憶ノード VI に "0"、 記憶ノード V 2に "1" が書き込まれる。 書き込み終了後は、 読み出し ワード線 RWLがローレベル " 0" となり、 つづいて読み出しビット線 RB Lは ハイレベル "1" にプリチャージされる。
図 1 2Dの "1" 書き込みの場合には、 読み出しワード線 RWLと書き込みヮ ード線 WWLとがともに活性化されハイレベル " 1" となる。 アクセストランジ —スタ N 3及ぴ N4がともにオン状態となり、 記憶ノード VIと読み出しビット線 RB Lが導通し、 記憶ノ一ド V 1には読み出しビット線 R B Lのハイレベル " 1 " が書き込まれる。 一方記憶ノード V 2はアクセストランジスタ N 4により接地電 位 GNDとなり、 記憶ノード V 2にはローレベル "0" が書き込まれる。 ここで はトランジスタ P 2がオフ状態のため、 記憶ノード V 2は中間レベル引き上げら れることなしにローレベル "0" が書き込まれる。 書き込みワード線 WWLがハ ィレベルの期間に記憶ノード V 1に "1"、 記憶ノード V 2に "0" が書き込まれ
る。 書き込みワード線 WWLのみをローレベル " 0" としトランジスタ N4をォ フさせる。 つづいて読み出しワード線 RWLをローレベル " 0" とし、 読み出し ビット線 RBLはハイレベル "1" にプリチャージされる。 + .
本実施例においては、 SRAMセルを 5個のトランジスタで構成する。 記憶ノ ード V 2を入力とし記憶ノード V 1を出力とするインバータ回路と、 電源と記憶 ノード V 2との間に接続され、 記憶ノード V 1を入力とし記憶ノード V 2を出力 とする負荷トランジスタと、 読み出しビット線と記憶ノード VIとの間に接続さ れたアクセストラン,ジスタ N3と、 接地電位と記憶ノード V 2との間に接続され たアクセス ランジスタ N 4とで構成する。 アクセストランジスタ N 4をワンシ ヨットの書き込みヮード線 WWLで制御することでメモリセルの保持制御手段及 び書き込み手段とすることで少ない素子数で高速動作可能な半導体装置が得られ る。 '
(実施例 3)
本発明の実施例 3は S RAMセル 1に、 メモリセル及び入出力回路とのデータ をやり取りするセンスアンプを付加した実施例である。 本実施例においては、 デ ータ読み出し動作を読み出しビット線 RBLの一本のビット線により、 データ書 き込み動作を読み出しビット線 RBLと書き込みビット線 WBLとの二本のビッ ト線により行う。 また入出力回路とのデータ伝送をセンスアンプ S A 1 1はデー タ線 DLの一本で、 センスアンプ S A 12は読み出しデータ線 RDLと書き込み データ線 WDLとの二本で行う。 図 15にセンスアンプ S A 1 1の回路構成図、 図 1 6にセンスアンプ S A 1 2の回路構成図、 図 1 7 A〜l 7 Dにその動作波形 を示す。 ' ·
図 15のセンスアンプ SA1 1の回路構成を説明する。 メモリセルからの読み 出しビット線 RB Lからのデータが入力されるインバータ I 1の出カ8 8は PMO Sトランジスタ P 1 2と NMO Sトランジスタ N 12のゲートに入力され る。 PMOSトランジスタ P 1 2はソースが電源電圧 VDDに、 ドレインが読み 出しビット線 RBLに接続され、 オン時には読み出しビット線 RBLをハイレべ ルに維持するビット線ハイレベル維持用のトランジスタである。 NMO Sトラン ジスタ N12はソースが接地電位 GNDに、 ドレインがデータ線 DLに接続され
た読み出しトランジスタである。
データ線 DLと読み出しビット線 RB Lとの間にはゲートに書き込みイネーブ ル信号 WEが入力される書き込み用 NMO Sトランジスタ N1 3が接続される。 さらに、 反転書き込みィネーブル信号 WE Bとデータ線 DLを入力とした NOR 回路 NR 1は、 その出力を書き込みビット線 WB Lに接続される。 N〇R回路 N R 1は反転書き込みィネーブル信号 WE Bを入力されることにより書き込み時以 外には、 その出力である書き込みビット線 WB Lをローレベル "0" にプリチヤ ージすることで、 固定する。 またプリチャージ用の PMOS トランジスタ P 13 のソース、 ドレイン、 ゲートはそれぞれ電源電圧 VDD、 読み出しビッ ト線 WB L、 プリチャージ信号 PC、 に接続される。
センスアンプ S A 1 1の基本動作は、 読み出し時にはメモリセルからのデータ を読み出しビット線 RB Lに読み出し、 ィンバータ I Ϋ 1と読み出しトランジス タ N12を経由してデータ線 DLに伝達する。 書き込み時にはデータ線 D から のデータをトランジスタ N 13及び NOR回路 NR 1を経由して相捕のデータを 読み出しビット線 RB L び書き込みビット線 WBLに伝え、 メモリセルに書き 込む。 レベル維持トランジスタ P 12及びプリチャージトランジスタ P 1 3はこ れらの動作を補完する動作を行うものである。
図 1 6のセンスアンプ S A 12は、 図 1 5のセンスアンプ S A 1 1におけるデ ータ線 DLが書き込みデータ線 WDLと、 読み出しデータ線 RDLとに分離され 構成される。 書き込みデータ線 WDLは書き込みトランジスタ N 1 3に、 読み出 しデータ線 RDLは読み出しトランジスタ N 1 2にそれぞれ接続される。 センス アンプ SA1 1と S A 1 2との違いは入出力回路の構成によるものであり、 セン スアンプとしての基本動作は同じである。 図示していない入出力回路の構成が入 出力兼用の場合には SA1 1が使用され、 入力回路と出力回路とに分離されてい る場合には S A 1 2が使用される。
図 17 A〜l 7Dはセンスアンプ SA1 1における動作の一形態を示す動作波 形を示す。 本センスアンプ S A 1 1に適用できるメモリセルは限定されるもので はないが、.動作の一形態として第 1実施例のメモリセルに適用した場合として説 明する。
図 17 A "0" 読み出し、 図 1 7 B "1" 読み出しに関しては、 読み出し期間 中には書き込みヮード線 WW L及び書き込みイネ一ブル信号 W Eはローレベル "0"、 反転書き込みィネーブル信号 WE Bはハイレベル "1" のままである。 従 つてセンスアンプ S A 1 1の動作は、 プリチャージ信号 PC, 読み出しワード線 RWLにより制御される。 プリチャージ信号がハイレベル " 1" となり、 トラン ジスタ P 1 3はオフし、 プリチャージ動作を終了する。 読み出しワード線 RWL がハイレベル " 1" とされ、 メモリセルと読み出しビット線 RB Lが導通し、 メ モリセルのデータ "0"または "1"が読み出しビット線 RB Lに読み出される。 さらにインバータ I V 1及ぴ読み出しトランジスタ N 1 2を経由してデータ,線 D Lに読み出される。
図 17C "0" 書き込み、 図 1 7D "1" 書き込みの場合には、 プリチャージ 信号 PC及ぴ書き込みィネーブル信号 WEがハイレベル "1" に、 反転書き込み ィネーブル信号 WE Bがローレベル " 0 " に変化することで、 プリチャージトラ ンジスタ P 1 3はオフし、 読み出しビット線 RB Lへのプリチャージ動作を終了 する。 また NOR回路 NR 1による書き込みビット線 WB Lのローレベル固定が 終了する。 データ線 DLからのデータが書き込みトランジスタ N 1 3を経由して 読み出しビット線 RB Lに、 NOR回路 NR 1を経由してデータ線 D Lの反転デ ータが書き込みビット線 WBLに伝達される。
選択された読み出しヮード線 RWLと書き込みヮード線 WW Lがハイレベル "1" になり、 相補のデータがメモリセル内の記憶ノード V 1及び V 2に書き込 まれる。書き込み終了後、プリチャージ信号 PC、書き込みィネーブル信号 WE、 読み出しワード線 RWL及ぴ書き込みワード線 WWLがローレベル "0" に、 反 転書き込みィネーブル信号 WE Bがハイレベル "1" に変化し、 データ線 DL、 読み出しビット線はハイレベル "1" に、 書き込みビット線はローレベルにプリ チャージされる
以上、 センスアンプ S A 1 1の動作を詳述したが、 センスアンプ S A 12につ いては、 図 1 7 A〜 1 7Dにおいてデータ線 DLの ( ) に示すように、 読み出 し時にはデータ線 D Lを読み出しデータ線 RD Lに、 書き込み時にはデータ線 D Lを書き込みデータ ,線 WD Lに読み替えればよいのでその動作説明は省略する。
本実施例のセンスアンプはメモリセルとのデータ伝達を読み出し時には読み出 しビット線の 1本で、 書き込み時には読み出しビット線及ぴ書き込みビット線の 2本のビット線で行う。 メモリセルの記憶データをビット線から入力されるイン バータ回路と、 インバータ回路出力をデータ線に伝達する読み出しトランジスタ と、 インバータ回路出力が低電位時にビット線を高電位に維持するビット線ハイ レベル維持用のトランジスタと、 書き込みデータ及びその反転データを読み出し ビット線及ぴ書き込みビット線に伝達するそれぞれの書き込み手段と、 読み出し 及び書き込みビット線が有効でないときにそれぞれを高電位及ぴ低電位にプリチ ヤージする手段とから構成される高速動作可能なセンスァンプが得られる。
(実施例 4)
本発明の実施例 4は S R AMセル 2に、 メモリセル及ぴ入出力回路とのデータ をやり取りするセンスアンプを付加した実施例である。' 図 1'8にセンスアンプ S A21の回路構成図、 図 1 9にセンスアンプ SA22の回路構成図、 図 20A〜 20Dにその動作波形を示す。 センスアンプ S A 21は入出力回路とのデータ転 送をデータ線一本により、 センスアンプ S A 22は入出力回路とのデータ転送を 読み出しデータ線及び書き込みデータ線の二本により行う。
図 1 8のセンスアンプ S A 21は、 メモリセルからの読み出しビット線 RBL からのデータが入力されるインバータ I V 1の出力 B LBは PMO Sトランジス タ P 1 2と NMOSトランジスタ N 1 2のゲートに入力される。 PMOSトラン ジスタ P 1 2はソースが電源電圧 VDDに、 ドレインが読み出しビット線 RBL に接続され、 オン時には読み出しビット線 RBLをハイレベルに維持するビット 線ハイレベル維持用のトランジスタである。 NMOSトランジスタ N12はソー スが接地電位 GNDに、 ドレインがデータ線 DLに接続された読み出しトランジ スタである。
データ線 D Lと読み出しビット線 R B Lとの間にはゲートに書き込みイネ一ブ ル信号 WEが入力される書き込み用 NMOSドランジスタ N1 3が接続される。 またプリチャージ用の PMO Sトランジスタ P 13のソース、 ドレイン、 ゲート はそれぞれ電¾1電圧 VDD、 読み出しビット線 WBL、 プリチャージ信号 PCに 接続される。
センスアンプ S A 21の基本動作は、 読み出し時にはメモリセルからのデータ を読み出しビット線 RB Lに読み出し、 インバータ I V 1と読み出しトランジス タ N1 2を経由してデータ線 DLに伝達する。 書き込み時にはデータ線 DLから のデータを、 トランジスタ N 1 3を経由して読み出しビット線 RB Lに伝え、 メ モリセルに書き込む。 レベル維持トランジスタ P 1 2及びプリチャージトランジ スタ P 1 3ばこれらの動作を補完する動作を行うものである。
図 1 9のセンスアンプ S A 22は、 図 18のセンスアンプ S A 21におけるデ ータ線 D Lが書き込みデータ線 WD Lと、 読み出しデータ線 RD Lとに分離され 構成される。 書き込みデータ線 WDLは書き込みトランジスタ N 1 3に、 読み出 しデータ線 RDLは読み出しトランジスタ N 1 2にそれぞれ接続される。 センス アンプ S A 21と S A22との違いは入出力回路の構成によるものでありセンス アンプとしての基本動作は同じである。 入出力回路の構成が入出力兼用の場合に は S A 21が使用され、 入力回路と出力回路とに分離されている場合には S A 2 2が使用される。
図 20 A〜20Dはセンスアンプ S A 21における動作の一形態を示す動作波 形を示す。 本センスアンプ S A 21に適用できるメモリセルは限定されるもので はないが、 動作の一形態として第 2実施例のメモリセルに適用した場合として説 明する。
図 2 OA "0"読み出し、 図 20 B "1" 読み出しに関しては、 読み出しサイ クル中には書き込みヮード'線 WW L及び書き込みイネ一ブル信号 W Eはローレべ ル "0" のままであ.る。 従ってセンスアンプ SA21の動作は、 プ 'リチャージ信 号 PC, 読み出しワード線 RWLにより制御される。 プリチャージ信号 PCがハ ィレベル " 1" となり、 トランジスタ P 13はオフし、 プリチャージ動作をやめ る。 読み出しワード線 RWLがハイレベル " 1" とされ、 メモリセルと読み出し ビッ ト線 RBLが導通し、 メモリセルのデータ "0" または "1" が読み出しビ ット線 RB Lに読み出される。 さらにインバータ I V 1及び読み出しトランジス タ N1 2を経由してデータ線 DLに読み出される。
図 20C "0" 書き込みの場合には、 プリチャージ信号 PC及び書き込みイネ 一ブル信号 WEがハイレベル "1" に変化することで、 プリチャージトランジス
タ P I 3はオフし、 読み出しビット線 RB Lへのプリチャージ動作を終了する。 データ線 DLからのデータが書き込みトランジスタ N 13を経由して読み出しビ ット線 RBLに伝達される。
選択された読み出しヮード線 RWLと書き込みワ^"ド線 WWLがハイレベル "1" になり、 読み出しビット線 RBLからのデータ "0" がメモリセルの記憶 ノード VIに書き込まれるとともに、 メモリセルの記憶ノード V 2は負荷トラン ジスタ P 2とアクセス トランジスタ N4との電流パスにより中間レベルとなる。 ここでワンショッ トパルスである書き込みワード線 WWLが、 ローレベル "0" に変化することでアクセス トランジスタ N 4がオフし、 負荷トランジスタ P 2が オン状態のため、 記憶ノード V 2にハイレベル " 1 " が書き込まれる。
書き込み終了後、 プリチャージ信号 PC、 書き込みィネーブル信号 WE及び読 み出しワード線 RWLがローレベル " 0" に変化し、 データ'線 DL、 読み出しビ ッ ト線はハイレベル "1" にプリチャージされる。
図 20D "1" 書き込みの場合には、 プリチャージ信号 P C及び書き込みイネ 一ブル信号 WEがハイレベル "1" に変化することで、 プリチャージトランジス タ P 1 3はオフし、 読み出しビット線 RB Lへのプリチャージ動作を終了する。 データ線 DLからのデータが書き込みトランジスタ N 13を経由して読み出しビ ット線 RBLに伝達される。 .
選択された読み出しヮード線 RWLと書き込みワード線 WWLがハイレベル " 1 " になり、 読み出しビット線 R B Lからのデータ "1" がメモリセルの記憶 ノード V 1に書き込まれるとともに、 メモリセルの記憶ノード V 2にローレベル "0" が書き込まれる。 書き込みワード線 WWLはローレベル "0" となる。 書 き込み終了後、 プリチャージ信号 P'C、 書き込みィネーブル信号 WE及び読み出 しワード線 RWLがローレベル "0" に変化し、 データ線 DL、 読み出しビット 線はハイレベル "1" にプリチャージされる。
以上、 センスアンプ S A 21の動作を詳述したが、 センスアンプ S A 22につ いては、 図 20 A〜20Dにおいてデータ線 DLの ( ) に示すように、 読み出 し時にはデータ線 D Lを読み出しデータ線 RD Lに、 書き込み時にはデータ線 D Lを書き込みデータ HWD Lに読み替えればよいのでその動作説明は省略する。
本実施例のセンスァンプはメモリセルとのデータ伝達を読み出しビット線の 1 本で行う。 メモリセルの記憶データをビット線から入力されるインバータ回路と、 ィンバータ回路出力をデータ線に伝達する読み出しトランジスタと.、 ィンパータ 回路出力が低電位時にビット線を高電位に維持するビット線ハイレベル維持用の トランジスタと、 書き込みデータを読み出しビット線に伝達する書き込みトラン ジスタと、 読み出しビット線が有効でないときに高電位にプリチャージする手段 とから構成されるセンスァンプが得られる。
(実施例 5)
本発明の実施例 5として読み出しヮード線 RWL及ぴ書き込みヮード線 WWL の信号を発生させるサブヮードドライバー回路の構成及びサブヮードデコーダ回 路に使用される制御信号について説明する。 図 21 A及び 2 1 Bには、 サブヮー ドドライバー SWD 1 1とその書き込みワード線信号 ¾生回路 NR 12が示され、 図 22 A及ぴ 22 Bには、 サブヮードドライバー SWD 1 2とその書き込みヮー ド線信号発生回路 1 2— 1が示され、 図 2.3 A及ぴ 23 Bには、 サブワード ドライバー SWD 21とその書き込みワード,锒信号発生回路 NR 1 2— 2が示さ れている。 '
さらに図 24 A及び 24 Bには、 第 1のソース電位発生回路 S LC 1とその動 作波形が示され、 図 25 A及び 25 Bには、 第 2のソース電位発生回路 S LC 2 とその動作波形が示されている。 図 26A及び 26Bには、 反転書き込みブロッ ク信号の第 1の発生回路 WPBC 1とその動作波形が示され、 図 26 C及び 26 Dには、 第 2の発生回路 WPBC 2とその動作波形が示されている。 .
ここで、 図 21Aを参照して、 サブワードドライバー SWD 1 1について詳細 に説明する。 サブワードドライバー SWD 1 1は、 NOR回路 NR 1 1及び NR
1 2から構成され、 NOR回路 NR 1 1には反転メーンワード線 WLBと反転読 み出しプロッ夕信号 RPBとが入力され、 読み出しヮード線 RWLに読み出しヮ 一ド線信号を出力する。 NOR回路 NR 12には反転メーンヮード線 WLBと反 転書き込みブロック信号 WPBとが入力され、 書き込みヮード線 WWLに書き込 みワード線信号を出力する。
読み出し時には、 反転メーンヮード線 W L Bと反転読み出しブロック信号 R P
Bがともにローレベル "0" となったサブワードドライバーが選択され読み出し ワード線 RWLをハイレベル " 1" と活性化させる。 書き込み時には反転メーン ヮード線 WLBと反転読み出しブロック信号 RPBと反転書き込みプロック信号 WPBとがともにローレベル "0" となったサブワードドライパーが選択され読 み出しワード線 RWL、 書き込みワード線 WWLをともにハイレベル " 1" と活 性化させる。 読み込みまたは書き込み時には、 メーンワード信号とブロック信号 とが入力されたメモリセルアレイの行が選択され、 活性化され読み出しまたは書 き込み動作が行われる。 '
次に、 図 21 Bを参照して、 書き込みワード線 WWLに書き込みワード線信号 を発生させる NOR回路 NR 12について詳細に説明する。 PMOSトランジス タ P 22のソース、 ドレイン、 ゲートはそれぞれ電源電圧 V D D、 トランジスタ P 21のソース、 反転書き込みブロック信号 WPBに接続される。 PMOSトラ ンジスタ P 2 1のソース、 ドレイン、 ゲートはそれぞれ PMOS トランジスタ P 22のドレイン、' トランジスタ N 21のドレイン、 反転メーンワード線 WLBに- 接続される。 NMO S トランジスタ N 21のソース、 ドレイン、 ゲートはそれぞ れ接地電位 GND、 トランジスタ P 21のドレイン、 反転メーンワード線 WLB に接続される。 NMOS トランジスタ N22のソース、 ドレイン、 ゲートはそれ ぞれ接地電位 G N D、 トランジスタ P 21のドレイン、 反転書き込みプロック信 号 WPBに接続される。
これらの回路構成において、 PMOS トランジスタ P 2 1のソースと NMOS トランジスタ N 21及び N22のソースから、 書き込みワード ί泉 WW Lは出力さ れる。 反転メーンヮード線 WLB及ぴ反転書き込みブロック信号 WPBがともに ローレベル " 0" とすれば PMO Sトランジスタ P 21及ぴ P 22はオン、 NM 〇Sトランジスタ N 21及び N22はオフ状態であり、 NOR回路 NR 12の出 力である書き达みワード線 WWLはハイレベル" 1" として電¾ ^電圧 VDDを出 力する。 この書き込みワード線 WWLに接続されたメモリセルが選択される。 反 転メーンヮード線 WLB及び反転書き込みブロック信号 WPBのいずれかがハイ レベル "1" であれば、 書き込みワード線 WWLはローレベル" 0" として接地 電位 GNDを出力する。
図 21 A及ぴ 21 B、図 22 A及び 22 B、図 23 A及ぴ 23 Bを比較すると、 サブワードドライバー SWD 1 1、 SWD1 2、 S WD 2 1において、 書き込み ヮード線 WWLに書き込みヮード線信号を発生させる NOR回路を構成するトラ ンジスタ (P 21、 P 22、 N21、 N22)、 及び、 接続される高電位電源 (電 源電圧 VDD) は、 同じであるが、 接続される低電位電源 (GND、 VS 2、 S L) が異なる。 図 21 A及ぴ 21 Bのサブワードドライバー SWD 1 1の NOR 回路 NR 1 2は、 接地電位 GNDを出力する低電位電源に接続されている。 図 2 2 A及ぴ 22 Bのサブヮードドライバー SWD 1 2の N〇R回路 NR 1 2 _ 1は、 接地電位 GNDより 0. 1〜0. 2 V高い電源電圧を出力する低電位電源 VS 2 に接続されている。 図 23 A及び 23 Bのサブヮードドライバー SWD 21の N OR回路 NR 1 2— 2は、 電源電圧が可変である低電位電源 S Lに接続されてい る。 . .
図 22 Bにおいて、 NOR回路 NR 1 2— 1はハイレベル " 1,, として電源電 圧 VDD、 ローレベル" 0" として低電位電源 VS 2を出力する。 他の構成、 動 作は図 21 A及び 21 Bと同じでありその説明は省略する。
図 23 Bにおいて、 NOR回路 NR 12— 2の低電位電源 S Lは、 書き込み時 に出力電圧 (ソース電位) を接地電位 GNDから負電位 VS 1に変化させさ (図 24 A · 24B)。 または、 低電位電?原 SLは、 書き込み時に出力電圧 (ソース電 位) を正電位 VS 2から接地電位 GNDに変化させる (図 25 · 25Β)。
図 24 Α及ぴ 24 Β、 図 25 Α及び 25 Βに示されたソース電位発生回路 (低 電位電源電圧発生回路) は、 書き込み時にサブワードドライパー回路により選択 .されたブロック内の 1つの選択されたワード線はハイレベル " 1" となるが、 選 択されたブロックのローレベル" 0" をさらに低電位とするものである。 これら の出力ローレベル,, 0 "を SRAMセルのアクセストランジスタ N 4 (図 7) の ゲートに印加することでアクセストランジスタ N4のリーク電流を減らし、 誤書 き込みを防止することができる。
図 24 Aに示した第 1のソース電位発生回路 S LC 1は、 図 24 Bに示すよう に、 ロー.レベル "0" として、 通常は、 接地電位 GNDを、 書き込み時には、 選 択されたプロックに対し Tはローレベル "0" としてさらに負電位 VS 1に低下
させるものである。
ソース電位発生回路 S L C 1は、 反転書き込みプロック信号 WP Bと反転書き 込みイネ一ブル信号 WE Bを入力される NOR回路 NR 21と、 NOR回路 NR 21の出力を入力されるインパータ回路 I V 21と、 トランジスタ N 23と、 ト ランジスタ N24とで構成される。 トランジスタ N23のドレイン、 ソース、 ゲ 一トはそれぞれ低電位電源 S L (図 23 B )、 負電位 V S l、 NOR回路 NR21 の出力に接続される。 トランジスタ N24のドレイン、 ソース、 ゲートはそれぞ れ低電位電源 SL (図 23B)、 接地電位 GND、 インバータ回路 I V 21の出力 に接続される。
反転書き込みプロック信号 W P Bまたは反転書き込みィネーブル信号 WE Bが ハイレベル " 1 " の場合は、 N〇R回路 NR 21はローレベルとなることで、 ト ランジスタ 24がオン、 トランジ タ 23がオフとな'り、 ソース電位発生回路 S LC 1は接地電位 GNDを出力する。 反転書き込みブロック信号 WPB及ぴ反転 書き込みィネーブル信号 WE Bがローレベル "0" の場合は、 NOR回路NR2 1はハイレベル "1" を出力し、 トランジスタ 24がオフ、 トランジスタ 23が オンとなり、 ソース電位発生回路 SLC 1は負電位 VS 1を出力する。
ソース電位発生回路 S LC 1は、 メモリセルがアクセスされていない場合には、 低電位電源 S Lとして、 接地電位 GNDを出力する。 ここで該当プロックが選択 され、 反転書き込みィネ一ブル信号 W E B、 反転書き込みブロック信号 W P Bが ともにローレベル " 0" に変化する。 これは書き込みサイクル時に、 同一ブロッ ク内の 1つのヮード線が選択されたことになる。 このとき選択されたプロックに 対する書き込みワード線の低電位電源として負電位 VS 1が出力される。 選択さ れたブロックの選択された書き込みワード線には、 ハイレベル "1" 力 選択さ れたブロックの非選択書き込みワード線にはローレベル "0" として負電位 VS 1が出力されることになる。
図 25 Aに示した第 2のソース電位発生回路 S LC 2は、 図 2.5 Bに示すよう に、 ローレベル "0" として、 通常は、 正電位 VS 2を、 書き込み時には、 選択 されたブロックに対しては接地電位 GNDに低下させるものである。 '
ソース電位発生回路 SLC 2はソース電位発生回路 SLC 1と異なる点は、 ト
ランジスタ N 23と トランジスタ N 24のソースの接続が異なる。 トランジスタ N23のソースは接地電位 GNDに接続され、 トランジスタ N 24のソースは低 電位電源 VS 2接続される。 他の要件は同じである。 従ってソース電位発生回路 S L C 2は、 反転書き込みプロック信号 WP B及ぴ反転書き込みィネーブル信号 WEBがともにローレベル " 0 " の場合には低電位電源 S Lとして接地電位 G N Dを出力し、 その他の入力レベルの場合には低電源電圧 VS 2を出力する。
上記したソース電位発生回路 (低電位電¾^、電圧発生回路) 31^じ 1及び31^〇 2により、 書き込み時に、 選択されたブロックに対して書き込みワード線 WWL のローレベル "0" を通常レベルよりも低い電圧値のローレベル "0" とするこ とができる。 このソース電位発生回路を用いたサブヮードドライバーを使用する ことにより、 メモリセルへの誤書き込みを防止できる。
次に、 図 26 A〜 26 Dを参照して、 反転書き込みタロック信号 WP Bの発生 回路について詳細に説明する。
図.26 Aにおいて、 第 1の反転書き込みプロック信号発生回路 WPBC 1は、 反転書き込みブロック信号 WPBを発生するものである。 WPBC 1は、 書き込 みサイクルにおいては、 選択されたブロックに対して、 ローレベルの反転書き込 みブロック信号 W P Bを発生させる回路である。 反転読み出しブロック信号 R P Bの反転信号と書き込みィネーブル信号 WEとを入力とした NAND回路から構 成される。 図 26 Bに示すように反転読み出しブロック信号 RP Bがローレベル "0"、 書き込みィネーブル信号 WEがハイレベル "1" の時に反転書き込みプロ ック信号 WP Bはローレベルを出力し、 その他の論理入力においてはハイレベル を出力する。
図 26 Cにおいて、 第 2の反転書き込みブロック信号発生回路 WPBC 2は、 書き込み期間の初期のみワンショットのローレベルの反転書き込みブロック信号 WP Bを発生きせる回路である。 図 26 Aの WPBC 1に比較して NAND回路 にさらに書き込みィネーブル信号を遅延させた遅延書き込みイネ一プル信号 WE 2の反転信号が入力される。 遅延書き込みィネーブル信号は書き込みイネ一プル 信号 WEを所望のワンショットパルス幅に相当する時間遅延させた信号である。 図 26 Dに示すように反転読み出しブロック信号 RPBがローレベル "0"、 書き
込みイネ一ブル信号 WEがハイレベル " 1 "、 遅延書き込みィネーブル信号 WE 2 がローレベル " 0 " の時に反転書き込みブロック信号 W P Bはローレベルを出力 し、 その他の論理入力においてはハイレベルを出力する。 従って口'一レベルの期 間は書き込みィネーブル信号 WEと遅延書き込みィネーブル信号 WE 2との遅延 時間のみのヮンショッ トパルスとなる。
図 2 6 A及び 2 6 Cの反転書き込みプロック発生回路により、 書き込みイネ一 ブル信号と反転読み出しブロック信号により選択されたブロックに対する反転書 き込みブロック信号が得られる。 さらに、 遅延された書き込みィネーブル信号を 入力することでワンショットパルスの反転書き込みブロック信号が得られる。
(実施例 6 )
本発明の実施例 6として、 第 1実施例の S R AMセル 1にこれらのセンスアン プ、 サブヮードドライバーを組み合わせた半導体記憶装置の一形態を図 2 7〜図 3 3 Dを使って説明する。 しかし、 これらの S R AMセル、 センスアンプ、 サブ ヮ一ドドラィバーを適用できる半導体記憶装置は特に本実施例に限定されるもの ではなく、 種々の半導体記憶装置に組み合わせ適用できることは勿論である。
図 2 7に半導体記憶装置のメーン構成を示す。 (mワード) X ( nビット) 構成 のメモリプロック 1を M行、 N列配置されたメモリアレイの周辺にメーンヮード ドライバー 2、 Yデコーダ.データ入出力部 3及ぴ制御回路 4とから構成される。 図 2 8に図 2 7のメモリブロック 1の構成例を示す。 メモリブロック 1は (m ワード) X ( nビット) 構成のメモリセルアレイ 1 1の周辺にサブワードドライ バー 1 2、 センスアンプ 1 3、 制御部 1 4で構成される。 サブワードドライバー 1 2は入力されるメーンヮ一ドドライバー 2からの反転メーンヮード線 W L Bと、 反転読み出しプロック信号 R P B及び反転書き込みプロック信号 W P Bとにより メモリセルアレイ 1 1の 1本のヮード線を選択する。 センスアンプ 1 3は読み出 し時にはメモリセルアレイ 1 1に接続されたビット線の信号を増幅し Yデコー ダ ·データ入出力部 3のデータ線に伝達する。 書き込み時には逆にデータ線から の信号をメモリセルアレイに書き込む。 制御部 1 4はプリチャージ信号 P C , 書 き込みイネ一プル信号 WE、 反転書き込みィネーブル信号 WE B、 反転読み出し ブロック信号 R P B及び反転書き込みブロック信号 W P Bの配線部あるいはこれ
らの制御信号の増幅回路が配置される。 また、'制御部 14に、 反転書き込みプロ ック信号発生回路 WPBC 1を配置して内部で反転書き込みブロック信号 WP B を発生させることで、 Yデコーダ ·データ入出力部 3から出力され、 制御部 14 に入力される書き込みプロック信号 WP Bを省略することが可能である。
図 29は図 27のメモリブロック 1の他の構成例を示すものであり、 制御部 1 4にサブワードドライバーの低電位電源 S Lの発生回路 S L Cが配置されている 例である。 その他の構成は図 28と同様である。 図 28は動作サイクルがリテン シヨン時間よりも短く誤書き込みが発生しない場合であり、 サブヮードドライバ 一のローレベル "0" は一定レベルの接地電位 GNDまたは低電位電源 VS 2が 印加される。 図 29は動作サイクルがリテンション時間よりも長く誤書き込みが 発生する虞がある場合であり、 サブワードドライバーのローレベル " 0" は書き 込み時には、 選択ブロック内の非選択のヮ一ド線電位 さら ίこ低 V、電圧に変える 必要があるためソース電位発生回路が使用される。 .
ここで、 SRAMセル 1のアクセストランジスタ N 4を低閾値電圧トランジス タとし、 サブワードドライバーからのローレベルが接地電位においても S RAM セル 1の記憶ノード V 2のリテンション時間が書き込み時間より長く、 書き込み 時に非選択セルに誤書き込みが発生しない場合を考える。 この場合は、 図 28の 構成においてメモリセルとしては SRAMセル 1、 サブワードドライバー SWD 1 1、 センスアンプ S A 1 1又は SA12を組み合わせた半導体記憶装置が得ら 'れる。
図 30 A〜 30 Dには、 上記したようにメモリセルとしては S RAMセル 1、 サブワードドライバー SWD 1 1、 センスアンプ SA1 1又は SA12を組み合 わせた半導体記憶装置の (a) "0" 読み出し、 (b) "1" 読み出し、 (c) "0" 書き込み、 (d) "1" の書き込みの動作波形を示す。 ここでセンスアンプ S A 1 1はデータ線 DLのみであり、 センスアンプ S A 1 2は読み出しデータ線 RDL と、 書き込みデータ線 WDLとに分離されているため、 センスアンプ SA1 2の 場合にはデータ線 DLを読み出し時には RDL、 書き込み時には WDLと読み替 えればよい。
図 3 OA及び 30 Bには "0"、 "1" の読み出し動作波形を示す。 プリチヤ一
ジ信号 P Cがハイレベルとなりプリチャージ動作が終わる。 読み出しヮード線 R WLがハイレベルになり、 アクセストランジスタ N 3が導通し、 メモリセルの記 憶ノ一ド V 1の記憶データ " 0 " または " 1 " が読み出しビット線 R B Lに読み 出され、 センスァンプで増幅されてデータ轉に伝達され読み出し動作が行われる。 このとき書き込み系の信号は変化しない。 これらの動作はセンスアンプ S A 1 1 及ぴ SA12の動作と同じである (図 17A〜17Dと同じ)。
図 30 C及び 30Dには "0"、 "1" の書き込み動作波形を示す。 ここではヮ ード線が選択された選択セル (Selected cell) と、 選択されなかった非選択セ ル (Non selected, cell) の両方を記載している。 動作波形としては、 センス アンプ SA1 1及び SA1 2の動作と同じ、 図 1 7A〜1 7Dと同じであるため その説明を省略する。 .
次に、 SRAMセル 1のアクセストランジスタ N 4を通常'の閾値電圧トランジ スタとし、 サブヮードドライバーからのローレベルが低電位電源としても SRA Mセル 1の記憶ノード V 2のリテンション時間が書き込み時間より長く、 書き込 み時に非選択セルに誤書き込みが発生しない場合である。 この場合は、 図 28の 構成においてメモリセルとしては SRAMセル 1、 サプワードドライバー SWD 1 2、 センスアンプ S A 1.1又は S A 12を組み合わせた半導体記憶装置が得ら れる。 '
図31 〜310には、 メモリセルとしては S RAMセル 1、 サブワードドラ ィバー SWD 12、 センスアンプ S A 1 1又は SA1 2を組み合わせた半導体記 憶装置の (a) "0" 読み出し、 (b) "1"読み出し、 (c) "0" 書き込み、 (d) "1" の書き込みの動作波形を示す。 図 30 A〜30Dにおける動作波形が得ら れる半導体記憶装置の構成要素との違いはサブワードドライバー SWD 1 1力 SS WD 1 2に変更されてのみである。 このためサブヮードドライパー SWD 1 2か らの書き込みヮード線 WWLのローレベルが低電位電源 V S 2に変更されるだけ で、 他.の動作波形は同一であるため、 動作波形の説明は省略する。.
^に、 SRAMセル 1のアクセストランジスタ N 4を低閾値電圧トランジスタ とし、 サブワードドライバーからのローレベルを接地電位 GNDの場合には SR AMセル 1の記憶ノード V 2のリテンション時間が書き込み時間より短く、 書き
込み時に非選択セルに誤書き込みが発生する場合を考える。 この場合は、 図 29 の構成においてメモリセルとしては SRAMセル 1、 サブワードドライバー SW D 21、 センスアンプ S Al 1又は SA1 2、 ソース電位発生回路 S L C 1を組 み合わせた半導体記憶装置が得られる。 ' 図 32A〜32Dには、 上記したようにメモリセルとしては SRAMセル 1、 サブワードドライバー S WD 21、 センスアンプ S A 1 1又は S A 1 2、 ソース 電位発生回路 S L C 1を組み合わせた半導体記憶装置における ( a ) " 0 "読み出 し、 (b). "1" 読み出し、 (c) "0" 書き込み、 (d) "1" の書き込みの動作波 形を示す。 図 30 A〜 30 Dにおける動作波形が得られる半導体記憶装置の構成 要素との違いはサブヮードドライバー SWD 1 1が SWD 21に変更されている。 このためサブヮードドライバー SWD 21からの書き込みヮード線 WWLのロー レベルが、 非選択セルに対して書き込みサイクル時のみに接地電位 GNDから負 電位 VS 1に低下する。 その他の動作波形は同一であるため、 動作波形の説明は 省略する。 '- 次に構成要素の組み合わせとして、 .SRAMセル 1のアクセストランジスタ N 4を通常の閾値電圧トランジスタとし、 サブワードドライバーからのローレベル が低電位電源とした。 このとき、 SRAMセル 1の記憶ノード V 2のリテンショ ン時間が書き込み時間より短く、 書き込み時に非選択セルに誤書き込みが発生す る場合である。 この場合は、 図 29の構成においてメモリセルとしては SRAM セノレ 1、サブヮードドライバー SWD 21、センスアンプ S A 1 1又は S A 12、 ソース電位発生回路 S L C 2を組み合わせた半導体記憶装置が得られる。
図 33 A〜 33Dには、 メモリセルとしては SRAMセル 1、 サブワードドラ ィバー SWD21、 センスアンプ S Al 1又は S A 12、 ソース電位発生回路 S L C 2を組み合わせた半導体記憶装置の (a) "0" 読み出し、 (b) "1"読み出 し、 (c) "0" 書き込み、 (d) "1".の書き込みの動作波形を示す。 図 31A〜 31 Dにおける動作波形が得られる半導体記憶装置の構成要素との違いはソース 電位発生回路 S LC 1がソース電位発生回路 S LC 2に変更されている。 このた めサブヮードドライバー SWD 21からの、書き込みヮード線 WWLのローレベル が、 非選択セルに対して書き込みサイクル時のみに低電位電源 VS 2から接地電
位 G N Dに低下する。 その他の動作波形は同一であるため、 動作波形の説明は省 略する。
本実施例においては、 メモリセル 1とセンスアンプ、 サブワードドライバ一回 路を組み合わせることで、 最小のトランジスタ数で、読み出し時におけるデータ 破壊、 書き込み時における誤書き込みのない高速動作できる半導体記憶装置が得 られる。
(実施例 7 ) '
本発明の実施例 7として、 第 2実施例の S R AMセル 2にこれらのセンスアン プ、 サブヮードドライバーを組み合わせた半導体記憶装置の一形態として図 3 4 〜図 3 7 Dを使って説明する。 しかし、 S R AMセル 2に、 これらのセンスアン プ、 サブヮードドライバーを適用できる半導体記憶装置は特に本実施例に限定さ れるものではなく、 種々の半導体記憶装置に組み合わ全適用 きることは勿論で ある。 S R AMセル 2に対する書き込みヮード線 WWLは書き込みサイクルの初 期のみ活性化されるワンショットパルスであり、 反転書き込みブロック信号 W P Bの発生回路は WP B C 2が用いられる。
本半導体記憶装置の全体構成は図 2 7と同一であり、 図 3 4に図 2 7のメモリ ブロック 1の具体例を示す。 メモリブロック 1は (πιワード) X ( nビット) 構 成のメモリセルアレイ 2 1の周辺にサブヮードドライバー 2 2、 センスアンプ 2 3、 制御部 2 4で構成される。 サブワードドライバー 2 2は入力されるメーンヮ ードドライパー 2からの反転メ一ンヮード線 W L Bと、 反転読み出しブロック信 号 R P B及び反転書き込みブロック信号 W P Bとによりメモリセルアレイ 2 1の 1本のワード線を選択する。 センスアンプ 2 3は読み出し時にはメモリセルァレ ィ 2 1に接続されたビット線の信号を増幅し Yデコーダ ·データ入出力部 3のデ 一タ線に伝達する。 書き込み時には逆にデータ線からの信号をメモリセルァレイ に書き込む。 制御部 2 4は制御信号の配線部あるいほ制御信号の増幅回路が配置 される。 · .
図 3 5は、 図 2 7のメモリプロック 1のほかの具体例を示すものであり、 制御 部 2 4に反転書き込みプロック信号発生回路 W P B C 2が配置されている。 制御 部 2 4において反転書き込みブロック信号 W P Bを生成するために生成回路のド
ラィプ能力は小さくでき、 反転書き込みブロック信咅 W P Bの遅延時間を小さく できる。 反転書き込みプロック信号発生回路 WPBC 2は書き込み期間の初期の みワンショットのローレベルの反転書き込みプロック信号 WP Bを発生させる回 路である。 書き込みイネ一ブル信号 W E、 ^延書き込みィネ一ブル信号 W E 2、 反転読み出しブロック信号 RPBを入力とし、 反転書き込みブロック信号 WPB が生成される。
S RAMセノレ 2では、 アクセス トランジスタ N 4のソース端子が常に接地電位 GNDに接続されており、 書き込み時の非選択セルへの誤書き込みが発生しない ため、 S RAMセル 1のためのソース電位発生回路を必要としない。 サブワード ドライバーのローレベル "0" は一定レベルの接地電位 GNDまたは低電位電源 VS 2が印加される。
図 36 A〜36Dに、 SRAMセル 2のアクセスト'ランジスタ N 4を低閾値電 圧トランジスタとし、 ローレベルとして接地電位 GNDを出力するサプヮ一ドド ライバー SWD 1 1、 センスアンプとして SA21又は SA22を糸且み合わせた 半導体記憶装置の動作波形を示す。 図 36 A "0" 読み出し、 (b) "1" 読み出 し、 (c) "0" 書き込み、 (d) "1" 書き込みを示す。
図 36A及び 36 Bには "0"、 "1" の読み出し動作波形を示す。 プリチヤ一 ジ信号 P Cがハイレベルとなりプリチャージ動作が終わる。 読み出しヮード線 R WLがハイレベルになり、 アクセストランジスタ N 3が導通し、 メモリセルの記 憶ノード V Iの記憶データ "0" または "1" が読み出しビット線 RBLに読み 出され、 センスアンプで増幅されてデータ線 DL (又は読み出しデータ線 RDL) に伝達され読み出し動作が行われる。 このとき書き込み系の信号は変化しない。 これらの動作はセンスアンプ S A 1 1及ぴ SA12の動作と同じである (図 1 7 A〜l 7Dと同じ)。
図 36 Cの'" 0" 書き込み時には、 プリチャージ信号 PC、 書き込みイネーブ ル信号 WEがハイレベルとされ、 プリチャージ動作が停止される。 読み出しヮー ド線 RWLと書き込みワード線がハイレベルとなり、 データ線 DL (又は書き込 みデータ線 WDL) からのデータ "0" が記憶ノード VIに書き込まれ、 記憶ノ ード V 2は負荷トランジスタ P 2とアクセストランジスタ N 4の導通により、 中
間点となる。 書き込みワード線 WWLのワンショットパルスがローレベルに変わ り、 記憶ノード V 2には負荷トランジスタ P 2によりハイレベル "1" が書き込 まれる。 読み出しワード線 RWL、 書き込みィネーブル信号 WE、'プリチャージ 信号 P Cがローレベルとなり書き込みサイクルが終了する。
図 36Dの "1" 書き込み時には、 プリチャージ信号 PC、 書き込みイネーブ ル信号 WEがハイレベルとされ、 プリチャージ動作が停止される。 読み出しヮー ド線 RWLと書き込みヮード線がハイレベルとなり、 データ線 D L (又は書き込 みデータ線 WDL) からのデータ "1" が記憶ノード V 1に書き込まれ、 記憶ノ ード V 2はアクセストランジスタ N 4の導通により、 "0" が書き込まれる。 書き 込みヮード線 WWLのワンショットパルスがローレベルに変わり、 読み出しヮー ド線 RWL、 書き込みィネーブル信号 WE、 プリチャージ信号 P Cがローレベル となり書き込みサイクルが終了する。 ' '
図 37A〜37Dに、 SRAMセル 2のアクセストランジスタ N 4を通常閾値 電圧トランジスタとし、 ローレベルとして低電位電源 VS 2を出力するサプヮ一 ドドライバー SWD 12、 センスアンプとして SA21又は SA22を組み合わ せた半導体記憶装置の動作波形を示す。 図 37 A "0" 読み出し、 図 37B "1" 読み出し、 図 37C "0" 書き込み、 図 37D "1" 書き込みを示す。
図 37A〜37 Dにおいては書き込みワード線 WWLのローレベル "0" が低 電位電源 VS 2となる点が図 36 A〜36 Dと異なるのみであり、 他の動作は同 一である。 その動作説明は省略する。
本実施例においては、 メモリセル 1とセンスァンプ、 サブワードドライバ一回 路を組み合わせることで、 最小のトランジスタ数で、 読み出し時におけるデータ 破壌、 書き込み時における誤書き込みのない高速動作できる半導体記憶装置が得 られる。
以上本発明 実施例に基づき具体的に説明したが、 本発明は前記実施例に限定 されるものではなく、 その要旨を逸脱しない範囲で種々変更可能であることはい うまでもない。
Claims
1 . メモリセルを有する半導体記憶装置において、
前記メモリセルは、
第 1の記憶ノードと第 2の記憶ノ一ドとを有し、 前記第 2の記憶ノードを入力 とし前記第 1の記憶ノードを出力とするインバータ回路と、
電源と前記第 2の記憶ノードとの間に接続され、 前記第 1の記憶ノードを入力 とする負荷トランジスタと、
前記第 2の記憶ノードに接続された保持制御手段と、
を備えたことを特徵とする半導体記憶装置。
2 . 前記保持制御手段は書き込みワード線により制御される第 1のアクセス トランジスタにより構成され、 該第 1のアクセストランジスタは前記書き込みヮ 一ド線が第 1の π—レベルのとき前記第 2の記憶ノードのレベルを保持すること を特徵とする請求項 1に記載の半導体記憶装置。
3 . 前記第 1のアクセストランジスタは、 書き込み時には書き込み用のァク セストランジスタとして動作することを特徴とする請求項 2に記載の半導体記憶 装置。
4 . 前記第 1のアクセストランジスタは、 読み出しビット線と前記第 1の記 憶ノードとの間に接続された第 2のアクセストランジスタの閾値電圧よりも小さ い閾値電圧を有することを特徴とする請求項 2に記載の半導体記憶装置。
5 . 前記第 1のローレベルは、 接地電位よりも高い電位であることを特徴と する請求項 2記載の半導体記憶装置。 .
6 . 書き込みサイクルにおいて、 前記書き込みワード線のローレベルの電位 として、 非選択プロックには前記第 1のローレベルが供給され、 選択プロックに
は前記第 1のローレベルよりもさらに低い第 2のローレベル信号が供給されるこ とを特徴とする請求項 2に記載の半導体記憶装置。
7 . 前記第 1のアクセストランジスタは前記第 2記憶ノードと書き込みビッ ト線に接続され、 前記第 1記憶ノードと読み出しビット線に接続され、 読み出し ワード線を入力される第 2のアクセストランジスタをさらに備え、 読み出しサイ クルにおいては前記第 2のアクセストランジスタにより前記第 1の記憶ノードの データを読み出し、 書き込みサイクルにおいては前記第 2アクセストランジスタ 及び前記第 1のアクセストランジスタから前記メモリセルにデータ書き込みする ことを特徴とする請求項 2記載の半導体記憶装置。
8 . 前記第 1のアクセストランジスタは前記第 2會己憶ノ'一ドと接地電位に接 続され、 前記第 1記憶ノードと読み出しビット線に接続され、 読み出しワード線 を入力とする第' 2のアクセストランジスタをさらに備え、 読み出しサイクルにお いては前記第 2のアクセストランジスタにより前記第 1の記憶ノードのデータを 読み出し、 書き込みサイクルにおいては前記第 2アクセストランジスタからのデ ータを前記第 1の記憶ノードに書き込み、 前記第 1のアクセストランジスタは前 記第 2の記憶ノードをローレベルにリセットすることでデータ書き込みされるこ とを特徴とする請求項 2記載の半導体記憶装置。
9 . 第 1の記憶ノ一ドと第 2の記憶ノ一ドとを有し、 前記第 2の記憶ノ一ド を入力とし前記第 1の記憶ノードを出力とするインバータ回路と、
電源と前記第 2の記憶ノードとの間に接続され、 前記第 1の記憶ノードを入力 とする負荷トランジスタと、 '
前記第 2の會己憶ノードに接続された第 1のアクセストランジスタと、 · 読み出しビット線と前記第 1の記憶ノードとの間に接続された第 2のアクセス トランジスタとを有し、
前記第.1のアクセストランジスタは、 前記第 2のアクセストランジスタの閾値 よりも小さい閾値を有することを特徴とする半導体記憶装置。
1 0 . センスアンプを有する半導体装置において、
前記センスアンプは、 ■
メモリセルとのデータ伝達を行う読み出しビット線及ぴ書き込みビット線と、 入出力囱路とのデータ伝達を行うデータ線と、
前記読み出しビット線を入力とするインバータ回路と、
該インバータ回路の出力を前記データ線に伝達するデータ読み出し手段と、 書き込みィネーブル信号により前記データ線からのデータを前己読み出しビッ ト線に伝達する第 1のデータ書き込み手段と、
反転書き込みィネーブル信号により前記データ線からのデータを反転させて前 記書き込みビット線に伝達する第 2のデータ書き込 手段と、 ' を備えたことを特徴とする半導体記憶装置。 ' '
1 1 . 前記センスアンプは読み出しビット線をプリチャージするプリチヤ一 ジ手段と、 前記インバータ回路の出力を入力とし、 該出力がローレベルのときに 前記読み出しビット線のハイレベルを維持するレベル維持手段とをさらに備えた ことを特徴とする請求項 1 0記載の半導体記憶装置。
1 2 . 前記データ線は前記読み出し手段に接続された読み出しデータ線と、 前記第 1及ぴ第 2書き込み手段とに接続された書き込みデータ線から構成された ことを特徴とする請求項 1 0記載の半導体記憶装置。 ·
1 3 . センスアンプを有する半導体記憶装置において、
前記センスアンプは、
メモリセルとのデータ伝達を行う読み出しビット線と、
入出力回路とのデータ伝達を行うデータ線と、
前記読み出しビット線を入力とするインバータ回路と、
該ィンバータ回路の出力を前記データ線に伝達する読み出し手段と、 書き込みィネーブル信号により前記データ線からのデータを前記読み出しビッ
ト線に伝達する 一タ書き込み手段と、
を備えたことを特¾¾とする半導体記憶装置。
1 4 . 前記センスアンプは読み出しビ、 ト線をプリチャージするプリチヤ一 ジ手段と、 前記インバータ回路の出力を入力とし、 該出力がローレベルのときに 前記読み出しビット線のハイレベルを維持するレベル維持手段とをさらに備えた ことを特徴とする請求項 1 3記載の半導体記憶装置。
1 5 . 前記データ線は前記読み出し手段に接続された読み出しデータ線と、 前記第 1書き込み手段に接続された書き込みデータ線から構成されたことを特徴 とする請求項 1 3記載の半導体記憶装置。
1 6 . 読み出しワード線と、
書き込みワード線と、
メーンヮード信号と反転読み出しブロック信号とにより前記読み出しヮード線 選択し、 前記メーンヮード信号と反転書き込みブロック信号とにより前記書き 込みヮード線を選択するサブワードドライバーとを有することを特徴とする半導 体記憶装置。
1 7 . 前記サブワードドライバ一は前記メーンワード信号を入力とし読み出 しワード線を出力する第 1のインパータ回路と、 ドレイン、 ソース、 ゲートにそ れぞれ前記読み出しワード線、 低電位電源、 前記反転書き込みプロック信号を接 続された第 1のトランジスタと、 ドレイン、 ソース、 ゲートにそれぞれ前記第 1 インパータ回路の電源端子、 電源、 前記反転書き込みブロック信号とに接続され た第 2のトランジスタと、 を備え、 書き込みワード線を選択することを特徴とす る請求項 1 6に記載の半導体記憶装置。 .
1 8 . .前記低電位電源は書き込みサイクルにおいて、 非選択のプロックに対 して第 1のローレベル電位を、 選択されたプロックに対しては前記第 1のローレ
ベル電位よりも低い第 2のローレベル電位であることを特徴とする請求項 1 7に 記載の半導体記憶装置。
1 9 . 前記反転書き込みプロック信号 fま、 書き込みィネーブル信号と前記反 転読み出しブロック信号から生成されることを特徴とする請求項 1 6記載の半導 体記憶装置。
2 0 . 前記反転書き込みブロック信号は、 書き込みィネーブル信号と該書き 込みィネーブル信号を遅延させた遅延書き込みィネーブル信号の反転信号と前記 読み出しブロック信号とから生成されたことを特徴とする請求項 1 6記載の半導 体記憶装置。
2 1 . メモリセルを有する半導体記憶装置のデータ保持方法において、 前記 メモリセルは第≥の記憶ノ一ドを入力とし第 1の記憶ノードを出力とするインバ ータ回路と、 電源と前記第 2の記憶ノードとの間に接続され、 前記第 1の記憶ノ 一ドを入力とする負荷トランジスタと、 前記第 2の記憶ノードに接続された保持 制御手段と、 を備え、 前記保持制御手段は、 前記第 2の記憶ノードと書き込みビ ット線との間に接続され、 書き込みヮード線をゲート入力とした第 1のアクセス トランジスタにより構成され、 前記書き込みヮ一ド線に第 1のローレベルを供給 されたときの前記第 1のアクセストランジスタのオフ電流を前記負荷トランジス タのオフ電流より大きく、 前記負荷トランジスタのオン電流より小さくすること により前記メモリセルに記憶されたデータを保持することを特徴とする半導体記 憶装置の保持方法。
2 2 . 書き込みサイクノレにおいて、 選択されたブロック内の前記書き込みヮ 一ド線のローレベルとして前記第 1のローレベルよりもさらに低い第 2のローレ ベルを供給することを特徴とする請求項 2 1記載の半導体記憶装置の保持方法。
2 3 . メモリセルを有する半導体記憶装置の読み出し方法において、 前記メ
モリセルは第 2の記憶ノードを入力とし第 1の記憶ノ一ドを出力とするィンパー タ回路と、 電源と前記第 2の記憶ノードとの間に接続され、 前記第 1の記憶ノー ドを入力とする負荷トランジスタと、 前記第 1の記憶ノードと読み出しビット線 との間に接続された第 2のアクセストランジスタと、 を備え、 前記第 2のァクセ ストランジスタを読み出しワード線により導通させることで前記第 1の記憶ノ一 ドに記憶されたデータを読み出すことを特徴とする半導体記憶装置の読み出し方 法。
2 4 . メモリセルを有する半導体記憶装置の書き込み方法において、 前記メ モリセルは第 2の記憶ノードを入力とし第 1の記憶ノードを出力とするィンバー タ回路と、 電源と前記第 2の記憶ノードとの間に接続され、 前記第 1の記憶ノー ドを入力とする負荷トランジスタと、 前記第 2の記憶ノ一ド'と書き込みビット線 との間に接続された第 1のアクセストランジスタと、 前記第 1の記憶ノードと読 み出しビット線との間に接続された第 2のアクセストランジスタと、 を備え、 前 記第 1のアクセストランジスタを書き込みワード線により導通させることで前記 書き込みビット線から前記第 2の記憶ノードに書き込み、 前記第 2のアクセスト ランジスタを読み出しワード線により導通させることで前記読み出しビット線力、 ら前記第 1の記憶ノードに書き込むことを特徴とする半導体記憶装置の書き込み 方法。
2 5 . メモリセノレを有する半導体記憶装置の書き込み方法において、 前記メ モリセルは第 2の記憶ノードを入力とし第 1の記憶ノードを出力とするインバー タ回路と、 電源と前記第 2の記憶ノードとの間に接続され、 前記第 1の記憶ノー ドを入力とする負荷トランジスタと、 前記第 2の記憶ノードと接地電位との間に 接続された第 1のアクセストランジスタと、 前記第 1の記憶ノードと読み出しビ ット線との間に接続された第 2のアクセストランジスタと、 を備え、 前記第 1の アクセストランジスタをワンショットパルスの書き込みヮード線により導通させ 前記第 2の記憶ノードをローレベルにリセットし、 前記第 2のアクセストランジ スタを読み出しヮード線により導通させることで前記読み出しビット線から前記
第 1の記憶ノ一ドに書き込むことを特徴とする半導体記憶装置の書き込み方法。
2 6 . 前記読み出しビット線を入力とするインバータ回路と、 該インバータ 回路の出力をデータ線に伝達するデータ読 出し手段と、 書き込みィネーブル信 号により前記データ線からのデータを前記読み出しビット線に伝達する第 1のデ ータ書き込み手段と、 反転書き込みィネーブル信号により前記データ線からのデ ータを反転させて前記読み出しビット線に伝達する第 2のデータ書き込み手段と を備えたセンスアンプをさらに備えたことを特徴とする請求項 7に記載の半導体 記憶装置。
2 7 . 前記センスアンプは読み出しビット線をプリチャージするプリチヤ一 ジ手段と、 前記インバータ回路の出力を入力とし、 該出力がローレベルのときに 前記読み出しビット線のハイレベルを維持するレベル維持手段とをさらに備えた ことを特徴とする請求項 2 6記載の半導体記憶装置。
2 8 . 前記データ線は前記読み出し手段に接続された読み出しデータ線と、 前記第 1及び第 2書き込み手段とに接続された書き込みデータ線から構成された ことを特徴とする請求項 2 6記載の半導体記憶装置。
2 9 . 前記読み出しビッ ト線を入力とするインバータ回路と、 該インバータ 回路の出力をデータ線に伝達する読み出し手段と、 書き込みィネーブル信号によ り前記データ線からのデータを前記読み出しビット線に伝達するデータ書き込み 手段とを備え センスアンプをさらに備えたことを特徴とする請求項 8記載の半 導体記憶装置。
3 0 . 前記センスアンプは読み出しビット線をプリチャージするプリチヤ一 ジ手段と、 前記インバータ回路の出力を入力とし、 該出力がローレベルのときに 前記読み出しビット線のハイレベルを維持するレベル維持手段とをさらに備えた ことを特徴とする請求項 2 9記載の半導体記憶装置。
3 1 . 前記データ線は前記読み出し手段に接続された読み出しデータ線と、 前記第 1及ぴ第 2書き込み手段とに接続された書き込みデータ線から構成された ことを特徴とする請求項 2 9記載の半導体記憶装置。 .
.
3 2 . 前記読み出しワード線はメーンワード信号と反転読み出しブロック信 号とにより生成し、 前記書き込みヮード線は前記メ一ンヮード信号と反転書き込 みブロック信号とにより生成するサブワードドライバーをさらに備えたことを特 徴とする請求項 7に記載の半導体記憶装置。
3 3 . 前記サブヮードドラ,ィバ一は前記メーンヮード信号を入力とし前記読 み出しワード線を出力する第 1のインバータ回路と、 'ドレイ'ン、 ソース、 ゲート にそれぞれ前記読み出しワード線、 低電位電源、 前記反転書き込みブロック信号 を接続された第' 1のトランジスタと、 ドレイン、 ソース、 ゲートにそれぞれ前記 第 1インバータ回路の電源端子、 電源、 前記反転書き込みブロック信号とに接続 された第 2のトランジスタと、 を備え、 前記書き込みワード線を選択することを 特徴とする請求項 3 2に記載の半導体記憶装置。
3 4 . 前記低電位電源は、 書き込みサイクルにおいては前記書き込みヮード 線のローレベルとして、 非選択のプロックに対して第 1のローレベル電位を、 選' 択されたブロックに対しては前記第 1のローレベル電位よりも低い第 2のローレ ベル電位を供給することを特徴とする請求項 3 3に記載の半導体記憶装置。
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