JP5936555B2 - 半導体記憶装置 - Google Patents
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Description
図1は、本発明の実施形態1に係る半導体記憶装置の構成図である。
図5は、図1のビット線プリチャージ回路3の具体的な構成のその他の一例を示す図である。
図6は、本発明の実施の形態3に係る半導体記憶装置の構成図である。
次に、本発明の実施形態4の半導体記憶装置を説明する。
図10は、図1の電源遮断用のスイッチ素子であるP型MOSトランジスタMP1を、N型MOSトランジスタに置き換えた場合の具体的な構成の一例を示す図である。
図11A、図11Bは、本発明の実施形態6に係るワード線ドライバ回路の電源遮断用のスイッチ素子の供給箇所を示す図である。
図13は、図1のメモリセル1の具体的な構成(図2)のその他の一例を示す図である。
続いて、本発明の実施形態8を説明する。
図14は、本発明の実施形態9に係る半導体集積回路の構成図である。
図15は、本発明の実施形態10に係る半導体集積回路の構成図である。
図16は、本発明の実施形態10に係る半導体集積回路のその他の構成図である。
次に、本発明の実施形態11の半導体記憶装置を説明する。
2 ワード線ドライバ回路
3,3’ ビット線プリチャージ回路
4,4’,4’’ 入力回路
5 レベルシフト回路
6 メモリセル用基板電源供給領域
7 電源遮断用スイッチ素子配置領域
10 メモリアレイ
20 周辺制御回路
30,31,40,41,50,51 半導体記憶装置
100,101 半導体集積回路
MP1,MP1B,MP50 P型MOSトランジスタ(スイッチ素子)
MN1 N型MOSトランジスタ(スイッチ素子)
MP2,MP3A〜C,MP4,MP50 P型MOSトランジスタ
MN2,MN4 N型MOSトランジスタ
MN5 N型MOSトランジスタ(ローインピーダンス素子)
A1,A2 アクセストランジスタ
D1,D2 ドライブトランジスタ
L1,L2 ロードトランジスタ
R1 配線抵抗
NOR1 NOR回路(入力回路)
NAND1 NAND回路(入力回路)
WL,WL0,WLx ワード線
BL,BL0,BLy,NBL,NBL0,NBLy ビット線
AD アドレス信号(第1の入力信号)
PD 電源遮断信号(第1の制御信号)
NWL ワード線制御信号
NPCG ビット線プリチャージ制御信号
VDDI 内部電源
VDD 電源(第1の電源)
VDDB ロードトランジスタの基板電源(第1の基板電源)
VSSB アクセストランジスタとドライブトランジスタの基板電源(第2の基板電源)
Claims (10)
- ワード線とビット線とに接続され、データの記憶保持を行なう少なくとも1個のメモリセルと、
前記ワード線に接続された少なくとも1個のワード線ドライバ回路と、
前記ビット線に接続された少なくとも1個のビット線プリチャージ回路と、
周辺制御回路と
により構成された半導体記憶装置であって、
前記メモリセルと前記周辺制御回路には、第1の電源が直接接続され、
前記ワード線ドライバ回路と前記ビット線プリチャージ回路とには、第1の制御信号によって制御されるスイッチ素子を介して、前記第1の電源が接続される
ことを特徴とする半導体記憶装置。 - ワード線とビット線とに接続され、データの記憶保持を行なう少なくとも1個のメモリセルと、
前記ワード線に接続された少なくとも1個のワード線ドライバ回路と、
前記ビット線に接続された少なくとも1個のビット線プリチャージ回路と、
周辺制御回路と
により構成された半導体記憶装置であって、
前記メモリセルと前記周辺制御回路と前記ビット線プリチャージ回路には第1の電源が直接接続され、
前記ワード線ドライバ回路には、第1の制御信号によって制御されるスイッチ素子を介して、前記第1の電源が接続されており、
前記ビット線プリチャージ回路には、前記第1の制御信号に基づいた制御信号が入力され、前記スイッチ素子がオフする時に前記ビット線プリチャージ回路がオフするように制御される
ことを特徴とする半導体記憶装置。 - 前記請求項1または2に記載の半導体記憶装置において、
前記スイッチ素子は、MOSトランジスタで構成されており、
前記第1の制御信号によって前記MOSトランジスタがオン・オフ制御される
ことを特徴とする半導体記憶装置。 - 前記請求項3に記載の半導体記憶装置において、
(1)前記スイッチ素子を構成するMOSトランジスタのチャネル長は、前記ワード線ドライバ回路を構成するMOSトランジスタのチャネル長よりも長い、
および、
(2)前記スイッチ素子を構成するMOSトランジスタのゲート酸化膜厚は、前記ワード線ドライバ回路を構成するMOSトランジスタのゲート酸化膜厚よりも厚い、
のうち少なくともいずれか一つを有する
ことを特徴とする半導体記憶装置。 - 前記請求項1または2に記載の半導体記憶装置において、
前記スイッチ素子は、前記周辺制御回路中の少なくとも2箇所に、分散配置されている
ことを特徴とする半導体記憶装置。 - 前記請求項1または2に記載の半導体記憶装置において、
前記スイッチ素子は、複数配置されたワード線ドライバ回路の周辺の、少なくとも2箇所に、分散配置されている
ことを特徴とする半導体記憶装置。 - 前記請求項1または2に記載の半導体記憶装置において、
前記スイッチ素子は、複数配置されたビット線プリチャージ回路の周辺の、少なくとも2箇所に、分散配置されている
ことを特徴とする半導体記憶装置。 - 前記請求項1または2に記載の半導体記憶装置において、
前記スイッチ素子は、メモリセルの基板電源供給領域と隣り合って配置されている
ことを特徴とする半導体記憶装置。 - 前記請求項1または2に記載の半導体記憶装置において、
前記メモリセルを構成する複数のP型MOSトランジスタの第1の基板電源と、
前記メモリセルを構成する複数のN型MOSトランジスタの第2の基板電源と、
を有し、
(1)前記第1の基板電源には、前記メモリセルを構成する複数のP型MOSトランジスタのソース電源と同じかそれより高い電圧が供給される
および、
(2)前記第2の基板電源には、前記メモリセルを構成する複数のN型MOSトランジスタのソース電源と同じかそれより低い電圧が供給されるように構成されている
のうち少なくともいずれか一つを有する
ことを特徴とする半導体記憶装置。 - 前記請求項1または2に記載の半導体記憶装置において、
前記スイッチ素子がオフしている時には、
前記メモリセルに直接接続される前記第1の電源が、前記スイッチ素子がオンしている時の電圧と同じかそれより低い電圧に制御される
ことを特徴とする半導体記憶装置。
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