JP4282625B2 - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法 Download PDF

Info

Publication number
JP4282625B2
JP4282625B2 JP2005067535A JP2005067535A JP4282625B2 JP 4282625 B2 JP4282625 B2 JP 4282625B2 JP 2005067535 A JP2005067535 A JP 2005067535A JP 2005067535 A JP2005067535 A JP 2005067535A JP 4282625 B2 JP4282625 B2 JP 4282625B2
Authority
JP
Japan
Prior art keywords
electrode
gate electrode
film
opening
forming
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2005067535A
Other languages
English (en)
Other versions
JP2006253395A5 (ja
JP2006253395A (ja
Inventor
明男 宮尾
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2005067535A priority Critical patent/JP4282625B2/ja
Priority to US11/338,715 priority patent/US7696531B2/en
Publication of JP2006253395A publication Critical patent/JP2006253395A/ja
Publication of JP2006253395A5 publication Critical patent/JP2006253395A5/ja
Application granted granted Critical
Publication of JP4282625B2 publication Critical patent/JP4282625B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
    • H01L29/812—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a Schottky gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Junction Field-Effect Transistors (AREA)
  • Electrodes Of Semiconductors (AREA)

Description

本発明は、半導体装置及びその製造方法に係り、特に、フィールドプレート電極を有する半導体装置及びその製造方法に関する。
電界効果トランジスタ等の半導体装置にフィールドプレート電極を設け、これをゲート電極と接続することで半導体装置の耐圧を向上できることが知られている。図５は、フィールドプレートを有する従来の半導体装置の一例をモデル化して示す斜視図である。この図５に示した半導体装置５０は、例えばＧａＡｓ電界効果トランジスタであり、ＧａＡｓの半導体基板５１の表面に動作層５２が形成され、この動作層５２上に、オーム性接触によるドレイン電極５３、及びソース電極５４、ならびにショットキ接合によるゲート電極５５が形成されている。
また、ドレイン電極５３とソース電極５４との間の動作層５２の表面には、ゲート電極５５を覆って、例えば窒化シリコン（ＳｉＮ）等による表面保護膜５６が形成されており、さらに、ドレイン電極５３とゲート電極５５との間の表面保護膜５６上には、ゲート電極５５から所定の距離Ｌｇｆを隔てて、フィールドプレート電極５７が形成されている。
次に、上記した半導体装置５０の製造方法の一例を説明する。まず、半導体基板５１表面に形成された動作層５２の上にオーム性接触のドレイン電極５３及びソース電極５４を形成する。次に、動作層５２の表面に、フォトリソグラフィ等によりゲート電極形成用開口を有するレジストパターンを形成し、全面に金属膜を被着後、リフトオフ法を用いてゲート電極部分以外の金属膜をレジスト膜とともに除去し、ゲート電極５５を形成する。
さらに、ドレイン電極５３とソース電極５４との間の動作層５２の表面全面に、プラズマＣＶＤ法等により、表面保護膜５６としてのＳｉＮ膜を形成する。この後、表面保護膜５６上にフィールドプレート電極形成用開口を有するレジストパターンを形成して金属を被着後、リフトオフ法を用いて開口部分以外の金属膜をレジスト膜とともに除去し、フィールドプレート電極５７を形成する。
ゲート電極５５とフィールドプレート電極５７との接続の方法については、次のような事例がある。例えば、表面保護膜５６上に接続用パターンを形成して接続する方法がある。この場合には、ゲート電極５５を覆っている表面保護膜５６の所定部位を接続用にケミカルドライエッチング等で除去しておき、露出したゲート電極５６の所定部位とフィールドプレート電極５７との間を表面保護膜５６上に形成した接続用パターン（図５には図示せず）により接続する。
また、この半導体装置５０の外部で接続した事例も開示されている（例えば、特許文献１参照。）。この特許文献１に開示された事例は、ゲート電極とフィールドプレート電極とが距離をおいて形成された単位ＦＥＴを並列にならべ、高出力化したものであり、それぞれのＦＥＴのゲート電極及びフィールドプレート電極は、外部に設けた連結部で接続されている。
さらに、上記事例のようにゲート電極とフィールドプレート電極を分離した構造とせず、ゲート電極とフィールドプレート電極とを一体化した事例も開示されている（例えば、特許文献２参照。）。この特許文献２に開示された事例では、ゲート電極からドレイン電極側に向かって庇状にフィールドプレート部を形成し、このフィールドプレート部と動作層との間に高誘電体材料を配置している。
特開２０００−３１５８０４号公報（第４ページ、図１） 特開２００１-２３０２６３号公報（第１０ページ、図２）
ゲート電極５５に接続されたフィールドプレート電極５７を設けることにより、電界効果トランジスタ等の半導体装置５０の耐圧が向上する。そして、その耐圧特性は、図５のようにゲート電極５５とフィールドプレート電極５７とが距離Ｌｇｆをおいて形成された構造の場合には、距離Ｌｇｆによって変動する。このため、所望する耐圧特性を得るには、距離Ｌｇｆの誤差を減らし、ゲート電極５５及びフィールドプレート電極の位置を高精度に形成する必要がある。
しかしながら、従来の製造方法においては、ゲート電極５５とフィールドプレート電極５７とは、上述したように異なる工程で形成されるため、これら電極間の距離Ｌｇｆを高精度に維持することが困難であった。このため、耐圧特性にばらつきが生じ、半導体装置製造時の歩留まりが低下していた。
また、フィールドプレート電極５７を設けた場合には、フィールドプレート電極５７と動作層５２との間に浮遊容量が発生する。特に、上述した特許文献２の事例のように、ゲート電極とフィールドプレート電極とを一体化した場合には、この浮遊容量が増加する。そして、これが信号入力側としてのゲート電極５５への帰還容量となって、半導体装置の高周波数領域における入出力特性を劣化させるなど、高周波特性に影響をおよぼしていた。
本発明は、上述の事情を考慮してなされたものであり、フィールドプレート電極を有する高周波特性の良好な半導体装置を提供するとともに、その製造時における歩留まりを向上させた製造方法を提供することを目的とする。
上記目的を達成するために、本発明の半導体装置は、表面に動作層が形成された半導体基板と、この半導体基板の動作層上に離間して形成されたドレイン電極及びソース電極と、前記ドレイン電極及び前記ソース電極の形成部位を除く前記動作層の表面を覆うように形成された表面保護膜と、前記ドレイン電極と前記ソース電極との間に配置され、前記表面保護膜の表面からこの表面保護膜を貫通して前記動作層にショットキ接合されたゲート電極と、前記ドレイン電極と前記ゲート電極との間の前記表面保護膜上に、前記ゲート電極から所定の距離をおいて形成されたフィールドプレート電極と、前記ゲート電極と前記フィールドプレート電極とを前記表面保護膜の表面から空隙をおいて橋状に接続する配線とを具備し、前記ゲート電極、前記フィールドプレート電極、及び前記配線を同一の導電層により一体に形成したことを特徴とする。
また、本発明の半導体装置の製造方法は、表面に動作層が形成された半導体基板上に離間してドレイン電極及びソース電極を形成し、これらドレイン電極及びソース電極の形成部位を除く前記動作層の表面に表面保護膜を形成する工程と、前記ドレイン電極、ソース電極及び表面保護膜の上にフォトレジストを塗布し、このフォトレジスト膜にゲート電極形成用の開口を形成するとともに、この開口を通して前記表面保護膜にゲート電極形成用の開口を形成する工程と、前記ゲート電極形成用の開口を形成したフォトレジスト膜を除去した後に全面に絶縁膜を堆積し、この絶縁膜にゲート電極形成用の開口、及びこのゲート電極形成用の開口から所定の距離をおいてフィールドプレート電極形成用の開口を形成する工程と、前記絶縁膜及びこの絶縁膜に形成された前記ゲート電極形成用の開口及び前記フィールドプレート電極形成用の開口を含む全表面にフォトレジスト層を形成する工程と、このフォトレジスト層にゲート電極、フィールドプレート電極、及びこれらゲート電極とフィールドプレート電極とを接続するとともに前記絶縁膜への貫通孔となる開口部を有する配線を形成するための開口を形成する工程と、前記フォトレジスト層ならびにこのフォトレジスト層に形成された前記ゲート電極、フィールドプレート電極、及び配線を形成するための開口を含む全表面に金属膜を被着する工程と、前記ゲート電極、フィールドプレート電極、及び配線を除く他の部位の前記金属膜及び前記フォトレジスト層を除去する工程と、前記配線の開口部から、この配線と前記表面保護膜との間にある前記絶縁膜を除去する工程とを有することを特徴とする。
本発明によれば、フィールドプレート電極を有する高周波特性の良好な半導体装置を得ることができるとともに、その製造時における歩留まりを向上させた製造方法を得ることができる。
以下に、本発明に係る半導体装置及びその製造方法を実施するための最良の形態について、図１乃至図４を参照して説明する。
図１は、本発明に係る半導体装置の一実施例をモデル化して示す斜視図である。この図１に示した半導体装置1において、半導体基板１１は、例えば、ＧａＡｓからなる基板であり、この半導体基板１１の上には動作層１２が形成されている。この動作層１２の上には、離間してドレイン電極１３及びソース電極１４が形成されており、これらドレイン電極１３とソース電極１４との間には、ゲート電極１６が形成されている。また、これら各電極の形成部位を除く動作層１２上には、表面保護膜１５が形成されている。
さらに、ゲート電極１６とドレイン電極１３との間の表面保護膜１５上には、ゲート電極１６から所定の距離Ｌｇｆをおいてフィールドプレート電極１７が形成されている。フィールドプレート電極１７とゲート電極１６とは、配線１８により接続されている。この配線１８は、開口部１９を有しており、表面保護膜１５とのあいだに間隙を設けて、ゲート電極１６とフィールドプレート電極１７とを橋状に接続している。
上述の構造において、ゲート電極１６とドレイン電極１３との間の表面保護膜１５上には、ゲート電極１６からＬｇｆの距離にフィールドプレート電極１７が設けられており、耐圧特性を向上させている。また、ゲート電極１６とフィールドプレート電極１７とは、表面保護膜１５とのあいだに間隙を設けた橋状の配線１８により接続されているので、この配線１８と動作層１２との間の不要な容量を増加させることがなく、その影響を最小限に留めて良好な高周波特性を得ることができる。
次に、図１に示した半導体装置１の製造方法について、前述の図１、ならびに図２乃至図４を参照して説明する。図２乃至図４は、本発明の一実施例として、半導体装置１の製造方法の第１段階、第２段階、及び第３段階をそれぞれ工程順に示した断面図である。
まず、図２（ａ）に示すように、半導体基板１１の上に形成された動作層１２の上に、ドレイン電極１３とソース電極１４とを距離をおいて形成し、これらドレイン電極１３及びソース電極１４の形成部位を除いた動作層１２の表面に、表面保護膜１５を形成する。本実施例においては、表面保護膜１５は、プラズマＣＶＤにより形成した窒化シリコン（ＳｉＮ）膜としている。
次に、図２（ｂ）に示すように、ドレイン電極１３、ソース電極１４、及び表面保護膜１５が形成された半導体基板１１の面上にフォトレジスト膜Ａ２１を塗布し、フォトリソグラフィ等によってゲート電極形成用の開口を有するレジストパターンを形成しておく。そして、この開口から反応性ドライエッチング等により表面保護膜１５を除去し、ゲート電極形成用の開口２２を形成する。
次に、図２（ｃ）に示すように、前工程で塗布したフォトレジスト膜Ａ２１を有機溶剤等で除去した後、全面に絶縁膜２３を堆積する。本実施例においては、絶縁膜２３は、感光性有機膜としている。そして、この絶縁膜２３にフォトリソグラフィ等によって、ゲート電極形成用の開口２４ａ及びフィールドプレート電極形成用の開口２４ｂを、所定の距離Ｌｇｆをおいて形成する。
さらに、図２（ｄ）に示すように、これら２つの開口２４ａ、及び２４ｂを含めた全表面に、フォトレジスト膜Ｂ２５ａ、及びフォトレジスト膜Ｃ２５ｂの２つのフォトレジスト膜からなるフォトレジスト層２５を形成する。これら２つのフォトレジスト膜は、現像液に対する反応速度が異なり、フォトレジスト膜Ｂ２５ａの反応速度は、フォトレジスト膜Ｃ２５ｂのそれよりも速いものとしている。
これに続けて、図３（ｅ１）及び（ｅ２）に示すように、フォトレジスト層２５にフォトリソグラフィ等によって、ゲート電極形成用の開口２６ａ、及びフィールドプレート電極形成用の開口２６ｂを形成する。ここに、図３（ｅ１）は、図１における断面Ａ−Ａのように、配線１８に開口部１９のない部位での断面図であり、図３（ｅ２）は、図１における断面Ｂ−Ｂのように、配線１８に開口部１９のある部位での断面図である。図３（ｅ２）では、開口部１９に相当する位置２６ｃにはフォトレジスト層２５が残されている。また、フォトレジスト層２５は、２つのフォトレジスト膜２５ａ、及び２５ｂの現像液に対する反応速度が異なるため、オーバーハング状に開口される。
次に、図３（ｆ１）及び（ｆ２）に示すように、全表面に金属膜２７を蒸着にて形成する。図３（ｆ１）は、図１における断面Ａ−Ａ、図３（ｆ２）は、図１における断面Ｂ−Ｂのそれぞれの部位における断面図である。この金属膜２７によって、動作層１２にショットキ接合されたゲート電極１６、このゲート電極１６から所定の距離Ｌｇｆをおいた表面保護膜１５上のフィールドプレート電極１７、及びこれら２つの電極を接続する配線１８が同一工程で一体に形成される。また、図３（ｆ２）に示すように配線１８の開口部１９の原型が形成される。
この後、図４（ｇ１）及び（ｇ２）に示すように、フォトレジスト層２５上に蒸着された金属膜２７、及びフォトレジスト層２５を除去する。図４（ｇ１）は、図１における断面Ａ−Ａ、図４（ｇ２）は、図１における断面Ｂ−Ｂのそれぞれの部位における断面図である。図４（ｇ２）に示すように、この工程において配線１８に開口部１９が形成される。
そして、図４（ｈ１）及び（ｈ２）に示すように、絶縁膜２３を有機溶剤等で除去する。図４（ｈ１）は、図１の半導体装置１の断面Ａ−Ａ、図４（ｈ２）は、図１の半導体装置１の断面Ｂ−Ｂのそれぞれにおける断面図である。このときに、配線１８と表面保護膜１５との間の絶縁膜２３は、図４（ｈ２）に示す開口部１９から除去される。除去後は図４（ｈ１）及び（ｈ２）に示すように、配線１８と表面保護膜１５とのあいだには間隙が設けられて橋状となり、ゲート電極１６とフィールドプレート電極１７とは、この橋状の配線１８により接続される。これら一連の工程によって、図１に示した半導体装置１が完成される。
なお、上述した製造方法においては、表面保護膜１５を窒化シリコン（ＳｉＮ）膜としたが、これに代えて酸化シリコン（ＳｉＯ２）膜としてもよい。また、絶縁膜２３を感光性有機膜としたが、これに代えて窒化シリコン（ＳｉＮ）膜としてもよい。この場合は、図４（ｈ１）及び（ｈ２）に示した工程において、窒化シリコンの絶縁膜２３をケミカルドライエッチング等で除去する。
以上説明したように、本発明に係る半導体装置１によれば、ゲート電極１６とドレイン電極１３との間の表面保護膜１５上に、ゲート電極１６から所定の距離Ｌｇｆをおいてフィールドプレート電極１７が設けられており、耐圧特性を向上させている。また、ゲート電極１６とフィールドプレート電極１７とは橋状の配線１８により接続されているので、内部での帰還容量となる動作層１２との間の不要な容量等を増加させることがなく、良好な高周波特性、及び高出力特性を得ることができる。
また、本発明に係る製造方法によれば、ゲート電極１６とフィールドプレート電極１７とを、これら電極間を接続する配線１８も含めて同一工程において一体に形成している。これにより、ゲート電極１６とフィールドプレート電極１７との距離Ｌｇｆを良好な精度に維持することができ、半導体装置の耐圧等のばらつきを減らしてその製造時の歩留まりを向上させることができる。あわせて、製造工程も短縮することができる。
さらに、ゲート電極１６とフィールドプレート電極１７とを接続する配線１８に開口部１９を設けているので、この開口部１９から配線１８の下側にある絶縁膜２３を除去することによって、この配線１８を容易に橋状に形成することができ、動作層１２との間の不要な容量の増加を抑えて高周波特性の良好な半導体装置を製造することができる。
なお、表面保護膜１５を窒化シリコン（ＳｉＮ）膜に代えて酸化シリコン（ＳｉＯ２）膜とした場合においても、上記した効果は、同様に得ることができる。
本発明に係る半導体装置の一実施例をモデル化して示す斜視図。 本発明に係る半導体装置の製造方法の一実施例の第１段階を工程順に示す断面図。 本発明に係る半導体装置の製造方法の一実施例の第２段階を工程順に示す断面図。 本発明に係る半導体装置の製造方法の一実施例の第３段階を工程順に示す断面図。 フィールドプレートを有する従来の半導体装置の一例をモデル化して示す斜視図。
符号の説明
１ 半導体装置
１１ 半導体基板
１２ 動作層
１３ ドレイン電極
１４ ソース電極
１５ 表面保護膜
１６ ゲート電極
１７ フィールドプレート電極
１８ 配線
１９ 開口部
２１ 、２５ａ、２５ｂ フォトレジスト膜
２２、２４ａ、２６ａ ゲート電極形成用の開口
２３ 絶縁膜
２４ｂ、２６ｂ フィールドプレート電極形成用の開口
２５ フォトレジスト層
２６ｃ 配線の開口位置
２７ 金属膜

Claims (6)

  1. 表面に動作層が形成された半導体基板と、
    この半導体基板の動作層上に離間して形成されたドレイン電極及びソース電極と、
    前記ドレイン電極及び前記ソース電極の形成部位を除く前記動作層の表面を覆うように形成された表面保護膜と、
    前記ドレイン電極と前記ソース電極との間に配置され、前記表面保護膜の表面からこの表面保護膜を貫通して前記動作層にショットキ接合されたゲート電極と、
    前記ドレイン電極と前記ゲート電極との間の前記表面保護膜上に、前記ゲート電極から所定の距離をおいて形成されたフィールドプレート電極と、
    前記ゲート電極と前記フィールドプレート電極とを前記表面保護膜の表面から空隙をおいて橋状に接続する配線とを具備し、
    前記ゲート電極、前記フィールドプレート電極、及び前記配線を同一の導電層により一体に形成したことを特徴とする半導体装置。
  2. 前記表面保護膜は窒化シリコン（ＳｉＮ）膜であることを特徴とする請求項１に記載の半導体装置。
  3. 前記表面保護膜は酸化シリコン（ＳｉＯ２）膜であることを特徴とする請求項１に記載の半導体装置。
  4. 表面に動作層が形成された半導体基板上に離間してドレイン電極及びソース電極を形成し、これらドレイン電極及びソース電極の形成部位を除く前記動作層の表面に表面保護膜を形成する工程と、
    前記ドレイン電極、ソース電極及び表面保護膜の上にフォトレジストを塗布し、このフォトレジスト膜にゲート電極形成用の開口を形成するとともに、この開口を通して前記表面保護膜にゲート電極形成用の開口を形成する工程と、
    前記ゲート電極形成用の開口を形成したフォトレジスト膜を除去した後に全面に絶縁膜を堆積し、この絶縁膜にゲート電極形成用の開口、及びこのゲート電極形成用の開口から所定の距離をおいてフィールドプレート電極形成用の開口を形成する工程と、
    前記絶縁膜及びこの絶縁膜に形成された前記ゲート電極形成用の開口及び前記フィールドプレート電極形成用の開口を含む全表面にフォトレジスト層を形成する工程と、
    このフォトレジスト層にゲート電極、フィールドプレート電極、及びこれらゲート電極とフィールドプレート電極とを接続するとともに前記絶縁膜への貫通孔となる開口部を有する配線を形成するための開口を形成する工程と、
    前記フォトレジスト層ならびにこのフォトレジスト層に形成された前記ゲート電極、フィールドプレート電極、及び配線を形成するための開口を含む全表面に金属膜を被着する工程と、
    前記ゲート電極、フィールドプレート電極、及び配線を除く他の部位の前記金属膜及び前記フォトレジスト層を除去する工程と、
    前記配線の開口部から、この配線と前記表面保護膜との間にある前記絶縁膜を除去する工程とを有することを特徴とする半導体装置の製造方法。
  5. 前記表面保護膜は窒化シリコン（ＳｉＮ）膜であり、前記絶縁膜は感光性有機膜であることを特徴とする請求項４に記載の半導体装置の製造方法。
  6. 前記表面保護膜は酸化シリコン（ＳｉＯ２）膜であり、前記絶縁膜は窒化シリコン膜（ＳｉＮ）であることを特徴とする請求項４に記載の半導体装置の製造方法。
JP2005067535A 2005-03-10 2005-03-10 半導体装置及びその製造方法 Expired - Fee Related JP4282625B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2005067535A JP4282625B2 (ja) 2005-03-10 2005-03-10 半導体装置及びその製造方法
US11/338,715 US7696531B2 (en) 2005-03-10 2006-01-25 Semiconductor device and manufacturing method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2005067535A JP4282625B2 (ja) 2005-03-10 2005-03-10 半導体装置及びその製造方法

Publications (3)

Publication Number Publication Date
JP2006253395A JP2006253395A (ja) 2006-09-21
JP2006253395A5 JP2006253395A5 (ja) 2007-02-15
JP4282625B2 true JP4282625B2 (ja) 2009-06-24

Family

ID=36969916

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2005067535A Expired - Fee Related JP4282625B2 (ja) 2005-03-10 2005-03-10 半導体装置及びその製造方法

Country Status (2)

Country Link
US (1) US7696531B2 (ja)
JP (1) JP4282625B2 (ja)

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011249728A (ja) * 2010-05-31 2011-12-08 Toshiba Corp 半導体装置および半導体装置の製造方法
US9869432B2 (en) 2013-01-30 2018-01-16 Cree, Inc. Luminaires using waveguide bodies and optical elements
US9442243B2 (en) 2013-01-30 2016-09-13 Cree, Inc. Waveguide bodies including redirection features and methods of producing same
US9625638B2 (en) 2013-03-15 2017-04-18 Cree, Inc. Optical waveguide body
US9366396B2 (en) 2013-01-30 2016-06-14 Cree, Inc. Optical waveguide and lamp including same
US9519095B2 (en) 2013-01-30 2016-12-13 Cree, Inc. Optical waveguides
US9291320B2 (en) 2013-01-30 2016-03-22 Cree, Inc. Consolidated troffer
US9366799B2 (en) 2013-03-15 2016-06-14 Cree, Inc. Optical waveguide bodies and luminaires utilizing same
US10502899B2 (en) * 2013-03-15 2019-12-10 Ideal Industries Lighting Llc Outdoor and/or enclosed structure LED luminaire
US10209429B2 (en) 2013-03-15 2019-02-19 Cree, Inc. Luminaire with selectable luminous intensity pattern
US10379278B2 (en) * 2013-03-15 2019-08-13 Ideal Industries Lighting Llc Outdoor and/or enclosed structure LED luminaire outdoor and/or enclosed structure LED luminaire having outward illumination
US9798072B2 (en) 2013-03-15 2017-10-24 Cree, Inc. Optical element and method of forming an optical element
US9651740B2 (en) 2014-01-09 2017-05-16 Cree, Inc. Extraction film for optical waveguide and method of producing same
US10416377B2 (en) 2016-05-06 2019-09-17 Cree, Inc. Luminaire with controllable light emission
US11719882B2 (en) 2016-05-06 2023-08-08 Ideal Industries Lighting Llc Waveguide-based light sources with dynamic beam shaping

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0335536A (ja) * 1989-06-30 1991-02-15 Fujitsu Ltd 電界効果型半導体装置
JPH04163924A (ja) * 1990-10-29 1992-06-09 Sony Corp 電界効果トランジスタ
US5362979A (en) * 1991-02-01 1994-11-08 Philips Electronics North America Corporation SOI transistor with improved source-high performance
US5273933A (en) * 1991-07-23 1993-12-28 Kabushiki Kaisha Toshiba Vapor phase growth method of forming film in process of manufacturing semiconductor device
JPH05152338A (ja) * 1991-11-28 1993-06-18 Sanyo Electric Co Ltd 化合物半導体装置
JPH09289304A (ja) * 1996-04-19 1997-11-04 Rohm Co Ltd 半導体装置
JP3035215B2 (ja) * 1996-05-23 2000-04-24 ローム株式会社 半導体装置
JP3353764B2 (ja) 1999-11-12 2002-12-03 日本電気株式会社 半導体装置の製造方法
JP2001230263A (ja) * 2001-01-29 2001-08-24 Nec Corp 電界効果型トランジスタ
JP3600544B2 (ja) * 2001-03-30 2004-12-15 ユーディナデバイス株式会社 半導体装置の製造方法
JP3744381B2 (ja) * 2001-05-17 2006-02-08 日本電気株式会社 電界効果型トランジスタ
JP4385206B2 (ja) * 2003-01-07 2009-12-16 日本電気株式会社 電界効果トランジスタ

Also Published As

Publication number Publication date
US20060202246A1 (en) 2006-09-14
US7696531B2 (en) 2010-04-13
JP2006253395A (ja) 2006-09-21

Similar Documents

Publication Publication Date Title
JP4282625B2 (ja) 半導体装置及びその製造方法
US11024750B2 (en) Quantum capacitance graphene varactors and fabrication methods
JP6393758B2 (ja) 低減された出力キャパシタンスを有するＧａＮデバイスおよびこれを作製するためのプロセス
US9711613B2 (en) Stacked graphene field-effect transistor
TWI550723B (zh) 單晶積體電路（ｍｍｉｃ）結構及此種結構的形成方法
JP2003203930A (ja) ショットキーゲート電界効果型トランジスタ
JP2015195288A (ja) 半導体装置及び半導体装置の製造方法
JP2009520363A (ja) ストレッサを有する半導体デバイスおよびその製造方法
WO2008027593A3 (en) Improved structure and method for fabrication of field effect transistor gates with or without field plates
TW201737488A (zh) 場效應管及其製造方法
CN106610562B (zh) 掩膜版版图以及形成半导体结构的方法
JP3975574B2 (ja) モノリシックマイクロ波集積回路の製造方法
US11094792B2 (en) Manufacturing method of split gate structure and split gate structure
US9142654B2 (en) Manufacturing method of oxide semiconductor thin film transistor
JP2007201413A (ja) 半導体装置
JP2010258202A (ja) 半導体装置及びその製造方法
JP5550316B2 (ja) 半導体装置の製造方法および半導体装置
JP2002026034A (ja) 半導体装置の製造方法
WO2020003420A1 (ja) 半導体装置の製造方法
JP2007251035A (ja) 半導体装置及びその製造方法
TW201123363A (en) Method for selective deposition of dielectric layers on semiconductor structures
JP2798041B2 (ja) 半導体装置の製造方法
JP2012094726A (ja) 電界効果トランジスタ及びその製造方法
WO2022159354A1 (en) Asymmetrically angled gate structure and method for making same
CN116313799A (zh) 具有连接源极的场板的晶体管

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20061222

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20070628

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20080905

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20080909

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20081110

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20090224

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20090317

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120327

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130327

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130327

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140327

Year of fee payment: 5

LAPS Cancellation because of no payment of annual fees