JPS6271256A - 化合物半導体集積回路 - Google Patents
化合物半導体集積回路Info
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- JPS6271256A JPS6271256A JP21016785A JP21016785A JPS6271256A JP S6271256 A JPS6271256 A JP S6271256A JP 21016785 A JP21016785 A JP 21016785A JP 21016785 A JP21016785 A JP 21016785A JP S6271256 A JPS6271256 A JP S6271256A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0605—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits made of compound material, e.g. AIIIBV
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は化合物半導体によるモノリシックマイクロ波
集積回路（ＭＭ Ｉ Ｃと略称する）の構造の改良に関
する。
集積回路（ＭＭ Ｉ Ｃと略称する）の構造の改良に関
する。
砒化ガリウム（ＧａＡｓ）を用いたＭＭＩＣｌ特に能動
素子に電界効果トランジスタ（ＦＥＴと略称する）を使
用した電力増幅用ＭＭＩＣについて以下に説明する。こ
の電力増幅用ＭＭＩＣは、ＦＥＴとインピーダンス整合
をとるための整合回路部および電源回路部より成り、チ
ップサイズは大きなものとなる。チップサイズが大きく
なるにつれて、ウェーハ当りのチップ総数は減少するた
め、 ＭＭＩＣの歩留りを向上させることは重要である
。上記ＭＭＩＣの歩留りを向上させる要因として、能動
素子のＦＥＴの歩留りの向上が必要なのは言うまでもな
い。
素子に電界効果トランジスタ（ＦＥＴと略称する）を使
用した電力増幅用ＭＭＩＣについて以下に説明する。こ
の電力増幅用ＭＭＩＣは、ＦＥＴとインピーダンス整合
をとるための整合回路部および電源回路部より成り、チ
ップサイズは大きなものとなる。チップサイズが大きく
なるにつれて、ウェーハ当りのチップ総数は減少するた
め、 ＭＭＩＣの歩留りを向上させることは重要である
。上記ＭＭＩＣの歩留りを向上させる要因として、能動
素子のＦＥＴの歩留りの向上が必要なのは言うまでもな
い。
第３図に示す従来の一例のＦＥＴは複数のソース電極の
接地にバイアホールを用いたものの断面図である。図中
、１００はＧａＡｓ半絶縁性基板、１０１は動作層（Ｎ
Ｍ）、１０２はオーム性接触層（Ｎ＋層）、１０３ｓは
ソース電極、１０３ｇはゲート電極、１０３ｄはドレイ
ン電極、１０４はバイアホールである。このようなＦＥ
Ｔは各電極が密に配列されているため、複数のソース電
極１０３ｓ、 １０３ｇ・・・を接地するバイアホール
加工が非常に困難であり、歩留りが著しく低下する。ま
た、バイアホール加工を容易にするために動作層領域内
の複数のソース電極の幅を広くすることも考えられるが
、チップ面積が大きくなり集積密度の向上に障害となる
。
接地にバイアホールを用いたものの断面図である。図中
、１００はＧａＡｓ半絶縁性基板、１０１は動作層（Ｎ
Ｍ）、１０２はオーム性接触層（Ｎ＋層）、１０３ｓは
ソース電極、１０３ｇはゲート電極、１０３ｄはドレイ
ン電極、１０４はバイアホールである。このようなＦＥ
Ｔは各電極が密に配列されているため、複数のソース電
極１０３ｓ、 １０３ｇ・・・を接地するバイアホール
加工が非常に困難であり、歩留りが著しく低下する。ま
た、バイアホール加工を容易にするために動作層領域内
の複数のソース電極の幅を広くすることも考えられるが
、チップ面積が大きくなり集積密度の向上に障害となる
。
次に、第４図に示すＭＭＩＣは集積密度を向上させるの
に有利な空間配線（エヤブリッジ）方式で複数のソース
電極間を金属層で架橋した特徴を有する。第４図におい
て、１１０はＧａＡｓ半絶縁性基板、１１１は動作層（
Ｎ層）、１１２はオーム性接触層（Ｎ層層）、１１３ｓ
はソース電極、１１３ｇはゲート電極、１１３ｄはドレ
イン電極、１１４は絶縁膜で例えばＳｉＯ□。
に有利な空間配線（エヤブリッジ）方式で複数のソース
電極間を金属層で架橋した特徴を有する。第４図におい
て、１１０はＧａＡｓ半絶縁性基板、１１１は動作層（
Ｎ層）、１１２はオーム性接触層（Ｎ層層）、１１３ｓ
はソース電極、１１３ｇはゲート電極、１１３ｄはドレ
イン電極、１１４は絶縁膜で例えばＳｉＯ□。
５Ｌ３Ｎ４．１２３ｓはソース電極間を架橋接続する空
間電極（エヤブリッジ電＠）、１１５ａはキャパシタ下
地電極、１１５ｂは上記キャパシタ下地電極と絶縁層を
介して対向するキャパシタ上面電極である。このように
形成された各電極は周辺に設けられたパッド電極に金属
層で形成された配線パターン（いずれも図示されない）
によって導出されて成る。
間電極（エヤブリッジ電＠）、１１５ａはキャパシタ下
地電極、１１５ｂは上記キャパシタ下地電極と絶縁層を
介して対向するキャパシタ上面電極である。このように
形成された各電極は周辺に設けられたパッド電極に金属
層で形成された配線パターン（いずれも図示されない）
によって導出されて成る。
取上のＦＥＴ部は次のように形成される。まず、ゲート
電極１１３ｇを形成したのちウェーハ全面に絶縁膜１１
４を被着し、この絶縁膜の所定領域に写真蝕刻で開孔部
を設ける。次に、電極用金属を蒸着し、開孔部において
夫々オーミック接続したソース電極１１３ｓ、ドレイン
電極１１３ｄを形成する。また、上記金属蒸着にあたり
、絶縁膜に上記開孔部形成のため設けた図示のないホト
レジスト膜を介して蒸着された金属層は、ホトレジスト
膜溶除により同時に除去（いわゆるリフトオフ）される
、なお、ドレイン電極１１３ｄはくし型に、ソース電極
１１３ｓは島型に夫々形成する。さらに、ソース電極１
１３ｇ。
電極１１３ｇを形成したのちウェーハ全面に絶縁膜１１
４を被着し、この絶縁膜の所定領域に写真蝕刻で開孔部
を設ける。次に、電極用金属を蒸着し、開孔部において
夫々オーミック接続したソース電極１１３ｓ、ドレイン
電極１１３ｄを形成する。また、上記金属蒸着にあたり
、絶縁膜に上記開孔部形成のため設けた図示のないホト
レジスト膜を介して蒸着された金属層は、ホトレジスト
膜溶除により同時に除去（いわゆるリフトオフ）される
、なお、ドレイン電極１１３ｄはくし型に、ソース電極
１１３ｓは島型に夫々形成する。さらに、ソース電極１
１３ｇ。
１１３ｓ・・・に接続し夫々の間を飛躍して架橋するエ
ヤブリッジ電極１２３ｓをパターンめっき形成するもの
である。
ヤブリッジ電極１２３ｓをパターンめっき形成するもの
である。
取上によれば、ドレイン電極１１３ｄ上には絶縁膜がな
いので、製造工程においてエヤブリッジ電極１２３ｓが
何かのチャンスで変形し第５図に示すようにソース、ド
レイン電極間に短絡を生ずるという重大な事故につなが
る。これに対する対策として第６図に示すように全面に
新たに第２の絶縁保護５１２４を積層被着させ、ソース
電極１１３ｓ上のみ開孔部を設ける工程を設ければよい
が、工程が複雑であり、開孔内の保護膜の完全除去は困
難であり、これが不十分であるとエヤブリッジ電極の接
続が不良になるなどの問題もある。
いので、製造工程においてエヤブリッジ電極１２３ｓが
何かのチャンスで変形し第５図に示すようにソース、ド
レイン電極間に短絡を生ずるという重大な事故につなが
る。これに対する対策として第６図に示すように全面に
新たに第２の絶縁保護５１２４を積層被着させ、ソース
電極１１３ｓ上のみ開孔部を設ける工程を設ければよい
が、工程が複雑であり、開孔内の保護膜の完全除去は困
難であり、これが不十分であるとエヤブリッジ電極の接
続が不良になるなどの問題もある。
この発明は上記従来の問題点を改良し、ＭＭＩＣのエヤ
ブリッジ電極に設けたＦＥＴの集積密度向上と歩留り向
上を目的とする。
ブリッジ電極に設けたＦＥＴの集積密度向上と歩留り向
上を目的とする。
この発明にかかる化合物半導体集積回路は、ＦＥＴの各
電極が複数組設けられソース電極（１０３ｇ。
電極が複数組設けられソース電極（１０３ｇ。
１０３ｓ・・・）間にエヤブリッジ電極（１２３ｓ、
１２３ｓ・・・）による接続が施されたＦＥＴ部とこれ
と同一基板にキャパシタを構成する絶縁膜を有する受動
素子を備えたものにおいて、受動素子のキャパシタを構
成する絶縁膜（１１）の一部がエヤブリッジ電極下のゲ
ート電極（１１３ｇ、 １１３ｇ・・・）、ドレイン電
極（１１３ｄ。
１２３ｓ・・・）による接続が施されたＦＥＴ部とこれ
と同一基板にキャパシタを構成する絶縁膜を有する受動
素子を備えたものにおいて、受動素子のキャパシタを構
成する絶縁膜（１１）の一部がエヤブリッジ電極下のゲ
ート電極（１１３ｇ、 １１３ｇ・・・）、ドレイン電
極（１１３ｄ。
１１３ｄ・・・）上に延在されていることを特徴とする
。
。
この発明によれば、エヤブリッジ電極に変形を生じても
他の電極との短絡を生ずることなく、高い歩留りで再現
性良く製造を達成できる上に製造工程を複雑化しないな
どの利点がある。
他の電極との短絡を生ずることなく、高い歩留りで再現
性良く製造を達成できる上に製造工程を複雑化しないな
どの利点がある。
以下、この発明の一実施例につき第１図を参照し、さら
にその製造工程の要部を示す第２図によって説明する。
にその製造工程の要部を示す第２図によって説明する。
なお、説明において従来と変わらない部分については図
面に同じ符号を付けて示し。
面に同じ符号を付けて示し。
説明を省略する。
第１図に示されるように、この発明にかかるＭＭＩＣは
受動素子の一つのキャパシタにおける下地電極１１５ａ
と上面電極１１５ｂとの間の絶縁膜１１が、抵抗層の電
極１１６ａ、 １１６ｂ等の上を経てＦＥＴの空間配線
１２３ｓの下方に設けられているゲート電極１１３ｇｔ
ドレイン電極１１３ｄ上に延在されている構造上の
特徴を備えている。かかる構造により、エヤブリッジ電
極がその下方のドレイン電極に接触する事故は完全に防
止できる。
受動素子の一つのキャパシタにおける下地電極１１５ａ
と上面電極１１５ｂとの間の絶縁膜１１が、抵抗層の電
極１１６ａ、 １１６ｂ等の上を経てＦＥＴの空間配線
１２３ｓの下方に設けられているゲート電極１１３ｇｔ
ドレイン電極１１３ｄ上に延在されている構造上の
特徴を備えている。かかる構造により、エヤブリッジ電
極がその下方のドレイン電極に接触する事故は完全に防
止できる。
次に、上記構造の製造方法を第２図を参照して説明する
。
。
まず、 ＧａＡｓ半絶縁性基板１１０の一方の主面に動
作層（Ｎ層）１１１および抵抗層１２１の形成予定域に
加速エネルギ１４０ｋｅＶ、 ドーズ量３ＸＩＯ”ｃ
ｍ″″！のＳｉイオンを選択的に注入する６次に、オー
ム性接触層（Ｎ十層）１１２形成予定域に加速エネルギ
１２０ｋｅＶと２５０ｋｅＶ、 ドーズ量２ＸＩＯｉ
３ｃｍ−”の８１イオンを選択的に注入する。続いて８
５０℃でアニールを施してＳｉイオンを活性化させて動
作層１１１．抵抗層１２１゜およびオーム性接触層１１
２を形成する（図ａ）。
作層（Ｎ層）１１１および抵抗層１２１の形成予定域に
加速エネルギ１４０ｋｅＶ、 ドーズ量３ＸＩＯ”ｃ
ｍ″″！のＳｉイオンを選択的に注入する６次に、オー
ム性接触層（Ｎ十層）１１２形成予定域に加速エネルギ
１２０ｋｅＶと２５０ｋｅＶ、 ドーズ量２ＸＩＯｉ
３ｃｍ−”の８１イオンを選択的に注入する。続いて８
５０℃でアニールを施してＳｉイオンを活性化させて動
作層１１１．抵抗層１２１゜およびオーム性接触層１１
２を形成する（図ａ）。
次に、上記オーム性接触層１１２上および抵抗層１２１
上に写真蝕刻法でソース、ドレイン、抵抗層の各電極用
のパターニングを行ないＡｕＧａ層を蒸着する。続いて
リフトオフを施して各電極パターンに形成したのち、４
５０℃に加熱し合金化する。さらに再度リフトオフ法に
よってＴｉ／Ｐｔ／Ａｕを夫々１０００人／１０００人
／７０００人に形成してソース電極１１３ｇ。
上に写真蝕刻法でソース、ドレイン、抵抗層の各電極用
のパターニングを行ないＡｕＧａ層を蒸着する。続いて
リフトオフを施して各電極パターンに形成したのち、４
５０℃に加熱し合金化する。さらに再度リフトオフ法に
よってＴｉ／Ｐｔ／Ａｕを夫々１０００人／１０００人
／７０００人に形成してソース電極１１３ｇ。
ドレイン電極Ｌ１３ｄ、抵抗層電極１１６ａ、 １１６
ｂを形成する６次に写真蝕刻法によりゲート電極および
キャパシタ下地電極のパターニングを行ないＡＱを蒸着
し、リフトオフによってゲート電極１１３ｇ、キャパシ
タ下地電極１１５ａを形成する（図ｂ）。
ｂを形成する６次に写真蝕刻法によりゲート電極および
キャパシタ下地電極のパターニングを行ないＡＱを蒸着
し、リフトオフによってゲート電極１１３ｇ、キャパシ
タ下地電極１１５ａを形成する（図ｂ）。
次に、ゲート、ドレイン、抵抗層の電極保護およびキャ
パシタ用として絶縁膜（Ｓ１３Ｎ４）” をプラズマＣ
ＶＤ法により厚さ２０００人堆積したのち、写真蝕刻法
およびフレオンガス（ＣＦ、 ）を用いたプラズマエツ
チング法によってソース電極１１３ｓ上の絶縁ｌ１１１
１に開孔する（図ｃ）。
パシタ用として絶縁膜（Ｓ１３Ｎ４）” をプラズマＣ
ＶＤ法により厚さ２０００人堆積したのち、写真蝕刻法
およびフレオンガス（ＣＦ、 ）を用いたプラズマエツ
チング法によってソース電極１１３ｓ上の絶縁ｌ１１１
１に開孔する（図ｃ）。
次に、写真蝕刻法によりソース電極接続用のエヤブリッ
ジ電極およびキャパシタ上面電極のパターニングを施し
、蒸着によりＴｉを厚さ２０００人、さらにめっきによ
りＡｕを３μ−厚に形成してソース電極１１３ｇ、 Ｉ
Ｌ３ｓ・・・間接続用のエヤブリッジ電極１２３ｇとキ
ャパシタ上面電極１１５ｂが設けられて第１図に示され
るＭＭＩＣとなる。
ジ電極およびキャパシタ上面電極のパターニングを施し
、蒸着によりＴｉを厚さ２０００人、さらにめっきによ
りＡｕを３μ−厚に形成してソース電極１１３ｇ、 Ｉ
Ｌ３ｓ・・・間接続用のエヤブリッジ電極１２３ｇとキ
ャパシタ上面電極１１５ｂが設けられて第１図に示され
るＭＭＩＣとなる。
取上の如くして絶縁膜１１がドレイン電極１１３ｄ上を
被覆しているので、エヤブリッジ電極が変形してもソー
ス、ドレイン電極間に短絡を生ずることがない、また、
１回の絶縁膜堆積でゲート電極。
被覆しているので、エヤブリッジ電極が変形してもソー
ス、ドレイン電極間に短絡を生ずることがない、また、
１回の絶縁膜堆積でゲート電極。
ドレイン電極の保護膜、キャパシタの絶縁膜の形成が達
成されるので、工程が複雑にならない利点もある。
成されるので、工程が複雑にならない利点もある。
なお、上記実施例で述べた絶縁膜の厚さ２０００人はこ
れに限られるものでなく、短絡を生じない程度、または
キャパシタの歩留りが低下しない程度堆積されていれば
よい。また、絶縁膜にはＳｉ、 Ｎ層 を例示したがこ
れに限られずシリコン酸化膜（ＳｉＯｚ ） ｅ リン
ドープ酸化膜（ＰＳＧ）等を用いてもよい。
れに限られるものでなく、短絡を生じない程度、または
キャパシタの歩留りが低下しない程度堆積されていれば
よい。また、絶縁膜にはＳｉ、 Ｎ層 を例示したがこ
れに限られずシリコン酸化膜（ＳｉＯｚ ） ｅ リン
ドープ酸化膜（ＰＳＧ）等を用いてもよい。
この発明によれば、上に述べたようにドレイン電極が絶
縁膜によって被覆されてなるのでソース電極間接続用の
エヤブリッジ電極が組立工程にて変形しても両電極間が
短絡することなく、ＭＭＩＣを高歩留りで再現性良く製
造することができる。
縁膜によって被覆されてなるのでソース電極間接続用の
エヤブリッジ電極が組立工程にて変形しても両電極間が
短絡することなく、ＭＭＩＣを高歩留りで再現性良く製
造することができる。
また、ドレイン電極の絶縁膜はキャパシタの絶縁膜、ゲ
ート電極の絶縁膜と同時に形成するので製造工程を複雑
にすることがないなどの顕著な利点がある。
ート電極の絶縁膜と同時に形成するので製造工程を複雑
にすることがないなどの顕著な利点がある。
第１図および第２図はいずれもこの発明にがかる一実施
例のＭＭＴＣにかかり、第１図は断面図、第２図ａ−ｃ
は製造工程の要部を示す断面図、第３図ないし第６図は
従来例のＭＭＩＣの要部を説明するためのいずれも断面
図である。 １１−−−−−−一絶縁膜 １１０−−−−−− ＧａＡｓ半絶縁性基板１１１−−
−−−一動作層（Ｎ層） １１２−−−−−−オーム性接触層（Ｎ層層）１１３ｇ
−−−−−−ソース電極 １１３ｄ−−−−−−ドレイン電極 Ｌ１３ｇ−−−−−−ゲート電極 １１５ａ、 １１５ｂ−−−−−−キャパシタ（下地、
上面）電極１１６ａ、 １１６ｂ−−−−−一抵抗層の
電極１２１−−−−−一抵抗層
例のＭＭＴＣにかかり、第１図は断面図、第２図ａ−ｃ
は製造工程の要部を示す断面図、第３図ないし第６図は
従来例のＭＭＩＣの要部を説明するためのいずれも断面
図である。 １１−−−−−−一絶縁膜 １１０−−−−−− ＧａＡｓ半絶縁性基板１１１−−
−−−一動作層（Ｎ層） １１２−−−−−−オーム性接触層（Ｎ層層）１１３ｇ
−−−−−−ソース電極 １１３ｄ−−−−−−ドレイン電極 Ｌ１３ｇ−−−−−−ゲート電極 １１５ａ、 １１５ｂ−−−−−−キャパシタ（下地、
上面）電極１１６ａ、 １１６ｂ−−−−−一抵抗層の
電極１２１−−−−−一抵抗層
Claims (1)
- 電界効果トランジスタの各電極が複数組設けられ、ソー
ス電極に空間配線による接続が施された電界効果トラン
ジスタ部とこれと同一基板にキャパシタを構成する絶縁
膜を有する受動素子を備えて形成された化合物半導体集
積回路において、受動素子のキャパシタを構成する絶縁
膜の一部が空間配線下方のゲート、ドレイン電極上に延
在されていることを特徴とする化合物半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21016785A JPS6271256A (ja) | 1985-09-25 | 1985-09-25 | 化合物半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21016785A JPS6271256A (ja) | 1985-09-25 | 1985-09-25 | 化合物半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6271256A true JPS6271256A (ja) | 1987-04-01 |
Family
ID=16584877
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21016785A Pending JPS6271256A (ja) | 1985-09-25 | 1985-09-25 | 化合物半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6271256A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5070376A (en) * | 1990-01-05 | 1991-12-03 | Sumitomo Electric Industries, Ltd. | Semiconductor device |
| US5126812A (en) * | 1990-02-14 | 1992-06-30 | The Charles Stark Draper Laboratory, Inc. | Monolithic micromechanical accelerometer |
| US5129983A (en) * | 1991-02-25 | 1992-07-14 | The Charles Stark Draper Laboratory, Inc. | Method of fabrication of large area micromechanical devices |
| US5203208A (en) * | 1991-04-29 | 1993-04-20 | The Charles Stark Draper Laboratory | Symmetrical micromechanical gyroscope |
| US5216490A (en) * | 1988-01-13 | 1993-06-01 | Charles Stark Draper Laboratory, Inc. | Bridge electrodes for microelectromechanical devices |
| US5554865A (en) * | 1995-06-07 | 1996-09-10 | Hughes Aircraft Company | Integrated transmit/receive switch/low noise amplifier with dissimilar semiconductor devices |
| EP0703614A3 (en) * | 1994-08-31 | 1997-03-12 | Texas Instruments Inc | Inverted chip with heat conduction layer |
| US10444829B2 (en) | 2014-05-05 | 2019-10-15 | Immersion Corporation | Systems and methods for viewport-based augmented reality haptic effects |
-
1985
- 1985-09-25 JP JP21016785A patent/JPS6271256A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5216490A (en) * | 1988-01-13 | 1993-06-01 | Charles Stark Draper Laboratory, Inc. | Bridge electrodes for microelectromechanical devices |
| US5070376A (en) * | 1990-01-05 | 1991-12-03 | Sumitomo Electric Industries, Ltd. | Semiconductor device |
| US5126812A (en) * | 1990-02-14 | 1992-06-30 | The Charles Stark Draper Laboratory, Inc. | Monolithic micromechanical accelerometer |
| US5129983A (en) * | 1991-02-25 | 1992-07-14 | The Charles Stark Draper Laboratory, Inc. | Method of fabrication of large area micromechanical devices |
| US5203208A (en) * | 1991-04-29 | 1993-04-20 | The Charles Stark Draper Laboratory | Symmetrical micromechanical gyroscope |
| EP0703614A3 (en) * | 1994-08-31 | 1997-03-12 | Texas Instruments Inc | Inverted chip with heat conduction layer |
| US5554865A (en) * | 1995-06-07 | 1996-09-10 | Hughes Aircraft Company | Integrated transmit/receive switch/low noise amplifier with dissimilar semiconductor devices |
| US10444829B2 (en) | 2014-05-05 | 2019-10-15 | Immersion Corporation | Systems and methods for viewport-based augmented reality haptic effects |
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